JP6534700B2 - Semiconductor device manufacturing method - Google Patents
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Description
本発明は、半導体装置の製造方法に関する。
The present invention relates to the production how the semiconductor device.
フリップチップ実装方式として、半導体チップに柱状電極を形成し、柱状電極と回路基板の接続端子とをはんだにより接合する方式が知られている。柱状電極は、半導体チップと回路基板との熱膨張率の差を吸収するように変形するため、半導体チップの接続電極と回路基板の接続端子とを、直接、はんだにより接合する構造に比し、はんだのクラックを抑制し、かつ、接合部のピッチを小さくすることができる。しかし、前者の構造では、柱状電極と接続端子との間に介在するはんだは、接続端子および該接続端子に接続される配線に広がるため、十分な接合力を確保するためには、周囲に広がる分も見込んだはんだの量が必要となる。従来では、必要とされる接合力を確保するためにはんだの量を低減することができないため、接合部のピッチを小さくするうえで限界があった。 As a flip chip mounting method, there is known a method in which a columnar electrode is formed on a semiconductor chip, and the columnar electrode and a connection terminal of a circuit board are joined by soldering. The columnar electrode is deformed so as to absorb the difference in thermal expansion coefficient between the semiconductor chip and the circuit board, compared to a structure in which the connection electrode of the semiconductor chip and the connection terminal of the circuit board are directly joined by solder, Cracks in the solder can be suppressed and the pitch of the joints can be reduced. However, in the former structure, since the solder interposed between the columnar electrode and the connection terminal spreads to the connection terminal and the wiring connected to the connection terminal, the solder spreads to the periphery in order to secure a sufficient bonding force. The required amount of solder is also expected. Conventionally, the amount of solder can not be reduced in order to ensure the required bonding strength, so there is a limit in reducing the pitch of the joint.
また、その他に、回路基板の接続端子に、はんだを形成しておき、半導体チップの接続パッドに、球状の突起電極を高周波接合しておき、熱圧着により突起電極と接続端子とをはんだ付けする方法も知られている(例えば、特許文献1参照)。 In addition, solder is formed on the connection terminal of the circuit board, and the spherical projection electrode is joined to the connection pad of the semiconductor chip at a high frequency, and the projection electrode and the connection terminal are soldered by thermocompression bonding. Methods are also known (see, for example, Patent Document 1).
特許文献1に記載された方法では,突起電極が球状であるため、接合部のピッチを小さくすることができない。また、突起電極と接続端子との間に介在するはんだが、接続端子および該接続端子に接続される配線に広がるのを抑えることもできない。従って、特許文献1に記載された方法によっても、接合部のピッチを小さくすることはできない。
In the method described in
本発明の第1の態様によれば、半導体装置の製造方法は、半導体素子の柱状電極の端面に形成されたはんだ層を回路基板の一面に形成された接続端子上に配置することと、超音波を印加して前記はんだ層と前記接続端子とを接合することと、熱硬化性樹脂により前記半導体素子を封止し、前記熱硬化性樹脂を硬化させることと、前記熱硬化性樹脂を硬化させた後、前記はんだ層を、前記はんだ層の融点よりも高い温度に加熱して、前記はんだ層と前記接続端子とを接合すること、を備える。 According to a first aspect of the present invention, a method of manufacturing a semiconductor device includes disposing a solder layer formed on an end face of a columnar electrode of a semiconductor element on a connection terminal formed on one surface of a circuit board; Applying a sound wave to bond the solder layer and the connection terminal, sealing the semiconductor element with a thermosetting resin, curing the thermosetting resin, and curing the thermosetting resin And heating the solder layer to a temperature higher than the melting point of the solder layer to bond the solder layer and the connection terminal .
本発明によれば、接合部のピッチを小さくすることができる。 According to the present invention, the pitch of the joint can be reduced.
−第1の実施形態−
以下、図1〜図8を参照して、本発明の半導体装置および半導体装置の製造方法の第1の実施形態を説明する。
図1は、本発明の半導体装置の第1の実施形態を示し、厚さ方向に切断した側面断面図である。
半導体装置1は、半導体素子2と、回路基板3と、樹脂4と、はんだボール11とを有する。
半導体素子2は、半導体チップ21と、柱状電極22と、はんだ層23とを有する。回路基板3は、絶縁層31と、配線32とを有する。配線32は、絶縁層31の上面上に形成された接続端子33と、絶縁層31の下面から外部に露出する外部端子部34を有する。
-First embodiment-
Hereinafter, a first embodiment of a semiconductor device and a method of manufacturing the semiconductor device according to the present invention will be described with reference to FIGS.
FIG. 1 shows a first embodiment of the semiconductor device of the present invention, and is a side sectional view cut in the thickness direction.
The
The
半導体チップ21は、半導体基板であるウエハをダイシングして得られたベアーの半導体チップであり、主面上に形成されたパッシベーション膜24と、パッシベーション膜24上に形成されたポリイミド等からなる保護膜25と、パッシベーション膜24および保護膜25のそれぞれに設けられた開口から露出する電極パッド26とを有する。電極パッド26は、半導体チップ21の内部集積回路に接続されている。平面図は図示しないが、パッシベーション膜24および保護膜25の開口は、半導体チップ21の相対向する一対の側辺または4つの側辺に沿って複数個づつ配列されており、従って、電極パッド26も、一対の側辺または4つの側辺に沿って複数個づつ配列されている。
The
柱状電極22は、各電極パッド26上に形成されており、高さ10μm〜30μmの円筒形状を有する。柱状電極は、例えば、銅系金属により形成されている。
柱状電極22の軸方向端面には、はんだ層23が形成されている。はんだ層23は、例えば、Sn−Ag二元系またはSn−Ag−Cu三元系により形成されている。半導体素子2は、ウエハ状態において、各電極パッド26上に柱状電極22およびはんだ層23をめっきにより形成した後、ダイシングにより個々に分離して得られる。
樹脂4は、熱硬化性樹脂により形成され、回路基板3に接合された半導体素子2を封止している。樹脂4の外周側面は、回路基板3とほぼ同形状、ほぼ同サイズに形成されている。
The
A
The
各はんだ層23は、接続端子33に接合されている。また、外部端子部34には、はんだボール11が接合されている。配線32の外部端子部34側は、柱状電極22より外周側に引き回されており、各外部端子部34は、柱状電極22の外周側に柱状電極22のピッチより大きいピッチで配列されている。すなわち、はんだボール11は柱状電極22より外側に配置されており、第1の実施形態の半導体装置1は、Fan-out Package として例示されている。なお、回路基板3の半導体素子2と反対側の面、すなわち、図1では下面に、ソルダレジスト64が形成されており、はんだボール11は、ソルダレジスト64に形成された開口内に配置された状態で外部端子部34に接合されている。
Each
詳細は後述するが、半導体素子2のはんだ層23と、回路基板3の接続端子33とは、はんだ層23の融点よりも低い温度で超音波接合されている。はんだ層23の幅は、接続端子33の幅よりも小さく形成されている。また、はんだ層23は、接続端子33との接合面である界面の幅が、柱状電極22との接合面である界面の幅よりも小さく形成されている。ここで、はんだ層23の幅とは、はんだ層23のピッチ方向に直交する方向の長さであり、柱状電極22の幅とは、柱状電極22のピッチ方向に直交する方向の長さである。また、図示はしないが、はんだ層23は、接続端子33との接合面である界面のピッチ方向の長さが、柱状電極22との接合面である界面のピッチ方向の長さよりも小さく形成されている。
Although details will be described later, the
はんだ層23は、接続端子33に超音波接合された後、樹脂4により封止される。樹脂4を硬化後、はんだボール11を搭載し、リフローにより外部端子部34とはんだボール11とを接合する。このとき、はんだ層23が融点以上に加熱され、はんだ層23と接続端子33とが本接合される。
The
この第1の実施形態では、はんだ層23と接続端子33とは、はんだ層23の融点よりも低い温度で超音波接合されるため、はんだ層23が接続端子33の接合面に広がるのを抑制することができる。また、はんだ層23は、硬化された樹脂4により、その周囲を覆われた状態で本接合されるため、本接合の際にも、接続端子33の接合面に広がるのが抑制される。従って、はんだ層23の量を少なくしても必要な接合力を確保することが可能となり、柱状電極22と接続端子33との接合部のピッチを小さくすることができる。さらに、はんだ層23と接続端子33との本接合を、外部端子部34とはんだボール11とを接合するリフロー時に同時に行うことができるので、生産性を向上することができる。
次に、本実施形態の半導体装置を製造する方法を説明する。
In the first embodiment, since the
Next, a method of manufacturing the semiconductor device of the present embodiment will be described.
図2(a)〜(e)は、図1に図示された半導体装置の製造工程を説明するための断面図であり、図3(a)〜(e)は、図2に続く半導体装置の製造工程を説明するための断面図であり、図4(a)〜(d)は、図3に続く半導体装置の製造工程を説明するための断面図であり、図5(a)〜(c)は、図4に続く半導体装置の製造工程を説明するための断面図であり、図6(a)〜(c)は、図5に続く半導体装置の製造工程を説明するための断面図である。
以下、図面を参照して、本発明の製造方法を説明する。
2 (a) to 2 (e) are cross-sectional views for explaining the manufacturing steps of the semiconductor device shown in FIG. 1, and FIGS. 3 (a) to 3 (e) are cross-sectional views of the semiconductor device following FIG. 4 (a) to 4 (d) are cross-sectional views for explaining the manufacturing process of the semiconductor device following FIG. 3, and FIGS. 5 (a) to 5 (c) are FIGS. 5 (a) to 5 (c). 6 is a cross-sectional view for explaining the manufacturing process of the semiconductor device continued from FIG. 4, and FIGS. 6A to 6C are cross-sectional views for explaining the manufacturing process of the semiconductor device continued from FIG. is there.
Hereinafter, the manufacturing method of the present invention will be described with reference to the drawings.
図2(a)について
ガラス板等の絶縁基板51上にシリコン(Si)膜等の剥離層52aおよびシード層52bが形成された角形の支持基板52を準備する。シード層52bとしては、例えば、密着層としてチタン(Ti)を形成し、その上に銅(Cu)を形成する。TiおよびCuは、例えば、スパッタにより形成する。そして、シード層52b上にドライフィルムレジスト61をラミネートする。
About FIG. 2A A
図2(b)について
フォトリソグラフィ技術を用いて、ドライフィルムレジスト61にシード層52bを露出する複数の開口61aを形成する。各開口61aは、外部端子部34が形成されるべき領域内に設ける。
なお、以下の説明では、支持基板52上に、2つの半導体素子2を配置する場合で例示するが、支持基板52上に配置する半導体素子2の数に制限はなく、1つまたは3つ以上の任意の数にすることができる。
About FIG. 2B A plurality of
Although the following description exemplifies the case where two
図2(c)について
電解めっきにより、ドライフィルムレジスト61の各開口61a内に第1のランド71を形成する。第1のランド71は、図1に図示された外部端子部34に相当する。第1のランド71は、銅(Cu)により形成され、例えば、直径50〜500μm、高さ5〜20μmの円筒形状に形成する。但し、第1のランド71は、多角形状としてもよい。
Regarding FIG. 2C, the
図2(d)について
ドライフィルムレジスト61を剥離し、シード層52bおよび第1のランド71を露出する。
2 (d) The dry film resist 61 is peeled off to expose the
図2(e)について
シード層52bおよび第1のランド71上に第1のビルドアップ層(層間絶縁層)81をラミネートする。第1のビルドアップ層81としては、フィルムタイプが好ましい。第1のビルドアップ層81は、真空中でラミネートした後、本硬化を行う。第1のビルドアップ層81は、その外周が、支持基板52の外周の内側に配置されるように形成する。
About FIG. 2E The first buildup layer (interlayer insulating layer) 81 is laminated on the
図3(a)について
第1のビルドアップ層81に、各第1のランド71を露出するための開口81aを形成する。開口81aは、例えば、レーザー加工により行う。開口81aを形成後、デスミア処理を行って、各開口81a内の第1のランド71の表面に残った残渣を除去する。そして、第1のビルドアップ層81および各第1のランド71上にシード層53を形成する。シード層53としては、例えば、パラジウム(Pd)/銅(Cu)積層膜を無電解めっきにより形成する。シード層53は、Ti/Cu積層膜をスパッタ法により形成してもよい。
About FIG. 3A The
図3(b)について
シード層53上にドライフィルムレジスト62をラミネートし、フォトグラフィ技術を用いて、ドライフィルムレジスト62にシード層53の一部を露出する複数の開口62aを形成する。各開口62aは、第1のランド71を露出するように形成する。
About FIG. 3B The dry film resist 62 is laminated on the
図3(c)について
電解めっきにより、ドライフィルムレジスト62の各開口62a内のシード層53上に第2のランド72、および第2のランド72と第1のランド71とを接続する第1の再配線およびビア32aを形成する。なお、第1の再配線は、図面の奥行方向に延在されており、図3(c)には図示されていない。第2のランド72のL/S(線幅/間隙)は5/5〜50/50mm程度である。また、第2のランド72の厚さは、第1のビルドアップ層81の上面から8〜30μm程度である。
About FIG. 3C The
図3(d)について
ドライフィルムレジスト62を剥離し、第2のランド72およびシード層53を露出する。第2のランド72および第1の再配線から露出するシード層53を除去する。
Regarding FIG. 3D, the dry film resist 62 is peeled off to expose the
図3(e)について
第2のランド72および第1のビルドアップ層81上に第2のビルドアップ層82を形成する。第2のビルドアップ層82としては、フィルムタイプが好ましい。第2のビルドアップ層82は、真空中でラミネートした後、本硬化を行う。第2のビルドアップ層82は、その外周が、支持基板52の外周の内側に配置されるように形成する。
Regarding FIG. 3E, the
図4(a)について
第2のビルドアップ層82に、各第2のランド72を露出するための開口82aを形成する。開口82aは、例えば、レーザー加工により行う。開口82aを形成後、デスミア処理を行って、各開口82a内の第2のランド72の表面に残った残渣を除去する。そして、第2のビルドアップ層82および各第2のランド72上にシード層54を形成する。シード層54は、例えば、パラジウム(Pd)/銅(Cu)積層膜を無電解めっきにより形成する。シード層54は、Ti/Cu積層膜をスパッタ法により形成してもよい。
About FIG. 4A The
図4(b)について
シード層54上にドライフィルムレジスト63をラミネートし、フォトグラフィ技術を用いて、ドライフィルムレジスト63にシード層54の一部を露出する複数の開口63aを形成する。各開口63aは、第2のランド72を露出するように形成する。
About FIG. 4B The dry film resist 63 is laminated on the
図4(c)について
電解めっきにより、ドライフィルムレジスト63の各開口63a内のシード層54上に第3のランド73、および第3のランド73と第2のランド72とを接続する第2の再配線およびビア32bを形成する。なお、第2の再配線は、図面の奥行方向に延在されており、図4(c)には、図示されていない。第3のランド73は、図1に図示された接続端子33に相当する。第3のランド73のL/S(線幅/間隙)は5/5〜50/50mm程度である。また、第3のランド73の厚さは、第2のビルドアップ層82の上面から8〜30μm程度である。
About FIG. 4C The
図4(d)について
ドライフィルムレジスト63を剥離し、第3のランド73およびシード層54を露出する。第3のランド73および第2の再配線(図示せず)から露出するシード層54を除去する。
Regarding FIG. 4D, the dry film resist 63 is peeled off to expose the
図5(a)について
上述したように、電極パッド26上に柱状電極22が形成され、柱状電極22の端面にはんだ層23が形成された半導体素子2を形成しておく。
そして、半導体素子2の柱状電極22の端面に形成されたはんだ層23を、第3のランド73上に配置して、位置決めする。はんだ層23と第3のランド73との位置合わせは、半導体素子2を移動して行ってもよいし、支持基板52を移動して行ってもよい。
そして、超音波接合により、半導体素子2のはんだ層23と第3のランド73とを接合する。超音波接合は、支持基板52の下面をアンビルで支持し、半導体素子2の柱状電極22が形成された面の反対面にホーンを当てて、荷重をかけた状態で超音波を印加して振動させる。
Regarding FIG. 5A As described above, the
Then, the
Then, the
柱状電極22は、銅めっきにより高さ10〜30μmに形成し、その軸方向端に、めっきにより高さ10〜30μmのはんだ層23を形成する。なお、アスペクト比の都合上、柱状電極22とはんだ層23との合計の高さは、40〜60μm程度が好ましい。はんだ層23の材料としては、Sn−Ag、またはSn−3Ag−0.5Cu(SAC305)あるいはSn−4Ag−0.5Cu(SAC405)を用いる。はんだ層23の融点は220〜230℃程度である。
はんだ層23と第3のランド73との接合は、接合用支持基板の温度を、はんだ層23の融点より低い温度、例えば100℃程度(設定値)とする、低温超音波接合により行う。接合用支持基板の加熱と共に、接合ヘッドを100℃程度に加熱してもよい。
The
The bonding between the
このように、低温により超音波接合を行うと、はんだ層23が、第3のランド73の上面上に広がるのを抑制される。
図7は、図5(a)に図示された接合領域VIIの拡大断面図であり、SEM(Scanning Electron Microscope)による写真をトレースした模式図である。この図に図示されるように、はんだ層23は、接続端子33との接合面である界面の幅が、柱状電極22との接合面である界面の幅よりも小さく形成されている。また、図示はしないが、はんだ層23は、接続端子33との接合面である界面のピッチ方向の長さが、柱状電極22との接合面である界面のピッチ方向の長さよりも小さく形成されている。すなわち、はんだ層23の接続端子33との界面は、柱状電極22の端面の面積より小さい面積を有している。このことは、超音波接合によりはんだ層23と接続端子33とを接合する際、はんだ層23が、接続端子33上への広がりが抑制されていることを示している。つまり、柱状電極22上に形成されたはんだ層23の全量が、接続端子33との接合に関与している。従って、接続端子33上にはんだ層が広がる従来の接続方法に比し、柱状電極22上に形成するはんだ層23の量を低減することができる。但し、この時点では、低温での接合であるので、十分な接合力は確保されていない可能性がある。
As described above, when ultrasonic bonding is performed at a low temperature, the
FIG. 7 is an enlarged cross-sectional view of the junction region VII illustrated in FIG. 5A, and is a schematic view tracing a photograph by a scanning electron microscope (SEM). As illustrated in this figure, the
図5(b)について
第3のランド73に接合された半導体素子2を、エポキシ等の熱硬化性の樹脂4により封止する。樹脂4は、第2のビルドアップ層82および半導体素子2の上面を覆い、かつ、第2のビルドアップ層82と半導体素子2との間に充填されるように覆う。樹脂4は、支持基板52の外周を覆うようにしてもよい。図5(b)は、このような状態の図として例示している。この状態で、樹脂4を硬化温度、例えば150℃程度、より高い温度に加熱して硬化させる。
About FIG. 5B The
図8は、図5(b)に図示された接合領域VIIIの拡大断面図であり、SEM(Scanning Electron Microscope)による写真をトレースした模式図である。
はんだ層23と接続端子33とを低温超音波接合した後、樹脂4により封止し、樹脂4を硬化する。この処理により、はんだ層23の周囲は硬化された樹脂4により囲まれる。このため、この状態では、仮に、はんだ層23が溶融しても、接続端子33上への広がりは抑制される状態となっている。
FIG. 8 is an enlarged cross-sectional view of the bonding region VIII illustrated in FIG. 5B, which is a schematic diagram tracing a photograph by a scanning electron microscope (SEM).
After the low temperature ultrasonic bonding of the
図5(c)について
支持基板52の外周縁をダイシングして、支持基板52の剥離層52aを露出する。
About FIG. 5C The outer peripheral edge of the
図6(a)について
絶縁基板51と樹脂4のダイシング部より外周側を本体1Aより剥離する。そして、本体1Aに残ったシード層52b(図2(a)参照)と剥離層52aの一部をエッチングにより除去する。なお、ここで本体1Aとは、上述の方法で製造された、第1、第2のビルドアップ層81、82と、第1、第2、第3のランド71、72、73と、第3のランド73に接合された2つの半導体素子2を含む電子部品モジュールをいう。
About FIG. 6 (a) The outer peripheral side from the dicing part of the
図6(b)について
第1のビルドアップ層81の半導体素子2と反対側の面にソルダレジスト64を形成し、フォトリソグラフィ技術を用いて、ソルダレジスト64に第1のランド71を露出する開口を形成する。第1のランド71は、はんだボール搭載部である外部端子部34であり、各開口から露出する外部端子部34に、はんだボール11を搭載する。そして、はんだ層23およびはんだボール11の融点より高い温度、例えば、260℃程度の温度でリフローする。リフローにより、はんだボール11と外部端子部34とが接合される。また、このとき、はんだ層23が溶融し、はんだ層23と接続端子33が本接合する。
6 (b) An opening for forming a solder resist 64 on the surface of the
図6(c)について
2つの半導体素子2の境界でダイシングして、個々の半導体装置1を得る。なお、個片化する前に、テストおよび捺印をしてもよい。
About FIG. 6C, dicing is performed at the boundary between two
上述したように、リフローにより、はんだボール11と外部端子部34とが接合されると共に、はんだ層23と接続端子33が本接合する。
図8において説明したように、リフローを行う前に、接続端子33に接合されたはんだ層23は、硬化された樹脂4により周囲を覆われている。このため、リフロー時に、はんだ層23が溶融しても、はんだ層23の接続端子33への広がりは、硬化された樹脂4により抑制される。従って、接合部のピッチを小さくして、半導体装置1の小型化を図ることができる。しかも、接合部のピッチを小さくしても接合に必要なはんだ量は確保されるので、はんだ層23の接合力が低下することは無く、信頼性の高い接合が達成される。
従来、はんだバンプによる接合方式としてC4( Controlled Collapse Chip Connection )方式が知られているが、この方式では、接合部のピッチは100μm程度に限界がある。これに対し、上記実施形態では、接合部のピッチを20〜60μmとすることが可能である。
As described above, by the reflow, the
As described in FIG. 8, the
Conventionally, a C4 (Controlled Collapse Chip Connection) method is known as a bonding method using solder bumps, but in this method, the pitch of the bonding portion is limited to about 100 μm. On the other hand, in the said embodiment, it is possible to make the pitch of a junction part into 20-60 micrometers.
本発明の第1の実施形態によれば、下記の効果を奏する。
(1)超音波を印加してはんだ層23と接続端子33とを接合し、熱硬化性樹脂4により半導体素子2を封止し、熱硬化性樹脂4を硬化させ、熱硬化性樹脂4を硬化させた後、はんだ層23を、はんだ層23の融点よりも高い温度に加熱して、はんだ層23と接続端子33とを接合する。このため、はんだ層23の接続端子33への広がりを抑制することができ、はんだ量を少なくしても、十分な接合力を確保することができる。これにより、接合部のピッチを小さくすることが可能となり、以って、半導体装置1の小型化を図ることができる。
According to the first embodiment of the present invention, the following effects can be obtained.
(1) Apply ultrasonic waves to bond the
超音波を印加してはんだ層23と接続端子33とを接合することにより、はんだ層23が周囲に広がるのを抑えることができる。従来、はんだ層の広がりを抑える方法として、はんだ層を形成する領域の周囲にソルダレジストを形成する方法が用いられているが、この方法では、工数が増加する。上記実施形態では、ソルダレジストを形成する必要がないので、接合のスループットを向上することができる。また、はんだ層23と接続端子33とを超音波接合するため、接合部にはんだフラックスを用いる必要が無くなり、はんだフラックスの塗着や洗浄が不要となり、この要因によっても、接合のスループットを向上することができる。
By applying an ultrasonic wave to join the
(2)はんだ層23は、接続端子33との界面との幅が柱状電極22との界面の幅よりも小さい形状を有する。このため、はんだ層23と接続端子33との位置合わせに余裕ができ、位置合わせ作業の能率を向上することができる。
(2) The
(3)はんだ層23の幅を、接続端子33の幅よりも小さくしても、換言すれば、接続端子33の幅をはんだ層23の幅よりも大きくしても、はんだ層23の接続端子への広がりを抑制することができる。接続端子33の幅をはんだ層23の幅よりも大きくすることにより、はんだ層23と接続端子33との位置合わせに余裕ができ、これによっても、位置合わせ作業の能率を向上することができる。
(3) Even if the width of the
(4)はんだ層23と接続端子33との接合は、はんだ層23の融点より低い温度で行う。このため、はんだ層23の接続端子33への広がりを確実に抑制することができる。
(4) The bonding between the
(5)はんだ層23と接続端子33とを本接合する際、同時に、はんだボール11をはんだボール搭載部(外部端子部)34に接合する。このため、製造工程を低減して、生産性を向上することができる。
(5) At the time of main bonding of the
−第2の実施形態−
図9は、本発明の半導体装置の第2の実施形態の接合部を示す拡大断面図である。
第2の実施形態は、はんだ層23と柱状電極22との間にバリア層28が介在する構造を有する。バリア層28の材料としては、例えば、ニッケルが挙げられる。バリア層28を設けることにより、柱状電極22を形成する銅がはんだ層23内に拡散し、Cu3Snが形成されるのが抑制される。Cu3Snは、Sn単体よりも体積が小さい為、Cu3Snの生成によりはんだ層23内にボイドが形成され、はんだ層23にクラックが生じる可能性が生じる。従って、バリア層28を設けることにより、接合の信頼性を向上することができる。バリア層28は、柱状電極22およびはんだ層23と共にめっきにより形成するのが好ましい。
第2の実施形態の他の構造は、第1の実施形態と同様である。従って、第2の実施形態においても、第1の実施形態と同様な効果を奏する。
-Second embodiment-
FIG. 9 is an enlarged sectional view showing a junction of a second embodiment of the semiconductor device of the present invention.
The second embodiment has a structure in which a barrier layer 28 is interposed between the
The other structure of the second embodiment is the same as that of the first embodiment. Therefore, in the second embodiment, the same effects as in the first embodiment can be obtained.
−第3の実施形態−
図10は、本発明の半導体装置の第3の実施形態を示す断面図である。
第3の実施形態は、接続端子36をビア36aを介して配線35の最上層の配線部35aに接続した構造を有する。すなわち、配線35の配線部35a上にビルドアップ層を形成し、該ビルドアップ層に開口を設けて、ビア36aおよび接続端子36を形成したものである。
第3の実施形態の他の構造は、第1の実施形態と同様である。従って、第3の実施形態においても、第1の実施形態と同様な効果を奏する。
-Third embodiment-
FIG. 10 is a cross-sectional view showing a third embodiment of the semiconductor device of the present invention.
The third embodiment has a structure in which the
The other structure of the third embodiment is similar to that of the first embodiment. Therefore, also in the third embodiment, the same effects as in the first embodiment can be obtained.
−第4の実施形態−
図11は、本発明の半導体装置の第4の実施形態を示す断面図である。
第4の実施形態は、配線37の最下層37aが、はんだボール搭載部である外部端子部と、該外部端子部に接続される配線部とを有する構造を有する。この構造では、図1に示す第1の実施形態に比し、最下層の導体層である外部端子部34と、該外部端子部34に接続されるビアが形成される最下層のビルドアップ層とを省略することが可能となる。
第4の実施形態の他の構造は、第1の実施形態と同様である。従って、第4の実施形態においても、第1の実施形態と同様な効果を奏する。加えて、第4の実施形態では、製造工程を低減して生産性を向上すると共に、半導体装置1の薄型化を図ることができる。
-Fourth Embodiment-
FIG. 11 is a cross-sectional view showing a fourth embodiment of the semiconductor device of the present invention.
The fourth embodiment has a structure in which the
The remaining structure of the fourth embodiment is similar to that of the first embodiment. Therefore, also in the fourth embodiment, the same effect as that of the first embodiment can be obtained. In addition, in the fourth embodiment, the manufacturing process can be reduced to improve the productivity, and the
なお、上記各実施形態では、支持基板52をガラス板等の絶縁基板51上に剥離層52aを形成した構造として例示した。しかし、支持基板52は、例えば、SiO2付きSi基板に白金(Pt)層をべた状に形成した構造としたり、絶縁基板51に替えてSi基板を用い、該Si基板に剥離層52aを形成した構造としたりしてもよい。また、剥離層52aは、Si膜上に鉄(Fe)等の金属膜が数nm積層された構造としてもよい。
また、支持基板52として、ニッケル(Ni)膜付きSUS基板を用いてもよい。
In each of the above embodiments, the supporting
Further, as the
上記各実施形態では、角形の絶縁基板であるパネルレベル角基板を用いる製造方法としたが、本発明は、支持基板としてウエハを用いたウエハレベル基板を用いて製造することも可能である。ウエハレベル基板では、円形状基板の場合もある。 In each of the above embodiments, although the manufacturing method uses a panel level square substrate which is a square insulating substrate, the present invention can also be manufactured using a wafer level substrate using a wafer as a support substrate. The wafer level substrate may be a circular substrate.
上記各実施形態では、Fan-out Package として例示したが、本発明はFan-in Package とすることも可能であり、要は、柱状電極と接続端子とをはんだ層により接合するフリップチップ実装のすべてに適用することが可能である。 In each of the above embodiments, although illustrated as a Fan-out Package, the present invention can also be a Fan-in Package, and it is important to note that all of flip chip mounting in which a columnar electrode and a connection terminal are joined by a solder layer. It is possible to apply to
上記実施形態では、半導体装置1は、1個の半導体素子2を有する構造として例示した。しかし、半導体装置1が複数個の半導体素子2を有する構造としてもよい。その場合、半導体装置1に含まれる半導体素子2は、異なる機能や形状を有していてもよい。また、半導体装置1は、半導体素子2の他に、センサや、抵抗・コンデンサ・コイル等の受動素子を有するものであってもよい。
In the above embodiment, the
上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。 Although various embodiments and modifications have been described above, the present invention is not limited to these contents. Other embodiments considered within the scope of the technical idea of the present invention are also included within the scope of the present invention.
1 半導体装置
2 半導体素子
3 回路基板
4 樹脂(封止樹脂)
11 はんだボール
22 柱状電極
23 はんだ層
33、36 接続端子
34 外部端子部(はんだボール搭載部)
52a 剥離層
52 支持基板
71 第1のランド(外部端子部)
72 第2のランド
73 第3のランド(接続端子)
1
11
72
Claims (8)
超音波を印加して前記はんだ層と前記接続端子とを接合することと、
熱硬化性樹脂により前記半導体素子を封止し、前記熱硬化性樹脂を硬化させることと、
前記熱硬化性樹脂を硬化させた後、前記はんだ層を、前記はんだ層の融点よりも高い温度に加熱して、前記はんだ層と前記接続端子とを接合すること、
を備える半導体装置の製造方法。 Placing a solder layer formed on the end face of the columnar electrode of the semiconductor element on a connection terminal formed on one side of the circuit board;
Applying ultrasonic waves to join the solder layer and the connection terminal;
Sealing the semiconductor element with a thermosetting resin and curing the thermosetting resin;
After curing the thermosetting resin, the solder layer is heated to a temperature higher than the melting point of the solder layer to bond the solder layer and the connection terminal.
And a method of manufacturing a semiconductor device.
前記はんだ層は、前記接続端子の界面との幅が前記柱状電極との界面の幅よりも小さい形状を有する、半導体装置の製造方法。 In the method of manufacturing a semiconductor device according to claim 1,
The method for manufacturing a semiconductor device, wherein the solder layer has a shape in which the width with the interface of the connection terminal is smaller than the width of the interface with the columnar electrode.
前記はんだ層の幅は、前記接続端子の幅よりも小さい、半導体装置の製造方法。 In the method of manufacturing a semiconductor device according to claim 1,
A method of manufacturing a semiconductor device, wherein a width of the solder layer is smaller than a width of the connection terminal.
前記はんだ層と前記接続端子との接合は、前記はんだ層の融点より低い温度で行う、半導体装置の製造方法。 In the method of manufacturing a semiconductor device according to claim 1,
A method of manufacturing a semiconductor device, wherein bonding between the solder layer and the connection terminal is performed at a temperature lower than a melting point of the solder layer.
前記柱状電極および前記はんだ層をめっきにより形成する、半導体装置の製造方法。 In the method of manufacturing a semiconductor device according to claim 1,
The manufacturing method of the semiconductor device which forms the said columnar electrode and the said solder layer by plating.
前記回路基板は、前記一面に対向する他面に前記接続端子に接続されるはんだボール搭載部を有し、
前記はんだ層を前記接続端子上に配置する前に、前記回路基板を、剥離層を介して支持基板で支持することを有し、
超音波を印加して前記はんだ層と前記接続端子とを接合した後、
前記支持基板を剥離することと、
前記回路基板の前記他面の前記はんだボール搭載部にはんだボールを搭載することと、
を有し、
前記はんだ層の融点よりも高い温度に加熱して、前記はんだ層と前記接続端子とを接合する際、前記はんだボールを前記はんだボール搭載部に接合する、半導体装置の製造方法。 In the method of manufacturing a semiconductor device according to any one of claims 1 to 5,
The circuit board has a solder ball mounting portion connected to the connection terminal on the other surface opposite to the one surface,
The circuit board may be supported by a support board via a peeling layer before the solder layer is disposed on the connection terminal.
After joining the solder layer and the connection terminal by applying ultrasonic waves,
Peeling off the support substrate;
Mounting a solder ball on the solder ball mounting portion of the other surface of the circuit board;
Have
A method of manufacturing a semiconductor device, wherein the solder ball is joined to the solder ball mounting portion when the solder layer and the connection terminal are joined by heating to a temperature higher than the melting point of the solder layer.
前記はんだ層と前記接続端子とを接合すると共に、前記はんだボールを前記はんだボール搭載部に接合することを、リフローにより行う、半導体装置の製造方法。 In the method of manufacturing a semiconductor device according to claim 6,
A method of manufacturing a semiconductor device, comprising bonding the solder layer and the connection terminal, and bonding the solder ball to the solder ball mounting portion by reflow.
前記支持基板を剥離する前に、前記半導体素子を封止する前記熱硬化性樹脂を除去して、前記剥離層を露出させることを有する、半導体装置の製造方法。
In the method of manufacturing a semiconductor device according to claim 6,
A method of manufacturing a semiconductor device, comprising removing the thermosetting resin for sealing the semiconductor element before exposing the support substrate to expose the release layer.
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