JP6501819B2

JP6501819B2 - Semiconductor device manufacturing method and semiconductor device

Info

Publication number: JP6501819B2
Application number: JP2017095462A
Authority: JP
Inventors: 舛岡　富士雄; 富士雄舛岡; 広記中村
Original assignee: Unisantis Electronics Singapore Pte Ltd
Current assignee: Unisantis Electronics Singapore Pte Ltd
Priority date: 2017-05-12
Filing date: 2017-05-12
Publication date: 2019-04-17
Anticipated expiration: 2033-01-24
Also published as: JP2017135428A

Description

本発明は半導体装置の製造方法、及び、半導体装置に関する。 The present invention relates to a method of manufacturing a semiconductor device and a semiconductor device.

半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。 Semiconductor integrated circuits, particularly integrated circuits using MOS transistors, have been increasingly integrated. With the high integration, the MOS transistors used therein are being miniaturized down to the nano area. When the miniaturization of such MOS transistors progresses, it is difficult to suppress the leak current, and there is a problem that the area occupied by the circuit can not be reduced easily because of a request for securing a necessary amount of current. In order to solve such problems, a Surrounding Gate Transistor (hereinafter referred to as "SGT") is proposed which has a structure in which the source, gate and drain are arranged vertically to the substrate and the gate electrode surrounds the columnar semiconductor layer. (See, for example, Patent Document 1, Patent Document 2, and Patent Document 3).

従来のＳＧＴの製造方法では、窒化膜ハードマスクが柱状に形成されたシリコン柱を形成し、シリコン柱下部の拡散層を形成した後、ゲート材料を堆積し、その後にゲート材料を平坦化、エッチバックをし、シリコン柱と窒化膜ハードマスクの側壁に絶縁膜サイドウォールを形成する。その後、ゲート配線のためのレジストパターンを形成し、ゲート材料をエッチングした後、窒化膜ハードマスクを除去し、シリコン半導体柱上部に拡散層を形成している（例えば、特許文献４を参照）。その後、シリコン柱側壁に窒化膜サイドウォールを形成し、イオン注入を行いシリコン柱上部に拡散層を形成後、コンタクトストッパーとして窒化膜を堆積後、層間膜として酸化膜を形成し、コンタクトエッチングを行っている。 In the conventional SGT manufacturing method, a nitride film hard mask forms a pillar of silicon pillar and a diffusion layer under the silicon pillar is formed, then a gate material is deposited, and then the gate material is planarized and etched. Then, an insulating film sidewall is formed on the sidewall of the silicon pillar and the nitride film hard mask. Thereafter, a resist pattern for gate wiring is formed, and after etching the gate material, the nitride film hard mask is removed, and a diffusion layer is formed on the top of the silicon semiconductor pillar (see, for example, Patent Document 4). Then, a nitride film sidewall is formed on the sidewall of the silicon column, ion implantation is performed to form a diffusion layer on the top of the silicon column, a nitride film is deposited as a contact stopper, an oxide film is formed as an interlayer film, and contact etching is performed. ing.

従って、シリコン柱上部側壁は窒化膜サイドウォールに覆われ、コンタクトはシリコン柱上面と接触する。シリコン柱径が小さくなると、コンタクトとシリコン柱上部との接触面が狭くなり、抵抗が増大する。 Thus, the upper sidewall of the silicon pillar is covered with the nitride film sidewall, and the contact is in contact with the upper surface of the silicon pillar. As the diameter of the silicon pillar decreases, the contact surface between the contact and the upper portion of the silicon pillar narrows and resistance increases.

また、従来のＳＧＴの製造方法では、コンタクト深さが異なるため、シリコン柱上部のコンタクト孔と、シリコン柱下部の平面状シリコン層上のコンタクト孔を別々に形成している（例えば特許文献５を参照）。別々に形成するため、工程数が増大する。 Further, in the conventional SGT manufacturing method, since the contact depth is different, the contact hole at the top of the silicon pillar and the contact hole on the planar silicon layer at the bottom of the silicon pillar are separately formed (for example, Patent Document 5) reference). Because they are formed separately, the number of steps is increased.

別々に形成しているが、シリコン柱上部のコンタクト孔をエッチングしすぎると、ゲート電極に達する可能性があり、エッチングが足らないとシリコン柱上部とコンタクトが絶縁する可能性がある。 Although formed separately, if the contact hole at the top of the silicon pillar is etched too much, the gate electrode may be reached, and if the etching is not sufficient, the contact may be isolated from the top of the silicon pillar.

シリコン柱下部の平面状シリコン層上のコンタクト孔は深いため、コンタクト孔を埋めることが難しい。また、深いコンタクト孔を形成することは難しい。 Since the contact holes on the planar silicon layer under the silicon pillars are deep, it is difficult to fill the contact holes. Also, it is difficult to form deep contact holes.

また、シリコン柱が細くなると、シリコンの密度は５×１０²²個／ｃｍ³であるから、シリコン柱内に不純物を存在させることが難しくなってくる。 In addition, when the silicon column is thinned, the density of silicon is 5 × 10 ²² pieces / cm ³ , which makes it difficult to cause impurities to exist in the silicon column.

平面型ＭＯＳトランジスタにおいて、ＬＤＤ領域のサイドウォールが低濃度層と同一の導電型を有する多結晶シリコンにより形成され、ＬＤＤ領域の表面キャリアがその仕事関数差によって誘起され、酸化膜サイドウォールＬＤＤ型ＭＯＳトランジスタに比してＬＤＤ領域のインピーダンスが低減できることが示されている（例えば、特許文献６を参照）。その多結晶シリコンサイドウォールは電気的にゲート電極と絶縁されていることが示されている。また図中には多結晶シリコンサイドウォールとソース・ドレインとは層間絶縁膜により絶縁していることが示されている。 In the planar MOS transistor, the sidewall of the LDD region is formed of polycrystalline silicon having the same conductivity type as the low concentration layer, and the surface carrier of the LDD region is induced by the work function difference, thereby forming the oxide sidewall sidewall LDD type MOS It has been shown that the impedance of the LDD region can be reduced compared to the transistor (see, for example, Patent Document 6). The polycrystalline silicon sidewall is shown to be electrically isolated from the gate electrode. Further, it is shown in the figure that the polycrystalline silicon side wall and the source / drain are insulated by the interlayer insulating film.

特開平２−７１５５６号公報Japanese Patent Application Laid-Open No. 2-71556 特開平２−１８８９６６号公報Unexamined-Japanese-Patent No. 2-188966 特開平３−１４５７６１号公報JP-A-3-145761 特開２００９−１８２３１７号公報JP, 2009-182317, A 特開２０１２−００４２４４号公報JP 2012-004244 A 特開平１１−２９７９８４号公報Japanese Patent Application Laid-Open No. 11-297984

そこで、本発明は、柱状半導体層上部の抵抗を低減するための構造を持つＳＧＴの構造とそのＳＧＴの製造方法を提供することを目的とする。 Therefore, an object of the present invention is to provide a structure of an SGT having a structure for reducing the resistance of the upper portion of the columnar semiconductor layer and a method of manufacturing the SGT.

本発明の半導体装置の製造方法は、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第一の絶縁膜を形成し、前記フィン状半導体層の上部に柱状半導体層を形成する第１工程と、前記柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成されたゲート電極と、前記ゲート電極に接続されたゲート配線とを形成する第２の工程と、前記柱状半導体層の上部に第１の第１導電型拡散層を形成すると共に、前記柱状半導体層の下部と前記フィン状半導体層の上部に第２の第１導電型拡散層を形成する第３の工程と、第１の層間絶縁膜を堆積し、前記第１の層間絶縁膜を平坦化し、エッチバックを行い、前記柱状半導体層上部を露出し、前記柱状半導体層上部を露出した後、第１の金属を堆積し、エッチングを行うことで前記柱状半導体層の上部側壁の周囲に金属からなる第１のサイドウォールを形成する第４の工程とを有することを特徴とする。 In the method of manufacturing a semiconductor device according to the present invention, a fin-shaped semiconductor layer is formed on a semiconductor substrate, a first insulating film is formed around the fin-shaped semiconductor layer, and a columnar semiconductor layer is formed on the fin-shaped semiconductor layer. Forming a gate insulating film formed around the columnar semiconductor layer, a gate electrode formed around the gate insulating film, and a gate wiring connected to the gate electrode. In a second step, a first first conductivity type diffusion layer is formed on the upper portion of the columnar semiconductor layer, and a second first conductivity type diffusion is generated on the lower portion of the columnar semiconductor layer and the upper portion of the fin-like semiconductor layer A third step of forming a layer, depositing a first interlayer insulating film, planarizing the first interlayer insulating film, and performing etch back to expose an upper portion of the columnar semiconductor layer, an upper portion of the columnar semiconductor layer Deposit the first metal after exposing the And having a fourth step of forming a first side wall made of metal around the upper sidewall of the columnar semiconductor layer by performing etching.

また、前記第４の工程の後、第２の層間絶縁膜を堆積し、前記第２の層間絶縁膜を平坦化し、エッチバックを行い、前記柱状半導体層上部を露出し、第１のコンタクトを形成するための第５のレジストを形成し、前記第２の層間絶縁膜と第１の層間絶縁膜をエッチングすることによりコンタクト孔を形成し、第２の金属を堆積することにより前記第２の第１導電型拡散層上に第１のコンタクトを形成し、金属配線を形成するための第６のレジストを形成し、エッチングを行うことにより第１の金属配線を形成する第５の工程とを有することを特徴とする。 After the fourth step, a second interlayer insulating film is deposited, the second interlayer insulating film is planarized, etch back is performed, the upper portion of the columnar semiconductor layer is exposed, and the first contact is exposed. Forming a fifth resist to be formed, etching the second interlayer insulating film and the first interlayer insulating film to form a contact hole, and depositing a second metal to form the second resist Forming a first contact on the first conductivity type diffusion layer, forming a sixth resist for forming a metal interconnection, and performing a fifth step of forming the first metal interconnection by etching It is characterized by having.

本発明の半導体装置は、半導体基板上に形成されたフィン状半導体層と、前記フィン状半導体層上に形成された柱状半導体層と、前記柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成されたゲート電極と、前記ゲート電極に接続されたゲート配線と、前記柱状半導体層の上部に形成された第１の第１導電型拡散層と、前記柱状半導体層の下部と前記フィン状半導体層の上部とに形成された第２の第１導電型拡散層と、前記柱状半導体層の上部側壁の周囲に形成された第１の金属からなる第１のサイドウォールと、を有する。 A semiconductor device according to the present invention comprises a fin-shaped semiconductor layer formed on a semiconductor substrate, a columnar semiconductor layer formed on the fin-shaped semiconductor layer, and a gate insulating film formed around the columnar semiconductor layer. A gate electrode formed around the gate insulating film, a gate wiring connected to the gate electrode, a first first conductivity type diffusion layer formed above the columnar semiconductor layer, and the columnar semiconductor layer First conductive type diffusion layer formed on the lower portion of the semiconductor layer and the upper portion of the fin-like semiconductor layer, and a first sidewall made of a first metal formed on the upper side wall of the columnar semiconductor layer And.

本発明の半導体装置は、また、前記柱状半導体層上部と前記第１のサイドウォール上に形成された第１の金属配線と、を有する。 The semiconductor device of the present invention further includes a first metal wiring formed on the columnar semiconductor layer and the first sidewall.

本発明の半導体装置は、前記半導体層はシリコン層であることを特徴とする。 The semiconductor device of the present invention is characterized in that the semiconductor layer is a silicon layer.

本発明の半導体装置は、また、前記第１導電型拡散層はｎ型であって、前記第１のサイドウォールの金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする。 The semiconductor device of the present invention is also characterized in that the first conductivity type diffusion layer is n-type, and the work function of the metal of the first sidewall is between 4.0 eV and 4.2 eV. I assume.

本発明の半導体装置は、また、前記第１導電型拡散層はｐ型であって、前記第１のサイドウォールの金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする。 The semiconductor device of the present invention is also characterized in that the first conductivity type diffusion layer is p-type, and the work function of the metal of the first sidewall is between 5.0 eV and 5.2 eV. I assume.

また、前記第２の第１導電型拡散層上に形成された第１のコンタクトを有し、前記第１のコンタクトの深さは前記柱状半導体層の高さ以下であることを特徴とする。 The semiconductor device may further include a first contact formed on the second first conductivity type diffusion layer, and a depth of the first contact may be equal to or less than a height of the columnar semiconductor layer.

本発明の半導体装置は、また、前記柱状半導体層の幅は前記フィン状半導体層の幅と同じであることを特徴とする。 The semiconductor device according to the present invention is characterized in that the width of the columnar semiconductor layer is the same as the width of the fin-shaped semiconductor layer.

本発明によれば、柱状半導体層上部の抵抗を低減するための構造を持つＳＧＴの構造とそのＳＧＴの製造方法を提供することができる。 According to the present invention, it is possible to provide an SGT structure having a structure for reducing the resistance of the upper portion of the columnar semiconductor layer and a method of manufacturing the SGT.

柱状半導体層上部側壁の周囲に金属が接触するため、金属と柱状半導体層上部との接触面積が増えるため、柱状半導体層上部の抵抗を低減することができる。 Since the metal is in contact with the periphery of the upper side wall of the pillar-shaped semiconductor layer, the contact area between the metal and the upper portion of the pillar-shaped semiconductor layer is increased, so that the resistance of the upper portion of the pillar-shaped semiconductor layer can be reduced.

また、半導体層がシリコン層であるとき、前記第１のサイドウォールの金属の仕事関数は４．０ｅＶから４．２ｅＶの間であり、ｎ型シリコンの仕事関数４．０５ｅＶの近傍であるため、表面キャリアがその仕事関数差によって誘起されるので、柱状シリコン層上部の抵抗を低減することができる。例えば、柱状シリコン層の不純物濃度が低いとき、第１のサイドウォールと柱状シリコン層とで形成されるトランジスタは、第１のサイドウォールに金属配線を介して印加される電圧が０Ｖのときにオンすることとなる。 In addition, when the semiconductor layer is a silicon layer, the work function of the metal of the first sidewall is between 4.0 eV and 4.2 eV, and is near the work function of n-type silicon of 4.05 eV, Since the surface carriers are induced by the work function difference, the resistance at the top of the pillared silicon layer can be reduced. For example, when the impurity concentration of the pillar-shaped silicon layer is low, the transistor formed of the first sidewall and the pillar-shaped silicon layer is turned on when the voltage applied to the first sidewall via the metal wiring is 0 V. It will be done.

また、半導体層がシリコン層であるとき、前記第１のサイドウォールの金属の仕事関数は５．０ｅＶから５．２ｅＶの間であり、ｐ型シリコンの仕事関数５．１５ｅＶの近傍であるため、表面キャリアがその仕事関数差によって誘起されるので、柱状シリコン層上部の抵抗を低減することができる。例えば、柱状シリコン層の不純物濃度が低いとき、第１のサイドウォールと柱状シリコン層とで形成されるトランジスタは、第１のサイドウォールに金属配線を介して印加される電圧が０Ｖのときにオンすることとなる。 In addition, when the semiconductor layer is a silicon layer, the work function of the metal of the first sidewall is between 5.0 eV and 5.2 eV, which is in the vicinity of the work function 5.15 eV of p-type silicon, Since the surface carriers are induced by the work function difference, the resistance at the top of the pillared silicon layer can be reduced. For example, when the impurity concentration of the pillar-shaped silicon layer is low, the transistor formed of the first sidewall and the pillar-shaped silicon layer is turned on when the voltage applied to the first sidewall via the metal wiring is 0 V. It will be done.

また、第１の金属配線と柱状半導体層上部を直接接続するため、第１のコンタクトのためのコンタクト孔深さを浅くすることができるため、コンタクト孔を形成しやすく、さらにコンタクト孔を金属で埋めることが容易である。 Further, since the first metal interconnection and the upper portion of the columnar semiconductor layer are directly connected, the depth of the contact hole for the first contact can be made shallow, so the contact hole can be easily formed, and the contact hole is made of metal. It is easy to fill.

また、フィン状半導体層、第１の絶縁膜、柱状半導体層形成を、従来のＦＩＮＦＥＴの製造方法を元にしたため、容易に形成できる。 In addition, since the fin-like semiconductor layer, the first insulating film, and the columnar semiconductor layer are formed based on the conventional method of manufacturing a FINFET, they can be easily formed.

（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view concerning the manufacturing method of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a). （ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。(A) is a top view of the semiconductor device concerning the present invention. (B) is a cross-sectional view taken along line X-X 'of (a). (C) is a sectional view by the Y-Y 'line of (a).

以下に、本発明の実施形態に係るＳＧＴの構造を形成するための製造工程を、図２〜図３３を参照して説明する。 Below, the manufacturing process for forming the structure of SGT which concerns on embodiment of this invention is demonstrated with reference to FIGS.

まず、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第一の絶縁膜を形成し、前記フィン状半導体層の上部に柱状半導体層を形成する第１工程を示す。図２に示すように、半導体基板１０１上にフィン状半導体層を形成するための第１のレジスト１０２を形成する。 First, a fin-shaped semiconductor layer is formed on a semiconductor substrate, a first insulating film is formed around the fin-shaped semiconductor layer, and a columnar semiconductor layer is formed on the fin-shaped semiconductor layer. . As shown in FIG. 2, a first resist 102 for forming a fin-like semiconductor layer is formed on a semiconductor substrate 101.

図３に示すように、半導体基板１０１をエッチングし、フィン状半導体層１０３を形成する。今回はレジストをマスクとしてフィン状半導体層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。 As shown in FIG. 3, the semiconductor substrate 101 is etched to form a fin-shaped semiconductor layer 103. Although a fin-like semiconductor layer is formed using a resist as a mask this time, a hard mask such as an oxide film or a nitride film may be used.

図４に示すように、第１のレジスト１０２を除去する。 As shown in FIG. 4, the first resist 102 is removed.

図５に示すように、フィン状半導体層１０３の周囲に第１の絶縁膜１０４を堆積する。第１の絶縁膜として高密度プラズマによる酸化膜や低圧化学気相堆積による酸化膜を用いてもよい。 As shown in FIG. 5, a first insulating film 104 is deposited around the fin-shaped semiconductor layer 103. As the first insulating film, an oxide film by high density plasma or an oxide film by low pressure chemical vapor deposition may be used.

図６に示すように、第１の絶縁膜１０４をエッチバックし、フィン状半導体層１０３の上部を露出する。ここまでは、従来のフィン状半導体層の製法と同じである。 As shown in FIG. 6, the first insulating film 104 is etched back to expose the upper portion of the fin-like semiconductor layer 103. Up to this point, the method is the same as the conventional method for manufacturing a fin-like semiconductor layer.

図７に示すように、フィン状半導体層１０３に直交するように第２のレジスト１０５を形成する。フィン状半導体層１０３とレジスト１０５とが直交する部分が柱状半導体層となる部分である。ライン状のレジストを用いることができるため、パターン後にレジストが倒れる可能性が低く、安定したプロセスとなる。 As shown in FIG. 7, the second resist 105 is formed to be orthogonal to the fin-like semiconductor layer 103. A portion where the fin-like semiconductor layer 103 and the resist 105 are orthogonal to each other is a portion to be a columnar semiconductor layer. Since a linear resist can be used, the possibility of resist collapse after a pattern is low, which results in a stable process.

図８に示すように、フィン状半導体層１０３をエッチングする。フィン状半導体層１０３と第２のレジスト１０５とが直交する部分が柱状半導体層１０６となる。従って、柱状半導体層１０６の幅は、フィン状半導体層の幅と同じとなる。フィン状半導体層１０３の上部に柱状半導体層１０６が形成され、フィン状半導体層１０３の周囲には第１の絶縁膜１０４が形成された構造となる。フィン状半導体層、第１の絶縁膜、柱状半導体層形成を、従来のＦＩＮＦＥＴの製造方法を元にしたため、容易に形成できる。 As shown in FIG. 8, the fin-like semiconductor layer 103 is etched. A portion where the fin-like semiconductor layer 103 and the second resist 105 are orthogonal to each other becomes a columnar semiconductor layer 106. Therefore, the width of the columnar semiconductor layer 106 is the same as the width of the fin-like semiconductor layer. The columnar semiconductor layer 106 is formed on the top of the fin-like semiconductor layer 103, and the first insulating film 104 is formed around the fin-like semiconductor layer 103. The formation of the fin-shaped semiconductor layer, the first insulating film, and the columnar semiconductor layer can be easily formed because it is based on the conventional method of manufacturing a FINFET.

図９に示すように、第２のレジスト１０５を除去する。 As shown in FIG. 9, the second resist 105 is removed.

以上により、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第一の絶縁膜を形成し、前記フィン状半導体層の上部に柱状半導体層を形成する第１工程が示された。 As described above, the first step is to form a fin-like semiconductor layer on a semiconductor substrate, form a first insulating film around the fin-like semiconductor layer, and form a columnar semiconductor layer on the fin-like semiconductor layer. Indicated.

次に、前記柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成されたゲート電極と、前記ゲート電極に接続されたゲート配線とを形成する第２の工程を示す。 Next, a second step of forming a gate insulating film formed around the columnar semiconductor layer, a gate electrode formed around the gate insulating film, and a gate interconnection connected to the gate electrode will be described. Show.

図１０に示すように、柱状半導体層１０６の周囲にゲート絶縁膜１０７を形成し、ゲート絶縁膜１０７の周囲に金属膜１０８及びポリシリコン膜１０９を成膜する。
このとき、薄いポリシリコン膜１０９を使用する。従って、ポリシリコン膜中にボイドが形成されることを防ぐことができる。
金属膜１０８は、半導体工程に用いられ、トランジスタのしきい値電圧を設定する金属であればよく、例えば窒化チタンを用いることができる。。
ゲート絶縁膜１０７は、半導体工程に用いられるものであればよく、例えば酸化膜、酸窒化膜、高誘電体膜を用いることができる。 As shown in FIG. 10, the gate insulating film 107 is formed around the columnar semiconductor layer 106, and the metal film 108 and the polysilicon film 109 are formed around the gate insulating film 107.
At this time, a thin polysilicon film 109 is used. Therefore, the formation of voids in the polysilicon film can be prevented.
The metal film 108 may be any metal that is used in a semiconductor process and that sets the threshold voltage of the transistor, and for example, titanium nitride can be used. .
The gate insulating film 107 may be one used in a semiconductor process, and an oxide film, an oxynitride film, or a high dielectric film can be used, for example.

図１１に示すように、ゲート配線１１１ｂを形成するための第３のレジスト１１０を形成する。本実施例においては、レジスト高さが柱状半導体層より高くなるように記載した。ゲート配線幅が細くなるにつれて、柱状半導体層上部のポリシリコンが露出しやすくなる。レジスト高さが柱状半導体層より低くなってもよい。 As shown in FIG. 11, the third resist 110 for forming the gate wiring 111b is formed. In this example, the resist height is described to be higher than that of the columnar semiconductor layer. As the gate wiring width is narrowed, the polysilicon on the top of the columnar semiconductor layer is easily exposed. The resist height may be lower than that of the columnar semiconductor layer.

図１２に示すように、ポリシリコン膜１０９と金属膜１０８をエッチングする。ゲート電極１１１ａとゲート配線１１１ｂとが形成される。このとき、柱状半導体層上部のレジスト厚さが薄くもしくは、柱状半導体層上部のポリシリコンが露出していると、エッチング中に、柱状半導体層上部がエッチングされることがある。この場合、柱状半導体層を形成時に、その高さを、所望の柱状半導体層高さと、後にゲート配線エッチング中に削られる分の高さとの和としておけばよい。従って、本発明の製造工程は、自己整合プロセスとなる。 As shown in FIG. 12, the polysilicon film 109 and the metal film 108 are etched. Gate electrode 111a and gate interconnection 111b are formed. At this time, if the resist thickness on the upper part of the columnar semiconductor layer is thin or polysilicon on the upper part of the columnar semiconductor layer is exposed, the upper part of the columnar semiconductor layer may be etched during the etching. In this case, when forming the columnar semiconductor layer, its height may be set as the sum of the height of the desired columnar semiconductor layer and the height of the portion to be scraped off later during the gate wiring etching. Thus, the manufacturing process of the present invention is a self-aligned process.

図１３に示すように、第３のレジスト１１０を剥離する。 As shown in FIG. 13, the third resist 110 is peeled off.

図１４に示すように、第４のレジスト１１２を堆積し、柱状半導体層１０６上部側壁のポリシリコン膜１０９を露出する。レジストエッチバックを用いることが好ましい。また、スピンオングラスといった塗布膜を用いてもよい。 As shown in FIG. 14, a fourth resist 112 is deposited to expose the polysilicon film 109 on the upper sidewall of the pillar-shaped semiconductor layer 106. It is preferable to use a resist etch back. Alternatively, a coating film such as spin-on glass may be used.

図１５に示すように、露出したポリシリコン膜１０９をエッチングにより除去する。等方性エッチングが好ましい。 As shown in FIG. 15, the exposed polysilicon film 109 is removed by etching. Isotropic etching is preferred.

図１６に示すように、第４のレジスト１１２を剥離する。 As shown in FIG. 16, the fourth resist 112 is peeled off.

図１７に示すように、前記金属膜１０８をエッチングにより除去し、柱状半導体層１０６側壁に、金属膜１０８を残存させる。等方性エッチングが好ましい。
柱状半導体層１０６の側壁の金属膜１０８とポリシリコン膜１０９とでゲート電極１１１ａが形成される。従って、自己整合プロセスとなる。 As shown in FIG. 17, the metal film 108 is removed by etching, and the metal film 108 is left on the sidewalls of the columnar semiconductor layer 106. Isotropic etching is preferred.
The metal film 108 on the side wall of the columnar semiconductor layer 106 and the polysilicon film 109 form the gate electrode 111 a. Thus, it is a self-aligned process.

以上により、前記柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成されたゲート電極と、前記ゲート電極に接続されたゲート配線とを形成する第２の工程が示された。 According to the above, a second step of forming a gate insulating film formed around the columnar semiconductor layer, a gate electrode formed around the gate insulating film, and a gate wiring connected to the gate electrode Indicated.

次に、前記柱状半導体層の上部に第１の第１導電型拡散層を形成すると共に、前記柱状半導体層の下部と前記フィン状半導体層の上部に第２の第１導電型拡散層を形成する第３の工程を示す。 Next, a first first conductivity type diffusion layer is formed on the columnar semiconductor layer, and a second first conductivity type diffusion layer is formed on the lower portion of the columnar semiconductor layer and the top of the fin-like semiconductor layer. Shows the third step to be performed.

図１８に示すように、砒素を注入し、第１の第１導電型拡散層１１４と第２の第１導電型拡散層１１３を形成する。ｐＭＯＳの場合には、ボロンもしくはフッ化ボロンを注入する。 As shown in FIG. 18, arsenic is implanted to form a first first conductivity type diffusion layer 114 and a second first conductivity type diffusion layer 113. In the case of pMOS, boron or boron fluoride is implanted.

図１９に示すように、酸化膜１１５を堆積し、熱処理を行う。窒化膜を用いてもよい。 As shown in FIG. 19, an oxide film 115 is deposited and heat treatment is performed. A nitride film may be used.

以上により、前記柱状半導体層の上部に第１の第１導電型拡散層を形成すると共に、前記柱状半導体層の下部と前記フィン状半導体層の上部に第２の第１導電型拡散層を形成する第３の工程が示された。 As described above, the first first conductivity type diffusion layer is formed on the upper portion of the columnar semiconductor layer, and the second first conductivity type diffusion layer is formed on the lower portion of the columnar semiconductor layer and the upper portion of the fin-like semiconductor layer. The third step was shown.

次に、第１の第１導電型拡散層１１４上と第２の第１導電型拡散層１１３上に第１のシリサイド１１８、第２のシリサイド１１７を形成する製造方法を示す。 Next, a manufacturing method for forming the first silicide 118 and the second silicide 117 on the first first conductivity type diffusion layer 114 and the second first conductivity type diffusion layer 113 will be described.

図２０に示すように、酸化膜１１５をエッチングし、酸化膜サイドウォール１１６ａ、１１６ｂを形成する。 As shown in FIG. 20, the oxide film 115 is etched to form oxide film sidewalls 116a and 116b.

次に、図２１に示すように、金属を堆積し、熱処理し、未反応の金属を除去することで、第１の第１導電型拡散層１１４上と第２の第１導電型拡散層１１３上とゲート配線１１１ｂに第１のシリサイド１１８、第２のシリサイド１１７、シリサイド１１９を形成する。ゲート電極１１１ａ上部が露出している場合には、ゲート電極１１１ａ上部にシリサイド１２０が形成される。 Next, as shown in FIG. 21, a metal is deposited, heat treatment is performed, and unreacted metal is removed, whereby the first first conductivity type diffusion layer 114 and the second first conductivity type diffusion layer 113 are formed. A first silicide 118, a second silicide 117, and a silicide 119 are formed on the upper portion and the gate wiring 111b. When the upper part of the gate electrode 111a is exposed, the silicide 120 is formed on the upper part of the gate electrode 111a.

ポリシリコン膜１０９が薄いため、ゲート配線１１１ｂは、金属膜１０８とシリサイド１１９の積層構造となりやすい。シリサイド１１９と金属膜１０８とが直接接触するため、低抵抗化をすることができる。 Since the polysilicon film 109 is thin, the gate wiring 111 b is likely to have a stacked structure of the metal film 108 and the silicide 119. Since the silicide 119 and the metal film 108 are in direct contact with each other, resistance can be reduced.

以上により、第１の第１導電型拡散層１１４上と第２の第１導電型拡散層１１３上とゲート配線１１１ｂに第１のシリサイド１１８、第２のシリサイド１１７を形成する製造方法が示された。 Thus, the manufacturing method for forming the first silicide 118 and the second silicide 117 on the first first conductivity type diffusion layer 114, the second first conductivity type diffusion layer 113, and the gate wiring 111b is described. The

次に、第１の層間絶縁膜を堆積し、前記第１の層間絶縁膜を平坦化し、エッチバックを行い、前記柱状半導体層上部を露出し、前記柱状半導体層上部を露出した後、第１の金属を堆積し、エッチングを行うことで前記柱状半導体層の上部側壁の周囲に金属からなる第１のサイドウォールを形成する第４の工程を示す。 Next, a first interlayer insulating film is deposited, the first interlayer insulating film is planarized, etch back is performed, the upper portion of the columnar semiconductor layer is exposed, and the upper portion of the columnar semiconductor layer is exposed. And forming a first sidewall made of metal around the upper sidewall of the pillar-shaped semiconductor layer by depositing and etching the metal.

図２２に示すように、第１の層間絶縁膜１２１を堆積し、平坦化する。 As shown in FIG. 22, a first interlayer insulating film 121 is deposited and planarized.

図２３に示すように、エッチバックを行い、前記柱状半導体層１０６上部側壁を露出する。 As shown in FIG. 23, etch back is performed to expose the upper side wall of the columnar semiconductor layer 106.

図２４に示すように、第１の金属１２２を堆積する。半導体層がシリコン層であって、第１導電型拡散層がｎ型のとき、第１の金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることが好ましい。ｎ型シリコンの仕事関数４．０５ｅＶの近傍であるため、表面キャリアがその仕事関数差によって誘起されるので、柱状シリコン層上部の抵抗を低減することができる。例えば、柱状シリコン層の不純物濃度が低いとき、第１のサイドウォールと柱状シリコン層とで形成されるトランジスタは、第１のサイドウォールに金属配線を介して印加される電圧が０Ｖのときにオンすることとなる。例えば、タンタルとチタンの化合物（ＴａＴｉ）や窒化タンタル（ＴａＮ）が好ましい。 As shown in FIG. 24, a first metal 122 is deposited. When the semiconductor layer is a silicon layer and the first conductivity type diffusion layer is n-type, the work function of the first metal is preferably between 4.0 eV and 4.2 eV. Since the work carrier is near the work function of 4.05 eV of n-type silicon and the surface carrier is induced by the work function difference, the resistance at the top of the pillar-shaped silicon layer can be reduced. For example, when the impurity concentration of the pillar-shaped silicon layer is low, the transistor formed of the first sidewall and the pillar-shaped silicon layer is turned on when the voltage applied to the first sidewall via the metal wiring is 0 V. It will be done. For example, a compound of tantalum and titanium (TaTi) or tantalum nitride (TaN) is preferable.

半導体層がシリコン層であって、第１導電型拡散層がｐ型のとき、第１の金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることが好ましい。ｐ型シリコンの仕事関数５．１５ｅＶの近傍であるため、表面キャリアがその仕事関数差によって誘起されるので、柱状シリコン層上部の抵抗を低減することができる。例えば、柱状シリコン層の不純物濃度が低いとき、第１のサイドウォールと柱状シリコン層とで形成されるトランジスタは、第１のサイドウォールに金属配線を介して印加される電圧が０Ｖのときにオンすることとなる。例えば、ルテニウム（Ｒｕ）や窒化チタン（ＴｉＮ）が好ましい。 When the semiconductor layer is a silicon layer and the first conductivity type diffusion layer is p-type, the work function of the first metal is preferably between 5.0 eV and 5.2 eV. As the work function is around 5.15 eV of p-type silicon, surface carriers are induced by the work function difference, so the resistance at the top of the pillar-shaped silicon layer can be reduced. For example, when the impurity concentration of the pillar-shaped silicon layer is low, the transistor formed of the first sidewall and the pillar-shaped silicon layer is turned on when the voltage applied to the first sidewall via the metal wiring is 0 V. It will be done. For example, ruthenium (Ru) and titanium nitride (TiN) are preferable.

図２５に示すように、第１の金属１２２のエッチングを行うことで柱状半導体層１０６の上部側壁の周囲に金属からなる第１のサイドウォール１２２を形成する。柱状半導体層上部側壁の周囲に金属が接触するため、金属と柱状半導体層上部との接触面積が増えるため、柱状半導体層上部の抵抗を低減することができる。 As shown in FIG. 25, the first metal 122 is etched to form a first side wall 122 made of metal around the upper side wall of the columnar semiconductor layer 106. Since the metal is in contact with the periphery of the upper side wall of the pillar-shaped semiconductor layer, the contact area between the metal and the upper portion of the pillar-shaped semiconductor layer is increased, whereby the resistance of the upper portion of the pillar-shaped semiconductor layer can be reduced.

以上により、第１の層間絶縁膜を堆積し、前記第１の層間絶縁膜を平坦化し、エッチバックを行い、前記柱状半導体層上部を露出し、前記柱状半導体層上部を露出した後、第１の金属を堆積し、エッチングを行うことで前記柱状半導体層の上部側壁の周囲に金属からなる第１のサイドウォールを形成する第４の工程が示された。 As described above, the first interlayer insulating film is deposited, the first interlayer insulating film is planarized, etch back is performed, the upper portion of the columnar semiconductor layer is exposed, and the upper portion of the columnar semiconductor layer is exposed. A fourth step of forming a first sidewall made of metal around the upper sidewall of the columnar semiconductor layer by depositing the metal of U.S. Pat.

次に、第２の層間絶縁膜を堆積し、前記第２の層間絶縁膜を平坦化し、エッチバックを行い、前記柱状半導体層上部を露出し、第１のコンタクトを形成するための第５のレジストを形成し、前記第２の層間絶縁膜と第１の層間絶縁膜をエッチングすることによりコンタクト孔を形成し、第２の金属を堆積することにより前記第２の第１導電型拡散層上に第１のコンタクトを形成し、金属配線を形成するための第６のレジストを形成し、エッチングを行うことにより第１の金属配線を形成する第５の工程を示す。 Next, a second interlayer insulating film is deposited, the second interlayer insulating film is planarized, etch back is performed, the upper portion of the columnar semiconductor layer is exposed, and a fifth for forming a first contact A resist is formed, a contact hole is formed by etching the second interlayer insulating film and the first interlayer insulating film, and a second metal is deposited on the second first conductivity type diffusion layer. A fifth step of forming a first contact, forming a sixth resist for forming a metal interconnection, and performing etching to form a first metal interconnection is shown.

図２６に示すように、第２の層間絶縁膜１２３を堆積し、第２の層間絶縁膜１２３を平坦化し、エッチバックを行い、柱状半導体層１０６上部を露出する。 As shown in FIG. 26, a second interlayer insulating film 123 is deposited, the second interlayer insulating film 123 is planarized, and etch back is performed to expose the upper portion of the columnar semiconductor layer 106.

図２７に示すように、コンタクト孔１２５，１２６を形成するための第５のレジスト１２４を形成する。 As shown in FIG. 27, a fifth resist 124 for forming the contact holes 125 and 126 is formed.

図２８に示すように、第２の層間絶縁膜１２３、第１の層間絶縁膜１２１をエッチングし、コンタクト孔１２５、１２６を形成する。 As shown in FIG. 28, the second interlayer insulating film 123 and the first interlayer insulating film 121 are etched to form contact holes 125 and 126.

図２９に示すように、第５のレジスト１２４を剥離する。 As shown in FIG. 29, the fifth resist 124 is peeled off.

図３０に示すように、第２の金属１２７を堆積し、第１のコンタクト１２８、１２９を形成する。第１の金属配線と柱状半導体層上部を直接接続するため、柱状半導体層上部のコンタクトを形成する工程が不要である。また、第１のコンタクトのためのコンタクト孔深さを浅くすることができるため、コンタクト孔を形成しやすく、さらにコンタクト孔を金属で埋めることが容易である。また、柱状半導体層１０６上部と第１のサイドウォール１２２上部と第２の金属と、がそれぞれ接触するため、柱状半導体層上部の抵抗を低減することができる。 As shown in FIG. 30, a second metal 127 is deposited to form first contacts 128,129. Since the first metal wiring and the upper portion of the columnar semiconductor layer are directly connected, the step of forming the contact on the upper portion of the columnar semiconductor layer is unnecessary. Further, since the depth of the contact hole for the first contact can be made shallow, it is easy to form the contact hole, and it is easy to fill the contact hole with metal. Further, since the upper portion of the columnar semiconductor layer 106, the upper portion of the first sidewall 122, and the second metal are in contact with each other, the resistance of the upper portion of the columnar semiconductor layer can be reduced.

図３１に示すように、第１の金属配線を形成するための第６のレジスト１３０、１３１、１３２を形成する。 As shown in FIG. 31, sixth resists 130, 131, 132 for forming a first metal interconnection are formed.

図３２に示すように、第２の金属１２７をエッチングし、第１の金属配線１３３、１３４、１３５を形成する。 As shown in FIG. 32, the second metal 127 is etched to form first metal interconnections 133, 134, and 135.

図３３に示すように、第６のレジスト１３０、１３１、１３２を剥離する。 As shown in FIG. 33, the sixth resists 130, 131, and 132 are peeled off.

以上により、第２の層間絶縁膜を堆積し、前記第２の層間絶縁膜を平坦化し、エッチバックを行い、前記柱状半導体層上部を露出し、第１のコンタクトを形成するための第５のレジストを形成し、前記第２の層間絶縁膜と第１の層間絶縁膜をエッチングすることによりコンタクト孔を形成し、第２の金属を堆積することにより前記第２の第１導電型拡散層上に第１のコンタクトを形成し、金属配線を形成するための第６のレジストを形成し、エッチングを行うことにより第１の金属配線を形成する第５の工程が示された。 As described above, a second interlayer insulating film is deposited, the second interlayer insulating film is planarized, etch back is performed, and the upper portion of the columnar semiconductor layer is exposed to form a first contact. A resist is formed, a contact hole is formed by etching the second interlayer insulating film and the first interlayer insulating film, and a second metal is deposited on the second first conductivity type diffusion layer. A fifth step of forming a first metal interconnection by forming a first contact, forming a sixth resist for forming a metal interconnection, and performing etching is shown.

上記製造方法によって得られる半導体装置の構造を図１に示す。
図１に示すように、上記方法によって得られる半導体装置は、半導体基板１０１上に形成されたフィン状半導体層１０３と、フィン状半導体層１０３上に形成された柱状半導体層１０６と、柱状半導体層１０６の周囲に形成されたゲート絶縁膜１０７と、ゲート絶縁膜１０７の周囲に形成されたゲート電極１１１ａと、ゲート電極１１１ａに接続されたゲート配線１１１ｂと、柱状半導体層１０６の上部に形成された第１の第１導電型拡散層１１４と、柱状半導体層１０６の下部とフィン状半導体層１０３の上部とに形成された第２の第１導電型拡散層１１３と、柱状半導体層１０６の上部側壁の周囲に形成された第１の金属からなる第１のサイドウォール１２２と、を有する。 The structure of the semiconductor device obtained by the above manufacturing method is shown in FIG.
As shown in FIG. 1, the semiconductor device obtained by the above method includes a fin-shaped semiconductor layer 103 formed on a semiconductor substrate 101, a columnar semiconductor layer 106 formed on the fin-shaped semiconductor layer 103, and a columnar semiconductor layer The gate insulating film 107 formed around 106, the gate electrode 111a formed around the gate insulating film 107, the gate wiring 111b connected to the gate electrode 111a, and the upper portion of the columnar semiconductor layer 106 The first first conductivity type diffusion layer 114, the second first conductivity type diffusion layer 113 formed on the lower portion of the columnar semiconductor layer 106 and the upper portion of the fin-like semiconductor layer 103, and the upper sidewall of the columnar semiconductor layer 106 And a first side wall 122 made of a first metal formed on the periphery thereof.

また、上記半導体装置は、柱状半導体層１０６上部と前記第１のサイドウォール１２２上に形成された第１の金属配線と、を有する。 In addition, the semiconductor device has the upper portion of the columnar semiconductor layer 106 and the first metal wiring formed on the first sidewall 122.

また、図３４に示すように、前記第１のサイドウォール１２２は、前記ゲート絶縁物１０７と前記第１の金属１２２の積層構造であってもよい。表面キャリアがその仕事関数差によって誘起されるので、柱状半導体層上部の抵抗を低減することができる。 Further, as shown in FIG. 34, the first side wall 122 may have a stacked structure of the gate insulator 107 and the first metal 122. Since the surface carriers are induced by the work function difference, the resistance on the columnar semiconductor layer can be reduced.

半導体層がシリコン層であって、第１導電型拡散層がｎ型のとき、第１の金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることが好ましい。ｎ型シリコンの仕事関数４．０５ｅＶの近傍であるため、表面キャリアがその仕事関数差によって誘起されるので、柱状シリコン層上部の抵抗を低減することができる。例えば、柱状シリコン層の不純物濃度が低いとき、第１のサイドウォールと柱状シリコン層とで形成されるトランジスタは、第１のサイドウォールに金属配線を介して印加される電圧が０Ｖのときにオンすることとなる。例えば、タンタルとチタンの化合物（ＴａＴｉ）や窒化タンタル（ＴａＮ）が好ましい。 When the semiconductor layer is a silicon layer and the first conductivity type diffusion layer is n-type, the work function of the first metal is preferably between 4.0 eV and 4.2 eV. Since the work carrier is near the work function of 4.05 eV of n-type silicon and the surface carrier is induced by the work function difference, the resistance at the top of the pillar-shaped silicon layer can be reduced. For example, when the impurity concentration of the pillar-shaped silicon layer is low, the transistor formed of the first sidewall and the pillar-shaped silicon layer is turned on when the voltage applied to the first sidewall via the metal wiring is 0 V. It will be done. For example, a compound of tantalum and titanium (TaTi) or tantalum nitride (TaN) is preferable.

半導体層がシリコン層であって、第１導電型拡散層がｐ型のとき、第１の金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることが好ましい。ｐ型シリコンの仕事関数５．１５ｅＶの近傍であるため、表面キャリアがその仕事関数差によって誘起されるので、柱状シリコン層上部の抵抗を低減することができる。例えば、柱状シリコン層の不純物濃度が低いとき、第１のサイドウォールと柱状シリコン層とで形成されるトランジスタは、第１のサイドウォールに金属配線を介して印加される電圧が０Ｖのときにオンすることとなる。例えば、ルテニウム（Ｒｕ）や窒化チタン（ＴｉＮ）が好ましい。 When the semiconductor layer is a silicon layer and the first conductivity type diffusion layer is p-type, the work function of the first metal is preferably between 5.0 eV and 5.2 eV. As the work function is around 5.15 eV of p-type silicon, surface carriers are induced by the work function difference, so the resistance at the top of the pillar-shaped silicon layer can be reduced. For example, when the impurity concentration of the pillar-shaped silicon layer is low, the transistor formed of the first sidewall and the pillar-shaped silicon layer is turned on when the voltage applied to the first sidewall via the metal wiring is 0 V It will be done. For example, ruthenium (Ru) and titanium nitride (TiN) are preferable.

なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。 It is to be understood that various embodiments and modifications can be made without departing from the broad spirit and scope of the present invention. In addition, the embodiment described above is for describing an example of the present invention, and does not limit the scope of the present invention.

例えば、上記実施例において、ｐ型（ｐ⁺型を含む。）とｎ型（ｎ⁺型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。 For example, in the above embodiment, a method of manufacturing a semiconductor device in which p-type (including p ⁺ -type) and n-type (including n ⁺ -type) have opposite conductivity types, and a semiconductor obtained thereby An apparatus is also naturally included in the technical scope of the present invention.

１０１．半導体基板
１０２．第１のレジスト
１０３．フィン状半導体層
１０４．第１の絶縁膜
１０５．第２のレジスト
１０６．柱状半導体層
１０７．ゲート絶縁膜
１０８．金属膜
１０９．ポリシリコン膜
１１０．第３のレジスト
１１１ａ．ゲート電極
１１１ｂ．ゲート配線
１１２．第４のレジスト
１１３．第２の第１導電型拡散層
１１４．第１の第１導電型拡散層
１１５．酸化膜
１１６ａ．酸化膜サイドウォール
１１６ｂ．酸化膜サイドウォール
１１７．第２のシリサイド
１１８．第１のシリサイド
１１９．シリサイド
１２０．シリサイド
１２１．第１の層間絶縁膜
１２２．第１の金属、第１のサイドウォール
１２３．第２の層間絶縁膜
１２４．第５のレジスト
１２５．コンタクト孔
１２６．コンタクト孔
１２７．第２の金属
１２８．第１のコンタクト
１２９．第１のコンタクト
１３０．第６のレジスト
１３１．第６のレジスト
１３２．第６のレジスト
１３３．第１の金属配線
１３４．第１の金属配線
１３５．第１の金属配線 101. Semiconductor substrate 102. First resist 103. Fin-like semiconductor layer 104. First insulating film 105. Second resist 106. Columnar semiconductor layer 107. Gate insulating film 108. Metal film 109. Polysilicon film 110. Third Resist 111a. Gate electrode 111b. Gate wiring 112. Fourth resist 113. Second first conductivity type diffusion layer 114. First first conductivity type diffusion layer 115. Oxide film 116a. Oxide film sidewall 116b. Oxide film sidewall 117. Second silicide 118. First silicide 119. Silicide 120. Silicide 121. First interlayer insulating film 122. First metal, first sidewall 123. Second interlayer insulating film 124. Fifth resist 125. Contact hole 126. Contact hole 127. Second metal 128. First contact 129. First contact 130. Sixth resist 131. Sixth resist 132. Sixth resist 133. First metal wiring 134. First metal wiring 135. 1st metal wiring

Claims

A columnar semiconductor layer which is part of a transistor;
A gate insulating film formed around the columnar semiconductor layer;
A gate electrode formed around the gate insulating film;
A first sidewall made of a first metal formed to surround the periphery of the upper sidewall of the columnar semiconductor layer;
Have
A semiconductor device characterized in that the upper surface of the first sidewall does not overlap with the upper surface of the columnar semiconductor layer when viewed from above.

The semiconductor device further includes a first metal wiring formed on the columnar semiconductor layer upper portion and the first sidewall.
The first metal wiring extends in a direction perpendicular to the columnar semiconductor layer,
The semiconductor device according to claim 1, wherein the first metal wiring is directly connected to an upper surface of the first sidewall.

The semiconductor device according to claim 1, wherein the columnar semiconductor layer is a silicon layer.

The semiconductor device according to claim 3, wherein a work function of the first metal of the first sidewall is between 4.0 eV and 4.2 eV.

The semiconductor device according to claim 3, wherein a work function of the first metal of the first sidewall is between 5.0 eV and 5.2 eV.

The semiconductor device according to claim 1, wherein an upper sidewall of the columnar semiconductor layer is in contact with the first sidewall.

7. The semiconductor device according to claim 1, wherein a surface carrier is induced by a work function difference between an upper portion of the columnar semiconductor layer and the first sidewall.