JP6486237B2

JP6486237B2 - AD converter

Info

Publication number: JP6486237B2
Application number: JP2015155910A
Authority: JP
Inventors: 喜彦岡山
Original assignee: Azbil Corp
Current assignee: Azbil Corp
Priority date: 2015-08-06
Filing date: 2015-08-06
Publication date: 2019-03-20
Anticipated expiration: 2035-08-06
Also published as: JP2017034624A

Description

本発明は、ＡＤ変換装置に係り、特に回路を１チップに集積化した構成に好適な高精度ＡＤ変換装置に関するものである。 The present invention relates to an AD converter, and more particularly to a high-precision AD converter suitable for a configuration in which a circuit is integrated on one chip.

電磁流量計の校正検査装置（キャリブレータ）は校正用の信号電圧を発生させるだけでなく、励磁電流や４〜２０ｍＡ電流出力も校正できるようにしている。このため、電磁流量計の励磁電流や４〜２０ｍＡ電流出力を取り込むための高精度なＡＤ（Analog-to-Digital）変換装置をキャリブレータに搭載する必要がある。 An electromagnetic flowmeter calibration inspection device (calibrator) not only generates a signal voltage for calibration, but also calibrates an excitation current and a 4 to 20 mA current output. For this reason, it is necessary to mount a highly accurate AD (Analog-to-Digital) conversion device in the calibrator for capturing the excitation current of the electromagnetic flowmeter and the 4 to 20 mA current output.

従来、ＡＤ変換装置のＡＤ変換精度を向上させる方法として、ＤＡ（Digital to Analog）変換器とＡＤ変換器と差動アンプを用いる方法が開示されている（特許文献１参照）。図８は特許文献１に開示されたＡＤ変換装置の構成を示すブロック図である。ＡＤ変換装置は、アナログ入力信号Ｖｉｎにオフセットを与えるための８ビットＤＡ変換器（以下、ＤＡＣ）１００と、アナログ入力信号ＶｉｎとＤＡＣ１００の出力信号との差を増幅する差動アンプ１０１と、差動アンプ１０１の出力信号をデジタル信号に変換する１２ビットＡＤ変換器（以下、ＡＤＣ）１０２とから構成される。 Conventionally, as a method for improving the AD conversion accuracy of an AD converter, a method using a DA (Digital to Analog) converter, an AD converter, and a differential amplifier has been disclosed (see Patent Document 1). FIG. 8 is a block diagram showing the configuration of the AD converter disclosed in Patent Document 1. In FIG. The AD converter includes an 8-bit DA converter (hereinafter, DAC) 100 for giving an offset to the analog input signal Vin, a differential amplifier 101 that amplifies the difference between the analog input signal Vin and the output signal of the DAC 100, a difference It comprises a 12-bit AD converter (hereinafter referred to as ADC) 102 that converts the output signal of the dynamic amplifier 101 into a digital signal.

このようなＡＤ変換装置で高精度なＡＤ変換を行なうためには、以下のようなゲイン・オフセット調整が必要になる。まず、ＤＡＣ１００のカウント値を０にしたときのＤＡＣ１００の出力電圧Ｖ０と、ＤＡＣ１００のカウント値を２５５にしたときのＤＡＣ１００の出力電圧Ｖ２５５と、ＡＤＣ１０２の入力電圧を０ＶにしたときのＡＤＣ１０２のカウント値Ｃ０と、ＡＤＣ１０２の入力電圧を５ＶにしたときのＡＤＣ１０２のカウント値Ｃ０５とを測定すると、アナログ入力信号Ｖｉｎが入力されたときのＡＤＣ１０２のカウント値ＣａｄとＣ０，Ｃ０５とから差動アンプ１０１の出力電圧（Ｖｉｎ−Ｖｄａｃ）×α（αは差動アンプ１０１の電圧増幅度）は次式のようになる。
（Ｖｉｎ−Ｖｄａｃ）×α＝５×（Ｃａｄ−Ｃ０）／（Ｃ０５−Ｃ０）・・（１） In order to perform highly accurate AD conversion with such an AD converter, the following gain / offset adjustment is required. First, the output voltage V0 of the DAC 100 when the count value of the DAC 100 is 0, the output voltage V255 of the DAC 100 when the count value of the DAC 100 is 255, and the count value of the ADC 102 when the input voltage of the ADC 102 is 0 V When C0 and the count value C05 of the ADC 102 when the input voltage of the ADC 102 is set to 5V are measured, the output of the differential amplifier 101 is calculated from the count value Cad and C0, C05 of the ADC 102 when the analog input signal Vin is input. The voltage (Vin−Vdac) × α (α is the voltage amplification degree of the differential amplifier 101) is expressed by the following equation.
(Vin−Vdac) × α = 5 × (Cad−C0) / (C05−C0) (1)

ＤＡＣ１００にセットしたカウント値ＣｄａとＶ０，Ｖ２５５とから、ＤＡＣ１００の出力電圧は次式のように求まる。
Ｖｄａｃ＝Ｃｄａ×（Ｖ２５５−Ｖ０）／２５６・・・（２） From the count value Cda set in the DAC 100 and V0, V255, the output voltage of the DAC 100 is obtained as follows.
Vdac = Cda × (V255−V0) / 256 (2)

式（１）、式（２）を加算することにより、Ｖｉｎの電圧が求まる。
Ｖｉｎ＝５×（Ｃａｄ−Ｃ０）／（Ｃ０５−Ｃ０）
＋Ｃｄａ×（Ｖ２５５−Ｖ０）／２５６・・・（３） By adding the expressions (1) and (2), the voltage of Vin is obtained.
Vin = 5 × (Cad−C0) / (C05−C0)
+ Cda × (V255−V0) / 256 (3)

式（３）で計算できる値が実際に入力したアナログ入力信号Ｖｉｎの電圧と一致するように、上記のＶ０，Ｖ２５５，Ｃ０，Ｃ０５を設定すればよい。このようなゲイン・オフセット調整により、１〜５Ｖのアナログ入力信号Ｖｉｎの電圧を１５ビット相当でＡＤ変換したのと同程度の精度で測定することができる。 The above V0, V255, C0, and C05 may be set so that the value that can be calculated by Expression (3) matches the voltage of the analog input signal Vin that is actually input. By such gain / offset adjustment, the voltage of the analog input signal Vin of 1 to 5V can be measured with the same degree of accuracy as AD conversion with 15 bits.

特許第３６０００６４号公報Japanese Patent No. 3600064

近年、ＤＡＣ、ＡＤＣ、差動アンプといった回路をＣＰＵチップの中に複数実装してコンフィグレーションで結線する方式が増えている。図８に示した従来のＡＤ変換装置では、Ｖ０，Ｖ２５５，Ｃ０，Ｃ０５の４点の調整が必要であるが、この調整のためには、ＤＡＣ１００の出力を外部に引き出し、また外部からＡＤＣ１０２の入力に電圧を入力できるようにしておく必要がある。しかし、ＤＡＣ１００と差動アンプ１０１とＡＤＣ１０２とが１チップになっていると、このような入出力が困難なので、図８に示したＡＤ変換装置の調整ができないという問題点があった。 In recent years, a system in which a plurality of circuits such as a DAC, an ADC, and a differential amplifier are mounted in a CPU chip and connected by configuration is increasing. In the conventional AD converter shown in FIG. 8, adjustment of four points V0, V255, C0, and C05 is necessary. For this adjustment, the output of the DAC 100 is extracted to the outside, and the ADC 102 is externally adjusted. It is necessary to be able to input voltage to the input. However, if the DAC 100, the differential amplifier 101, and the ADC 102 are integrated into one chip, such input / output is difficult, and thus there is a problem that the AD converter shown in FIG. 8 cannot be adjusted.

本発明は、上記課題を解決するためになされたもので、回路が１チップに集積化されている場合でも調整が可能で、高精度なＡＤ変換を実現することができるＡＤ変換装置を提供することを目的とする。 The present invention has been made to solve the above problems, and provides an AD conversion apparatus that can be adjusted even when a circuit is integrated on a single chip and can realize highly accurate AD conversion. For the purpose.

本発明のＡＤ変換装置は、ｍビットＤＡ変換手段と、アナログ入力信号と前記ＤＡ変換手段の出力信号との差を増幅する差動アンプと、前記アナログ入力信号と前記差動アンプの出力信号のうちいずれか１つを選択的に出力可能なマルチプレクサと、このマルチプレクサの出力信号をデジタル信号に変換するｎビットＡＤ変換手段と、前記マルチプレクサに前記アナログ入力信号を選択させたときの前記ＡＤ変換手段の出力に応じたカウント値を前記ＤＡ変換手段に設定して出力電圧を発生させ、ＡＤ変換装置のゲインＧＡＩＮとオフセットＯＦＦＳＥＴとを求める調整手段と、前記マルチプレクサが前記差動アンプの出力を選択したときの前記ＡＤ変換手段のカウント値と前記ＤＡ変換手段に設定されたカウント値と前記ゲインＧＡＩＮと前記オフセットＯＦＦＳＥＴとに基づいて計算したカウント値を出力する出力手段とを備え、前記調整手段は、調整時に、前記マルチプレクサに第１の電圧の前記アナログ入力信号を選択させたときの前記ＡＤ変換手段のカウント値Ｃ１と、このカウント値Ｃ１に応じたカウント値を前記ＤＡ変換手段に設定すると共に、前記第１の電圧のアナログ入力信号が入力されている状態で前記マルチプレクサに前記差動アンプの出力を選択させたときの前記ＡＤ変換手段のカウント値Ｃ１’と、前記マルチプレクサに第２の電圧の前記アナログ入力信号を選択させたときの前記ＡＤ変換手段のカウント値Ｃ５と、このカウント値Ｃ５に応じたカウント値を前記ＤＡ変換手段に設定すると共に、前記第２の電圧のアナログ入力信号が入力されている状態で前記マルチプレクサに前記差動アンプの出力を選択させたときの前記ＡＤ変換手段のカウント値Ｃ５’とを取得し、これらカウント値Ｃ１，Ｃ１’，Ｃ５，Ｃ５’と、前記差動アンプの電圧増幅度αと、前記差動アンプの入力オフセット電圧Ｖｏｆｆと等価またはそれ以上の電圧を発生する前記ＤＡ変換手段のカウント値ｋとに基づいて、ＧＡＩＮ＝（（Ｃ５×α−Ｃ５’）−（Ｃ１×α−Ｃ１’））／（（Ｃ５−Ｃ１）×２＾（ｍ−ｎ））、ＯＦＦＳＥＴ＝（Ｃ１×α−Ｃ１’）−（Ｃ１×２＾（ｍ−ｎ）−ｋ）×ＧＡＩＮにより、前記ゲインＧＡＩＮと前記オフセットＯＦＦＳＥＴとを計算し、前記調整手段は、測定時に、前記マルチプレクサに前記アナログ入力信号を一時的に選択させたときの前記ＡＤ変換手段のカウント値Ｃｉｎを取得し、このカウント値Ｃｉｎに応じたカウント値を前記ＤＡ変換手段に設定した後に、前記マルチプレクサに前記差動アンプの出力を選択させ、前記出力手段は、測定時に、前記調整手段によって前記ＤＡ変換手段に設定されたカウント値が０以下の場合、前記マルチプレクサが前記差動アンプの出力を選択したときの前記ＡＤ変換手段のカウント値を精度拡張後のカウント値Ｃａｄ’として出力し、測定時に、前記調整手段によって前記ＤＡ変換手段に設定されたカウント値が０より大きい場合、前記マルチプレクサが前記差動アンプの出力を選択したときの前記ＡＤ変換手段のカウント値Ｃａｄと前記ＤＡ変換手段に設定されたカウント値Ｃｄａと前記ゲインＧＡＩＮと前記オフセットＯＦＦＳＥＴとに基づいて、精度拡張後のカウント値Ｃａｄ’をＣａｄ’＝Ｃａｄ＋（Ｃｄａ×ＧＡＩＮ）＋ＯＦＦＳＥＴにより計算して出力することを特徴とするものである。 The AD converter of the present invention includes an m-bit DA converter, a differential amplifier that amplifies a difference between an analog input signal and an output signal of the DA converter, an analog input signal, and an output signal of the differential amplifier. A multiplexer capable of selectively outputting any one of them, an n-bit AD conversion means for converting an output signal of the multiplexer into a digital signal, and the AD conversion means when the multiplexer selects the analog input signal A count value corresponding to the output of the A / D converter is set in the DA conversion means to generate an output voltage, and an adjustment means for obtaining a gain GAIN and an offset OFFSET of the AD converter, and the multiplexer selects the output of the differential amplifier The count value of the AD conversion means, the count value set in the DA conversion means, and the gain GAIN Output means for outputting a count value calculated based on the offset OFFSET, wherein the adjusting means causes the multiplexer to select the analog input signal of the first voltage during adjustment. Count value C1 and a count value corresponding to the count value C1 are set in the DA converter, and the output of the differential amplifier is output to the multiplexer in a state where the analog input signal of the first voltage is input. The count value C1 ′ of the AD conversion means when the signal is selected, the count value C5 of the AD conversion means when the analog input signal of the second voltage is selected by the multiplexer, and the count value C5 The corresponding count value is set in the DA conversion means, and the analog input signal of the second voltage is input 'Acquires the, these count values C1, C1' the count value C5 of the AD converter when to select the output of said differential amplifier to said multiplexer, and C5, C5 ', the voltage amplification of the differential amplifier GAIN = ((C5 × α−C5 ′) − (C1) based on the degree α and the count value k of the DA converter that generates a voltage equivalent to or higher than the input offset voltage Voff of the differential amplifier. × α−C1 ′)) / ((C5−C1) × 2 ^ (mn)), OFFSET = (C1 × α−C1 ′) − (C1 × 2 ^ (mn) −k) × GAIN The gain GAIN and the offset OFFSET are calculated, and the adjustment unit obtains the count value Cin of the AD conversion unit when the multiplexer temporarily selects the analog input signal at the time of measurement, This After setting the count value corresponding to the count value Cin in the DA conversion means, the multiplexer selects the output of the differential amplifier, and the output means is set in the DA conversion means by the adjustment means at the time of measurement. When the count value is 0 or less, the count value of the AD conversion means when the multiplexer selects the output of the differential amplifier is output as the count value Cad ′ after the accuracy expansion, and at the time of measurement, the adjustment means When the count value set in the DA converter is larger than 0, the count value Cad of the AD converter when the multiplexer selects the output of the differential amplifier and the count value Cda set in the DA converter On the basis of the gain GAIN and the offset OFFSET, C It is characterized in that d '= Cad + (Cda × GAIN) + calculated by OFFSET outputs.

また、本発明のＡＤ変換装置は、ｍビットＤＡ変換手段と、このＤＡ変換手段の出力と接地電圧のうちいずれか１つを選択的に出力可能なスイッチと、アナログ入力信号と前記スイッチの出力との差を増幅する差動アンプと、前記アナログ入力信号と前記差動アンプの出力信号のうちいずれか１つを選択的に出力可能なマルチプレクサと、このマルチプレクサの出力信号をデジタル信号に変換するｎビットＡＤ変換手段と、前記マルチプレクサに前記アナログ入力信号を選択させたときの前記ＡＤ変換手段の出力に応じたカウント値を前記ＤＡ変換手段に設定して出力電圧を発生させ、ＡＤ変換装置のゲインＧＡＩＮとオフセットＯＦＦＳＥＴとを求める調整手段と、前記マルチプレクサが前記差動アンプの出力を選択したときの前記ＡＤ変換手段のカウント値と前記ＤＡ変換手段に設定されたカウント値と前記ゲインＧＡＩＮと前記オフセットＯＦＦＳＥＴとに基づいて計算したカウント値を出力する出力手段とを備え、前記調整手段は、調整時に、前記スイッチに接地電圧を選択させると共に前記マルチプレクサに第３の電圧の前記アナログ入力信号を選択させたときの前記ＡＤ変換手段のカウント値Ｃ００５と、前記スイッチに接地電圧を選択させると共に、前記第３の電圧のアナログ入力信号が入力されている状態で前記マルチプレクサに前記差動アンプの出力を選択させたときの前記ＡＤ変換手段のカウント値Ｃ０５とを取得し、これらカウント値Ｃ０５とＣ００５の倍率ＭＡＧを計算し、前記スイッチに前記ＤＡ変換手段の出力を選択させると共に前記マルチプレクサに第１の電圧の前記アナログ入力信号を選択させたときの前記ＡＤ変換手段のカウント値Ｃ１と、このカウント値Ｃ１に応じたカウント値を前記ＤＡ変換手段に設定し前記スイッチに前記ＤＡ変換手段の出力を選択させると共に、前記第１の電圧のアナログ入力信号が入力されている状態で前記マルチプレクサに前記差動アンプの出力を選択させたときの前記ＡＤ変換手段のカウント値Ｃ１’と、前記スイッチに前記ＤＡ変換手段の出力を選択させると共に前記マルチプレクサに第２の電圧の前記アナログ入力信号を選択させたときの前記ＡＤ変換手段のカウント値Ｃ５と、このカウント値Ｃ５に応じたカウント値を前記ＤＡ変換手段に設定し前記スイッチに前記ＤＡ変換手段の出力を選択させると共に、前記第２の電圧のアナログ入力信号が入力されている状態で前記マルチプレクサに前記差動アンプの出力を選択させたときの前記ＡＤ変換手段のカウント値Ｃ５’とを取得し、これらカウント値Ｃ１，Ｃ１’，Ｃ５，Ｃ５’と前記倍率ＭＡＧと、前記差動アンプの入力オフセット電圧Ｖｏｆｆと等価またはそれ以上の電圧を発生する前記ＤＡ変換手段のカウント値ｋとに基づいて、ＧＡＩＮ＝（（Ｃ５×ＭＡＧ−Ｃ５’）−（Ｃ１×ＭＡＧ−Ｃ１’））／（（Ｃ５−Ｃ１）×２＾（ｍ−ｎ））、ＯＦＦＳＥＴ＝（Ｃ１×ＭＡＧ−Ｃ１’）−（Ｃ１×２＾（ｍ−ｎ）−ｋ）×ＧＡＩＮにより、前記ゲインＧＡＩＮと前記オフセットＯＦＦＳＥＴとを計算し、前記調整手段は、測定時に、前記マルチプレクサに前記アナログ入力信号を一時的に選択させたときの前記ＡＤ変換手段のカウント値Ｃｉｎを取得し、このカウント値Ｃｉｎに応じたカウント値を前記ＤＡ変換手段に設定した後に、前記マルチプレクサに前記差動アンプの出力を選択させ、前記出力手段は、測定時に、前記調整手段によって前記ＤＡ変換手段に設定されたカウント値が０以下の場合、前記マルチプレクサが前記差動アンプの出力を選択したときの前記ＡＤ変換手段のカウント値を精度拡張後のカウント値Ｃａｄ’として出力し、測定時に、前記調整手段によって前記ＤＡ変換手段に設定されたカウント値が０より大きい場合、前記マルチプレクサが前記差動アンプの出力を選択したときの前記ＡＤ変換手段のカウント値Ｃａｄと前記ＤＡ変換手段に設定されたカウント値Ｃｄａと前記ゲインＧＡＩＮと前記オフセットＯＦＦＳＥＴとに基づいて、精度拡張後のカウント値Ｃａｄ’をＣａｄ’＝Ｃａｄ＋（Ｃｄａ×ＧＡＩＮ）＋ＯＦＦＳＥＴにより計算して出力することを特徴とするものである。 The AD converter of the present invention includes an m-bit DA converter, a switch capable of selectively outputting any one of an output of the DA converter and a ground voltage, an analog input signal, and an output of the switch. A differential amplifier for amplifying the difference between the analog input signal and a multiplexer capable of selectively outputting any one of the analog input signal and the output signal of the differential amplifier, and converting the output signal of the multiplexer into a digital signal An n-bit AD converter and a count value corresponding to the output of the AD converter when the multiplexer selects the analog input signal is set in the DA converter to generate an output voltage. Adjusting means for obtaining the gain GAIN and the offset OFFSET, and the AD conversion when the multiplexer selects the output of the differential amplifier. And output means for outputting a count value and the count value where the calculated on the basis of said set count value to the DA converter and the gain GAIN offset OFFSET means, said adjustment means during adjustment, the switch To select the ground voltage, and to cause the multiplexer to select the analog input signal of the third voltage, the AD conversion means count value C005, and the switch to select the ground voltage, and the third voltage When the analog input signal is input, the count value C05 of the AD conversion means when the multiplexer selects the output of the differential amplifier is obtained, and the magnification MAG of these count values C05 and C005 is calculated. And causing the switch to select the output of the DA converter and the multiplexer. A count value C1 of the AD conversion means when the analog input signal of the first voltage is selected, and a count value corresponding to the count value C1 are set in the DA conversion means, and the switch of the DA conversion means is set in the switch. The output value is selected, and when the analog input signal of the first voltage is input, the multiplexer selects the output of the differential amplifier, and the AD converter means count value C1 ′ and the switch When the output of the DA converter is selected and the analog input signal of the second voltage is selected by the multiplexer, the count value C5 of the AD converter and the count value corresponding to the count value C5 are The DA converter is set and the switch selects the output of the DA converter, and the analog input signal of the second voltage is The count value C5 ′ of the AD conversion means when the multiplexer selects the output of the differential amplifier in a state of being applied, and the count values C1, C1 ′, C5, C5 ′ and the magnification GAIN = ((C5 × MAG−C5 ′) − (C1 ×) based on MAG and the count value k of the DA converting means that generates a voltage equivalent to or higher than the input offset voltage Voff of the differential amplifier. MAG-C1 ')) / ((C5-C1) * 2 ^ (mn)), OFFSET = (C1 * MAG-C1')-(C1 * 2 ^ (mn) -k) * GAIN The gain GAIN and the offset OFFSET are calculated, and the adjustment means counts the value Cin of the AD conversion means when the analog input signal is temporarily selected by the multiplexer during measurement. And setting the count value corresponding to the count value Cin in the DA conversion means, the multiplexer is made to select the output of the differential amplifier, and the output means is configured to adjust the DA by the adjustment means at the time of measurement. When the count value set in the conversion means is 0 or less, the count value of the AD conversion means when the multiplexer selects the output of the differential amplifier is output as the count value Cad ′ after the accuracy expansion, and at the time of measurement If the count value set in the DA conversion means by the adjustment means is greater than 0, the AD conversion means count value Cad when the multiplexer selects the output of the differential amplifier and the DA conversion means are set. Based on the counted value Cda, the gain GAIN, and the offset OFFSET, The calculation value Cad ′ is calculated by Cad ′ = Cad + (Cda × GAIN) + OFFSET and output .

また、本発明のＡＤ変換装置の１構成例において、前記調整手段は、前記差動アンプの電圧増幅度をα、前記差動アンプの入力オフセット電圧Ｖｏｆｆと等価またはそれ以上の電圧を発生する前記ＤＡ変換手段のカウント値をｋとしたとき、前記第１の電圧のアナログ入力信号に対応する精度拡張後のカウント値Ｃ１Ｖと、前記第２の電圧のアナログ入力信号に対応する精度拡張後のカウント値Ｃ５Ｖとを、Ｃ１Ｖ＝α×Ｃ１＝Ｃ１’＋ＧＡＩＮ×（Ｃ１×２＾（ｍ−ｎ）−ｋ）＋ＯＦＦＳＥＴ、Ｃ５Ｖ＝α×Ｃ５＝Ｃ５’＋ＧＡＩＮ×（Ｃ５×２＾（ｍ−ｎ）−ｋ）＋ＯＦＦＳＥＴにより計算することを特徴とするものである。 Also , in one configuration example of the AD converter according to the present invention, the adjusting unit generates a voltage that is equal to or greater than α, the voltage amplification degree of the differential amplifier, and the input offset voltage Voff of the differential amplifier. When the count value of the DA conversion means is k, the count value C1V after accuracy expansion corresponding to the analog input signal of the first voltage and the count after accuracy expansion corresponding to the analog input signal of the second voltage The value C5V is changed to C1V = α × C1 = C1 ′ + GAIN × (C1 × 2 ^ (mn) −k) + OFFSET, C5V = α × C5 = C5 ′ + GAIN × (C5 × 2 ^ (mn) -K) The calculation is performed by + OFFSET.

また、本発明のＡＤ変換装置の１構成例において、前記調整手段は、前記差動アンプの入力オフセット電圧Ｖｏｆｆと等価またはそれ以上の電圧を発生する前記ＤＡ変換手段のカウント値をｋとしたとき、前記第１の電圧のアナログ入力信号に対応する精度拡張後のカウント値Ｃ１Ｖと、前記第２の電圧のアナログ入力信号に対応する精度拡張後のカウント値Ｃ５Ｖとを、Ｃ１Ｖ＝ＭＡＧ×Ｃ１＝Ｃ１’＋ＧＡＩＮ×（Ｃ１×２＾（ｍ−ｎ）−ｋ）＋ＯＦＦＳＥＴ、Ｃ５Ｖ＝ＭＡＧ×Ｃ５＝Ｃ５’＋ＧＡＩＮ×（Ｃ５×２＾（ｍ−ｎ）−ｋ）＋ＯＦＦＳＥＴにより計算することを特徴とするものである。 Further , in one configuration example of the AD converter according to the present invention, when the adjustment unit sets k as a count value of the DA conversion unit that generates a voltage equivalent to or higher than the input offset voltage Voff of the differential amplifier. The count value C1V after the accuracy expansion corresponding to the analog input signal of the first voltage and the count value C5V after the accuracy expansion corresponding to the analog input signal of the second voltage are represented by C1V = MAG × C1 = C1 ′ + GAIN × (C1 × 2 ^ (mn) −k) + OFFSET, C5V = MAG × C5 = C5 ′ + GAIN × (C5 × 2 ^ (mn) −k) + OFFSET To do.

また、本発明のＡＤ変換装置の１構成例において、前記第１の電圧をＶ１、前記第２の電圧をＶ５としたとき、前記出力手段は、前記カウント値Ｃａｄ’を、Ｖａｌｕｅ＝（Ｖ５−Ｖ１）×（Ｃａｄ’−Ｃ１Ｖ）／（Ｃ５Ｖ−Ｃ１Ｖ）＋Ｖ１により電圧値Ｖａｌｕｅに変換して出力することを特徴とするものである。
また、本発明のＡＤ変換装置の１構成例において、前記調整手段は、前記ＤＡ変換手段から前記アナログ入力信号と一致する電圧が出力されるときの前記ＤＡ変換手段のカウント値から所定値ｋを減算した値を、前記マルチプレクサに前記アナログ入力信号を選択させたときの前記ＡＤ変換手段のカウント値に基づいて計算し、計算したカウント値を前記ＤＡ変換手段に設定するものであり、前記所定値ｋは、前記差動アンプの入力オフセット電圧Ｖｏｆｆと等価またはそれ以上の電圧を発生する前記ＤＡ変換手段のカウント値である。 In one configuration example of the AD converter according to the present invention, when the first voltage is V1 and the second voltage is V5, the output means sets the count value Cad ′ to Value = (V5− V1) × (Cad′−C1V) / (C5V−C1V) + V1 is converted into a voltage value Value and output.
Further, in one configuration example of the AD converter according to the present invention, the adjusting unit obtains a predetermined value k from a count value of the DA converting unit when a voltage matching the analog input signal is output from the DA converting unit. The subtracted value is calculated based on the count value of the AD converting means when the multiplexer selects the analog input signal, and the calculated count value is set in the DA converting means, the predetermined value k is a count value of the DA converter that generates a voltage equivalent to or higher than the input offset voltage Voff of the differential amplifier.

本発明によれば、ｍビットＤＡ変換手段と、差動アンプと、マルチプレクサと、ｎビットＡＤ変換手段と、調整手段と、出力手段とを設けることにより、ゲイン・オフセット調整の際にはアナログ入力信号を与えてＡＤ変換手段のカウント値を取得するだけでよいので、ＡＤ変換装置の回路が１チップに集積化されている場合でも調整が可能であり、ｎビットのα倍（αは差動アンプの電圧増幅度）相当の高精度なＡＤ変換を実現することができる。本発明では、ＩＣチップに内蔵のＡＤ変換装置だけでＡＤ変換精度を向上させることができ、外付けの高精度ＡＤ変換器を不要にすることができる。また、調整作業も、従来のＡＤ変換装置を使った場合と同等の手間で行なうことができる。 According to the present invention, by providing an m-bit DA conversion means, a differential amplifier, a multiplexer, an n-bit AD conversion means, an adjustment means, and an output means, an analog input can be used for gain / offset adjustment. Since it is only necessary to obtain the count value of the AD conversion means by giving a signal, adjustment is possible even when the circuit of the AD conversion device is integrated on one chip, and it is α times n times (α is differential) A highly accurate AD conversion equivalent to the voltage amplification degree of the amplifier can be realized. In the present invention, the AD conversion accuracy can be improved only by the AD converter built in the IC chip, and an external high-precision AD converter can be dispensed with. Also, the adjustment work can be performed with the same effort as when a conventional AD converter is used.

また、本発明では、ＤＡ変換手段と差動アンプの反転入力端子との間にスイッチを設けることにより、差動アンプの電圧増幅度に誤差がある場合でも、高精度なＡＤ変換を実現することができる。 Further, in the present invention, by providing a switch between the DA conversion means and the inverting input terminal of the differential amplifier, highly accurate AD conversion can be realized even when there is an error in the voltage amplification degree of the differential amplifier. Can do.

また、本発明では、ＤＡ変換手段からアナログ入力信号と一致する電圧が出力されるときのＤＡ変換手段のカウント値から所定値ｋ（差動アンプの入力オフセット電圧と等価またはそれ以上の電圧を発生するＤＡカウント値）を減算した値を、マルチプレクサにアナログ入力信号を選択させたときのＡＤ変換手段のカウント値に基づいて計算し、計算したカウント値をＤＡ変換手段に設定することにより、差動アンプの動作を安定させることができる。 Further, in the present invention, a predetermined value k (a voltage equivalent to or higher than the input offset voltage of the differential amplifier is generated from the count value of the DA conversion means when a voltage matching the analog input signal is output from the DA conversion means. A value obtained by subtracting the DA count value) is calculated based on the count value of the AD conversion means when the analog input signal is selected by the multiplexer, and the calculated count value is set in the DA conversion means. The operation of the amplifier can be stabilized.

本発明の第１の実施の形態に係るＡＤ変換装置の構成を示すブロック図である。1 is a block diagram showing a configuration of an AD conversion apparatus according to a first embodiment of the present invention. 本発明の第１の実施の形態に係るＡＤ変換装置のゲイン・オフセット調整方法を説明するフローチャートである。It is a flowchart explaining the gain / offset adjustment method of the AD converter which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係るＡＤ変換装置の測定時の動作を説明するフローチャートである。It is a flowchart explaining the operation | movement at the time of the measurement of the AD converter which concerns on the 1st Embodiment of this invention. 本発明の第２の実施の形態に係るＡＤ変換装置の構成を示すブロック図である。It is a block diagram which shows the structure of the AD converter device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施の形態に係るＡＤ変換装置のゲイン・オフセット調整方法を説明するフローチャートである。It is a flowchart explaining the gain / offset adjustment method of the AD converter which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施の形態におけるゲイン・オフセット調整の初期段階のスイッチの状態を示す図である。It is a figure which shows the state of the switch of the initial stage of the gain / offset adjustment in the 2nd Embodiment of this invention. 本発明の第２の実施の形態におけるゲインとオフセットとカウント値の計算例を示す図である。It is a figure which shows the example of a calculation of the gain in the 2nd Embodiment of this invention, an offset, and a count value. 従来のＡＤ変換装置の構成を示すブロック図である。It is a block diagram which shows the structure of the conventional AD converter.

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るＡＤ変換装置の構成を示すブロック図である。本実施の形態のＡＤ変換装置は、８ビットＤＡ変換器（以下、ＤＡＣ）１と、アナログ入力信号ＶｉｎとＤＡＣ１の出力信号との差を増幅する差動アンプ２と、アナログ入力信号Ｖｉｎと差動アンプ２の出力信号のうちいずれか１つを選択的に出力可能なマルチプレクサ３と、マルチプレクサ３の出力信号をデジタル信号に変換する１２ビットＡＤ変換器（以下、ＡＤＣ）４と、マルチプレクサ３が差動アンプ２の出力を選択したときの１２ビットＡＤＣ４のカウント値と８ビットＤＡＣ１に設定されたカウント値とゲインＧＡＩＮとオフセットＯＦＦＳＥＴとに基づいて計算したカウント値を出力する出力部５と、マルチプレクサ３にアナログ入力信号Ｖｉｎを選択させたときの１２ビットＡＤＣ４の出力に応じたカウント値を８ビットＤＡＣ１に設定して出力電圧を発生させ、ゲインＧＡＩＮとオフセットＯＦＦＳＥＴとを求める調整部６とから構成される。 [First Embodiment]
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a configuration of an AD conversion apparatus according to the first embodiment of the present invention. The AD conversion apparatus according to the present embodiment includes an 8-bit DA converter (hereinafter referred to as DAC) 1, a differential amplifier 2 that amplifies the difference between the analog input signal Vin and the output signal of the DAC 1, and a difference from the analog input signal Vin. A multiplexer 3 that can selectively output any one of the output signals of the dynamic amplifier 2, a 12-bit AD converter (hereinafter referred to as ADC) 4 that converts the output signal of the multiplexer 3 into a digital signal, and a multiplexer 3 An output unit 5 for outputting a count value calculated based on the count value of the 12-bit ADC 4 when the output of the differential amplifier 2 is selected, the count value set in the 8-bit DAC 1, the gain GAIN, and the offset OFFSET, and a multiplexer When the analog input signal Vin is selected by 3, the count value corresponding to the output of the 12-bit ADC 4 is 8 bits D Set to C1 to generate an output voltage, and a regulating unit 6 for obtaining a gain GAIN and offset OFFSET.

本実施の形態では、２点の電圧の調整だけでＡＤ変換装置のゲイン・オフセット調整が完了し、ＤＡＣ１の出力や差動アンプ２の出力など回路の途中の値を計測しなくても済む方法を提供する。
そこで、本実施の形態では、マルチプレクサ３を設けて、１〜５Ｖのアナログ入力信号ＶｉｎをＡＤＣ４で直接測定できるようにする。 In the present embodiment, the gain / offset adjustment of the AD conversion apparatus is completed only by adjusting the voltage at two points, and it is not necessary to measure values in the middle of the circuit such as the output of the DAC 1 and the output of the differential amplifier 2. I will provide a.
Therefore, in this embodiment, the multiplexer 3 is provided so that the analog input signal Vin of 1 to 5 V can be directly measured by the ADC 4.

ＤＡＣ１と差動アンプ２とマルチプレクサ３とＡＤＣ４としては、マイクロコンピュータに内蔵されているものを用いる。すなわち、ＤＡＣ１と差動アンプ２とマルチプレクサ３とＡＤＣ４とＣＰＵ（Central Processing Unit）とメモリとが、同一のＩＣチップ上に搭載されている。このようなＩＣチップとしては、例えばルネサスエレクトロニクス株式会社製のスマートアナログＭＣＵがある（http://japan.renesas.com/products/smart_analog/smart_analog_mcu/index.jsp）。コンピュータのＣＰＵは、コンピュータのメモリに格納されたプログラムに従って以下のような処理を実行し、出力部５と調整部６として機能する。 As the DAC 1, differential amplifier 2, multiplexer 3, and ADC 4, those built in a microcomputer are used. That is, the DAC 1, the differential amplifier 2, the multiplexer 3, the ADC 4, the CPU (Central Processing Unit), and the memory are mounted on the same IC chip. An example of such an IC chip is a smart analog MCU manufactured by Renesas Electronics Corporation (http://japan.renesas.com/products/smart_analog/smart_analog_mcu/index.jsp). The CPU of the computer executes the following processing according to a program stored in the memory of the computer, and functions as the output unit 5 and the adjustment unit 6.

なお、通常のマイクロコンピュータ内蔵のＡＤＣは多チャンネル用意されており、１つのＡＤＣをマルチプレクサで切り替えて多チャンネル化しているので、同じ入力電圧であればＡＤＣの出力はどのチャンネルも同じカウント値になる。
本実施の形態では、差動アンプ２の電圧増幅度αを１０とする。 Note that a multi-channel ADC is built in a normal microcomputer, and a single ADC is switched by a multiplexer to make it multi-channel. Therefore, if the input voltage is the same, the output of the ADC has the same count value for all channels. .
In the present embodiment, the voltage amplification degree α of the differential amplifier 2 is 10.

以下、本実施の形態のＡＤ変換装置のゲイン・オフセット調整方法について図２を参照して説明する。
まず、調整部６は、図示しない外部の電圧発生手段を制御してアナログ入力信号Ｖｉｎ＝１Ｖを発生させ（図２ステップＳ１００）、次にマルチプレクサ３を制御して、アナログ入力信号Ｖｉｎを選択させ（図２ステップＳ１０１）、このときの１２ビットＡＤＣ４のカウント値（デジタル値）Ｃ１を取得する（図２ステップＳ１０２）。 Hereinafter, a gain / offset adjustment method of the AD converter according to the present embodiment will be described with reference to FIG.
First, the adjusting unit 6 controls an external voltage generator (not shown) to generate an analog input signal Vin = 1V (step S100 in FIG. 2), and then controls the multiplexer 3 to select the analog input signal Vin. (Step S101 in FIG. 2), the count value (digital value) C1 of the 12-bit ADC 4 at this time is acquired (Step S102 in FIG. 2).

続いて、調整部６は、同様にアナログ入力信号Ｖｉｎ＝１Ｖを発生させ（図２ステップＳ１０３）、８ビットＤＡＣ１に（Ｃ１／１６−２０）のカウント値を設定して、このカウント値に対応する電圧を８ビットＤＡＣ１から出力させ（図２ステップＳ１０４）、さらにマルチプレクサ３を制御して、差動アンプ２の出力信号を選択させて（図２ステップＳ１０５）、このときの１２ビットＡＤＣ４のカウント値Ｃ１’を取得する（図２ステップＳ１０６）。 Subsequently, the adjustment unit 6 similarly generates the analog input signal Vin = 1V (step S103 in FIG. 2), sets the count value of (C1 / 16-20) in the 8-bit DAC1, and corresponds to this count value. The voltage to be output is output from the 8-bit DAC 1 (step S104 in FIG. 2), the multiplexer 3 is further controlled to select the output signal of the differential amplifier 2 (step S105 in FIG. 2), and the count of the 12-bit ADC 4 at this time The value C1 ′ is acquired (step S106 in FIG. 2).

アナログ入力信号Ｖｉｎを１２ビットＡＤＣ４に入力したときの１２ビットＡＤＣ４のカウント値を１６で除算して、この除算の結果のカウント値を８ビットＤＡＣ１に設定すれば、８ビットＤＡＣ１はアナログ入力信号Ｖｉｎに近い電圧を発生することができる。しかし、アナログ入力信号Ｖｉｎと共に、このアナログ入力信号Ｖｉｎと一致する電圧を８ビットＤＡＣ１から差動アンプ２に入力すると、差動アンプ２の動作が不安定となるため、（Ｃ１／１６）から本差動アンプの入力オフセット電圧相当のカウント値（２０カウント）小さめの値を８ビットＤＡＣ１に設定するようにしている。 When the count value of the 12-bit ADC4 when the analog input signal Vin is input to the 12-bit ADC4 is divided by 16, and the count value of the result of this division is set to the 8-bit DAC1, the 8-bit DAC1 is converted into the analog input signal Vin. A voltage close to can be generated. However, if a voltage matching the analog input signal Vin is input to the differential amplifier 2 from the 8-bit DAC 1 together with the analog input signal Vin, the operation of the differential amplifier 2 becomes unstable. A smaller count value (20 counts) corresponding to the input offset voltage of the differential amplifier is set in the 8-bit DAC1.

次に、調整部６は、図示しない外部の電圧発生手段を制御してアナログ入力信号Ｖｉｎ＝５Ｖを発生させ（図２ステップＳ１０７）、次にマルチプレクサ３を制御して、アナログ入力信号Ｖｉｎを選択させ（図２ステップＳ１０８）、このときの１２ビットＡＤＣ４のカウント値Ｃ５を取得する（図２ステップＳ１０９）。 Next, the adjusting unit 6 controls an external voltage generation unit (not shown) to generate the analog input signal Vin = 5 V (step S107 in FIG. 2), and then controls the multiplexer 3 to select the analog input signal Vin. (Step S108 in FIG. 2), and the count value C5 of the 12-bit ADC 4 at this time is acquired (Step S109 in FIG. 2).

続いて、調整部６は、同様にアナログ入力信号Ｖｉｎ＝５Ｖを発生させ（図２ステップＳ１１０）、８ビットＤＡＣ１に（Ｃ５／１６−２０）のカウント値を設定して、このカウント値に対応する電圧を８ビットＤＡＣ１から出力させ（図２ステップＳ１１１）、さらにマルチプレクサ３を制御して、差動アンプ２の出力信号を選択させて（図２ステップＳ１１２）、このときの１２ビットＡＤＣ４のカウント値Ｃ５’を取得する（図２ステップＳ１１３）。８ビットＤＡＣ１の設定値を（Ｃ５／１６−２０）とする理由は上記と同じである。 Subsequently, the adjustment unit 6 similarly generates the analog input signal Vin = 5V (step S110 in FIG. 2), sets the count value of (C5 / 16-20) to the 8-bit DAC1, and corresponds to this count value. The voltage to be output is output from the 8-bit DAC 1 (step S111 in FIG. 2), the multiplexer 3 is further controlled to select the output signal of the differential amplifier 2 (step S112 in FIG. 2), and the count of the 12-bit ADC 4 at this time The value C5 ′ is acquired (step S113 in FIG. 2). The reason why the set value of 8-bit DAC1 is (C5 / 16-20) is the same as described above.

次に、調整部６は、取得した４点の１２ビットＡＤＣ４のカウント値Ｃ１，Ｃ１’，Ｃ５，Ｃ５’から本実施の形態のＡＤ変換装置のゲインＧＡＩＮとオフセットＯＦＦＳＥＴの値を次式のように算出する（図２ステップＳ１１４）。
ＧＡＩＮ＝（（Ｃ５×α−Ｃ５’）−（Ｃ１×α−Ｃ１’））
／（（Ｃ５−Ｃ１）×２＾（ｍ−ｎ））・・・（４）
ＯＦＦＳＥＴ＝（Ｃ１×α−Ｃ１’）−（Ｃ１×２＾（ｍ−ｎ）−ｋ）×ＧＡＩＮ
・・・（５） Next, the adjustment unit 6 calculates the gain GAIN and offset OFFSET values of the AD converter according to the present embodiment from the obtained count values C1, C1 ′, C5, C5 ′ of the four 12-bit ADCs 4 as follows: (Step S114 in FIG. 2).
GAIN = ((C5 × α−C5 ′) − (C1 × α−C1 ′))
/ ((C5-C1) × 2 ^ (mn)) (4)
OFFSET = (C1 × α−C1 ′) − (C1 × 2 ^ (mn) −k) × GAIN
... (5)

式（４）、式（５）におけるαは上記のとおり差動アンプ２の電圧増幅度、ｍはＤＡＣ１のビット数（本実施の形態ではｍ＝８）、ｎはＡＤＣ４のビット数（本実施の形態ではｎ＝１２）、ｋは差動アンプ２の入力オフセット電圧Ｖｏｆｆと等価またはそれ以上の電圧を発生する８ビットＤＡＣ１のカウント値である。 In Equations (4) and (5), α is the voltage amplification degree of the differential amplifier 2 as described above, m is the number of bits of the DAC 1 (m = 8 in the present embodiment), and n is the number of bits of the ADC 4 (this embodiment) In this form, n = 12), k is a count value of the 8-bit DAC 1 that generates a voltage equivalent to or higher than the input offset voltage Voff of the differential amplifier 2.

さらに、調整部６は、アナログ入力信号Ｖｉｎ＝１Ｖに対応する１５ビット精度拡張後のカウント値Ｃ１Ｖと、アナログ入力信号Ｖｉｎ＝５Ｖに対応する１５ビット精度拡張後のカウント値Ｃ５Ｖとを次式のように算出する（図２ステップＳ１１５）。
Ｃ１Ｖ＝α×Ｃ１＝Ｃ１’＋ＧＡＩＮ×（Ｃ１×２＾（ｍ−ｎ）−ｋ）＋ＯＦＦＳＥＴ
・・・（６）
Ｃ５Ｖ＝α×Ｃ５＝Ｃ５’＋ＧＡＩＮ×（Ｃ５×２＾（ｍ−ｎ）−ｋ）＋ＯＦＦＳＥＴ
・・・（７） Further, the adjustment unit 6 calculates the count value C1V after 15-bit accuracy expansion corresponding to the analog input signal Vin = 1V and the count value C5V after 15-bit accuracy expansion corresponding to the analog input signal Vin = 5V by the following equations. (Step S115 in FIG. 2).
C1V = α × C1 = C1 ′ + GAIN × (C1 × 2 ^ (mn) −k) + OFFSET
... (6)
C5V = α × C5 = C5 ′ + GAIN × (C5 × 2 ^ (mn) -k) + OFFSET
... (7)

そして、調整部６は、算出したゲインＧＡＩＮとオフセットＯＦＦＳＥＴとカウント値Ｃ１Ｖ，Ｃ５Ｖとを出力部５に設定する（図２ステップＳ１１６）。以上で、ゲイン・オフセット調整が終了する。 Then, the adjustment unit 6 sets the calculated gain GAIN, offset OFFSET, and count values C1V and C5V in the output unit 5 (step S116 in FIG. 2). This completes the gain / offset adjustment.

次に、式（４）、式（５）の求め方について説明すると、差動アンプ２の電圧増幅度α＝１０が正確だとすると、アナログ入力信号Ｖｉｎ＝１Ｖに対応する１５ビット精度拡張後のカウント値（Ｃ１×１０）と、アナログ入力信号Ｖｉｎ＝５Ｖに対応する１５ビット精度拡張後のカウント値（Ｃ５×１０）は次のようになるはずである。
Ｃ５×１０＝Ｃ５’＋ＧＡＩＮ×（Ｃ５／１６−２０）＋ＯＦＦＳＥＴ・・（８）
Ｃ１×１０＝Ｃ１’＋ＧＡＩＮ×（Ｃ１／１６−２０）＋ＯＦＦＳＥＴ・・（９） Next, how to obtain the equations (4) and (5) will be described. Assuming that the voltage amplification factor α = 10 of the differential amplifier 2 is accurate, the count after the 15-bit accuracy expansion corresponding to the analog input signal Vin = 1V. The value (C1 × 10) and the count value (C5 × 10) after 15-bit accuracy expansion corresponding to the analog input signal Vin = 5V should be as follows.
C5 × 10 = C5 ′ + GAIN × (C5 / 16-20) + OFFSET (8)
C1 × 10 = C1 ′ + GAIN × (C1 / 16−20) + OFFSET (9)

式（４）、式（５）は、式（８）、式（９）をゲインＧＡＩＮとオフセットＯＦＦＳＥＴに関する連立方程式として解いたものである。
なお、１５ビット相当（１２ビットの８倍）のアナログ入力信号Ｖｉｎの電圧は、次式により算出できる。
Ｖｉｎ＝４．０×（（Ｃａｄ＋ＧＡＩＮ×Ｃｄａ＋ＯＦＦＳＥＴ−Ｃ１Ｖ）
／（Ｃ５Ｖ−Ｃ１Ｖ））＋１．０・・・（１０） Expressions (4) and (5) are obtained by solving Expressions (8) and (9) as simultaneous equations regarding the gain GAIN and the offset OFFSET.
Note that the voltage of the analog input signal Vin corresponding to 15 bits (eight times 12 bits) can be calculated by the following equation.
Vin = 4.0 × ((Cad + GAIN × Cda + OFFSET−C1V)
/(C5V-C1V))+1.0 (10)

式（１０）におけるＣａｄは１２ビットＡＤＣ４のカウント値、Ｃｄａは８ビットＤＡＣ１のカウント値である。
次に、本実施の形態のゲイン・オフセット調整の計算例を示す。上記のステップＳ１００〜Ｓ１１３の処理によりカウント値Ｃ１＝８５２、Ｃ１‘＝５１２、Ｃ５＝４１１０、Ｃ５’＝１０２４が得られたとすると、式（４）〜式（７）によりＧＡＩＮ＝１６０．３４、ＯＦＦＳＥＴ＝−９、Ｃ１Ｖ＝８５２０、Ｃ５Ｖ＝４１１００という調整結果が得られる。アナログ入力信号Ｖｉｎの電圧は次式のように計算できる。
Ｖｉｎ＝４．０×（（Ｃａｄ＋１６０．３４×Ｃｄａ−９−８５２０）
／（４１１９０−８５２０））＋１．０・・・（１１） In equation (10), Cad is the count value of the 12-bit ADC4, and Cda is the count value of the 8-bit DAC1.
Next, a calculation example of gain / offset adjustment according to the present embodiment will be described. Assuming that the count values C1 = 852, C1 ′ = 512, C5 = 4110, and C5 ′ = 1024 are obtained by the processing of steps S100 to S113, GAIN = 160.34 according to the equations (4) to (7), Adjustment results of OFFSET = −9, C1V = 8520, C5V = 41100 are obtained. The voltage of the analog input signal Vin can be calculated as follows:
Vin = 4.0 × ((Cad + 160.34 × Cda-9-8520)
/(41190-8520))+1.0 (11)

次に、本実施の形態のＡＤ変換装置の測定時の動作について図３を参照して説明する。まず、調整部６は、測定に際してマルチプレクサ３を制御して、アナログ入力信号Ｖｉｎを一時的に選択させ（図３ステップＳ２００）、アナログ入力信号ＶｉｎをＡＤ変換した結果である１２ビットＡＤＣ４のカウント値Ｃｉｎを取得する（図３ステップＳ２０１）。 Next, the operation at the time of measurement of the AD converter according to the present embodiment will be described with reference to FIG. First, the adjustment unit 6 controls the multiplexer 3 at the time of measurement to temporarily select the analog input signal Vin (step S200 in FIG. 3), and the count value of the 12-bit ADC 4 that is the result of AD conversion of the analog input signal Vin. Cin is acquired (step S201 in FIG. 3).

続いて、調整部６は、８ビットＤＡＣ１に（Ｃｉｎ／１６−２０）のカウント値を設定して、このカウント値に対応する電圧を８ビットＤＡＣ１から出力させ（図３ステップＳ２０２）、さらにマルチプレクサ３を制御して、差動アンプ２の出力信号を選択させる（図３ステップＳ２０３）。８ビットＤＡＣ１の設定値を（Ｃｉｎ／１６−２０）とする理由は上記と同じである。 Subsequently, the adjustment unit 6 sets a count value of (Cin / 16-20) in the 8-bit DAC1, outputs a voltage corresponding to this count value from the 8-bit DAC1 (step S202 in FIG. 3), and further multiplexers. 3 is selected to select the output signal of the differential amplifier 2 (step S203 in FIG. 3). The reason why the set value of 8-bit DAC1 is (Cin / 16-20) is the same as described above.

出力部５は、８ビットＤＡＣ１に設定するカウント値（Ｃｉｎ／１６−２０）が０以下の場合、１２ビットＡＤＣ４のカウント値をそのまま１５ビット相当のカウント値Ｃａｄ’として出力する（図３ステップＳ２０４）。 When the count value (Cin / 16-20) set in the 8-bit DAC 1 is 0 or less, the output unit 5 outputs the count value of the 12-bit ADC 4 as it is as the count value Cad ′ equivalent to 15 bits (step S204 in FIG. 3). ).

また、出力部５は、８ビットＤＡＣ１に設定するカウント値（Ｃｉｎ／１６−２０）が０より大きい場合、差動アンプ２の出力信号をＡＤ変換した結果である１２ビットＡＤＣ４のカウント値Ｃａｄと、８ビットＤＡＣ１に設定するカウント値Ｃｄａ＝（Ｃｉｎ／１６−２０）と、ゲインＧＡＩＮと、オフセットＯＦＦＳＥＴとから、１５ビット相当のカウント値Ｃａｄ’を次式のように計算する（ステップＳ２０４）
Ｃａｄ’＝Ｃａｄ＋（Ｃｄａ×ＧＡＩＮ）＋ＯＦＦＳＥＴ・・・（１２） Further, when the count value (Cin / 16-20) set in the 8-bit DAC 1 is larger than 0, the output unit 5 generates the count value Cad of the 12-bit ADC 4 that is the result of AD conversion of the output signal of the differential amplifier 2. From the count value Cda = (Cin / 16-20) set in the 8-bit DAC1, the gain GAIN, and the offset OFFSET, a count value Cad ′ corresponding to 15 bits is calculated as in the following equation (step S204).
Cad ′ = Cad + (Cda × GAIN) + OFFSET (12)

なお、出力部５は、カウント値（デジタル値）Ｃａｄ’を電圧値Ｖａｌｕｅに変換したい場合には、次式により計算すればよい。
Ｖａｌｕｅ＝（Ｖ５−Ｖ１）×（Ｃａｄ’−Ｃ１Ｖ）／（Ｃ５Ｖ−Ｃ１Ｖ）＋Ｖ１
・・・（１３） When the output unit 5 wants to convert the count value (digital value) Cad ′ to the voltage value Value, the output unit 5 may calculate the following value.
Value = (V5−V1) × (Cad′−C1V) / (C5V−C1V) + V1
... (13)

式（１３）におけるＶ１はアナログ入力信号Ｖｉｎの第１の電圧（本実施の形態では１Ｖ）、Ｖ５はアナログ入力信号Ｖｉｎの第２の電圧（本実施の形態では５Ｖ）である。 In Expression (13), V1 is a first voltage (1 V in the present embodiment) of the analog input signal Vin, and V5 is a second voltage (5 V in the present embodiment) of the analog input signal Vin.

以上のように、本実施の形態では、調整値としてはゲインＧＡＩＮとオフセットＯＦＦＳＥＴとカウント値Ｃ１Ｖ，Ｃ５Ｖの４点が必要であるが、ゲイン・オフセット調整の際にはアナログ入力信号Ｖｉｎを与えて１２ビットＡＤＣ４のカウント値を取得するだけでよいので、ＡＤ変換装置の回路が１チップに集積化されている場合でも調整が可能であり、高精度なＡＤ変換を実現することができる。本実施の形態では、ＩＣチップに内蔵のＡＤ変換装置だけでＡＤ変換精度を向上させることができ、外付けの高精度ＡＤ変換器を不要にすることができる。また、調整作業も、図８に示した従来のＡＤ変換装置を使った場合と同等の手間で行なうことができる。 As described above, in the present embodiment, four adjustment points are required: gain GAIN, offset OFFSET, and count values C1V and C5V. In gain / offset adjustment, the analog input signal Vin is given. Since only the count value of the 12-bit ADC 4 needs to be acquired, adjustment is possible even when the circuit of the AD converter is integrated on one chip, and highly accurate AD conversion can be realized. In the present embodiment, the AD conversion accuracy can be improved only by the AD converter built in the IC chip, and an external high-precision AD converter can be dispensed with. Also, the adjustment work can be performed with the same effort as when the conventional AD converter shown in FIG. 8 is used.

［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図４は本発明の第２の実施の形態に係るＡＤ変換装置の構成を示すブロック図であり、図１と同一の構成には同一の符号を付してある。本実施の形態のＡＤ変換装置は、８ビットＤＡＣ１と、差動アンプ２と、マルチプレクサ３と、１２ビットＡＤＣ４と、出力部５と、調整部６ａと、８ビットＤＡＣ１の出力と差動アンプ２の反転入力端子との間に設けられたスイッチ７とから構成される。 [Second Embodiment]
Next, a second embodiment of the present invention will be described. FIG. 4 is a block diagram showing a configuration of an AD conversion apparatus according to the second embodiment of the present invention. The same components as those in FIG. 1 are denoted by the same reference numerals. The AD conversion apparatus according to the present embodiment includes an 8-bit DAC 1, a differential amplifier 2, a multiplexer 3, a 12-bit ADC 4, an output unit 5, an adjustment unit 6a, an output of the 8-bit DAC 1, and a differential amplifier 2. And an inverting input terminal of the switch 7.

第１の実施の形態では、差動アンプ２の電圧増幅度αが正確に１０であることを前提としているが、本実施の形態では、差動アンプ２の電圧増幅度αに誤差があることを想定している。そこで、本実施の形態では、スイッチ７を設け、８ビットＤＡＣ１の出力電圧と接地電圧ＧＮＤのうちいずれか１つを選択的に差動アンプ２の反転入力端子に入力できるようにしている。 In the first embodiment, it is assumed that the voltage amplification degree α of the differential amplifier 2 is exactly 10. However, in this embodiment, there is an error in the voltage amplification degree α of the differential amplifier 2. Is assumed. Therefore, in this embodiment, the switch 7 is provided so that any one of the output voltage of the 8-bit DAC 1 and the ground voltage GND can be selectively input to the inverting input terminal of the differential amplifier 2.

本実施の形態においても、８ビットＤＡＣ１と差動アンプ２とマルチプレクサ３と１２ビットＡＤＣ４とスイッチ７としては、コンピュータに内蔵されているものを用いる。このコンピュータのＣＰＵは、コンピュータのメモリに格納されたプログラムに従って処理を実行し、出力部５と調整部６ａとして機能する。 Also in the present embodiment, as the 8-bit DAC 1, the differential amplifier 2, the multiplexer 3, the 12-bit ADC 4, and the switch 7, those incorporated in the computer are used. The CPU of this computer executes processing according to a program stored in the memory of the computer, and functions as the output unit 5 and the adjustment unit 6a.

以下、本実施の形態のＡＤ変換装置のゲイン・オフセット調整方法について図５を参照して説明する。
まず、調整部６ａは、スイッチ７を制御して、図６に示すようにスイッチ７に接地電圧ＧＮＤを選択させ（図５ステップＳ１１７）、図示しない外部の電圧発生手段を制御してアナログ入力信号Ｖｉｎ＝０．５Ｖを発生させ（図５ステップＳ１１８）、次にマルチプレクサ３を制御して、アナログ入力信号Ｖｉｎを選択させ（図５ステップＳ１１９）、このときの１２ビットＡＤＣ４のカウント値（デジタル値）Ｃ００５を取得する（図５ステップＳ１２０）。 Hereinafter, the gain / offset adjustment method of the AD converter according to the present embodiment will be described with reference to FIG.
First, the adjustment unit 6a controls the switch 7 to cause the switch 7 to select the ground voltage GND as shown in FIG. 6 (step S117 in FIG. 5), and to control an external voltage generating means (not shown) to generate an analog input signal. Vin = 0.5V is generated (step S118 in FIG. 5), the multiplexer 3 is then controlled to select the analog input signal Vin (step S119 in FIG. 5), and the count value (digital value) of the 12-bit ADC 4 at this time ) C005 is acquired (step S120 in FIG. 5).

続いて、調整部６ａは、同様にアナログ入力信号Ｖｉｎ＝０．５Ｖを発生させ（図５ステップＳ１２１）、マルチプレクサ３を制御して、差動アンプ２の出力信号を選択させて（図５ステップＳ１２２）、このときの１２ビットＡＤＣ４のカウント値Ｃ０５を取得する（図５ステップＳ１２３）。 Subsequently, the adjustment unit 6a similarly generates the analog input signal Vin = 0.5V (step S121 in FIG. 5), and controls the multiplexer 3 to select the output signal of the differential amplifier 2 (step in FIG. 5). In step S122, the count value C05 of the 12-bit ADC 4 at this time is acquired (step S123 in FIG. 5).

そして、調整部６ａは、カウント値Ｃ０５とＣ００５の倍率ＭＡＧを次式のように算出する（図５ステップＳ１２４）。
ＭＡＧ＝Ｃ０５／Ｃ００５・・・（１４） Then, the adjustment unit 6a calculates the magnification MAG of the count values C05 and C005 as in the following equation (step S124 in FIG. 5).
MAG = C05 / C005 (14)

この倍率ＭＡＧは、差動アンプ２の電圧増幅度αを表している。倍率ＭＡＧの算出後、調整部６ａは、スイッチ７を制御して、図４に示した状態に戻し、スイッチ７に８ビットＤＡＣ１の出力を選択させる（図５ステップＳ１２５）。以降の全ての動作では、スイッチ７は８ビットＤＡＣ１の出力を選択し、第１の実施の形態と同様に８ビットＤＡＣ１の出力電圧が差動アンプ２の反転入力端子に入力される。 This magnification MAG represents the voltage amplification degree α of the differential amplifier 2. After calculating the magnification MAG, the adjustment unit 6a controls the switch 7 to return to the state shown in FIG. 4 and causes the switch 7 to select the output of the 8-bit DAC1 (step S125 in FIG. 5). In all subsequent operations, the switch 7 selects the output of the 8-bit DAC1, and the output voltage of the 8-bit DAC1 is input to the inverting input terminal of the differential amplifier 2 as in the first embodiment.

ステップＳ１００〜Ｓ１１３の処理は第１の実施の形態で説明したとおりである。次に、調整部６ａは、倍率ＭＡＧと、取得した４点の１２ビットＡＤＣ４のカウント値Ｃ１，Ｃ１’，Ｃ５，Ｃ５’とからゲインＧＡＩＮとオフセットＯＦＦＳＥＴの値を次式のように算出する（図５ステップＳ１１４ａ）。
ＧＡＩＮ＝（（Ｃ５×ＭＡＧ−Ｃ５’）−（Ｃ１×ＭＡＧ−Ｃ１’））
／（（Ｃ５−Ｃ１）×２＾（ｍ−ｎ））・・・（１５）
ＯＦＦＳＥＴ＝（Ｃ１×ＭＡＧ−Ｃ１’）−（Ｃ１×２＾（ｍ−ｎ）−ｋ）×ＧＡＩＮ
・・・（１６） The processing in steps S100 to S113 is as described in the first embodiment. Next, the adjustment unit 6a calculates the gain GAIN and the offset OFFSET values from the magnification MAG and the acquired count values C1, C1 ′, C5, and C5 ′ of the four 12-bit ADCs 4 as follows: FIG. 5 step S114a).
GAIN = ((C5 × MAG-C5 ′) − (C1 × MAG-C1 ′))
/ ((C5-C1) × 2 ^ (mn)) (15)
OFFSET = (C1 × MAG−C1 ′) − (C1 × 2 ^ (mn) −k) × GAIN
... (16)

また、調整部６ａは、アナログ入力信号Ｖｉｎ＝１Ｖに対応する１５ビット精度拡張後のカウント値Ｃ１Ｖと、アナログ入力信号Ｖｉｎ＝５Ｖに対応する１５ビット精度拡張後のカウント値Ｃ５Ｖとを次式のように算出する（図５ステップＳ１１５ａ）。
Ｃ１Ｖ＝ＭＡＧ×Ｃ１＝Ｃ１’＋ＧＡＩＮ×（Ｃ１×２＾（ｍ−ｎ）−ｋ）
＋ＯＦＦＳＥＴ・・・（１７）
Ｃ５Ｖ＝ＭＡＧ×Ｃ５＝Ｃ５’＋ＧＡＩＮ×（Ｃ５×２＾（ｍ−ｎ）−ｋ）
＋ＯＦＦＳＥＴ・・・（１８） Further, the adjustment unit 6a calculates the count value C1V after 15-bit accuracy expansion corresponding to the analog input signal Vin = 1V and the count value C5V after 15-bit accuracy expansion corresponding to the analog input signal Vin = 5V by the following equation. (Step S115a in FIG. 5).
C1V = MAG × C1 = C1 ′ + GAIN × (C1 × 2 ^ (mn) −k)
+ OFFSET (17)
C5V = MAG × C5 = C5 ′ + GAIN × (C5 × 2 ^ (mn) −k)
+ OFFSET (18)

そして、調整部６ａは、算出したゲインＧＡＩＮとオフセットＯＦＦＳＥＴとカウント値Ｃ１Ｖ，Ｃ５Ｖとを出力部５に設定する（図５ステップＳ１１６）。以上で、本実施の形態のゲイン・オフセット調整が終了する。 Then, the adjustment unit 6a sets the calculated gain GAIN, offset OFFSET, and count values C1V and C5V in the output unit 5 (step S116 in FIG. 5). Thus, the gain / offset adjustment of the present embodiment is completed.

本実施の形態においても、ＡＤ変換装置の測定時の動作は図３で説明したとおりであり、電圧値Ｖａｌｕｅの算出方法も式（１３）に示したとおりである。
本実施の形態のゲインＧＡＩＮとオフセットＯＦＦＳＥＴとカウント値Ｃ１Ｖ，Ｃ５Ｖの計算例を図７に示す。 Also in the present embodiment, the operation at the time of measurement of the AD converter is as described with reference to FIG. 3, and the calculation method of the voltage value Value is also as shown in the equation (13).
FIG. 7 shows a calculation example of the gain GAIN, the offset OFFSET, and the count values C1V and C5V according to the present embodiment.

以上のように、本実施の形態によれば、差動アンプ２の電圧増幅度αに誤差がある場合でも、高精度なＡＤ変換を実現することができる。 As described above, according to the present embodiment, highly accurate AD conversion can be realized even when the voltage amplification degree α of the differential amplifier 2 has an error.

なお、本実施の形態では、８ビットＤＡＣ１と１２ビットＡＤＣ４を用いているが、これに限るものではなく、ＤＡＣ１としてはｍビットＤＡＣを用いればよく、ＡＤＣ４としてはｎビットＡＤＣを用いればよい。これにより、ｎビットのα倍（αは差動アンプの電圧増幅度）相当の高精度なＡＤ変換を実現することができる。 In this embodiment, the 8-bit DAC 1 and the 12-bit ADC 4 are used. However, the present invention is not limited to this, and an m-bit DAC may be used as the DAC 1 and an n-bit ADC may be used as the ADC 4. As a result, it is possible to realize highly accurate AD conversion corresponding to α times n bits (α is the voltage amplification degree of the differential amplifier).

本発明は、ＡＤ変換装置に適用することができる。 The present invention can be applied to an AD converter.

１…８ビットＤＡ変換器、２…差動アンプ、３…マルチプレクサ、４…１２ビットＡＤ変換器、５…出力部、６，６ａ…調整部、７…スイッチ。 DESCRIPTION OF SYMBOLS 1 ... 8 bit DA converter, 2 ... Differential amplifier, 3 ... Multiplexer, 4 ... 12 bit AD converter, 5 ... Output part, 6, 6a ... Adjustment part, 7 ... Switch.

Claims

m-bit DA conversion means;
A differential amplifier for amplifying a difference between an analog input signal and an output signal of the DA converter;
A multiplexer capable of selectively outputting any one of the analog input signal and the output signal of the differential amplifier;
N-bit AD conversion means for converting the output signal of the multiplexer into a digital signal;
A count value corresponding to the output of the AD conversion means when the multiplexer selects the analog input signal is set in the DA conversion means to generate an output voltage, and the gain GAIN and the offset OFFSET of the AD conversion device are set. Adjustment means to be obtained;
When the multiplexer selects the output of the differential amplifier, the count value calculated based on the count value of the AD conversion means, the count value set in the DA conversion means, the gain GAIN, and the offset OFFSET is output. Output means for
The adjusting means outputs the count value C1 of the AD converting means when the multiplexer selects the analog input signal of the first voltage at the time of adjustment and the count value corresponding to the count value C1 to the DA converting means. And the count value C1 ′ of the AD converting means when the multiplexer selects the output of the differential amplifier in a state where the analog input signal of the first voltage is input, and the multiplexer A count value C5 of the AD converting means when the analog input signal of the second voltage is selected, and a count value corresponding to the count value C5 are set in the DA converting means, and the second voltage The count of the AD conversion means when the multiplexer selects the output of the differential amplifier while the analog input signal is being input. And the count value C1, C1 ′, C5, C5 ′ , the voltage amplification degree α of the differential amplifier, and a voltage equivalent to or higher than the input offset voltage Voff of the differential amplifier. GAIN = ((C5 × α−C5 ′) − (C1 × α−C1 ′)) / ((C5−C1) × 2 ^ (m− n)), OFFSET = (C1 × α−C1 ′) − (C1 × 2 ^ (mn) −k) × GAIN, to calculate the gain GAIN and the offset OFFSET,
The adjusting means obtains a count value Cin of the AD converting means when the analog input signal is temporarily selected by the multiplexer during measurement, and a count value corresponding to the count value Cin is obtained as the DA converting means. After setting the multiplexer to select the output of the differential amplifier,
When the count value set in the DA conversion unit by the adjustment unit is 0 or less during measurement, the output unit calculates the count value of the AD conversion unit when the multiplexer selects the output of the differential amplifier. When the count value set in the DA conversion unit by the adjustment unit is larger than 0 at the time of measurement, the count value Cad ′ after the accuracy expansion is output, and the multiplexer selects the output of the differential amplifier. Based on the count value Cad of the AD conversion means, the count value Cda set in the DA conversion means, the gain GAIN, and the offset OFFSET, the count value Cad ′ after the accuracy extension is set to Cad ′ = Cad + (Cda × GAIN) An AD converter characterized in that it is calculated and output by + OFFSET .

m-bit DA conversion means;
A switch capable of selectively outputting any one of the output of the DA conversion means and the ground voltage;
A differential amplifier that amplifies the difference between the analog input signal and the output of the switch;
A multiplexer capable of selectively outputting any one of the analog input signal and the output signal of the differential amplifier;
N-bit AD conversion means for converting the output signal of the multiplexer into a digital signal;
A count value corresponding to the output of the AD conversion means when the multiplexer selects the analog input signal is set in the DA conversion means to generate an output voltage, and the gain GAIN and the offset OFFSET of the AD conversion device are set. Adjustment means to be obtained;
When the multiplexer selects the output of the differential amplifier, the count value calculated based on the count value of the AD conversion means, the count value set in the DA conversion means, the gain GAIN, and the offset OFFSET is output. Output means for
The adjustment means causes the switch to select a ground voltage at the time of adjustment and the multiplexer to select the analog input signal of the third voltage, and the AD converter means count value C005, and the switch to the ground voltage. And the count value C05 of the AD conversion means when the multiplexer selects the output of the differential amplifier in a state where the analog input signal of the third voltage is input, and A count value of the AD conversion means when the multiplication factor MAG of the count values C05 and C005 is calculated and the switch selects the output of the DA conversion means and the multiplexer selects the analog input signal of the first voltage. C1 and a count value corresponding to the count value C1 are set in the DA conversion means, and the switch The count value C1 of the AD conversion means when the output of the differential amplifier is selected by the multiplexer while the output of the DA conversion means is selected and the analog input signal of the first voltage is input. , And the count value C5 of the AD conversion means when the switch selects the output of the DA conversion means and the multiplexer selects the analog input signal of the second voltage, according to the count value C5 The count value is set in the DA conversion means, the output of the DA conversion means is selected by the switch, and the output of the differential amplifier is output to the multiplexer in a state where the analog input signal of the second voltage is input. And the count value C5 ′ of the AD conversion means when the selection is made, and these count values C1, C1 ′, C5, C5 ′ A serial magnification MAG, based on the count value k of the DA conversion means for generating an input offset voltage Voff equivalent or more of a voltage of said differential amplifier, GAIN = ((C5 × MAG -C5 ') - ( C1 * MAG-C1 ')) / ((C5-C1) * 2 ^ (mn)), OFFSET = (C1 * MAG-C1')-(C1 * 2 ^ (mn) -k) * By GAIN, the gain GAIN and the offset OFFSET are calculated,
The adjusting means obtains a count value Cin of the AD converting means when the analog input signal is temporarily selected by the multiplexer during measurement, and a count value corresponding to the count value Cin is obtained as the DA converting means. After setting the multiplexer to select the output of the differential amplifier,
When the count value set in the DA conversion unit by the adjustment unit is 0 or less during measurement, the output unit calculates the count value of the AD conversion unit when the multiplexer selects the output of the differential amplifier. When the count value set in the DA conversion unit by the adjustment unit is larger than 0 at the time of measurement, the count value Cad ′ after the accuracy expansion is output, and the multiplexer selects the output of the differential amplifier. Based on the count value Cad of the AD conversion means, the count value Cda set in the DA conversion means, the gain GAIN, and the offset OFFSET, the count value Cad ′ after the accuracy extension is set to Cad ′ = Cad + (Cda × GAIN) An AD converter characterized in that it is calculated and output by + OFFSET .

The AD converter according to claim 1 ,
When the voltage amplification degree of the differential amplifier is α and the count value of the DA conversion means that generates a voltage equivalent to or higher than the input offset voltage Voff of the differential amplifier is k, The count value C1V after the accuracy expansion corresponding to the analog input signal of 1 voltage and the count value C5V after the accuracy expansion corresponding to the analog input signal of the second voltage are expressed as C1V = α × C1 = C1 ′ + GAIN AD conversion characterized in that it is calculated by × (C1 × 2 ^ (mn) −k) + OFFSET, C5V = α × C5 = C5 ′ + GAIN × (C5 × 2 ^ (mn) −k) + OFFSET apparatus.

The AD converter according to claim 2 ,
The adjustment means has an accuracy corresponding to the analog input signal of the first voltage, where k is a count value of the DA conversion means that generates a voltage equivalent to or higher than the input offset voltage Voff of the differential amplifier. The expanded count value C1V and the expanded count value C5V corresponding to the analog input signal of the second voltage are expressed as follows: C1V = MAG × C1 = C1 ′ + GAIN × (C1 × 2 ^ (mn) -K) + OFFSET, C5V = MAG * C5 = C5 '+ GAIN * (C5 * 2 ^ (mn) -k) + ADSET, AD conversion apparatus characterized by calculating by OFFSET

The AD converter according to claim 3 or 4 ,
When the first voltage is V1 and the second voltage is V5, the output means sets the count value Cad ′ to Value = (V5−V1) × (Cad′−C1V) / (C5V−C1V). ) An AD converter characterized in that it is converted to a voltage value Value by + V1 and output.

The AD converter according to any one of claims 1 to 5 ,
The adjusting unit selects a value obtained by subtracting a predetermined value k from a count value of the DA conversion unit when a voltage matching the analog input signal is output from the DA conversion unit, and selects the analog input signal for the multiplexer. Calculated based on the count value of the AD conversion means when set, and to set the calculated count value in the DA conversion means,
The AD converter according to claim 1, wherein the predetermined value k is a count value of the DA converter that generates a voltage equivalent to or higher than an input offset voltage Voff of the differential amplifier.