JP2008295016A - Calibration system for a/d converter - Google Patents
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Abstract
Description
本発明は、ＡＤ変換器の校正システムに関し、特にカスケード型のＡＤ変換器における校正時間の短縮に関する。 The present invention relates to an AD converter calibration system, and more particularly to shortening of calibration time in a cascade type AD converter.
ＡＤ変換器は、アナログ信号をバイナリーコードやグレイコードなどのデジタル信号に変換するものである。 The AD converter converts an analog signal into a digital signal such as a binary code or a gray code.
高速ＡＤ変換器の一種に、アナログ入力信号をデジタル信号に変換する比較部を有するＡＤ変換部と、この比較器の出力を再びアナログ信号に変換するＤＡ変換部と、このＤＡ変換部のアナログ出力を前記アナログ入力信号から減算する減算部とを複数段カスケード接続して構成されたカスケード型のＡＤ変換器がある。 As a kind of high-speed AD converter, an AD converter having a comparator for converting an analog input signal into a digital signal, a DA converter for converting the output of the comparator into an analog signal again, and an analog output of the DA converter There is a cascade type AD converter configured by cascade-connecting a plurality of subtractors for subtracting the signal from the analog input signal.
このようなカスケード型のＡＤ変換器では、構成回路の素子のばらつき等によりＡＤ変換部を構成する比較部の比較電圧が理想の比較電圧からずれてしまい、正確なアナログ／デジタル変換が行われないことがある。 In such a cascade type AD converter, the comparison voltage of the comparison unit constituting the AD conversion unit deviates from an ideal comparison voltage due to variations in the elements of the constituent circuits, and accurate analog / digital conversion is not performed. Sometimes.
そこで、校正装置を用い、微分非直線性（アナログ信号をデジタル信号に変換する比較電圧が理想の比較電圧からどれくらいずれているかを示す特性（以下、ＤＮＬ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｎｏｎ Ｌｉｎｅａｒｉｔｙ）））を算出し、ＤＮＬに基づいて比較電圧を調整して正確なアナログ／デジタル変換が行われるように校正を行っている。 Therefore, using a calibration device, differential nonlinearity (characteristic indicating how much the comparison voltage for converting an analog signal into a digital signal is different from the ideal comparison voltage (hereinafter referred to as DNL (Differential Non Linearity))) is calculated, Calibration is performed so that accurate analog / digital conversion is performed by adjusting the comparison voltage based on the DNL.
また、一般的にＤＮＬを測定する方法として、各出力コードの発生回数をカウントし、このカウント数と比較電圧のずれが無いように校正されたＡＤ変換器から得られる理想の発生回数とを比較してＤＮＬを算出するヒストグラム法がある。 In general, as a method for measuring DNL, the number of occurrences of each output code is counted, and this count number is compared with the ideal number of occurrences obtained from an AD converter calibrated so that there is no deviation in comparison voltage. Then, there is a histogram method for calculating DNL.
ＡＤ変換器の評価方法に関連する先行技術文献としては次のようなものがある。 Prior art documents related to the AD converter evaluation method include the following.
図１５は従来のカスケード型のＡＤ変換器の校正システムの一例を示す構成図である。図１５において、１はアナログ信号を発生する信号発生器、２はアナログ信号をデジタル信号に変換する比較部よりなる１ビットＡＤ変換部と、１ビットＡＤ変換部の出力を再びアナログ信号に変換する１ビットＤＡ変換部と、このＤＡ変換部の出力をアナログ信号から減算する減算部とを複数段にカスケード接続して構成されるＡＤ変換器、３は校正装置である。なお、これら減算部は、減算して得られた残差信号を増幅するアンプをそれぞれ有しているが図示しない。 FIG. 15 is a block diagram showing an example of a conventional cascade AD converter calibration system. In FIG. 15, 1 is a signal generator for generating an analog signal, 2 is a 1-bit AD conversion unit comprising a comparison unit for converting the analog signal into a digital signal, and the output of the 1-bit AD conversion unit is converted back into an analog signal. An AD converter constituted by cascading a 1-bit DA converter and a subtractor for subtracting the output of the DA converter from the analog signal in a plurality of stages, 3 is a calibration device. Note that these subtraction units have amplifiers that amplify the residual signals obtained by subtraction, but are not shown.
説明を簡単にするため、ＡＤ変換器２はアナログ信号を４ビットのデジタル信号に変換するものとする。
In order to simplify the explanation, it is assumed that the
また、ＡＤ変換器２から出力される４ビットのデジタル信号の最上位ビット（ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ））をビット３、ＭＳＢの次のビットをビット２、ビット２の次のビットをビット１、最下位ビット（ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ））をビット０とそれぞれ呼ぶものとする。
Further, the most significant bit (MSB (Most Significant Bit)) of the 4-bit digital signal output from the
図１５に示す正弦波のアナログ信号”ＳＮ１００”は信号発生器１の出力端子からＡＤ変換器２の入力端子に入力される。
A sine wave analog signal “SN100” shown in FIG. 15 is input from the output terminal of the
ビット３の出力”ＢＩＴ３”はＡＤ変換器２のビット３の出力端子から校正装置３のビット３の入力端子に入力され、ビット２の出力”ＢＩＴ２”はＡＤ変換器２のビット２の出力端子から校正装置３のビット２の入力端子に入力される。
The output “BIT3” of
ビット１の出力”ＢＩＴ１”はＡＤ変換器２のビット１の出力端子から校正装置３のビット１の入力端子に入力され、ビット０の出力”ＢＩＴ０”はＡＤ変換器２のビット０の出力端子から校正装置３のビット０の入力端子に入力される。
The output “BIT1” of
制御信号”ＣＳ１００”は校正装置３の制御出力端子からＡＤ変換器２の制御端子に入力される。
The control signal “CS100” is input from the control output terminal of the
図１６は図１５に示す従来のＡＤ変換器の詳細な構成図である。図１６において、４、７、１０、１３はそれぞれ比較電圧を有する１ビットＡＤ変換部、５、８、１１は１ビットＤＡ変換部、６、９、１２は減算部である。図１６において２は図１５と同一符号を付してある。
FIG. 16 is a detailed block diagram of the conventional AD converter shown in FIG. In FIG. 16,
１ビットＡＤ変換部４、１ビットＤＡ変換部５及び減算部６は１ビット（最上位ビット）のＡＤ変換を行う第１ステージ１００を、１ビットＡＤ変換部７、１ビットＤＡ変換部８及び減算部９は１ビットのＡＤ変換を行う第２ステージ１０１を、１ビットＡＤ変換部１０、１ビットＤＡ変換部１１及び減算部１２は１ビットのＡＤ変換を行う第３ステージ１０２を、１ビットＡＤ変換部１３は１ビットのＡＤ変換を行う第４ステージ１０３をそれぞれ構成する。
The 1-bit
図１６に示す正弦波のアナログ信号”ＳＮ１００”は１ビットＡＤ変換部４の入力端子及び減算部６の加算入力端子にそれぞれ印加され、１ビットＡＤ変換部４の出力端子からビット３の出力”ＢＩＴ３”が出力されると共に１ビットＤＡ変換部５の入力端子に入力される。１ビットＤＡ変換部５の出力端子は減算部６の減算入力端子に接続される。
The sine wave analog signal “SN100” shown in FIG. 16 is applied to the input terminal of the 1-bit
減算部６の出力端子は１ビットＡＤ変換部７の入力端子及び減算部９の加算入力端子にそれぞれ接続され、１ビットＡＤ変換部７の出力端子からビット２の出力”ＢＩＴ２”が出力されると共に１ビットＤＡ変換部８の入力端子に入力される。１ビットＤＡ変換部８の出力端子は減算部９の減算入力端子に接続される。
The output terminal of the
同様に、減算部９の出力端子は１ビットＡＤ変換部１０の入力端子及び減算部１２の加算入力端子にそれぞれ接続され、１ビットＡＤ変換部１０の出力端子からビット１の出力”ＢＩＴ１”が出力されると共に１ビットＤＡ変換部１１の入力端子に入力される。１ビットＤＡ変換部１１の出力端子は減算部１２の減算入力端子に接続される。
Similarly, the output terminal of the
そして、減算部１２の出力端子は１ビットＡＤ変換部１３の入力端子に接続され、１ビットＡＤ変換部１３の出力端子からビット０の出力”ＢＩＴ０”が出力される。
The output terminal of the
図１７及び図１８は従来のＡＤ変換器の校正システムの一例の動作を説明する説明図である。 17 and 18 are explanatory diagrams for explaining the operation of an example of a conventional calibration system for an AD converter.
信号発生器１は、図１５に示す正弦波のアナログ信号”ＳＮ１００”をＡＤ変換器２に出力する。
The
ＡＤ変換器２の１ビットＡＤ変換部４は、図１６に示す正弦波のアナログ信号”ＳＮ１００”と１ビットＡＤ変換部４の予め設定された比較電圧とを比較し、比較結果に基づいてビット３の出力”ＢＩＴ３”をハイレベル若しくはローレベルとして出力する。
The 1-bit
１ビットＤＡ変換部５は、ビット３の出力”ＢＩＴ３”を再びアナログ信号に変換して減算部６に出力する。
The 1-bit
減算部６は、図１６に示すアナログ信号”ＳＮ１００”から１ビットＤＡ変換部５から出力されるアナログ信号を減算して第１の残差信号（図示せず）を求めると共に、第２ステージ１０１を構成する１ビットＡＤ変換部７及び減算部９にそれぞれ出力する。
The
同様に、１ビットＡＤ変換部７は前段の第１ステージ１００から供給される第１の残差信号（図示せず）と１ビットＡＤ変換部７の予め設定された比較電圧とを比較し、比較結果に基づいてビット２の出力”ＢＩＴ２”をハイレベル若しくはローレベルとして出力する。
Similarly, the 1-bit
１ビットＤＡ変換部８は、ビット２の出力”ＢＩＴ２”を再びアナログ信号に変換して減算部９に出力する。
The 1-
減算部９は、第１の残差信号（図示せず）から１ビットＤＡ変換部８から出力されるアナログ信号を減算して第２の残差信号（図示せず）を求めると共に、第３ステージ１０２を構成する１ビットＡＤ変換部１０及び残差１２アンプにそれぞれ出力する。
The
また、同様に、１ビットＡＤ変換部１０は前段の第２ステージ１０１から供給される第２の残差信号（図示せず）と１ビットＡＤ変換部１０の予め設定された比較電圧とを比較し、比較結果に基づいてビット１の出力”ＢＩＴ１”をハイレベル若しくはローレベルとして出力する。
Similarly, the 1-bit
１ビットＤＡ変換部１１は、ビット１の出力”ＢＩＴ１”を再びアナログ信号に変換して減算部１２に出力する。
The 1-bit
減算部１２は、第２の残差信号（図示せず）から１ビットＤＡ変換部１１から出力されるアナログ信号を減算して第３の残差信号（図示せず）を求めると共に、１ビットＡＤ変換部１３に出力する。
The
そして、１ビットＡＤ変換部１３は、前段の第３ステージ１０２から供給される第３の残差信号（図示せず）と１ビットＡＤ変換部１３の予め設定された比較電圧とを比較し、比較結果に基づいてビット０の出力”ＢＩＴ０”をハイレベル若しくはローレベルとして出力する。
Then, the 1-bit
このように１ビットのＡＤ変換を行うステージを複数段にカスケード接続することにより、アナログ信号を複数ビットのデジタル信号に変換することが可能となる。 In this way, by cascading a plurality of stages performing 1-bit AD conversion, an analog signal can be converted into a multi-bit digital signal.
言い換えれば、ＡＤ変換器２のビット０〜３の出力は、アナログ信号に応じた電圧と予め設定された複数の比較電圧（図示せず）との比較結果に基づいてそれぞれハイレベル若しくはローレベルとなり校正装置３に出力される。
In other words, the output of
例えば、図１７に示すように、ＡＤ変換器２のビット０〜３の出力”ＢＩＴ０”、”ＢＩＴ１”、”ＢＩＴ２”及び”ＢＩＴ３”は、アナログ信号に応じた電圧と予め設定された複数の比較電圧（図示せず）との比較結果に基づいて、図１７中”○”に示す各ビットの遷移点でローレベルからハイレベルへ切り替わる。
For example, as shown in FIG. 17, the outputs “BIT0”, “BIT1”, “BIT2”, and “BIT3” of the
図１７に示すビット０の遷移点”ＰＴ１００”では、アナログ信号の電圧と予め設定された比較電圧との比較結果に基づいて、ビット０の出力”ＢＩＴ０”はローレベルからハイレベルへ切り替わって校正装置３にそれぞれ出力される。
At the transition point “PT100” of
同様に、図１７に示すビット１の遷移点”ＰＴ１０１”では、アナログ信号の電圧と予め設定された比較電圧との比較結果に基づいて、ビット０の出力”ＢＩＴ０”はハイレベルからローレベルへ、ビット１の出力”ＢＩＴ１”はローレベルからハイレベルへ切り替わって校正装置３にそれぞれ出力される。
Similarly, at the transition point “PT101” of
このように、ビット０〜３の出力は、アナログ信号の電圧と予め設定された複数の比較電圧との比較結果に基づいて、ハイレベル若しくはローレベルへ切り替わって校正装置３に出力されることになる。
As described above, the output of
ＡＤ変換器２は、ビット０〜３の出力”ＢＩＴ０”、”ＢＩＴ１”、”ＢＩＴ２”及び”ＢＩＴ３”を組み合わせることで１６種類の出力コード（例えば、０〜１５）を出力する。
The AD converter 2
例えば、ビット０〜３の出力”ＢＩＴ０”、”ＢＩＴ１”、”ＢＩＴ２”及び”ＢＩＴ３”がそれぞれローレベルである場合にＡＤ変換器２の出力コードは０となり、ビット０〜３の出力”ＢＩＴ０”、”ＢＩＴ１”、”ＢＩＴ２”及び”ＢＩＴ３”がそれぞれハイレベルである場合にＡＤ変換器２の出力コードは１５となる。
For example, when the outputs “BIT0”, “BIT1”, “BIT2”, and “BIT3” of
校正装置３は、ＡＤ変換器２からの各出力コードの発生回数をそれぞれカウントして、図１８に示すような縦軸が発生回数、横軸が出力コードであるヒストグラムを生成する。
The
ちなみに、図１８は正弦波のアナログ信号がＡＤ変換器２に入力される場合のヒストグラムである。
Incidentally, FIG. 18 is a histogram when a sine wave analog signal is input to the
次に、校正装置３は生成されたヒストグラムと校正済みで比較電圧のずれが無いＡＤ変換器から得られる理想のヒストグラムとを比較する。
Next, the
そして、校正装置３は出力コードごとの発生回数と例えば校正済みのＡＤ変換器等から得られる理想の発生回数とをそれぞれ比較し、以下の式（１）によって各出力コードのＤＮＬを算出する。
ＤＮＬ＝（カウント回数／発生回数の期待値）−１・・・（１）
The
DNL = (number of counts / expected value of occurrence) -1 (1)
例えば、出力コード”２”では、カウントされた発生回数が８５回、理想の発生回数が８０回とすると、ＤＮＬは”０．０６２５”となる。 For example, in the output code “2”, if the counted number of occurrences is 85 and the ideal number of occurrences is 80, the DNL is “0.0625”.
また、校正装置３は、出力コードごとにＤＮＬと予め設定されたＤＮＬの基準値とを比較し、ＤＮＬが基準値よりも大きい場合に、図１５に示す制御信号”ＣＳ１００”をＡＤ変換器２に出力する。
Further, the
例えば、出力コード”２”のＤＮＬ（例えば、０．３）が予め設定されたＤＮＬの基準値（例えば、０．１）よりも大きい場合に、校正装置３は制御信号”ＣＳ１００”をＡＤ変換器２に出力する。
For example, when the DNL (eg, 0.3) of the output code “2” is larger than a preset DNL reference value (eg, 0.1), the
そして、特に図示して説明しないが、ＡＤ変換器２は、制御信号”ＣＳ１００”に基づいて出力コードの発生回数と校正済みのＡＤ変換器から得られる理想の発生回数とが等しくなるように、ビット０〜３の出力を遷移させるＡＤ変換器２内の複数の比較電圧をそれぞれ補正する。
Although not specifically illustrated and described, the
この結果、校正装置が各出力コードの発生回数をそれぞれカウントしてＤＮＬを算出し、ＤＮＬが予め設定された基準値よりも大きい場合に制御信号を出力し、ＡＤ変換器が制御信号に基づいて比較電圧を補正することにより、ＡＤ変換器のアナログ／デジタル変換の校正を行うことが可能となる。 As a result, the calibration device counts the number of occurrences of each output code to calculate the DNL, and outputs a control signal when the DNL is larger than a preset reference value, and the AD converter is based on the control signal. By correcting the comparison voltage, the analog / digital conversion of the AD converter can be calibrated.
しかし、校正装置が各出力コードの発生回数をカウントしてヒストグラムを生成しＤＮＬを求める従来の校正方法は、高い精度でＤＮＬを推定しようとする場合に、多くのサンプル数を観測する必要があることにより、非常に長い時間がかかってしまう。 However, in the conventional calibration method in which the calibration device counts the number of times each output code is generated to generate a histogram and obtains DNL, it is necessary to observe a large number of samples when attempting to estimate DNL with high accuracy. This will take a very long time.
例えば、９９％の信頼度でＤＮＬを求めるためのサンプル数は以下の式（１）によって導くことが出来る。（Ｎ：ビット数）
サンプル数＝π×２Ｎ−１×２．５８２／０．０１・・・（１）
For example, the number of samples for obtaining DNL with 99% reliability can be derived from the following equation (1). (N: Number of bits)
Number of samples = π × 2 N−1 × 2.58 2 /0.01 (1)
式（１）によれば、４ビットのデジタル信号に変換するＡＤ変換器は、ＤＮＬを９９％の信頼度でＤＮＬを求めるために約１６７２０個のサンプルが必要となる。 According to Equation (1), an AD converter that converts a 4-bit digital signal requires approximately 16720 samples in order to obtain the DNL with 99% reliability.
また、８ビットのデジタル信号に変換するＡＤ変換器は、９９％の信頼度でＤＮＬを求めるためには約２６８０００個のサンプルが必要となる。 In addition, an AD converter that converts an 8-bit digital signal requires approximately 268,000 samples in order to obtain DNL with 99% reliability.
このように、高い精度でＤＮＬを推定するには多くのサンプル数が必要となることにより、ヒストグラム法を用いて高い精度でＤＮＬを求めて校正するためには非常に長い時間がかかってしまうといった問題点があった。
従って、本発明が解決しようとする課題は、短時間でＡＤ変換器を校正することを可能とするＡＤ変換器の校正装置を実現することにある。
In this way, since a large number of samples are required to estimate DNL with high accuracy, it takes a very long time to obtain and calibrate DNL with high accuracy using the histogram method. There was a problem.
Therefore, a problem to be solved by the present invention is to realize an AD converter calibration apparatus that can calibrate an AD converter in a short time.
上記のような課題を達成するために、本発明のうち請求項１記載の発明は、
アナログ入力信号をデジタル信号に変換するＡＤ変換部と、このＡＤ変換部の出力を再びアナログ信号に変換するＤＡ変換部と、このＤＡ変換部のアナログ出力を前記アナログ入力信号から減算する減算部とを複数段カスケード接続して構成されるＡＤ変換器を校正する校正システムにおいて、
正弦波若しくは三角波のアナログ信号を前記ＡＤ変換器へ出力する信号発生器と、
前記ＡＤ変換器の最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように第１段におけるＡＤ変換部の比較電圧を調整する校正装置、
を備えたことにより、短時間でＡＤ変換器を校正することが可能となる。
In order to achieve the above-described problems, the invention described in
An AD converter that converts an analog input signal into a digital signal; a DA converter that converts the output of the AD converter again into an analog signal; and a subtractor that subtracts the analog output of the DA converter from the analog input signal; In a calibration system for calibrating an AD converter configured by cascading multiple stages,
A signal generator for outputting a sine wave or triangular wave analog signal to the AD converter;
A calibration device for adjusting the comparison voltage of the AD converter in the first stage so that the high level period and the low level period of the most significant bit settling output of the AD converter coincide with each other;
Since the AD converter is provided, the AD converter can be calibrated in a short time.
請求項２記載の発明は、
アナログ入力信号をデジタル信号に変換するＡＤ変換部と、このＡＤ変換部の出力を再びアナログ信号に変換するＤＡ変換部と、このＤＡ変換部のアナログ出力を前記アナログ入力信号から減算する減算部とを複数段カスケード接続して構成されるＡＤ変換器を校正する校正システムにおいて、
正弦波若しくは三角波のアナログ信号を前記ＡＤ変換器へ出力する信号発生器と、
前記ＡＤ変換器の最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように第１段におけるＡＤ変換部の比較電圧を補正するとともに、次ビット整定出力のハイレベル期間とローレベル期間とが一致するように第２段におけるＡＤ変換部の比較電圧を調整する校正装置、
を備えたことにより、短時間でＡＤ変換器を校正することが可能となる。
The invention according to
An AD converter that converts an analog input signal into a digital signal; a DA converter that converts the output of the AD converter again into an analog signal; and a subtractor that subtracts the analog output of the DA converter from the analog input signal; In a calibration system for calibrating an AD converter configured by cascading multiple stages,
A signal generator for outputting a sine wave or triangular wave analog signal to the AD converter;
The comparison voltage of the AD conversion unit in the first stage is corrected so that the high level period and the low level period of the most significant bit settling output of the AD converter coincide, and the high level period and the low level of the next bit settling output A calibration device that adjusts the comparison voltage of the AD conversion unit in the second stage so that the period coincides;
Since the AD converter is provided, the AD converter can be calibrated in a short time.
請求項３記載の発明は、
請求項２記載の発明であるＡＤ変換器の校正システムにおいて、
前記校正装置が、
前記ＡＤ変換器の各ビット出力の立ち上がりエッジ及び立ち下がりエッジをそれぞれ検出する複数のエッジ検出部と、
前記複数のエッジ検出部の検出結果に基づき前記各ビット整定出力がハイレベル及びローレベルとなる期間をそれぞれ測定する複数の時間測定部と、
前記複数の時間測定部の測定結果に基づき前記最上位ビット整定出力のハイレベル期間とローレベル期間期間とが一致するように前記第１段におけるＡＤ変換部の比較電圧を調整するとともに、次ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第２段におけるＡＤ変換部の比較電圧を調整する演算制御部と
から構成されることにより、短時間でＡＤ変換器を校正することが可能となる。
The invention described in
In the AD converter calibration system according to
The calibration device is
A plurality of edge detectors for detecting a rising edge and a falling edge of each bit output of the AD converter;
A plurality of time measuring units for measuring a period in which each bit settling output is at a high level and a low level based on detection results of the plurality of edge detection units;
Based on the measurement results of the plurality of time measuring units, the comparison voltage of the AD conversion unit in the first stage is adjusted so that the high level period and the low level period of the most significant bit settling output coincide with each other, and the next bit The AD converter is calibrated in a short time by comprising an arithmetic control unit that adjusts the comparison voltage of the AD conversion unit in the second stage so that the high level period and the low level period of the settling output coincide with each other. It becomes possible.
請求項４記載の発明は、
請求項２記載の発明であるＡＤ変換器の校正システムにおいて、
前記校正装置が、
前記ＡＤ変換器の各ビット出力を順次切り替えて出力するマルチプレクサと、
前記マルチプレクサの出力の立ち上がり及び立ち下がりエッジをそれぞれ検出するエッジ検出部と、
前記複数のエッジ検出部の検出結果に基づき前記各ビット整定出力がハイレベル及びローレベルとなる期間をそれぞれ測定する複数の時間測定部と、
前記マルチプレクサを制御して前記最上位ビットを出力させ前記時間測定部の測定結果に基づき前記最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第１段のＡＤ変換部の比較電圧を調整し、前記マルチプレクサを制御して前記最上位ビット及び次ビットを順次出力させ次ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第２段のＡＤ変換部の比較電圧を調整する演算制御部と
から構成されることにより、短時間でＡＤ変換器を校正することが可能となる。
The invention according to
In the AD converter calibration system according to
The calibration device is
A multiplexer that sequentially switches and outputs each bit output of the AD converter;
An edge detector for detecting rising and falling edges of the output of the multiplexer, and
A plurality of time measuring units for measuring a period in which each bit settling output is at a high level and a low level based on detection results of the plurality of edge detection units;
The first stage AD conversion unit controls the multiplexer to output the most significant bit so that a high level period and a low level period of the most significant bit settling output coincide with each other based on a measurement result of the time measurement unit. The AD converter of the second stage so that the most significant bit and the next bit are sequentially output by controlling the multiplexer and the high level period and the low level period of the next bit settling output coincide with each other. It is possible to calibrate the AD converter in a short time by comprising the arithmetic control unit that adjusts the comparison voltage.
請求項５記載の発明は、
請求項２記載の発明であるＡＤ変換器の校正システムにおいて、
前記校正装置が、
前記ＡＤ変換器の各ビット出力を順次切り替えて出力するマルチプレクサと、
前記ＡＤ変換器と同様にＡＤ変換部とＤＡ変換部と減算部が複数段カスケード接続されアナログ信号をデジタル信号に変換し複数のビットを出力する第２のＡＤ変換器と、
前記第２のＡＤ変換器の最上位ビット整定出力のハイレベル期間、ローレベル期間及び次ビット整定出力のハイレベル期間若しくはローレベル期間の立ち上がりエッジ及び立ち下がりエッジに基づいて求められたエッジ測定期間に従って前記マルチプレクサを制御して前記ＡＤ変換器から出力される前記最上位ビット及び次のビットを切り替えて出力させるマルチプレクサ制御回路と、
前記マルチプレクサの出力の立ち上がり及び立ち下がりエッジをそれぞれ検出するエッジ検出部と、
前記エッジ検出部の検出結果に基づき前記ＡＤ変換器から出力される前記各ビット整定出力がハイレベル及びローレベルとなる期間をそれぞれ測定する複数の時間測定部と、
前記複数の時間測定部の測定結果に基づき前記最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第１段のＡＤ変換部の比較電圧を調整するとともに、次ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第２段のＡＤ変換部の比較電圧を調整する演算制御部と
から構成されることにより、短時間でＡＤ変換器を校正することが可能となる。
The invention according to
In the AD converter calibration system according to
The calibration device is
A multiplexer that sequentially switches and outputs each bit output of the AD converter;
Similarly to the AD converter, the AD converter, the DA converter, and the subtractor are cascaded in a plurality of stages, a second AD converter that converts an analog signal into a digital signal and outputs a plurality of bits,
An edge measurement period obtained based on a high level period, a low level period of the most significant bit settling output of the second AD converter, and a rising edge and a falling edge of the high level period or low level period of the next bit settling output A multiplexer control circuit for controlling the multiplexer according to the above and switching and outputting the most significant bit and the next bit output from the AD converter;
An edge detector for detecting rising and falling edges of the output of the multiplexer, and
A plurality of time measuring units for measuring a period during which each bit set output output from the AD converter is at a high level and a low level based on a detection result of the edge detection unit;
Based on the measurement results of the plurality of time measuring units, the comparison voltage of the AD converter in the first stage is adjusted so that the high level period and the low level period of the most significant bit settling output coincide with each other, and the next bit settling is performed. The AD converter is calibrated in a short time by comprising an arithmetic control unit that adjusts the comparison voltage of the AD converter in the second stage so that the output high level period and the low level period coincide with each other. Is possible.
請求項６記載の発明は、
アナログ入力信号をデジタル信号に変換するＡＤ変換部と、このＡＤ変換部の出力を再びアナログ信号に変換するＤＡ変換部と、このＤＡ変換部のアナログ出力を前記アナログ入力信号から減算する減算部と、減算部の出力を増幅させる増幅部とを複数段カスケード接続して構成されるＡＤ変換器を校正する校正システムにおいて、
正弦波若しくは三角波のアナログ信号を前記ＡＤ変換器へ出力する信号発生器と、
前記ＡＤ変換器の最上位の次のビットの非整定出力期間と予め求められた基準信号における最上位の次のビットの非整定出力期間とが等しくなるように前記ＡＤ変換器の第２段における増幅部の増幅率を調整する
校正装置と
を備えたことにより、短時間でＡＤ変換器を校正することが可能となる。
The invention described in
An AD converter that converts an analog input signal into a digital signal; a DA converter that converts the output of the AD converter again into an analog signal; and a subtractor that subtracts the analog output of the DA converter from the analog input signal; In a calibration system for calibrating an AD converter configured by cascading a plurality of amplification units that amplify the output of the subtraction unit,
A signal generator for outputting a sine wave or triangular wave analog signal to the AD converter;
In the second stage of the AD converter, the non-settling output period of the most significant next bit of the AD converter is equal to the non-settling output period of the most significant next bit in the reference signal determined in advance. The AD converter can be calibrated in a short time by including a calibration device that adjusts the amplification factor of the amplification unit.
請求項７記載の発明は、
アナログ入力信号をデジタル信号に変換するＡＤ変換部と、このＡＤ変換部の出力を再びアナログ信号に変換するＤＡ変換部と、このＤＡ変換器のアナログ出力を前記アナログ入力信号から減算する減算部とを複数段カスケード接続して構成されるＡＤ変換器を校正する校正システムにおいて、
正弦波若しくは三角波のアナログ信号を前記ＡＤ変換器へ出力する信号発生器と、
前記ＡＤ変換器の最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように第１段のＡＤ変換部の比較電圧を調整し、次ビット整定出力のハイレベル期間とローレベル期間とが一致するように第２段のＡＤ変換部の比較電圧を調整するとともに前記次ビットの非整定出力期間と前記基準信号における前記次ビットの非整定出力期間の出力とが等しくなるように前記ＡＤ変換器の第２段における増幅部の増幅率を調整する校正装置と
を備えたことにより、短時間でＡＤ変換器を校正することが可能となる。
The invention described in
An AD converter that converts an analog input signal into a digital signal; a DA converter that converts the output of the AD converter again into an analog signal; and a subtractor that subtracts the analog output of the DA converter from the analog input signal; In a calibration system for calibrating an AD converter configured by cascading multiple stages,
A signal generator for outputting a sine wave or triangular wave analog signal to the AD converter;
The comparison voltage of the AD converter in the first stage is adjusted so that the high level period and the low level period of the most significant bit settling output of the AD converter coincide, and the high level period and the low level period of the next bit settling output And the comparison voltage of the second stage AD converter is adjusted so that the non-settling output period of the next bit is equal to the output of the non-settling output period of the next bit in the reference signal. The AD converter can be calibrated in a short time by including the calibration device that adjusts the amplification factor of the amplification unit in the second stage of the AD converter.
請求項８記載の発明は、
請求項７記載の発明であるＡＤ変換器の校正システムにおいて、
前記校正装置が、
前記ＡＤ変換器の各ビット出力の立ち上がりエッジ及び立ち下がりエッジをそれぞれ検出する複数のエッジ検出部と、
前記複数のエッジ検出部の検出結果に基づき前記各ビット整定出力のハイレベル期間及びローレベル期間、前記各ビットの非整定出力期間をそれぞれ測定する複数の時間測定部と、
前記複数の時間測定部の測定結果に基づき前記最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第１段のＡＤ変換部の比較電圧を調整し、次ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第２段のＡＤ変換部の比較電圧を調整するとともに次ビットの非整定出力期間と前記基準信号における次ビットの非整定出力期間とが一致するように前記ＡＤ変換器の第２段における増幅部の増幅率を調整する演算制御部と
から構成されることにより、短時間でＡＤ変換器を校正することが可能となる。
The invention described in
In the AD converter calibration system according to
The calibration device is
A plurality of edge detectors for detecting a rising edge and a falling edge of each bit output of the AD converter;
A plurality of time measuring units for measuring a high level period and a low level period of each bit settling output based on detection results of the plurality of edge detection units, and a non-settling output period of each bit,
Based on the measurement results of the plurality of time measuring units, the comparison voltage of the AD converter in the first stage is adjusted so that the high level period and the low level period of the most significant bit settling output coincide with each other, and the next bit settling output The comparison voltage of the AD converter in the second stage is adjusted so that the high level period and the low level period coincide with each other, and the non-settling output period of the next bit and the non-settling output period of the next bit in the reference signal are The AD converter can be calibrated in a short time by comprising an arithmetic control unit that adjusts the amplification factor of the amplification unit in the second stage of the AD converter so as to match.
請求項９記載の発明は、
請求項８記載の発明であるＡＤ変換器の校正システムにおいて、
前記演算制御部が、
前記複数の時間測定部の測定結果に基づき前記次ビット以降の非整定出力期間と前記基準信号における前記次ビット以降の非整定出力期間が一致するように前記ＡＤ変換器の各段における増幅部の増幅率をそれぞれ調整することにより、短時間でＡＤ変換器を校正することが可能となる。
The invention according to
In the AD converter calibration system according to
The arithmetic control unit is
Based on the measurement results of the plurality of time measurement units, the non-settling output period after the next bit and the non-settling output period after the next bit in the reference signal coincide with each other in the stages of the AD converter. By adjusting each amplification factor, the AD converter can be calibrated in a short time.
本発明によれば次のような効果がある。
請求項１の発明によれば、校正装置がＡＤ変換器の最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように第１段におけるＡＤ変換部の比較電圧を調整する制御信号を出力し、ＡＤ変換器が制御信号に基づいて比較電圧を補正することにより、短時間でＡＤ変換器を校正することを可能とする。
The present invention has the following effects.
According to the first aspect of the invention, the calibration device adjusts the comparison voltage of the AD converter in the first stage so that the high level period and the low level period of the most significant bit settling output of the AD converter coincide with each other. , And the AD converter corrects the comparison voltage based on the control signal, thereby enabling the AD converter to be calibrated in a short time.
請求項２、３、４及び請求項５の発明によれば、複数のエッジ検出部がＡＤ変換器の複数のビットの出力の立ち上がり及び立ち下がりエッジをそれぞれ検出し、時間測定部が前記各ビット整定出力がハイレベル及びローレベルとなる期間をそれぞれ測定し、演算制御部が時間測定部の測定結果に基づき最上位ビット整定出力のハイレベル期間とローレベル期間期間とが一致するように第１段におけるＡＤ変換部の比較電圧を調整する制御信号を出力するとともに、次ビット整定出力のハイレベル期間とローレベル期間とが一致するように第２段におけるＡＤ変換部の比較電圧を調整する制御信号を出力し、ＡＤ変換器が制御信号に基づいて比較電圧を補正することにより、短時間でＡＤ変換器を校正することを可能とする。
According to the inventions of
請求項６によれば、校正装置がＡＤ変換器の最上位の次のビットの非整定出力期間と予め求められた基準信号における最上位の次のビットの非整定出力期間とが等しくなるようにＡＤ変換器の第２段における増幅部の増幅率を調整する制御信号を出力し、ＡＤ変換器が制御信号に基づいて補正することにより、短時間でＡＤ変換器を校正することを可能とする。 According to the sixth aspect of the invention, the calibration device makes the non-settling output period of the most significant next bit of the AD converter equal to the non-settling output period of the most significant next bit in the reference signal obtained in advance. A control signal for adjusting the amplification factor of the amplification unit in the second stage of the AD converter is output, and the AD converter corrects based on the control signal, thereby enabling the AD converter to be calibrated in a short time. .
請求項７、８及び請求項９の発明によれば、複数のエッジ検出部がＡＤ変換器の複数のビットの出力の立ち上がり及び立ち下がりエッジをそれぞれ検出し、時間測定部が各ビット整定出力のハイレベル期間及びローレベル期間、各ビットの非整定出力期間をそれぞれ測定し、演算制御部が時間測定部の測定結果に基づき前記最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第１段のＡＤ変換部の比較電圧を調整させる制御信号を出力し、次ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第２段のＡＤ変換部の比較電圧を調整するとともに次ビットの非整定出力期間と前記基準信号における次ビットの非整定出力期間とが一致するように前記ＡＤ変換器の第２段における増幅部の増幅率を調整する制御信号を出力し、ＡＤ変換器がこれらの制御信号に基づいて補正することにより、短時間でＡＤ変換器を校正することを可能とする。
According to the inventions of
以下本発明を図面を用いて詳細に説明する。図１は本発明に係るＡＤ変換器の校正システムの一実施例を示す構成図である。図１において、１４はアナログ信号を発生する信号発生器、１５はアナログ信号をデジタル信号に変換する比較部よりなる１ビットＡＤ変換部と、１ビットＡＤ変換部の出力を再びアナログ信号に変換する１ビットＤＡ変換部と、この１ビットＤＡ変換部の出力をアナログ信号から減算する減算部とを複数段カスケード接続して構成されるＡＤ変換器、１６は校正装置である。 Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of an AD converter calibration system according to the present invention. In FIG. 1, 14 is a signal generator for generating an analog signal, 15 is a 1-bit AD conversion unit comprising a comparison unit for converting the analog signal into a digital signal, and the output of the 1-bit AD conversion unit is converted back into an analog signal. An AD converter configured by cascade-connecting a 1-bit DA conversion unit and a subtraction unit for subtracting an output of the 1-bit DA conversion unit from an analog signal, and 16 is a calibration device.
説明を簡単にするため、ＡＤ変換器１５はアナログ信号を４ビットのデジタル信号に変換するものとする。また、ＡＤ変換器１５は、従来例と同様の構成であるのでここでの説明を省略する。
In order to simplify the explanation, it is assumed that the
また、ＡＤ変換器１５から出力される４ビットのデジタル信号の最上位ビット（ＭＳＢ）をビット３、ＭＳＢの次のビットをビット２、ビット２の次のビットをビット１、最下位ビット（ＬＳＢ）をビット０とそれぞれ呼ぶものとする。
Also, the most significant bit (MSB) of the 4-bit digital signal output from the
図１に示す正弦波のアナログ信号”ＳＮ１１０”は信号発生器１４の出力端子からＡＤ変換器１５の入力端子に入力される。
The sine wave analog signal “SN110” shown in FIG. 1 is input from the output terminal of the
ビット０の出力”ＢＩＴ１０”はＡＤ変換器１５のビット０の出力端子から校正装置１６のビット０の入力端子に入力され、ビット１の出力”ＢＩＴ１１”はＡＤ変換器１５のビット１の出力端子から校正装置１６のビット１の入力端子に入力される。
The output “BIT10” of
ビット２の出力”ＢＩＴ１２”はＡＤ変換器１５のビット２の出力端子から校正装置１６のビット２の入力端子に入力され、ビット３の出力”ＢＩＴ１３”はＡＤ変換器１５のビット３の出力端子から校正装置１６のビット０の入力端子に入力される。
The output “BIT12” of
制御信号”ＣＳ１１０”は校正装置１６の制御出力端子からＡＤ変換器１５の制御端子に入力される。
The control signal “CS110” is input from the control output terminal of the
図２は図１に示す実施例の校正装置の詳細な構成図である。図２において、１７、１８、１９及び２０はエッジ検出部、２１、２２、２３及び２４は時間測定部、２５は演算制御部である。図２において１４、１５及び１６は図１と同一符号を付してある。
FIG. 2 is a detailed block diagram of the calibration apparatus of the embodiment shown in FIG. In FIG. 2,
校正装置１６はエッジ検出部１７、１８、１９及び２０、時間測定部２１、２２、２３及び２４、演算制御部２５によって構成される。
The
図２に示すビット０の出力”ＢＩＴ１０”はＡＤ変換器１５のビット０の出力端子からエッジ検出部１７の入力端子に入力され、ビット１の出力”ＢＩＴ１１”はＡＤ変換器１５のビット１の出力端子からエッジ検出部１８の入力端子に入力される。
The output “BIT10” of
ビット２の出力”ＢＩＴ１２”はＡＤ変換器１５のビット２の出力端子からエッジ検出部１９の入力端子に入力され、ビット３の出力”ＢＩＴ１３”はＡＤ変換器１５のビット３の出力端子からエッジ検出部２０の入力端子に入力される。
The output “BIT12” of
エッジ検出部１７の出力端子は時間測定部２１の入力端子と接続され、エッジ検出部１８の出力端子は時間測定部２２の入力端子と接続される。
The output terminal of the edge detection unit 17 is connected to the input terminal of the
エッジ検出部１９の出力端子は時間測定部２３の入力端子と接続され、エッジ検出部２０の出力端子は時間測定部２４の入力端子と接続される。
The output terminal of the edge detection unit 19 is connected to the input terminal of the time measurement unit 23, and the output terminal of the
時間測定部２１、２２、２３及び２４の出力端子と演算制御部２５の入力端子はそれぞれ接続される。
The output terminals of the
また、制御信号”ＣＳ１１０”は演算制御部２５の制御出力端子からＡＤ変換器１５の制御端子に入力される。
The control signal “CS110” is input from the control output terminal of the arithmetic control unit 25 to the control terminal of the
図３、図４、図５及び図６は本発明に係るＡＤ変換器の校正システムの一実施例の動作を説明する説明図である。また、図３（ａ）及び図４（ａ）はＡＤ変換器の比較電圧の調整がずれている場合の説明図、図３（ｂ）及び図４（ｂ）はＡＤ変換器の校正を行った後の説明図である。 3, 4, 5 and 6 are explanatory views for explaining the operation of an embodiment of the AD converter calibration system according to the present invention. 3A and 4A are explanatory diagrams when the adjustment of the comparison voltage of the AD converter is shifted, and FIGS. 3B and 4B are calibrations of the AD converter. FIG.
なお、ＡＤ変換器１５の内部の詳細な動作は従来例と同様であるので、ここでの説明を省略する。
The detailed operation inside the
さらに、説明を簡単にするため、校正装置１６の演算制御部２５はＡＤ変換器１５を校正するために図２に示すアナログ信号”ＳＮ１１０”に関する電圧及び周期などの諸特性の情報を有しているものとする。
Further, in order to simplify the explanation, the arithmetic control unit 25 of the
信号発生器１４は、正弦波のアナログ信号”ＳＮ１１０”をＡＤ変換器１５の入力端子に出力する。
The
ＡＤ変換器１５は、アナログ信号”ＳＮ１１０”に応じた電圧と予め設定された複数の比較電圧（図示せず）との比較結果に基づいて４ビットのデジタル信号に変換し各ビット（ビット０〜３）の出力をエッジ検出部１７、１８、１９及び２０にそれぞれ出力する。
The
例えば、ＡＤ変換器１５のビット０の出力”ＢＩＴ１０”、ビット１の出力”ＢＩＴ１１”、ビット２の出力”ＢＩＴ１２”及びビット３の出力”ＢＩＴ１３”は、アナログ信号に応じた電圧と予め設定された複数の比較電圧（図示せず）との比較結果に基づいてそれぞれハイレベル若しくはローレベルとなりエッジ検出部１７、１８、１９及び２０それぞれに出力される。
For example,
また、エッジ検出部１７、１８、１９及び２０は、ビット０〜３の出力”ＢＩＴ１０”、”ＢＩＴ１１”、”ＢＩＴ１２”及び”ＢＩＴ１３”に示す立ち上がり及び立ち下がりエッジを検出し、検出結果を時間測定部２１、２２、２３及び２４にそれぞれ出力する。
The
時間測定部２１、２２、２３及び２４は、エッジ検出部１７、１８、１９及び２０からの検出結果に基づき、ビット０〜３の出力”ＢＩＴ１０”、”ＢＩＴ１１”、”ＢＩＴ１２”及び”ＢＩＴ１３”がハイレベルとなる期間及びローレベルとなる期間をそれぞれ測定し演算制御部２５に出力する。
Based on the detection results from the
演算制御部２５は、時間測定部２１、２２、２３及び２４の測定結果に基づき、ビット０〜３の出力”ＢＩＴ１０”、”ＢＩＴ１１”、”ＢＩＴ１２”及び”ＢＩＴ１３”のいずれか一つとこのビット出力よりも全ての上位のビットの出力とが同時にハイレベルとなる期間及びローレベルとなる期間をビット０〜３の全てについてそれぞれ求める。
Based on the measurement results of the
まず、演算制御部２５は、時間測定部２４の測定結果に基づき、ビット３の出力がハイレベルとなる期間及びローレベルとなる期間をそれぞれ求める。
First, the arithmetic control unit 25 obtains a period during which the output of the
例えば図３に示すように、アナログ信号の電圧がビット３の出力を遷移させる比較電圧”ＰＶ１１０”よりも大きくなりビット３の出力がハイレベルとなる期間”ｔ１”、アナログ信号の電圧がビット３の出力を遷移させる比較電圧”ＰＶ１１０”よりも小さくなりビット３の出力がローレベルとなる期間”ｔ２”をそれぞれ求める。
For example, as shown in FIG. 3, during the period “t1” when the voltage of the analog signal is higher than the comparison voltage “PV110” for transitioning the output of
いいかえれば、演算制御部２５は、ＡＤ変換器の最上位ビットの整定出力（以下、最上位ビット整定出力という）がハイレベルとなる期間（ｔ１）とローレベルとなる期間（ｔ２）を求めることになる。ここで整定出力とは、ＡＤ変換器がハイレベルまたはローレベルの信号を安定に出力している状態をいう。 In other words, the arithmetic control unit 25 obtains a period (t1) in which the most significant bit settling output (hereinafter referred to as the most significant bit settling output) of the AD converter is at a high level and a period (t2) in which the set level is at a low level. become. Here, the settling output means a state where the AD converter stably outputs a high level or low level signal.
また、演算制御部２５は、期間”ｔ１”と期間”ｔ２”とを比較し、期間”ｔ１”と期間”ｔ２”とが異なる場合に、図２に示す第１ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する制御信号”ＣＳ１１０”をＡＤ変換器１５に出力する。
Further, the arithmetic control unit 25 compares the period “t1” and the period “t2”, and when the period “t1” and the period “t2” are different, the first stage 1-bit AD conversion unit illustrated in FIG. A control signal “CS110” for correcting the comparison voltage (not shown) is output to the
例えば、図３（ａ）に示すように、構成回路の素子のばらつき等でＡＤ変換器１５の比較電圧（０．６Ｖ）が理想の比較電圧（０．５Ｖ）からずれている場合、期間”ｔ１”と期間”ｔ２”とが異なるので、演算制御部２５は図２に示す第１ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する制御信号”ＣＳ１１０”をＡＤ変換器１５に出力する。
For example, as shown in FIG. 3A, when the comparison voltage (0.6 V) of the
そして、特に図示して説明しないが、ＡＤ変換器１５は、図２に示す制御信号”ＣＳ１１０”に基づいて、期間”ｔ１”と期間”ｔ２”とが等しくなるように、第１ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する。
Although not specifically illustrated and described, the
すなわち、ＡＤ変換器１５は、ＡＤ変換器の最上位ビット整定出力のハイレベル期間（ｔ１）とローレベル期間（ｔ２）とが一致するように、第１ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する。
That is, the
例えば、図３（ｂ）に示すように、ＡＤ変換器１５が第１ステージの１ビットＡＤ変換部（図示せず）の比較電圧を０．５Ｖに補正することにより、ビット３の出力がハイレベルとなる期間”ｔ１ａ”とローレベルとなる期間”ｔ２ａ”とは等しくなる。
For example, as shown in FIG. 3B, the
このため、ＡＤ変換器１５が図２に示す制御信号”ＣＳ１１０”に基づいて”ｔ１”と”ｔ２”とが等しくなるように第１ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正することにより、ＡＤ変換器１５は理想の比較電圧でビット３の出力を遷移させることが可能となる。
Therefore, the comparison voltage of the 1-bit AD conversion unit (not shown) of the first stage is set so that the
次に、演算制御部２５は、期間”ｔ１”及び期間”ｔ２”、時間測定部２３及び２４の測定結果に基づいて、ビット２の出力とビット３の出力とが同時にハイレベルとなる期間及びローレベルとなる期間をそれぞれ求める。
Next, based on the measurement results of the period “t1” and the period “t2” and the time measurement units 23 and 24, the arithmetic control unit 25 sets the period in which the output of the
例えば、図４に示すように、演算制御部２５はビット２の出力とビット３の出力とが同時にハイレベルとなる期間”ｔ３”、ビット２の出力とビット３の出力が同時にローレベルとなる期間”ｔ４”をそれぞれ求める。
For example, as shown in FIG. 4, the arithmetic control unit 25 is a period “t3” in which the output of
つまり、演算制御部２５は、ＡＤ変換器のビット２の整定出力（以下、ビット２整定出力という）がハイレベルとなる期間（ｔ３）とローレベルとなる期間（ｔ４）を求めることになる。
That is, the arithmetic control unit 25 obtains a period (t3) in which the
また、演算制御部２５は期間”ｔ３”と期間”ｔ４”とを比較し、期間”ｔ３”と期間”ｔ４”とが異なる場合に、第２ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する制御信号”ＣＳ１１０”をＡＤ変換器１５に出力する。
The arithmetic control unit 25 compares the period “t3” with the period “t4”, and if the period “t3” and the period “t4” are different, the second-stage 1-bit AD conversion unit (not shown). A control signal “CS110” for correcting the comparison voltage is output to the
例えば、図４（ａ）に示すように、ＡＤ変換器１５の比較電圧（０．７７Ｖ及び０．２７Ｖ）が理想の電圧（０．７５Ｖ及び０．２５Ｖ）からそれぞれずれている場合、期間”ｔ３”と期間”ｔ４”とが異なるので、演算制御部２５は第２ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する制御信号”ＣＳ１１０”をＡＤ変換器１５に出力する。
For example, as shown in FIG. 4A, when the comparison voltage (0.77 V and 0.27 V) of the
そして、ＡＤ変換器１５は、図２に示す制御信号”ＣＳ１１０”に基づいて、期間”ｔ３”と期間”ｔ４”とが等しくなるように、第２ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する。
Then, the
いいかえれば、ＡＤ変換器１５は、ＡＤ変換器のビット２整定出力のハイレベル期間（ｔ３）とローレベル期間（ｔ４）とが一致するように、第２ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する。
In other words, the
また、特に図示して説明しないが、第２ステージの１ビットＡＤ変換部（図示せず）は、前段の第１のステージのアナログ／デジタル変換の結果に基づいて供給される第１の残差信号と予め設定された比較電圧（例えば、０．２５Ｖ）とを比較してアナログ／デジタル変換を行うので、第２ステージの１ビットＡＤ変換部の比較電圧を補正すれば、ビット２を遷移させるための基準となる２つの電圧（以下、基準電圧（例えば、０．２５Ｖ、０．７５Ｖ））はそれぞれ同時に補正されることになる。
Although not specifically illustrated and described, the 1-bit AD converter (not shown) of the second stage supplies the first residual supplied based on the result of the analog / digital conversion of the first stage of the previous stage. Since analog / digital conversion is performed by comparing the signal with a preset comparison voltage (for example, 0.25 V), if the comparison voltage of the 1-bit AD conversion unit of the second stage is corrected,
例えば、図４（ｂ）に示すように、ＡＤ変換器１５が第２ステージの１ビットＡＤ変換部（図示せず）の比較電圧を０．２５Ｖに補正することにより、ビット２を遷移させるための２つ基準電圧（０．２５Ｖ、０．７５Ｖ）が同時に補正されることになり、ビット２及びビット３の出力が同時にハイレベルとなる期間”ｔ３ａ”とローレベルとなる期間”ｔ４ａ”とは等しくなる。
For example, as shown in FIG. 4B, the
このため、ＡＤ変換器１５が図２に示す制御信号”ＣＳ１１０”に基づいて期間”ｔ３”と期間”ｔ４”とが等しくなるように第２ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正することにより、ＡＤ変換器１５は理想の基準電圧でビット２の出力を遷移させることが可能となる。
For this reason, the
次に、演算制御部２５は、期間”ｔ３”及び期間”ｔ４”、時間測定部２２、２３及び２４の測定結果に基づいて、ビット１の出力とビット２及びビット３の出力とが同時にハイレベルとなる期間及びローレベルとなる期間をそれぞれ求める。
Next, based on the measurement results of the period “t3” and the period “t4” and the
例えば、図５に示すように、演算制御部２５は、ビット１の出力とビット２及びビット３の出力とが同時にハイレベルとなる期間”ｔ５”と、ビット１の出力とビット２及びビット３の出力とが同時にローレベルとなる期間”ｔ６”とをそれぞれ求める。
For example, as illustrated in FIG. 5, the arithmetic control unit 25 performs the period “t5” in which the output of
すなわち、演算制御部２５は、ＡＤ変換器のビット１の整定出力（以下、ビット１整定出力という）がハイレベルとなる期間（ｔ５）とローレベルとなる期間（ｔ６）を求めることになる。
That is, the arithmetic control unit 25 obtains a period (t5) in which the
また、演算制御部２５は、期間”ｔ５”と期間”ｔ６”とを比較し、ｔ５”と期間”ｔ６”とが異なる場合に、図２に示す第３ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する制御信号”ＣＳ１１０”をＡＤ変換器１５に出力する。
The arithmetic control unit 25 compares the period “t5” with the period “t6”, and when the period “t5” is different from the period “t6”, the 1-bit AD conversion unit (FIG. 2) of FIG. A control signal “CS110” for correcting the comparison voltage (not shown) is output to the
そして、特に図示して説明しないが、ＡＤ変換器１５は、図２に示す制御信号”ＣＳ１１０”に基づいて、期間”ｔ５”と期間”ｔ６”とが等しくなるように、第３ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する。
Although not specifically illustrated and described, the
つまり、ＡＤ変換器１５は、ＡＤ変換器のビット１整定出力がハイレベルとなる期間（ｔ５）とローレベルとなる期間（ｔ６）とが一致するように、第３ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正することになる。
That is, the
また、特に図示して説明しないが、第３ステージの１ビットＡＤ変換部（図示せず）は、前段の第１及び第２のステージのアナログ／デジタル変換の結果に基づいて供給される第２の残差信号と予め設定された比較電圧（例えば、０．１２５Ｖ）とを比較してアナログ／デジタル変換を行うので、第３ステージの１ビットＡＤ変換部の比較電圧を補正すれば、ビット１を遷移させるための４つの基準電圧（例えば、０．１２５Ｖ、０．３７５Ｖ、０．６２５Ｖ、０．８７５Ｖ）はそれぞれ同時に補正されることになる。
Although not specifically illustrated and described, the 1-bit AD conversion unit (not shown) of the third stage is supplied based on the result of analog / digital conversion of the first and second stages of the previous stage. Since the analog / digital conversion is performed by comparing the residual signal of 1 and a preset comparison voltage (for example, 0.125 V), if the comparison voltage of the 1-bit AD conversion unit of the third stage is corrected, the
このため、ＡＤ変換器１５が図２に示す制御信号”ＣＳ１１０”に基づいて期間”ｔ５”と”ｔ６”とが等しくなるように第３ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正することにより、ＡＤ変換器１５は理想の基準電圧でビット１の出力を遷移させることが可能となる。
Therefore, the
次に、演算制御部２５は、期間”ｔ５”及び期間”ｔ６”、時間測定部２１、２２、２３及び２４の測定結果に基づいて、ビット０の出力とビット１、ビット２及びビット３の出力とが同時にハイレベルとなる期間及びローレベルとなる期間をそれぞれ求める。
Next, based on the measurement results of the period “t5” and the period “t6” and the
例えば、図６に示すように、演算制御部２５は、ビット０の出力とビット１、２及び３の出力とが同時にハイレベルとなる期間”ｔ７”と、ビット０の出力とビット１、２及び３の出力とが同時にローレベルとなる期間”ｔ８”とをそれぞれ求める。
For example, as illustrated in FIG. 6, the arithmetic control unit 25 performs a period “t7” in which the output of
いいかえれば、演算制御部２５は、ＡＤ変換器のビット０の整定出力（以下、ビット０整定出力という）がハイレベルとなる期間（ｔ５）とローレベルとなる期間（ｔ６）を求めることになる。
In other words, the arithmetic control unit 25 obtains a period (t5) in which the
また、演算制御部２５は、期間”ｔ７”と期間”ｔ８”とを比較し、期間”ｔ７”と期間”ｔ８”とが異なる場合に、図２に示す第４ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する制御信号”ＣＳ１１０”をＡＤ変換器１５に出力する。
Further, the arithmetic control unit 25 compares the period “t7” with the period “t8”, and when the period “t7” and the period “t8” are different, the 4-bit 1-bit AD conversion unit shown in FIG. A control signal “CS110” for correcting the comparison voltage (not shown) is output to the
そして、特に図示して説明しないが、ＡＤ変換器１５は、図２に示す制御信号”ＣＳ１１０”に基づいて、期間”ｔ７”と期間”ｔ８”とが等しくなるように、第４ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する。
Although not specifically illustrated and described, the
すなわち、ＡＤ変換器１５は、ＡＤ変換器のビット１整定出力のハイレベル期間（ｔ７）とローレベル期間（ｔ８）とが一致するように、第４ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正することになる。
That is, the
また、特に図示して説明しないが、第４ステージの１ビットＡＤ変換部（図示せず）は、前段の第１、第２及び第３のステージのアナログ／デジタル変換の結果に基づいて供給される第３の残差信号と予め設定された比較電圧（例えば、０．０６２５Ｖ）とを比較してアナログ／デジタル変換を行うので、第４ステージの１ビットＡＤ変換部の比較電圧を補正すれば、ビット０を遷移させるための８つの基準電圧はそれぞれ補正されることになる。
Although not specifically illustrated and described, the 1-bit AD converter (not shown) in the fourth stage is supplied based on the results of analog / digital conversion in the first, second, and third stages in the previous stage. Since the analog / digital conversion is performed by comparing the third residual signal with a preset comparison voltage (for example, 0.0625V), the comparison voltage of the 1-bit AD converter in the fourth stage is corrected. The eight reference voltages for transitioning
このため、ＡＤ変換器１５が図２に示す制御信号”ＣＳ１１０”に基づいて期間”ｔ７”と期間”ｔ８”とが等しくなるように第４ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正することにより、ＡＤ変換器１５は理想の基準電圧でビット０の出力を遷移させることが可能となる。
For this reason, the
この結果、校正装置がＡＤ変換器から出力される最上位ビットの出力がハイレベル及びローレベルとなる期間が等しくなるようにＡＤ変換器の比較電圧を補正し、最上位ビットの出力と次のビットの出力が同時に同じ出力となる期間とが互いに等しくなるようにＡＤ変換器の比較電圧を補正することにより、短時間でＡＤ変換器を校正することを可能とする。 As a result, the calibration device corrects the comparison voltage of the AD converter so that the period in which the output of the most significant bit output from the AD converter is at the high level and the low level is equal, and the output of the most significant bit is It is possible to calibrate the AD converter in a short time by correcting the comparison voltage of the AD converter so that the period in which the bit outputs are simultaneously the same is equal to each other.
なお、図１等に示す実施例では、ＡＤ変換器１５がビット０〜３の出力”ＢＩＴ１０”、”ＢＩＴ１１”、”ＢＩＴ１２”及び”ＢＩＴ１３”をエッジ検出部１７、１８、１９及び２０にそれぞれ出力すると例示されているが、特にこれに限定されるものではなく、ＡＤ変換器からの複数のビットの出力がマルチプレクサにそれぞれ出力され、校正装置がマルチプレクサを制御して複数のビットの出力をエッジ検出部に順次出力するものであっても構わない。
In the embodiment shown in FIG. 1 and the like, the
例えば、校正装置がマルチプレクサを制御して複数のビットの出力をエッジ検出部に順次出力する実施例について図７を用いて説明する。図７は本発明に係るＡＤ変換器の校正システムのその他の例を示す構成図である。 For example, an embodiment in which the calibration device controls the multiplexer and sequentially outputs a plurality of bits to the edge detection unit will be described with reference to FIG. FIG. 7 is a block diagram showing another example of the AD converter calibration system according to the present invention.
図７において２６はマルチプレクサである。図７において１４、１５、１６、１７、２１及び２５は図２と同一符号を付してある。図７はマルチプレクサ２６以外の構成は図２と同じ構成であるため説明を適宜省略する。 In FIG. 7, reference numeral 26 denotes a multiplexer. 7, 14, 15, 16, 17, 21, and 25 are assigned the same reference numerals as those in FIG. 7 is the same as that shown in FIG. 2 except for the multiplexer 26, and the description thereof is omitted as appropriate.
校正装置１６は、マルチプレクサ２６、エッジ検出部１７、時間測定部２１及び演算制御部２５から構成される。
The
図７に示すビット０の出力”ＢＩＴ２０”はＡＤ変換器１５のビット０の出力端子からマルチプレクサ２６のビット０の入力端子に入力され、ビット１の出力”ＢＩＴ２１”はＡＤ変換器１５のビット１の出力端子からマルチプレクサ２６のビット１の入力端子に入力される。
7 is input from the
ビット２の出力”ＢＩＴ２２”はＡＤ変換器１５のビット２の出力端子からマルチプレクサ２６のビット２の入力端子に入力され、ビット３の出力”ＢＩＴ２３”はＡＤ変換器１５のビット３の出力端子からマルチプレクサ２６のビット３の入力端子に入力される。
The output “BIT22” of
マルチプレクサ２６の出力端子はエッジ検出部１７の入力端子に接続され、エッジ検出部１７の出力端子は時間測定部２１の入力端子に接続される。
The output terminal of the multiplexer 26 is connected to the input terminal of the edge detection unit 17, and the output terminal of the edge detection unit 17 is connected to the input terminal of the
時間測定部２１の出力端子は演算制御部２５の入力端子に接続され、演算制御部２５の制御出力端子はマルチプレクサ２６の制御端子に接続される。
The output terminal of the
ここで、図７に示す本発明に係るＡＤ変換器の校正システムがマルチプレクサを制御する動作について説明する。また、図７はマルチプレクサ２６以外の動作は図２と同じ動作であるため説明を適宜省略する。 Here, the operation of the AD converter calibration system according to the present invention shown in FIG. 7 for controlling the multiplexer will be described. In FIG. 7, the operations other than the multiplexer 26 are the same as those in FIG.
信号発生器１４は、正弦波のアナログ信号”ＳＮ１２０”をＡＤ変換器１５の入力端子に出力する。
The
ＡＤ変換器１５は、アナログ信号”ＳＮ１２０”の電圧と予め設定された比較電圧（図示せず）とに基づいてビット０〜３の出力”ＢＩＴ２０”、”ＢＩＴ２１”、”ＢＩＴ２２”及び”ＢＩＴ２３”をマルチプレクサ２６にそれぞれ出力する。
The
まず、演算制御部２５は、マルチプレクサ２６を制御してビット３の出力”ＢＩＴ２３”をエッジ検出部１７に出力させる。
First, the arithmetic control unit 25 controls the multiplexer 26 to output the
エッジ検出部１７はビット３の出力”ＢＩＴ２３”の立ち上がり及び立ち下がりエッジを検出し、検出結果を時間測定部２１に出力する。
The edge detection unit 17 detects the rising and falling edges of the output “BIT 23” of the
また、時間測定部２１は、エッジ検出部１７の検出結果に基づき、ビット３の出力”ＢＩＴ２３”がハイレベルとなる期間及びローレベルとなる期間をそれぞれ測定し、演算制御部２５に出力する。
Further, the
演算制御部２５は、図１及び図２の校正装置の動作説明にて述べたように、時間測定部２１の測定結果に基づいて、ビット３の出力がハイレベルとなる期間”ｔ１”及びローレベルとなる期間”ｔ２”をそれぞれ測定すると共に、期間”ｔ１”と期間”ｔ２”とを比較する。
As described in the explanation of the operation of the calibration device in FIGS. 1 and 2, the arithmetic control unit 25 is based on the measurement result of the
演算制御部２５は、期間”ｔ１”と期間”ｔ２”とが異なる場合に第１ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する制御信号”ＣＳ１２０”をＡＤ変換器１５に出力する。 The arithmetic control unit 25 sends the control signal “CS120” for correcting the comparison voltage of the 1-bit AD conversion unit (not shown) of the first stage when the period “t1” and the period “t2” are different from each other. Output to.
そして、ＡＤ変換器１５は、比較電圧を補正する制御信号”ＣＳ１２０”に基づいて期間”ｔ１”と期間”ｔ２”とが等しくなるように第１ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する。
Then, the
すなわち、ＡＤ変換器１５は、ＡＤ変換器の最上位ビット整定出力のハイレベル期間（ｔ１）とローレベル期間（ｔ２）とが一致するように、第１ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正することになる。
That is, the
次に、演算制御部２５はマルチプレクサ２６を制御してビット２の出力”ＢＩＴ２２”をエッジ検出部１７に出力させる。
Next, the arithmetic control unit 25 controls the multiplexer 26 to output the
エッジ検出部１７はビット２の出力”ＢＩＴ２２”の立ち上がり及び立ち下がりエッジを検出し、検出結果を時間測定部２１に出力する。
The edge detection unit 17 detects the rising and falling edges of the output “
時間測定部２１は、エッジ検出部１７の検出結果に基づき、ビット２の出力”ＢＩＴ２２”がハイレベルとなる期間及びローレベルとなる期間をそれぞれ測定し、演算制御部２５に出力する。
Based on the detection result of the edge detection unit 17, the
演算制御部２５は、図１及び図２の校正装置の動作説明にて述べたように、時間測定部２１の測定結果に基づいて図７に示すビット２とビット３の出力”ＢＩＴ２２”及び”ＢＩＴ２３”が同時にハイレベルとなる期間”ｔ３”及びローレベルとなる期間”ｔ４”をそれぞれ求めると共に、期間”ｔ３”と期間”ｔ４”とを比較する。
As described in the explanation of the operation of the calibration apparatus in FIGS. 1 and 2, the arithmetic control unit 25 outputs the bits “2” and “3” shown in FIG. 7 based on the measurement result of the
そして、演算制御部２５は、期間”ｔ３”と期間”ｔ４”とが異なる場合に第２ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する制御信号”ＣＳ１２０”をＡＤ変換器１５に出力する。
The arithmetic control unit 25 AD converts the control signal “CS120” for correcting the comparison voltage of the 1-bit AD conversion unit (not shown) of the second stage when the period “t3” and the period “t4” are different. Output to the
ＡＤ変換器１５は比較電圧を補正する制御信号”ＣＳ１２０”に基づいて期間”ｔ３”と期間”ｔ４”とが等しくなるように第２ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する。
The
いいかえれば、ＡＤ変換器１５は、ＡＤ変換器のビット２整定出力のハイレベル期間（ｔ３）とローレベル期間（ｔ４）とが一致するように、第２ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正することになる。
In other words, the
次に、演算制御部２５はマルチプレクサ２６を制御してビット１の出力”ＢＩＴ２１”をエッジ検出部１７に出力させ、上記の動作説明にて述べたように、時間測定部２１の測定結果に基づいてビット１とビット２、ビット３の出力”ＢＩＴ２１”、”ＢＩＴ２２”及び”ＢＩＴ２３”が同時にハイレベル及びローレベルとなる期間（期間”ｔ５”、”ｔ６”）とを比較する。
Next, the arithmetic control unit 25 controls the multiplexer 26 to output the
演算制御部２５は、期間”ｔ５”と期間”ｔ６”とが異なる場合に第３ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する制御信号”ＣＳ１２０”をＡＤ変換器１５に出力する。
When the period “t5” and the period “t6” are different, the arithmetic control unit 25 sends a control signal “CS120” for correcting the comparison voltage of the 1-bit AD conversion unit (not shown) of the third stage to the
ＡＤ変換器１５は比較電圧を補正する制御信号”ＣＳ１２０”に基づいて期間”ｔ５”と期間”ｔ６”とが等しくなるように第３ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する。
The
つまり、ＡＤ変換器１５は、ＡＤ変換器のビット１整定出力のハイレベル期間（ｔ５）とローレベル期間（ｔ６）とが一致するように、第３ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正することになる。
That is, the
次に、演算制御部２５はマルチプレクサ２６を制御してビット０の出力”ＢＩＴ２０”をエッジ検出部１７に出力させ、上記の動作説明にて述べたように、時間測定部２１の測定結果に基づいてビット０とビット１、ビット２、ビット３の出力”ＢＩＴ２０”、”ＢＩＴ２１”、”ＢＩＴ２２”及び”ＢＩＴ２３”が同時にハイレベル及びローレベルとなる期間（期間”ｔ７”、”ｔ８”）とを比較する。
Next, the arithmetic control unit 25 controls the multiplexer 26 to output the
演算制御部２５は、期間”ｔ７”と期間”ｔ８”とが異なる場合に第４ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する制御信号”ＣＳ１２０”をＡＤ変換器１５に出力する。
When the period “t7” and the period “t8” are different, the arithmetic control unit 25 sends a control signal “CS120” for correcting the comparison voltage of the 4-bit 1-bit AD conversion unit (not shown) to the
ＡＤ変換器１５は比較電圧を補正する制御信号”ＣＳ１２０”に基づいて期間”ｔ７”と期間”ｔ８”とが等しくなるように第４ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する。
The
すなわち、ＡＤ変換器１５は、ＡＤ変換器のビット０整定出力のハイレベル期間（ｔ７）とローレベル期間（ｔ８）とが一致するように、第４ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正することになる。
That is, the
このように、演算制御部２５は、マルチプレクサ２６を制御してビット３の出力”ＢＩＴ２３”、ビット２の出力”ＢＩＴ２２”、ビット１の出力”ＢＩＴ２１”及びビット０の出力”ＢＩＴ２０”の順にエッジ検出部１７に出力させると共に、ビット０〜３の出力のいずれか一つとこのビット出力よりも全ての上位のビットの出力とが同時にハイレベルとなる期間及びローレベルとなる期間の比較結果に基づいてＡＤ変換器１５内の比較電圧を補正する制御信号を送信する。
In this manner, the arithmetic control unit 25 controls the multiplexer 26 to perform the edge in the order of the
この結果、演算制御部がマルチプレクサを制御してＡＤ変換器からの複数のビットの出力を順次出力し、演算制御部がマルチプレクサから出力される最上位ビットの出力がハイレベル及びローレベルとなる期間が互いに等しくなるようにＡＤ変換器の比較電圧を補正し、最上位ビットの出力と次のビットの出力とが同時に同じ出力となる期間が互いに等しくなるようにＡＤ変換器の比較電圧を補正することにより、短時間でＡＤ変換器を校正することを可能とする。 As a result, the operation control unit controls the multiplexer to sequentially output a plurality of bits from the AD converter, and the operation control unit outputs the most significant bit output from the multiplexer during a high level and a low level. The AD converter comparison voltage is corrected so that they are equal to each other, and the AD converter comparison voltage is corrected so that the period in which the output of the most significant bit and the output of the next bit are simultaneously the same is equal to each other. This makes it possible to calibrate the AD converter in a short time.
また、図１等に示す実施例では、ＡＤ変換器１５がエッジ検出部１７、１８、１９及び２０にビット０〜３の出力”ＢＩＴ１０”、”ＢＩＴ１１”、”ＢＩＴ１２”及び”ＢＩＴ１３”をそれぞれ出力すると例示されているが、特にこれに限定されるものではなく、演算制御部が調整済みのＡＤ変換器の変換結果に基づきマルチプレクサを制御してＡＤ変換器からの各ビットの出力を選択してそれぞれ出力させるものであっても構わない。
Further, in the embodiment shown in FIG. 1 and the like, the
例えば、演算制御部が調整済みのＡＤ変換器の変換結果に基づきマルチプレクサを制御してＡＤ変換器からの各ビットの出力を選択してそれぞれ出力させる校正装置の実施例について図８を用いて説明する。図８は本発明に係るＡＤ変換器の校正システムの他の一例を示す構成図である。 For example, with reference to FIG. 8, an embodiment of a calibration apparatus in which an arithmetic control unit controls a multiplexer based on a conversion result of an AD converter that has been adjusted to select and output each bit output from the AD converter will be described with reference to FIG. To do. FIG. 8 is a block diagram showing another example of the AD converter calibration system according to the present invention.
図８において２７はアナログ信号をデジタル信号に変換する１ビットＡＤ変換部と、１ビットＡＤ変換部の出力を再びアナログ信号に変換する１ビットＤＡ変換部と、この１ビットＤＡ変換部の出力をアナログ信号から減算する減算部とを複数段カスケード接続して構成され校正済みで比較電圧のずれが無いＡＤ変換器、２８はマルチプレクサ制御回路である。図８において１４、１５、１６、１７、２１、２５及び２６は図７と同一符号を付してある。また、説明を簡単にするために、ＡＤ変換器２７は従来例に示したＡＤ変換器と同様の構成でアナログ信号を４ビットのデジタル信号に変換するものとする。さらに、図８はＡＤ変換器２７及びマルチプレクサ制御回路２８以外の構成は図７と同じ構成であるため説明を適宜省略する。 In FIG. 8, reference numeral 27 denotes a 1-bit AD converter that converts an analog signal into a digital signal, a 1-bit DA converter that converts the output of the 1-bit AD converter again into an analog signal, and the output of the 1-bit DA converter. An AD converter configured by cascading a plurality of subtractors for subtracting from an analog signal and having no deviation in comparison voltage, and 28 is a multiplexer control circuit. In FIG. 8, 14, 15, 16, 17, 21, 25 and 26 are assigned the same reference numerals as in FIG. For simplicity of explanation, the AD converter 27 converts an analog signal into a 4-bit digital signal with the same configuration as the AD converter shown in the conventional example. 8 is the same as that shown in FIG. 7 except for the AD converter 27 and the multiplexer control circuit 28, and the description thereof will be omitted as appropriate.
校正装置１６は、マルチプレクサ２６、エッジ検出部１７、時間測定部２１、演算制御部２５、ＡＤ変換器２７及びマルチプレクサ制御回路２８から構成される。
The
図８に示す正弦波のアナログ信号”ＳＮ１３０”は信号発生器１４の出力端子からＡＤ変換器２７の入力端子に入力される。
A sine wave analog signal “SN 130” shown in FIG. 8 is input from the output terminal of the
ＡＤ変換器２７の出力端子からビット０〜３の出力（図示せず）がマルチプレクサ制御回路２８の入力端子にそれぞれ入力される。また、マルチプレクサ制御回路２８の制御出力端子はマルチプレクサ２６の制御端子に接続される。
The outputs (not shown) of
また、マルチプレクサ制御回路２８には、予めＡＤ変換器２７からのビット０〜３の出力の組み合わせとその立ち上がり及び立ち下がりエッジが出現するタイミングに基づいて、マルチプレクサ２６を制御してＡＤ変換器１５のビット０〜３の出力を選択して切り替えるといったロジックが組み込まれる（例えば、ＡＤ変換器２７のビット０〜３の出力が全てハイレベルとなる期間の立ち上がりエッジが出現するタイミングをマルチプレクサ２６にビット０を出力させるように切り替える、等）。
The multiplexer control circuit 28 controls the multiplexer 26 based on the combination of the output of
ここで、図８に示す演算制御部が校正済みのＡＤ変換器の変換結果に基づきマルチプレクサを制御してＡＤ変換器からの各ビットの出力を選択してそれぞれ出力させる校正装置の動作について図９を用いて説明する。図９は本発明に係る校正装置のマルチプレクサを制御する動作を説明する説明図である。また図８はＡＤ変換器２７及びマルチプレクサ制御回路２８以外の動作は図７と同じ動作であるため説明を適宜省略する。 Here, the operation of the calibration apparatus shown in FIG. 8 controls the multiplexer based on the conversion result of the calibrated AD converter to select and output the output of each bit from the AD converter. Will be described. FIG. 9 is an explanatory diagram for explaining the operation of controlling the multiplexer of the calibration apparatus according to the present invention. In FIG. 8, the operations other than the AD converter 27 and the multiplexer control circuit 28 are the same as those in FIG.
信号発生器１４は、図８に示す正弦波のアナログ信号”ＳＮ１３０”をＡＤ変換器１５の入力端子及びＡＤ変換器２７の入力端子にそれぞれ出力する。
The
特に図示して説明しないが、ＡＤ変換器２７は、予め補正された比較電圧（図示せず）に基づいて、アナログ信号”ＳＮ１３０”の電圧をデジタル信号に変換し、マルチプレクサ制御回路２８に出力する。 Although not specifically illustrated and described, the AD converter 27 converts the voltage of the analog signal “SN130” into a digital signal based on a preliminarily corrected comparison voltage (not shown), and outputs the digital signal to the multiplexer control circuit 28. .
ちなみに、ＡＤ変換器２７は、予め比較電圧が補正されているので理想のアナログ／デジタル変換が行われ、ビット３の出力がハイレベル及びローレベルとなる期間、ビット０〜２の出力のいずれか一つとこのビット出力よりも全ての上位のビットの出力とが同時にハイレベル若しくはローレベルとなる期間が互いにそれぞれ等しく、且つ、これらの期間の立ち上がり及び立ち下がりエッジのタイミング（以下、遷移時間）は理想のタイミングとなる。
Incidentally, since the comparison voltage is corrected in advance, the AD converter 27 performs ideal analog / digital conversion, and during the period when the output of the
また、マルチプレクサ制御回路２８は、ＡＤ変換器２７から出力されるビット０〜３の出力の理想の遷移時間に基づいて、ＡＤ変換器２７の理想の遷移時間の近傍をマルチプレクサ２６を制御してビット０〜３の出力を選択して切り替えＡＤ変換器１５の未校正の遷移時間を測定する期間（以下、エッジ測定期間）としてそれぞれ求める。
Further, the multiplexer control circuit 28 controls the multiplexer 26 to control the vicinity of the ideal transition time of the AD converter 27 based on the ideal transition time of the output of
例えば、図９に示すように、マルチプレクサ制御回路２８は、ＡＤ変換器２７の出力に基づいて、ビット３の出力”ＢＩＴ３３”がハイレベル及びローレベルに切り換わる理想の遷移時刻”ＴＭ１００”、”ＴＭ１０７”及び”ＴＭ１１４”に基づきビット３のエッジ測定期間”ＩＴ１００”、”ＩＴ１０６”及び”ＩＴ１１２”をそれぞれ求める。
For example, as shown in FIG. 9, the multiplexer control circuit 28, based on the output of the AD converter 27, the ideal transition time “TM100”, “when the output“ BIT33 ”of the
同様に、マルチプレクサ制御回路２８は、ＡＤ変換器２７の出力に基づいて、ビット２及びビット３の出力”ＢＩＴ３２”及び”ＢＩＴ３３”が全てハイレベル若しくはローレベルに切り換わる理想の遷移時刻”ＴＭ１０１”、”ＴＭ１０６”、”ＴＭ１０８”及び”ＴＭ１１３”に基づきビット２のエッジ測定期間”ＩＴ１０１”、”ＩＴ１０５”、”ＩＴ１０７”及び”ＩＴ１１１”をそれぞれ求める。
Similarly, the multiplexer control circuit 28, based on the output of the AD converter 27, the ideal transition time “TM101” when the outputs “BIT32” and “BIT33” of the
また同様に、マルチプレクサ制御回路２８は、ＡＤ変換器２７の出力に基づいて、ビット１、ビット２及びビット３の出力”ＢＩＴ３１”、”ＢＩＴ３２”及び”ＢＩＴ３３”が全てハイレベル若しくはローレベルに切り換わる理想の遷移時刻”ＴＭ１０２”、”ＴＭ１０５”、”ＴＭ１０９”及び”ＴＭ１１２”に示すビット１の理想の遷移時間に基づきビット１のエッジ測定期間”ＩＴ１０２”、”ＩＴ１０４”、”ＩＴ１０８”及び”ＩＴ１１０”をそれぞれ求める。
Similarly, based on the output of the AD converter 27, the multiplexer control circuit 28 switches all the outputs “BIT31”, “BIT32” and “BIT33” of
また同じように、マルチプレクサ制御回路２８は、ＡＤ変換器２７の出力に基づいて、ビット０〜３の出力”ＢＩＴ３０”、”ＢＩＴ３１”、”ＢＩＴ３２”及び”ＢＩＴ３３”が全てハイレベル若しくはローレベルに切り換わる理想の遷移時刻”ＴＭ１０３”、”ＴＭ１０４”、”ＴＭ１１０”及び”ＴＭ１１１”に示すビット０の理想の遷移時間に基づきビット０のエッジ測定期間”ＩＴ１０３”及び”ＩＴ１０９”をそれぞれ求める。
Similarly, the multiplexer control circuit 28 sets all the outputs “BIT30”, “BIT31”, “BIT32” and “BIT33” of
そして、マルチプレクサ制御回路２８は、これらのエッジ測定期間に基づいてマルチプレクサ２６を制御しＡＤ変換器１５からビット０〜３の出力”ＢＩＴ３０”、”ＢＩＴ３１”、”ＢＩＴ３２”及び”ＢＩＴ３３”を切り替えてエッジ検出部１７にそれぞれ出力させる。
The multiplexer control circuit 28 controls the multiplexer 26 based on these edge measurement periods, and switches the outputs “BIT30”, “BIT31”, “BIT32”, and “BIT33” of
例えば、マルチプレクサ制御回路２８はマルチプレクサ２６を制御して、ビット３のエッジ測定期間”ＩＴ１００”、”ＩＴ１０６”及び”ＩＴ１１２”ではビット３の出力”ＢＩＴ３３”をエッジ検出部１７にそれぞれ出力し、ビット２のエッジ測定期間”ＩＴ１０１”、”ＩＴ１０５”、”ＩＴ１０７”及び”ＩＴ１１１”ではビット２の出力”ＢＩＴ３２”をエッジ検出部１７にそれぞれ出力し、ビット１のエッジ測定期間”ＩＴ１０２”、”ＩＴ１０４”、”ＩＴ１０８”及び”ＩＴ１１０”ではビット１の出力”ＢＩＴ３１”をエッジ検出部１７にそれぞれ出力し、ビット０のエッジ測定期間”ＩＴ１０３”及び”ＩＴ１０９”ではビット０の出力”ＢＩＴ３０”をエッジ検出部１７にそれぞれ出力する。
For example, the multiplexer control circuit 28 controls the multiplexer 26 to output the
このように、マルチプレクサ制御回路２８がビット０〜３のエッジ測定期間に基づきマルチプレクサ２６を制御してＡＤ変換器１５のビット０〜３の出力を選択して切り替えてエッジ検出部１７にそれぞれ出力させるので、ＡＤ変換器１５のビット０〜３の出力”ＢＩＴ３０”、”ＢＩＴ３１”、”ＢＩＴ３２”及び”ＢＩＴ３３”が図９に示す正弦波のアナログ信号”ＳＮ１３０”の１周期内で順次切り替えられて出力されることになる。
In this way, the multiplexer control circuit 28 controls the multiplexer 26 based on the edge measurement period of
エッジ検出部１７は、マルチプレクサ２６からビット０〜３の出力”ＢＩＴ３０”、”ＢＩＴ３１”、”ＢＩＴ３２”及び”ＢＩＴ３３”の立ち上がり及び立ち下がりエッジをそれぞれ検出し、検出結果を時間測定部２１にそれぞれ出力する。
The edge detection unit 17 detects the rising and falling edges of the outputs “BIT30”, “BIT31”, “BIT32”, and “BIT33” of the
時間測定部２１は、エッジ検出部１７の検出結果に基づき、ビット０〜３の出力”ＢＩＴ３０”、”ＢＩＴ３１”、”ＢＩＴ３２”及び”ＢＩＴ３３”のそれぞれがハイレベルとなる期間及びローレベルとなる期間を測定し、演算制御部２５に出力する。
Based on the detection result of the edge detection unit 17, the
演算制御部２５は、図１及び図２の校正装置の動作説明にて述べたように、時間測定部２１の測定結果に基づいて、ビット３の出力がハイレベルとなる期間”ｔ１”及びローレベルとなる期間”ｔ２”が互いに等しくなるように比較電圧を補正する制御信号”ＣＳ１３０”をＡＤ変換器１５に出力する。
As described in the explanation of the operation of the calibration device in FIGS. 1 and 2, the arithmetic control unit 25 is based on the measurement result of the
そして、ＡＤ変換器１５は、第１ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する制御信号”ＣＳ１３０”に基づいて期間”ｔ１”と期間”ｔ２”とが等しくなるように第１ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する。
Then, the
すなわち、ＡＤ変換器１５は、ＡＤ変換器の最上位ビット整定出力のハイレベル期間（ｔ１）とローレベル期間（ｔ２）とが一致するように、第１ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正することになる。
That is, the
同様に、演算制御部２５は、時間測定部２１の測定結果に基づいてＡＤ変換器１５からのビット０〜２の出力のいずれか一つとこのビット出力よりも全ての上位のビットの出力とが同時にハイレベル及びローレベルとなる期間が互いに等しくなるように図８中”ＣＳ１３０”に示す第２〜４ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する制御信号をそれぞれＡＤ変換器１５に出力する。
Similarly, the arithmetic control unit 25 determines whether any one of the outputs of the
ＡＤ変換器１５は、比較電圧を補正する制御信号”ＣＳ１３０”に基づいてビット０〜２の出力の比較電圧をそれぞれ補正する。
The
つまり、ＡＤ変換器１５は、ＡＤ変換器のビット２〜０整定出力のハイレベル期間（ｔ３、または、ｔ５、ｔ７）とローレベル期間（ｔ４、または、ｔ６、ｔ８）とが一致するように、第２〜４ステージの１ビットＡＤ変換部（図示せず）の比較電圧をそれぞれ補正することになる。
That is, the
この結果、マルチプレクサ制御回路が第１のＡＤ変換器の出力から求められたエッジ測定期間に従いマルチプレクサを制御して第２のＡＤ変換器の複数のビットを選択して切り替えて出力させ、演算制御部が第２のＡＤ変換器の最上位ビットの出力がハイレベル及びローレベルとなる期間が等しくなるように第２のＡＤ変換器の比較電圧を補正し、最上位ビットの出力と次のビットの出力とが同時に同じ出力となる期間が互いに等しくなるように第２のＡＤ変換器の比較電圧を補正することにより、短時間でＡＤ変換器を校正することを可能とする。 As a result, the multiplexer control circuit controls the multiplexer in accordance with the edge measurement period obtained from the output of the first AD converter, selects a plurality of bits of the second AD converter, and outputs the selected bits. Corrects the comparison voltage of the second AD converter so that the period in which the output of the most significant bit of the second AD converter is at the high level and the low level is equal, and the output of the most significant bit and the next bit are It is possible to calibrate the AD converter in a short time by correcting the comparison voltage of the second AD converter so that the period when the output becomes the same output at the same time becomes equal to each other.
また、マルチプレクサ制御回路がマルチプレクサを制御してエッジ測定期間に基づき第２のＡＤ変換器の複数のビットの出力を順次切り替えて出力させることにより、ＡＤ変換器の複数のビットの出力が正弦波のアナログ信号の１周期内で順次切り替えられて出力されるので、従来の校正システムよりも短時間でＡＤ変換器を校正することが可能となる。 In addition, the multiplexer control circuit controls the multiplexer to sequentially switch the output of the plurality of bits of the second AD converter based on the edge measurement period, so that the output of the plurality of bits of the AD converter is a sine wave. Since the analog signals are sequentially switched and output within one period of the analog signal, the AD converter can be calibrated in a shorter time than the conventional calibration system.
また、図１等に示す実施例では、ＡＤ変換器１５に正弦波のアナログ信号が入力されると例示されているが、特にこれに限定されるものではなく、アナログ信号は三角波であっても構わない。
Further, in the embodiment shown in FIG. 1 and the like, it is exemplified that a sine wave analog signal is input to the
また、図１等に示す実施例では、演算制御部２５は、ＡＤ変換器１５の比較電圧を４ビット全てについてそれぞれ補正すると例示されているが、特にこれに限定されるものではなく、演算制御部２５は最上位ビットのみ比較電圧を補正するものであっても構わない。
In the embodiment shown in FIG. 1 and the like, the arithmetic control unit 25 is exemplified as correcting the comparison voltage of the
また、図１等に示す実施例では、演算制御部２５は、ＡＤ変換器１５の比較電圧を４ビット全てについてそれぞれ補正すると例示されているが、特にこれに限定されるものではなく、演算制御部２５は最上位ビット及び次のビットの比較電圧を補正するものあっても構わない。
In the embodiment shown in FIG. 1 and the like, the arithmetic control unit 25 is exemplified as correcting the comparison voltage of the
また、図１等に示す実施例では、ＡＤ変換器１５はアナログ信号を４ビットのデジタル信号に変換すると例示されているが、特にこれに限定されるものではなく、１ビット以上のデジタル信号に変換するものであっても構わない。
In the embodiment shown in FIG. 1 and the like, the
また、図１等に示す実施例では、エッジ検出部１７、１８、１９及び２０が各ビットの出力の立ち上がりエッジ及び立ち下がりエッジをそれぞれ検出すると例示されているが、特にこれに限定されるものではなく、ＡＤ変換器からのビットの出力の立ち上がりエッジ及び立下りエッジをそれぞれ検出できるものであれば１個以上のエッジ検出部から構成されるものであっても構わない。
Further, in the embodiment shown in FIG. 1 and the like, it is exemplified that the
言い換えれば、ＡＤ変換器からの出力がＮビットである場合に、Ｎビットの出力のエッジを検出するためにＮ個のエッジ検出部から構成されるものであっても構わないし、また、Ｎビットの出力のエッジをそれぞれ検出できるのであれば、エッジ検出部の個数はＮ個にこだわるものではなく、Ｎ個以上、若しくは、Ｎ個以下のエッジ検出部の個数から構成されるものであっても構わない。 In other words, when the output from the AD converter is N bits, it may be composed of N edge detectors for detecting the edge of the N-bit output, and N bits The number of edge detection units is not limited to N, but may be composed of N or more or N or less edge detection units. I do not care.
また、本発明のＡＤ変換器の校正システムは、信号発生器１４からのアナログ信号がＡＤ変換器１５の内部回路に用いられる素子のばらつきなどによりゲイン誤差が発生する場合には、このアナログ信号のゲイン調整ができるものであってもよい。
Further, the AD converter calibration system of the present invention is such that when the analog signal from the
以下、アナログ信号のゲイン調整が可能なＡＤ変換器の校正システムの説明をする。図１０は本発明に係るＡＤ変換器の校正システムの一実施例を示す構成図である。図１０において２９は既知の基準信号に基づいて、最上位ビットの出力と次のビットの出力が同時に同じ出力とならない期間や、最上位ビットの出力とそれ以降のビットの出力が同時に全て同じ出力とならない期間、すなわち、各ビットにおけるビット出力が整定出力ではない期間（以下、これらの期間を非整定出力期間という）が、既知の基準信号の非整定出力期間と等しくなるようにＡＤ変換器を補正するゲイン調整部である。 The AD converter calibration system capable of adjusting the gain of an analog signal will be described below. FIG. 10 is a block diagram showing an embodiment of the AD converter calibration system according to the present invention. In FIG. 10, reference numeral 29 denotes a period in which the output of the most significant bit and the output of the next bit are not simultaneously the same based on a known reference signal, or the output of the most significant bit and the subsequent bits are all the same simultaneously. The AD converter is set so that a period during which the bit output is not a settling output (hereinafter, these periods are referred to as non-settling output periods) is equal to a non-settling output period of a known reference signal. It is a gain adjustment part to correct.
図１０において１４、１５、１６、１７、１８、１９、２０、２１、２２、２３、２４及び２５は図２と同一符号を付してある。図１０はゲイン調整部以外の構成は図２と同じ構成であるため説明を適宜省略する。 10, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23, 24, and 25 are assigned the same reference numerals as in FIG. FIG. 10 has the same configuration as that of FIG.
校正装置１６は、エッジ検出部１７〜２０、時間測定部２１、演算制御部２５、ゲイン調整部２９から構成される。なお、図１０のように演算制御部２５はゲイン調整部２９を含むものであってよい。また、校正装置１６のゲイン調整部２９はＡＤ変換器１５を校正するために予め既知の基準信号に関する電圧及び周期などの諸特性や非整定出力期間などの情報を有している。
The
図１０に示す正弦波のアナログ信号”ＳＮ１４０”は信号発生器１４の出力端子からＡＤ変換器１５の入力端子に入力される。ＡＤ変換器１５の出力端子からビット０〜３の出力”ＢＩＴ１０”、”ＢＩＴ１１”、”ＢＩＴ１２”及び”ＢＩＴ１３”がエッジ検出部１７〜２０の入力端子にそれぞれ入力される。
A sinusoidal analog signal “SN140” shown in FIG. 10 is input from the output terminal of the
エッジ検出部１７〜２０の出力端子は時間測定部２１〜２４の入力端子とそれぞれ接続される。時間測定部２１〜２４の出力端子と演算制御部２５の入力端子はそれぞれ接続される。また、制御信号”ＣＳ１１０”は演算制御部２５の制御出力端子からＡＤ変換器１５の制御端子に入力される。
The output terminals of the edge detection units 17 to 20 are connected to the input terminals of the
ところで、ＡＤ変換器１５は、従来例で説明したようにステージごとに減算部を備えていて、これら減算部は、減算して得られた残差信号を増幅するアンプをそれぞれ有している。
Incidentally, the
図１１は図１０のＡＤ変換器の構成図である。図１１において３０、３１、３２は減算して得られた残差信号を増幅するアンプである。４、５、６、７、８、９、１０、１１、１２、１３は図１５と同一符号を付してある。図１１において２は図１０と同一符号を付してある。図１１はアンプ３０〜３２以外の構成は図１５と同じ構成であるため説明を適宜省略する。 FIG. 11 is a block diagram of the AD converter of FIG. In FIG. 11, reference numerals 30, 31, and 32 denote amplifiers that amplify the residual signal obtained by subtraction. 4, 5, 6, 7, 8, 9, 10, 11, 12, and 13 are assigned the same reference numerals as in FIG. In FIG. 11, 2 is given the same reference numeral as FIG. 11 has the same configuration as that of FIG. 15 except for the amplifiers 30 to 32, and the description thereof will be omitted as appropriate.
減算部６の出力端子はアンプ３０を介して１ビットＡＤ変換部７の入力端子及び減算部９の加算入力端子にそれぞれ接続される。減算部９の出力端子はアンプ３１を介して１ビットＡＤ変換部１０の入力端子及び減算部１２の加算入力端子にそれぞれ接続され、減算部１２の出力端子はアンプ３２を介して１ビットＡＤ変換部１３の入力端子にそれぞれ接続される。
The output terminal of the
たとえば、減算部６は図１５に示すアナログ信号”ＳＮ１００”から１ビットＤＡ変換部５から出力されるアナログ信号を減算して第１の残差信号（図示せず）を求め、この残差信号はアンプ（図示せず）で増幅されて第２ステージ１０１を構成する１ビットＡＤ変換部７及び減算部９にそれぞれ出力される。
For example, the
減算部９は第１の残差信号（図示せず）から１ビットＤＡ変換部８から出力されるアナログ信号を減算して第２の残差信号（図示せず）を求め、この残差信号はアンプ（図示せず）で増幅されて第３ステージ１０２を構成する１ビットＡＤ変換部１０及び減算部１２にそれぞれ出力される。
The
減算部１２は第２の残差信号（図示せず）から１ビットＤＡ変換部１１から出力されるアナログ信号を減算して第３の残差信号（図示せず）を求め、この残差信号はアンプ（図示せず）で増幅されて１ビットＡＤ変換部１３に出力される。
The
図１２〜図１４はＡＤ変換器に入力するアナログ信号のゲインが変動する場合の校正システムの動作を説明する説明図である。ＡＤ変換器１５の内部の詳細な動作は図２と同様であるので、ここでの説明を省略する。
12 to 14 are explanatory diagrams for explaining the operation of the calibration system when the gain of the analog signal input to the AD converter varies. Since the detailed operation inside the
信号発生器１４は、図１０に示す正弦波のアナログ信号”ＳＮ１４０”をＡＤ変換器１５の入力端子に出力する。
The
この信号発生部１４から入力されるアナログ信号は、ＡＤ変換器１５の内部回路に用いられる素子のばらつきなど（たとえば、アンプの増幅率にばらつきがあるなど）によりゲイン誤差が発生する（電圧の振幅が変動する）ことがある。
The analog signal input from the
たとえば、図１２に示すように、ＡＤ変換器１５に入力されたアナログ信号”ＳＮ１４１”はＡＤ変換器１５の素子のばらつきによりゲイン誤差が生じ基準信号”ＢＳＮ１００”よりも振幅が小さくなる。
For example, as shown in FIG. 12, the analog signal “SN141” input to the
ＡＤ変換器１５は、アナログ信号”ＳＮ１４０”の電圧と予め設定された比較電圧（図示せず）とに基づいてビット０〜３の出力”ＢＩＴ１０”、”ＢＩＴ１１”、”ＢＩＴ１２”及び”ＢＩＴ１３”をエッジ検出部１７〜２０にそれぞれ出力する。
The
また、エッジ検出部１７、１８、１９及び２０は、ビット０〜３の出力”ＢＩＴ１０”、”ＢＩＴ１１”、”ＢＩＴ１２”及び”ＢＩＴ１３”の立ち上がり及び立ち下がりエッジを検出し、検出結果を時間測定部２１、２２、２３及び２４にそれぞれ出力する。
The
時間測定部２１、２２、２３及び２４は、エッジ検出部１７、１８、１９及び２０からの検出結果に基づき、ビット０〜３の出力”ＢＩＴ１０”、”ＢＩＴ１１”、”ＢＩＴ１２”及び”ＢＩＴ１３”がハイレベルとなる期間及びローレベルとなる期間をそれぞれ測定し演算制御部２５に出力する。
Based on the detection results from the
演算制御部２５は、時間測定部２１、２２、２３及び２４の測定結果に基づき、図２に示すビット０〜３の出力”ＢＩＴ１０”、”ＢＩＴ１１”、”ＢＩＴ１２”及び”ＢＩＴ１３”のいずれか一つとこのビット出力よりも全ての上位のビットの出力とが同時にハイレベルとなる期間及びローレベルとなる期間をビット０〜３の全てについてそれぞれ求める。
The arithmetic control unit 25 is one of the outputs “BIT10”, “BIT11”, “BIT12” and “BIT13” of
まず、演算制御部２５は、時間測定部２４の測定結果に基づき、ビット３の出力がハイレベルとなる期間及びローレベルとなる期間をそれぞれ求める。
First, the arithmetic control unit 25 obtains a period during which the output of the
例えば、図１２に示すように、演算制御部２５は、アナログ信号の電圧がビット３の出力を遷移させる比較電圧よりも大きくなりビット３の出力がハイレベルとなる期間”ｔ１１”、アナログ信号の電圧がビット３の出力を遷移させる比較電圧よりも小さくなりビット３の出力がローレベルとなる期間”ｔ１２”をそれぞれ求める。
For example, as illustrated in FIG. 12, the arithmetic control unit 25 performs a period “t11” in which the voltage of the analog signal is higher than the comparison voltage for transitioning the output of the
演算制御部２５は、求められた期間”ｔ１１”と期間”ｔ１２”とを比較し、期間”ｔ１１”と期間”ｔ１２”とが異なる場合に、図１０に示す第１ステージの１ビットＡＤ変換部４の比較電圧を補正する制御信号”ＣＳ１１０”をＡＤ変換器１５に出力する。
The arithmetic control unit 25 compares the obtained period “t11” with the period “t12”, and when the period “t11” and the period “t12” are different, the first stage 1-bit AD conversion shown in FIG. The control signal “CS110” for correcting the comparison voltage of the
つまり、ＡＤ変換器１５は、ＡＤ変換器の最上位ビット整定出力のハイレベル期間（ｔ１１）とローレベル期間（ｔ１２）とが一致するように、第１ステージの１ビットＡＤ変換部４の比較電圧を補正することになる。
That is, the
このため、ＡＤ変換器１５が図１０に示す制御信号”ＣＳ１１０”に基づいて期間”ｔ１１”と期間”ｔ１２”とが等しくなるように第１ステージの１ビットＡＤ変換部４の比較電圧を補正することにより、ＡＤ変換器１５は理想の基準電圧でビット３の出力を遷移させることが可能となる。
For this reason, the
次に、演算制御部２５は、期間”ｔ１１”及び期間”ｔ１２”、時間測定部２３及び２４の測定結果に基づいて、ビット２の出力とビット３の出力とが同時にハイレベルとなる期間及びローレベルとなる期間をそれぞれ求める。
Next, based on the measurement results of the period “t11” and the period “t12” and the time measurement units 23 and 24, the arithmetic control unit 25 sets the period in which the output of the
例えば、図１３に示すように、演算制御部２５はビット２の出力とビット３の出力とが同時にハイレベルとなる期間”ｔ１３”、ビット２の出力とビット３の出力が同時にローレベルとなる期間”ｔ１５”をそれぞれ求める。
For example, as shown in FIG. 13, the arithmetic control unit 25 is a period “t13” in which the output of
演算制御部２５は、求められた期間”ｔ１３”と期間”ｔ１５”とを比較し、期間”ｔ１３”と期間”ｔ１５”とが異なる場合に、図１０に示す第２ステージの１ビットＡＤ変換部７の比較電圧を補正する制御信号”ＣＳ１１０”をＡＤ変換器１５に出力する。
The arithmetic control unit 25 compares the obtained period “t13” with the period “t15”, and if the period “t13” and the period “t15” are different, the second stage 1-bit AD conversion shown in FIG. A control signal “CS110” for correcting the comparison voltage of the
いいかえれば、ＡＤ変換器１５は、ＡＤ変換器のビット２整定出力のハイレベル期間（ｔ１３）とローレベル期間（ｔ１５）とが一致するように、第２ステージの１ビットＡＤ変換部７の比較電圧を補正することになる。
In other words, the
また、ゲイン調整部２９は、期間”ｔ１３”及び期間”ｔ１５”、時間測定部２３及び２４の測定結果に基づいて、ビット２の出力とビット３の出力とが同時にハイレベル及びローレベルとならない期間”ｔ１４”（以下、非整定出力期間という）を求める。
Further, the gain adjusting unit 29 does not simultaneously set the output of
ゲイン調整部２９は、求められた非整定出力期間”ｔ１４”と予め記憶している既知の基準信号の非整定出力期間（例えば、図１３の期間”ｔ１４ａ”）とを比較し、期間”ｔ１４”と期間”ｔ１４ａ”とが異なる場合に、図１０に示す第１ステージの減算部６に備えられたアンプ３０の増幅率を補正する制御信号”ＣＳ１１０”をＡＤ変換器１５に出力する。
The gain adjusting unit 29 compares the obtained non-settling output period “t14” with the previously stored non-settling output period of the reference signal (for example, the period “t14a” in FIG. 13), and determines the period “t14”. When the period “t14a” is different from the period “t14a”, the control signal “CS110” for correcting the amplification factor of the amplifier 30 provided in the
このため、ＡＤ変換器１５が図１０に示す制御信号”ＣＳ１１０”に基づいて期間”ｔ１３”と期間”ｔ１４”とが等しくなるように第２ステージの１ビットＡＤ変換部７の比較電圧を補正することにより、ＡＤ変換器１５は理想の基準電圧でビット２の出力を遷移させることができる。
Therefore, the
また、ＡＤ変換器１５が図１０に示す制御信号”ＣＳ１１０”に基づいて非整定出力期間”ｔ１４”と既知の基準信号の非整定出力期間”ｔ１４ａ”とが等しくなるように第１ステージの減算部６に備えられたアンプ３０の増幅率を補正することにより、ＡＤ変換器１５に入力するアナログ信号のゲイン調整ができる。
Further, the
また、特に図示して説明しないが、演算制御部２５は、期間”ｔ１３”及び期間”ｔ１５”、時間測定部２２及び２３、２４の測定結果に基づいて、ビット１の出力とビット２及びビット３の出力とが同時にハイレベルとなる期間（期間”ｔ１６”）及びローレベルとなる期間（期間”ｔ１８”）をそれぞれ求めて比較し、各期間が互いに異なる場合は、図１０に示す第３ステージの１ビットＡＤ変換部１０の比較電圧を補正する制御信号”ＣＳ１１０”をＡＤ変換器１５に出力する。
Although not specifically illustrated and described, the arithmetic control unit 25 outputs the output of
すなわち、ＡＤ変換器１５は、ＡＤ変換器のビット１整定出力のハイレベル期間（ｔ１６）とローレベル期間（ｔ１８）とが一致するように、第３ステージの１ビットＡＤ変換部１０の比較電圧を補正することになる。
That is, the
ゲイン調整部２９は、期間”ｔ１６”及び期間”ｔ１８”、時間測定部２２、２３及び２４の測定結果に基づき、ビット１の出力とビット２及びビット３の出力とが同時にハイレベル及びローレベルとならない期間”ｔ１７”（非整定出力期間）を求め、予め記憶している既知の基準信号の非整定出力期間（例えば期間”ｔ１７ａ”）と比較し、各期間が互いに異なる場合は、図１０に示す第２ステージの減算部９に備えられたアンプ３１の増幅率を補正する制御信号”ＣＳ１１０”をＡＤ変換器１５に出力する。
Based on the measurement results of the period “t16” and the period “t18” and the
このため、ＡＤ変換器１５が図１０に示す制御信号”ＣＳ１１０”に基づいて期間”ｔ１６”と期間”ｔ１８”とが等しくなるように第３ステージの１ビットＡＤ変換部１０の比較電圧を補正することにより、ＡＤ変換器１５は理想の基準電圧でビット１の出力を遷移させることができる。
For this reason, the
また、ＡＤ変換器１５が図１０に示す制御信号”ＣＳ１１０”に基づいて非整定出力期間”ｔ１７”と既知の基準信号の非整定出力期間”ｔ１７ａ”とが等しくなるように第２ステージの減算部９に備えられたアンプ３１の増幅率を補正することにより、ＡＤ変換器１５に入力するアナログ信号のゲイン調整ができる。
Further, the
さらに、演算制御部２５は、期間”ｔ１６”及び期間”ｔ１８”、時間測定部２１及び２２、２３、２４の測定結果に基づいて、ビット０の出力とビット１及びビット２、ビット３の出力とが同時にハイレベルとなる期間（期間”ｔ１９”）及びローレベルとなる期間（期間”ｔ２１”）をそれぞれ求めて比較し、各期間が互いに異なる場合は、図１０に示す第４ステージの１ビットＡＤ変換部１３の比較電圧を補正する制御信号”ＣＳ１１０”をＡＤ変換器１５に出力する。
Further, the arithmetic control unit 25 outputs the output of
つまり、ＡＤ変換器１５は、ＡＤ変換器のビット０整定出力のハイレベル期間（ｔ１９）とローレベル期間（ｔ２１）とが一致するように、第４ステージの１ビットＡＤ変換部１３の比較電圧を補正することになる。
That is, the
ゲイン調整部２９は、期間”ｔ１９”及び期間”ｔ２１”、時間測定部２１、２２、２３及び２４の測定結果に基づいて、ビット０の出力とビット１及びビット２、ビット３の出力とが同時にハイレベル及びローレベルとならない期間”ｔ２０”（非整定出力期間）を求めて、予め記憶している既知の基準信号の非整定出力期間（たとえば期間”ｔ２０ａ”）と比較し、各期間が互いに異なる場合は、図１０に示す第３ステージの減算部１２に備えられたアンプ３２の増幅率を補正する制御信号”ＣＳ１１０”をＡＤ変換器１５に出力する。
Based on the measurement results of the period “t19” and the period “t21” and the
このため、ＡＤ変換器１５が図１０に示す制御信号”ＣＳ１１０”に基づいて期間”ｔ１９”と期間”ｔ２１”とが等しくなるように第４ステージの１ビットＡＤ変換部１３の比較電圧を補正することにより、ＡＤ変換器１５は理想の基準電圧でビット０の出力を遷移させることができる。
For this reason, the
また、ＡＤ変換器１５が図１０に示す制御信号”ＣＳ１１０”に基づいて非整定出力期間”ｔ２０”と既知の基準信号の非整定出力期間”ｔ２０ａ”とが等しくなるように第３ステージの減算部１２に備えられたアンプ３２の増幅率を補正することにより、ＡＤ変換器１５に入力するアナログ信号のゲイン調整ができる。
Further, the
一方、図１４に示すように、ＡＤ変換器１５に入力されるアナログ信号”ＳＮ１４２”はＡＤ変換器１５の素子のばらつきによりゲイン誤差が生じ基準信号”ＢＳＮ１００”よりも振幅が大きくなる場合も、上述と同様にゲイン調整部は非整定出力期間と既知の基準基準信号の非整定出力期間とが等しくなるように制御信号をＡＤ変換器１５に出力する。
On the other hand, as shown in FIG. 14, the analog signal “SN142” input to the
たとえば、ゲイン調整部２９は、ビット２の出力とビット３の出力とが同時にハイレベルとならない期間”ｔ１４ｂ”をそれぞれ求め、求められた期間”ｔ１４ｂ”と予め記憶している既知の基準信号の非整定出力期間（期間”ｔ１４ａ”）とを比較し、期間”ｔ１４ｂ”と期間”ｔ１４ａ”とが異なる場合に、図１０に示す第１ステージの減算部６に備えられたアンプ３０の増幅率を補正する制御信号”ＣＳ１１０”をＡＤ変換器１５に出力する。
For example, the gain adjustment unit 29 obtains a period “t14b” in which the output of
このため、ＡＤ変換器１５が図１０に示す制御信号”ＣＳ１１０”に基づいて非整定出力期間”ｔ１４ｂ”と既知の基準信号の非整定出力期間”ｔ１４ａ”とが等しくなるように第１ステージの減算部６に備えられたアンプ３０の増幅率を補正することにより、ＡＤ変換器１５に入力するアナログ信号のゲイン調整ができる。
For this reason, the
この結果、ＡＤ変換器の校正システムは、信号発生器１４からのアナログ信号がＡＤ変換器１５の内部回路に用いられる素子のばらつきなどによりゲイン誤差が発生する場合する場合であってもアナログ信号のゲイン調整ができるとともに、各比較電圧を補正することによって短時間でＡＤ変換器を校正することができる。
As a result, in the AD converter calibration system, even if the analog signal from the
１、１４ 信号発生器
２、１５、２７ ＡＤ変換器
３、１６ 校正装置
４、７、１０、１３ １ビットＡＤ変換部
５、８、１１ １ビットＤＡ変換部
６、９、１２ 減算部
１７、１８、１９、２０ エッジ検出部
２１、２２、２３、２４ 時間測定部
２５、２８ 演算制御部
２６ マルチプレクサ
２９ ゲイン調整部
３０、３１、３２ アンプ
１００、１０１、１０２、１０３ ステージ
DESCRIPTION OF
Claims (9)
正弦波若しくは三角波のアナログ信号を前記ＡＤ変換器へ出力する信号発生器と、
前記ＡＤ変換器の最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように第１段におけるＡＤ変換部の比較電圧を調整する校正装置、
を備えたことを特徴とするＡＤ変換器の校正システム。 An AD converter that converts an analog input signal into a digital signal; a DA converter that converts the output of the AD converter again into an analog signal; and a subtractor that subtracts the analog output of the DA converter from the analog input signal; In a calibration system for calibrating an AD converter configured by cascading multiple stages,
A signal generator for outputting a sine wave or triangular wave analog signal to the AD converter;
A calibration device for adjusting the comparison voltage of the AD converter in the first stage so that the high level period and the low level period of the most significant bit settling output of the AD converter coincide with each other;
An AD converter calibration system characterized by comprising:
正弦波若しくは三角波のアナログ信号を前記ＡＤ変換器へ出力する信号発生器と、
前記ＡＤ変換器の最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように第１段におけるＡＤ変換部の比較電圧を補正するとともに、次ビット整定出力のハイレベル期間とローレベル期間とが一致するように第２段におけるＡＤ変換部の比較電圧を調整する校正装置、
を備えたことを特徴とするＡＤ変換器の校正システム。 An AD converter that converts an analog input signal into a digital signal; a DA converter that converts the output of the AD converter again into an analog signal; and a subtractor that subtracts the analog output of the DA converter from the analog input signal; In a calibration system for calibrating an AD converter configured by cascading multiple stages,
A signal generator for outputting a sine wave or triangular wave analog signal to the AD converter;
The comparison voltage of the AD conversion unit in the first stage is corrected so that the high level period and the low level period of the most significant bit settling output of the AD converter coincide, and the high level period and the low level of the next bit settling output A calibration device that adjusts the comparison voltage of the AD conversion unit in the second stage so that the period coincides;
An AD converter calibration system characterized by comprising:
前記ＡＤ変換器の各ビット出力の立ち上がりエッジ及び立ち下がりエッジをそれぞれ検出する複数のエッジ検出部と、
前記複数のエッジ検出部の検出結果に基づき前記各ビット整定出力がハイレベル及びローレベルとなる期間をそれぞれ測定する複数の時間測定部と、
前記複数の時間測定部の測定結果に基づき前記最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第１段におけるＡＤ変換部の比較電圧を調整するとともに、次ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第２段におけるＡＤ変換部の比較電圧を調整する演算制御部と
から構成されることを特徴とする
請求項２記載のＡＤ変換器の校正システム。 The calibration device is
A plurality of edge detectors for detecting a rising edge and a falling edge of each bit output of the AD converter;
A plurality of time measuring units for measuring a period in which each bit settling output is at a high level and a low level based on detection results of the plurality of edge detection units;
Based on the measurement results of the plurality of time measurement units, the comparison voltage of the AD conversion unit in the first stage is adjusted so that the high level period and the low level period of the most significant bit settling output coincide with each other, and the next bit settling is performed 3. The AD converter according to claim 2, further comprising an arithmetic control unit that adjusts a comparison voltage of the AD conversion unit in the second stage so that an output high level period and a low level period coincide with each other. Calibration system.
前記ＡＤ変換器の各ビット出力を順次切り替えて出力するマルチプレクサと、
前記マルチプレクサの出力の立ち上がり及び立ち下がりエッジをそれぞれ検出するエッジ検出部と、
前記複数のエッジ検出部の検出結果に基づき前記各ビット整定出力がハイレベル及びローレベルとなる期間をそれぞれ測定する複数の時間測定部と、
前記マルチプレクサを制御して前記最上位ビットを出力させ前記時間測定部の測定結果に基づき前記最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第１段のＡＤ変換部の比較電圧を調整し、前記マルチプレクサを制御して前記最上位ビット及び次ビットを順次出力させ次ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第２段のＡＤ変換部の比較電圧を調整する演算制御部と
から構成されることを特徴とする
請求項２記載のＡＤ変換器の校正システム。 The calibration device is
A multiplexer that sequentially switches and outputs each bit output of the AD converter;
An edge detector for detecting rising and falling edges of the output of the multiplexer, and
A plurality of time measuring units for measuring a period in which each bit settling output is at a high level and a low level based on detection results of the plurality of edge detection units;
The first stage AD conversion unit controls the multiplexer to output the most significant bit so that a high level period and a low level period of the most significant bit settling output coincide with each other based on a measurement result of the time measurement unit. The AD converter of the second stage so that the most significant bit and the next bit are sequentially output by controlling the multiplexer and the high level period and the low level period of the next bit settling output coincide with each other. The AD converter calibration system according to claim 2, further comprising: an arithmetic control unit that adjusts the comparison voltage.
前記ＡＤ変換器の各ビット出力を順次切り替えて出力するマルチプレクサと、
前記ＡＤ変換器と同様にＡＤ変換部とＤＡ変換部と減算部が複数段カスケード接続されアナログ信号をデジタル信号に変換し複数のビットを出力する第２のＡＤ変換器と、
前記第２のＡＤ変換器の最上位ビット整定出力のハイレベル期間、ローレベル期間及び次ビット整定出力のハイレベル期間若しくはローレベル期間の立ち上がりエッジ及び立ち下がりエッジに基づいて求められたエッジ測定期間に従って前記マルチプレクサを制御して前記ＡＤ変換器から出力される前記最上位ビット及び次のビットを切り替えて出力させるマルチプレクサ制御回路と、
前記マルチプレクサの出力の立ち上がり及び立ち下がりエッジをそれぞれ検出するエッジ検出部と、
前記エッジ検出部の検出結果に基づき前記ＡＤ変換器から出力される前記各ビット整定出力がハイレベル及びローレベルとなる期間をそれぞれ測定する複数の時間測定部と、
前記複数の時間測定部の測定結果に基づき前記最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第１段のＡＤ変換部の比較電圧を調整するとともに、次ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第２段のＡＤ変換部の比較電圧を調整する演算制御部と
から構成されることを特徴とする
請求項２記載のＡＤ変換器の校正システム。 The calibration device is
A multiplexer that sequentially switches and outputs each bit output of the AD converter;
Similarly to the AD converter, the AD converter, the DA converter, and the subtractor are cascaded in a plurality of stages, a second AD converter that converts an analog signal into a digital signal and outputs a plurality of bits,
An edge measurement period obtained based on a high level period, a low level period of the most significant bit settling output of the second AD converter, and a rising edge and a falling edge of the high level period or low level period of the next bit settling output A multiplexer control circuit for controlling the multiplexer according to the above and switching and outputting the most significant bit and the next bit output from the AD converter;
An edge detector for detecting rising and falling edges of the output of the multiplexer, and
A plurality of time measuring units for measuring a period during which each bit set output output from the AD converter is at a high level and a low level based on a detection result of the edge detection unit;
Based on the measurement results of the plurality of time measuring units, the comparison voltage of the AD converter in the first stage is adjusted so that the high level period and the low level period of the most significant bit settling output coincide with each other, and the next bit settling is performed. 3. The AD converter according to claim 2, further comprising: an arithmetic control unit that adjusts a comparison voltage of the second-stage AD conversion unit so that an output high level period and a low level period coincide with each other. Calibration system.
正弦波若しくは三角波のアナログ信号を前記ＡＤ変換器へ出力する信号発生器と、
前記ＡＤ変換器の最上位の次のビットの非整定出力期間と予め求められた基準信号における最上位の次のビットの非整定出力期間とが等しくなるように前記ＡＤ変換器の第２段における増幅部の増幅率を調整する
校正装置と
を備えたことを特徴とするＡＤ変換器の校正システム。 An AD converter that converts an analog input signal into a digital signal; a DA converter that converts the output of the AD converter again into an analog signal; and a subtractor that subtracts the analog output of the DA converter from the analog input signal; In a calibration system for calibrating an AD converter configured by cascading a plurality of amplification units that amplify the output of the subtraction unit,
A signal generator for outputting a sine wave or triangular wave analog signal to the AD converter;
In the second stage of the AD converter, the non-settling output period of the most significant next bit of the AD converter is equal to the non-settling output period of the most significant next bit in the reference signal determined in advance. A calibration system for an AD converter, comprising: a calibration device that adjusts an amplification factor of an amplification unit.
正弦波若しくは三角波のアナログ信号を前記ＡＤ変換器へ出力する信号発生器と、
前記ＡＤ変換器の最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように第１段のＡＤ変換部の比較電圧を調整し、次ビット整定出力のハイレベル期間とローレベル期間とが一致するように第２段のＡＤ変換部の比較電圧を調整するとともに前記次ビットの非整定出力期間と前記基準信号における前記次ビットの非整定出力期間の出力とが等しくなるように前記ＡＤ変換器の第２段における増幅部の増幅率を調整する校正装置と
を備えたことを特徴とするＡＤ変換器の校正システム。 An AD converter that converts an analog input signal into a digital signal; a DA converter that converts the output of the AD converter again into an analog signal; and a subtractor that subtracts the analog output of the DA converter from the analog input signal; In a calibration system for calibrating an AD converter configured by cascading multiple stages,
A signal generator for outputting a sine wave or triangular wave analog signal to the AD converter;
The comparison voltage of the AD converter in the first stage is adjusted so that the high level period and the low level period of the most significant bit settling output of the AD converter coincide, and the high level period and the low level period of the next bit settling output And the comparison voltage of the second stage AD converter is adjusted so that the non-settling output period of the next bit is equal to the output of the non-settling output period of the next bit in the reference signal. A calibration system for an AD converter, comprising: a calibration device that adjusts the amplification factor of the amplification unit in the second stage of the AD converter.
前記ＡＤ変換器の各ビット出力の立ち上がりエッジ及び立ち下がりエッジをそれぞれ検出する複数のエッジ検出部と、
前記複数のエッジ検出部の検出結果に基づき前記各ビット整定出力のハイレベル期間及びローレベル期間、前記各ビットの非整定出力期間をそれぞれ測定する複数の時間測定部と、
前記複数の時間測定部の測定結果に基づき前記最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第１段のＡＤ変換部の比較電圧を調整し、次ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第２段のＡＤ変換部の比較電圧を調整するとともに次ビットの非整定出力期間と前記基準信号における次ビットの非整定出力期間とが一致するように前記ＡＤ変換器の第２段における増幅部の増幅率を調整する演算制御部と
から構成されることを特徴とする
請求項７記載のＡＤ変換器の校正システム。 The calibration device is
A plurality of edge detectors for detecting a rising edge and a falling edge of each bit output of the AD converter;
A plurality of time measuring units for measuring a high level period and a low level period of each bit settling output based on detection results of the plurality of edge detection units, and a non-settling output period of each bit,
Based on the measurement results of the plurality of time measuring units, the comparison voltage of the AD converter in the first stage is adjusted so that the high level period and the low level period of the most significant bit settling output coincide with each other, and the next bit settling output The comparison voltage of the AD converter in the second stage is adjusted so that the high level period and the low level period coincide with each other, and the non-settling output period of the next bit and the non-settling output period of the next bit in the reference signal are 8. The AD converter calibration system according to claim 7, further comprising: an arithmetic control unit that adjusts an amplification factor of the amplification unit in the second stage of the AD converter so as to match.
前記複数の時間測定部の測定結果に基づき前記次ビット以降の非整定出力期間と前記基準信号における前記次ビット以降の非整定出力期間が一致するように前記ＡＤ変換器の各段における増幅部の増幅率をそれぞれ調整することを特徴とする
請求項８記載のＡＤ変換器の校正システム。 The arithmetic control unit is
Based on the measurement results of the plurality of time measurement units, the non-settling output period after the next bit and the non-settling output period after the next bit in the reference signal coincide with each other in the stages of the AD converter. 9. The AD converter calibration system according to claim 8, wherein the amplification factors are respectively adjusted.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008015732A JP2008295016A (en) | 2007-04-25 | 2008-01-28 | Calibration system for a/d converter |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2007115856 | 2007-04-25 | ||
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| Publication Number | Publication Date |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016058775A (en) * | 2014-09-05 | 2016-04-21 | 国立大学法人山梨大学 | One-bit a/d converter, receiver employing the same, and radio communication system |
| CN112511161A (en) * | 2020-11-26 | 2021-03-16 | 重庆智能机器人研究院 | Simulation test system and method for sinc filter of sigma-delta ADC chip |
-
2008
- 2008-01-28 JP JP2008015732A patent/JP2008295016A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016058775A (en) * | 2014-09-05 | 2016-04-21 | 国立大学法人山梨大学 | One-bit a/d converter, receiver employing the same, and radio communication system |
| CN112511161A (en) * | 2020-11-26 | 2021-03-16 | 重庆智能机器人研究院 | Simulation test system and method for sinc filter of sigma-delta ADC chip |
| CN112511161B (en) * | 2020-11-26 | 2023-09-08 | 重庆智能机器人研究院 | Sinc filter simulation test system and method for sigma-delta ADC chip |
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