JP6438045B2 - カバレージ改善のための低ｐａｐｒ変調 - Google Patents

Description

本発明は、一般に、無線通信に関し、且つ、更に詳しくは、無線通信における変調技法に関する。

本節は、以下において開示されている本発明の背景又は環境の提供を意図している。本明細書における説明は、遂行し得るが、必ずしも、これまでに着想、実装、又は説明されたものではない概念を含み得る。従って、そうではない旨が本明細書において明示的に示されていない限り、本節において記述されている内容は、本出願における説明にとっての従来技術ではなく、且つ、本節における包含により、従来技術であることが是認されているものでもない。本明細書及び／又は添付図面において見出され得る略号は、本明細書の末尾において、但し、請求項の前において、定義されている。

機械間通信（Ｍ２Ｍ：Machine-to-Machine）又はＬＴＥの機械型通信（ＭＴＣ：Machine-Type Communication）は、通常はＵＥと呼称される無線装置などの「機械」の相互の通信を許容している。その一方において、ミリメートル波（ｍｍＷ）通信システムは、潜在的な第五世代（５Ｇ）ネットワークの一つであり得るであろう。これらは、重要な無線通信技術である。

ＭＴＣの場合には、３ＧＰＰ Rel. 13 に対して提案される予定の次世代ＭＴＣ規格において合意するべく設置された、産業パートナー、事業者、及びベンダによって形成された分科会（ＳＩＧ：Special Interest Group）が存在している。Ｍ２ＭのＳＩＧのターゲットには、以下のものが含まれる。
・現在のメータ読取り装置との関係において、最大で２０ｄＢの更なるカバレージを有するメータ読取り装置に特に合焦したＭＴＣの改善されたカバレージ、
・米国通貨において１ドル未満のＭＴＣのＵＥ装置の構築を可能にするべくその複雑さが十分に低い低費用の装置、及び
・二つの単三電池に基づいた最大で２０年の電池寿命を可能にするＵＥの電流消費量

改善されたカバレージモードにおけるＭＴＣ装置は、通常、困難なアップリンクのリンクバジェットを充足するべく、フルパワーを送信する必要がある。但し、送信歪を回避するべく、特定のＰＡパワーバックオフパワーが必要とされており、この結果、ＵＥの最大送信パワーは、低減されることになる。即ち、多くの電力増幅器（ＰＡ：Power Amplifier）は、少なくともＰＡの最大出力パワー近傍のなんらかの範囲において、パワー出力が大きいほど大きな歪（例えば、非線形性）を有する傾向を有する装置である。歪が信号にとって問題であると仮定することにより、直観的には、第一信号が、第一信号の平均値に近接したピークを有している場合には、信号のピークの多くが、歪が発生するＰＡのパワー出力エリアに進入しないか又は進入することにならないことから、第一信号の平均値は、特定量の歪を有しつつ、ＰＡの最大パワー出力に相対的に近接し得る。但し、第二信号が、第二信号の平均値から遠く離れたピークを有している場合には、信号のピークの多くが、逆に、歪が発生するＰＡのパワー出力エリアに進入し得ることから、第二信号の平均値は、特定量の歪を有しつつ、ＰＡの最大パワー出力から（第一信号の位置との関係において）遠く離れなければならなくなる。第一信号（ピークと平均値との間において相対的に小さな信号「スプレッド」を有する）は、通常、相対的に大きなパワーバックオフを有することになる第二信号（ピークと平均値との間において相対的に大きな信号スプレッドを有する）のものよりも小さなパワーバックオフを有することになろう。

信号のスプレッドのサイズを決定するべく信号の波形を定量化するためのいくつかの尺度が存在している。ＰＡＰＲ（ピーク対平均パワー比：Peak-to-Average Power Ratio）は、この種の一つの尺度であり、且つ、通常は、（ピークパワーを提供する）ピーク振幅の二乗を（平均パワーを提供する）ＲＭＳ（二乗平均）値の二乗によって除算したものとして定義されている。従って、送信波形のＰＡＰＲは、ＰＡバックオフパワーを決定することになり、且つ、従って、ＰＡＰＲは、ＭＴＣのＵＬのカバレージ性能に影響を及ぼすことになる。

ｍｍＷネットワークの場合には、ミリメートル波送信における大きな経路損失に起因し、セルエッジのＵＥは、通常、パワーバックオフを伴って、フルパワーを送信している。ＭＴＣ装置と同様に、ＵＥのＴｘ波形のＰＡＰＲ特性も、ｍｍＷのＵＬ送信にとって極めて重要である。

従って、変調波形のＰＡＰＲ特性を改善することが有益であろう。

本節は、可能な実装形態の例を含むが、これは、限定を意図したものではない。

例示用の一実施形態は、方法であって、この方法は、第一及び第二ビットを有する２ビット情報ストリームを受信するステップと、２ビット情報ストリームを使用してプリコーディングを実行し、複数の出力信号を決定するステップであって、プリコーディングは、出力信号の有限の複数の状態を生成するべく、実行され、出力信号は、第一入力ビットの一つのバージョンと第二入力ビットの一つのバージョンとに基づいた第一出力信号と、第一入力ビットの遅延されたバージョンと第二入力ビットの一つのバージョンとに基づいた第二出力信号と、第一入力ビットの一つのバージョンと第二入力ビットの遅延されたバージョンとに基づいた第三出力信号と、を有する、ステップと、出力信号のうちのそれぞれの出力信号のパルス成形を実行し、パルス成形済み信号を生成するステップと、パルス成形済み信号を組み合わせて送信波形を生成するステップと、送信波形を出力するステップと、を有する。

上述の方法であって、この場合には、第二入力ビットの一つのバージョンは、第二入力ビットの第一バージョンであり、プリコーディングを実行するステップは、第一入力ビットに対して回転を適用して第一入力ビットの一つのバージョンを形成するステップであって、第一入力ビットに対して適用される回転は、ｊ^kであって、ｋ＝０又は１である、ステップと、第二入力ビットの第二バージョンに対して回転を適用して第二入力ビットの第一バージョンを形成するステップであって、入力ビットの第二バージョンに対して適用される回転は、ｅ^-jπk/4である、ステップと、を更に有する。本段落における方法であって、この場合には、プリコーディングを実行するステップは、入力ビットの第二バージョンの遅延されたバージョンによって第二入力ビットを乗算して第二入力ビットの第一バージョンを形成するステップを更に有する。本段落における方法であって、この場合には、第一入力ビットは、｛＋１，−１｝のうちの一つであり、且つ、第二入ビットは、｛＋1，＋ｊ｝のうちの一つである。

上述の方法であって、この場合には、プリコーディングを実行するステップは、第一入力ビットの一つのバージョンと第二入力ビットの一つのバージョンとを乗算することによって第一出力信号を決定するステップと、第一入力ビットの遅延されたバージョンと第二入力ビットの一つのバージョンとを乗算することによって第二出力信号を決定するステップと、第一入力ビットの一つのバージョンと第二入力ビットの遅延されたバージョンとを乗算することによって第三出力信号を決定するステップと、を更に有する。

上述の方法であって、この場合には、パルス成形を実行するステップは、パルス成形関数を第一、第二、及び第三出力信号のそれぞれに対して適用するステップを更に有し、この場合に、それぞれのパルス成形関数は、
c_l(t)=w_l(t)・w_l(t+T)
を有し、ここで、l=0,1 であり、T は、サンプリング周期であり、以下のとおりであり、

ここで、h=1/4 であり、且つ、部分応答関数 q(t) は、

という形態を有しており、f(t) は、[0,LT] において定義された非ゼロ値を有する成形関数であり、且つ、以下のとおりである。

本段落の関数であって、この場合には、パルス成形関数は、以下のとおりであり、
g₀(t)=c₀(t)c₁(t)
g₁(t)=c₀(t+T)c₁(t)
g₂(t)=c₀(t)c₀(t+T)
ここで、g₀(t)は、第一パルス成形済み信号を生成するべく、第一出力信号に対して適用され、g₁(t)は、第二パルス成形済み信号を生成するべく、第二出力信号に対して適用され、g₂(t)は、第三パルス成形済み信号を生成するべく、第三出力信号に対して適用され、且つ、パルス成形済み信号を組み合わせるステップは、第一、第二、及び第三パルス成形済み信号を加算して送信波形を生成するステップを有する。

上述の方法であって、この場合には、プリコーディングを実行するステップは、余分なブランチ上において第四出力信号を更に生成し、第四出力信号は、第一入力ビットの遅延されたバージョンと第二入力ビットの遅延されたバージョンとに基づいている。

上述の方法であって、この場合には、プリコーディングを実行するステップは、更なる出力信号を生成する一つ又は複数のブランチを追加するステップを更に有し、一つ又は複数のブランチのそれぞれは、複数のブランチあたり遅延を有する。

上述の方法であって、この場合には、パルス成形を実行するステップは、対応するパルス成形関数のインパルス応答を有するフィルタを離散数列に対して適用することにより、時間ドメインにおいて、出力信号のそれぞれごとに、パルス成形を実行するステップを更に有する。

上述の方法であって、この場合には、パルス成形を実行するステップは、対応するパルス成形関数を使用することにより、それぞれの出力信号ごとに実行され、且つ、パルス成形を実行するステップは、パルス成形関数のうちの対応したパルス成形関数のサンプルの離散フーリエ変換によって得られる周波数ドメイン成形関数を使用することにより、周波数ドメインにおいて、出力信号のそれぞれごとに、パルス成形を実行するステップを更に有する。

更なる例示用の実施形態においては、装置は、第一及び第二ビットを有する２ビット情報ストリームを受信するプリコーダであって、プリコーダは、２ビット情報ストリームを使用してプリコーディングを実行し、複数の出力信号を決定するように、構成されており、プリコーディングは、出力信号の有限の複数の状態を生成するべく、実行され、出力信号は、第一入力ビットの一つのバージョンと第二入力ビットの一つのバージョンとに基づいた第一出力信号と、第一入力ビットの遅延されたバージョンと第二入力ビットの一つのバージョンとに基づいた第二出力信号と、第一入力ビットの一つのバージョンと第二入力ビットの遅延されたバージョンとに基づいた第三出力信号と、を有する、プリコーダと、それぞれが出力信号のうちのそれぞれの出力信号のパルス成形を実行してパルス成形済み信号を生成する複数のパルス成形関数と、パルス成形済み信号を組み合わせて送信波形を生成するように構成されると共に、送信波形を出力するように構成された、コンバイナと、を有する。

上述の装置であって、この場合には、第二入力ビットの一つのバージョンは、第二入力ビットの第一バージョンであり、プリコーダは、第一入力ビットに対して回転を適用して第一入力ビットの一つのバージョンを形成する乗算器であって、第一入力ビットに対して適用される回転は、ｊ^kであって、ｋ＝０又は１である、乗算器と、第二入力ビットの第二バージョンに対して回転を適用して第二入力ビットの第一バージョンを形成する乗算器であって、入力ビットの第二バージョンに対して適用される回転は、ｅ^-jπk/4である、乗算器と、を更に有する。本段落における装置であって、この場合には、プリコーダは、入力ビットの第二バージョンを遅延させて第二入力ビットの第二バージョンの遅延されたバージョンを生成する遅延と、第二入力ビットの第二バージョンの遅延されたバージョンによって第二入力ビットを乗算して第二入力ビットの第二バージョンを形成する乗算器と、を更に有する。本段落における装置であって、この場合には、第一入力ビットは、｛＋１，−１｝のうちの一つであり、且つ、第二入力ビットは、｛＋１，＋ｊ｝のうちの一つである。

以上において開示されている装置であって、この場合には、プリコーダは、第一入力ビットの一つのバージョンと第二入力ビットの一つのバージョンとを乗算することによって第一出力信号を決定する乗算器と、第一入力ビットの遅延されたバージョンと第二入力ビットの一つのバージョンとを乗算することによって第二出力信号を決定する乗算器と、第一入力ビットの一つのバージョンと第二入力ビットの遅延されたバージョンとを乗算することによって第三出力信号を決定する乗算器と、を更に有する。

上述の装置であって、この場合には、それぞれのパルス成形関数は、
c_l(t)=w_l(t)・w_l(t+T)
を有し、ここで、l=0,1 であり、T は、サンプリング周期であり、以下のとおりであり、

ここで、h=1/4 であり、且つ、部分応答関数 q(t) は、

という形態を有し、f(t) は、[0,LT] において定義された非ゼロ値を有する成形関数であり、且つ、以下のとおりである。

本段落における関数であって、この場合には、パルス成形関数は、以下のとおりであり、
g₀(t)=c₀(t)c₁(t)
g₁(t)=c₀(t+T)c₁(t)
g₂(t)=c₀(t)c₀(t+T)
ここで、g₀(t) は、第一パルス成形済み信号を生成するべく、第一出力信号に対して適用され、g₁(t) は、第二パルス生成された信号を生成するべく、第二出力信号に対して適用され、g₂(t) は、第三パルス成形済み信号を生成するべく、第三出力信号に対して適用され、且つ、コンバイナは、第一、第二、及び第三パルス成形済み信号を加算して送信波形を生成する加算器である。

上述の装置であって、一つ又は複数のプロセッサと、コンピュータプログラムコードを含む一つ又は複数のメモリと、を更に有し、一つ又は複数メモリ及びコンピュータプログラムコードは、一つ又は複数のプロセッサにより、装置が、プリコーダ、複数のパルス成形関数、及びコンバイナを実装するようにするべく、構成されている。

例示用の一装置は、一つ又は複数のプロセッサと、コンピュータプログラムコードを含む一つ又は複数のメモリと、を含む。一つ又は複数のメモリ及びコンピュータプログラムコードは、一つ又は複数のプロセッサにより、装置が、第一及び第二ビットを有する２ビット情報ストリームを受信するステップと、２ビット情報ストリームを使用してプリコーディングを実行し、複数の出力信号を決定するステップであって、プリコーディングは、出力信号の有限の複数の状態を生成するべく、実行され、出力信号は、第一入力ビットの一つのバージョンと第二入力ビットの一つのバージョンとに基づいた第一出力信号と、第一入力ビットの遅延されたバージョンと第二入力ビットの一つのバージョンとに基づいた第二出力信号と、第一入力ビットの一つのバージョンと第二入力ビットの遅延されたバージョンとに基づいた第三出力信号と、を有する、ステップと、出力信号のうちのそれぞれの出力信号のパルス成形を実行してパルス成形済み信号を生成するステップと、パルス成形済み信号を組み合わせて送信波形を生成するステップと、送信波形を出力するステップと、を少なくとも実行するようにするべく、構成されている。

例示用のコンピュータプログラムプロダクトは、コンピュータと共に使用されるべくその内部において実施されたコンピュータプログラムコードを有するコンピュータ可読ストレージ媒体を含む。コンピュータプログラムコードは、第一及び第二ビットを有する２ビット情報ストリームを受信するコードと、２ビット情報ストリームを使用してプリコーディングを実行し、複数の出力信号を決定するコードであって、プリコーディングは、出力信号の有限の複数の状態を生成するべく、実行され、出力信号は、第一入力ビットの一つのバージョンと第二入力ビットの一つのバージョンとに基づいた第一出力信号と、第一入力ビットの遅延されたバージョンと第二入力ビットの一つのバージョンとに基づいた第二出力信号と、第一入力ビットの一つのバージョンと第二入力ビットの遅延されたバージョンとに基づいた第三出力信号と、を有する、コードと、出力信号のうちのそれぞれの出力信号のパルス成形を実行し、パルス成形済み信号を生成するコードと、パルス成形済み信号を組み合わせて送信波形を生成するコードと、送信波形を出力するコードと、を含む。

例示用の一実施形態は、装置であって、この装置は、第一及び第二ビットを有する２ビット情報ストリームを受信する手段と、２ビット情報ストリームを使用してプリコーディングを実行し、複数の出力信号を決定する手段であって、プリコーディングは、出力信号の有限の複数の状態を生成するべく、実行され、出力信号は、第一入力ビットの一つのバージョンと第二入力ビットの一つのバージョンとに基づいた第一出力信号と、第一入力ビットの遅延されたバージョンと第二入力ビットの一つのバージョンとに基づいた第二出力信号と、第一入力ビットの一つのバージョンと第二入力ビットの遅延されたバージョンとに基づいた第三出力信号と、を有する、手段と、出力信号のうちのそれぞれの出力信号のパルス成形を実行し、パルス成形済み信号を生成する手段と、パルス成形済み信号を組み合わせて送信波形を生成する手段と、送信波形を出力する手段と、を有する。

上述の装置であって、この場合には、第二入力ビットの一つのバージョンは、第二入力ビットの第一バージョンであり、プリコーディングを実行する手段は、第一入力ビットに対して回転を適用して第一入力ビットの一つのバージョンを形成する手段であって、第一入力ビットに対して適用される回転は、ｊ^kであって、ｋ＝０又は１である、手段と、第二入力ビットの第二バージョンに対して回転を適用して第二入力ビットの第一バージョンを形成する手段であって、入力ビットの第二バージョンに対して適用される回転は、ｅ^-jπk/4である、手段と、を更に有する。本段落における装置であって、この場合には、プリコーディングを実行する手段は、入力ビットの第二バージョンの遅延バージョンによって第二入力ビットを乗算し、第二入力ビットの第一バージョンを形成する手段を更に有する。本段落における装置であって、この場合には、第一入力ビットは、｛＋１，−１｝のうちの一つであり、且つ、第二入力ビットは、｛＋１，＋ｊ｝のうちの一つである。

上述の装置であって、この場合には、プリコーディングを実行する手段は、第一入力ビットの一つのバージョンと第二入力ビットの一つのバージョンとを乗算することによって第一出力信号を決定する手段と、第一入力ビットの遅延されたバージョンと第二入力ビットの一つのバージョンとを乗算することによって第二出力信号を決定する手段と、第一入力ビットの一つのバージョンと第二入力ビットの遅延されたバージョンとを乗算することによって第三出力信号を決定する手段と、更に有する。

上述の装置であって、この場合には、パルス成形を実行する手段は、第一、第二、及び第三出力信号のそれぞれにパルス成形関数を適用する手段を更に有し、この場合に、それぞれのパルス成形関数は、
c_l(t)=w_l(t)・w_l(t+T)
を有し、ここで、l=0,1 であり、T は、サンプリング周期であり、以下のとおりであり、

ここで、h=1/4 であり、且つ、部分応答関数 q(t) は、

という形態を有し、f(t) は、[0,LT] において定義された非ゼロ値を有する成形関数であり、且つ、以下のとおりである。

本段落の関数であって、この場合には、パルス成形関数は、以下のとおりであり、
g₀(t)=c₀(t)c₁(t)
g₁(t)=c₀(t+T)c₁(t)
g₂(t)=c₀(t)c₀(t+T)
ここで、g₀(t) は、第一パルス成形済み信号を生成するべく、第一出力信号に対して適用され、g₁(t) は、第二パルス生成された信号を生成するべく、第二出力信号に対して適用され、g₂(t) は、第三パルス成形済み信号を生成するべく、第三出力信号に対して適用され、且つ、パルス成形済み信号を組み合わせる手段は、第一、第二、及び第三パルス成形済み信号を加算して送信波形を生成する手段を有する。

上述の装置であって、この場合には、プリコーディングを実行する手段は、更なるブランチ上において第四出力信号を更に生成し、第四出力信号は、第一入力ビットの遅延されたバージョンと第二入力ビットの遅延されたバージョンとに基づいている。

上述の装置であって、この場合には、プリコーディングを実行する手段は、更なる出力信号を生成する一つ又は複数のブランチを追加する手段を更に有し、一つ又は複数のブランチのそれぞれは、複数のブランチあたり遅延を有する。

上述の装置であって、この場合には、パルス成形を実行する手段は、対応したパルス成形関数のインパルス応答を有するフィルタを離散数列に対して適用することにより、時間ドメインにおいて、出力信号のそれぞれごとに、パルス成形を実行する手段を更に有する。

上述の装置であって、この場合には、パルス成形を実行する手段は、対応するパルス成形関数を使用することにより、それぞれの出力信号ごとに、実行され、且つ、パルス成形を実行する手段は、パルス成形関数のうちの対応したパルス成形関数のサンプルの離散フーリエ変換によって得られる周波数ドメイン成形関数を使用することにより、周波数ドメインにおいて、出力信号のそれぞれごとに、パルス成形を実行する手段を更に有する。

添付図面には、以下の図が含まれている。

図１は、本明細書における例示用の実施形態を実施するのに適した例示用のシステムを示す。 図２は、π２−ＢＰＳＫ変調用のシステムの図である。 図３は、π／４−ＱＰＳＫ変調用のシステムの図である。 図４は、ＧＭＳＫ変調の近似（ＬＧＭＳＫ）用のシステムの図である。 図５は、いくつかの変調方式におけるＰＡＰＲ性能のグラフである。 図６は、４値変調（例えば、Ｌ＝２）を伴う低ＰＡＰＲ変調用の例示用の一実施形態における変調器の図である。 図７は、図６の有限状態機械プリコーダにおける状態及びこれらの状態を決定する情報の表である。 図８は、図５の変調方式及び例示用の一実施形態の変調方式におけるＰＡＰＲ性能のグラフである。 図９は、本明細書における例示用の実施形態による、低ＰＡＰＲ変調のためにユーザ機器によって実行される例示用の論理フロー図の、且つ、例示用の方法の動作、コンピュータ可読メモリ上において実施されたコンピュータプログラム命令の実行の結果、及び／又はハードウェアにおいて実装された論理によって実行される関数を示す、ブロックダイアグラムである。 図１０は、低ＰＡＰＲ変調用の技法を使用して変調された信号を検出する検出器のブロックダイアグラムである。

従来技法に伴う発生可能な問題の更なる説明に先立ち、例示用の実施形態が実施され得る例示用のシステムのブロックダイアグラムを示す図１を参照されたい。図１において、ＵＥ１１０は、ネットワーク１００との間における無線通信状態にある。ユーザ機器１１０は、一つ又は複数のバス１２７を通じて相互接続された、一つ又は複数のプロセッサ１２０と、一つ又は複数のメモリ１２５と、一つ又は複数のトランシーバ１３０（それぞれが、受信機Ｒｘ１３２と、送信機Ｔｘ１３３と、を有する）と、を含む。一つ又は複数のトランシーバ１３０は、一つ又は複数のアンテナ１２８に接続されている。一つ又は複数のメモリ１２５は、コンピュータプログラムコード１２３を含む。例示用の一実施形態においては、一つ又は複数のメモリ１２５及びコンピュータプログラムコード１２３は、一つ又は複数のプロセッサ１２０により、ユーザ機器１１０が、本明細書において記述されている動作のうちの一つ又は複数を実行するようにするべく、構成されている。例えば、変調器１２３は、本明細書において記述されている変調を実行し、且つ、一つ又は複数のプロセッサ１２０内に読み込まれるコンピュータプログラムコード１２３において部分的に又は全体的に実装され得るであろう。別の例として、変調器１２２は、送信機Ｔｘ１３３の一部分においてハードウェアロジックとして実装され得るであろう。更には、送信機１３３は、本明細書において記述されている変調動作を実行するプロセッサ１２０などのプロセッサ（並びに、例えば、一つ又は複数のメモリ１２５）を含んでもよい。更には、ハードウェア要素と一つ又は複数のプロセッサ１２０によって実装されるソフトウェア要素との組合せが使用されてもよい。ＵＥ１１０は、リンク１１１を介してｅＮＢ１９０と通信している。

ｅＮＢ１９０は、一つ又は複数のバス１５７を通じて相互接続された、一つ又は複数のプロセッサ１５０と、一つ又は複数のメモリ１５５と、一つ又は複数のネットワークインタフェース（一つ又は複数のＮ／Ｗ ＩＦ）１６１と、一つ又は複数のトランシーバ１６０（それぞれが、受信機Ｒｘ１６７と、送信機Ｔｘ１６６と、を有する）と、を含む。一つ又は複数のトランシーバ１６０は、一つ又は複数のアンテナ１５８に接続されている。一つ又は複数のメモリ１５５は、コンピュータプログラムコード１５３を含む。一つ又は複数のメモリ１５５及びコンピュータプログラムコード１５３は、一つ又は複数のプロセッサ１５０により、ｅＮＢ１９０が、本明細書において記述されている動作のうちの一つ又は複数を実行するようにするべく、構成されている。検出器１６３は、本明細書において記述されている検出を実行し、且つ、実行のために一つ又は複数のプロセッサ１５０に読み込まれるコンピュータプログラムコード１５３として実装されてもよい。別の例として、検出器１６２は、受信機１６７の一部分においてハードウェアロジックとして実装され得るであろう。更には、受信機１６７は、本明細書において記述されている検出動作を実行するプロセッサ１５０などのプロセッサ（並びに、例えば、一つ又は複数のメモリ１５５）を含んでもよい。更には、ハードウェアと一つ又は複数のプロセッサ１５０によって実装されたソフトウェア要素ソフトウェアの組合せが使用されてもよい。

一つ又は複数のネットワークインタフェース１６１は、ネットワーク１７０及び１３１などのネットワーク上において通信している。二つ以上のｅＮＢ１９０は、例えば、ネットワーク１７０を使用することによって通信する。ネットワーク１７０は、有線であってもよく、無線であってもよく、且つ、これらの両方であってもよく、且つ、例えば、Ｘ２インタフェースを実装してもよい。

無線ネットワーク１００は、ＭＭＥ／ＳＧＷ機能を含んでもよいと共に電話ネットワーク及び／又はデータ通信ネットワーク（例えば、インターネット）などの更なるネットワークとの間における接続を提供するネットワーク制御要素（ＮＣＥ：Network Control Element）１４０を含んでもよい。ｅＮＢ１９０は、ＮＣＥ１４０にネットワーク１３１を介して結合されている。ネットワーク１３１は、例えば、Ｓ１インタフェースとして実装されてもよい。ＮＣＥ１４０は、一つ又は複数のバス１８５を通じて相互接続された、一つ又は複数のプロセッサ１７５と、一つ又は複数のメモリ１７１と、一つ又は複数のネットワークインタフェース（一つ又は複数のN/W I/F）１８０と、を含む。一つ又は複数のメモリ１７１は、コンピュータプログラムコード１７３を含む。例示用の一実施形態においては、一つ又は複数のメモリ１７１及びコンピュータプログラムコード１７３は、一つ又は複数のプロセッサ１７５により、ＮＣＥ１４０が、本明細書において記述されている一つ又は複数の動作を実行するようにするべく、構成されている。

コンピュータ可読メモリ１２５、１５５、及び１７１は、ローカルな技術的環境に適した任意のタイプのものであってもよく、且つ、半導体に基づいたメモリ装置、フラッシュメモリ、磁気メモリ装置及びシステム、光メモリ装置及びシステム、固定されたメモリ及び着脱自在のメモリなどの任意の適切なデータストレージ技術を使用することにより、実装されてもよい。プロセッサ１２０、１５０、及び１７５は、ローカルな技術的環境に適した任意のタイプであってもよく、且つ、非限定的な例として、汎用コンピュータ、特殊目的コンピュータ、マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ：Digital Signal Processor）、及びマルチコアプロセッサアーキテクチャに基づいたプロセッサのうちの一つ又は複数を含んでもよい。

一般に、ユーザ機器１１０の様々な実施形態は、限定を伴うことなしに、メータ装置、スマートフォンなどのセルラ電話機、無線通信能力を有するパーソナルデジタルアシスタント（ＰＤＡ：Personal Digital Assistant）、無線通信能力を有する携帯型コンピュータ、無線通信能力を有するデジタルカメラなどの画像キャプチャ装置、無線通信能力を有するゲーム装置、無線通信能力を有する音楽保存及び再生装置、無線インターネットアクセス及びブランジングを許容するインターネットアプライアンス、無線通信能力を有するタブレット、並びに、このような機能の組合せを内蔵した携帯型ユニット又は端末を含み得る。

ＭＴＣ及びｍｍＷ装置及び従来のシステムの説明に戻れば、通常のＵＥ装置との比較において、ＭＴＣ装置及び／又はｍｍＷ装置は、通常、特に送信パワー及び送信アンテナが限られているアップリンクの場合に、限られたリンクバジェットに起因したカバレージ不足を充足するべく、高度な技法を必要としている。上述のＬＴＥ ＭＴＣの研究の場合には、特にメータの読取りに合焦したＭＴＣ用の改善されたカバレージは、２０ｄＢの更なるカバレージを必要としている。ｍｍＷ ＵＥの場合には、ミリメートル波送信の大きな経路損失に起因し、ＵＥのリンクバジェットは、大きなエリアカバレージを提供するべく、実現することが困難である。ＵＬのＴｘアンテナの制限により、アップリンク送信に対して更なる課題が課せられる。ＵＥが、限られたＴｘパワーと、限られた数のＴｘアンテナと、を有するＵＬにおいて信頼性の高い通信を保証するべく、これらのシステムは、あらゆる高度な技法を必要している。

これらのシナリオにおいては、ＵＥは、通常、そのフル送信パワーにおいて動作している。但し、送信波形のピーク対平均パワー比（ＰＡＰＲ）特性に起因し、ＵＥのＰＡは、フルパワーにおいて送信せず、且つ、ＵＥは、全体的な送信波形が非線形歪を経験しないように、送信波形のＰＡＰＲに応じて、特定のｄＢだけ、ＰＡのパワーをバックオフしている。パワーのバックオフにより、ＵＬ送信パワーが低減されることになり、且つ、従って、バックオフは、ＵＬカバレージを更に制限することになる。ＰＡのバックオフパワーの量は、その他のものに加えて、送信波形のＰＡＰＲ値に依存しており、これは、ＵＬ送信における制限要因のうちの一つである。

無線リンクが高いスペクトル効率を実現するには、小さな値のＰＡパワーバックオフが、ＵＥにとって望ましい。理想的には、ＵＬ送信波形は、低ＰＡＰＲを有することになる。連続位相変調（ＣＰＭ：Continuous Phase Modulation）は、（その他の変調との関係において）最小のＰＡＰＲ値を有しており、ＰＡＰＲ＝０ｄＢである。例えば、ＧＳＭ／ＥＤＧＥシステムは、ＧＭＳＫ変調を使用しており、これは、特別なタイプのＣＰＭである。但し、ＧＭＳＫ変調は、低次（２値）変調であり、ＢＰＳＫ変調と等価である。高次ＣＰＭが可能であるが、高次ＣＰＭは、通常、複雑なイコライザを必要としており、この結果、Ｍ＞２である際には、Ｍ値ＣＰＭの実際的な適用が制限される。

ＱＰＳＫ及び１６ＱＡＭなどの高次線形変調の場合には、ＬＴＥのＵＬは、低ＰＡＰＲ送信用の単一キャリア変調を提供するべく、ＤＦＴ−Ｓ−ＯＦＤＭを使用している。ｍｍＷの５Ｇの一つの設計は、π／４だけシフトされたＱＰＳＫ／１６ＱＡＭに基づいたヌルＣＰ単一キャリア変調を使用している。そのＰＡＰＲは、ＯＦＤＭ波形のものよりも小さいが、ＰＡＰＲは、ＧＭＳＫ変調のものよりも依然として拡大に大きい。

本発明は、例えば、４値変調用の低ＰＡＰＲ変調を提案する。

この時点において、変調に関する概念を検討しておくことが有益である。ＢＰＳＫ／ＱＰＳＫなどの線形変調は、位相の回転によってＰＡＰＲを低減することが可能であり、この結果、π／２−ＢＰＳＫ及びπ／４−ＱＰＳＫなどの代替変調方式が得られる。以下、これらの変調方式について説明する。

π／２−ＢＰＳＫ変調との関連において、図２には、π／２−ＢＰＳＫ変調用のシステム２００が示されている。位相の回転は、乗算器２１０によって実行されており、且つ、出力Ｔｘ波形２３０並びにＰＡＰＲ特性を成形するべく、パルス成形関数２２０が適用されている。

π／４−ＱＰＳＫとの関連において、ＱＰＳＫなどの２ビット（4-ary）変調の場合には、π／４−ＱＰＳＫが、ＰＡＰＲ性能を低減するための効果的な方式である。図３は、π／４−ＱＰＳＫ変調用のシステム３００を示しており、この場合には、ＱＰＳＫ変調３４０が、乗算器２１０による位相回転に対して適用されており、且つ、出力Ｔｘ波形３３０並びにＰＡＰＲ特性を成形するべく、パルス成形関数２２０が適用されている。

連続位相変調（ＣＰＭ）は、一般に、非線形変調である。但し、ローランの分解（P. A. Laurentの「Exact and approximate construction of digital phase modulations by superposition of amplitude modulated pulses」、IEEE Trans. Commun., vol. COM-34, pp. 150-160, 1986 を参照されたい）に基づいて、ＣＰＭは、線形変調の組合せによって近似することができる。この概念に基づいて、ＧＭＳＫ変調は、図４のシステム４００において示されている差分エンコーダ、位相回転器、及びパルス成形フィルタの組合せとして近似することができる。このＧＭＳＫのバージョンは、線形化ＧＭＳＫ（ＬＧＭＳＫ：Linearized GMSK）変調と呼称される。差分エンコーディングされたビット（差分エンコーダ４４０からのもの）は、すべての時間サンプルにおいて、π／２だけ、位相回転される。回転されたシンボルは、そのインパルス応答が、Ｔｘ波形４３０を生成するべく、線形化ガウスパルスであるパルス成形関数４５０を通過する。図２及び図４の比較から、差分エンコーダの後に、ＬＧＭＳＫは、π／２−ＢＰＳＫ変調に類似していることに留意されたい。

図５には、これらの変調方式のＰＡＰＲ性能が示されている。線形変調のパルス成形は、０．３というロール係数を有するＲＲＣ（Raised Root Cosine）パルスである。ＧＭＳＫの近似であるＬＧＭＳＫのＰＡＰＲは、これらの２値及び４値変調方式のうちで、最低値を有する。δ₀ は、所与のＰＡＰＲ（ｄＢを単位する）であり、且つ、Ｐｒ［δ＞δ₀］は、ＰＡＰＲが所与のＰＡＰＲを上回る確率であることに留意されたい。

本明細書における例示用の実施形態は、例えば、４値（２ビット）送信用の低ＰＡＰＲ送信波形を実現するべく、プリコーディングとパルス成形との組合せを伴う線形変調を使用している。

例示用の実施形態は、ローラン分解に基づいたＧＭＳＫの線形化されたバージョンであるＬＧＭＳＫ変調に基づいたものである。ローラン分解については、P. A. Laurent の「Exact and approximate construction of digital phase modulations by superposition of amplitude modulated pulses」、IEEE Trans. Commun., vol. COM-34, pp. 150-160, 1986 を参照されたい。類似のプロセスは、Ｍ値ＣＰＭの分解に基づいて、低ＰＡＰＲ変調をもたらすように、４値ＣＰＭに拡張される。Ｍ値ＣＰＭの分解については、U. Mengali 及び M. Morelli の「Decomposition of M-ary CPM signals into PAM waveforms」、IEEE Trans. IT, vol. 41, pp.1265-1275, No. 5, Sep 1995 を参照されたい。

図６には、例示用の一実施形態が示されており、この場合には、２ビット変調が示されている。ビット０は、｛＋１，−１｝であり、ビット１は、｛＋１，＋ｊ｝である。変調器６００は、送信機１３３内においてハードウェアロジックとして実装された変調器１２２であってもよく、或いは、コンピュータプログラムコード１２３として実装された変調器１２３であってもよく、或いは、これらのなんらかの組合せであってもよい。変調器６００は、六つの乗算器６１０−１〜６１０−６と、三つの遅延Ｄ６２０−１、６２０−２、及び６２０−３と、それぞれ、パルス成形済み信号６３５−１、６３５−２、及び６３５−３を生成する三つのパルス成形関数６３０−１、６３０−２、及び６３０−３と、Ｔｘ波形６５０を最終的に生成するコンバイナ６４０（この例においては、加算器である）と、を有する。又、コンバイナ６４０は、減算などのその他の動作を実行してもよい。

２ビット情報ストリームは、そのそれぞれがパルス成形関数ｇ_k（ｔ）６３０によって成形される複数のブランチを実現するべく、有限状態機械（ＦＳＭ：Finite-State Machine）プリコーダ６９０を通過している。ＦＳＭプリコーダ６９０は、乗算器６１０と、遅延６２０と、を含み、且つ、出力信号ｕ_0,k、ｕ_1,k、及びｕ_2,kを生成しており、これらの出力信号は、それぞれ、ビット０の一つのバージョンとビット１の一つのバージョン、ビット０の遅延されたバージョンとビット１の一つのバージョン、並びに、ビット０の一つのバージョンとビット１の遅延されたバージョン、の乗算に基づいている。パルス成形関数６３０の出力は、２ビット情報用のＴｘ波形６５０を生成するべく、加算器６４０を介して組み合わせられている。

図６に加えて、図７を参照すれば、図７には、図６の有限状態機械プリコーダ６９０の状態及びこの状態を決定する情報の表が示されている。有限状態機械プリコーダ６９０の１６個の状態７６０−１〜７５０−１６が存在しており、且つ、状態７６０（これらの状態は、ｋ＝１における「パルスに対する入力」としてラベル付与された列７５０内に存在している）を決定するべく、参照符号７１０、７３０、及び７４０における情報が使用される。１〜１６とマーキングされた１６個の行が存在している。情報ビット７１０は、ｋ＝０及びｋ＝１の場合の、場所６０１−１におけるビット０における情報ビット及び場所６０１−２におけるビット１における情報ビットである。ビット０におけるゼロ（「０」）は、＋１を示しており、ビット０における一（「１」）は、−１を示している。ビット１におけるゼロ（「０」）は、＋１を示しており、ビット１における一（「１」）は、＋ｊを示している。シンボル位相７１０、回転前情報７３０、回転後情報７４０、及びパルスに対する入力７５０は、π／４ rad を単位とする位相として示されている。可能な半径π／４の単位は、ラジアンを単位とする円の場合に、０、π／４、π／２、３π／４、π、５π／４、３π／２、及び７π／４である。又、７π／４（即ち、表における７）＝−π／４（即ち、表における−１）であることにも留意されたい。

シンボル位相７２０は、半径π／４の単位に変換された情報ビット７１０である。例えば、行１０における情報ビット７１０は、ｋ＝０（左側の２ビット１０）及びｋ＝１（右側の２ビット１０）の場合に、｛１００１｝である。ｋ＝０における情報ビットであるビット０は、１として示されており、これは、ビットの値が−１であることを意味している。シンボル位相７２０に変換された−１の値は、４であり、これは、４π／４に、即ち、πに、対応している。これは、ビット０入力の複素プレーン（この場合に、Ｒｅ＝実数であり、且つ、Ｉｍ＝虚数である）のグラフ６０６−１を使用することにより、観察することができる。即ち、（−１，０）（（実数，虚数）として記述されている）は、図７において示されているように、ラジアンの観点におけるπに、即ち、π／４の４単位に、位置している。同様に、ｋ＝１における情報ビットであるビット０は、０として示されており、これは、ビットの値が＋１であることを意味している。シンボル位相７２０に変換された＋１の値は、ゼロであり、これは、０π／４に対応している。これは、ビット０入力の複素プレーンのグラフ６０６−１を使用することにより、観察することができる。即ち、（＋１，０）は、図７に示されているように、半径の観点における０（ゼロ）に、或いは、π／４のゼロ単位に、に位置している。

ｋ＝０における情報ビットであるビット１は、０として示されており、これは、ビットの値が＋１であることを意味している。シンボル位相７２０に変換された＋１の値は、０であり、これは、０π／４に対応している。これは、ビット１入力の複素プレーンのグラフ６０６−２を使用することにより、観察することができる。即ち、（＋１，０）は、図７に示されているように、ラジアンの観点におけるゼロに、即ち、π／４のゼロ単位に、位置している。同様に、ｋ＝１における情報ビットであるビット１は、１として示されており、これは、ビットの値が＋ｊであることを意味している。シンボル位相７２０に変換された＋ｊの値は、２であり、これは、２π／４に対応している。これは、ビット１入力の複素プレーンのグラフ６０６−２を使用することにより、観察することができる。即ち、（０，＋ｊ）は、図７に示されているように、ラジアンの観点における２π／４又はπ／２に、即ち、π／４の２単位に、位置している。

回転前情報７３０は、遅延６２０−１に基づいた場所６０２において発生する内容を示すべく、使用される。遅延６２０−１は、複素プレーン内における差分エンコーディングであることに留意されたい。回転前情報のｋ＝０及びｋ＝１におけるａ０情報は、シンボル位相７２０のｋ＝０及びｋ＝１におけるビット０情報から変更されてはいない。ａ１情報のみが、シンボル位相７１０と回転前情報７３０との間において変化している。以下、行１０（十）について、一例を提供する。行１０（十）の例においては、ａ１は、ｋ＝０又はｋ＝１の場合に、シンボル位相７２０において示されている内容との関係において変化してはいない。ｋ＝０の場合に、遅延６２０−１におけるビット１の遅延されたバージョンは存在しておらず、従って、ｋ＝０におけるａ１は、常に、ｋ＝０におけるビット１と同一である。ｋ＝１の場合には、ｋ＝０のビット１は、＋１であり、且つ、ｋ＝１のビット１は、＋ｊであり、且つ、遅延６２０−１及び乗算器６１０−１は、ｋ＝１におけるビット１によってｋ＝０におけるビット１を乗算するように機能し、これは、（＋１×＋ｊ＝＋ｊ）であり、これは、回転前情報７３０のｋ＝１におけるａ１は、＋ｊであり、これは、シンボル位相７２０のビット１における＋ｊと同一であることを意味している。

回転後情報７４０は、ｋ＝０（ｊ⁰＝ｅ⁰＝１）及びｋ＝１（ｊ¹＝ｊであり、これは、９０度又はπ／２の位相シフトを適用し、ｅ^-jπ1/4＝ｅ^-jπ/4であって、これは、−４５度又は−π／４の位相シフトを適用する）におけるｊ^kだけの回転後のａ０及びｅ^-jπk/4だけの回転の後のａ１を示している。回転後情報７４０は、図６における場所６０３−１（ビット０の場合）及び６０３−２（ビット１の場合）において発生する内容を示している。従って、ｋ＝０の場合には、ビットａ０又はビットａ１のいずれもが回転されず、従って、ｋ＝０の場合に、ｂ０＝ａ０であり、且つ、ｂ１＝０である。ｋ＝１の場合には、ａ０は、ｊだけ、回転され、これは、π／２の位相シフトを適用し、且つ、従って、ａ０における０度は、π／２に回転され、これは、表において２π／４又は２である。２（２π／４又はπ／２）のｋ＝１におけるａ１は、ｅ^-jπ1/4＝ｅ^-jπ/4だけ回転され、これは、−π／４の位相シフトを適用し、且つ、従って、１又はπ／４に回転される。

状態７５０は、ｋ＝１について、ｕ_o,1＝（ｋ＝１におけるｂ０）×（ｋ＝１におけるｂ１）であり、ｕ_1,1＝（ｋ＝０におけるｂ０）×（ｋ＝１におけるｂ１）であり、ｕ_2,1＝（ｋ＝１におけるｂ０）×（ｋ＝０におけるｂ１）として決定される。従って、π／４の角度において、ｕ_o,1＝（「２」）×（「１」）＝２π／４（即ち、ｊ）×１であり、且つ、ｊは、π／２の回転を提供し、従って、結果は、表に示されているように、３π／４又は３の角度において１となる。同様に、ｕ_1,1＝（ｋ＝０におけるｂ０）×（ｋ＝１におけるｂ１）であり、これは、（「４」）×（「１」）であり、これは、π／４の角度において−１×１であり、従って、結果は、表に示されているように、５π／４又は５の角度において１である。これは、π／４の角度における１が、ａ＋ａｊである（この場合に、１²＝ａ²＋ａ²である）と見なされる場合に、観察することが可能であり、且つ、計算は、（−１＋０ｊ）（ａ＋ａｊ）＝（−１ａ＋０ｊａ＋−１ａｊ＋０ｊａｊ）＝（−ａ＋０−ａｊ＋０）＝（−ａ−ａｊ）であり、これは、表に示されているように、５π／４又は５の角度において１である。ｕ_2,1については、（ｋ＝１におけるｂ０）×（ｋ＝０におけるｂ１）であり、これは、（「２」）×（「０」）であり、これは、ゼロの角度において２π／４（即ち、ｊ）×１であり、且つ、ｊは、π／２の回転を提供し、従って、結果は、表に示されているように、二又は２の角度における１である。

図７のその他のエントリは、行１０について示されている技法を使用することにより、同様に決定することができる。一つの注目点は、ｋ＝１におけるａ１の及びｋ＝１におけるビット１の回転前情報７３０及びシンボル位相７２０は、行１０において同一であるという点である。行１４においては、ｋ＝１におけるビット１は、２であるが、ｋ＝１におけるａ１は、４である。これが発生する理由は、遅延６２０−１及び乗算器６１０−１が以下のように機能するからである。即ち、ビットａ１は、ｋ＝１におけるビット１によって乗算されたｋ＝０におけるビット１に等しく、これは、（「２」）×（「２」）であり、即ち、２π／４又はπ／２における１（即ち、ｊ）によって乗算された２π／４又はπ／２における１（即ち、ｊ）であり、これは、ｊ×ｊ＝−１であり、且つ、実軸上における−１は、４π／４（即ち、π）における１、即ち、表におけるように、４である。

あらゆる時間状態が状態遷移を生成することになることに留意されたい。例えば、状態の観点においては、ｋ＝０及びｋ＝１の両方におけるビット０及び１が００００であり、且つ、次いで、二つの新しいビット（例えば、１１）が、ｋ＝２について到来した場合には、ｋ＝２における状態は、００１１であり、ここで、「００」は、ｋ＝１ステージを示し、且つ、「１１」は、現時点のｋ＝２ステージを示している。従って、００００から００１１へのステージの遷移が存在している。

ＦＳＭプリコーダ６９０によって実行されるプリコーディング及び関連するパルス成形関数６３０は、低ＰＡＰＲ波形を保証するべく関係付けられている。ＦＳＭプリコーダ６９０と関連するパルス成形関数６３０との間の関係にも拘らず、要すれば、パルス成形関数ｇ₀（ｔ）（後述する）は、最大のパワーを有し、且つ、ｇ₀（ｔ）自体は、ＱＰＳＫ変調パルスとして機能すると表現することができる。パルスｇ₁（ｔ）及びｇ₂（ｔ）は、ＰＡＰＲを低く維持するべく、ｇ０−変調された波形の「リップル」についての補償を試みているものと考えることができる。ＦＳＭプリコーダ６９０は、ｇ₀とｇ₁／ｇ₂との間において、変調された情報を相関させている。プリコーダ及びパルス成形関数の設計の詳細は、連続位相変調（ＣＰＭ）の線形分解に基づいている。但し、ＬＧＭＳＫは、ＧＭＳＫの近似であることから、送信波形の出力は、ＣＰＭ信号でもなく、ＣＰＭの近似でもない。

関連するパルス成形関数６３０は、以下のように定義することが可能であり、
c_l(t)=w_l(t)・w_l(t+T)
ここで、l=0,1 であり、T は、サンプリング周期であり、且つ、次式のとおりであり、

ここで、L=2 である。

h=1/4 であるとすれば、関係付けられた部分応答関数 q(t) は、以下の形態を有し、

且つ、f(t) は、[0,LT] において定義された非ゼロの値を有する成形関数であり、且つ、以下のとおりである。

これらの定義により、三つのブランチにおけるパルス成形関数６３０は、以下のとおりである。
g₀(t)=c₀(t)C₁(t)
g₁(t)=c₀(t+T)C₁(t)
g₂(t)=c₀(t)c₀(t+T)

h 及び L について使用されている値は、上述の特定の例におけるものであり、且つ、本明細書における技法は、このような値に限定されるものではない。

パルス成形は、通常、時間ドメインにおいて適用される。離散数列に対しては、成形された波形をもたらすべく、対応したパルス成形関数のインパルス応答を有するフィルタが適用される。ＬＴＥのアップリンクなどのＤＦＴ−Ｓ−ＯＦＤＭにより、低ＰＡＰＲ波形をもたらすべく、パルス成形関数を周波数ドメインにおいて適用することもできる。周波数ドメインの成形関数Ｇ_k は、パルス成形関数ｇ_k（ｔ）のサンプルのＤＦＴによって得ることができる。

図６に示されているものなどの例示用の実施形態においては、三つのパルス成形関数６３０を有する三つのブランチが使用されている。別の実施形態は、更に良好なＰＡＰＲのために波形を成形するべく、ＦＳＭプリコーダ６９０の出力において更なるビットを適用するというものである。例えば、別のブランチは、遅延されたビット０と遅延されたビット１との間の乗算及び対応するパルス成形関数ｇ₃ に基づいたものとすることができよう。更には、更に良好なＰＡＰＲ性能をもたらすべく、ＦＳＭによる更なるエンコードされたビットに基づいた更なるブランチを適用することもできる。例示を目的として、ＦＳＭプリコーダ６９０は、複数の遅延を依然として有することができる。例えば、二つの遅延が導入される場合には、送信波形６５０を成形するべく、（その対応するパルス成形及び付加的ブランチを伴って）更なる付加的ビットを適用することができる。

一代替実施形態は、ＦＳＭプリコーダ３９０の入力において部分的変調を使用するというものである。例示用の一実施形態においては、二つのビットが、４値変調用の入力である。但し、入力ビットの一部分を「成形」ビットとして使用することが可能であり、これは、波形のＰＡＰＲ特性に依存している。全体的な変調指数は、２ビット変調よりも小さくなる。成形ビットを使用し、ＰＡＰＲ性能を更に低減することができよう。

一代替実施形態は、データ／制御ストリームなどのビットストリームの不均等な保護の適用である。ビット１は、ビット０よりも保護のレベルが低いことに留意されたい。ビット０は、ビット１よりも制御信号に適し得るであろう。即ち、ビット０は、｛＋１，−１｝であり、ビット１は、｛＋１，＋ｊ｝である。複素ドメインにおけるビット１のユークリッド距離は、ビット０のユークリッド距離よりも近接している。従って、ビット１は、（例えば、ノイズの多いチャネルにおけるビット誤り率の観点において）ビット０よりも保護のレベルが低い。

図８には、低ＰＡＰＲ及びその他の変調波形のＰＡＰＲ性能が示されている。ＲＲＣフィルタリング（ロールオーバー係数が０．３である）を伴うπ／４−ＱＰＳＫとの比較において、低ＰＡＰＲ変調は、ＰＡＰＲ性能において、約２ｄＢだけ、優れている。ＣＰＭは、０ｄＢ（ゼロｄＢ）のＰＡＰＲ特性を有しており、これは、低ＰＡＰＲ波形が、理想的なＣＰＭ変調から約１．３ｄＢであることを示していることに留意されたい。

図９を参照すれば、低ＰＡＰＲ変調のためにユーザ機器によって実行される例示用の論理フロー図のブロックダイアグラムが示されている。図９は、本明細書における例示用の実施形態による、例示用の方法の動作、コンピュータ可読メモリ上において実施されたコンピュータプログラム命令の実行の結果、及び／又はハードウェアにおいて実装されたロジックによって実行される機能を更に示している。図９のブロックは、各ブロック内の機能を実行するための相互接続された手段であると見なされてもよい。図９のブロックは、ユーザ機器１１０によって実行されてもよく、例えば、少なくとも部分的に、変調器６００（例えば、送信機１３３内におけるロジックとして実装された変調器１２２、或いは、コンピュータプログラムコード１２３として実装された変調器１２３、或いは、これらのなんらかの組合せなど）によって実行されてもよい。

図９のフローは、変調器６００が、第一及び第二ビット（例えば、ビット０及びビット１）を有する２ビット情報ストリームを受信した際に、ブロック９１０において始まっている。ブロック９２０において、変調器６００（例えば、ＦＳＭプリコーダ６９０）は、２ビット情報ストリームを使用してプリコーディングを実行し、複数の出力信号（例えば、ｕ_0,k、ｕ_1,k、及びｕ_2,k）を決定している。プリコーディングは、出力信号の有限の複数の状態７５０を生成するべく、実行されている。出力信号は、第一入力ビットの一つのバージョンと第二入力ビットの一つのバージョンとに基づいた第一出力信号（例えば、ｕ_0,k）と、第一入力ビットの遅延されたバージョンと第二入力ビットのバージョンとに基づいた第二出力信号（例えば、ｕ_1、k）と、第一入力ビットのバージョンと第二入力ビットの遅延されたバージョンとに基づいた第三出力信号（例えば、ｕ_2,k）と、を有する。ブロック９２３は、ＦＳＭプリコーダ６９０が、上述のように、波形を成形するべく、更なるビットをＦＳＭプリコーダの出力において適用する更なるブランチを有してもよいことを更に示している。ブロック９２７は、ＦＳＭプリコーダ６９０が、上述のように、複数のブランチあたり遅延を有する更なるブランチを追加し得ることを更に示している。

ブロック９３０において、変調器６００（例えば、パルス成形関数６３０）は、出力信号のうちのそれぞれの出力信号のパルス成形を実行してパルス成形済み信号を生成している。このようなパルス成形は、上述のように、ブロック９３３において、時間ドメインにおいて実行されてもよい（例えば、離散数列に対して、対応したパルス成形関数のインパルス応答を有するフィルタが適用される）。ブロック９３７において、パルス成形は、周波数ドメインにおいて実行されてもよい（例えば、周波数ドメイン成形関数Ｇ_kは、パルス成形関数ｇ_kのサンプルのＤＦＴによって取得することができる）。ブロック９４０において、変調器は、パルス成形済み信号を組み合わせて送信波形６５０を生成している。これは、コンバイナ６４０によって実行され、これは、図６においては、加算器として示されているが、パルス成形済み信号のいくつか又はすべて用の減算装置などのその他の要素であってもよく、或いは、その他の要素であってもよい。ブロック９５０において、変調器６００は、例えば、コンバイナ６４０によって出力された送信波形を出力している。ブロック９６０において、ユーザ機器は、例えば、送信機１３３を使用することにより、送信チャネル上において送信波形を送信している。

図１及び図９の例は、低ＰＡＰＲ信号を生成及び送信するべく、ユーザ機器１１０を使用している。但し、Wi-Fiステーション、Bluetooth送信機、及びこれらに類似したものなどのその他の無線アクセス技術を使用するその他の高周波装置が、本明細書における技法を使用してもよい。

図１０を参照すれば、この図は、低ＰＡＰＲ変調用の技法を使用して変調された信号を検出するための検出器のブロックダイアグラムである。図１０においては、ビタビアルゴリズムなどのＭＬＳＥ（Maximum Likelihood Sequence Estimator）を使用する検出器９１０が、Ｒｘ波形９２０を受信し、且つ、ビット９３０を出力している。検出器９１０は、受信機１６７の一部分においてハードウェアロジックとして実装された検出器１６２であってもよく、或いは、実行のために一つ又は複数のプロセッサ１５０に読み込まれるコンピュータプログラムコード１５３として実装された検出器１６３であってもよく、或いは、これらのなんらかの組合せであってもよいであろう。検出器９１０は、選択及び出力するべき出力ビット９３０を決定するべく、図７の状態遷移テーブルを使用することができる。検出器９１０は、Ｒｘ波形９２０から状態遷移を追跡するべく、ビタビアルゴリズムなどの一つのタイプのＭＬＳＥアルゴリズムを使用してもよい。この代わりに、検出器９１０は、ＣＰＭ信号について使用されているものと同様に、周波数ドメイン検出方式を使用してもよい（例えば、Jun Tan 及び Gordon L. Stuber の「Frequency-domain equalization for continuous phase modulation」、Wireless Communications, IEEE Transactions on, vol. 4.5 (2005): 2479-2490 を参照されたい）。

本発明の実施形態は、ソフトウェアにおいて（一つ又は複数のプロセッサによって実行される）、ハードウェアにおいて（例えば、用途固有の集積回路）、或いは、ソフトウェアとハードウェアとの組合せにおいて、実装されてもよい。例示用の一実施形態においては、ソフトウェア（例えば、アプリケーションロジックや命令セット）は、様々な従来のコンピュータ可読媒体のいずれか一つの上部に維持されている。本明細書の文脈においては、「コンピュータ可読媒体」は、コンピュータなどの命令実行システム、装置、又は機器によって又はこれらとの関連において使用される命令を収容、保存、伝達、伝播、又は搬送し得る任意の媒体又は手段であってもよく、コンピュータの一例は、例えば、図１において記述及び図示されている。コンピュータ可読媒体は、コンピュータなどの命令実行システム、装置、又は機器によって又はこれらとの関連において使用される命令を収容又は保存し得る任意の媒体又は手段であってもよいコンピュータ可読ストレージ媒体（例えば、一つ又は複数のメモリ１２５、１５５、或いは、その他の装置）を有してもよい。但し、コンピュータ可読ストレージ媒体は、伝播する信号を包含してはいない。

必要に応じて、本明細書において記述されている様々な機能は、異なる順序において、且つ／又は、互いに同時に、実行されてもよい。更には、必要に応じて、上述の機能のうちの一つ又は複数は、任意選択であってもよく、或いは、組み合わせられてもよい。

本発明の様々な態様は、独立請求項において記述されているが、本発明のその他の態様は、独立請求項の特徴との間における記述されている実施形態及び／又は従属請求項の特徴のその他の組合せをも有しており、従って、請求項において明示的に記述されている組合せに限定されるものではない。

又、以上においては、本発明の例示用の実施形態について記述しているが、これらの説明は、限定の意味において解釈されるべきではないことに留意されたい。むしろ、添付の請求項において定義されている本発明の範囲を逸脱することなしに実施され得るいくつかの変形及び変更が存在している。

本明細書及び／又は添付図面において見出され得る以下の略号は、以下のように定義されている。
3GPP: Third generation partnership project
BPSK: Binary phase shift keying
CP: Cyclic prefix
CPM: Continuous phase modulation
dB: decibel
DFT: Discrete Fourier transform
DFT-S-OFDM: Discrete Fourier transform-spread OFDM EDGE Enhanced Data rates for GSM Evolution
FSM: Finite state machine
GMSK: Gaussian minimum shift keying
GSM: Global System for Mobile Communications
LGMSK: Linearized GMSK
LTE: Long term evolution
NCE: Network control entity
M2M: Machine to machine
MLSE: Maximum likelihood sequence estimator
MME: Mobility Management Entity
mmW: Millimeter wave
MTC: Machine-type communication
OFDM: Orthogonal frequency-division multiplexing
PA: Power amplifier
PAPR: Peak-to-average power ratio
QAM: Quadrature amplitude modulation
QPSK: Quadrature Phase Shift Keying
Rel: Release
RMS: Root-mean-square
RRC: Raised root cosine
Rx: Reception又はReceiver
SIG: Special interest group
SGW: Serving gateway
Tx: Transmission又はTransmitter
UE: User equipment(例えば、無線モバイル装置)
UL: Uplink (UEから基地局まで)

Claims (17)

1. 第一入力ビット（ビット０）及び第二入力ビット（ビット１）を有する２ビット情報ストリームを受信するステップと、
   該２ビット情報ストリームを使用してプリコーディングを実行し、複数の出力信号（ｕ_0,k,ｕ_1,k,ｕ_2,k）を決定するステップであって、該プリコーディングは、該出力信号（ｕ_0,k,ｕ_1,k,ｕ_2,k）の有限の複数の状態を生成するべく、実行され、該出力信号（ｕ_0,k,ｕ_1,k,ｕ_2,k）は、該第一入力ビット（ビット０）の第一バージョンと該第二入力ビット（ビット１）の第一バージョンとに基づいた第一出力信号（ｕ_0,k）と、遅延器を通された該第一入力ビット（ビット０）の第二バージョンと該第二入力ビット（ビット１）の該第一バージョンとに基づいた第二出力信号（ｕ_1,k）と、該第一入力ビット（ビット０）の該第一バージョンと遅延器を通された該第二入力ビット（ビット１）の第二バージョンとに基づいた第三出力信号（ｕ_2,k）と、を具備する、ステップと、
   該出力信号のうちのそれぞれの出力信号のパルス成形を実行してパルス成形済み信号を生成するステップと、
   該パルス成形済み信号を組み合わせて送信波形を生成するステップと、
   該送信波形を出力するステップと、
   を具備する方法。
2. 該第一入力ビットの該第一バージョンは、該第一入力ビット（ビット０）に対して回転を適用することによって形成され、該回転は、ｊ^kであって、ｋ＝０又は１であり、
   該第二入力ビットの該第一バージョンは、
   最初の第二入力ビット（ビット１）に対しては、ｅ^-jπk/4、ｋ＝０又は１、の回転を適用することによって形成され、
   後続の少なくとも一つの更なる第二入力ビット（ビット１）に対しては、ｅ^-jπk/4、ｋ＝０又は１、の回転を適用することによって形成され、該回転の適用に先行して、該少なくとも一つの更なる第二入力ビット（ビット１）は、該少なくとも一つの更なる第二入力ビット（ビット１）の直前に受信されて遅延器（６２０−１）を通されている第二入力ビット（ビット１）と乗算されている、
   請求項１に記載の方法。
3. 該第一入力ビットは、{+1,-1}のうちの一つであり、且つ、
   該第二入力ビットは、{+1,+j}のうちの一つである、
   請求項２に記載の方法。
4. プリコーディングを実行するステップは、
   該第一入力ビットの該第一バージョンと該第二入力ビットの該第一バージョンとを乗算することにより、該第一出力信号を決定するステップと、
   該第一入力ビットの該第二バージョンと該第二入力ビットの該第一バージョンとを乗算することにより、該第二出力信号を決定するステップと、
   第一入力ビットの該第一バージョンと該第二入力ビットの該第二バージョンとを乗算することにより、該第三出力信号を決定するステップと、
   を更に具備する、請求項１に記載の方法。
5. パルス成形を実行するステップは、該第一、第二、及び第三出力信号のそれぞれに対してパルス成形関数を適用するステップを更に具備し、それぞれのパルス成形関数は、次式を有し、
   c_l(t)=w_l(t)・w_l(t+T)
   ここで、l=0,1 であり、T は、サンプル周期であり、且つ、以下のとおりであり、
   

   

   ここで、h=1/4 であり、且つ、部分応答関数 q(t) は、次式の形態を有し、
   

   

   f(t) は、[0,LT] において定義された非ゼロの値を有する成形関数であり、且つ、次式、
   

   

   のとおりである、請求項１に記載の方法。
6. 該パルス成形関数は、以下のとおりであり、
   g₀(t)=c₀(t)c₁(t)
   g₁(t)=c₀(t+T)c₁(t)
   g₂(t)=c₀(t)c₀(t+T)
   ここで、g₀(t) は、第一パルス成形済み信号を生成するべく、該第一出力信号に対して適用され、g₁(t) は、第二パルス成形済み信号を生成するべく、該第二出力信号に対して適用され、g₂(t) は、第三パルス成形済み信号を生成するべく、該第三出力信号に対して適用され、且つ、
   該パルス成形済み信号を組み合わせるステップは、該第一、第二、及び第三パルス成形済み信号を加算して該送信波形を生成するステップを具備する、
   請求項５に記載の方法。
7. プリコーディングを実行するステップは、更なるブランチ上において第四出力信号を更に生成し、該第四出力信号は、該第一入力ビットの該第二バージョンと該第二入力ビットの該第二バージョンとに基づいている、請求項１に記載の方法。
8. プリコーディングを実行するステップは、更なる出力信号を生成する一つ又は複数のブランチを追加するステップを更に具備し、該一つ又は複数のブランチのそれぞれは、複数のブランチあたり遅延器を有する、請求項１に記載の方法。
9. パルス成形を実行するステップは、対応するパルス成形関数のインパルス応答を有するフィルタを離散数列に対して適用することにより、時間ドメインにおいて該出力信号のうちのそれぞれの出力信号のパルス成形を実行するステップ、を更に具備する、請求項１に記載の方法。
10. パルス成形を実行するステップは、対応するパルス成形関数を使用することにより、それぞれの出力信号ごとに実行され、且つ、パルス成形を実行するステップは、該パルス成形関数のうちの対応したパルス成形関数のサンプルの離散フーリエ変換によって得られた周波数ドメイン成形関数を使用することにより、周波数ドメインにおいて、該出力信号のそれぞれごとにパルス成形を実行するステップを更に具備する、請求項１に記載の方法。
11. 第一入力ビット（ビット０）及び第二入力ビット（ビット１）を有する２ビット情報ストリームを受信するプリコーダであって、該プリコーダは、該２ビット情報ストリームを使用してプリコーディングを実行して複数の出力信号（ｕ_0,k,ｕ_1,k,ｕ_2,k）を決定するように構成されており、該プリコーディングは、該出力信号（ｕ_0,k,ｕ_1,k,ｕ_2,k）の有限な複数の状態を生成するべく、実行され、該出力信号は、該第一入力ビットの第一バージョンと該第二入力ビットの第一バージョンとに基づいた第一出力信号（ｕ_0,k）と、遅延器を通された該第一入力ビットの第二バージョンと該第二入力ビットの該第一バージョンとに基づいた第二出力信号（ｕ_1,k）と、該第一入力ビットの該第一バージョンと遅延器を通された該第二入力ビットの第二バージョンとに基づいた第三出力信号（ｕ_2,k）と、を具備するプリコーダと、
    それぞれが該出力信号のうちのそれぞれの出力信号のパルス成形を実行してパルス成形済み信号を生成する複数のパルス成形関数と、
    該パルス成形済み信号を組み合わせて送信波形を生成するように構成されると共に該送信波形を出力するように構成されたコンバイナと、
    を具備する装置。
12. 該プリコーダは、更に、
    該第一入力ビット（ビット０）に対して回転を適用し、該回転は、ｊ^kであって、ｋ＝０又は１である、乗算器（６１０−３）を有することによって、該第一入力ビットの該第一バージョンを形成し、
    乗算器（６１０−２）を有することによって、該第二入力ビットの該第一バージョンを形成し、該乗算器（６１０−２）は、
    最初の第二入力ビット（ビット１）に対しては、ｅ ^-jπk/4 、ｋ＝０又は１、の回転を適用し、
    後続の少なくとも一つの更なる第二入力ビット（ビット１）に対しては、ｅ ^-jπk/4 、ｋ＝０又は１、の回転を適用し、該回転の適用に先行して、該少なくとも一つの更なる第二入力ビット（ビット１）は、該少なくとも一つの更なる第二入力ビット（ビット１）の直前に受信されて遅延器（６２０−１）を通されている第二入力ビット（ビット１）と乗算されている、
    請求項１１に記載の装置。
13. 該第一入力ビットは、{+1,-1}のうちの一つであり、且つ、
    該第二入力ビットは、{+1,+j}のうちの一つである、
    請求項１２に記載の装置。
14. 該プリコーダは、
    該第一入力ビットの該第一バージョンと該第二入力ビットの該第一バージョンとを乗算することによって該第一出力信号（ｕ_0,k）を決定する乗算器（６１０−４）と、
    該第一入力ビットの該第二バージョンと該第二入力ビットの該第一バージョンとを乗算することによって該第二出力信号（ｕ_1,k）を決定する乗算器（６１０−５）と、
    該第一入力ビットの該第一バージョンと該第二入力ビットの該第二バージョンとを乗算することによって該第三出力信号（ｕ_2,k）を決定する乗算器（６１０−６）と、
    を更に具備する、請求項１１に記載の装置。
15. それぞれのパルス成形関数は、次式を有し、
    c_l(t)=w_l(t)・w_l(t+T)
    ここで、l=0,1 であり、T は、サンプル周期であり、以下のとおりであり、
    

    

    ここで、h=1/4 であり、且つ、部分応答関数 q(t) は、次式の形態を有し、
    

    

    f(t) は、[0,LT] において定義された非ゼロの値を有する成形関数であり、且つ、次式、
    

    

    のとおりである、請求項１１に記載の装置。
16. 該パルス成形関数は、以下のとおりであり、
    g₀(t)=c₀(t)c₁(t)
    g₁(t)=c₀(t+T)c₁(t)
    g₂(t)=c₀(t)c₀(t+T)
    ここで、g₀(t) は、第一パルス成形済み信号を生成するべく、該第一出力信号に対して適用され、g₁(t) は、第二パルス成形済み信号を生成するべく、該第二出力信号に対して適用され、g₂(t) は、第三パルス成形済み信号を生成するべく、該第三出力信号に対して適用され、且つ、
    該コンバイナは、該第一、第二、及び第三パルス成形済み信号を加算して該送信波形を生成する加算器である、
    請求項１５に記載の装置。
17. 一つ又は複数のプロセッサと、コンピュータプログラムコードを含む一つ又は複数のメモリと、を更に具備し、該一つ又は複数のメモリ及び該コンピュータプログラムコードは、該一つ又は複数のプロセッサとともに、該装置が、該プリコーダ、該複数のパルス成形関数、及び該コンバイナを実装するようにするべく、構成されている、請求項１１に記載の装置。

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