JP6436202B2 - Lead frame and manufacturing method thereof, and semiconductor device and manufacturing method thereof - Google Patents

Lead frame and manufacturing method thereof, and semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
JP6436202B2
JP6436202B2 JP2017170510A JP2017170510A JP6436202B2 JP 6436202 B2 JP6436202 B2 JP 6436202B2 JP 2017170510 A JP2017170510 A JP 2017170510A JP 2017170510 A JP2017170510 A JP 2017170510A JP 6436202 B2 JP6436202 B2 JP 6436202B2
Authority
JP
Japan
Prior art keywords
external terminal
lead
lead portion
region
outer region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017170510A
Other languages
Japanese (ja)
Other versions
JP2017228795A (en
Inventor
崎 聡 柴
崎 聡 柴
田 幸 治 冨
田 幸 治 冨
崎 雅 樹 矢
崎 雅 樹 矢
野 和 幸 宮
野 和 幸 宮
橋 篤 史 倉
橋 篤 史 倉
海 和 仁 内
海 和 仁 内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dai Nippon Printing Co Ltd
Original Assignee
Dai Nippon Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dai Nippon Printing Co Ltd filed Critical Dai Nippon Printing Co Ltd
Priority to JP2017170510A priority Critical patent/JP6436202B2/en
Publication of JP2017228795A publication Critical patent/JP2017228795A/en
Application granted granted Critical
Publication of JP6436202B2 publication Critical patent/JP6436202B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法に関する。   The present invention relates to a lead frame and a manufacturing method thereof, and a semiconductor device and a manufacturing method thereof.

近年、基板に実装される半導体装置の小型化および薄型化が要求されてきている。このような要求に対応すべく、従来、リードフレームを用い、当該リードフレームの搭載面に搭載した半導体素子を封止樹脂によって封止するとともに、裏面側にリードの一部分を露出させて構成された、いわゆるＱＦＮ（Quad Flat Non-lead）タイプの半導体装置が種々提案されている。   In recent years, it has been required to reduce the size and thickness of a semiconductor device mounted on a substrate. In order to meet such demands, conventionally, a lead frame is used, and a semiconductor element mounted on the mounting surface of the lead frame is sealed with a sealing resin, and a part of the lead is exposed on the back surface side. Various so-called QFN (Quad Flat Non-lead) type semiconductor devices have been proposed.

ＱＦＮの普及に伴い、汎用パッケージである電源ＩＣやアナログＩＣが多くの電子機器に搭載されている。また、近年、ＱＦＮパッケージに対する多ピン化の要求が高まってきており、高機能電源用、マイコン用、および通信・無線用ベースバンドに用いられる１００ピン〜２００ピンタイプのパッケージの開発が進められている。   With the spread of QFN, power supply ICs and analog ICs, which are general-purpose packages, are mounted on many electronic devices. In recent years, the demand for a multi-pin QFN package has increased, and the development of 100-pin to 200-pin type packages used for high-function power supplies, microcomputers, and communication / wireless basebands has been promoted. Yes.

しかしながら、従来一般的な構造からなるＱＦＮの場合、端子数が増加するのにしたがってパッケージが大きくなるため、実装信頼性を確保することが難しくなる課題があった。また、パッケージが大きくなることにより、内部端子と半導体チップとの間の距離が長くなり、金製のボンディングワイヤの使用量が増加し、パッケージの製造コストが増加するという問題がある。また、ボンディングワイヤが長くなることにより、パッケージ組立ての際に不具合が発生するおそれもある。   However, in the case of a QFN having a conventional general structure, the package becomes larger as the number of terminals increases, and there is a problem that it is difficult to ensure mounting reliability. In addition, the increase in the size of the package increases the distance between the internal terminals and the semiconductor chip, increases the amount of gold bonding wires used, and increases the manufacturing cost of the package. Further, since the bonding wire becomes long, there is a possibility that a problem may occur when the package is assembled.

特許３７３２９８７号公報Japanese Patent No. 3732987 特開２００１−１８９４０２号公報JP 2001-189402 A 特開２００６−１９７６７号公報JP 2006-19767 A

これに対して、多ピン化されたＱＦＮを実現するための技術として、外部端子を２列に配列したＤＲ−ＱＦＮ（Dual Row QFN）とよばれるパッケージの開発が進められている（特許文献１〜３）。このようなＤＲ−ＱＦＮにおいては、内側端子を支えるためにハーフエッチングされたリード部が設けられている。しかしながら、このようなＤＲ−ＱＦＮにおいては、多ピン化によりリード部の数が増加するため、必然的にリード部の幅を狭く設計しなければならない。このため、ハーフエッチングされたリード部の強度が不足し、リード部が変形して外部端子に位置ずれが発生し、この結果、リードフレームの歩留まりが低下するおそれがある。   On the other hand, as a technique for realizing a multi-pin QFN, a package called DR-QFN (Dual Row QFN) in which external terminals are arranged in two rows is being developed (Patent Document 1). ~ 3). Such a DR-QFN is provided with a half-etched lead portion to support the inner terminal. However, in such a DR-QFN, since the number of lead portions increases due to the increase in the number of pins, the width of the lead portions must be designed to be narrow. For this reason, the strength of the lead part that has been half-etched is insufficient, the lead part is deformed, and the external terminal is displaced. As a result, the yield of the lead frame may be reduced.

本発明はこのような点を考慮してなされたものであり、リード部の幅を狭くした場合であっても、リード部の強度が低下することを抑え、リード部に変形が生じることを防止することが可能な、リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法を提供することを目的とする。   The present invention has been made in consideration of such points, and even when the width of the lead portion is narrowed, the strength of the lead portion is suppressed from being reduced, and deformation of the lead portion is prevented. An object of the present invention is to provide a lead frame and a manufacturing method thereof, and a semiconductor device and a manufacturing method thereof.

本発明は、リードフレームにおいて、半導体素子が搭載されるダイパッドと、ダイパッド周囲に設けられ、それぞれその内端に位置する外部端子を含む複数のリード部とを備え、複数のリード部の外部端子は、隣り合うリード部間で内側および外側に位置するよう交互に千鳥状に配置され、複数のリード部のうち、外部端子を内側にもつリード部は、外部端子の外側に位置する外側領域と、裏面に外部端子が形成された外部端子領域とを有し、少なくとも外部端子を内側にもつリード部の外側領域は、ハーフエッチングにより薄肉に形成され、かつ、該リード部の長手方向に直交する断面において、裏面方向に突出する凸部または表面方向に凹む凹部を有することを特徴とするリードフレームである。   The present invention provides a lead frame including a die pad on which a semiconductor element is mounted and a plurality of lead portions provided around the die pad, each including an external terminal located at an inner end thereof, and the external terminals of the plurality of lead portions are , Alternately arranged in a staggered manner between the adjacent lead portions inside and outside, and among the plurality of lead portions, the lead portion having the external terminal on the inside is an outer region located outside the external terminal; An external terminal region having an external terminal formed on the back surface, and at least the outer region of the lead part having the external terminal on the inner side is formed thin by half etching and is a cross section perpendicular to the longitudinal direction of the lead part. The lead frame has a convex portion protruding in the rear surface direction or a concave portion recessed in the front surface direction.

本発明は、リード部の外側領域は、リード部の長手方向に直交する断面において、略五角形状を有することを特徴とするリードフレームである。   The present invention is the lead frame characterized in that the outer region of the lead part has a substantially pentagonal shape in a cross section perpendicular to the longitudinal direction of the lead part.

本発明は、リード部の外側領域は、リード部の長手方向に直交する断面において、略凹形状を有することを特徴とするリードフレームである。   The present invention is the lead frame characterized in that the outer region of the lead part has a substantially concave shape in a cross section perpendicular to the longitudinal direction of the lead part.

本発明は、リード部の外部端子は、外部端子領域の表面よりもその幅が広いことを特徴とするリードフレームである。   The present invention is the lead frame characterized in that the external terminal of the lead portion is wider than the surface of the external terminal region.

本発明は、半導体装置において、ダイパッドと、ダイパッド周囲に設けられ、それぞれその内端に位置する外部端子を含む複数のリード部と、ダイパッド上に搭載された半導体素子と、半導体素子とリード部とを電気的に接続するボンディングワイヤと、ダイパッドと、リード部と、半導体素子と、ボンディングワイヤとを封止する封止樹脂とを備え、複数のリード部の外部端子は、隣り合うリード部間で内側および外側に位置するよう交互に千鳥状に配置され、複数のリード部のうち、外部端子を内側にもつリード部は、外部端子の外側に位置する外側領域と、裏面に外部端子が形成された外部端子領域とを有し、少なくとも外部端子を内側にもつリード部の外側領域は、ハーフエッチングにより薄肉に形成され、かつ、該リード部の長手方向に直交する断面において、裏面方向に突出する凸部または表面方向に凹む凹部を有することを特徴とする半導体装置である。   The present invention relates to a semiconductor device, a die pad, a plurality of lead portions provided around the die pad, each including an external terminal positioned at an inner end thereof, a semiconductor element mounted on the die pad, a semiconductor element, and a lead portion. A bonding wire, a die pad, a lead portion, a semiconductor element, and a sealing resin that seals the bonding wire. The external terminals of the plurality of lead portions are connected between adjacent lead portions. Arranged alternately in a staggered manner so as to be located inside and outside, among the plurality of lead parts, the lead part having the external terminal on the inside has an external region formed on the outside of the external terminal and an external terminal formed on the back surface. And at least the outer region of the lead portion having the external terminal on the inside is formed thin by half etching, and the length of the lead portion is In a cross section perpendicular to the direction, which is a semiconductor device characterized by having a recess that is recessed to the projections or the surface direction protrude to the reverse direction.

本発明は、リード部の外側領域は、リード部の長手方向に直交する断面において、略五角形状を有することを特徴とする半導体装置である。   The present invention is the semiconductor device characterized in that the outer region of the lead portion has a substantially pentagonal shape in a cross section perpendicular to the longitudinal direction of the lead portion.

本発明は、リード部の外側領域は、略凹形状を有することを特徴とする半導体装置である。   The present invention is the semiconductor device characterized in that the outer region of the lead portion has a substantially concave shape.

本発明は、リード部の外部端子は、外部端子領域の表面よりもその幅が広いことを特徴とする半導体装置である。   The present invention is the semiconductor device characterized in that the external terminal of the lead portion is wider than the surface of the external terminal region.

本発明は、半導体素子が搭載されるダイパッドと、ダイパッド周囲に設けられ、それぞれその内端に位置する外部端子を含む複数のリード部とを備え、複数のリード部の外部端子は、隣り合うリード部間で内側および外側に位置するよう交互に千鳥状に配置され、複数のリード部のうち、外部端子を内側にもつリード部は、外部端子の外側に位置する外側領域と、裏面に外部端子が形成された外部端子領域とを有する、リードフレームの製造方法において、金属基板を準備する工程と、金属基板をエッチング加工することにより、金属基板にダイパッドおよびリード部を形成する工程とを備え、金属基板にダイパッドおよびリード部を形成する際、少なくとも外部端子を内側にもつリード部の外側領域がハーフエッチングにより薄肉に形成され、該リード部の外側領域に、リード部の長手方向に直交する断面において、裏面方向に突出する凸部または表面方向に凹む凹部が形成されることを特徴とするリードフレームの製造方法である。   The present invention includes a die pad on which a semiconductor element is mounted, and a plurality of lead portions provided around the die pad, each including an external terminal located at an inner end thereof, and the external terminals of the plurality of lead portions are adjacent leads. Arranged alternately in a zigzag manner so as to be located inside and outside, the lead part having the external terminal on the inside of the plurality of lead parts is an outer region located outside the external terminal and the external terminal on the back surface In the method of manufacturing a lead frame having an external terminal region formed with: a step of preparing a metal substrate; and a step of forming a die pad and a lead portion on the metal substrate by etching the metal substrate, When forming the die pad and lead part on the metal substrate, at least the outer area of the lead part with the external terminal inside is formed thin by half etching. , The outer region of the lead portion, in a cross section perpendicular to the longitudinal direction of the lead portion, a manufacturing method of a lead frame, wherein a recess dented projections or surface direction protrude to the reverse direction are formed.

本発明は、半導体装置の製造方法において、リードフレームの製造方法によりリードフレームを製造する工程と、リードフレームのダイパッド上に半導体素子を搭載する工程と、半導体素子とリード部の内部端子とをボンディングワイヤにより電気的に接続する工程と、ダイパッドと、リード部と、半導体素子と、ボンディングワイヤとを封止樹脂により封止する工程とを備えたことを特徴とする半導体装置の製造方法である。   The present invention relates to a method of manufacturing a semiconductor device, a step of manufacturing a lead frame by a method of manufacturing a lead frame, a step of mounting a semiconductor element on a die pad of the lead frame, and bonding the semiconductor element and an internal terminal of a lead portion. A method for manufacturing a semiconductor device, comprising: a step of electrically connecting with a wire; a step of sealing a die pad, a lead portion, a semiconductor element, and a bonding wire with a sealing resin.

本発明によれば、リード部の外側領域は、リード部の長手方向に直交する断面において、裏面方向に突出する凸部または表面方向に凹む凹部を有する。このことにより、リード部の幅を狭くした場合であっても、リード部の強度が低下することが抑えられ、外部端子に変形が生じることを防止することができる。   According to the present invention, the outer region of the lead portion has a convex portion protruding in the back surface direction or a concave portion recessed in the surface direction in a cross section orthogonal to the longitudinal direction of the lead portion. As a result, even when the width of the lead portion is narrowed, the strength of the lead portion can be suppressed from being reduced, and deformation of the external terminal can be prevented.

図１は、本発明の第１の実施の形態によるリードフレームを示す平面図。FIG. 1 is a plan view showing a lead frame according to a first embodiment of the present invention. 図２は、本発明の第１の実施の形態によるリードフレームを示す断面図（図１のII−II線断面図）。FIG. 2 is a cross-sectional view showing the lead frame according to the first embodiment of the present invention (cross-sectional view taken along the line II-II in FIG. 1). 図３（ａ）（ｂ）は、第１外部端子を有するリード部の断面図（それぞれ図２のIIIA−IIIA線断面図、IIIB−IIIB線断面図）。3A and 3B are cross-sectional views of a lead portion having a first external terminal (a cross-sectional view taken along line IIIA-IIIA and a cross-sectional view taken along line IIIB-IIIB in FIG. 2, respectively). 図４は、本発明の第１の実施の形態による半導体装置を示す平面図。FIG. 4 is a plan view showing the semiconductor device according to the first embodiment of the present invention. 図５は、本発明の第１の実施の形態による半導体装置を示す断面図（図４のＶ−Ｖ線断面図）。FIG. 5 is a sectional view showing the semiconductor device according to the first embodiment of the present invention (a sectional view taken along the line VV in FIG. 4). 図６（ａ）−（ｅ）は、本発明の第１の実施の形態によるリードフレームの製造方法を示す断面図。6A to 6E are cross-sectional views showing a method for manufacturing a lead frame according to the first embodiment of the present invention. 図７（ａ）−（ｂ）は、リードフレームの製造工程における、リード部の外側領域を示す断面図（それぞれ図６（ｃ）のVIIA−VIIA線断面図、図６（ｄ）のVIIB−VIIB線断面図）。7 (a)-(b) are cross-sectional views showing the outer region of the lead portion in the lead frame manufacturing process (cross-sectional views taken along the line VIIA-VIIA in FIG. 6 (c) and VIIB- in FIG. 6 (d), respectively. VIIB line cross section). 図８（ａ）−（ｅ）は、本発明の第１の実施の形態による半導体装置の製造方法を示す断面図。8A to 8E are cross-sectional views showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention. 図９は、本発明の第２の実施の形態によるリードフレームを示す断面図。FIG. 9 is a cross-sectional view showing a lead frame according to a second embodiment of the present invention. 図１０（ａ）（ｂ）は、本発明の第２の実施の形態における、第１外部端子を有するリード部の断面図（それぞれ図９のXA−XA線断面図、XB−XB線断面図）。10A and 10B are cross-sectional views of the lead portion having the first external terminal according to the second embodiment of the present invention (cross-sectional views taken along lines XA-XA and XB-XB in FIG. 9, respectively). ). 図１１は、本発明の第２の実施の形態によるリードフレームの製造工程における、リード部の外側領域を示す断面図。FIG. 11 is a cross-sectional view showing an outer region of a lead portion in a lead frame manufacturing process according to the second embodiment of the present invention.

（第１の実施の形態）
以下、本発明の第１の実施の形態について、図１乃至図８を参照して説明する。 (First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to FIGS.

リードフレームの構成
まず、図１乃至図３により、本実施の形態によるリードフレームの概略について説明する。図１乃至図３は、本実施の形態によるリードフレームを示す図である。 Construction of the lead frame initially, to FIG. 1 to FIG. 3, the outline of the lead frame according to the present embodiment. 1 to 3 are views showing a lead frame according to the present embodiment.

図１および図２に示すように、リードフレーム１０は、半導体素子２１（後述）を搭載する平面矩形状のダイパッド１１と、ダイパッド１１周囲に設けられ、半導体素子２１と外部回路（図示せず）とを接続する複数の細長いリード部１２Ａ、１２Ｂとを備えている。   As shown in FIGS. 1 and 2, the lead frame 10 is provided with a planar rectangular die pad 11 on which a semiconductor element 21 (described later) is mounted, the periphery of the die pad 11, and the semiconductor element 21 and an external circuit (not shown). Are provided with a plurality of elongated lead portions 12A and 12B.

このうちリード部１２Ａ、１２Ｂの周囲には、ダイパッド１１とリード部１２Ａ、１２Ｂとを支持する外枠１３が設けられている。さらに、ダイパッド１１の四隅には吊りリード１４が連結されており、ダイパッド１１は、４本の吊りリード１４を介して外枠１３に連結支持されている。   Of these, an outer frame 13 that supports the die pad 11 and the lead portions 12A and 12B is provided around the lead portions 12A and 12B. Further, suspension leads 14 are coupled to the four corners of the die pad 11, and the die pad 11 is coupled and supported to the outer frame 13 via the four suspension leads 14.

隣接するリード部１２Ａ、１２Ｂ同士は、半導体装置２０（後述）の製造後に互いに電気的に絶縁される形状となっている。また、各リード部１２Ａ、１２Ｂは、半導体装置２０の製造後にダイパッド１１と電気的に絶縁される形状となっている。さらに、各リード部１２Ａ、１２Ｂは、その裏面が半導体装置２０から外方に露出するようになっている。
このリード部１２Ａ、１２Ｂの内端の裏面には、それぞれ外部の実装基板（図示せず）に電気的に接続される外部端子１７Ａ、１７Ｂ（アウターリード部）が形成されている。 Adjacent lead portions 12A, 12B are shaped to be electrically insulated from each other after manufacturing of a semiconductor device 20 (described later). Each lead portion 12A, 12B is shaped to be electrically insulated from the die pad 11 after the semiconductor device 20 is manufactured. Further, the back surfaces of the lead portions 12 </ b> A and 12 </ b> B are exposed outward from the semiconductor device 20.
External terminals 17A and 17B (outer lead portions) that are electrically connected to external mounting boards (not shown) are formed on the back surfaces of the inner ends of the lead portions 12A and 12B, respectively.

この場合、複数のリード部１２Ａ、１２Ｂの外部端子１７Ａ、１７Ｂは、隣り合うリード部１２Ａ、１２Ｂ間で内側および外側に位置するよう交互に千鳥状に配置されている。
すなわち、ダイパッド１１の周囲において、外部端子１７Ａが相対的に内側（ダイパッド１１側）に位置するリード部１２Ａと、外部端子１７Ｂが相対的に外側（外枠１３側）に位置するリード部１２Ｂとが、全周にわたり交互に配置されている。なお、本明細書において、内側に位置する外部端子１７Ａを第１外部端子１７Ａともいい、外側に位置する外部端子１７Ｂを第２外部端子１７Ｂともいう。 In this case, the external terminals 17A and 17B of the plurality of lead portions 12A and 12B are alternately arranged in a staggered manner so as to be located inside and outside between the adjacent lead portions 12A and 12B.
That is, around the die pad 11, the lead portion 12A in which the external terminal 17A is located relatively inside (on the die pad 11 side), and the lead portion 12B in which the external terminal 17B is located relatively outside (on the outer frame 13 side). Are alternately arranged over the entire circumference. In the present specification, the external terminal 17A located inside is also referred to as a first external terminal 17A, and the external terminal 17B located outside is also referred to as a second external terminal 17B.

図１に示すように、複数の第１外部端子１７Ａは、平面から見ていずれもダイパッド１１の一辺に対して平行な直線に沿って配列されている。また、複数の第２外部端子１７Ｂは、平面から見ていずれもダイパッド１１の一辺に対して平行な直線上に配列されている。しかしながら、これに限られるものではなく、例えば、複数の第１外部端子１７Ａおよび／または複数の第２外部端子１７Ｂが、それぞれ平面から見て円弧上に配列されても良い。   As shown in FIG. 1, the plurality of first external terminals 17 </ b> A are all arranged along a straight line parallel to one side of the die pad 11 when viewed from the plane. Further, the plurality of second external terminals 17B are all arranged on a straight line parallel to one side of the die pad 11 when viewed from above. However, the present invention is not limited to this. For example, the plurality of first external terminals 17A and / or the plurality of second external terminals 17B may be arranged on an arc as viewed from the plane.

また、複数のリード部１２Ａ、１２Ｂのうち、第１外部端子１７Ａを有するリード部１２Ａは、リード部１２Ａの内端（ダイパッド１１側端部）に位置する外部端子領域５３と、外部端子領域５３の外側（外枠１３側）に位置する外側領域５２とを有している。このうち外側領域５２は、平面から見て細長い棒形状を有しており、その外端部は外枠１３に連結されている。また、外部端子領域５３の裏面５３ｂには、上述した第１外部端子１７Ａが形成され、外部端子領域５３の表面には内部端子１５（インナーリード部）が形成されている。この内部端子１５は、後述するようにボンディングワイヤ２２を介して半導体素子２１に電気的に接続される領域となっている。   Among the plurality of lead portions 12A and 12B, the lead portion 12A having the first external terminal 17A includes an external terminal region 53 located at the inner end (end portion on the die pad 11 side) of the lead portion 12A, and an external terminal region 53. And an outer region 52 located on the outer side (outer frame 13 side). Of these, the outer region 52 has a long and narrow bar shape when viewed from above, and its outer end is connected to the outer frame 13. Further, the first external terminal 17A described above is formed on the back surface 53b of the external terminal region 53, and the internal terminal 15 (inner lead portion) is formed on the surface of the external terminal region 53. The internal terminal 15 is a region that is electrically connected to the semiconductor element 21 via a bonding wire 22 as will be described later.

この場合、リード部１２Ａの外側領域５２は、それぞれハーフエッチングにより薄肉に形成されている。他方、外部端子領域５３は、ハーフエッチングされることなく、ダイパッド１１および外枠１３と同一の厚みを有している。なお、ハーフエッチングとは、被エッチング材料をその厚み方向に途中までエッチングすることをいう。   In this case, each outer region 52 of the lead portion 12A is formed thin by half etching. On the other hand, the external terminal region 53 has the same thickness as the die pad 11 and the outer frame 13 without being half-etched. Half-etching means that the material to be etched is etched halfway in the thickness direction.

一方、複数のリード部１２Ａ、１２Ｂのうち、第２外部端子１７Ｂを有するリード部１２Ｂは、リード部１２Ｂの内端（ダイパッド１１側端部）に位置する外部端子領域６３と、第２外部端子１７Ｂよりも外側（外枠１３側）に位置する外側領域６２とを有している。このうち外側領域６２は、平面から見て細長い棒形状を有しており、その外側端部は外枠１３に連結されている。さらに、外部端子領域６３の裏面には、第２外部端子１７Ｂが形成され、外部端子領域６３の表面には内部端子１５（インナーリード部）が形成されている。   On the other hand, among the plurality of lead portions 12A and 12B, the lead portion 12B having the second external terminal 17B includes the external terminal region 63 located at the inner end (end portion on the die pad 11 side) of the lead portion 12B and the second external terminal. And an outer region 62 located on the outer side (outer frame 13 side) than 17B. Of these, the outer region 62 has a long and narrow bar shape when viewed from above, and the outer end portion thereof is connected to the outer frame 13. Further, the second external terminal 17 </ b> B is formed on the back surface of the external terminal region 63, and the internal terminal 15 (inner lead portion) is formed on the surface of the external terminal region 63.

この場合、リード部１２Ｂの外側領域６２は、それぞれハーフエッチングにより薄肉に形成されている。他方、外部端子領域６３は、ハーフエッチングされることなく、ダイパッド１１および外枠１３と同一の厚みを有している。   In this case, each outer region 62 of the lead portion 12B is formed thin by half etching. On the other hand, the external terminal region 63 has the same thickness as the die pad 11 and the outer frame 13 without being half-etched.

次に、図３（ａ）（ｂ）を参照して、複数のリード部１２Ａ、１２Ｂのうち、第１外部端子１７Ａを有するリード部１２Ａの断面形状について説明する。図３（ａ）（ｂ）は、それぞれリード部１２Ａの長手方向に直交する断面形状を示す図である。このうち図３（ａ）は、外部端子領域５３におけるリード部１２Ａの断面図（図２のIIIA−IIIA線断面図）であり、図３（ｂ）は、外側領域５２におけるリード部１２Ａの断面図（図２のIIIB−IIIB線断面図）である。   Next, with reference to FIGS. 3A and 3B, a cross-sectional shape of the lead portion 12A having the first external terminal 17A among the plurality of lead portions 12A and 12B will be described. 3A and 3B are views showing cross-sectional shapes orthogonal to the longitudinal direction of the lead portion 12A. 3A is a cross-sectional view of the lead portion 12A in the external terminal region 53 (cross-sectional view taken along the line IIIA-IIIA in FIG. 2), and FIG. 3B is a cross-sectional view of the lead portion 12A in the outer region 52. It is a figure (IIIB-IIIB sectional view taken on the line of FIG. 2).

図３（ａ）に示すように、リード部１２Ａの外部端子領域５３は、表面５３ａと、裏面５３ｂに形成された第１外部端子１７Ａと、部分的に幅方向内側に湾曲した一対の側面５３ｃとを有している。このうち表面５３ａには、上述したように内部端子１５が形成されている。   As shown in FIG. 3A, the external terminal region 53 of the lead portion 12A includes a front surface 53a, a first external terminal 17A formed on the back surface 53b, and a pair of side surfaces 53c partially curved inward in the width direction. And have. Among these, the internal terminal 15 is formed on the surface 53a as described above.

図３（ｂ）に示すように、リード部１２Ａの外側領域５２は、表面５２ａと、ハーフエッチングにより下方（裏面方向）に突出する凸部５２ｄが形成された裏面５２ｂと、一対の側面５２ｃとを有している。この外側領域５２は、略五角形状の断面を有している。ここで略五角形状とは、厳密な意味での五角形状に限らず、図３（ｂ）のように一対の側面５２ｃが部分的に幅方向内側に向けて湾曲する場合も含まれる。   As shown in FIG. 3B, the outer region 52 of the lead portion 12A includes a front surface 52a, a back surface 52b on which a convex portion 52d protruding downward (back surface direction) is formed by half etching, and a pair of side surfaces 52c. have. The outer region 52 has a substantially pentagonal cross section. Here, the substantially pentagonal shape is not limited to a pentagonal shape in a strict sense, but also includes a case where the pair of side surfaces 52c are partially curved inward in the width direction as shown in FIG.

このように、リード部１２Ａの外側領域５２の断面を略五角形状としたことにより、外側領域５２の断面二次モーメントを大きくし、リード部１２Ａの付け根の部分である外側領域５２の強度を高めることができる。これにより半導体装置２０（後述）を製造する際、リード部１２Ａが変形することが防止され、第１外部端子１７Ａの位置がずれたり、ワイヤボンディング作業が困難になったりする不具合を防止することができる。   Thus, by making the cross section of the outer region 52 of the lead portion 12A substantially pentagonal, the sectional moment of the outer region 52 is increased, and the strength of the outer region 52 that is the root portion of the lead portion 12A is increased. be able to. Thereby, when manufacturing the semiconductor device 20 (described later), it is possible to prevent the lead portion 12A from being deformed, and to prevent a problem that the position of the first external terminal 17A is shifted or the wire bonding operation becomes difficult. it can.

また、外側領域５２の厚みｔｃは、例えば外部端子領域５３の厚みｔｂ（図３（ａ））の５０％〜９０％としても良い。ここで、外側領域５２の厚みｔｃとは、外側領域５２の断面における最大厚み（この場合は凸部５２ｄが設けられた部分で測定された厚み）をいう。 Further, the thickness t c of the outer region 52 may be, for example, 50% to 90% of the thickness t b (FIG. 3A) of the external terminal region 53. Here, the thickness t c of the outer region 52 refers to the maximum thickness in the cross section of the outer region 52 (in this case, the thickness measured at the portion where the convex portion 52d is provided).

このように、リード部１２Ａの外側領域５２は、リード部１２Ａの長手方向に直交する断面において、裏面方向に突出する凸部５２ｄを有することにより、リード部１２Ａの付け根の部分である外側領域５２を変形しにくくすることができる。このことにより、半導体装置２０（後述）を製造する際、リード部１２Ａが変形することが防止され、第１外部端子１７Ａの位置がずれたり、ワイヤボンディング作業が困難になったりする不具合を防止することができる。   As described above, the outer region 52 of the lead portion 12A has the convex portion 52d protruding in the back surface direction in the cross section orthogonal to the longitudinal direction of the lead portion 12A, so that the outer region 52 that is the base portion of the lead portion 12A. Can be made difficult to deform. As a result, when manufacturing the semiconductor device 20 (described later), the lead portion 12A is prevented from being deformed, and the first external terminal 17A is prevented from being displaced and the wire bonding operation becomes difficult. be able to.

ところで、第２外部端子１７Ｂを有する各リード部１２Ｂの外部端子領域６３の断面形状は、上述したリード部１２Ａの外部端子領域５３の断面形状と略同様である。一方、リード部１２Ｂの外側領域６２の断面形状は、リード部１２Ａの外側領域５２の断面形状とは異なり、略四角形状となっている。これは、リード部１２Ｂの外側領域６２の長さは、リード部１２Ａの外側領域５２の長さに比べて相対的に短いため、外側領域６２が変形するおそれが相対的に小さいためである。しかしながら、これに限らず、リード部１２Ｂの外側領域６２についても、リード部１２Ａの外側領域５２と同様、裏面方向に突出する凸部を有する略五角形状の断面としても良い。   Incidentally, the cross-sectional shape of the external terminal region 63 of each lead portion 12B having the second external terminal 17B is substantially the same as the cross-sectional shape of the external terminal region 53 of the lead portion 12A described above. On the other hand, the cross-sectional shape of the outer region 62 of the lead portion 12B is substantially rectangular, unlike the cross-sectional shape of the outer region 52 of the lead portion 12A. This is because the length of the outer region 62 of the lead portion 12B is relatively shorter than the length of the outer region 52 of the lead portion 12A, and therefore the possibility that the outer region 62 is deformed is relatively small. However, the present invention is not limited thereto, and the outer region 62 of the lead portion 12B may have a substantially pentagonal cross section having a convex portion protruding in the back surface direction, like the outer region 52 of the lead portion 12A.

以上説明したリードフレーム１０は、全体として銅、銅合金、４２合金（Ｎｉ４２％のＦｅ合金）等の金属から構成されている。また、リードフレーム１０の厚みは、製造する半導体装置２０の構成にもよるが、０．１０ｍｍ〜０．３０ｍｍとすることができる。   The lead frame 10 described above is made of a metal such as copper, copper alloy, 42 alloy (Ni 42% Fe alloy) as a whole. The lead frame 10 can have a thickness of 0.10 mm to 0.30 mm, although it depends on the configuration of the semiconductor device 20 to be manufactured.

なお、図１において、便宜上１つのダイパッド１１のみを示しているが、実際は、１つのリードフレーム１０に複数のダイパッド１１が面付けされた状態で製造される。また、図１において、領域Ｓ（仮想線）は、リードフレーム１０のうち１つの半導体装置２０に対応する領域を示している。   In FIG. 1, only one die pad 11 is shown for convenience, but in actuality, a single lead frame 10 is manufactured with a plurality of die pads 11 attached thereto. In FIG. 1, a region S (virtual line) indicates a region corresponding to one semiconductor device 20 in the lead frame 10.

また、図１において、リード部１２Ａ、１２Ｂは、合計３６本設けられている。しかしながら、これに限られるものではなく、リード部１２Ａ、１２Ｂの合計本数は、例えば８０本〜２００本としても良い。また、互いに隣接するリード部１２Ａ、１２Ｂの間隔は、０．１５ｍｍ〜０．４０ｍｍとしても良い。さらに、図１において、リード部１２Ａ、１２Ｂは、ダイパッド１１の４辺に沿って配置されているが、これに限られるものではなく、例えばダイパッド１１の対向する２辺のみに沿って配置されていても良い。   In FIG. 1, a total of 36 lead portions 12A and 12B are provided. However, the present invention is not limited to this, and the total number of the lead portions 12A and 12B may be, for example, 80 to 200. Further, the interval between the adjacent lead portions 12A and 12B may be 0.15 mm to 0.40 mm. Further, in FIG. 1, the lead portions 12A and 12B are arranged along the four sides of the die pad 11, but the present invention is not limited to this. For example, the lead portions 12A and 12B are arranged along only two opposite sides of the die pad 11. May be.

半導体装置の構成
次に、図４および図５により、本実施の形態による半導体装置について説明する。図４および図５は、本実施の形態による半導体装置（ＤＲ−ＱＦＮ（Dual Row QFN）タイプ）を示す図である。 Configuration of Semiconductor Device Next, the semiconductor device according to the present embodiment will be described with reference to FIGS. 4 and 5 are diagrams showing a semiconductor device (DR-QFN (Dual Row QFN) type) according to the present embodiment.

図４および図５に示すように、半導体装置（半導体パッケージ）２０は、ダイパッド１１と、ダイパッド１１の周囲に配置された複数のリード部１２Ａ、１２Ｂと、ダイパッド１１上に搭載された半導体素子２１と、リード部１２Ａ、１２Ｂと半導体素子２１とを電気的に接続する複数のボンディングワイヤ（接続部）２２とを備えている。また、ダイパッド１１、リード部１２Ａ、１２Ｂ、半導体素子２１およびボンディングワイヤ２２は、封止樹脂２３によって樹脂封止されている。   As shown in FIGS. 4 and 5, the semiconductor device (semiconductor package) 20 includes a die pad 11, a plurality of lead portions 12 </ b> A and 12 </ b> B disposed around the die pad 11, and a semiconductor element 21 mounted on the die pad 11. And a plurality of bonding wires (connection portions) 22 for electrically connecting the lead portions 12A and 12B and the semiconductor element 21. The die pad 11, the lead portions 12 </ b> A and 12 </ b> B, the semiconductor element 21 and the bonding wire 22 are resin-sealed with a sealing resin 23.

このうちダイパッド１１およびリード部１２Ａ、１２Ｂは、上述したリードフレーム１０から作製されたものである。このダイパッド１１およびリード部１２Ａ、１２Ｂの構成は、上述した図１乃至図３に示すものと同様であり、ここでは詳細な説明を省略する。   Among these, the die pad 11 and the lead portions 12A and 12B are manufactured from the lead frame 10 described above. The configurations of the die pad 11 and the lead portions 12A and 12B are the same as those shown in FIGS. 1 to 3 described above, and detailed description thereof is omitted here.

また、半導体素子２１としては、従来一般に用いられている各種半導体素子を使用することが可能であり、特に限定されないが、例えば集積回路、大規模集積回路、トランジスタ、サイリスタ、ダイオード等を用いることができる。この半導体素子２１は、各々ボンディングワイヤ２２が取り付けられる複数の端子部２１ａを有している。また、半導体素子２１は、例えばダイボンディングペースト等の接着剤２４により、ダイパッド１１の表面に固定されている。   Further, as the semiconductor element 21, various semiconductor elements generally used in the past can be used, and are not particularly limited. For example, an integrated circuit, a large-scale integrated circuit, a transistor, a thyristor, a diode, or the like is used. it can. The semiconductor element 21 has a plurality of terminal portions 21a to which bonding wires 22 are attached. The semiconductor element 21 is fixed to the surface of the die pad 11 with an adhesive 24 such as a die bonding paste.

各ボンディングワイヤ２２は、例えば金等の導電性の良い材料からなっている。各ボンディングワイヤ２２は、それぞれその一端が半導体素子２１の端子部２１ａに接続されるとともに、その他端が各リード部１２Ａ、１２Ｂの内部端子１５にそれぞれ接続されている。なお、内部端子１５には、ボンディングワイヤ２２と密着性を向上させるめっき部２５が設けられている。   Each bonding wire 22 is made of a material having good conductivity such as gold. Each bonding wire 22 has one end connected to the terminal portion 21a of the semiconductor element 21 and the other end connected to the internal terminal 15 of each lead portion 12A, 12B. The internal terminal 15 is provided with a plating portion 25 that improves the adhesion with the bonding wire 22.

封止樹脂２３としては、シリコーン樹脂やエポキシ樹脂等の熱硬化性樹脂、あるいはＰＰＳ樹脂等の熱可塑性樹脂を用いることができる。封止樹脂２３全体の厚みは、５００μｍ〜１０００μｍ程度とすることができる。なお、図４において、ダイパッド１１およびリード部１２Ａ、１２Ｂよりも表面側に位置する封止樹脂２３の表示を省略している。   As the sealing resin 23, a thermosetting resin such as a silicone resin or an epoxy resin, or a thermoplastic resin such as a PPS resin can be used. The total thickness of the sealing resin 23 can be about 500 μm to 1000 μm. In FIG. 4, the display of the sealing resin 23 located on the surface side of the die pad 11 and the lead portions 12A and 12B is omitted.

リードフレームの製造方法
次に、図１乃至図３に示すリードフレーム１０の製造方法について、図６（ａ）−（ｅ）および図７（ａ）−（ｂ）を用いて説明する。なお、図６（ａ）−（ｅ）は、リードフレーム１０の製造方法を示す断面図（図２に対応する図）である。また、図７（ａ）−（ｂ）は、リード部１２Ａの外側領域５２における断面図であり、それぞれ図６（ｃ）のVIIA−VIIA線断面、図６（ｄ）のVIIB−VIIB線断面を示している。 Manufacturing Method of Lead Frame Next, a manufacturing method of the lead frame 10 shown in FIGS. 1 to 3 will be described with reference to FIGS. 6 (a)-(e) and FIGS. 7 (a)-(b). 6A to 6E are cross-sectional views (corresponding to FIG. 2) showing the manufacturing method of the lead frame 10. FIG. 7A and 7B are cross-sectional views in the outer region 52 of the lead portion 12A, respectively, taken along the line VIIA-VIIA in FIG. 6C and the cross-section taken along the line VIIB-VIIB in FIG. Is shown.

まず図６（ａ）に示すように、平板状の金属基板３１を準備する。この金属基板３１としては、銅、銅合金、４２合金（Ｎｉ４２％のＦｅ合金）等の金属からなる基板を使用することができる。なお金属基板３１は、その両面に対して脱脂等を行い、洗浄処理を施したものを使用することが好ましい。   First, as shown in FIG. 6A, a flat metal substrate 31 is prepared. As the metal substrate 31, a substrate made of a metal such as copper, a copper alloy, or a 42 alloy (Ni 42% Fe alloy) can be used. In addition, it is preferable to use what the metal substrate 31 performed the degreasing | defatting etc. to the both surfaces, and performed the washing process.

次に、金属基板３１の表裏全体にそれぞれ感光性レジスト３２ａ、３３ａを塗布し、これを乾燥する（図６（ｂ））。なお感光性レジスト３２ａ、３３ａとしては、従来公知のものを使用することができる。   Next, photosensitive resists 32a and 33a are applied to the entire front and back surfaces of the metal substrate 31, respectively, and dried (FIG. 6B). As the photosensitive resists 32a and 33a, conventionally known resists can be used.

続いて、この金属基板３１に対してフォトマスクを介して露光し、現像することにより、所望の開口部３２ｂ、３３ｂを有するエッチング用レジスト層３２、３３を形成する（図６（ｃ））。   Subsequently, the metal substrate 31 is exposed through a photomask and developed to form etching resist layers 32 and 33 having desired openings 32b and 33b (FIG. 6C).

このとき、金属基板３１の裏面側に形成されるエッチング用レジスト層３３のうち、ダイパッド１１とリード部１２Ａ、１２Ｂとの間に対応する位置に、開口部３３ｂを設けておく（図６（ｃ））。一方、エッチング用レジスト層３３のうち、リード部１２Ａの外側領域５２に対応する位置に、外側領域５２の長手方向に沿って部分レジスト３３ｃを設けておく（図６（ｃ）および図７（ａ））。   At this time, an opening 33b is provided at a position corresponding to between the die pad 11 and the lead portions 12A and 12B in the etching resist layer 33 formed on the back surface side of the metal substrate 31 (FIG. 6C). )). On the other hand, in the etching resist layer 33, a partial resist 33c is provided along the longitudinal direction of the outer region 52 at a position corresponding to the outer region 52 of the lead portion 12A (FIGS. 6C and 7A). )).

次に、エッチング用レジスト層３２、３３を耐腐蝕膜として金属基板３１に腐蝕液でエッチングを施す（図６（ｄ））。これにより、ダイパッド１１および複数のリード部１２Ａ、１２Ｂの外形が形成される。腐蝕液は、使用する金属基板３１の材質に応じて適宜選択することができ、例えば、金属基板３１として銅を用いる場合、通常、塩化第二鉄水溶液を使用し、金属基板３１の両面からスプレーエッチングにて行うことができる。   Next, the etching resist layers 32 and 33 are used as an anticorrosion film, and the metal substrate 31 is etched with an etching solution (FIG. 6D). Thereby, the outer shape of the die pad 11 and the plurality of lead portions 12A and 12B is formed. The corrosive liquid can be appropriately selected according to the material of the metal substrate 31 to be used. For example, when copper is used as the metal substrate 31, an aqueous ferric chloride solution is usually used and sprayed from both surfaces of the metal substrate 31. It can be performed by etching.

上述したように、金属基板３１の裏面側において、リード部１２Ａの外側領域５２に対応する位置に、部分レジスト３３ｃが設けられている（図７（ａ））。これにより、金属基板３１に対して腐蝕液でエッチングを行った際、部分レジスト３３ｃの両側から腐蝕液が回り込んで、金属基板３１の裏面がハーフエッチングされ、凸部５２ｄを有する裏面５２ｂが形成される（図７（ｂ））。なお、部分レジスト３３ｃは、金属基板３１が浸食されるのに伴って、エッチングの途中で除去される。このようにして、外側領域５２には、リード部の長手方向に直交する断面において、裏面方向に突出する凸部５２ｄが形成され、外側領域５２の断面形状が略五角形状となる。   As described above, the partial resist 33c is provided on the back side of the metal substrate 31 at a position corresponding to the outer region 52 of the lead portion 12A (FIG. 7A). As a result, when the metal substrate 31 is etched with the corrosive liquid, the corrosive liquid flows from both sides of the partial resist 33c, the back surface of the metal substrate 31 is half-etched, and the back surface 52b having the convex portions 52d is formed. (FIG. 7B). The partial resist 33c is removed during the etching as the metal substrate 31 is eroded. In this way, the outer region 52 is formed with a convex portion 52d protruding in the rear surface direction in a cross section perpendicular to the longitudinal direction of the lead portion, and the outer region 52 has a substantially pentagonal cross section.

この場合、一回のエッチング工程でリードフレーム１０の全体形状が形成され、同時に、部分レジスト３３ｃにより、リード部１２Ａの外側領域５２にハーフエッチングにより下方に突出する凸部５２ｄが形成される。このように部分レジスト３３ｃを設けたことにより、リード部１２Ａの裏面側に腐蝕液が回り込むことがある程度抑制され、部分レジスト３３ｃを設けない場合と比較して、リード部１２Ａの外側領域５２の厚みｔｃを厚くする（例えば、金属基板３１の厚みの５０％超とする）ことができる。これにより、リード部１２Ａの強度を高め、リード部１２Ａが変形する不具合を防止することができる。 In this case, the entire shape of the lead frame 10 is formed by a single etching process, and at the same time, a convex portion 52d protruding downward is formed by half etching in the outer region 52 of the lead portion 12A by the partial resist 33c. By providing the partial resist 33c in this manner, the corrosion liquid is suppressed to some extent from the back surface side of the lead portion 12A, and the thickness of the outer region 52 of the lead portion 12A is smaller than when the partial resist 33c is not provided. thickening t c (e.g., 50% of the thickness of the metal substrate 31) can be. As a result, the strength of the lead portion 12A can be increased and a problem that the lead portion 12A is deformed can be prevented.

なお、図示していないが、金属基板３１に対してエッチングを行った際、第２外部端子１７Ｂを有するリード部１２Ｂも同時に形成される。このリード部１２Ｂの外側領域６２の断面形状は特に限定されず、例えばそれぞれが略四角形状でもよく、リード部１２Ａと同様に略五角形状となっていてもよい。   Although not shown, when the metal substrate 31 is etched, the lead portion 12B having the second external terminal 17B is simultaneously formed. The cross-sectional shape of the outer region 62 of the lead portion 12B is not particularly limited. For example, each of the lead portions 12B may have a substantially quadrangular shape, and may have a substantially pentagonal shape as with the lead portion 12A.

その後、エッチング用レジスト層３２、３３を剥離して除去することにより、図１乃至図３に示すリードフレーム１０が得られる（図６（ｅ））。   Thereafter, the etching resist layers 32 and 33 are peeled and removed to obtain the lead frame 10 shown in FIGS. 1 to 3 (FIG. 6E).

半導体装置の製造方法
次に、図４および図５に示す半導体装置２０の製造方法について、図８（ａ）−（ｅ）を用いて説明する。 Method for Manufacturing Semiconductor Device Next, a method for manufacturing the semiconductor device 20 shown in FIGS. 4 and 5 will be described with reference to FIGS.

まず図６（ａ）−（ｅ）および図７（ａ）−（ｂ）に示す方法により、リードフレーム１０を作製する。   First, the lead frame 10 is manufactured by the method shown in FIGS. 6A to 6E and 7A to 7B.

次に、ボンディングワイヤ２２と内部端子１５との密着性を向上させるため、内部端子１５にメッキ処理を施し、めっき部２５を形成する（図８（ａ））。この場合、選択されるメッキ種は、ボンディングワイヤ２２との密着性を確保できればその種類は問わないが、たとえばＡｇやＡｕなどの単層めっきでもよいし、Ｎｉ／ＰｄやＮｉ／Ｐｄ／Ａｕがこの順に積層される複層めっきでもよい。また、めっき部２５は、内部端子１５のうちボンディングワイヤ２２との接続部のみに施してもよいし、リードフレーム１０の全面に施してもよい。   Next, in order to improve the adhesion between the bonding wire 22 and the internal terminal 15, the internal terminal 15 is plated to form a plated portion 25 (FIG. 8A). In this case, the type of plating selected is not limited as long as the adhesion to the bonding wire 22 can be ensured. For example, single-layer plating such as Ag or Au may be used, or Ni / Pd or Ni / Pd / Au may be used. Multi-layer plating laminated in this order may be used. Further, the plating portion 25 may be provided only on the connection portion with the bonding wire 22 in the internal terminal 15 or may be provided on the entire surface of the lead frame 10.

次に、リードフレーム１０のダイパッド１１上に、半導体素子２１を搭載する。この場合、例えばダイボンディングペースト等の接着剤２４を用いて、半導体素子２１をダイパッド１１上に載置して固定する（ダイアタッチ工程）（図８（ｂ））。   Next, the semiconductor element 21 is mounted on the die pad 11 of the lead frame 10. In this case, for example, the semiconductor element 21 is mounted on the die pad 11 and fixed using an adhesive 24 such as a die bonding paste (FIG. 8B).

次に、半導体素子２１の各端子部２１ａと、各リード部１２Ａ、１２Ｂの内部端子１５とを、それぞれボンディングワイヤ２２によって互いに電気的に接続する（ワイヤボンディング工程）（図８（ｃ））。   Next, the terminal portions 21a of the semiconductor element 21 and the internal terminals 15 of the lead portions 12A and 12B are electrically connected to each other by bonding wires 22 (wire bonding step) (FIG. 8C).

このとき、リードフレーム１０をワイヤボンディング装置のヒートブロック３６上に載置する。次いで、ヒートブロック３６によりリード部１２Ａの外部端子領域５３及びリード部１２Ｂの外部端子領域６３の裏面側から、リード部１２Ａ、１２Ｂの表面温度が、例えば、１５０〜２８０℃程度になるように同時に加熱する。これとともに、ワイヤボンディング装置のキャピラリー（図示せず）を介して超音波を印加しながら、半導体素子２１の各端子部２１ａと各リード部１２Ａ、１２Ｂの内部端子１５とをボンディングワイヤ２２を用いて電気的に接続する。   At this time, the lead frame 10 is placed on the heat block 36 of the wire bonding apparatus. Next, from the back side of the external terminal region 53 of the lead portion 12A and the external terminal region 63 of the lead portion 12B by the heat block 36, the surface temperatures of the lead portions 12A and 12B are simultaneously adjusted to, for example, about 150 to 280 ° C. Heat. At the same time, while applying ultrasonic waves through a capillary (not shown) of the wire bonding apparatus, the bonding wires 22 are used to connect the terminal portions 21a of the semiconductor element 21 and the internal terminals 15 of the lead portions 12A and 12B. Connect electrically.

次に、リードフレーム１０に対して熱硬化性樹脂または熱可塑性樹脂を射出成形またはトランスファ成形することにより、封止樹脂２３を形成する（図８（ｄ））。これにより、リードフレーム１０、半導体素子２１、およびボンディングワイヤ２２を封止する。   Next, the sealing resin 23 is formed by injection molding or transfer molding of a thermosetting resin or a thermoplastic resin to the lead frame 10 (FIG. 8D). As a result, the lead frame 10, the semiconductor element 21, and the bonding wire 22 are sealed.

次に、各半導体素子２１間の封止樹脂２３をダイシングすることにより、リードフレーム１０を各半導体素子２１毎に分離する。この際、例えばダイヤモンド砥石からなるブレード（図示せず）を回転させながら、各半導体素子２１間のリードフレーム１０および封止樹脂２３を切断しても良い。   Next, the lead frame 10 is separated for each semiconductor element 21 by dicing the sealing resin 23 between the semiconductor elements 21. At this time, the lead frame 10 and the sealing resin 23 between the semiconductor elements 21 may be cut while rotating a blade (not shown) made of, for example, a diamond grindstone.

このようにして、図４および図５に示す半導体装置２０が得られる（図８（ｅ））。   In this way, the semiconductor device 20 shown in FIGS. 4 and 5 is obtained (FIG. 8E).

以上説明したように、本実施の形態によれば、リード部１２Ａの外側領域５２は、リード部１２Ａの長手方向に直交する断面において、下方に突出する凸部５２ｄを有しており、略五角形状の断面形状をもっている。このことにより、外側領域５２の断面二次モーメントを大きくし、リード部１２Ａの付け根の部分である外側領域５２の強度を高めることができる。これにより、リード部１２Ａの強度を高め、リード部１２Ａが変形して第１外部端子１７Ａに位置ずれが発生する不具合を防止することができる。この結果、リードフレーム１０の歩留まりを高めることができる。とりわけ、隣接するリード部１２Ａとリード部１２Ｂとの間隔を狭め、リード部１２Ａの幅を狭くした場合であっても、リード部１２Ａの強度が低下することを抑え、リード部１２Ａが変形して第１外部端子１７Ａに位置ずれが発生する不具合を防止することができる。この結果、リードフレーム１０の歩留まりを高めることができる。   As described above, according to the present embodiment, the outer region 52 of the lead portion 12A has the convex portion 52d that protrudes downward in the cross section orthogonal to the longitudinal direction of the lead portion 12A. It has a cross-sectional shape. Thereby, the cross-sectional secondary moment of the outer region 52 can be increased, and the strength of the outer region 52 that is the base portion of the lead portion 12A can be increased. Thereby, the strength of the lead portion 12A can be increased, and a problem that the lead portion 12A is deformed and the first external terminal 17A is displaced can be prevented. As a result, the yield of the lead frame 10 can be increased. In particular, even when the interval between the adjacent lead portion 12A and the lead portion 12B is narrowed and the width of the lead portion 12A is narrowed, the strength of the lead portion 12A is suppressed from being lowered, and the lead portion 12A is deformed. It is possible to prevent a problem that the first external terminal 17A is displaced. As a result, the yield of the lead frame 10 can be increased.

さらに、リード部１２Ａの強度を高めたことにより、リード部１２Ａの長さを長くすることできるので、内部端子１５をダイパッド１１に対して接近させることができる。これにより、高価なボンディングワイヤ２２の使用量を減らすことができ、リードフレーム１０の製造コストを低下することができる。   Furthermore, since the length of the lead portion 12A can be increased by increasing the strength of the lead portion 12A, the internal terminal 15 can be brought closer to the die pad 11. Thereby, the usage amount of the expensive bonding wire 22 can be reduced, and the manufacturing cost of the lead frame 10 can be reduced.

（第２の実施の形態）
次に、図９乃至図１１を参照して本発明の第２の実施の形態について説明する。図９乃至図１１は本発明の第２の実施の形態を示す図である。図９乃至図１１に示す第２の実施の形態は、外側領域５２の断面形状が異なるものであり、他の構成は上述した第１の実施の形態と略同一である。図９乃至図１１において、第１の実施の形態と同一部分には同一の符号を付して詳細な説明は省略する。 (Second Embodiment)
Next, a second embodiment of the present invention will be described with reference to FIGS. 9 to 11 are views showing a second embodiment of the present invention. The second embodiment shown in FIG. 9 to FIG. 11 is different in the cross-sectional shape of the outer region 52, and the other configuration is substantially the same as the first embodiment described above. 9 to 11, the same parts as those of the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.

図９および図１０（ａ）（ｂ）に示すように、本実施の形態によるリードフレーム１０Ａにおいて、外部端子１７Ａが内側に位置するリード部１２Ａは、外部端子１７Ａの外側に位置する外側領域５２と、裏面５３ｂに外部端子１７Ａが形成された外部端子領域５３とを有している。このうち外側領域５２は、リード部１２Ａの長手方向に直交する断面において、上方（表面方向）に凹む凹部５２ｆを有している。   As shown in FIGS. 9 and 10A and 10B, in the lead frame 10A according to the present embodiment, the lead portion 12A in which the external terminal 17A is located on the inner side is the outer region 52 located on the outer side of the external terminal 17A. And an external terminal region 53 having an external terminal 17A formed on the back surface 53b. Of these, the outer region 52 has a recess 52f that is recessed upward (surface direction) in a cross section orthogonal to the longitudinal direction of the lead portion 12A.

図１０（ｂ）に示すように、リード部１２Ａの外側領域５２は、表面５２ａと、ハーフエッチングにより凹部５２ｆが形成された裏面５２ｅと、一対の側面５２ｃとを有している。この外側領域５２の断面は、一対の凸部５２ｇと、一対の凸部５２ｇ間に形成された凹部５２ｆとを含む略凹形状を有している。   As shown in FIG. 10B, the outer region 52 of the lead portion 12A has a front surface 52a, a back surface 52e having a recess 52f formed by half etching, and a pair of side surfaces 52c. The cross section of the outer region 52 has a substantially concave shape including a pair of convex portions 52g and a concave portion 52f formed between the pair of convex portions 52g.

ここで、図９はリードフレーム１０Ａを示す断面図であり、図２に対応する図である。
また図１０（ａ）は、外部端子領域５３におけるリード部１２Ａの断面図（図９のXA−XA線断面図）であり、図１０（ｂ）は、外側領域５２におけるリード部１２Ａの断面図（図９のXB−XB線断面図）である。 Here, FIG. 9 is a cross-sectional view showing the lead frame 10A and corresponds to FIG.
10A is a cross-sectional view of the lead portion 12A in the external terminal region 53 (cross-sectional view taken along line XA-XA in FIG. 9), and FIG. 10B is a cross-sectional view of the lead portion 12A in the outer region 52. FIG. 10 is a sectional view taken along line XB-XB in FIG. 9.

図１０（ａ）（ｂ）において、外側領域５２の厚みｔｄは、例えば外部端子領域５３の厚みｔｂ（図１０（ａ））の５０％〜９０％としても良い。ここで、外側領域５２の厚みｔｄとは、外側領域５２の断面における最大厚み（この場合は凸部５２ｇが設けられた部分で測定された厚み）をいう。 10A and 10B, the thickness t d of the outer region 52 may be, for example, 50% to 90% of the thickness t b of the external terminal region 53 (FIG. 10A). Here, the thickness t d of the outer region 52, refers to the maximum thickness (thickness in this case is measured in part convex portion 52g is provided) in the cross section of the outer region 52.

このように、リード部１２Ａの外側領域５２の断面を略凹形状としたことにより、外側領域５２の断面二次モーメントを大きくし、リード部１２Ａの付け根の部分である外側領域５２の強度を高めることができる。これにより半導体装置２０を製造する際、リード部１２Ａが変形することが防止され、第１外部端子１７Ａの位置がずれたり、ワイヤボンディング作業が困難になったりする不具合を防止することができる。   Thus, by making the cross section of the outer region 52 of the lead portion 12A substantially concave, the cross sectional secondary moment of the outer region 52 is increased, and the strength of the outer region 52 that is the root portion of the lead portion 12A is increased. be able to. As a result, when the semiconductor device 20 is manufactured, it is possible to prevent the lead portion 12A from being deformed, and to prevent a problem that the position of the first external terminal 17A is shifted or the wire bonding operation becomes difficult.

図９および図１０に示すリードフレーム１０Ａを作製する場合、エッチング用レジスト層３３のうち、リード部１２Ａの外側領域５２に対応する位置に、外側領域５２の長手方向に沿って一対の部分レジスト３３ｄ、３３ｄを設けておく（図１１（ａ））。   When the lead frame 10A shown in FIGS. 9 and 10 is manufactured, a pair of partial resists 33d along the longitudinal direction of the outer region 52 is formed in the etching resist layer 33 at a position corresponding to the outer region 52 of the lead portion 12A. , 33d are provided (FIG. 11A).

その後、金属基板３１に対して腐蝕液を用いてエッチングを行った際、一対の部分レジスト３３ｄ、３３ｄの周囲から腐蝕液が回り込んで、金属基板３１の裏面がハーフエッチングされ、一対の凸部５２ｇと当該一対の凸部５２ｇ間に形成された凹部５２ｆとを含む略凹形状の断面をもつ外側領域５２が形成される（図１１（ｂ））。なお、一対の部分レジスト３３ｄ、３３ｄは、金属基板３１が浸食されるのに伴って、エッチングの途中で除去される。このようにして、外側領域５２には、リード部の長手方向に直交する断面において、表面方向に凹む凹部５２ｆが形成され、外側領域５２の断面形状が略凹形状となる。   Thereafter, when etching is performed on the metal substrate 31 using a corrosive liquid, the corrosive liquid flows around the pair of partial resists 33d and 33d, the back surface of the metal substrate 31 is half-etched, and the pair of convex portions. An outer region 52 having a substantially concave cross section including 52 g and a concave portion 52 f formed between the pair of convex portions 52 g is formed (FIG. 11B). The pair of partial resists 33d and 33d are removed during the etching as the metal substrate 31 is eroded. In this way, the outer region 52 is formed with a recess 52f that is recessed in the surface direction in a cross section perpendicular to the longitudinal direction of the lead portion, and the outer region 52 has a substantially concave cross-sectional shape.

この場合、一回のエッチング工程でリードフレーム１０の全体形状が形成され、同時に、一対の部分レジスト３３ｄ、３３ｄにより、リード部１２Ａの外側領域５２にハーフエッチングにより表面方向に凹む凹部５２ｆが形成される。このように一対の部分レジスト３３ｄ、３３ｄを設けたことにより、リード部１２Ａの裏面側に腐蝕液が回り込むことがある程度抑制され、部分レジスト３３ｄ、３３ｄを設けない場合と比較して、リード部１２Ａの外側領域５２の厚みｔｄを厚くする（例えば、金属基板３１の厚みの５０％超とする）ことができる。これにより、リード部１２Ａの強度を高め、リード部１２Ａが変形する不具合を防止することができる。 In this case, the entire shape of the lead frame 10 is formed by a single etching process, and at the same time, the pair of partial resists 33d and 33d form a recess 52f that is recessed in the surface direction by half etching in the outer region 52 of the lead portion 12A. The By providing the pair of partial resists 33d and 33d in this way, the corrosion liquid is suppressed to some extent from the back side of the lead portion 12A, and compared with the case where the partial resists 33d and 33d are not provided, the lead portion 12A. increasing the thickness t d of the outer region 52 (e.g., 50% of the thickness of the metal substrate 31) can be. As a result, the strength of the lead portion 12A can be increased and a problem that the lead portion 12A is deformed can be prevented.

なお、本実施の形態によるリードフレーム１０Ａの製造方法は、上述した点を除き、第１の実施の形態によるリードフレーム１０の製造方法（図６（ａ）−（ｅ）および図７（ａ）−（ｂ））と同様である。また、本実施の形態によるリードフレーム１０Ａを用いて作製される半導体装置および半導体装置の製造方法も、第１の実施の形態の場合と略同様である。   Note that the manufacturing method of the lead frame 10A according to the present embodiment is the manufacturing method of the lead frame 10 according to the first embodiment (FIGS. 6A to 6E and 7A) except for the points described above. -It is the same as (b)). The semiconductor device manufactured using the lead frame 10A according to the present embodiment and the method for manufacturing the semiconductor device are also substantially the same as in the case of the first embodiment.

１０、１０Ａ リードフレーム
１１ ダイパッド
１２Ａ、１２Ｂ リード部
１５ 内部端子
１７Ａ 第１外部端子
１７Ｂ 第２外部端子
２０ 半導体装置
２１ 半導体素子
２２ ボンディングワイヤ
２３ 封止樹脂
２４ 接着剤
５２ 外側領域
５２ｄ 凸部
５２ｆ 凹部
５３ 外部端子領域
６１ 内側領域
６２ 外側領域
６３ 外部端子領域 DESCRIPTION OF SYMBOLS 10, 10A Lead frame 11 Die pad 12A, 12B Lead part 15 Internal terminal 17A 1st external terminal 17B 2nd external terminal 20 Semiconductor device 21 Semiconductor element 22 Bonding wire 23 Sealing resin 24 Adhesive 52 Outer area 52d Convex part 52f Concave part 53 External terminal area 61 Inner area 62 Outer area 63 External terminal area

Claims (8)

リードフレームにおいて、
半導体素子が搭載されるダイパッドと、
ダイパッド周囲に設けられ、それぞれその内端に位置する外部端子を含む複数のリード部とを備え、
複数のリード部の外部端子は、隣り合うリード部間で内側および外側に位置するよう交互に千鳥状に配置され、
複数のリード部のうち、外部端子を内側にもつリード部および外部端子を外側にもつリード部はそれぞれ、外部端子の外側に位置する外側領域と、表面に内部端子が形成され、裏面に外部端子が形成された外部端子領域とを有し、
外部端子を内側にもつリード部の外側領域は、ハーフエッチングにより裏面側から薄肉に形成され、かつ、該リード部の長手方向に直交する断面において、裏面方向に突出する凸部または表面方向に凹む凹部を有し、
前記外部端子を外側にもつリード部の外部端子領域は、表面と、裏面と、表面と裏面との間に形成され、それぞれ厚み方向の一部が部分的に内側に湾曲した一対の側面とを有し、外部端子領域の裏面に形成された外部端子は、外部端子領域の表面よりもその幅が広く、
前記外部端子を外側にもつリード部の外部端子領域は、前記外部端子を内側にもつリード部の外側領域に隣接することを特徴とするリードフレーム。 In the lead frame,
A die pad on which a semiconductor element is mounted;
Provided around the die pad, each including a plurality of lead portions including external terminals located at the inner end thereof,
The external terminals of the plurality of lead portions are alternately arranged in a staggered manner so as to be located inside and outside between the adjacent lead portions,
Among the plurality of lead portions, the lead portion having the external terminal on the inside and the lead portion having the external terminal on the outside each have an outer region located outside the external terminal, an internal terminal on the surface, and an external terminal on the back surface. And an external terminal region formed with
The outer region of the lead portion having the external terminal on the inside is formed thin from the back surface side by half-etching, and in the cross section orthogonal to the longitudinal direction of the lead portion, it protrudes in the back surface direction or is recessed in the surface direction. Having a recess,
The external terminal region of the lead part having the external terminal on the outside is formed between the front surface, the back surface, and the front surface and the back surface, each having a pair of side surfaces partially curved inward in the thickness direction. It has external terminals formed on the back surface of the external terminal region, rather its width wider than the surface of the external terminal region,
An external terminal region of a lead portion having the external terminal on the outside is adjacent to an external region of the lead portion having the external terminal on the inside . 外部端子を外側にもつリード部の外側領域は、ハーフエッチングにより裏面側から薄肉に形成されていることを特徴とする請求項１記載のリードフレーム。   2. The lead frame according to claim 1, wherein the outer region of the lead portion having the external terminal on the outside is formed thin from the back surface side by half etching. 外部端子を内側にもつリード部の外側領域は、リード部の長手方向に直交する断面において、略五角形状を有することを特徴とする請求項１又は２記載のリードフレーム。   3. The lead frame according to claim 1, wherein the outer region of the lead portion having the external terminal on the inside has a substantially pentagonal shape in a cross section perpendicular to the longitudinal direction of the lead portion. 外部端子を内側にもつリード部の外側領域は、リード部の長手方向に直交する断面において、略凹形状を有することを特徴とする請求項１又は２記載のリードフレーム。   3. The lead frame according to claim 1, wherein an outer region of the lead portion having the external terminal on the inside has a substantially concave shape in a cross section perpendicular to the longitudinal direction of the lead portion. 半導体装置において、
ダイパッドと、
ダイパッド周囲に設けられ、それぞれその内端に位置する外部端子を含む複数のリード部と、
ダイパッド上に搭載された半導体素子と、
半導体素子とリード部とを電気的に接続するボンディングワイヤと、
ダイパッドと、リード部と、半導体素子と、ボンディングワイヤとを封止する封止樹脂とを備え、
複数のリード部の外部端子は、隣り合うリード部間で内側および外側に位置するよう交互に千鳥状に配置され、
複数のリード部のうち、外部端子を内側にもつリード部および外部端子を外側にもつリード部はそれぞれ、外部端子の外側に位置する外側領域と、裏面に外部端子が形成された外部端子領域とを有し、
外部端子を内側にもつリード部の外側領域は、ハーフエッチングにより裏面側から薄肉に形成され、かつ、該リード部の長手方向に直交する断面において、裏面方向に突出する凸部または表面方向に凹む凹部を有し、
前記外部端子を外側にもつリード部の外部端子領域は、表面と、裏面と、表面と裏面との間に形成され、それぞれ厚み方向の一部が部分的に内側に湾曲した一対の側面とを有し、外部端子領域の裏面に形成された外部端子は、外部端子領域の表面よりもその幅が広く、
前記外部端子を外側にもつリード部の外部端子領域は、前記外部端子を内側にもつリード部の外側領域に隣接することを特徴とする半導体装置。 In semiconductor devices,
Die pad,
A plurality of lead portions provided around the die pad, each including an external terminal located at the inner end thereof;
A semiconductor element mounted on a die pad;
A bonding wire for electrically connecting the semiconductor element and the lead portion;
A die pad, a lead portion, a semiconductor element, and a sealing resin that seals the bonding wire,
The external terminals of the plurality of lead portions are alternately arranged in a staggered manner so as to be located inside and outside between the adjacent lead portions,
Of the plurality of lead portions, the lead portion having the external terminal on the inside and the lead portion having the external terminal on the outside are respectively an outer region located outside the external terminal, and an external terminal region having the external terminal formed on the back surface. Have
The outer region of the lead portion having the external terminal on the inside is formed thin from the back surface side by half-etching, and in the cross section orthogonal to the longitudinal direction of the lead portion, it protrudes in the back surface direction or is recessed in the surface direction. Having a recess,
The external terminal region of the lead part having the external terminal on the outside is formed between the front surface, the back surface, and the front surface and the back surface, each having a pair of side surfaces partially curved inward in the thickness direction. It has external terminals formed on the back surface of the external terminal region, rather its width wider than the surface of the external terminal region,
An external terminal region of the lead portion having the external terminal on the outside is adjacent to an outer region of the lead portion having the external terminal on the inside . 外部端子を外側にもつリード部の外側領域は、ハーフエッチングにより裏面側から薄肉に形成されていることを特徴とする請求項５記載の半導体装置。   6. The semiconductor device according to claim 5, wherein the outer region of the lead portion having the external terminal on the outside is formed thin from the back surface side by half etching. 外部端子を内側にもつリード部の外側領域は、リード部の長手方向に直交する断面において、略五角形状を有することを特徴とする請求項５又は６記載の半導体装置。   7. The semiconductor device according to claim 5, wherein the outer region of the lead portion having the external terminal on the inside has a substantially pentagonal shape in a cross section orthogonal to the longitudinal direction of the lead portion. 外部端子を内側にもつリード部の外側領域は、略凹形状を有することを特徴とする請求項５又は６記載の半導体装置。   7. The semiconductor device according to claim 5, wherein the outer region of the lead portion having the external terminal on the inside has a substantially concave shape.
JP2017170510A 2017-09-05 2017-09-05 Lead frame and manufacturing method thereof, and semiconductor device and manufacturing method thereof Active JP6436202B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2017170510A JP6436202B2 (en) 2017-09-05 2017-09-05 Lead frame and manufacturing method thereof, and semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017170510A JP6436202B2 (en) 2017-09-05 2017-09-05 Lead frame and manufacturing method thereof, and semiconductor device and manufacturing method thereof

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2013087695A Division JP6205816B2 (en) 2013-04-18 2013-04-18 Lead frame and manufacturing method thereof, and semiconductor device and manufacturing method thereof

Publications (2)

Publication Number Publication Date
JP2017228795A JP2017228795A (en) 2017-12-28
JP6436202B2 true JP6436202B2 (en) 2018-12-12

Family

ID=60891891

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017170510A Active JP6436202B2 (en) 2017-09-05 2017-09-05 Lead frame and manufacturing method thereof, and semiconductor device and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP6436202B2 (en)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3606837B2 (en) * 2001-12-19 2005-01-05 株式会社三井ハイテック Lead frame and semiconductor device using the same
JP2004214233A (en) * 2002-12-26 2004-07-29 Renesas Technology Corp Semiconductor device and manufacturing method therefor
JP4522049B2 (en) * 2003-02-14 2010-08-11 三洋電機株式会社 Semiconductor device
JP5126687B2 (en) * 2009-02-16 2013-01-23 大日本印刷株式会社 Resin-sealed semiconductor device, lead frame, lead frame manufacturing method, and resin-sealed semiconductor device manufacturing method

Also Published As

Publication number Publication date
JP2017228795A (en) 2017-12-28

Similar Documents

Publication Publication Date Title
JP6205816B2 (en) Lead frame and manufacturing method thereof, and semiconductor device and manufacturing method thereof
JP4091050B2 (en) Manufacturing method of semiconductor device
JP6319644B2 (en) Lead frame, manufacturing method thereof, and manufacturing method of semiconductor device
JP6379448B2 (en) Lead frame and manufacturing method thereof, and semiconductor device and manufacturing method thereof
JP7174363B2 (en) Lead frames and semiconductor equipment
JP6936963B2 (en) Lead frame
JP6573157B2 (en) Lead frame and manufacturing method thereof, and semiconductor device and manufacturing method thereof
JP6607441B2 (en) Lead frame and manufacturing method thereof, and semiconductor device and manufacturing method thereof
JP6436202B2 (en) Lead frame and manufacturing method thereof, and semiconductor device and manufacturing method thereof
JP6607429B2 (en) Lead frame and manufacturing method thereof, and semiconductor device and manufacturing method thereof
JP6465394B2 (en) Lead frame and manufacturing method thereof, and semiconductor device and manufacturing method thereof
JP6946870B2 (en) Lead frames, semiconductor devices, and methods for manufacturing semiconductor devices
JP2021150462A (en) Lead frame, manufacturing method of the lead frame, and manufacturing method of semiconductor device
JP6911377B2 (en) Lead frames and semiconductor devices
JP7380750B2 (en) Lead frames and semiconductor devices
WO2015111623A1 (en) Lead frame and method for manufacturing same, semiconductor device and method for manufacturing same
JP2015154042A (en) Lead frame and manufacturing method therefor, and semiconductor device and manufacturing method therefor
WO2024106469A1 (en) Lead frame and method for manufacturing same
JP6807043B2 (en) Lead frames and semiconductor devices
JP2018014397A (en) Lead frame and semiconductor device
JP6428013B2 (en) Lead frame member and manufacturing method thereof, and semiconductor device and manufacturing method thereof
JP6924411B2 (en) Manufacturing method of lead frame and semiconductor device
JP6967190B2 (en) Lead frame
JP2021158211A (en) Lead frame and manufacturing method thereof, and semiconductor device and manufacturing method thereof
JP6842649B2 (en) Lead frames and semiconductor devices

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180425

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180508

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181016

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181029

R150 Certificate of patent or registration of utility model

Ref document number: 6436202

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150