JP6435893B2 - Method for manufacturing through electrode substrate - Google Patents

Method for manufacturing through electrode substrate Download PDF

Info

Publication number
JP6435893B2
JP6435893B2 JP2015019974A JP2015019974A JP6435893B2 JP 6435893 B2 JP6435893 B2 JP 6435893B2 JP 2015019974 A JP2015019974 A JP 2015019974A JP 2015019974 A JP2015019974 A JP 2015019974A JP 6435893 B2 JP6435893 B2 JP 6435893B2
Authority
JP
Japan
Prior art keywords
substrate
electrode
layer
manufacturing
bump
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015019974A
Other languages
Japanese (ja)
Other versions
JP2016143813A (en
Inventor
倉持　悟
悟 倉持
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dai Nippon Printing Co Ltd
Original Assignee
Dai Nippon Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dai Nippon Printing Co Ltd filed Critical Dai Nippon Printing Co Ltd
Priority to JP2015019974A priority Critical patent/JP6435893B2/en
Publication of JP2016143813A publication Critical patent/JP2016143813A/en
Application granted granted Critical
Publication of JP6435893B2 publication Critical patent/JP6435893B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors

Description

本発明は貫通電極基板の製造方法に関する。   The present invention relates to a method for manufacturing a through electrode substrate.

近年、集積回路の高性能化に伴い、集積回路はより微細化・複雑化している。このような集積回路には、回路駆動のために必要な電源やロジック信号を外部装置から入力するための接続端子が配置されている。しかしながら、集積回路の微細化・複雑化によって集積回路上の接続端子は非常に狭いピッチで配置されており、外部装置の接続端子のピッチと比較して数倍から数十倍程度小さい。   In recent years, integrated circuits have become more miniaturized and complicated with higher performance of integrated circuits. In such an integrated circuit, a connection terminal for inputting a power source and a logic signal necessary for circuit driving from an external device is arranged. However, the connection terminals on the integrated circuit are arranged with a very narrow pitch due to the miniaturization and complexity of the integrated circuit, which is several to several tens of times smaller than the pitch of the connection terminals of the external device.

上記のように、各々の接続端子のピッチが異なる集積回路と外部装置とを接続する場合に、接続端子のピッチを変換するための仲介基板となるインターポーザが使用される。インターポーザでは、基板の一方の面に配置された第１端子には集積回路が実装され、他方の面に配置された第２端子には外部装置が実装され、第１端子と第２端子とは当該基板を貫通する貫通電極によって接続されている。   As described above, when an integrated circuit and an external device having different connection terminal pitches are connected to each other, an interposer serving as an intermediary board for converting the connection terminal pitch is used. In the interposer, an integrated circuit is mounted on the first terminal disposed on one surface of the substrate, an external device is mounted on the second terminal disposed on the other surface, and the first terminal and the second terminal are They are connected by a through electrode penetrating the substrate.

また、インターポーザとしては、シリコン基板を使用した貫通電極基板であるＴＳＶ（Through-Silicon Via）やガラス基板を使用した貫通電極基板であるＴＧＶ（Through-Glass Via）が開発されている（例えば、特許文献１）。特に、ＴＧＶは、例えば４．５世代と呼ばれる、ガラス基板の縦横サイズが７３０ｍｍ×９２０ｍｍの大型のガラス基板を使用して製造することができるため、製造コストを下げることができる点で有利である。   As interposers, TSV (Through-Silicon Via), which is a through electrode substrate using a silicon substrate, and TGV (Through-Glass Via), which is a through electrode substrate using a glass substrate, have been developed (for example, patents). Reference 1). In particular, TGV can be manufactured using a large glass substrate having a vertical and horizontal size of 730 mm × 920 mm, for example, called the 4.5th generation, which is advantageous in that the manufacturing cost can be reduced. .

ここで、基板上に多層配線構造体のような構造物を形成するためには成膜プロセス、フォトリソグラフィプロセス、加工プロセスなど多くのプロセスを要する。これらのプロセスに対して、基板には一定以上の剛性が求められるため、プロセスに耐え得るだけの剛性を確保できる基板の板厚が必要である。一方、基板に貫通孔を形成するプロセスにおいて、孔径に対する孔の深さ（アスペクト比）には制限があり、板厚が厚い基板に貫通孔を形成することは困難である。したがって、例えば特許文献１では、基板に有底孔を形成した後に、有底孔を形成した面とは逆側の面から基板を薄板化する、又は、基板の表裏面から加工を行うなど、貫通孔を形成するためには複数回基板を加工する工程が必要があった。   Here, in order to form a structure such as a multilayer wiring structure on a substrate, many processes such as a film forming process, a photolithography process, and a processing process are required. For these processes, the substrate is required to have a certain level of rigidity, so that the substrate must have a thickness sufficient to withstand the process. On the other hand, in the process of forming a through hole in a substrate, the depth (aspect ratio) of the hole with respect to the hole diameter is limited, and it is difficult to form a through hole in a substrate having a large plate thickness. Therefore, for example, in Patent Document 1, after forming a bottomed hole in the substrate, the substrate is thinned from the surface opposite to the surface where the bottomed hole is formed, or processing is performed from the front and back surfaces of the substrate, etc. In order to form the through hole, a step of processing the substrate a plurality of times was required.

特開２０１１−１７８６４２号公報JP 2011-178642 A

しかし、上記のように、貫通孔を形成するために複数回基板を加工する工程を行うと、工程数が増えて製造期間が長くなるだけでなく、各工程における不良発生の確率が上昇するため、歩留まりが低下する。また、基板を薄板化するためには、剛性を保つために回路を形成する基板に支持基板を貼り付ける必要があり、支持基板の貼り付け工程及び剥離工程がさらに必要になり、さらに製造期間が長くなり、歩留まりが低下する。   However, as described above, if the process of processing the substrate a plurality of times to form the through hole is performed, not only the number of processes increases and the manufacturing period becomes longer, but also the probability of occurrence of defects in each process increases. , Yield decreases. In addition, in order to reduce the thickness of the substrate, it is necessary to attach a support substrate to the substrate on which a circuit is formed in order to maintain rigidity, and further a support substrate attaching step and a peeling step are required, and the manufacturing period is further increased. Longer and lower yield.

本発明は、上記実情に鑑み、工程数を低減することができ、製造期間が短く歩留まりが向上する貫通電極基板の製造方法を提供することを目的とする。   In view of the above circumstances, an object of the present invention is to provide a method of manufacturing a through electrode substrate that can reduce the number of steps and has a short manufacturing period and an improved yield.

本発明の一実施形態に係る貫通電極基板の製造方法は、第１基板に変質層を形成し、第１基板上に、変質層に接する第１配線層と絶縁層を介して第１配線層に接続する第２配線層とを有する多層配線構造体を形成し、第２配線層に接する第１バンプを介して、電子回路を有するチップを多層配線構造体に実装し、チップの第１バンプとは反対側に接着層を介して第２基板を貼り付け、第１基板の多層配線構造体とは反対側から第１エッチングで第１基板を薄板化し、第１基板の多層配線構造体とは反対側から第２エッチングで変質層を選択的に除去し、第１基板を貫通して第１配線層を露出する貫通孔を形成し、第１配線層に接続する第２バンプを形成する。   A method of manufacturing a through electrode substrate according to an embodiment of the present invention includes forming a deteriorated layer on a first substrate, and forming a first wiring layer on the first substrate via a first wiring layer in contact with the deteriorated layer and an insulating layer. A multilayer wiring structure having a second wiring layer connected to the first wiring bump is formed, and a chip having an electronic circuit is mounted on the multilayer wiring structure via a first bump in contact with the second wiring layer. A second substrate is attached to the opposite side of the first substrate via an adhesive layer, and the first substrate is thinned by first etching from the opposite side of the multilayer wiring structure of the first substrate, and the multilayer wiring structure of the first substrate is Removes the altered layer selectively from the opposite side by second etching, forms a through-hole that penetrates the first substrate and exposes the first wiring layer, and forms second bumps connected to the first wiring layer .

上記の貫通電極基板の製造方法によれば、チップなどの外部装置の支持基板である第２基板を利用して多層配線構造体が形成された第１基板を薄板化することができるため、薄板化のための支持基板の貼り付け・剥離工程を省略することができる。また、第１基板の貫通孔を形成したい領域に変質層を形成し、多層配線構造体を形成した後に変質層を除去することで、多層配線構造体を加工されていない平坦な基板上に形成することができる。   According to the above method for manufacturing the through electrode substrate, the first substrate on which the multilayer wiring structure is formed can be thinned using the second substrate which is a support substrate for an external device such as a chip. It is possible to omit the attaching / peeling process of the support substrate for the purpose of making it easier. In addition, an altered layer is formed in a region where the through hole of the first substrate is to be formed, and after the multilayer wiring structure is formed, the altered layer is removed to form the multilayer wiring structure on an unprocessed flat substrate. can do.

また、別の態様において、第２基板は、チップが形成された第３基板よりも熱伝導率が高くてもよい。   In another aspect, the second substrate may have a higher thermal conductivity than the third substrate on which the chip is formed.

上記の貫通電極基板の製造方法によれば、チップなどの外部装置の放熱板である第２基板を利用して多層配線構造体が形成された第１基板を薄板化することができるため、薄板化のための支持基板の貼り付け・剥離工程を省略することができる。   According to the above method for manufacturing a through electrode substrate, the first substrate on which the multilayer wiring structure is formed can be thinned using the second substrate which is a heat sink of an external device such as a chip. It is possible to omit the attaching / peeling process of the support substrate for the purpose of making it easier.

また、別の態様において、第１エッチングのエッチング条件と第２エッチングのエッチング条件とは同一のエッチング条件であってもよい。   In another aspect, the etching conditions for the first etching and the etching conditions for the second etching may be the same.

上記の貫通電極基板の製造方法によれば、第１基板の貫通孔を形成したい領域に第１基板よりもエッチングレートの早い変質層を形成しておくことで、第１基板の薄板化と貫通孔の形成を同一プロセスで行うことができる。   According to the above method for manufacturing a through electrode substrate, the first substrate is thinned and penetrated by forming a deteriorated layer having an etching rate faster than that of the first substrate in a region where the through hole of the first substrate is to be formed. The formation of the holes can be done in the same process.

また、別の態様において、チップが実装された多層配線構造体の第１領域よりも外周側に位置する第２領域において、多層配線構造体と第２基板との間隔を保持するスペーサをさらに形成してもよい。   In another aspect, a spacer is further formed to maintain a distance between the multilayer wiring structure and the second substrate in the second region located on the outer peripheral side of the first region of the multilayer wiring structure on which the chip is mounted. May be.

上記の貫通電極基板の製造方法によれば、多層配線構造体が形成された第１基板と第２基板とをスペーサがない構造に比べて強固に固定することができる。したがって、第１基板の薄板化の工程において、薄板化の面内均一性を向上させることができる。   According to the above method for manufacturing the through electrode substrate, the first substrate and the second substrate on which the multilayer wiring structure is formed can be firmly fixed as compared with the structure without the spacer. Therefore, in-plane uniformity of thinning can be improved in the step of thinning the first substrate.

また、別の態様において、多層配線構造体とスペーサとの間に、第１バンプと同じ工程で第３バンプをさらに形成してもよい。   In another aspect, a third bump may be further formed between the multilayer wiring structure and the spacer in the same process as the first bump.

上記の貫通電極基板の製造方法によれば、第３バンプが形成された高さの分スペーサの高さを低くできるため、スペーサに使用する材料を低減することができる。また、スペーサ形成の際に、第３バンプをアライメントマーカとして利用することができる。   According to the above method for manufacturing the through electrode substrate, the height of the spacer can be reduced by the height of the third bump formed, so that the material used for the spacer can be reduced. In addition, the third bump can be used as an alignment marker when forming the spacer.

本発明の一実施形態に係る貫通電極基板の製造方法は、第１基板に有底孔を形成し、第１基板の表面の一部及び有底孔の内部に第１電極を形成し、第１基板上に、第１電極に接する第１配線層と絶縁層を介して第１配線層に接続する第２配線層とを有する多層配線構造体を形成し、第２配線層に接する第１バンプを介して、電子回路を有するチップを多層配線構造体に実装し、チップの第１バンプとは反対側に接着層を介して第２基板を貼り付け、第１基板の多層配線構造体とは反対側から第１基板を薄板化し、第１基板を貫通して第１電極を露出する貫通孔を形成し、第１電極に接続する第２バンプを形成する。   A method of manufacturing a through electrode substrate according to an embodiment of the present invention includes forming a bottomed hole in a first substrate, forming a first electrode in a part of the surface of the first substrate and in the bottomed hole, A multilayer wiring structure having a first wiring layer in contact with the first electrode and a second wiring layer connected to the first wiring layer through an insulating layer is formed on one substrate, and the first wiring layer is in contact with the second wiring layer. A chip having an electronic circuit is mounted on the multilayer wiring structure via the bumps, a second substrate is attached to the opposite side of the chip from the first bump via an adhesive layer, and the multilayer wiring structure of the first substrate is The first substrate is thinned from the opposite side, a through hole is formed through the first substrate to expose the first electrode, and a second bump connected to the first electrode is formed.

上記の貫通電極基板の製造方法によれば、チップなどの外部装置の支持基板である第２基板を利用して多層配線構造体が形成された第１基板を薄板化することができるため、薄板化のための支持基板の貼り付け・剥離工程を省略することができる。   According to the above method for manufacturing the through electrode substrate, the first substrate on which the multilayer wiring structure is formed can be thinned using the second substrate which is a support substrate for an external device such as a chip. It is possible to omit the attaching / peeling process of the support substrate for the purpose of making it easier.

また、別の態様において、第２基板は、チップが形成された第３基板よりも熱伝導率が高くてもよい。   In another aspect, the second substrate may have a higher thermal conductivity than the third substrate on which the chip is formed.

上記の貫通電極基板の製造方法によれば、チップなどの外部装置の放熱板を利用して多層配線構造体が形成された基板を薄板化することができるため、薄板化のための支持基板の貼り付け・剥離工程を省略することができる。   According to the above method for manufacturing a through electrode substrate, the substrate on which the multilayer wiring structure is formed can be thinned using a heat sink of an external device such as a chip. The pasting / peeling step can be omitted.

また、別の態様において、第１基板上及び第１電極上に有底孔を覆うフィルム状の第１フィルム状樹脂を貼り付け、第１フィルム状樹脂に第１電極を露出する第１開口部を形成し、第１配線層は、第１開口部を介して第１電極に接続されてもよい。   Moreover, in another aspect, the 1st opening part which affixes the film-form 1st film-form resin which covers a bottomed hole on a 1st board | substrate and a 1st electrode, and exposes a 1st electrode to 1st film-form resin. The first wiring layer may be connected to the first electrode through the first opening.

上記の貫通電極基板の製造方法によれば、第１フィルム状樹脂で基板に形成された有底孔を覆うことで、有底孔によって形成された段差を緩和することができる。   According to the method for manufacturing the through electrode substrate described above, the step formed by the bottomed hole can be relaxed by covering the bottomed hole formed in the substrate with the first film-like resin.

また、別の態様において、第１基板の薄板化された側に貫通孔を覆うフィルム状の第２フィルム状樹脂を貼り付け、第２フィルム状樹脂に第１電極を露出する第２開口部を形成し、第２バンプは、第２開口部を介して第１電極に接続されてもよい。   Moreover, in another aspect, the film-like 2nd film-like resin which covers a through-hole is affixed on the thinned side of the 1st board | substrate, and the 2nd opening part which exposes a 1st electrode to 2nd film-like resin is provided. The second bump may be formed and connected to the first electrode through the second opening.

上記の貫通電極基板の製造方法によれば、第２フィルム状樹脂で基板に形成された貫通孔を覆うことで、貫通孔によって形成された段差を緩和することができる。   According to the method for manufacturing the through electrode substrate, the step formed by the through hole can be relaxed by covering the through hole formed in the substrate with the second film-like resin.

また、別の態様において、第１基板の薄板化された側に第１電極に接続された第２電極を形成し、第２フィルム状樹脂は、第１基板の薄板化された側及び第２電極上に貫通孔を覆うように貼り付けられてもよい。   In another aspect, the second electrode connected to the first electrode is formed on the thinned side of the first substrate, and the second film-like resin is formed on the thinned side of the first substrate and the second side. It may be affixed on the electrode so as to cover the through hole.

上記の貫通電極基板の製造方法によれば、第２開口部は第２電極を露出するように設けられればよいため、第２電極のパターンを調整することで第２開口部のアライメント精度を緩くすることができる。   According to the above method for manufacturing the through electrode substrate, the second opening only needs to be provided so as to expose the second electrode. Therefore, the alignment accuracy of the second opening is loosened by adjusting the pattern of the second electrode. can do.

また、別の態様において、チップが実装された多層配線構造体の第１領域よりも外周側に位置する第２領域において、多層配線構造体と第２基板との間隔を保持するスペーサをさらに形成してもよい。   In another aspect, a spacer is further formed to maintain a distance between the multilayer wiring structure and the second substrate in the second region located on the outer peripheral side of the first region of the multilayer wiring structure on which the chip is mounted. May be.

上記の貫通電極基板の製造方法によれば、多層配線構造体が形成された第１基板と第２基板とをスペーサがない構造に比べて強固に固定することができる。したがって、第１基板の薄板化の工程において、薄板化の面内均一性を向上させることができる。   According to the above method for manufacturing the through electrode substrate, the first substrate and the second substrate on which the multilayer wiring structure is formed can be firmly fixed as compared with the structure without the spacer. Therefore, in-plane uniformity of thinning can be improved in the step of thinning the first substrate.

また、別の態様において、多層配線構造体とスペーサとの間に、第１バンプと同じ工程で第３バンプをさらに形成してもよい。   In another aspect, a third bump may be further formed between the multilayer wiring structure and the spacer in the same process as the first bump.

上記の貫通電極基板の製造方法によれば、第３バンプが形成された高さの分スペーサの高さを低くできるため、スペーサに使用する材料を低減することができる。また、スペーサ形成の際に、第３バンプをアライメントマーカとして利用することができる。   According to the above method for manufacturing the through electrode substrate, the height of the spacer can be reduced by the height of the third bump formed, so that the material used for the spacer can be reduced. In addition, the third bump can be used as an alignment marker when forming the spacer.

本発明の一実施形態に係る貫通電極基板の製造方法は、第１基板を準備し、第１基板上に、第１配線層と絶縁層を介して第１配線層に接続する第２配線層とを有する多層配線構造体を形成し、第２配線層に接する第１バンプを介して、電子回路を有するチップを多層配線構造体に実装し、チップの第１バンプとは反対側に接着層を介して第２基板を貼り付け、第１基板の多層配線構造体とは反対側から第１基板を薄板化し、第１配線層及び絶縁層を露出させ、第１配線層に接続する第２バンプを形成する。   A method of manufacturing a through electrode substrate according to an embodiment of the present invention includes preparing a first substrate and connecting the first wiring layer to the first wiring layer on the first substrate via the first wiring layer and the insulating layer. A chip having an electronic circuit is mounted on the multilayer wiring structure via a first bump in contact with the second wiring layer, and an adhesive layer is provided on the opposite side of the chip from the first bump. The second substrate is attached via the first substrate, the first substrate is thinned from the side opposite to the multilayer wiring structure of the first substrate, the first wiring layer and the insulating layer are exposed, and the second substrate is connected to the first wiring layer. Form bumps.

上記の貫通電極基板の製造方法によれば、チップなどの外部装置の支持基板である第２基板を利用して多層配線構造体が形成された第１基板を薄板化することができるため、薄板化のための支持基板の貼り付け・剥離工程を省略することができる。また、多層配線構造体を形成した後に第１配線層及び絶縁層を露出させるため、加工されていない平坦な基板上に多層配線構造体を形成することができる。   According to the above method for manufacturing the through electrode substrate, the first substrate on which the multilayer wiring structure is formed can be thinned using the second substrate which is a support substrate for an external device such as a chip. It is possible to omit the attaching / peeling process of the support substrate for the purpose of making it easier. Further, since the first wiring layer and the insulating layer are exposed after the multilayer wiring structure is formed, the multilayer wiring structure can be formed on a flat substrate that is not processed.

また、別の態様において、第２基板は、チップが形成された第３基板よりも熱伝導率が高くてもよい。   In another aspect, the second substrate may have a higher thermal conductivity than the third substrate on which the chip is formed.

上記の貫通電極基板の製造方法によれば、チップなどの外部装置の放熱板である第２基板を利用して多層配線構造体が形成された第１基板を薄板化することができるため、薄板化のための支持基板の貼り付け・剥離工程を省略することができる。   According to the above method for manufacturing a through electrode substrate, the first substrate on which the multilayer wiring structure is formed can be thinned using the second substrate which is a heat sink of an external device such as a chip. It is possible to omit the attaching / peeling process of the support substrate for the purpose of making it easier.

また、別の態様において、チップが実装された多層配線構造体の第１領域よりも外周側に位置する第２領域において、多層配線構造体と第２基板との間隔を保持するスペーサをさらに形成してもよい。   In another aspect, a spacer is further formed to maintain a distance between the multilayer wiring structure and the second substrate in the second region located on the outer peripheral side of the first region of the multilayer wiring structure on which the chip is mounted. May be.

上記の貫通電極基板の製造方法によれば、多層配線構造体が形成された第１基板と第２基板とをスペーサがない構造に比べて強固に固定することができる。したがって、第１基板の薄板化の工程において、薄板化の面内均一性を向上させることができる。   According to the above method for manufacturing the through electrode substrate, the first substrate and the second substrate on which the multilayer wiring structure is formed can be firmly fixed as compared with the structure without the spacer. Therefore, in-plane uniformity of thinning can be improved in the step of thinning the first substrate.

また、別の態様において、多層配線構造体とスペーサとの間に、第１バンプと同じ工程で第３バンプをさらに形成してもよい。   In another aspect, a third bump may be further formed between the multilayer wiring structure and the spacer in the same process as the first bump.

上記の貫通電極基板の製造方法によれば、第３バンプが形成された高さの分スペーサの高さを低くできるため、スペーサに使用する材料を低減することができる。また、スペーサ形成の際に、第３バンプをアライメントマーカとして利用することができる。   According to the above method for manufacturing the through electrode substrate, the height of the spacer can be reduced by the height of the third bump formed, so that the material used for the spacer can be reduced. In addition, the third bump can be used as an alignment marker when forming the spacer.

本発明によれば、工程数を低減することができ、製造期間が短く歩留まりが向上する貫通電極基板の製造方法を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, the number of processes can be reduced and the manufacturing method of the penetration electrode board | substrate which a manufacturing period is short and a yield improves can be provided.

本発明の一実施形態に係る貫通電極基板の概要を示す断面図である。It is sectional drawing which shows the outline | summary of the penetration electrode substrate which concerns on one Embodiment of this invention. 本発明の一実施形態に係る貫通電極基板の製造方法において、第１基板内部にレーザ光を照射する工程を示す断面図である。It is sectional drawing which shows the process of irradiating a laser beam inside a 1st board | substrate in the manufacturing method of the penetration electrode board | substrate which concerns on one Embodiment of this invention. 本発明の一実施形態に係る貫通電極基板の製造方法において、第１基板内部に変質層を形成する工程を示す断面図である。It is sectional drawing which shows the process of forming a deteriorated layer inside a 1st board | substrate in the manufacturing method of the penetration electrode board | substrate which concerns on one Embodiment of this invention. 本発明の一実施形態に係る貫通電極基板の製造方法において、変質層上に第１配線層を形成する工程を示す断面図である。It is sectional drawing which shows the process of forming a 1st wiring layer on a deteriorated layer in the manufacturing method of the penetration electrode substrate concerning one embodiment of the present invention. 本発明の一実施形態に係る貫通電極基板の製造方法において、第１配線層上に絶縁層を形成する工程を示す断面図である。It is sectional drawing which shows the process of forming an insulating layer on the 1st wiring layer in the manufacturing method of the penetration electrode substrate concerning one embodiment of the present invention. 本発明の一実施形態に係る貫通電極基板の製造方法において、第１配線層上及び絶縁層上にシード層を形成する工程を示す断面図である。It is sectional drawing which shows the process of forming a seed layer on a 1st wiring layer and an insulating layer in the manufacturing method of the penetration electrode substrate concerning one embodiment of the present invention. 本発明の一実施形態に係る貫通電極基板の製造方法において、シード層上にレジストマスクを形成する工程を示す断面図である。It is sectional drawing which shows the process of forming a resist mask on a seed layer in the manufacturing method of the penetration electrode substrate concerning one embodiment of the present invention. 本発明の一実施形態に係る貫通電極基板の製造方法において、レジストマスクから露出したシード層上にめっき層を形成する工程を示す断面図である。It is sectional drawing which shows the process of forming a plating layer on the seed layer exposed from the resist mask in the manufacturing method of the penetration electrode substrate concerning one embodiment of the present invention. 本発明の一実施形態に係る貫通電極基板の製造方法において、シード層上のレジストマスクを除去する工程を示す断面図である。It is sectional drawing which shows the process of removing the resist mask on a seed layer in the manufacturing method of the penetration electrode substrate concerning one embodiment of the present invention. 本発明の一実施形態に係る貫通電極基板の製造方法において、めっき層から露出したシード層をエッチングする工程を示す断面図である。It is sectional drawing which shows the process of etching the seed layer exposed from the plating layer in the manufacturing method of the penetration electrode substrate concerning one embodiment of the present invention. 本発明の一実施形態に係る貫通電極基板の製造方法において、第１配線層上に多層配線構造を形成する工程を示す断面図である。It is sectional drawing which shows the process of forming a multilayer wiring structure on the 1st wiring layer in the manufacturing method of the penetration electrode substrate concerning one embodiment of the present invention. 本発明の一実施形態に係る貫通電極基板の製造方法において、多層配線構造体上に第１バンプを介して電子回路を有するチップを実装する工程を示す断面図である。It is sectional drawing which shows the process of mounting the chip | tip which has an electronic circuit through a 1st bump on the multilayer wiring structure in the manufacturing method of the penetration electrode substrate concerning one embodiment of the present invention. 本発明の一実施形態に係る貫通電極基板の製造方法において、スペーサを形成する工程を示す断面図である。It is sectional drawing which shows the process of forming a spacer in the manufacturing method of the penetration electrode substrate concerning one embodiment of the present invention. 本発明の一実施形態に係る貫通電極基板の製造方法において、チップの裏面側に第２基板を貼り付ける工程を示す断面図である。It is sectional drawing which shows the process of affixing a 2nd board | substrate on the back surface side of a chip | tip in the manufacturing method of the penetration electrode board | substrate which concerns on one Embodiment of this invention. 本発明の一実施形態に係る貫通電極基板の製造方法において、第１基板を裏面側から薄板化する工程を示す断面図である。In the manufacturing method of the penetration electrode substrate concerning one embodiment of the present invention, it is a sectional view showing the process of thinning the 1st substrate from the back side. 本発明の一実施形態に係る貫通電極基板の製造方法において、第１基板の裏面側から変質層を選択的に除去する工程を示す断面図である。It is sectional drawing which shows the process of selectively removing a deteriorated layer from the back surface side of a 1st board | substrate in the manufacturing method of the penetration electrode board | substrate which concerns on one Embodiment of this invention. 本発明の一実施形態の変形例に係る貫通電極基板の概要を示す断面図である。It is sectional drawing which shows the outline | summary of the penetration electrode substrate which concerns on the modification of one Embodiment of this invention. 本発明の一実施形態に係る貫通電極基板の概要を示す断面図である。It is sectional drawing which shows the outline | summary of the penetration electrode substrate which concerns on one Embodiment of this invention. 本発明の一実施形態に係る貫通電極基板の製造方法において、第１基板に有底孔を形成する工程を示す断面図である。It is sectional drawing which shows the process of forming a bottomed hole in a 1st board | substrate in the manufacturing method of the penetration electrode board | substrate which concerns on one Embodiment of this invention. 本発明の一実施形態に係る貫通電極基板の製造方法において、有底孔の内部に第１電極を形成する工程を示す断面図である。In the manufacturing method of the penetration electrode substrate concerning one embodiment of the present invention, it is a sectional view showing the process of forming the 1st electrode inside the bottomed hole. 本発明の一実施形態に係る貫通電極基板の製造方法において、第１基板上及び第１電極上に有底孔を覆う第１フィルム状樹脂を形成する工程を示す断面図である。In the manufacturing method of the penetration electrode substrate concerning one embodiment of the present invention, it is a sectional view showing the process of forming the 1st film-like resin which covers a bottomed hole on the 1st substrate and the 1st electrode. 本発明の一実施形態に係る貫通電極基板の製造方法において、第１フィルム状樹脂に第１電極を露出する第１開口部を形成する工程を示す断面図である。In the manufacturing method of the penetration electrode substrate concerning one embodiment of the present invention, it is a sectional view showing the process of forming the 1st opening which exposes the 1st electrode to the 1st film-like resin. 本発明の一実施形態に係る貫通電極基板の製造方法において、第１開口部を介して第１電極に接続される第１配線層を形成する工程を示す断面図である。It is sectional drawing which shows the process of forming the 1st wiring layer connected to a 1st electrode through a 1st opening part in the manufacturing method of the penetration electrode substrate concerning one embodiment of the present invention. 本発明の一実施形態に係る貫通電極基板の製造方法において、第１配線層上に多層配線構造を形成する工程を示す断面図である。It is sectional drawing which shows the process of forming a multilayer wiring structure on the 1st wiring layer in the manufacturing method of the penetration electrode substrate concerning one embodiment of the present invention. 本発明の一実施形態に係る貫通電極基板の製造方法において、チップの裏面側に第２基板を貼り付ける工程を示す断面図である。It is sectional drawing which shows the process of affixing a 2nd board | substrate on the back surface side of a chip | tip in the manufacturing method of the penetration electrode board | substrate which concerns on one Embodiment of this invention. 本発明の一実施形態に係る貫通電極基板の製造方法において、第１基板を裏面側から薄板化する工程を示す断面図である。In the manufacturing method of the penetration electrode substrate concerning one embodiment of the present invention, it is a sectional view showing the process of thinning the 1st substrate from the back side. 本発明の一実施形態に係る貫通電極基板の製造方法において、第１電極を除去して貫通孔を形成する工程を示す断面図である。It is sectional drawing which shows the process of removing a 1st electrode and forming a through-hole in the manufacturing method of the through-electrode board | substrate which concerns on one Embodiment of this invention. 本発明の一実施形態に係る貫通電極基板の製造方法において、第１電極に接続される導電層を形成する工程を示す断面図である。It is sectional drawing which shows the process of forming the conductive layer connected to a 1st electrode in the manufacturing method of the penetration electrode substrate concerning one embodiment of the present invention. 本発明の一実施形態に係る貫通電極基板の製造方法において、第１電極に接続された第２電極を形成する工程を示す断面図である。It is sectional drawing which shows the process of forming the 2nd electrode connected to the 1st electrode in the manufacturing method of the penetration electrode substrate concerning one embodiment of the present invention. 本発明の一実施形態に係る貫通電極基板の製造方法において、第１基板上及び第２電極上に貫通孔を覆う第２フィルム状樹脂を形成する工程を示す断面図である。In the manufacturing method of the penetration electrode substrate concerning one embodiment of the present invention, it is a sectional view showing the process of forming the 2nd film-like resin which covers a penetration hole on the 1st substrate and the 2nd electrode. 本発明の一実施形態に係る貫通電極基板の製造方法において、第２フィルム状樹脂に第２電極を露出する第２開口部を形成する工程を示す断面図である。In the manufacturing method of the penetration electrode substrate concerning one embodiment of the present invention, it is a sectional view showing the process of forming the 2nd opening which exposes the 2nd electrode in the 2nd film-like resin. 本発明の一実施形態に係る貫通電極基板の製造方法において、第２開口部を介して第２電極に接続される配線層を形成する工程を示す断面図である。It is sectional drawing which shows the process of forming the wiring layer connected to a 2nd electrode through a 2nd opening part in the manufacturing method of the penetration electrode board | substrate which concerns on one Embodiment of this invention. 本発明の一実施形態に係る貫通電極基板の製造方法において、第２フィルム状樹脂に貫通孔に達する開口部を形成する工程を示す断面図である。In the manufacturing method of the penetration electrode substrate concerning one embodiment of the present invention, it is a sectional view showing the process of forming the opening which reaches a penetration hole in the 2nd film-like resin. 本発明の一実施形態に係る貫通電極基板の概要を示す断面図である。It is sectional drawing which shows the outline | summary of the penetration electrode substrate which concerns on one Embodiment of this invention. 本発明の一実施形態に係る貫通電極基板の製造方法において、第１基板上に第１配線層を形成する工程を示す断面図である。It is sectional drawing which shows the process of forming a 1st wiring layer on a 1st board | substrate in the manufacturing method of the penetration electrode board | substrate which concerns on one Embodiment of this invention. 本発明の一実施形態に係る貫通電極基板の製造方法において、第１配線層上に絶縁層を形成する工程を示す断面図である。It is sectional drawing which shows the process of forming an insulating layer on the 1st wiring layer in the manufacturing method of the penetration electrode substrate concerning one embodiment of the present invention. 本発明の一実施形態に係る貫通電極基板の製造方法において、第１配線層上に多層配線構造を形成する工程を示す断面図である。It is sectional drawing which shows the process of forming a multilayer wiring structure on the 1st wiring layer in the manufacturing method of the penetration electrode substrate concerning one embodiment of the present invention. 本発明の一実施形態に係る貫通電極基板の製造方法において、チップの裏面側に第２基板を貼り付ける工程を示す断面図である。It is sectional drawing which shows the process of affixing a 2nd board | substrate on the back surface side of a chip | tip in the manufacturing method of the penetration electrode board | substrate which concerns on one Embodiment of this invention. 本発明の一実施形態に係る貫通電極基板の製造方法において、第１基板を裏面側から薄板化する工程を示す断面図である。In the manufacturing method of the penetration electrode substrate concerning one embodiment of the present invention, it is a sectional view showing the process of thinning the 1st substrate from the back side. 本発明の一実施形態に係る貫通電極基板の製造方法において、第１配線層を露出する開口部を有する絶縁層を形成する工程を示す断面図である。It is sectional drawing which shows the process of forming the insulating layer which has an opening part which exposes a 1st wiring layer in the manufacturing method of the penetration electrode substrate concerning one embodiment of the present invention. 本発明の一実施形態に係る半導体装置を示す図である。It is a figure showing a semiconductor device concerning one embodiment of the present invention. 本発明の一実施形態に係る半導体装置の別の例を示す図である。It is a figure which shows another example of the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る半導体装置のさらに別の例を示す図である。It is a figure which shows another example of the semiconductor device which concerns on one Embodiment of this invention.

〈実施形態１〉
以下、本発明の実施形態１に係る貫通電極基板の構造及びその製造方法について、図面を参照しながら詳細に説明する。なお、以下に示す実施形態は本発明の実施形態の一例であって、本発明はこれらの実施形態に限定して解釈されるものではない。なお、本実施形態で参照する図面において、同一部分または同様な機能を有する部分には同一の符号または類似の符号を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なる場合や、構成の一部が図面から省略される場合がある。また、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、第１基板と第２基板との上下関係が図示と逆になるように配置されてもよい。また、以下の説明で基板の第１面及び第２面は基板の特定の面を指すものではなく、基板の表面方向又は裏面方向を特定するもので、つまり基板に対する上下方向を特定するための名称である。 <Embodiment 1>
Hereinafter, the structure of the through electrode substrate and the manufacturing method thereof according to Embodiment 1 of the present invention will be described in detail with reference to the drawings. In addition, embodiment shown below is an example of embodiment of this invention, This invention is limited to these embodiment, and is not interpreted. Note that in the drawings referred to in this embodiment, the same portions or portions having similar functions are denoted by the same reference symbols or similar symbols, and repeated description thereof may be omitted. In addition, the dimensional ratio in the drawing may be different from the actual ratio for convenience of explanation, or a part of the configuration may be omitted from the drawing. Further, for convenience of explanation, the description will be made using the terms “upper” or “lower”. For example, the upper and lower relations between the first substrate and the second substrate may be reversed. In the following description, the first surface and the second surface of the substrate do not indicate specific surfaces of the substrate, but specify the surface direction or the back surface direction of the substrate, that is, specify the vertical direction with respect to the substrate. It is a name.

［貫通電極基板の構成］
図１を用いて、本発明の実施形態１に係る貫通電極基板の構成について詳細に説明する。実施形態１では、第１基板１００の一方の面（第１面１０１側）には、多層配線構造体１９９、チップ２３０、２３２などの外部装置、及び外部装置の放熱板としても機能する第２基板２００が配置され、第１基板１００の他方の面（第２面１０２）には、多層配線構造体１９９に接続された第２バンプ１１５が配置された構造について説明する。ただし、この構造に限定されず、例えば、第１基板１００の下面にも多層配線構造体、外部装置、及び放熱板が配置されていてもよい。また、多層配線構造体にはトランジスタ、抵抗素子、容量素子、ダイオード素子、及びコイルなどの素子が含まれていてもよい。 [Configuration of through electrode substrate]
The configuration of the through electrode substrate according to Embodiment 1 of the present invention will be described in detail with reference to FIG. In the first embodiment, on one surface (first surface 101 side) of the first substrate 100, the multilayer wiring structure 199, the external devices such as the chips 230 and 232, and the second heat sink serving as the external device are also provided. A structure in which the substrate 200 is disposed and the second bump 115 connected to the multilayer wiring structure 199 is disposed on the other surface (second surface 102) of the first substrate 100 will be described. However, the present invention is not limited to this structure, and for example, a multilayer wiring structure, an external device, and a heat sink may be arranged on the lower surface of the first substrate 100. The multilayer wiring structure may include elements such as a transistor, a resistance element, a capacitor element, a diode element, and a coil.

図１は、本発明の一実施形態に係る貫通電極基板の概要を示す断面図である。図１に示すように、本発明の実施形態１に係る貫通電極基板１０は、第１面１０１及び第１面１０１とは反対側の第２面１０２を有し、第１面１０１と第２面１０２とを貫通する貫通孔１２０が設けられた第１基板１００と、貫通孔１２０の内部に配置され、第１面１０１と第２面１０２とを接続する貫通電極１１０とを有する。   FIG. 1 is a cross-sectional view showing an outline of a through electrode substrate according to an embodiment of the present invention. As shown in FIG. 1, the through-electrode substrate 10 according to the first embodiment of the present invention has a first surface 101 and a second surface 102 opposite to the first surface 101, and the first surface 101 and the second surface 102. The first substrate 100 provided with a through hole 120 penetrating the surface 102 and the through electrode 110 disposed inside the through hole 120 and connecting the first surface 101 and the second surface 102 are provided.

また、貫通電極基板１０は、第１基板１００の第１面１０１上に配置され、貫通電極１１０に接続された第１配線層１３０と、第１配線層１３０上に配置され、開口部１３７が設けられた絶縁層１３９と、絶縁層１３９上に配置され、開口部１３７を介して第１配線層１３０に接続された第１導電層１４２及び第２導電層１４４を含む配線層１４０と、配線層１４０上に配置され、開口部１４７が設けられた絶縁層１４９と、絶縁層１４９上に配置され、開口部１４７を介して配線層１４０に接続された第１導電層１５２及び第２導電層１５４を含む配線層１５０と、配線層１５０上に配置され、開口部１５７が設けられた絶縁層１５９と、絶縁層１５９上に配置され、開口部１５７を介して配線層１５０に接続された第１導電層１６２及び第２導電層１６４を含む第２配線層１６０と、第２配線層１６０上に配置され、開口部１６７が設けられた絶縁層１６９と、を有する。ここで、第１配線層１３０から第２配線層１６０まで配置された複数の配線層及び複数の絶縁層を多層配線構造体１９９という。また、第１配線層１３０、配線層１４０、１５０、及び第２配線層１６０の最小加工寸法はＬ／Ｓ（ライン／スペース）＝２／２μｍである。   The through electrode substrate 10 is disposed on the first surface 101 of the first substrate 100, disposed on the first wiring layer 130 connected to the through electrode 110, the first wiring layer 130, and the opening 137. An insulating layer 139 provided; a wiring layer 140 including a first conductive layer 142 and a second conductive layer 144 disposed on the insulating layer 139 and connected to the first wiring layer 130 through the opening 137; An insulating layer 149 provided on the layer 140 and provided with an opening 147; and a first conductive layer 152 and a second conductive layer provided on the insulating layer 149 and connected to the wiring layer 140 through the opening 147. A wiring layer 150 including 154, an insulating layer 159 disposed on the wiring layer 150 and provided with an opening 157, and a first layer disposed on the insulating layer 159 and connected to the wiring layer 150 through the opening 157. 1 conductive layer 162 and A second wiring layer 160 including the second conductive layer 164 is disposed on the second wiring layer 160, an insulating layer 169 where the opening 167 is provided, the. Here, the plurality of wiring layers and the plurality of insulating layers arranged from the first wiring layer 130 to the second wiring layer 160 are referred to as a multilayer wiring structure 199. The minimum processing dimension of the first wiring layer 130, the wiring layers 140 and 150, and the second wiring layer 160 is L / S (line / space) = 2/2 μm.

また、貫通電極基板１０は、開口部１６７を介して第２配線層１６０に接続された第１バンプ２１０を介して実装された、電子回路を有するチップ２３０、２３２と、チップ２３０、２３２の第１バンプ２１０とは反対側に接着層２４０を介して貼り付けられた第２基板２００と、チップ２３０、２３２が実装された領域に対応する多層配線構造体１９９の第１領域２０１よりも外周側に位置する第２領域２０２において、多層配線構造体１９９と第２基板２００との間隔を保持するスペーサ２２０と、を有する。   In addition, the through electrode substrate 10 is mounted through the first bumps 210 connected to the second wiring layer 160 through the openings 167 and the chips 230 and 232 having electronic circuits and the second of the chips 230 and 232. The outer peripheral side of the first area 201 of the multilayer wiring structure 199 corresponding to the area where the second substrate 200 and the chips 230 and 232 are mounted on the opposite side of the bump 210 via the adhesive layer 240 In the second region 202 located at, a spacer 220 that maintains the distance between the multilayer wiring structure 199 and the second substrate 200 is provided.

［貫通電極基板の製造方法］
図２乃至図１６を用いて、本発明の実施形態１に係る貫通電極基板の製造方法を説明する。図２乃至図１６において、図１に示す要素と同じ要素には同一の符号を付した。ここで、貫通電極基板としてガラス基板を使用した場合の製造方法について説明する。 [Method of manufacturing through electrode substrate]
A through electrode substrate manufacturing method according to Embodiment 1 of the present invention will be described with reference to FIGS. 2 to 16, the same elements as those shown in FIG. 1 are denoted by the same reference numerals. Here, a manufacturing method when a glass substrate is used as the through electrode substrate will be described.

図２は、本発明の一実施形態に係る貫通電極基板の製造方法において、第１基板内部にレーザ光を照射する工程を示す断面図である。図２では、フェムト秒レーザを第１基板１００に照射することで、貫通孔１２０を形成したい領域の第１基板１００の材質を変化させる。ここで、光源３００から出射されたレーザ光３０１は第１基板１００の第１面１０１側から入射され、第１基板１００の内部の貫通孔１２０を形成したい領域で焦点を結ぶ。レーザ光３０１が焦点を結んだ位置では、高いエネルギーが第１基板１００に供給され、第１基板１００の材質が変化して変質層１０３が形成される。   FIG. 2 is a cross-sectional view showing a step of irradiating the inside of the first substrate with laser light in the method for manufacturing the through electrode substrate according to one embodiment of the present invention. In FIG. 2, the material of the 1st board | substrate 100 of the area | region which wants to form the through-hole 120 is changed by irradiating the 1st board | substrate 100 with the femtosecond laser. Here, the laser beam 301 emitted from the light source 300 is incident from the first surface 101 side of the first substrate 100 and is focused on a region where the through-hole 120 inside the first substrate 100 is to be formed. At the position where the laser beam 301 is focused, high energy is supplied to the first substrate 100, and the material of the first substrate 100 is changed to form the altered layer 103.

図２では、変質層１０３は、第１基板１００の第１面１０１に対して直交する方向に矩形に形成された製造方法を例示したが、この製造方法に限定されない。例えば、貫通孔１２０の側壁が基板の表面に直交する面に対して傾斜するように変質層１０３を形成してもよい。より具体的には、第１基板１００の第１面１０１から基板内部に向かって、貫通孔１２０の径が小さくなるように、断面図において台形になるように変質層１０３を形成してもよい。第１基板１００の深さ方向に変質層１０３の径が変化するように変質層１０３を形成する場合、レーザ光３０１の焦点サイズを変化させながら光源３００の焦点深度を板厚方向に走査すればよい。   In FIG. 2, the altered layer 103 is illustrated as a manufacturing method in which the altered layer 103 is formed in a rectangular shape in a direction orthogonal to the first surface 101 of the first substrate 100, but is not limited to this manufacturing method. For example, the altered layer 103 may be formed so that the side wall of the through hole 120 is inclined with respect to a plane orthogonal to the surface of the substrate. More specifically, the altered layer 103 may be formed in a trapezoidal shape in the cross-sectional view so that the diameter of the through hole 120 decreases from the first surface 101 of the first substrate 100 toward the inside of the substrate. . When the altered layer 103 is formed so that the diameter of the altered layer 103 changes in the depth direction of the first substrate 100, the focal depth of the light source 300 is scanned in the thickness direction while changing the focal size of the laser beam 301. Good.

図３は、本発明の一実施形態に係る貫通電極基板の製造方法において、第１基板内部に変質層を形成する工程を示す断面図である。変質層１０３は所望の貫通孔の形状に合わせて、適宜形状を変更することができる。実施形態１の製造方法では、第１基板１００を第２面１０２側から薄板化して変質層１０３の底側を露出させ、露出した変質層１０３をエッチングすることで貫通孔を形成するため、図２及び図３では、変質層１０３が第１基板１００の板厚方向全てに形成されていない（つまり、有底孔の形状に変質層１０３が形成される）方法を例示した。一方で、第１基板１００を薄板化する工程を設けずに、変質層１０３をエッチングする工程だけで貫通孔１２０を形成する場合は、基板を板厚方向に全て変質させてもよい。ここで、変質層１０３の領域が後の貫通孔の径の大きさになるため、所望の貫通孔の径の大きさに合わせて変質層の径の大きさを調整すればよい。   FIG. 3 is a cross-sectional view showing a process of forming a deteriorated layer inside the first substrate in the method for manufacturing a through electrode substrate according to an embodiment of the present invention. The altered layer 103 can be appropriately changed in shape according to the desired shape of the through hole. In the manufacturing method of Embodiment 1, the first substrate 100 is thinned from the second surface 102 side to expose the bottom side of the altered layer 103, and the exposed altered layer 103 is etched to form a through hole. 2 and 3 exemplify a method in which the altered layer 103 is not formed in all the thickness direction of the first substrate 100 (that is, the altered layer 103 is formed in the shape of a bottomed hole). On the other hand, when the through hole 120 is formed only by the process of etching the altered layer 103 without providing the process of thinning the first substrate 100, the substrate may be completely altered in the thickness direction. Here, since the region of the deteriorated layer 103 has the size of the diameter of the subsequent through hole, the size of the deteriorated layer may be adjusted in accordance with the desired size of the diameter of the through hole.

図４は、本発明の一実施形態に係る貫通電極基板の製造方法において、変質層上に第１配線層を形成する工程を示す断面図である。図４に示すように、第１基板１００上に、変質層１０３に接する第１配線層１３０を形成する。第１配線層１３０は、ＰＶＤ（Physical Vapor Deposition）法（真空蒸着法およびスパッタリング法等）、ＣＶＤ（Chemical Vapor Deposition）法、又はめっき法によって形成することができる。また、第１配線層１３０は、単層で形成してもよく、又は積層で形成してもよい。   FIG. 4 is a cross-sectional view showing a process of forming the first wiring layer on the altered layer in the method for manufacturing the through electrode substrate according to one embodiment of the present invention. As shown in FIG. 4, a first wiring layer 130 in contact with the altered layer 103 is formed on the first substrate 100. The first wiring layer 130 can be formed by a PVD (Physical Vapor Deposition) method (such as a vacuum deposition method and a sputtering method), a CVD (Chemical Vapor Deposition) method, or a plating method. Further, the first wiring layer 130 may be formed of a single layer or a stacked layer.

第１配線層１３０を積層で形成する場合は、上記の形成方法を複数組み合わせることができる。例えば、スパッタリング法で第１導電層を形成した後に、第１導電層をシード層としてめっき法で第２導電層を形成することができ、第１導電層及び第２導電層によって積層の第１配線層１３０を形成することができる。ここで、第１基板１００には変質層１０３は形成されているが、第１基板１００の第１面１０１には有底孔などの凹凸が形成されていないため、第１配線層１３０の形成に対する制約はほとんどない。   When the first wiring layer 130 is formed by stacking, a plurality of the above forming methods can be combined. For example, after the first conductive layer is formed by a sputtering method, the second conductive layer can be formed by a plating method using the first conductive layer as a seed layer, and the first conductive layer and the second conductive layer are stacked first. The wiring layer 130 can be formed. Here, although the altered layer 103 is formed on the first substrate 100, the first surface 101 of the first substrate 100 is not formed with irregularities such as a bottomed hole, so that the first wiring layer 130 is formed. There are almost no restrictions on.

図５は、本発明の一実施形態に係る貫通電極基板の製造方法において、第１配線層上に絶縁層を形成する工程を示す断面図である。図５に示すように、第１基板１００の第１面１０１上及び第１配線層１３０上に絶縁層１３９を形成する。ここで、絶縁層１３９は第１配線層１３０のパターン端部を覆うように基板の全面に形成され、第１配線層１３０の一部を露出する開口部１３７が設けられる。絶縁層１３９は、ＣＶＤ法を用いた無機絶縁層又は塗布法を用いた有機絶縁層によって形成することができる。また、絶縁層１３９は、単層で形成してもよく、又は積層で形成してもよい。   FIG. 5 is a cross-sectional view showing a process of forming an insulating layer on the first wiring layer in the method for manufacturing the through electrode substrate according to the embodiment of the present invention. As shown in FIG. 5, an insulating layer 139 is formed on the first surface 101 and the first wiring layer 130 of the first substrate 100. Here, the insulating layer 139 is formed on the entire surface of the substrate so as to cover the pattern end of the first wiring layer 130, and an opening 137 exposing a part of the first wiring layer 130 is provided. The insulating layer 139 can be formed of an inorganic insulating layer using a CVD method or an organic insulating layer using a coating method. The insulating layer 139 may be formed as a single layer or a stacked layer.

絶縁層１３９を積層で形成する場合は、目的に応じて異なる性質を有する材料を形成することができる。例えば、第１配線層１３０の材料としてＣｕ等の熱拡散しやすい材料が用いられた場合、絶縁層１３９を第１無機絶縁層、第２無機絶縁層、及び有機絶縁層の性質の異なる層の積層構造を用いることができる。第１無機絶縁層としては、Ｃｕの熱拡散を抑制する性質の層を第１配線層１３０上にＣＶＤ法で形成することができる。また、第２無機絶縁層としては、第１無機絶縁層よりも有機絶縁層との密着性が良好な層を第１無機絶縁層上にＣＶＤ法で形成することができる。また、有機絶縁層としては、第１配線層１３０のパターンによって形成された段差を緩和又は平坦化し、誘電率が低い層を上記の第２無機絶縁層上に塗布法で形成することができる。ここで、有機絶縁層として、感光性樹脂又は非感光性樹脂を使用することができる。   In the case where the insulating layer 139 is formed by stacking, materials having different properties can be formed depending on purposes. For example, when a material that easily diffuses heat, such as Cu, is used as the material of the first wiring layer 130, the insulating layer 139 is made of a layer having different properties of the first inorganic insulating layer, the second inorganic insulating layer, and the organic insulating layer. A stacked structure can be used. As the first inorganic insulating layer, a layer having a property of suppressing thermal diffusion of Cu can be formed on the first wiring layer 130 by a CVD method. Further, as the second inorganic insulating layer, a layer having better adhesion with the organic insulating layer than the first inorganic insulating layer can be formed on the first inorganic insulating layer by a CVD method. Further, as the organic insulating layer, a step formed by the pattern of the first wiring layer 130 can be relaxed or flattened, and a layer having a low dielectric constant can be formed on the second inorganic insulating layer by a coating method. Here, a photosensitive resin or a non-photosensitive resin can be used as the organic insulating layer.

図６は、本発明の一実施形態に係る貫通電極基板の製造方法において、第１配線層上及び絶縁層上にシード層を形成する工程を示す断面図である。図６に示すように、絶縁層１３９上及び開口部１３７の底部で露出された第１配線層１３０上に、後に第１導電層１４２となるシード層３２５を形成する。シード層３２５は、ＰＶＤ法又はＣＶＤ法等により形成することができる。シード層３２５に使用する材料は、後にシード層３２５上に形成するめっき層３２６と同じ材質を選択することができる。シード層３２５は、後の工程でめっき層３２６を形成する際に、電解めっき法におけるシードとして用いられる。ここで、シード層３２５は、好ましくは２０ｎｍ以上１μｍ以下の膜厚で形成するとよい。また、シード層３２５は、より好ましくは１００ｎｍ以上３００ｎｍ以下の膜厚で形成するとよい。   FIG. 6 is a cross-sectional view showing a process of forming a seed layer on the first wiring layer and the insulating layer in the method for manufacturing the through electrode substrate according to the embodiment of the present invention. As shown in FIG. 6, a seed layer 325 to be the first conductive layer 142 later is formed on the insulating layer 139 and the first wiring layer 130 exposed at the bottom of the opening 137. The seed layer 325 can be formed by a PVD method, a CVD method, or the like. As the material used for the seed layer 325, the same material as that of the plating layer 326 to be formed on the seed layer 325 later can be selected. The seed layer 325 is used as a seed in the electrolytic plating method when the plating layer 326 is formed in a later step. Here, the seed layer 325 is preferably formed with a thickness of 20 nm to 1 μm. The seed layer 325 is more preferably formed with a thickness of 100 nm to 300 nm.

図７は、本発明の一実施形態に係る貫通電極基板の製造方法において、シード層上にレジストマスクを形成する工程を示す断面図である。図７に示すように、シード層３２５上にフォトレジストを塗布した後に、露光及び現像を行うことによりレジストパターン３２９を形成する。レジストパターン３２９は、少なくとも図１に示す配線層１４０のパターンが形成される領域を露出するように形成される。   FIG. 7 is a cross-sectional view showing a step of forming a resist mask on the seed layer in the method for manufacturing a through electrode substrate according to an embodiment of the present invention. As shown in FIG. 7, after applying a photoresist on the seed layer 325, a resist pattern 329 is formed by performing exposure and development. The resist pattern 329 is formed so as to expose at least a region where the pattern of the wiring layer 140 shown in FIG. 1 is formed.

図８は、本発明の一実施形態に係る貫通電極基板の製造方法において、レジストマスクから露出したシード層上にめっき層を形成する工程を示す断面図である。図８に示すように、レジストパターン３２９を形成後、シード層３２５に通電して電解めっき法を行い、レジストパターン３２９から露出しているシード層３２５上に、図１に示す配線層１４０のパターンが形成される領域にめっき層３２６を形成する。   FIG. 8 is a cross-sectional view showing a step of forming a plating layer on the seed layer exposed from the resist mask in the method for manufacturing the through electrode substrate according to the embodiment of the present invention. As shown in FIG. 8, after the resist pattern 329 is formed, the seed layer 325 is energized to perform electrolytic plating, and the pattern of the wiring layer 140 shown in FIG. 1 is formed on the seed layer 325 exposed from the resist pattern 329. A plating layer 326 is formed in a region where the film is formed.

図９は、本発明の一実施形態に係る貫通電極基板の製造方法において、シード層上のレジストマスクを除去する工程を示す断面図である。図９に示すように、めっき層３２６を形成した後に、レジストパターン３２９を構成するフォトレジストを有機溶媒により除去する。なお、フォトレジストの除去には、有機溶媒を用いる代わりに、酸素プラズマによるアッシングを用いることもできる。   FIG. 9 is a cross-sectional view showing a step of removing the resist mask on the seed layer in the method for manufacturing the through electrode substrate according to the embodiment of the present invention. As shown in FIG. 9, after forming the plating layer 326, the photoresist constituting the resist pattern 329 is removed with an organic solvent. Note that ashing by oxygen plasma can be used for removing the photoresist instead of using an organic solvent.

図１０は、本発明の一実施形態に係る貫通電極基板の製造方法において、めっき層から露出したシード層をエッチングする工程を示す断面図である。図１０に示すように、レジストパターン３２９によって覆われ、上にめっき層３２６が形成されなかった領域のシード層３２５を除去（エッチング）することで、各々の配線を電気的に分離する。シード層３２５のエッチングによって、めっき層３２６の表面もエッチングされて薄膜化するため、この薄膜化の影響を考慮してめっき層３２６の膜厚を設定することが好ましい。この工程におけるエッチングとしては、ウェットエッチングやドライエッチングを使用することができる。この工程によって、シード層３２５から形成された第１導電層１４２及びめっき層３２６から形成された第２導電層１４４が形成され、配線層１４０が形成される。   FIG. 10 is a cross-sectional view showing a step of etching the seed layer exposed from the plating layer in the method for manufacturing the through electrode substrate according to the embodiment of the present invention. As shown in FIG. 10, by removing (etching) the seed layer 325 in the region covered with the resist pattern 329 and not having the plating layer 326 formed thereon, the respective wirings are electrically separated. Since the surface of the plating layer 326 is also etched and thinned by the etching of the seed layer 325, it is preferable to set the film thickness of the plating layer 326 in consideration of the influence of this thinning. As etching in this step, wet etching or dry etching can be used. By this step, the first conductive layer 142 formed from the seed layer 325 and the second conductive layer 144 formed from the plating layer 326 are formed, and the wiring layer 140 is formed.

図１１は、本発明の一実施形態に係る貫通電極基板の製造方法において、第１配線層上に多層配線構造を形成する工程を示す断面図である。図１０に示した構造に対して、図５乃至図１０に示す工程を繰り返すことで配線層１４０上に絶縁層１４９を介して配線層１５０（第１導電層１５２及び第２導電層１５４の積層構造）を形成し、配線層１５０上に絶縁層１５９を介して第２配線層１６０（第１導電層１６２及び第２導電層１６４の積層構造）を形成する。また、第２配線層１６０上に、チップ２３０、２３２の外部端子に対応する位置に開口部１６７が設けられた絶縁層１６９を形成する。つまり、図４乃至図１１に示す工程によって、第１基板１００上に、第１配線層１３０と、複数の絶縁層及び複数の配線層を介して第１配線層１３０に電気的に接続する第２配線層１６０と、を有する多層配線構造体１９９を形成する。   FIG. 11 is a cross-sectional view showing a process of forming a multilayer wiring structure on the first wiring layer in the method for manufacturing the through electrode substrate according to the embodiment of the present invention. The structure shown in FIG. 10 is repeated by repeating the steps shown in FIGS. 5 to 10 over the wiring layer 140 via the insulating layer 149 (lamination of the first conductive layer 152 and the second conductive layer 154). And a second wiring layer 160 (a stacked structure of the first conductive layer 162 and the second conductive layer 164) is formed over the wiring layer 150 with an insulating layer 159 interposed therebetween. Further, an insulating layer 169 having an opening 167 at a position corresponding to the external terminals of the chips 230 and 232 is formed on the second wiring layer 160. That is, the first wiring layer 130 and the first wiring layer 130 electrically connected to the first wiring layer 130 via the plurality of insulating layers and the plurality of wiring layers are formed on the first substrate 100 through the steps shown in FIGS. A multilayer wiring structure 199 having two wiring layers 160 is formed.

図１２は、本発明の一実施形態に係る貫通電極基板の製造方法において、多層配線構造体上に第１バンプを介して電子回路を有するチップを実装する工程を示す断面図である。図１２に示すように、開口部１６７を介して第２配線層１６０に接する第１バンプ２１０を形成する。第１バンプ２１０は、チップ２３０、２３２の外部端子に対応する位置に設けられる。また、ロジック回路、メモリ回路などの電子回路を有するチップ２３０、２３２を第１バンプ２１０を介して多層配線構造体１９９に実装する。ここで、チップ２３０、２３２は、第３基板と、第３基板上に形成された電子回路と、を含んでいる。チップ２３０、２３２の外部端子が第３基板の電子回路が形成された面側に配置されている場合、外部端子が第１バンプ２１０と接触するように、フェイスダウン方式で実装される。   FIG. 12 is a cross-sectional view illustrating a process of mounting a chip having an electronic circuit on a multilayer wiring structure via a first bump in the method for manufacturing a through electrode substrate according to an embodiment of the present invention. As shown in FIG. 12, a first bump 210 that contacts the second wiring layer 160 through the opening 167 is formed. The first bumps 210 are provided at positions corresponding to the external terminals of the chips 230 and 232. Further, chips 230 and 232 having electronic circuits such as a logic circuit and a memory circuit are mounted on the multilayer wiring structure 199 through the first bumps 210. Here, the chips 230 and 232 include a third substrate and an electronic circuit formed on the third substrate. When the external terminals of the chips 230 and 232 are arranged on the side of the third substrate on which the electronic circuit is formed, the external terminals are mounted in a face-down manner so that the external terminals are in contact with the first bumps 210.

図１３は、本発明の一実施形態に係る貫通電極基板の製造方法において、スペーサを形成する工程を示す断面図である。図１３に示すように、チップ２３０、２３２が配置された領域の外周側において、絶縁層１６９上にスペーサ２２０を形成する。換言すると、スペーサ２２０は、チップ２３０、２３２が実装された多層配線構造体１９９の第１領域２０１よりも外周側に位置する第２領域２０２において、多層配線構造体１９９と図１に示す第２基板２００との間隔を保持する。   FIG. 13 is a cross-sectional view showing a step of forming a spacer in the method for manufacturing a through electrode substrate according to an embodiment of the present invention. As shown in FIG. 13, the spacer 220 is formed on the insulating layer 169 on the outer peripheral side of the region where the chips 230 and 232 are disposed. In other words, the spacer 220 is formed in the multilayer wiring structure 199 and the second wiring shown in FIG. 1 in the second region 202 located on the outer peripheral side of the first region 201 of the multilayer wiring structure 199 on which the chips 230 and 232 are mounted. The distance from the substrate 200 is maintained.

ここで、スペーサ２２０は、スペーサ２２０の高さがチップ２３０、２３２の高さ（第３基板の裏面の高さ）と略同一の高さになるように形成される。スペーサ２２０はディップ法などによって、第２領域２０２の必要な領域にだけ形成することができる。ここで、図１３では、第２領域２０２は第１基板１００の外周に対応しているが、この例に限定されない。例えば、スペーサ２２０をチップ２３０とチップ２３２との間の領域に形成してもよい。また、スペーサ２２０は第１領域２０１の外周を囲むように連続的に形成されていてもよい。一方、スペーサ２２０は第２領域２０２において、離散的に形成されていてもよい。   Here, the spacer 220 is formed such that the height of the spacer 220 is substantially the same as the height of the chips 230 and 232 (the height of the back surface of the third substrate). The spacer 220 can be formed only in a necessary region of the second region 202 by a dip method or the like. Here, in FIG. 13, the second region 202 corresponds to the outer periphery of the first substrate 100, but is not limited to this example. For example, the spacer 220 may be formed in a region between the chip 230 and the chip 232. Further, the spacer 220 may be continuously formed so as to surround the outer periphery of the first region 201. On the other hand, the spacers 220 may be formed discretely in the second region 202.

図１４は、本発明の一実施形態に係る貫通電極基板の製造方法において、チップの裏面側に第２基板を貼り付ける工程を示す断面図である。図１４に示すように、チップ２３０、２３２の第１バンプ２１０とは反対側に接着層２４０を介して第２基板２００を貼り付ける。   FIG. 14 is a cross-sectional view showing a process of attaching a second substrate to the back side of a chip in the method for manufacturing a through electrode substrate according to an embodiment of the present invention. As shown in FIG. 14, the second substrate 200 is pasted on the opposite side of the chips 230 and 232 from the first bump 210 via the adhesive layer 240.

ここで、接着層２４０は、第２基板２００を貼り付けた後の工程に対する耐熱性を有している。例えば、接着層２４０は、図１に示す貫通電極１１０及び第２バンプ１１５のリフロ―温度に対する耐熱性を有していてもよい。より具体的には、接着層２４０は２５０℃以上の耐熱性を有していてもよい。ここで、接着層２４０が耐熱性を有するとは、熱処理によって接着層２４０の形状変化又は物性変化が発生しないことを意味する。   Here, the adhesive layer 240 has heat resistance to the process after the second substrate 200 is attached. For example, the adhesive layer 240 may have heat resistance against the reflow temperature of the through electrode 110 and the second bump 115 shown in FIG. More specifically, the adhesive layer 240 may have a heat resistance of 250 ° C. or higher. Here, the adhesive layer 240 having heat resistance means that the shape change or physical property change of the adhesive layer 240 does not occur due to the heat treatment.

また、第２基板２００は、熱伝導率が高い材質を用いることができる。例えば、第２基板２００は、チップ２３０、２３２が形成された第３基板よりも熱伝導率が高くてもよい。より具体的には、第２基板２００として金属板を用いることができる。上記の金属板として、特に銅板などの熱伝導率が高い金属板を第２基板２００として用いることができる。ここで、熱収縮による内部応力の発生を抑制するために、第２基板２００として、第２基板２００の熱膨張係数はチップ２３０、２３２が形成された第３基板の熱膨張係数と近い材質を用いることができる。   The second substrate 200 can be made of a material having high thermal conductivity. For example, the second substrate 200 may have a higher thermal conductivity than the third substrate on which the chips 230 and 232 are formed. More specifically, a metal plate can be used as the second substrate 200. As the metal plate, a metal plate having a high thermal conductivity such as a copper plate can be used as the second substrate 200. Here, in order to suppress the generation of internal stress due to thermal contraction, the second substrate 200 is made of a material whose thermal expansion coefficient is close to that of the third substrate on which the chips 230 and 232 are formed. Can be used.

また、スペーサ２２０が第１領域２０１の外周を囲むように連続的に形成されている場合、第１基板１００（多層配線構造体１９９）、第２基板２００、及びスペーサ２２０によって密閉された空間に不活性ガスが充填されていてもよい。又は、当該空間が真空状態又は減圧状態となっていてもよい。   Further, when the spacer 220 is continuously formed so as to surround the outer periphery of the first region 201, a space sealed by the first substrate 100 (multilayer wiring structure 199), the second substrate 200, and the spacer 220 is formed. It may be filled with an inert gas. Alternatively, the space may be in a vacuum state or a reduced pressure state.

図１５は、本発明の一実施形態に係る貫通電極基板の製造方法において、第１基板を裏面側から薄板化する工程を示す断面図である。図１５に示すように、第１基板１００の多層配線構造体１９９とは反対の第２面１０２側から、第１エッチングで第１基板１００を薄板化する。第１エッチングは、例えばウェットエッチングやＣＭＰ（Chemical Mechanical Polishing）を用いることができる。ここで、図１５では、第１エッチングによって変質層１０３が露出されるまで第１基板１００を薄板化する製造方法を例示したが、この製造方法に限定されず、第１エッチングは変質層１０３が露出するまで第１基板１００を薄板化しなくてもよい。つまり、薄板化後の第１基板１００の板厚が変質層１０３の深さよりも厚くなるように第１エッチングを行ってもよい。この場合、第１エッチングとして、ダイシング法や研削法を用いることができる。つまり、第１エッチングとして、高速で基板を薄板化することが可能な荒削りを用いることができる。   FIG. 15 is a cross-sectional view showing a process of thinning the first substrate from the back side in the method for manufacturing the through electrode substrate according to the embodiment of the present invention. As shown in FIG. 15, the first substrate 100 is thinned by first etching from the second surface 102 side opposite to the multilayer wiring structure 199 of the first substrate 100. For example, wet etching or CMP (Chemical Mechanical Polishing) can be used for the first etching. Here, FIG. 15 exemplifies a manufacturing method in which the first substrate 100 is thinned until the altered layer 103 is exposed by the first etching. However, the present invention is not limited to this manufacturing method, and the first etching does not affect the altered layer 103. The first substrate 100 may not be thinned until it is exposed. That is, the first etching may be performed so that the thickness of the first substrate 100 after the thinning becomes thicker than the depth of the altered layer 103. In this case, a dicing method or a grinding method can be used as the first etching. That is, as the first etching, roughing that can thin the substrate at high speed can be used.

薄板化にウェットエッチングを使用する場合、フッ酸（ＨＦ）、バッファードフッ酸（ＢＨＦ）、界面活性剤添加バッファードフッ酸（ＬＡＬ）などを使用することができる。エッチングに使用する薬液は基板の材質によって適宜選択することができる。また、薄板化にＣＭＰを使用する場合、研磨剤として酸化セリウム（セリア）を使用することができる。セリアを使用したＣＭＰは、ガラスや酸化シリコンを高速研磨することができる。セリアは、機械的な研磨作用だけでなく、水と共に作用して化学的に酸化シリコンを研磨する作用を有し、高い研磨速度を得ることができる。   When wet etching is used for thinning, hydrofluoric acid (HF), buffered hydrofluoric acid (BHF), surfactant-added buffered hydrofluoric acid (LAL), or the like can be used. The chemical solution used for etching can be appropriately selected depending on the material of the substrate. Further, when using CMP for thinning, cerium oxide (ceria) can be used as an abrasive. CMP using ceria can polish glass and silicon oxide at high speed. Ceria not only has a mechanical polishing action, but also has an action of working with water to chemically polish silicon oxide, so that a high polishing rate can be obtained.

図１６は、本発明の一実施形態に係る貫通電極基板の製造方法において、第１基板の裏面側から変質層を選択的に除去する工程を示す断面図である。図１６に示すように、第１エッチングと同様に、第１基板１００の多層配線構造体１９９とは反対側から、第２エッチングで変質層１０３を選択的に除去し、第１基板１００を貫通して第１配線層１３０を露出する貫通孔１２０を形成する。第２エッチングは、ウェットエッチングを使用することができる。ここで、第２エッチングは、第１エッチングと同じエッチング条件であってもよく、第１エッチングとは異なるエッチング条件であってもよい。第２エッチングを第１エッチングと同じ条件で処理する場合、第１エッチング及び第２エッチングは連続して処理してもよい。つまり、第１エッチング及び第２エッチングは同一工程で行われ、一つのエッチング条件で第１基板１００の薄板化及び変質層１０３の選択エッチングによる貫通孔形成を行ってもよい。   FIG. 16 is a cross-sectional view showing a step of selectively removing the altered layer from the back surface side of the first substrate in the method for manufacturing the through electrode substrate according to one embodiment of the present invention. As shown in FIG. 16, similarly to the first etching, the altered layer 103 is selectively removed by the second etching from the opposite side of the multilayer wiring structure 199 of the first substrate 100, and the first substrate 100 is penetrated. Then, the through hole 120 exposing the first wiring layer 130 is formed. As the second etching, wet etching can be used. Here, the second etching may be performed under the same etching conditions as the first etching, or may be performed under different etching conditions from the first etching. When the second etching is processed under the same conditions as the first etching, the first etching and the second etching may be performed continuously. That is, the first etching and the second etching may be performed in the same process, and the first substrate 100 may be thinned and the through hole may be formed by selective etching of the altered layer 103 under one etching condition.

そして、図１６に示す貫通孔１２０に、第１配線層１３０に接続する貫通電極１１０及び第２バンプ１１５を形成することで図１に示す貫通電極基板１０を形成することができる。ここで、貫通電極１１０及び第２バンプ１１５は同一工程で形成してもよく、異なる構成で形成してもよい。貫通電極１１０及び第２バンプ１１５を同一工程で形成する場合、第１配線層１３０をシード層とするめっき法によって形成してもよく、はんだめっき法などの方法で第１基板１００の第２面１０２側から形成してもよい。   Then, the through electrode substrate 10 shown in FIG. 1 can be formed by forming the through electrode 110 and the second bump 115 connected to the first wiring layer 130 in the through hole 120 shown in FIG. Here, the through electrode 110 and the second bump 115 may be formed in the same process, or may be formed in different configurations. When the through electrode 110 and the second bump 115 are formed in the same process, the through electrode 110 and the second bump 115 may be formed by a plating method using the first wiring layer 130 as a seed layer. The second surface of the first substrate 100 may be formed by a method such as a solder plating method. You may form from 102 side.

［貫通電極基板の各部材の材質］
図１に示す貫通電極基板１０に含まれる各部材（各層）の材質について詳細に説明する。 [Material of each member of the through electrode substrate]
The material of each member (each layer) included in the through electrode substrate 10 shown in FIG. 1 will be described in detail.

第１基板１００は、ガラス基板を使用することができる。また、ガラス基板の他にも、石英基板、サファイア基板、樹脂基板などの絶縁基板、シリコン基板、炭化シリコン基板、化合物半導体基板などの半導体基板、ステンレス基板などの導電性基板を使用することができる。また、基板に使用する材料として、熱膨張係数が２×１０−６［／Ｋ］以上１７×１０−６［／Ｋ］以下の範囲の材料を使用することができる。また、これらが積層されたものであってもよい。薄板化する前の第１基板１００の厚さは、特に制限はないが、例えば、１００μｍ以上８００μｍ以下の厚さの基板を使用することができる。第１基板１００の厚さは、より好ましくは、２００μｍ以上４００μｍ以下であるとよい。上記の基板の厚さの下限よりも基板が薄くなると、基板のたわみが大きくなる。その影響で、製造過程におけるハンドリングが困難になるとともに、基板上に形成する薄膜等の内部応力により基板が反ってしまう。また、上記の基板の厚さの上限よりも基板が厚くなると貫通孔の形成工程が長くなる。その影響で、製造工程が長期化し、製造コストも上昇してしまう。 As the first substrate 100, a glass substrate can be used. In addition to a glass substrate, an insulating substrate such as a quartz substrate, a sapphire substrate, or a resin substrate, a semiconductor substrate such as a silicon substrate, a silicon carbide substrate, or a compound semiconductor substrate, or a conductive substrate such as a stainless steel substrate can be used. . In addition, as a material used for the substrate, a material having a thermal expansion coefficient in the range of 2 × 10 −6 [/ K] to 17 × 10 −6 [/ K] can be used. Moreover, these may be laminated. The thickness of the first substrate 100 before thinning is not particularly limited, but for example, a substrate having a thickness of 100 μm or more and 800 μm or less can be used. More preferably, the thickness of the first substrate 100 is not less than 200 μm and not more than 400 μm. When the substrate becomes thinner than the lower limit of the thickness of the substrate, the deflection of the substrate increases. As a result, handling in the manufacturing process becomes difficult, and the substrate is warped by an internal stress such as a thin film formed on the substrate. Further, when the substrate becomes thicker than the upper limit of the thickness of the substrate, the process of forming the through hole becomes longer. As a result, the manufacturing process becomes longer and the manufacturing cost also increases.

第１配線層１３０及び第１導電層１４２、１５２、１６２は、下地の第１基板１００又は絶縁層１３９、１４９、１５９と密着性がよい導電材料を使用することができる。例えば、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）これらの化合物、あるいはこれらの合金などを使用することができる。特に、第１導電層１４２、１５２、１６２の上に形成される第２導電層１４４、１５４、１６４が銅（Ｃｕ）を含む場合、第１導電層１４２、１５２、１６２は、Ｃｕの拡散を抑制する材料を使用することができ、例えば窒化チタン（ＴｉＮ）、窒化モリブデン（ＭｏＮ）、窒化タンタル（ＴａＮ）等を使用してもよい。ここで、第１導電層１４２、１５２、１６２の厚さは、特に制限はないが、例えば、５０ｎｍ以上４００ｎｍ以下の範囲で適宜選択することができる。   For the first wiring layer 130 and the first conductive layers 142, 152, and 162, a conductive material having good adhesion to the underlying first substrate 100 or the insulating layers 139, 149, and 159 can be used. For example, it is possible to use titanium (Ti), molybdenum (Mo), tungsten (W), tantalum (Ta), nickel (Ni), chromium (Cr), aluminum (Al), these compounds, or alloys thereof. it can. In particular, when the second conductive layers 144, 154, and 164 formed on the first conductive layers 142, 152, and 162 include copper (Cu), the first conductive layers 142, 152, and 162 prevent Cu diffusion. For example, titanium nitride (TiN), molybdenum nitride (MoN), tantalum nitride (TaN), or the like may be used. Here, the thickness of the first conductive layers 142, 152, and 162 is not particularly limited, but can be appropriately selected within a range of, for example, 50 nm or more and 400 nm or less.

第２導電層１４４、１５４、１６４は、第１導電層１４２、１５２、１６２との密着性が良く、電気伝導度が高い導電材料を使用することができる。例えば、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、ロジウム（Ｒｈ）、スズ（Ｓｎ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）等の金属またはこれらを用いた合金などから選択することができる。   The second conductive layers 144, 154, and 164 can be made of a conductive material that has good adhesion to the first conductive layers 142, 152, and 162 and has high electrical conductivity. For example, a metal such as copper (Cu), gold (Au), silver (Ag), platinum (Pt), rhodium (Rh), tin (Sn), aluminum (Al), nickel (Ni), chromium (Cr) or the like It can select from the alloy etc. which used these.

絶縁層１３９、１４９、１５９、１６９は、無機絶縁層、有機絶縁層、又は無機絶縁層と有機絶縁層との積層構造を用いることができる。   As the insulating layers 139, 149, 159, and 169, an inorganic insulating layer, an organic insulating layer, or a stacked structure of an inorganic insulating layer and an organic insulating layer can be used.

無機絶縁層としては、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、シリコンカーバイト（ＳｉＣ）、窒化シリコンカーバイト（ＳｉＣＮ）、炭素添加シリコンオキサイド（ＳｉＯＣ）などを使用することができる。ここで、絶縁層１３９、１４９、１５９、１６９として、上記の無機絶縁層を単層で使用してもよく、積層で使用してもよい。 As the inorganic insulating layer, silicon oxide (SiO 2 ), silicon nitride (SiN), aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), silicon carbide (SiC), silicon nitride carbide (SiCN), carbon Additive silicon oxide (SiOC) or the like can be used. Here, as the insulating layers 139, 149, 159, and 169, the above-described inorganic insulating layer may be used as a single layer or may be used as a stacked layer.

有機絶縁層としては、ポリイミド、エポキシ樹脂、ポリイミド樹脂、ベンゾシクロブテン樹脂、ポリアミド、フェノール樹脂、シリコーン樹脂、フッ素樹脂、液晶ポリマー、ポリアミドイミド、ポリベンゾオキサゾール、シアネート樹脂、アラミド、ポリオレフィン、ポリエステル、ＢＴレジン、ＦＲ−４、ＦＲ−５、ポリアセタール、ポリブチレンテレフタレート、シンジオタクチック・ポリスチレン 、ポリフェニレンサルファイド、ポリエーテルエーテルケトン、ポリエーテルニトリル、ポリカーボネート、ポリフェニレンエーテルポリサルホン、ポリエーテルスルホン、ポリアリレート、ポリエーテルイミドなどを用いることができる。また、上記の樹脂に、ガラス、タルク、マイカ、シリカ、アルミナ等、無機フィラーを併用して用いてもよい。ここで、絶縁層１３９、１４９、１５９、１６９に使用する樹脂は、応力緩和を目的として、常温にて１×１０９［ｄｙｎｅ／ｃｍ２］以下のヤング率を有する樹脂を使用してもよい。 As organic insulating layers, polyimide, epoxy resin, polyimide resin, benzocyclobutene resin, polyamide, phenol resin, silicone resin, fluorine resin, liquid crystal polymer, polyamideimide, polybenzoxazole, cyanate resin, aramid, polyolefin, polyester, BT Resin, FR-4, FR-5, polyacetal, polybutylene terephthalate, syndiotactic polystyrene, polyphenylene sulfide, polyether ether ketone, polyether nitrile, polycarbonate, polyphenylene ether polysulfone, polyether sulfone, polyarylate, polyetherimide Etc. can be used. Further, an inorganic filler such as glass, talc, mica, silica, alumina or the like may be used in combination with the above resin. Here, the resin used for the insulating layers 139, 149, 159, and 169 may be a resin having a Young's modulus of 1 × 10 9 [dyne / cm 2 ] or less at room temperature for the purpose of stress relaxation. .

第１バンプ２１０及び第２バンプ１１５としては、高さや形状の均一性が高く、導電性が高い材料を用いることができる。例えば、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、はんだ等の金属またはこれらを用いた合金などから選択することができる。   As the first bump 210 and the second bump 115, a material having high uniformity in height and shape and high conductivity can be used. For example, it can be selected from metals such as Au, Ag, Cu, Ni, and solder, or alloys using these metals.

接着層２４０としては、チップ２３０、２３２及び第２基板２００と十分な接着力を有し、熱伝導率が高い材料を用いることができる。   As the adhesive layer 240, a material having sufficient adhesive strength with the chips 230 and 232 and the second substrate 200 and having high thermal conductivity can be used.

第２基板２００としては、熱伝導率が高い材料を用いることができる。例えば、Ｃｕを含む材料を用いることができる。   As the second substrate 200, a material having high thermal conductivity can be used. For example, a material containing Cu can be used.

以上のように、実施形態１に係る貫通電極基板の製造方法によると、チップ２３０、２３２などの外部装置の支持基板である第２基板２００を利用して多層配線構造体１９９が形成された第１基板１００を薄板化することができるため、薄板化のための支持基板の貼り付け・剥離工程を省略することができる。また、第１基板１００の貫通孔１２０を形成したい領域に変質層１０３を形成し、多層配線構造体１９９を形成した後に変質層１０３を除去することで、多層配線構造体１９９加工されていない平坦な基板上に形成することができる。その結果、工程数を低減することができ、製造期間が短く歩留まりが向上する貫通電極基板の製造方法を提供することができる。   As described above, according to the through electrode substrate manufacturing method according to the first embodiment, the multilayer wiring structure 199 is formed using the second substrate 200 that is a support substrate of an external device such as the chips 230 and 232. Since one substrate 100 can be thinned, the attaching / peeling process of the supporting substrate for thinning can be omitted. In addition, the altered layer 103 is formed in a region where the through hole 120 of the first substrate 100 is to be formed, and the altered layer 103 is removed after the multilayer wiring structure 199 is formed, so that the multilayer wiring structure 199 is not processed. It can be formed on a simple substrate. As a result, it is possible to provide a method of manufacturing a through electrode substrate that can reduce the number of steps and has a short manufacturing period and an improved yield.

また、上記の第２基板２００として放熱板などのように熱伝導率が高い材質の基板を用いることで、チップ２３０、２３２の回路駆動によって発生する熱を効率よく外部に放出することができる。また、第１エッチングのエッチング条件と第２エッチングのエッチング条件とを同一のエッチング条件とすることで、第１基板１００の薄膜化と貫通孔１２０の形成とを１つの工程で行うことができる。   Further, by using a substrate having a high thermal conductivity such as a heat radiating plate as the second substrate 200, heat generated by driving the circuits of the chips 230 and 232 can be efficiently released to the outside. Further, by making the etching conditions for the first etching and the etching conditions for the second etching the same, the thinning of the first substrate 100 and the formation of the through holes 120 can be performed in one step.

また、第２領域２０２にスペーサ２２０を形成することで、スペーサがない構造に比べて多層配線構造体が形成された第１基板と第２基板とを強固に固定することができる。したがって、第１基板の薄板化の工程において、薄板化の面内均一性を向上させることができる。また、第１基板１００、第２基板２００、及びスペーサ２２０によって密閉された空間に不活性ガスを充填する又は当該空間を真空状態若しくは減圧状態にすることで、第１バンプ２１０及びチップ２３０、２３２が酸素や水分と接触しにくくなるため、導電材料の酸化などによる高抵抗化の問題を抑制することができる。   Further, by forming the spacer 220 in the second region 202, the first substrate and the second substrate on which the multilayer wiring structure is formed can be firmly fixed as compared with the structure without the spacer. Therefore, in-plane uniformity of thinning can be improved in the step of thinning the first substrate. In addition, by filling the space sealed by the first substrate 100, the second substrate 200, and the spacer 220 with an inert gas, or bringing the space into a vacuum state or a reduced pressure state, the first bump 210 and the chips 230, 232 are formed. Since it becomes difficult to come into contact with oxygen or moisture, the problem of high resistance due to oxidation of the conductive material can be suppressed.

〈実施形態１の変形例１〉
図１７は、本発明の一実施形態の変形例に係る貫通電極基板の概要を示す断面図である。図１７に示す実施形態１の変形例１に係る貫通電極基板１１は、図１に示す貫通電極基板１０と類似しているが、貫通電極基板１１はスペーサ２２０が配置された領域の断面構造が、チップ２３０、２３２が形成された領域における第１バンプ２１０が形成された領域の断面構造と同じ構造となっている点において、貫通電極基板１０と相違する。 <Modification 1 of Embodiment 1>
FIG. 17 is a cross-sectional view showing an outline of a through electrode substrate according to a modification of one embodiment of the present invention. The through electrode substrate 11 according to the first modification of the first embodiment illustrated in FIG. 17 is similar to the through electrode substrate 10 illustrated in FIG. 1, but the through electrode substrate 11 has a cross-sectional structure in a region where the spacer 220 is disposed. This is different from the through electrode substrate 10 in that the cross-sectional structure of the region where the first bumps 210 are formed in the region where the chips 230 and 232 are formed is the same.

図１７に示すように、貫通電極基板１１は、多層配線構造体１９９とスペーサ２２０との間に、第１バンプ２１０と同じ工程で形成された第３バンプ２２２を有している。また、第３バンプ２２２が形成された第２領域２０２には、第１導電層１６２と同じ工程で形成された第１導電層２２４と、第２導電層１６４と同じ工程で形成された第２導電層２２６とを有している。そして、チップ２３０、２３２が配置された第１領域２０１における第２配線層１６０及び第１バンプ２１０が配置された領域の構造と同じように、第３バンプ２２２は絶縁層１６９に設けられた開口部２２７を介して第２導電層２２６に接している。   As shown in FIG. 17, the through electrode substrate 11 has third bumps 222 formed in the same process as the first bumps 210 between the multilayer wiring structure 199 and the spacers 220. In the second region 202 where the third bumps 222 are formed, the first conductive layer 224 formed in the same process as the first conductive layer 162 and the second conductive layer 164 formed in the same process as the second conductive layer 164 are formed. A conductive layer 226. The third bump 222 has an opening provided in the insulating layer 169 in the same manner as the structure of the second wiring layer 160 and the first bump 210 in the first region 201 in which the chips 230 and 232 are disposed. The second conductive layer 226 is in contact with the portion 227.

〈実施形態２〉
本発明の実施形態２に係る貫通電極基板の構造及びその製造方法について、図１８乃至図３３を参照しながら詳細に説明する。なお、実施形態２に係る貫通電極基板２０において、図１に示した貫通電極基板１０と同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。 <Embodiment 2>
The structure of the through electrode substrate and the manufacturing method thereof according to Embodiment 2 of the present invention will be described in detail with reference to FIGS. In addition, in the through electrode substrate 20 according to the second embodiment, the same reference numerals are given to the same portions or portions having the same functions as those of the through electrode substrate 10 illustrated in FIG. 1, and the repeated description thereof is omitted.

［貫通電極基板の構成］
図１８に示す貫通電極基板２０は、図１に示す貫通電極基板１０に類似しているが、貫通電極基板２０は、第１基板１００に設けられた貫通孔１２０に形成されたコンフォーマルな貫通電極３３０によって、第１基板１００の第１面１０１に形成された第１電極３３２と第２面１０２に形成された第２電極３３４とが接続されている点、第１基板１００の第１面１０１上に絶縁層として第１フィルム状樹脂３１０が形成され、第２面１０２上に絶縁層として第２フィルム状樹脂３２０が形成されている点、及び第１基板１００の第２面１０２側に形成された第２バンプ３５０と貫通電極３３０との接続構造において、貫通電極基板１０と相違する。 [Configuration of through electrode substrate]
The through electrode substrate 20 shown in FIG. 18 is similar to the through electrode substrate 10 shown in FIG. 1, but the through electrode substrate 20 is a conformal through hole formed in the through hole 120 provided in the first substrate 100. The electrode 330 connects the first electrode 332 formed on the first surface 101 of the first substrate 100 and the second electrode 334 formed on the second surface 102, the first surface of the first substrate 100. The first film-like resin 310 is formed as an insulating layer on the 101, the second film-like resin 320 is formed as the insulating layer on the second surface 102, and the second surface 102 side of the first substrate 100. The connection structure between the formed second bump 350 and the through electrode 330 is different from that of the through electrode substrate 10.

ここで、第１基板１００の第２面１０２側に形成された第２バンプ３５０と貫通電極３３０との接続構造について、詳細に説明する。第１基板１００の第２面１０２側に形成された第２フィルム状樹脂３２０には、第２電極３３４を露出する第２開口部３２７及び貫通孔１２０に対応して設けられた開口部３２４が設けられている。つまり、貫通孔１２０は開口部３２４を介して外部につながっている。また、第１基板１００の第２面１０２側には、第２開口部３２７を介して第２電極３３４に接続された第１導電層３４２及び第２導電層３４４を含む配線層３４０が形成されている。そして、配線層３４０の下面には第２バンプ３５０が形成されている。   Here, a connection structure between the second bumps 350 formed on the second surface 102 side of the first substrate 100 and the through electrodes 330 will be described in detail. The second film-shaped resin 320 formed on the second surface 102 side of the first substrate 100 has a second opening 327 exposing the second electrode 334 and an opening 324 provided corresponding to the through hole 120. Is provided. That is, the through hole 120 is connected to the outside through the opening 324. A wiring layer 340 including a first conductive layer 342 and a second conductive layer 344 connected to the second electrode 334 through the second opening 327 is formed on the second surface 102 side of the first substrate 100. ing. A second bump 350 is formed on the lower surface of the wiring layer 340.

図１８では、第２バンプ３５０は配線層３４０を介して第２電極３３４に接続された構造を例示したが、この構造に限定されない。例えば、配線層３４０が配置されておらず、第２バンプ３５０が第２フィルム状樹脂３２０の第２開口部３２７に配置され、第２電極３３４と接する構造であってもよい。また、配線層３４０又は配線層３４０を配置しない場合の第２バンプ３５０と貫通電極３３０とを接触させることができれば、第２電極３３４を設けなくてもよい。   Although FIG. 18 illustrates a structure in which the second bump 350 is connected to the second electrode 334 via the wiring layer 340, the structure is not limited to this structure. For example, the wiring layer 340 may not be disposed, and the second bump 350 may be disposed in the second opening 327 of the second film-shaped resin 320 and may be in contact with the second electrode 334. Further, the second electrode 334 is not necessarily provided as long as the second bump 350 and the through electrode 330 when the wiring layer 340 or the wiring layer 340 is not disposed can be brought into contact with each other.

［貫通電極基板の製造方法］
図１９乃至図３３を用いて、本発明の実施形態２に係る貫通電極基板２０の製造方法を説明する。図１９乃至図３３において、図１に示す要素と同じ要素には同一の符号を付した。なお、貫通電極基板２０の製造方法は図１に示す貫通電極基板１０の製造方法と類似しているため、詳細な説明を省略し、貫通電極基板１０の製造方法とは異なる点について詳細に説明する。ここで、貫通電極基板としてガラス基板を使用した場合の製造方法について説明する。 [Method of manufacturing through electrode substrate]
A manufacturing method of the through electrode substrate 20 according to the second embodiment of the present invention will be described with reference to FIGS. 19 to 33, the same elements as those shown in FIG. Since the method for manufacturing the through electrode substrate 20 is similar to the method for manufacturing the through electrode substrate 10 shown in FIG. 1, detailed description thereof is omitted, and different points from the method for manufacturing the through electrode substrate 10 are described in detail. To do. Here, a manufacturing method when a glass substrate is used as the through electrode substrate will be described.

図１９は、本発明の一実施形態に係る貫通電極基板の製造方法において、第１基板に有底孔を形成する工程を示す断面図である。図１９に示すように、第１基板１００の第１面１０１側に有底孔１０５を形成する。有底孔１０５は、図２及び図３の工程と同様に、第１基板１００の有底孔１０５を形成したい領域に変質層を形成し、当該変質層を選択的にエッチングすることで形成することができる。   FIG. 19 is a cross-sectional view showing a process of forming a bottomed hole in the first substrate in the method of manufacturing the through electrode substrate according to one embodiment of the present invention. As shown in FIG. 19, a bottomed hole 105 is formed on the first surface 101 side of the first substrate 100. The bottomed hole 105 is formed by forming an altered layer in a region where the bottomed hole 105 of the first substrate 100 is to be formed, and selectively etching the altered layer, as in the steps of FIGS. be able to.

ここで、有底孔１０５を形成する方法として、第１基板１００の有底孔１０５を形成したい領域にレーザ光を照射して変質層を形成し、薬液によってウェットエッチングすることで有底孔を形成する方法を説明したが、この方法に限定されない。例えば、高出力のレーザを第１基板１００に照射し、基板を融解することで有底孔又は貫通孔を形成してもよい。例えば、ガラス基板を加工するレーザとしてはＣＯ２レーザなどを使用することができる。 Here, as a method of forming the bottomed hole 105, a region where the bottomed hole 105 of the first substrate 100 is to be formed is irradiated with laser light to form an altered layer, and the bottomed hole is formed by wet etching with a chemical solution. Although the method of forming was described, it is not limited to this method. For example, the bottomed hole or the through hole may be formed by irradiating the first substrate 100 with a high-power laser and melting the substrate. For example, a CO 2 laser or the like can be used as a laser for processing a glass substrate.

図２０は、本発明の一実施形態に係る貫通電極基板の製造方法において、有底孔の内部に第１電極を形成する工程を示す断面図である。図２０に示すように、第１基板１００の第１面１０１側の表面の一部及び有底孔１０５の内部に第１電極３３２及び貫通電極３３０を形成する。第１電極３３２及び貫通電極３３０はＰＶＤ法、ＣＶＤ法、又はめっき法によって形成することができる。また、第１電極３３２及び貫通電極３３０は、単層で形成してもよく、又は積層で形成してもよい。ここで、第１電極３３２及び貫通電極３３０は同一プロセスで形成された連続した層であるが、説明の便宜上第１基板１００の第１面１０１上に形成された導電層を第１電極３３２と表現し、有底孔１０５の内部に形成された導電層を貫通電極３３０と表現しているに過ぎず、「第１電極３３２」と「貫通電極３３０」とを異なる部材として明確に区別するものではない。つまり、貫通電極を第１電極と表現してもよい。   FIG. 20 is a cross-sectional view showing a step of forming the first electrode inside the bottomed hole in the method for manufacturing the through electrode substrate according to one embodiment of the present invention. As shown in FIG. 20, the first electrode 332 and the through electrode 330 are formed in a part of the surface on the first surface 101 side of the first substrate 100 and the inside of the bottomed hole 105. The first electrode 332 and the through electrode 330 can be formed by a PVD method, a CVD method, or a plating method. Further, the first electrode 332 and the through electrode 330 may be formed of a single layer or a stacked layer. Here, although the first electrode 332 and the through electrode 330 are continuous layers formed by the same process, the conductive layer formed on the first surface 101 of the first substrate 100 is referred to as the first electrode 332 for convenience of explanation. Expressing the conductive layer formed inside the bottomed hole 105 only as the through electrode 330, and clearly distinguishing the “first electrode 332” and the “through electrode 330” as different members is not. That is, the through electrode may be expressed as the first electrode.

図２１は、本発明の一実施形態に係る貫通電極基板の製造方法において、第１基板上及び第１電極上に有底孔を覆う第１フィルム状樹脂を形成する工程を示す断面図である。図２１に示すように、第１基板１００及び第１電極３３２上に有底孔１０５を覆うフィルム状の第１フィルム状樹脂３１０を貼り付ける。ここで、フィルム状樹脂とは、１μｍ以上１００μｍ以下のフィルムであり、基板に形成する前からフィルム状となっている樹脂である。フィルム状樹脂は、シート状樹脂又はラミネート状樹脂ということもできる。フィルム状樹脂は、基板に形成する前からフィルム状の形態ととっているので、有底孔１０５上に形成しても樹脂が有底孔１０５内部にほとんど落ち込むことなく有底孔１０５の端部を覆って中空構造を形成する。   FIG. 21 is a cross-sectional view showing a process of forming a first film-like resin covering the bottomed hole on the first substrate and the first electrode in the method for manufacturing the through electrode substrate according to the embodiment of the present invention. . As shown in FIG. 21, a film-like first film-like resin 310 that covers the bottomed hole 105 is attached on the first substrate 100 and the first electrode 332. Here, the film-like resin is a film having a thickness of 1 μm or more and 100 μm or less, and is a resin that is in a film form before being formed on a substrate. The film-like resin can also be called a sheet-like resin or a laminate-like resin. Since the film-like resin is in the form of a film before it is formed on the substrate, even if it is formed on the bottomed hole 105, the resin hardly falls into the bottomed hole 105, and the end of the bottomed hole 105. To form a hollow structure.

図２２は、本発明の一実施形態に係る貫通電極基板の製造方法において、第１フィルム状樹脂に第１電極を露出する第１開口部を形成する工程を示す断面図である。図２２に示すように、第１フィルム状樹脂３１０に第１電極３３２を露出する第１開口部３１７を形成する。第１開口部３１７は、フォトリソグラフィ工程及びエッチング工程によって形成されてもよく、又はレーザ等のエネルギー線を用いて樹脂を昇華させることで形成されてもよい。   FIG. 22 is a cross-sectional view showing a step of forming a first opening that exposes the first electrode in the first film-like resin in the method for manufacturing the through electrode substrate according to the embodiment of the present invention. As shown in FIG. 22, a first opening 317 that exposes the first electrode 332 is formed in the first film-like resin 310. The first opening 317 may be formed by a photolithography process and an etching process, or may be formed by sublimating a resin using an energy beam such as a laser.

図２３は、本発明の一実施形態に係る貫通電極基板の製造方法において、第１開口部を介して第１電極に接続される第１配線層を形成する工程を示す断面図である。図２３に示すように、第１フィルム状樹脂３１０上及び第１開口部３１７の底部で露出された第１電極３３２上に、第１導電層１３２及び第２導電層１３４を含む第１配線層１３０を形成する。換言すると、第１配線層１３０は、第１開口部３１７を介して第１電極３３２に接続される。   FIG. 23 is a cross-sectional view showing a process of forming a first wiring layer connected to the first electrode through the first opening in the method for manufacturing the through electrode substrate according to the embodiment of the present invention. As shown in FIG. 23, the first wiring layer including the first conductive layer 132 and the second conductive layer 134 on the first film-like resin 310 and the first electrode 332 exposed at the bottom of the first opening 317. 130 is formed. In other words, the first wiring layer 130 is connected to the first electrode 332 through the first opening 317.

図２４は、本発明の一実施形態に係る貫通電極基板の製造方法において、第１配線層上に多層配線構造を形成する工程を示す断面図である。図２４に示すように、図２３に示した構造に対して、図５乃至図１０に示す工程を繰り返すことで第１配線層１３０上に絶縁層１３９を介して配線層１５０（第１導電層１５２及び第２導電層１５４の積層構造）を形成し、配線層１５０上に絶縁層１５９を介して第２配線層１６０（第１導電層１６２及び第２導電層１６４の積層構造）を形成する。また、第２配線層１６０上に、チップ２３０、２３２の外部端子に対応する位置に開口部１６７が設けられた絶縁層１６９を形成する。つまり、第１基板１００上に、第１電極３３２に接する第１配線層１３０と、複数の絶縁層及び複数の配線層を介して第１配線層１３０に電気的に接続する第２配線層１６０と、を有する多層配線構造体１９９を形成する。   FIG. 24 is a cross-sectional view showing a process of forming a multilayer wiring structure on the first wiring layer in the method for manufacturing the through electrode substrate according to the embodiment of the present invention. As shown in FIG. 24, the wiring layer 150 (first conductive layer) is formed on the first wiring layer 130 via the insulating layer 139 by repeating the steps shown in FIGS. 152 and a second conductive layer 154), and a second wiring layer 160 (a stacked structure of the first conductive layer 162 and the second conductive layer 164) is formed over the wiring layer 150 with an insulating layer 159 interposed therebetween. . Further, an insulating layer 169 having an opening 167 at a position corresponding to the external terminals of the chips 230 and 232 is formed on the second wiring layer 160. That is, on the first substrate 100, the first wiring layer 130 in contact with the first electrode 332, and the second wiring layer 160 electrically connected to the first wiring layer 130 through the plurality of insulating layers and the plurality of wiring layers. A multilayer wiring structure 199 is formed.

図２５は、本発明の一実施形態に係る貫通電極基板の製造方法において、チップの裏面側に第２基板を貼り付ける工程を示す断面図である。図２５に示すように、開口部１６７を介して第２配線層１６０に接し、ロジック回路、メモリ回路などの電子回路を有するチップ２３０、２３２の外部端子に対応する位置に設けられた第１バンプ２１０を形成し、第２配線層１６０に接する第１バンプ２１０を介してチップ２３０、２３２を多層配線構造体１９９に実装する。また、チップ２３０、２３２の第１バンプ２１０とは反対側に、接着層２４０を介して第２基板２００を貼り付ける。   FIG. 25 is a cross-sectional view showing a process of attaching a second substrate to the back side of a chip in the method for manufacturing a through electrode substrate according to an embodiment of the present invention. As shown in FIG. 25, the first bump provided in the position corresponding to the external terminal of the chips 230 and 232 having the electronic circuit such as the logic circuit and the memory circuit is in contact with the second wiring layer 160 through the opening 167. 210 is formed, and the chips 230 and 232 are mounted on the multilayer wiring structure 199 via the first bumps 210 in contact with the second wiring layer 160. Further, the second substrate 200 is attached to the opposite side of the chips 230 and 232 from the first bump 210 via the adhesive layer 240.

図２６は、本発明の一実施形態に係る貫通電極基板の製造方法において、第１基板を裏面側から薄板化する工程を示す断面図である。図２６に示すように、第１基板１００の多層配線構造体１９９とは反対の第２面１０２側から、第１基板１００を薄板化する。第１基板１００の薄板化の方法としては、ウェットエッチングやＣＭＰを使用することができる。第１基板１００の薄板化によって有底孔１０５の底部に形成された貫通電極３３０の一部を露出するまで第１基板１００を薄くする。   FIG. 26 is a cross-sectional view showing a process of thinning the first substrate from the back side in the method for manufacturing the through electrode substrate according to the embodiment of the present invention. As shown in FIG. 26, the first substrate 100 is thinned from the second surface 102 side opposite to the multilayer wiring structure 199 of the first substrate 100. As a method of thinning the first substrate 100, wet etching or CMP can be used. The first substrate 100 is thinned until a part of the through electrode 330 formed at the bottom of the bottomed hole 105 is exposed by thinning the first substrate 100.

上記のように、第１基板１００の薄板化によって有底孔１０５の底部に形成された貫通電極３３０の一部を露出する工程において、貫通電極３３０は薄板化の処理に対するストッパの機能を有していてもよい。例えば、ＨＦを使用して薄板化を行う場合、貫通電極３３０としてＨＦにエッチングされない又はＨＦに対するエッチングレートが第１基板１００よりも低い材料を使用することができ、Ｔｉ、ＴｉＮ、Ｍｏ、ＭｏＮなどを使用することができる。   As described above, in the step of exposing a part of the through electrode 330 formed at the bottom of the bottomed hole 105 by thinning the first substrate 100, the through electrode 330 has a function of a stopper for the thinning process. It may be. For example, when thinning is performed using HF, a material that is not etched by HF or has a lower etching rate than that of the first substrate 100 can be used as the through electrode 330, such as Ti, TiN, Mo, and MoN. Can be used.

図２７は、本発明の一実施形態に係る貫通電極基板の製造方法において、第１電極を除去して貫通孔を形成する工程を示す断面図である。図２７に示すように、図２６に示す貫通電極３３０のうち第１基板１００の第２面１０２よりも下方に突出した部分を除去する。貫通電極３３０の一部を除去する工程として、ドライエッチング、ウェットエッチング、又はＣＭＰを使用することができる。この工程によって、貫通電極３３０は、第１基板１００の第２面１０２と面位置になるようにエッチングされてもよく、又は第２面１０２に対して凹形状（上方に凹みを有する形状）となってもよく、又は第２面１０２に対して凸形状（下方に突出する形状）となってもよい。この工程によって、第１基板１００の第１面１０１と第２面１０２とを貫通して貫通電極３３０（又は第１電極）を露出する貫通孔が形成される。   FIG. 27 is a cross-sectional view illustrating a process of forming the through hole by removing the first electrode in the method for manufacturing the through electrode substrate according to the embodiment of the present invention. As shown in FIG. 27, the portion of the through electrode 330 shown in FIG. 26 that protrudes downward from the second surface 102 of the first substrate 100 is removed. As a step of removing a part of the through electrode 330, dry etching, wet etching, or CMP can be used. Through this step, the through electrode 330 may be etched so as to be in a surface position with the second surface 102 of the first substrate 100, or a concave shape (a shape having a dent above) with respect to the second surface 102. It may be a convex shape (a shape protruding downward) with respect to the second surface 102. Through this step, a through-hole that penetrates the first surface 101 and the second surface 102 of the first substrate 100 and exposes the through-electrode 330 (or the first electrode) is formed.

図２８は、本発明の一実施形態に係る貫通電極基板の製造方法において、第１電極に接続される導電層を形成する工程を示す断面図である。図２８に示すように、第１基板１００の第２面１０２側から貫通電極３３０（又は第１電極）に接続された導電層３３９を形成する。換言すると、第１基板１００の薄板化された側に貫通電極３３０（又は第１電極）に接続された導電層３３９を形成する。導電層３３９はＰＶＤ法、ＣＶＤ法、又はめっき法によって形成することができる。また、導電層３３９は、単層で形成してもよく、又は積層で形成してもよい。   FIG. 28 is a cross-sectional view showing a process of forming a conductive layer connected to the first electrode in the method for manufacturing the through electrode substrate according to one embodiment of the present invention. As shown in FIG. 28, a conductive layer 339 connected to the through electrode 330 (or the first electrode) from the second surface 102 side of the first substrate 100 is formed. In other words, the conductive layer 339 connected to the through electrode 330 (or the first electrode) is formed on the thinned side of the first substrate 100. The conductive layer 339 can be formed by a PVD method, a CVD method, or a plating method. The conductive layer 339 may be formed with a single layer or a stacked layer.

図２９は、本発明の一実施形態に係る貫通電極基板の製造方法において、第１電極に接続された第２電極を形成する工程を示す断面図である。図２９に示すように、図２９の導電層３３９をフォトリソグラフィ工程及びエッチング工程によって加工することで、第２電極３３４を形成する。換言すると、図２８及び図２９に示す工程によって、第１基板１００の薄板化された側に貫通電極３３０（又は第１電極）に接続された第２電極３３４を形成する。ここで第２電極３３４は、複数の貫通電極３３０の各々を電気的に分離するようなパターンに加工される。   FIG. 29 is a cross-sectional view showing a step of forming a second electrode connected to the first electrode in the method for manufacturing the through electrode substrate according to one embodiment of the present invention. As shown in FIG. 29, the second electrode 334 is formed by processing the conductive layer 339 in FIG. 29 through a photolithography process and an etching process. In other words, the second electrode 334 connected to the through electrode 330 (or the first electrode) is formed on the thinned side of the first substrate 100 by the steps shown in FIGS. Here, the second electrode 334 is processed into a pattern that electrically separates each of the plurality of through electrodes 330.

図３０は、本発明の一実施形態に係る貫通電極基板の製造方法において、第１基板上及び第２電極上に貫通孔を覆う第２フィルム状樹脂を形成する工程を示す断面図である。図３０に示すように、第２電極３３４が形成された第１基板１００の第２面１０２側、つまり第１基板１００の薄板化された側に第２電極３３４及び貫通孔１２０を覆うフィルム状の第２フィルム状樹脂３２０を貼り付ける。ここで、第２フィルム状樹脂３２０として、第１フィルム状樹脂３１０と同様のものを用いることができる。フィルム状樹脂は、基板に形成する前からフィルム状の形態ととっているので、貫通孔１２０上に形成しても樹脂が貫通孔１２０内部にほとんど落ち込むことなく貫通孔１２０の端部を覆って中空構造を形成する。   FIG. 30 is a cross-sectional view showing a process of forming a second film-like resin covering the through hole on the first substrate and the second electrode in the method for manufacturing the through electrode substrate according to the embodiment of the present invention. As shown in FIG. 30, a film shape that covers the second electrode 334 and the through hole 120 on the second surface 102 side of the first substrate 100 on which the second electrode 334 is formed, that is, on the thinned side of the first substrate 100. The second film-like resin 320 is pasted. Here, as the second film-like resin 320, the same one as the first film-like resin 310 can be used. Since the film-like resin is in the form of a film before it is formed on the substrate, even if it is formed on the through-hole 120, the resin hardly covers the inside of the through-hole 120 and covers the end of the through-hole 120. A hollow structure is formed.

図３１は、本発明の一実施形態に係る貫通電極基板の製造方法において、第２フィルム状樹脂に第２電極を露出する第２開口部を形成する工程を示す断面図である。図３１に示すように、第２フィルム状樹脂３２０に第２電極３３４を露出する第２開口部３２７を形成する。第２開口部３２７は、フォトリソグラフィ工程及びエッチング工程によって形成されてもよく、又はレーザ等のエネルギー線を用いて樹脂を昇華させることで形成されてもよい。   FIG. 31 is a cross-sectional view showing a process of forming a second opening that exposes the second electrode in the second film-like resin in the method for manufacturing the through electrode substrate according to the embodiment of the present invention. As shown in FIG. 31, a second opening 327 that exposes the second electrode 334 is formed in the second film-like resin 320. The second opening 327 may be formed by a photolithography process and an etching process, or may be formed by sublimating a resin using an energy beam such as a laser.

図３２は、本発明の一実施形態に係る貫通電極基板の製造方法において、第２開口部を介して第２電極に接続される配線層を形成する工程を示す断面図である。図３２に示すように、第２フィルム状樹脂３２０の下及び第２開口部３２７の底部で露出された第２電極３３４の下に、第１導電層３４２及び第２導電層３４４を含む配線層３４０を形成する。配線層３４０は、図１８に示すように、第１基板１００の第２面１０２側に形成される第２バンプ３５０に対応する位置に設けられる。配線層３４０のパターンは、第２バンプ３５０を形成する際のアライメント精度及び第２バンプ３５０の径に応じて決められる。   FIG. 32 is a cross-sectional view showing a step of forming a wiring layer connected to the second electrode through the second opening in the method for manufacturing the through electrode substrate according to the embodiment of the present invention. As shown in FIG. 32, a wiring layer including a first conductive layer 342 and a second conductive layer 344 under the second film-shaped resin 320 and under the second electrode 334 exposed at the bottom of the second opening 327. 340 is formed. As illustrated in FIG. 18, the wiring layer 340 is provided at a position corresponding to the second bump 350 formed on the second surface 102 side of the first substrate 100. The pattern of the wiring layer 340 is determined according to the alignment accuracy when forming the second bump 350 and the diameter of the second bump 350.

図３３は、本発明の一実施形態に係る貫通電極基板の製造方法において、第２フィルム状樹脂に貫通孔に達する開口部を形成する工程を示す断面図である。図３３に示すように、第２フィルム状樹脂３２０の貫通孔１２０に対応する位置に、貫通孔１２０に達する開口部３２４が設けられている。図３３では、開口部３２４の径は貫通孔１２０の径と略同一である構造を例示したが、この構造に限定されない。例えば、開口部３２４の径は貫通孔１２０の径よりの大きくてもよく、逆に小さくてもよい。開口部３２４は、フォトリソグラフィ工程及びエッチング工程によって形成されてもよく、又はレーザ等のエネルギー線を用いて樹脂を昇華させることで形成されてもよい。   FIG. 33 is a cross-sectional view showing a step of forming an opening reaching the through hole in the second film-shaped resin in the method for manufacturing the through electrode substrate according to the embodiment of the present invention. As shown in FIG. 33, an opening 324 reaching the through hole 120 is provided at a position corresponding to the through hole 120 of the second film-like resin 320. In FIG. 33, the structure in which the diameter of the opening 324 is substantially the same as the diameter of the through hole 120 is illustrated, but the structure is not limited to this structure. For example, the diameter of the opening 324 may be larger than the diameter of the through hole 120, or may be smaller. The opening 324 may be formed by a photolithography process and an etching process, or may be formed by sublimating a resin using an energy beam such as a laser.

開口部３２４を介して貫通孔１２０と外部とがつながっていることで、例えば、貫通電極基板を構成する各部材から脱離するガスなどが貫通孔１２０内部に到達するような場合であっても、ガスは開口部３２４を介して外部に放出される。したがって、貫通孔１２０が他の部材で密閉されている場合に起きる、ガスが充満して貫通孔１２０内部の内圧が上昇し、破裂するような問題を回避することができる。   Even though the through-hole 120 is connected to the outside via the opening 324, for example, a gas desorbed from each member constituting the through-electrode substrate reaches the inside of the through-hole 120. The gas is discharged to the outside through the opening 324. Therefore, it is possible to avoid a problem that occurs when the through-hole 120 is sealed with another member and the gas is filled and the internal pressure inside the through-hole 120 increases and bursts.

そして、図３３に示す配線層３４０（第２導電層３４４）に、第２バンプ３５０を形成することで図１８に示す貫通電極基板２０を形成することができる。ここで、第２バンプ３５０は、第２フィルム状樹脂３２０に設けられた第２開口部３２７において、配線層３４０を介して第２電極３３４に接続され、さらに貫通電極３３０を介して第１電極３３２に接続されている。換言すると、第２バンプ３５０は、第２開口部３２７を介して第１電極３３２に電気的に接続されている。ここで、第２バンプ３５０は、配線層３４０をシード層とするめっき法によって形成してもよく、はんだめっき法などの方法で第１基板１００の第２面１０２側から形成してもよい。   Then, by forming the second bump 350 on the wiring layer 340 (second conductive layer 344) shown in FIG. 33, the through electrode substrate 20 shown in FIG. 18 can be formed. Here, the second bump 350 is connected to the second electrode 334 through the wiring layer 340 in the second opening 327 provided in the second film-like resin 320, and is further connected to the first electrode through the through electrode 330. 332 is connected. In other words, the second bump 350 is electrically connected to the first electrode 332 through the second opening 327. Here, the second bump 350 may be formed by a plating method using the wiring layer 340 as a seed layer, or may be formed from the second surface 102 side of the first substrate 100 by a method such as a solder plating method.

以上のように、実施形態２に係る貫通電極基板の製造方法によると、チップ２３０、２３２などの外部装置の支持基板である第２基板２００を利用して多層配線構造体１９９が形成された第１基板１００を薄板化することができるため、薄板化のための支持基板の貼り付け・剥離工程を省略することができる。   As described above, according to the through electrode substrate manufacturing method according to the second embodiment, the multilayer wiring structure 199 is formed using the second substrate 200 that is a support substrate of an external device such as the chips 230 and 232. Since one substrate 100 can be thinned, the attaching / peeling process of the supporting substrate for thinning can be omitted.

また、上記の第２基板２００として放熱板などのように熱伝導率が高い材質の基板を用いることで、チップ２３０、２３２の回路駆動によって発生する熱を効率よく外部に放出することができる。また、第１基板１００に形成された有底孔１０５を覆うように第１フィルム状樹脂３１０を貼り付けることで、有底孔１０５によって形成された段差を緩和することができる。また、同様に、第１基板１００に形成された貫通孔１２０を覆うように第２フィルム状樹脂３２０を貼り付けることで、貫通孔１２０によって形成された段差を緩和することができる。   Further, by using a substrate having a high thermal conductivity such as a heat radiating plate as the second substrate 200, heat generated by driving the circuits of the chips 230 and 232 can be efficiently released to the outside. Further, the step formed by the bottomed hole 105 can be relaxed by attaching the first film-like resin 310 so as to cover the bottomed hole 105 formed in the first substrate 100. Similarly, by sticking the second film-like resin 320 so as to cover the through hole 120 formed in the first substrate 100, the step formed by the through hole 120 can be reduced.

また、第２領域２０２にスペーサ２２０を形成することで、多層配線構造体が形成された第１基板と第２基板とをスペーサがない構造に比べて強固に固定することができる。したがって、第１基板の薄板化の工程において、薄板化の面内均一性を向上させることができる。また、第１基板１００、第２基板２００、及びスペーサ２２０によって密閉された空間に不活性ガスを充填する又は当該空間を真空状態若しくは減圧状態にすることで、第１バンプ２１０及びチップ２３０、２３２が酸素や水分と接触しにくくなるため、導電材料の酸化による高抵抗化の問題を抑制することができる。また、貫通電極３３０に接続された第２電極３３４を配置することで、第２フィルム状樹脂３２０の第２開口部３２７は第２電極３３４を露出するように設けられればよいため、第２電極３３４のパターンを調整することで第２開口部３２７のアライメント精度を緩くすることができる。   Further, by forming the spacer 220 in the second region 202, the first substrate and the second substrate on which the multilayer wiring structure is formed can be firmly fixed as compared with the structure without the spacer. Therefore, in-plane uniformity of thinning can be improved in the step of thinning the first substrate. In addition, by filling the space sealed by the first substrate 100, the second substrate 200, and the spacer 220 with an inert gas, or bringing the space into a vacuum state or a reduced pressure state, the first bump 210 and the chips 230, 232 are formed. Since it becomes difficult to come into contact with oxygen or moisture, the problem of high resistance due to oxidation of the conductive material can be suppressed. In addition, since the second opening 327 of the second film-shaped resin 320 may be provided so as to expose the second electrode 334 by arranging the second electrode 334 connected to the through electrode 330, the second electrode By adjusting the pattern 334, the alignment accuracy of the second opening 327 can be relaxed.

〈実施形態３〉
本発明の実施形態３に係る貫通電極基板の構造及びその製造方法について、図３４乃至図４０を参照しながら詳細に説明する。なお、実施形態３に係る貫通電極基板３０において、図１に示した貫通電極基板１０と同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。 <Embodiment 3>
The structure of the through electrode substrate and the manufacturing method thereof according to Embodiment 3 of the present invention will be described in detail with reference to FIGS. In the through electrode substrate 30 according to the third embodiment, the same reference numerals are given to the same portions or portions having the same functions as those of the through electrode substrate 10 shown in FIG. 1, and the repeated description thereof is omitted.

［貫通電極基板の構成］
図３４に示す貫通電極基板３０は、図１に示す貫通電極基板１０に類似しているが、貫通電極基板３０は、第１基板１００が除去されている点において、貫通電極基板１０と相違する。 [Configuration of through electrode substrate]
The through electrode substrate 30 shown in FIG. 34 is similar to the through electrode substrate 10 shown in FIG. 1, but the through electrode substrate 30 is different from the through electrode substrate 10 in that the first substrate 100 is removed. .

ここで、図３４では、第１配線層１３０及び絶縁層１３９の下に、第１配線層１３０を露出する開口部４１７が設けられた絶縁層４１０が配置されており、第２バンプ１１５は開口部４１７を介して第１配線層１３０に接続されている。図３４では、第１配線層１３０及び絶縁層１３９と第２バンプ１１５との間に絶縁層４１０が配置された構造を例示したが、この構造に限定されない。例えば、絶縁層４１０が配置されていなくてもよい。   Here, in FIG. 34, an insulating layer 410 provided with an opening 417 exposing the first wiring layer 130 is disposed under the first wiring layer 130 and the insulating layer 139, and the second bump 115 has an opening. It is connected to the first wiring layer 130 via the part 417. Although FIG. 34 illustrates the structure in which the insulating layer 410 is disposed between the first wiring layer 130 and the insulating layer 139 and the second bump 115, the present invention is not limited to this structure. For example, the insulating layer 410 may not be disposed.

［貫通電極基板の製造方法］
図３５乃至図４１を用いて、本発明の実施形態３に係る貫通電極基板３０の製造方法を説明する。図３５乃至図４１において、図１に示す要素と同じ要素には同一の符号を付した。なお、貫通電極基板３０の製造方法は図１に示す貫通電極基板１０の製造方法と類似しているため、詳細な説明を省略し、貫通電極基板１０の製造方法とは異なる点について詳細に説明する。ここで、貫通電極基板としてガラス基板を使用した場合の製造方法について説明する。 [Method of manufacturing through electrode substrate]
A method for manufacturing the through electrode substrate 30 according to the third embodiment of the present invention will be described with reference to FIGS. 35 to 41, the same elements as those shown in FIG. The method for manufacturing the through electrode substrate 30 is similar to the method for manufacturing the through electrode substrate 10 illustrated in FIG. 1, and thus detailed description thereof will be omitted, and different points from the method for manufacturing the through electrode substrate 10 will be described in detail. To do. Here, a manufacturing method when a glass substrate is used as the through electrode substrate will be described.

図３５は、本発明の一実施形態に係る貫通電極基板の製造方法において、第１基板上に第１配線層を形成する工程を示す断面図である。図３５に示すように、第１基板１００を準備し、第１基板１００の第１面１０１側に、第１配線層１３０を形成する。   FIG. 35 is a cross-sectional view showing a step of forming the first wiring layer on the first substrate in the method for manufacturing the through electrode substrate according to the embodiment of the present invention. As shown in FIG. 35, the first substrate 100 is prepared, and the first wiring layer 130 is formed on the first surface 101 side of the first substrate 100.

図３６は、本発明の一実施形態に係る貫通電極基板の製造方法において、第１配線層上に絶縁層を形成する工程を示す断面図である。図３６に示すように、第１基板１００の第１面１０１上及び第１配線層１３０上に絶縁層１３９を形成する。ここで、絶縁層１３９は第１配線層１３０のパターン端部を覆うように基板の全面に形成される。また、絶縁層１３９には第１配線層１３０の一部を露出する開口部１３７が設けられる。絶縁層１３９は、ＣＶＤ法を用いた無機絶縁層又は塗布法を用いた有機絶縁層によって形成することができる。また、絶縁層１３９は、単層で形成してもよく、又は積層で形成してもよい。   FIG. 36 is a cross-sectional view showing a step of forming an insulating layer on the first wiring layer in the method for manufacturing the through electrode substrate according to one embodiment of the present invention. As shown in FIG. 36, an insulating layer 139 is formed on the first surface 101 and the first wiring layer 130 of the first substrate 100. Here, the insulating layer 139 is formed on the entire surface of the substrate so as to cover the pattern end of the first wiring layer 130. The insulating layer 139 is provided with an opening 137 that exposes a part of the first wiring layer 130. The insulating layer 139 can be formed of an inorganic insulating layer using a CVD method or an organic insulating layer using a coating method. The insulating layer 139 may be formed as a single layer or a stacked layer.

図３７は、本発明の一実施形態に係る貫通電極基板の製造方法において、第１配線層上に多層配線構造を形成する工程を示す断面図である。図３７に示すように図３６に示した構造に対して、図５乃至図１０に示す工程を繰り返すことで、第１配線層１３０上に絶縁層１３９を介して配線層１４０（第１導電層１４２及び第２導電層１４４の積層構造）を形成し、配線層１４０上に絶縁層１４９を介して配線層１５０（第１導電層１５２及び第２導電層１５４の積層構造）を形成し、配線層１５０上に絶縁層１５９を介して第２配線層１６０（第１導電層１６２及び第２導電層１６４の積層構造）を形成する。また、第２配線層１６０上に、チップ２３０、２３２の外部端子に対応する位置に開口部１６７が設けられた絶縁層１６９を形成する。つまり、上記の工程によって、第１基板１００上に、第１配線層１３０と、複数の絶縁層及び複数の配線層を介して第１配線層１３０に電気的に接続する第２配線層１６０と、を有する多層配線構造体１９９を形成する。   FIG. 37 is a cross-sectional view showing a step of forming a multilayer wiring structure on the first wiring layer in the method for manufacturing the through electrode substrate according to one embodiment of the present invention. As shown in FIG. 37, by repeating the steps shown in FIGS. 5 to 10 for the structure shown in FIG. 36, the wiring layer 140 (first conductive layer) is formed on the first wiring layer 130 via the insulating layer 139. 142 and a second conductive layer 144), and a wiring layer 150 (a stacked structure of the first conductive layer 152 and the second conductive layer 154) is formed over the wiring layer 140 with an insulating layer 149 interposed therebetween. A second wiring layer 160 (a stacked structure of the first conductive layer 162 and the second conductive layer 164) is formed over the layer 150 with an insulating layer 159 interposed therebetween. Further, an insulating layer 169 having an opening 167 at a position corresponding to the external terminals of the chips 230 and 232 is formed on the second wiring layer 160. That is, the first wiring layer 130 and the second wiring layer 160 electrically connected to the first wiring layer 130 through the plurality of insulating layers and the plurality of wiring layers are formed on the first substrate 100 by the above process. , A multilayer wiring structure 199 is formed.

図３８は、本発明の一実施形態に係る貫通電極基板の製造方法において、チップの裏面側に第２基板を貼り付ける工程を示す断面図である。図３８に示すように、開口部１６７を介して第２配線層１６０に接し、ロジック回路、メモリ回路などの電子回路を有するチップ２３０、２３２の外部端子に対応する位置に設けられた第１バンプ２１０を形成し、第２配線層１６０に接する第１バンプ２１０を介してチップ２３０、２３２を多層配線構造体１９９に実装する。また、チップ２３０、２３２の第１バンプ２１０とは反対側に、接着層２４０を介して第２基板２００を貼り付ける。   FIG. 38 is a cross-sectional view showing a process of attaching a second substrate to the back side of a chip in the method for manufacturing a through electrode substrate according to one embodiment of the present invention. As shown in FIG. 38, the first bump provided in the position corresponding to the external terminal of the chips 230 and 232 having the electronic circuit such as the logic circuit and the memory circuit is in contact with the second wiring layer 160 through the opening 167. 210 is formed, and the chips 230 and 232 are mounted on the multilayer wiring structure 199 via the first bumps 210 in contact with the second wiring layer 160. Further, the second substrate 200 is attached to the opposite side of the chips 230 and 232 from the first bump 210 via the adhesive layer 240.

図３９は、本発明の一実施形態に係る貫通電極基板の製造方法において、第１基板を裏面側から薄板化する工程を示す断面図である。図３９に示すように、第１基板１００の多層配線構造体１９９とは反対の第２面１０２側から、第１基板１００を薄板化し、第１配線層１３０及び絶縁層１３９を露出させる。ここで、図３９では第１基板１００を薄板化し、第１基板１００が全て除去される製造方法を例示したが、この製造方法に限定されない。ここで、第１基板１００の薄板化は、少なくとも第１配線層１３０を露出すればよく、第１基板１００を全て除去する必要はない。   FIG. 39 is a cross-sectional view showing a process of thinning the first substrate from the back side in the method for manufacturing the through electrode substrate according to one embodiment of the present invention. As shown in FIG. 39, the first substrate 100 is thinned from the second surface 102 side opposite to the multilayer wiring structure 199 of the first substrate 100, and the first wiring layer 130 and the insulating layer 139 are exposed. Here, FIG. 39 illustrates a manufacturing method in which the first substrate 100 is thinned and the first substrate 100 is entirely removed, but the present invention is not limited to this manufacturing method. Here, the thinning of the first substrate 100 is sufficient if at least the first wiring layer 130 is exposed, and it is not necessary to completely remove the first substrate 100.

図４０は、本発明の一実施形態に係る貫通電極基板の製造方法において、第１配線層を露出する開口部を有する絶縁層を形成する工程を示す断面図である。図４０に示すように、露出された第１配線層１３０及び絶縁層１３９の下に絶縁層４１０を形成する。絶縁層４１０には図３４に示すように、第１配線層１３０及び第２バンプ１１５に対応する位置に開口部４１７が形成される。   FIG. 40 is a cross-sectional view showing a process of forming an insulating layer having an opening exposing the first wiring layer in the method for manufacturing the through electrode substrate according to the embodiment of the present invention. As shown in FIG. 40, an insulating layer 410 is formed under the exposed first wiring layer 130 and insulating layer 139. As shown in FIG. 34, an opening 417 is formed in the insulating layer 410 at a position corresponding to the first wiring layer 130 and the second bump 115.

そして、図４０に示す開口部４１７に、第２バンプ１１５を形成することで図３４に示す貫通電極基板３０を形成することができる。ここで、第２バンプ１１５は、開口部４１７を介して第１配線層１３０に接続されている。ここで、第２バンプ１１５は、第１配線層１３０をシード層とするめっき法によって形成してもよく、はんだめっき法などの方法で絶縁層４１０の開口部４１７に形成してもよい。   Then, the through-electrode substrate 30 shown in FIG. 34 can be formed by forming the second bump 115 in the opening 417 shown in FIG. Here, the second bump 115 is connected to the first wiring layer 130 through the opening 417. Here, the second bump 115 may be formed by a plating method using the first wiring layer 130 as a seed layer, or may be formed in the opening 417 of the insulating layer 410 by a method such as a solder plating method.

以上のように、実施形態３に係る貫通電極基板３０の製造方法によると、チップ２３０、２３２などの外部装置の支持基板である第２基板２００を利用して多層配線構造体１９９が形成された第１基板１００を薄板化することができるため、薄板化のための支持基板の貼り付け・剥離工程を省略することができる。また、多層配線構造体１９９を形成した後に第１配線層１３０及び絶縁層１３９を露出させるため、加工されていない平坦な第１基板１００上に多層配線構造体１９９を形成することができる。したがって、段差を平坦化するなどの余計な工程を追加する必要がなく、貫通電極基板を形成することができる。   As described above, according to the method for manufacturing the through electrode substrate 30 according to the third embodiment, the multilayer wiring structure 199 is formed using the second substrate 200 that is a support substrate of an external device such as the chips 230 and 232. Since the first substrate 100 can be thinned, the attaching / peeling process of the supporting substrate for thinning can be omitted. Further, since the first wiring layer 130 and the insulating layer 139 are exposed after the multilayer wiring structure 199 is formed, the multilayer wiring structure 199 can be formed on the unprocessed flat first substrate 100. Therefore, it is not necessary to add an extra step such as flattening the step, and the through electrode substrate can be formed.

また、上記の第２基板２００として放熱板などのように熱伝導率が高い材質の基板を用いることで、チップ２３０、２３２の回路駆動によって発生する熱を効率よく外部に放出することができる。また、第２領域２０２にスペーサ２２０を形成することで、多層配線構造体が形成された第１基板と第２基板とをスペーサがない構造に比べて強固に固定することができる。したがって、第１基板の薄板化の工程において、薄板化の面内均一性を向上させることができる。また、第１基板１００、第２基板２００、及びスペーサ２２０によって密閉された空間に不活性ガスを充填する又は当該空間を真空状態若しくは減圧状態にすることで、第１バンプ２１０及びチップ２３０、２３２が酸素や水分と接触しにくくなるため、導電材料の酸化による高抵抗化の問題を抑制することができる。   Further, by using a substrate having a high thermal conductivity such as a heat radiating plate as the second substrate 200, heat generated by driving the circuits of the chips 230 and 232 can be efficiently released to the outside. Further, by forming the spacer 220 in the second region 202, the first substrate and the second substrate on which the multilayer wiring structure is formed can be firmly fixed as compared with the structure without the spacer. Therefore, in-plane uniformity of thinning can be improved in the step of thinning the first substrate. In addition, by filling the space sealed by the first substrate 100, the second substrate 200, and the spacer 220 with an inert gas, or bringing the space into a vacuum state or a reduced pressure state, the first bump 210 and the chips 230, 232 are formed. Since it becomes difficult to come into contact with oxygen or moisture, the problem of high resistance due to oxidation of the conductive material can be suppressed.

〈実施形態４〉
実施形態４においては、実施形態１乃至実施形態３における貫通電極基板を用いて製造される半導体装置について説明する。 <Embodiment 4>
In the fourth embodiment, a semiconductor device manufactured using the through electrode substrate in the first to third embodiments will be described.

図４１は、本発明の実施形態４に係る半導体装置を示す図である。半導体装置１０００は、３つの貫通電極基板１３１０、１３２０、１３３０が積層され、例えば、ＤＲＡＭ等の半導体素子が形成されたＬＳＩ基板１４００に接続されている。貫通電極基板１３１０は、接続端子１５１１、１５１２を有している。これらの貫通電極基板１３１０、１３２０、１３３０はそれぞれが異なる材質の基板から形成された貫通電極基板であってもよい。接続端子１５１２は、ＬＳＩ基板１４００の接続端子１５００とバンプ１６１０により接続されている。接続端子１５１１は、貫通電極基板１３２０の接続端子１５２２とバンプ１６２０により接続されている。貫通電極基板１３２０の接続端子１５２１と、貫通電極基板１３３０の接続端子１５３２と、についても、接続端子がバンプ１６３０により接続する。バンプ１６１０、１６２０、１６３０は、例えば、インジウム、銅、金等の金属を用いる。   FIG. 41 is a diagram showing a semiconductor device according to Embodiment 4 of the present invention. In the semiconductor device 1000, three through electrode substrates 1310, 1320, and 1330 are stacked and connected to an LSI substrate 1400 on which a semiconductor element such as a DRAM is formed, for example. The through electrode substrate 1310 has connection terminals 1511 and 1512. These through electrode substrates 1310, 1320, and 1330 may be through electrode substrates formed from substrates of different materials. The connection terminal 1512 is connected to the connection terminal 1500 of the LSI substrate 1400 by the bump 1610. The connection terminal 1511 is connected to the connection terminal 1522 of the through electrode substrate 1320 by the bump 1620. The connection terminals 1521 of the through electrode substrate 1320 and the connection terminals 1532 of the through electrode substrate 1330 are also connected by the bumps 1630. For the bumps 1610, 1620, and 1630, for example, a metal such as indium, copper, or gold is used.

なお、貫通電極基板を積層する場合には、３層に限らず、２層であってもよいし、さらに４層以上であってもよい。また、貫通電極基板と他の基板との接続においては、バンプによるものに限らず、共晶接合など、他の接合技術を用いてもよい。また、ポリイミド、エポキシ樹脂等を塗布、焼成して、貫通電極基板と他の基板とを接着してもよい。   In addition, when laminating | stacking a through-electrode board | substrate, not only three layers but two layers may be sufficient, and also four or more layers may be sufficient. Further, the connection between the through-electrode substrate and another substrate is not limited to using bumps, and other bonding techniques such as eutectic bonding may be used. Alternatively, polyimide, epoxy resin, or the like may be applied and baked to bond the through electrode substrate and another substrate.

図４２は、本発明の実施形態４に係る半導体装置の別の例を示す図である。図４２に示す半導体装置１０００は、ＭＥＭＳデバイス、ＣＰＵ、メモリ等の半導体チップ（ＬＳＩチップ）１４１０、１４２０、および貫通電極基板１３００が積層され、ＬＳＩ基板１４００に接続されている。   FIG. 42 is a diagram showing another example of the semiconductor device according to Embodiment 4 of the present invention. A semiconductor device 1000 illustrated in FIG. 42 includes semiconductor chips (LSI chips) 1410 and 1420 such as a MEMS device, a CPU, and a memory, and a through electrode substrate 1300 that are stacked and connected to the LSI substrate 1400.

半導体チップ１４１０と半導体チップ１４２０との間に貫通電極基板１３００が配置され、バンプ１６４０、１６５０により接続されている。ＬＳＩ基板１４００上に半導体チップ１４１０が載置され、ＬＳＩ基板１４００と半導体チップ１４２０とはワイヤ１７００により接続されている。この例では、貫通電極基板１３００は、複数の半導体チップを積層して３次元実装するためのインターポーザとして用いられ、それぞれ機能の異なる複数の半導体チップを積層することで、多機能の半導体装置を製造することができる。例えば、半導体チップ１４１０を３軸加速度センサとし、半導体チップ１４２０を２軸磁気センサとすることによって、５軸モーションセンサを１つのモジュールで実現した半導体装置を製造することができる。   A through electrode substrate 1300 is disposed between the semiconductor chip 1410 and the semiconductor chip 1420 and connected by bumps 1640 and 1650. A semiconductor chip 1410 is placed on the LSI substrate 1400, and the LSI substrate 1400 and the semiconductor chip 1420 are connected by a wire 1700. In this example, the through electrode substrate 1300 is used as an interposer for stacking a plurality of semiconductor chips and three-dimensionally mounting them, and manufacturing a multifunctional semiconductor device by stacking a plurality of semiconductor chips having different functions. can do. For example, by using the semiconductor chip 1410 as a three-axis acceleration sensor and the semiconductor chip 1420 as a two-axis magnetic sensor, a semiconductor device in which a five-axis motion sensor is realized by one module can be manufactured.

半導体チップがＭＥＭＳデバイスにより形成されたセンサなどである場合には、センシング結果がアナログ信号により出力されるようなときがある。この場合には、ローパスフィルタ、アンプ等についても半導体チップまたは貫通電極基板１３００に形成してもよい。   When the semiconductor chip is a sensor formed by a MEMS device, the sensing result may be output as an analog signal. In this case, a low-pass filter, an amplifier, and the like may also be formed on the semiconductor chip or the through electrode substrate 1300.

図４３は、本発明の実施形態４に係る半導体装置の別の例を示す図である。上記２つの例（図４１、図４２）は、３次元実装であったが、この例では、２次元と３次元との併用実装に適用した例である（２．５次元という場合もある）。図４３に示す例では、ＬＳＩ基板１４００には、６つの貫通電極基板１３１０、１３２０、１３３０、１３４０、１３５０、１３６０が積層されて接続されている。ただし、全ての貫通電極基板が積層して配置されているだけでなく、基板面内方向にも並んで配置されている。これらの貫通電極基板はそれぞれが異なる材質の基板から形成された貫通電極基板であってもよい。   FIG. 43 is a diagram showing another example of the semiconductor device according to Embodiment 4 of the present invention. The above two examples (FIGS. 41 and 42) are three-dimensional implementations, but in this example, they are examples applied to the combined implementation of two dimensions and three dimensions (sometimes referred to as 2.5 dimensions). . In the example shown in FIG. 43, six penetration electrode substrates 1310, 1320, 1330, 1340, 1350, and 1360 are stacked and connected to the LSI substrate 1400. However, all the through electrode substrates are not only laminated and arranged, but are also arranged side by side in the in-plane direction of the substrate. These through electrode substrates may be through electrode substrates formed from substrates of different materials.

図４３の例では、ＬＳＩ基板１４００上に貫通電極基板１３１０、１３５０が接続され、貫通電極基板１３１０上に貫通電極基板１３２０、１３４０が接続され、貫通電極基板１３２０上に貫通電極基板１３３０が接続され、貫通電極基板１３５０上に貫通電極基板１３６０が接続されている。なお、図４２に示す例のように、貫通電極基板１３００を複数の半導体チップを接続するためのインターポーザとして用いても、このよう２次元と３次元との併用実装が可能である。例えば、貫通電極基板１３３０、１３４０、１３６０などが半導体チップに置き換えられてもよい。   In the example of FIG. 43, the through electrode substrates 1310 and 1350 are connected to the LSI substrate 1400, the through electrode substrates 1320 and 1340 are connected to the through electrode substrate 1310, and the through electrode substrate 1330 is connected to the through electrode substrate 1320. The through electrode substrate 1360 is connected to the through electrode substrate 1350. Note that, as in the example shown in FIG. 42, even when the through electrode substrate 1300 is used as an interposer for connecting a plurality of semiconductor chips, such two-dimensional and three-dimensional combined mounting is possible. For example, the through electrode substrates 1330, 1340, 1360 and the like may be replaced with semiconductor chips.

上記のように製造された半導体装置１０００は、例えば、携帯端末（携帯電話、スマートフォンおよびノート型パーソナルコンピュータ等）、情報処理装置（デスクトップ型パーソナルコンピュータ、サーバ、カーナビゲーション等）、家電等、様々な電気機器に搭載される。   The semiconductor device 1000 manufactured as described above includes various devices such as portable terminals (mobile phones, smartphones, notebook personal computers, etc.), information processing devices (desktop personal computers, servers, car navigations, etc.), home appliances, and the like. Installed in electrical equipment.

なお、本発明は上記の実施形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。   Note that the present invention is not limited to the above-described embodiment, and can be modified as appropriate without departing from the spirit of the present invention.

１０、１１、２０、３０：貫通電極基板
１００：第１基板
１０１：第１面
１０２：第２面
１０３：変質層
１０５：有底孔
１１０：貫通電極
１１５、３５０：第２バンプ
１２０：貫通孔
１３０：第１配線層
１３２、１４２、１５２、１６２、２２４、３４２：第１導電層
１３４、１４４、１５４、１６４、２２６、３４４：第２導電層
１３７、１４７、１５７、１６７、２２７、３２４、４１７：開口部
１３９、１４９、１５９、１６９、４１０：絶縁層
１４０、１５０、３４０：配線層
１６０：第２配線層
１９９：多層配線構造体
２００：第２基板
２０１：第１領域
２０２：第２領域
２１０：第１バンプ
２２０：スペーサ
２２２：第３バンプ
３３９：導電層
２３０、２３２：チップ
２４０：接着層
３００：光源
３０１：レーザ光
３１０：第１フィルム状樹脂
３１７：第１開口部
３２０：第２フィルム状樹脂
３２５：シード層
３２６：めっき層
３２７：第２開口部
３２９：レジストパターン
３３０：貫通電極
３３２：第１電極
３３４：第２電極
１０００：半導体装置
１３００、１３１０、１３２０、１３３０、１３４０、１３５０、１３６０：貫通電極基板
１４００：ＬＳＩ基板
１４１０、１４２０：半導体チップ
１５００、１５１１、１５１２、１５２１、１５２２、１５３２：接続端子
１６１０、１６２０、１６３０、１６４０、１６５０：バンプ
１７００：ワイヤ 10, 11, 20, 30: Through electrode substrate 100: First substrate 101: First surface 102: Second surface 103: Altered layer 105: Bottomed hole 110: Through electrode 115, 350: Second bump 120: Through hole 130: first wiring layers 132, 142, 152, 162, 224, 342: first conductive layers 134, 144, 154, 164, 226, 344: second conductive layers 137, 147, 157, 167, 227, 324, 417: openings 139, 149, 159, 169, 410: insulating layers 140, 150, 340: wiring layer 160: second wiring layer 199: multilayer wiring structure 200: second substrate 201: first region 202: second Area 210: first bump 220: spacer 222: third bump 339: conductive layer 230, 232: chip 240: adhesive layer 300: light source 301: laser beam 310: first Film-like resin 317: first opening 320: second film-like resin 325: seed layer 326: plating layer 327: second opening 329: resist pattern 330: penetrating electrode 332: first electrode 334: second electrode 1000: Semiconductor devices 1300, 1310, 1320, 1330, 1340, 1350, 1360: Through electrode substrate 1400: LSI substrate 1410, 1420: Semiconductor chips 1500, 1511, 1512, 1521, 1522, 1532: Connection terminals 1610, 1620, 1630, 1640 1650: Bump 1700: Wire

Claims (14)

第１基板に変質層を形成し、
前記第１基板上に、前記変質層に接する第１配線層と絶縁層を介して前記第１配線層に接続する第２配線層とを有する多層配線構造体を形成し、
前記第２配線層に接する第１バンプを介して、電子回路を有するチップを前記多層配線構造体に実装し、
前記チップの前記第１バンプとは反対側に接着層を介して第２基板を貼り付け、
前記第１基板の前記多層配線構造体とは反対側から第１エッチングで前記第１基板を薄板化し、
前記第１基板の前記多層配線構造体とは反対側から第２エッチングで前記変質層を選択的に除去し、前記第１基板を貫通して前記第１配線層を露出する貫通孔を形成し、
前記第１配線層に接続する第２バンプを形成することを特徴とする貫通電極基板の製造方法。 Forming an altered layer on the first substrate;
Forming a multilayer wiring structure having a first wiring layer in contact with the altered layer and a second wiring layer connected to the first wiring layer via an insulating layer on the first substrate;
A chip having an electronic circuit is mounted on the multilayer wiring structure through a first bump in contact with the second wiring layer,
A second substrate is attached to the side of the chip opposite to the first bump via an adhesive layer,
Thinning the first substrate by first etching from the opposite side of the first substrate to the multilayer wiring structure;
The altered layer is selectively removed by second etching from the opposite side of the first substrate to the multilayer wiring structure, and a through hole is formed through the first substrate to expose the first wiring layer. ,
A method of manufacturing a through electrode substrate, comprising forming a second bump connected to the first wiring layer. 前記第２基板は、前記チップが形成された第３基板よりも熱伝導率が高いことを特徴とする請求項１に記載の貫通電極基板の製造方法。   The method for manufacturing a through electrode substrate according to claim 1, wherein the second substrate has higher thermal conductivity than the third substrate on which the chip is formed. 前記第１エッチングのエッチング条件と前記第２エッチングのエッチング条件とは同一のエッチング条件であることを特徴とする請求項１又は２に記載の貫通電極基板の製造方法。 Method for producing a through electrode substrate according to claim 1 or 2, characterized in that said first etching conditions and etching conditions of the second etching of the same etching conditions. 前記チップが実装された前記多層配線構造体の第１領域よりも外周側に位置する第２領域において、前記多層配線構造体と前記第２基板との間隔を保持するスペーサをさらに形成することを特徴とする請求項１乃至３のいずれか一に記載の貫通電極基板の製造方法。 In the second region located on the outer peripheral side of the first region of the multilayer wiring structure on which the chip is mounted, a spacer is further formed to maintain a distance between the multilayer wiring structure and the second substrate. The manufacturing method of the penetration electrode substrate as described in any one of Claims 1 thru | or 3 characterized by the above-mentioned. 前記多層配線構造体と前記スペーサとの間に、前記第１バンプと同じ工程で第３バンプをさらに形成することを特徴とする請求項４に記載の貫通電極基板の製造方法。   5. The method of manufacturing a through electrode substrate according to claim 4, wherein a third bump is further formed between the multilayer wiring structure and the spacer in the same step as the first bump. 第１基板に有底孔を形成し、
前記第１基板の表面の一部及び前記有底孔の内部に第１電極を形成し、
前記第１基板上に、前記第１電極に接する第１配線層と絶縁層を介して前記第１配線層に接続する第２配線層とを有する多層配線構造体を形成し、
前記第２配線層に接する第１バンプを介して、電子回路を有するチップを前記多層配線構造体に実装し、
前記チップが実装された前記多層配線構造体の第１領域よりも外周側に位置する第２領域にスペーサを形成し、
前記チップの前記第１バンプとは反対側に接着層を介して、前記スペーサによって前記多層配線構造体との間隔が保持されるように第２基板を貼り付け、
前記第１基板の前記多層配線構造体とは反対側から前記第１基板を薄板化し、前記第１基板を貫通して前記第１電極を露出する貫通孔を形成し、
前記第１電極に接続する第２バンプを形成することを特徴とする貫通電極基板の製造方法。 Forming a bottomed hole in the first substrate;
Forming a first electrode on a part of the surface of the first substrate and inside the bottomed hole;
Forming a multilayer wiring structure having a first wiring layer in contact with the first electrode and a second wiring layer connected to the first wiring layer via an insulating layer on the first substrate;
A chip having an electronic circuit is mounted on the multilayer wiring structure through a first bump in contact with the second wiring layer,
Forming a spacer in a second region located on the outer peripheral side of the first region of the multilayer wiring structure on which the chip is mounted;
A second substrate is pasted on the opposite side of the chip from the first bump via an adhesive layer so that the space between the multilayer wiring structure is maintained by the spacer ,
Thinning the first substrate from the opposite side of the first substrate to the multilayer wiring structure, and forming a through hole that exposes the first electrode through the first substrate;
A method of manufacturing a through electrode substrate, comprising forming a second bump connected to the first electrode. 前記第２基板は、前記チップが形成された第３基板よりも熱伝導率が高いことを特徴とする請求項６に記載の貫通電極基板の製造方法。   The method of manufacturing a through electrode substrate according to claim 6, wherein the second substrate has higher thermal conductivity than the third substrate on which the chip is formed. 前記第１基板上及び前記第１電極上に前記有底孔を覆うフィルム状の第１フィルム状樹脂を貼り付け、
前記第１フィルム状樹脂に前記第１電極を露出する第１開口部を形成し、
前記第１配線層は、前記第１開口部を介して前記第１電極に接続されることを特徴とする請求項６又は７に記載の貫通電極基板の製造方法。 Affixing a film-like first film-like resin covering the bottomed hole on the first substrate and the first electrode,
Forming a first opening exposing the first electrode in the first film-like resin;
The method for manufacturing a through electrode substrate according to claim 6, wherein the first wiring layer is connected to the first electrode through the first opening. 前記第１基板の薄板化された側に前記貫通孔を覆うフィルム状の第２フィルム状樹脂を貼り付け、
前記第２フィルム状樹脂に前記第１電極を露出する第２開口部を形成し、
前記第２バンプは、前記第２開口部を介して前記第１電極に接続されることを特徴とする請求項６乃至８のいずれか一に記載の貫通電極基板の製造方法。 Affixing a film-like second film-like resin covering the through-hole on the thinned side of the first substrate,
Forming a second opening exposing the first electrode in the second film-like resin;
The method for manufacturing a through electrode substrate according to claim 6 , wherein the second bump is connected to the first electrode through the second opening. 前記第１基板の薄板化された側に前記第１電極に接続された第２電極を形成し、
前記第２フィルム状樹脂は、前記第１基板の薄板化された側及び前記第２電極上に前記貫通孔を覆うように貼り付けられることを特徴とする請求項９に記載の貫通電極基板の製造方法。 Forming a second electrode connected to the first electrode on the thinned side of the first substrate;
10. The through electrode substrate according to claim 9, wherein the second film-like resin is pasted on the thinned side of the first substrate and the second electrode so as to cover the through hole. Production method. 前記多層配線構造体と前記スペーサとの間に、前記第１バンプと同じ工程で第３バンプをさらに形成することを特徴とする請求項６乃至１０のいずれか一に記載の貫通電極基板の製造方法。 11. The through electrode substrate according to claim 6 , wherein a third bump is further formed between the multilayer wiring structure and the spacer in the same step as the first bump. Method. 第１基板を準備し、
前記第１基板上に、第１配線層と絶縁層を介して前記第１配線層に接続する第２配線層とを有する多層配線構造体を形成し、
前記第２配線層に接する第１バンプを介して、電子回路を有するチップを前記多層配線構造体に実装し、
前記チップが実装された前記多層配線構造体の第１領域よりも外周側に位置する第２領域にスペーサを形成し、
前記チップの前記第１バンプとは反対側に接着層を介して、前記スペーサによって前記多層配線構造体との間隔が保持されるように第２基板を貼り付け、
前記第１基板の前記多層配線構造体とは反対側から前記第１基板を薄板化し、前記第１配線層及び前記絶縁層を露出させ、
前記第１配線層に接続する第２バンプを形成することを特徴とする基板の製造方法。 Prepare the first substrate,
Forming a multilayer wiring structure having a first wiring layer and a second wiring layer connected to the first wiring layer via an insulating layer on the first substrate;
A chip having an electronic circuit is mounted on the multilayer wiring structure through a first bump in contact with the second wiring layer,
Forming a spacer in a second region located on the outer peripheral side of the first region of the multilayer wiring structure on which the chip is mounted;
A second substrate is pasted on the opposite side of the chip from the first bump via an adhesive layer so that the space between the multilayer wiring structure is maintained by the spacer ,
Thinning the first substrate from the side of the first substrate opposite to the multilayer wiring structure, exposing the first wiring layer and the insulating layer;
Method of manufacturing to that board and forming a second bump that connects to the first interconnect layer. 前記第２基板は、前記チップが形成された第３基板よりも熱伝導率が高いことを特徴とする請求項１２に記載の基板の製造方法。 The second substrate, the manufacturing method of the base plate according to claim 12, wherein the higher thermal conductivity than the third substrate on which the chip is formed. 前記多層配線構造体と前記スペーサとの間に、前記第１バンプと同じ工程で第３バンプをさらに形成することを特徴とする請求項１２又は１３に記載の基板の製造方法。

Wherein between the multilayer interconnection structure and the spacer, the manufacturing method of the board according to claim 12 or 13, characterized in that further forming a third bump in the same step as the first bump.

JP2015019974A 2015-02-04 2015-02-04 Method for manufacturing through electrode substrate Active JP6435893B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2015019974A JP6435893B2 (en) 2015-02-04 2015-02-04 Method for manufacturing through electrode substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015019974A JP6435893B2 (en) 2015-02-04 2015-02-04 Method for manufacturing through electrode substrate

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2018214789A Division JP6658846B2 (en) 2018-11-15 2018-11-15 Through-electrode substrate

Publications (2)

Publication Number Publication Date
JP2016143813A JP2016143813A (en) 2016-08-08
JP6435893B2 true JP6435893B2 (en) 2018-12-12

Family

ID=56570777

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015019974A Active JP6435893B2 (en) 2015-02-04 2015-02-04 Method for manufacturing through electrode substrate

Country Status (1)

Country Link
JP (1) JP6435893B2 (en)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4043873B2 (en) * 2002-07-11 2008-02-06 大日本印刷株式会社 Manufacturing method of multilayer wiring board
WO2008087578A2 (en) * 2007-01-17 2008-07-24 Nxp B.V. A system-in-package with through substrate via holes
JP5990421B2 (en) * 2012-07-20 2016-09-14 新光電気工業株式会社 Wiring substrate, manufacturing method thereof, and semiconductor package

Also Published As

Publication number Publication date
JP2016143813A (en) 2016-08-08

Similar Documents

Publication Publication Date Title
JP6596906B2 (en) Penetration electrode substrate, interposer and semiconductor device using penetration electrode substrate
JP5099377B2 (en) Wiring board manufacturing method
US8623751B2 (en) Through-hole electrode substrate and method of manufacturing the same
TWI251314B (en) Manufacturing method of semiconductor device, semiconductor device, circuit substrate and electronic equipment
JP5568357B2 (en) Semiconductor device and manufacturing method thereof
JP2016063114A (en) Through electrode substrate and manufacturing method of the same
JP4967340B2 (en) SEMICONDUCTOR DEVICE, SEMICONDUCTOR DEVICE MANUFACTURING METHOD, AND ELECTRONIC DEVICE
JP4900508B2 (en) Through electrode substrate and manufacturing method thereof
JP2016072433A (en) Through electrode substrate and method of manufacturing the same
JP2008135553A (en) Substrate laminating method and semiconductor device in which substrates are laminated
JP6446934B2 (en) Conductive material through-hole substrate and manufacturing method thereof
JP2006041512A (en) Method of manufacturing integrated-circuit chip for multi-chip package, and wafer and chip formed by the method thereof
JP7435635B2 (en) Through electrode board
JP6658846B2 (en) Through-electrode substrate
JP6435893B2 (en) Method for manufacturing through electrode substrate
JP5655825B2 (en) SEMICONDUCTOR DEVICE, SEMICONDUCTOR DEVICE MANUFACTURING METHOD, CIRCUIT BOARD AND ELECTRONIC DEVICE
JP2011114304A (en) Semiconductor device built-in substrate and method of manufacturing the same
JP6690142B2 (en) Through electrode substrate, method of manufacturing through electrode substrate, and interposer using through electrode substrate
JP2016225360A (en) Through electrode substrate, and interposer and semiconductor device using the same
JP2019016733A (en) Through electrode substrate, method of manufacturing the same, and semiconductor device using through electrode substrate
JP2017073413A (en) Interposer, method of manufacturing interposer, and semiconductor device using interposer
JP4127095B2 (en) Manufacturing method of semiconductor device
JP2017069411A (en) Through electrode substrate, and interposer and semiconductor device using the same
JP6672705B2 (en) Interposer and method of manufacturing interposer
JP2019016732A (en) Through electrode substrate, method of manufacturing the same, and semiconductor device using through electrode substrate

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171225

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180813

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180828

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181002

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181016

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181029

R150 Certificate of patent or registration of utility model

Ref document number: 6435893

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150