JP6421709B2 - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
JP6421709B2
JP6421709B2 JP2015130168A JP2015130168A JP6421709B2 JP 6421709 B2 JP6421709 B2 JP 6421709B2 JP 2015130168 A JP2015130168 A JP 2015130168A JP 2015130168 A JP2015130168 A JP 2015130168A JP 6421709 B2 JP6421709 B2 JP 6421709B2
Authority
JP
Japan
Prior art keywords
region
chip
heat generating
semiconductor device
heat
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015130168A
Other languages
Japanese (ja)
Other versions
JP2017017105A (en
Inventor
加藤　信之
信之 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2015130168A priority Critical patent/JP6421709B2/en
Publication of JP2017017105A publication Critical patent/JP2017017105A/en
Application granted granted Critical
Publication of JP6421709B2 publication Critical patent/JP6421709B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires

Description

本発明は、複数の素子が同一ヒートシンク上に実装される半導体装置に関する。   The present invention relates to a semiconductor device in which a plurality of elements are mounted on the same heat sink.

従来、例えばインバータ回路などの使用される半導体装置において、等価な回路を構成する複数の半導体スイッチング素子が同一のヒートシンクに載置されたものが知られている。この場合のヒートシンクは放熱部材としての機能のほか、大電流経路としての機能も有する。   2. Description of the Related Art Conventionally, in a semiconductor device used, for example, an inverter circuit, a plurality of semiconductor switching elements that constitute an equivalent circuit are mounted on the same heat sink. In this case, the heat sink has not only a function as a heat dissipation member but also a function as a large current path.

特許文献１記載の半導体装置では、２つのスイッチング素子のゲートへ制御信号を入力するためのボンディングワイヤが略同一の長さに形成されている。これは、ボンディングワイヤに起因する抵抗がスイッチング素子のスイッチング速度に与える影響をできるだけ小さくするためである。   In the semiconductor device described in Patent Document 1, bonding wires for inputting control signals to the gates of two switching elements are formed to have substantially the same length. This is to minimize the influence of the resistance caused by the bonding wire on the switching speed of the switching element.

特許第３８７９６８８号公報Japanese Patent No. 3879688

ところで、特許文献１の半導体装置では、制御信号を入力するためのリード端子および大電流用リード端子が互いに逆方向に延びて形成されている。このような形態では、リード端子が延びる方向に垂直な方向に冷却媒体が流されることが考えられる。２つのスイッチング素子は、ボンディングワイヤの接続時の等価性を確保して接続信頼性を向上させるため、冷却媒体の流れる方向において互いに並進対称の位置に配置されている。   By the way, in the semiconductor device of Patent Document 1, a lead terminal for inputting a control signal and a lead terminal for large current are formed to extend in opposite directions. In such a form, it is conceivable that the cooling medium flows in a direction perpendicular to the direction in which the lead terminals extend. The two switching elements are arranged at translational symmetry positions in the flow direction of the cooling medium in order to ensure the equivalence when connecting the bonding wires and improve the connection reliability.

このような形態では、上流側に配置されたスイッチング素子で熱を受け取った冷却媒体が下流側に配置されたスイッチング素子に向かうため、下流側のスイッチング素子を十分に冷却できない虞がある。   In such a configuration, since the cooling medium that has received heat from the switching element disposed on the upstream side is directed to the switching element disposed on the downstream side, the downstream switching element may not be sufficiently cooled.

本発明は、上記問題点を鑑みてなされたものであり、複数の発熱素子が冷却媒体の流れ方向に並んで配置された場合であっても下流側における発熱素子の冷却が可能な半導体装置を提供することを目的とする。   The present invention has been made in view of the above problems, and provides a semiconductor device capable of cooling a heat generating element on the downstream side even when a plurality of heat generating elements are arranged side by side in the flow direction of the cooling medium. The purpose is to provide.

ここに開示される発明は、上記目的を達成するために以下の技術的手段を採用する。なお、特許請求の範囲およびこの項に記載した括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、発明の技術的範囲を限定するものではない。   The invention disclosed herein employs the following technical means to achieve the above object. Note that the reference numerals in parentheses described in the claims and in this section indicate a corresponding relationship with specific means described in the embodiments described later as one aspect, and limit the technical scope of the invention. Not what you want.

上記目的を達成するために、本発明は、第１発熱素子（１０）と、第２発熱素子（２０）と、を少なくとも含み、並列接続された複数の発熱素子と、発熱素子が載置されるヒートシンク（３０）と、発熱素子に対して個別に設けられたリード端子（１１，２１）と、を備え、第１発熱素子および第２発熱素子が、ヒートシンクの一面上において、冷却媒体の流れ方向に沿って互いに並んで配置されるとともに、冷却媒体の流れ方向の投影視において、第１発熱素子及び第２発熱素子は少なくとも一部が重なって配置されており、第１発熱素子および第２発熱素子にそれぞれ形成され、発熱素子に駆動信号を入力するためのパッド（１０ｇ，２０ｇ）が、それぞれのパッドの形成面において、該パッドの形成面に連なる側面のうち、冷却媒体の流れ方向に直交する方向において互いに同じ側の側面に隣接して形成され、リード端子は、対応するパッドに接続され、第１発熱素子および第２発熱素子におけるパッドの形成面とは反対の主面に形成された電極が、ヒートシンクに電気的にそれぞれ接続され、発熱素子は、発熱素子の熱源となるアクティブ領域（Ａ）において、相対的に高温となる高温領域と、高温領域よりも温度が低い低温領域と、を有し、第１発熱素子と第２発熱素子における各々の高温領域は、冷却媒体の流れ方向に直交する方向において、互いに異なる位置に形成されることを特徴としている。 To achieve the above object, the present invention includes a first heating element (10), a second heating element (20), at least seen including a plurality of heating elements connected in parallel, the heating element is placed Heat sink (30) and lead terminals (11, 21) individually provided for the heat generating elements, and the first heat generating element and the second heat generating element are disposed on one surface of the heat sink. The first heat generating element and the second heat generating element are disposed so as to overlap each other in the projection view of the flow direction of the cooling medium . respectively formed in the second heating element, the pad for inputting a driving signal to the heating element (10 g, 20 g) is in the forming surface of each of the pads, of the side surfaces continuous to forming surface of the pad, the cooling medium The lead terminals are formed adjacent to the side surfaces on the same side in a direction orthogonal to the first direction, the lead terminals are connected to the corresponding pads, and the main surface opposite to the pad forming surface in the first heat generating element and the second heat generating element In the active region (A) serving as a heat source for the heating element , the heating element is electrically connected to the heat sink, and the heating element has a relatively high temperature region and a lower temperature than the high temperature region. The high temperature regions of the first heat generating element and the second heat generating element are formed at different positions in a direction perpendicular to the flow direction of the cooling medium.

これによれば、冷却媒体の上流側の発熱素子における高温領域と下流側の発熱素子における高温領域は、冷却媒体の流れ方向に直交する方向においてずれて形成されている。換言すれば、下流側の高温領域は上流側の低温領域の下流に位置しており、それぞれの高温領域は流れ方向において同一直線状に存在しない。このため、下流側の高温領域には、十分な受熱容量を残した冷却媒体が流れることになるから、複数の発熱素子が冷却媒体の流れ方向に並んで配置された場合であっても下流側における発熱素子の冷却を行うことができる。   According to this, the high temperature region in the heating element on the upstream side of the cooling medium and the high temperature region in the heating element on the downstream side are formed so as to be shifted in a direction perpendicular to the flow direction of the cooling medium. In other words, the high temperature region on the downstream side is located downstream of the low temperature region on the upstream side, and the high temperature regions do not exist in the same straight line in the flow direction. For this reason, the cooling medium having a sufficient heat receiving capacity flows in the high temperature region on the downstream side. Therefore, even when a plurality of heating elements are arranged side by side in the flow direction of the cooling medium, the downstream side The heating element can be cooled.

第１実施形態における半導体装置の概略構成を示す上面図である。1 is a top view illustrating a schematic configuration of a semiconductor device according to a first embodiment. 図１におけるＩＩ−ＩＩ線に沿う断面図である。It is sectional drawing which follows the II-II line in FIG. 半導体装置を含むインバータ装置の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the inverter apparatus containing a semiconductor device. 第１チップおよび第２チップの詳細な構成を示す上面図である。It is a top view which shows the detailed structure of a 1st chip | tip and a 2nd chip | tip. 第２実施形態における第１チップおよび第２チップの詳細な構成を示す上面図である。It is a top view which shows the detailed structure of the 1st chip | tip and 2nd chip | tip in 2nd Embodiment. 第３実施形態における第１チップおよび第２チップの詳細な構成を示す上面図である。It is a top view which shows the detailed structure of the 1st chip | tip and 2nd chip | tip in 3rd Embodiment. 変形例１における第１チップおよび第２チップの詳細な構成を示す上面図である。10 is a top view showing a detailed configuration of a first chip and a second chip in Modification 1. FIG. 第４実施形態における半導体装置の概略構成を示す上面図である。It is a top view which shows schematic structure of the semiconductor device in 4th Embodiment.

以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following drawings, the same reference numerals are given to the same or equivalent parts.

（第１実施形態）
最初に、図１および図２を参照して、本実施形態に係る半導体装置の概略構成について説明する。 (First embodiment)
First, a schematic configuration of the semiconductor device according to the present embodiment will be described with reference to FIGS. 1 and 2.

本実施形態における半導体装置は、大電流用のインバータ等に供されるスイッチング装置である。図１に示すように、この半導体装置１００は、２つの逆導通絶縁ゲートバイポーラトランジスタ（ＲＣ−ＩＧＢＴ）が並列に並べられ、一体に樹脂モールドされて形成されている。このような形態は、極めて大きい電流のスイッチングに好適である。   The semiconductor device according to the present embodiment is a switching device used for a high-current inverter or the like. As shown in FIG. 1, this semiconductor device 100 is formed by arranging two reverse conducting insulated gate bipolar transistors (RC-IGBTs) in parallel and integrally resin-molding them. Such a configuration is suitable for extremely large current switching.

半導体装置１００は、図１に示すように、第１発熱素子たる第１チップ１０と、第２発熱素子たる第２チップ２０と、第１チップ１０および第２チップ２０を挟み込むように配置される一対の第１ヒートシンク３０および第２ヒートシンク４０と、を備えている。   As shown in FIG. 1, the semiconductor device 100 is disposed so as to sandwich the first chip 10 as a first heating element, the second chip 20 as a second heating element, and the first chip 10 and the second chip 20. A pair of first heat sink 30 and second heat sink 40 are provided.

第１チップおよび第２チップはそれぞれＲＣ−ＩＧＢＴである。このＲＣ−ＩＧＢＴは縦型素子であり、チップの一方の主面にＩＧＢＴのエミッタ電極およびダイオードのアノード電極が露出している。特許請求の範囲に記載のアクティブ領域とは、主面に露出したエミッタ電極およびアノード電極の形成された領域（以降、アクティブ領域Ａと示す）に相当している。また、チップの主面と反対の面にＩＧＢＴのコレクタ電極およびダイオードのカソード電極が露出している。本実施形態における第１チップおよび第２チップはＩＧＢＴのコレクタ電極側を第１ヒートシンク３０への接触面として載置され、第１ヒートシンク３０の一面上に並んで配置されている。なお、第１チップおよび第２チップは、後述する冷却水の流れ方向に沿って並んでいる。   Each of the first chip and the second chip is an RC-IGBT. This RC-IGBT is a vertical element, and the emitter electrode of the IGBT and the anode electrode of the diode are exposed on one main surface of the chip. The active region described in the claims corresponds to a region where the emitter electrode and the anode electrode exposed on the main surface are formed (hereinafter, referred to as an active region A). Further, the collector electrode of the IGBT and the cathode electrode of the diode are exposed on the surface opposite to the main surface of the chip. The first chip and the second chip in this embodiment are placed with the collector electrode side of the IGBT as a contact surface to the first heat sink 30, and are arranged side by side on one surface of the first heat sink 30. In addition, the 1st chip | tip and the 2nd chip | tip are located in a line along the flow direction of the cooling water mentioned later.

第１チップおよび第２チップは、エミッタ電極が露出する主面側に駆動信号たるゲート信号が入力されるパッド１０ｇ，２０ｇを有している。第１チップのパッド１０ｇと第２チップのパッド２０ｇは、第１チップと第２チップの並び方向、すなわち、後述の冷却水の流れ方向に沿う直線上に位置するように形成されている。   The first chip and the second chip have pads 10g and 20g to which a gate signal as a drive signal is input on the main surface side where the emitter electrode is exposed. The pad 10g of the first chip and the pad 20g of the second chip are formed so as to be positioned on a straight line along the direction in which the first chip and the second chip are arranged, that is, the flow direction of cooling water described later.

第１チップのパッド１０ｇはリード端子１１にボンディングワイヤを介して接続されている。第２チップのパッド２０ｇはリード端子２１にボンディングワイヤを介して接続されている。リード端子１１，２１にそれぞれ所定の信号が入力されることにより、第１チップのＩＧＢＴおよび第２チップのＩＧＢＴはそれぞれ動作する。パッド１０ｇ，２０ｇと対応するリード端子１１，２１との間に介在するボンディングワイヤは、互いに略同一の長さとされている。これにより、第１チップと第２チップとの間で、ボンディングワイヤに起因するスイッチング速度の差を抑制することができる。   The pad 10g of the first chip is connected to the lead terminal 11 via a bonding wire. The pad 20g of the second chip is connected to the lead terminal 21 via a bonding wire. When predetermined signals are input to the lead terminals 11 and 21, respectively, the IGBT of the first chip and the IGBT of the second chip operate. The bonding wires interposed between the pads 10g and 20g and the corresponding lead terminals 11 and 21 have substantially the same length. Thereby, the difference of the switching speed resulting from a bonding wire can be suppressed between the first chip and the second chip.

第１チップ１０と第２チップ２０は、半導体基板に形成される不純物領域の詳細構造を除き、外見上は、パッケージの外形寸法、アクティブ領域Ａの形成位置および面積、パッド１０ｇ，２０ｇの形成位置および面積が略同一とされ、互いの並び方向において並進対称形状になっている。   Except for the detailed structure of the impurity region formed on the semiconductor substrate, the first chip 10 and the second chip 20 are externally shown in the package, the formation position and area of the active region A, and the formation positions of the pads 10g and 20g. Further, the areas are substantially the same, and they have a translational symmetric shape in the direction of mutual alignment.

上記したように、第１チップ１０と第２チップ２０は第１ヒートシンク３０の一面上に載置されている。具体的には、図２に示すように、第１チップ１０の接触面であるコレクタ電極は第１ヒートシンク３０の一面に導電性接着剤７１を介して電気的に接続されている。また、第２チップ２０の接触面であるコレクタ電極は第１ヒートシンク３０の一面に導電性接着剤７２を介して電気的に接続されている。   As described above, the first chip 10 and the second chip 20 are placed on one surface of the first heat sink 30. Specifically, as shown in FIG. 2, the collector electrode which is the contact surface of the first chip 10 is electrically connected to one surface of the first heat sink 30 via a conductive adhesive 71. The collector electrode, which is the contact surface of the second chip 20, is electrically connected to one surface of the first heat sink 30 via a conductive adhesive 72.

一方、第１チップ１０および第２チップ２０のアクティブ領域Ａには互いに共通の第２ヒートシンク４０が電気的に接続されている。具体的には、第１チップ１０はターミナル６１を介して第２ヒートシンク４０に接続され、第２チップ２０はターミナル６２を介して第２ヒートシンク４０に接続されている。   On the other hand, a common second heat sink 40 is electrically connected to the active area A of the first chip 10 and the second chip 20. Specifically, the first chip 10 is connected to the second heat sink 40 via the terminal 61, and the second chip 20 is connected to the second heat sink 40 via the terminal 62.

本実施形態におけるターミナル６１は第１チップ１０のアクティブ領域Ａの全面に亘って形成されている。本実施形態におけるアクティブ領域Ａは図１に示すように長方形であるから、ターミナル６１は直方体を成している。ターミナル６１は導電性接着剤７３を介してアクティブ領域Ａに接続されるとともに、導電性接着剤７５を介して第２ヒートシンク４０に接続されている。   The terminal 61 in the present embodiment is formed over the entire active area A of the first chip 10. Since the active area A in the present embodiment is rectangular as shown in FIG. 1, the terminal 61 has a rectangular parallelepiped shape. The terminal 61 is connected to the active region A through the conductive adhesive 73 and is connected to the second heat sink 40 through the conductive adhesive 75.

同様に、ターミナル６２は第２チップ２０のアクティブ領域Ａの全面に亘って形成されている。ターミナル６１は直方体を成し、ターミナル６１は導電性接着剤７４を介してアクティブ領域Ａに接続されるとともに、導電性接着剤７６を介して第２ヒートシンク４０に接続されている。   Similarly, the terminal 62 is formed over the entire surface of the active area A of the second chip 20. The terminal 61 has a rectangular parallelepiped shape, and the terminal 61 is connected to the active region A through the conductive adhesive 74 and is connected to the second heat sink 40 through the conductive adhesive 76.

図２に示すように、本実施形態における半導体装置１００は、２つのチップ１０，２０が一対のヒートシンク３０，４０に挟まれるようにして配置されている。そして、半導体装置１００は、各々のヒートシンク３０，４０におけるチップ１０，２０に対向しない面が外部に露出するように封止樹脂体５０により樹脂モールドされ、全体として一枚のカード状になっている。   As shown in FIG. 2, the semiconductor device 100 according to this embodiment is arranged such that two chips 10 and 20 are sandwiched between a pair of heat sinks 30 and 40. The semiconductor device 100 is resin-molded with a sealing resin body 50 so that the surfaces of the heat sinks 30 and 40 that do not face the chips 10 and 20 are exposed to the outside, and is formed into a single card shape as a whole. .

なお、チップ１０，２０にゲート信号を伝送するためのリード端子１１，２１は、チップ１０，２０の並び方向に直交する方向に延設され、封止樹脂体５０から一端が露出している。また、第１ヒートシンク３０はリード端子１１，２１の延設方向とは反対側に張り出した突出部３１を有し、この突出部３１が封止樹脂体５０から露出してコレクタ端子、あるいはカソード端子となっている。第２ヒートシンク４０はリード端子１１，２１の延設方向とは反対側に張り出した突出部４１を有し、この突出部４１が封止樹脂体５０から露出してエミッタ端子、あるいはアノード端子となっている。   The lead terminals 11 and 21 for transmitting gate signals to the chips 10 and 20 extend in a direction orthogonal to the arrangement direction of the chips 10 and 20, and one end is exposed from the sealing resin body 50. Further, the first heat sink 30 has a protruding portion 31 projecting in the direction opposite to the extending direction of the lead terminals 11 and 21, and the protruding portion 31 is exposed from the sealing resin body 50 to be a collector terminal or a cathode terminal. It has become. The second heat sink 40 has a protruding portion 41 projecting to the opposite side to the extending direction of the lead terminals 11 and 21, and the protruding portion 41 is exposed from the sealing resin body 50 to become an emitter terminal or an anode terminal. ing.

次に、図３を参照して、本実施形態における半導体装置１００を用いたインバータ装置について説明する。   Next, an inverter device using the semiconductor device 100 according to the present embodiment will be described with reference to FIG.

半導体装置１００が、例えばインバータ装置に用いられるとき、図３に示すように、複数の半導体装置１００がスイッチング装置として利用される。このインバータ装置１０００は、複数の半導体装置１００と、上流側共通流路２１０、下流側共通流路２２０、複数の分岐流路２３０と、を備えている。   When the semiconductor device 100 is used in an inverter device, for example, as shown in FIG. 3, a plurality of semiconductor devices 100 are used as switching devices. The inverter device 1000 includes a plurality of semiconductor devices 100, an upstream common channel 210, a downstream common channel 220, and a plurality of branch channels 230.

半導体装置１００は、上記説明した半導体装置１００であるから、詳しい説明を省略する。   Since the semiconductor device 100 is the semiconductor device 100 described above, detailed description thereof is omitted.

上流側共通流路２１０は、冷却媒体たる冷却水が流れる流路２００のうち、十分な受熱容量を残した、すなわち相対的に温度の低い冷却水が流れる流路である。一方、下流側共通流路２２０は、冷却水が流れる流路２００のうち、半導体装置１００から受熱した、すなわち相対的に温度の高い冷却水が流れる流路である。   The upstream common flow path 210 is a flow path in which a sufficient heat receiving capacity remains, that is, a flow of cooling water having a relatively low temperature, among the flow paths 200 through which the cooling water as a cooling medium flows. On the other hand, the downstream-side common flow path 220 is a flow path that receives heat from the semiconductor device 100 among the flow paths 200 through which the cooling water flows, that is, a flow of relatively high temperature cooling water.

分岐流路２３０は、上流側共通流路２１０と下流側共通流路２２０との間を繋ぐように形成されている。分岐流路２３０は複数設けられており、上流側共通流路２１０を流れる冷却水を複数の経路に分岐させている。複数の分岐流路２３０は、それぞれ扁平形状を成し互いに平行に延設されている。冷却水は分岐流路２３０の延設方向に流れ、下流側共通流路２２０にて再び合流するようになっている。   The branch channel 230 is formed so as to connect the upstream common channel 210 and the downstream common channel 220. A plurality of branch flow paths 230 are provided, and the cooling water flowing through the upstream common flow path 210 is branched into a plurality of paths. The plurality of branch channels 230 each have a flat shape and extend in parallel to each other. The cooling water flows in the extending direction of the branch flow path 230 and merges again in the downstream common flow path 220.

封止樹脂体５０によりカード状に成型された半導体装置１００は、隣り合う分岐流路２３０の間において、リード端子１１，２１の突出方向に挿入されている。すなわち、冷却水は第１チップ１０と第２チップの並び方向に流れている。   The semiconductor device 100 molded into a card shape by the sealing resin body 50 is inserted in the protruding direction of the lead terminals 11 and 21 between the adjacent branch flow paths 230. That is, the cooling water flows in the direction in which the first chip 10 and the second chip are arranged.

次に、図４を参照して、本実施形態における半導体装置１００、とくに第１チップ１０および第２チップの詳細構造について説明する。   Next, with reference to FIG. 4, the detailed structure of the semiconductor device 100, particularly the first chip 10 and the second chip in this embodiment will be described.

本実施形態における第１チップ１０および第２チップ２０は、素子の機能としては一般的に知られた逆導通絶縁ゲートバイポーラトランジスタ（ＲＣ−ＩＧＢＴ）である。これらのチップ１０，２０は、シリコンのほか、ＳｉＣに代表されるワイドバンドギャップ半導体などの半導体基板にＩＧＢＴとしての機能を有するＩＧＢＴ領域と、ダイオードとしての機能を有するダイオード領域とが形成されている。各チップ１０，２０について、詳細を説明する。   The first chip 10 and the second chip 20 in the present embodiment are reverse conducting insulated gate bipolar transistors (RC-IGBTs) that are generally known as device functions. In addition to silicon, these chips 10 and 20 are formed with an IGBT region having a function as an IGBT and a diode region having a function as a diode on a semiconductor substrate such as a wide band gap semiconductor represented by SiC. . Details of the chips 10 and 20 will be described.

第１チップ１０は、上記したように、アクティブ領域ＡにおいてＩＧＢＴ領域Ｂとダイオード領域Ｃとが共存している。図４に示すように、第１チップ１０におけるダイオード領域Ｃは、ＩＧＢＴ領域Ｂに囲まれるようにしてストライプ状に形成されている。第１チップ１０においては、隣り合うダイオード領域Ｃの間隔が一様ではなく、偏りをもって形成されている。具体的には、図４に示すように、冷却水の流れ方向を紙面左から右に向かう方向とすると、第１チップ１０におけるダイオード領域Ｃは、紙面上側において間隔が広く、紙面下側において間隔が狭く設定されている。   As described above, in the first chip 10, the IGBT region B and the diode region C coexist in the active region A. As shown in FIG. 4, the diode region C in the first chip 10 is formed in a stripe shape so as to be surrounded by the IGBT region B. In the first chip 10, the distance between adjacent diode regions C is not uniform and is formed with a bias. Specifically, as shown in FIG. 4, when the flow direction of the cooling water is a direction from the left to the right of the drawing, the diode regions C in the first chip 10 have a wide interval on the upper side of the drawing and an interval on the lower side of the drawing. Is set narrower.

一般に、ＩＧＢＴ領域Ｂは、ダイオード領域Ｃに比較して駆動時における発熱量が大きい。すなわち、ＩＧＢＴ領域Ｂは特許請求の範囲に記載の第１領域に相当し、ダイオード領域が特許請求の範囲に記載の第２領域に相当する。上記したように、第１チップ１０のアクティブ領域Ａでは、紙面上側におけるＩＧＢＴ領域Ｂの単位面積当たりに占める面積が大きく、それに較べて、紙面下側におけるＩＧＢＴ領域Ｂの単位面積当たりに占める面積は小さい。このため、アクティブ領域Ａにおける発熱量に偏りが生じる。具体的には、アクティブ領域Ａのうち紙面上側の領域の発熱量が、紙面下側の領域の発熱量より大きくなる。このように、ＩＧＢＴ領域Ｂとダイオード領域Ｃとが共存する形態において、ＩＧＢＴ領域Ｂの占める面積をアクティブ領域Ａ内で変化させることにより、紙面上側の領域を特許請求の範囲に記載の高温領域に相当する領域とすることができ、紙面下側の領域を特許請求の範囲に記載の低温領域に相当する領域とすることができる。   In general, the IGBT region B generates a larger amount of heat during driving than the diode region C. That is, the IGBT region B corresponds to the first region described in the claims, and the diode region corresponds to the second region described in the claims. As described above, in the active area A of the first chip 10, the area occupied per unit area of the IGBT area B on the upper side of the paper is large, and compared with that, the area occupied per unit area of the IGBT area B on the lower side of the paper is small. For this reason, the amount of heat generated in the active region A is biased. Specifically, the amount of heat generated in the upper area of the active area A is greater than the amount of heat generated in the lower area of the sheet. As described above, in the form in which the IGBT region B and the diode region C coexist, the area occupied by the IGBT region B is changed in the active region A, whereby the region on the upper side of the page is changed to the high temperature region described in the claims. The area corresponding to the low temperature area described in the claims can be set as the area on the lower side of the drawing.

第２チップ２０も第１チップ１０同様に、アクティブ領域ＡにおいてＩＧＢＴ領域Ｂとダイオード領域Ｃとが共存し、ダイオード領域ＣはＩＧＢＴ領域Ｂに囲まれるようにしてストライプ状に形成されている。ただし、第２チップ２０では、隣り合うダイオード領域Ｃの間隔が第１チップ１０とは逆の関係にある。すなわち、図４に示すように、冷却水の流れ方向を紙面左から右に向かう方向とすると、第２チップ２０におけるダイオード領域Ｃは、紙面上側において間隔が狭く、紙面下側において間隔が広く設定されている。   Similarly to the first chip 10, the IGBT chip B and the diode area C coexist in the active area A, and the second chip 20 is formed in a stripe shape so as to be surrounded by the IGBT area B. However, in the second chip 20, the distance between the adjacent diode regions C is opposite to that in the first chip 10. That is, as shown in FIG. 4, when the flow direction of the cooling water is a direction from the left to the right of the page, the diode region C in the second chip 20 is set to have a small interval on the upper side of the page and a wide interval on the lower side of the page. Has been.

これにより、第２チップ２０のアクティブ領域Ａでは、紙面下側の領域の発熱量が紙面上側の領域の発熱量より大きくなる。すなわち、紙面上側の領域を特許請求の範囲に記載の低温領域に相当し、紙面下側の領域を特許請求の範囲に記載の高温領域に相当する。   As a result, in the active area A of the second chip 20, the amount of heat generated in the area on the lower side of the paper becomes larger than the amount of heat generated in the area on the upper side of the paper. That is, the upper area on the paper corresponds to the low temperature area described in the claims, and the lower area on the paper corresponds to the high temperature area described in the claims.

このように、本実施形態における半導体装置１００では、冷却水の流れ方向に直交する方向（すなわち、紙面上下方向）において、第１チップ１０と第２チップ２０の各々の高温領域が異なる位置に形成されている。つまり、高温領域は、冷却水の流れ方向に直交する方向においてずれて形成されている。下流側である第２チップ２０の高温領域は上流側である第１チップ１０の低温領域の下流に位置しており、それぞれの高温領域は流れ方向において同一直線状に存在しない。このため、第２チップ２０の高温領域には、十分な受熱容量を残した冷却水が流れることになるから、第１チップ１０および第２チップ２０が冷却水の流れ方向に並んで配置された場合であっても、第２チップ２０の冷却を行うことができる。   Thus, in the semiconductor device 100 according to the present embodiment, the high temperature regions of the first chip 10 and the second chip 20 are formed at different positions in the direction orthogonal to the flow direction of the cooling water (that is, the vertical direction on the paper surface). Has been. That is, the high temperature region is formed so as to be shifted in a direction orthogonal to the flow direction of the cooling water. The high temperature region of the second chip 20 on the downstream side is located downstream of the low temperature region of the first chip 10 on the upstream side, and each high temperature region does not exist in the same straight line in the flow direction. For this reason, since the cooling water leaving a sufficient heat receiving capacity flows in the high temperature region of the second chip 20, the first chip 10 and the second chip 20 are arranged side by side in the flow direction of the cooling water. Even in this case, the second chip 20 can be cooled.

（第２実施形態）
第１実施形態においては、第１チップ１０および第２チップ２０が還流ダイオードを含むＲＣ−ＩＧＢＴである場合を例に、発熱量の相対的に大きな素子の密度を適宜調整してアクティブ領域Ａ内に温度の面内分布を形成する例について説明した。これに対して、本実施形態では、発熱素子のセル形成密度によりアクティブ領域Ａ内に温度の面内分布を形成する場合について説明する。アクティブ領域Ａにおける素子の構成および素子の面内配置を除く構成要素は第１実施形態と同様であるから、詳しい説明を省略する。 (Second Embodiment)
In the first embodiment, taking the case where the first chip 10 and the second chip 20 are RC-IGBTs including freewheeling diodes as an example, the density of elements having a relatively large calorific value is adjusted as appropriate to adjust the density in the active region A. An example of forming the in-plane temperature distribution has been described. On the other hand, in the present embodiment, a case where an in-plane distribution of temperature is formed in the active region A based on the cell formation density of the heating elements will be described. Since the components other than the configuration of the elements and the in-plane arrangement of the elements in the active region A are the same as those in the first embodiment, detailed description thereof is omitted.

本実施形態における第１チップ１０および第２チップ２０は、トレンチゲート型のＲＣ−ＩＧＢＴである。トレンチゲート型のＩＧＢＴについても一般的に知られた構成であるため詳述しないが、半導体基板の表層に延設されたトレンチゲートＧと、トレンチゲートＧに隣接して形成されたエミッタ領域と、エミッタ領域およびトレンチゲートＧを内包するように形成されたベース領域と、を有している。パッド１０ｇ，２０ｇに印加されたゲート信号はトレンチゲートＧに伝達されてベース領域にチャネルを生じ、エミッタ電極とその裏面に形成されたコレクタ電極との間で出力電流が流れる。以降、ひとつのトレンチゲートＧに対応してＩＧＢＴとして動作する領域をセルと称する。本実施形態における第１チップ１０および第２チップ２０においては、トレンチゲートＧが冷却水の流れ方向に沿ってストライプ状に形成されている。すなわち、複数のセルが冷却水の流れ方向に沿ってストライプ状に形成されている。各チップ１０，２０について、詳細を説明する。   The first chip 10 and the second chip 20 in the present embodiment are trench gate type RC-IGBTs. A trench gate type IGBT is also a generally known configuration and will not be described in detail, but a trench gate G extending on the surface layer of the semiconductor substrate, an emitter region formed adjacent to the trench gate G, And an emitter region and a base region formed so as to enclose the trench gate G. The gate signals applied to the pads 10g and 20g are transmitted to the trench gate G to form a channel in the base region, and an output current flows between the emitter electrode and the collector electrode formed on the back surface thereof. Hereinafter, a region operating as an IGBT corresponding to one trench gate G is referred to as a cell. In the first chip 10 and the second chip 20 in the present embodiment, the trench gate G is formed in a stripe shape along the flow direction of the cooling water. That is, a plurality of cells are formed in a stripe shape along the flow direction of the cooling water. Details of the chips 10 and 20 will be described.

図５に示すように、第１チップ１０におけるトレンチゲートＧは、ストライプ状に形成されている。第１チップ１０においては、隣り合うトレンチゲートＧの間隔が一様ではなく、偏りをもって形成されている。具体的には、図５に示すように、冷却水の流れ方向を紙面左から右に向かう方向とすると、紙面上側において間隔が狭く、紙面下側において間隔が広く設定されている。すなわち、セルの単位面積当たりの数として形成密度を定義すると、紙面上側においてセルの形成密度が大きく、紙面下側において形成密度が小さく設定されている。   As shown in FIG. 5, the trench gate G in the first chip 10 is formed in a stripe shape. In the first chip 10, the interval between adjacent trench gates G is not uniform and is formed with a bias. Specifically, as shown in FIG. 5, when the flow direction of the cooling water is a direction from the left to the right of the drawing, the interval is set narrow on the upper side of the drawing and wide on the lower side of the drawing. That is, when the formation density is defined as the number of cells per unit area, the cell formation density is set higher on the upper side of the paper, and the formation density is set lower on the lower side of the paper.

すべてのトレンチゲートＧに同一のゲート信号が印加される場合、単位セル当たりの発熱量は互いにほぼ等しくなる。上記したように、第１チップ１０のアクティブ領域Ａでは、紙面上側におけるセルの形成密度が大きく、それに較べて、紙面下側におけるセルの形成密度が小さい。このため、アクティブ領域Ａにおける発熱量に偏りが生じる。具体的には、アクティブ領域Ａのうち紙面上側の領域の発熱量が、紙面下側の領域の発熱量より大きくなる。このように、特定の機能を発揮する素子が単独で存在している形態において、セルの形成密度に粗密を形成することにより、紙面上側の領域を特許請求の範囲に記載の高温領域に相当する領域とすることができ、紙面下側の領域を特許請求の範囲に記載の低温領域に相当する領域とすることができる。   When the same gate signal is applied to all the trench gates G, the calorific values per unit cell are almost equal to each other. As described above, in the active region A of the first chip 10, the cell formation density on the upper side of the paper is high, and the cell formation density on the lower side of the paper is lower than that. For this reason, the amount of heat generated in the active region A is biased. Specifically, the amount of heat generated in the upper area of the active area A is greater than the amount of heat generated in the lower area of the sheet. In this way, in the form in which an element that exhibits a specific function is present alone, the area on the paper surface corresponds to the high-temperature area described in the claims by forming the cell formation density in a dense manner. The region on the lower side of the drawing can be a region corresponding to the low temperature region described in the claims.

第２チップ２０も第１チップ１０同様に、トレンチゲートＧが冷却水の流れ方向に沿ってストライプ状に形成されている。ただし、第２チップ２０では、隣り合うトレンチゲートＧの間隔が第１チップ１０とは逆の関係にある。すなわち、図５に示すように、冷却水の流れ方向を紙面左から右に向かう方向とすると、第２チップ２０におけるトレンチゲートＧは、紙面上側において間隔が広く、紙面下側において間隔が狭く設定されている。   Similarly to the first chip 10, the second chip 20 has the trench gates G formed in stripes along the flow direction of the cooling water. However, in the second chip 20, the interval between the adjacent trench gates G is opposite to that in the first chip 10. That is, as shown in FIG. 5, assuming that the flow direction of the cooling water is from the left to the right in the drawing, the trench gate G in the second chip 20 is set to have a wide interval on the upper side of the drawing and a narrow interval on the lower side of the drawing. Has been.

これにより、第２チップ２０のアクティブ領域Ａでは、紙面上側の領域の発熱量が紙面下側の領域の発熱量より大きくなる。すなわち、紙面上側の領域を特許請求の範囲に記載の低温領域に相当し、紙面下側の領域を特許請求の範囲に記載の高温領域に相当する。   As a result, in the active area A of the second chip 20, the amount of heat generated in the upper area of the paper is greater than the amount of heat generated in the lower area of the paper. That is, the upper area on the paper corresponds to the low temperature area described in the claims, and the lower area on the paper corresponds to the high temperature area described in the claims.

本実施形態においても、第１実施形態と同様に、冷却水の流れ方向に直交する方向（すなわち、紙面上下方向）において、第１チップ１０と第２チップ２０の各々の高温領域が異なる位置に形成されている。このため、第２チップ２０の高温領域には、十分な受熱容量を残した冷却水が流れることになるから、第１チップ１０および第２チップ２０が冷却水の流れ方向に並んで配置された場合であっても、第２チップ２０の冷却を行うことができる。   Also in the present embodiment, as in the first embodiment, the high temperature regions of the first chip 10 and the second chip 20 are located at different positions in the direction orthogonal to the flow direction of the cooling water (that is, the vertical direction on the paper surface). Is formed. For this reason, since the cooling water leaving a sufficient heat receiving capacity flows in the high temperature region of the second chip 20, the first chip 10 and the second chip 20 are arranged side by side in the flow direction of the cooling water. Even in this case, the second chip 20 can be cooled.

（第３実施形態）
本実施形態では、ターミナル６１およびターミナル６２の配置によって、高温領域と低温領域とを形成する例について説明する。本実施形態における第１チップ１０と第２チップ２０は互いに等価であると仮定する。つまり、各チップ１０，２０がＲＣ−ＩＧＢＴであれば、ＩＧＢＴ領域とダイオード領域の面内分布はアクティブ領域Ａにおいて一様であると仮定する。また、各チップ１０，２０が単独ＩＧＢＴであれば、セルの面内分布はアクティブ領域Ａにおいて一様であると仮定する。 (Third embodiment)
In the present embodiment, an example in which a high temperature region and a low temperature region are formed by the arrangement of the terminals 61 and 62 will be described. It is assumed that the first chip 10 and the second chip 20 in this embodiment are equivalent to each other. That is, if the chips 10 and 20 are RC-IGBT, it is assumed that the in-plane distribution of the IGBT region and the diode region is uniform in the active region A. Further, if each of the chips 10 and 20 is a single IGBT, it is assumed that the in-plane distribution of cells is uniform in the active region A.

図６に示すように、本実施形態におけるターミナル６１は、アクティブ領域Ａの全面に亘って形成されず、偏りをもって形成されている。つまり、アクティブ領域Ａの一部のみにオーバーラップするように配置されている。具体的には、冷却水の流れ方向を紙面左から右に向かう方向とすると、紙面下側にエミッタ電極とターミナル６１との接続面が設定されている。   As shown in FIG. 6, the terminal 61 in the present embodiment is not formed over the entire surface of the active region A, but is formed with a bias. That is, they are arranged so as to overlap only a part of the active area A. Specifically, when the flow direction of the cooling water is a direction from the left to the right of the drawing, a connection surface between the emitter electrode and the terminal 61 is set on the lower side of the drawing.

アクティブ領域Ａにおいて生じる熱はターミナル６１を経由して第２ヒートシンク４０に伝熱し、封止樹脂体５０から外部に露出した面から放熱される。したがって、アクティブ領域Ａのうち、ターミナル６１が接触している領域は、ターミナル６１が接触していない領域に比較して冷却されやすい。このように、ターミナル６１をアクティブ領域Ａ上において偏りをもって形成することにより、紙面上側の領域を特許請求の範囲に記載の高温領域に相当する領域とすることができ、紙面下側の領域を特許請求の範囲に記載の低温領域に相当する領域とすることができる。   The heat generated in the active region A is transferred to the second heat sink 40 via the terminal 61 and is radiated from the surface exposed to the outside from the sealing resin body 50. Therefore, in the active area A, the area where the terminal 61 is in contact is more easily cooled than the area where the terminal 61 is not in contact. Thus, by forming the terminal 61 on the active area A with a bias, the area on the upper side of the paper can be made an area corresponding to the high temperature area described in the claims, and the area on the lower side of the paper is patented. It can be set as the area | region corresponded to the low-temperature area | region as described in a claim.

第２チップ２０上に形成されたターミナル６２も、アクティブ領域Ａの全面に亘って形成されず、偏りをもって形成されている。ただし、ターミナル６２の形成位置は第１チップ１０上に形成されたターミナル６１の形成位置とは逆の関係にある。すなわち、図６に示すように、冷却水の流れ方向を紙面左から右に向かう方向とすると、紙面上側にエミッタ電極とターミナル６２との接続面が設定されている。これにより、紙面上側の領域を特許請求の範囲に記載の低温領域に相当する領域とすることができ、紙面下側の領域を特許請求の範囲に記載の高温領域に相当する領域とすることができる。   The terminal 62 formed on the second chip 20 is not formed over the entire surface of the active region A but is formed with a bias. However, the formation position of the terminal 62 is opposite to the formation position of the terminal 61 formed on the first chip 10. That is, as shown in FIG. 6, when the flow direction of the cooling water is a direction from the left to the right of the drawing, the connection surface between the emitter electrode and the terminal 62 is set on the upper side of the drawing. Thereby, the area on the upper surface of the paper can be set as an area corresponding to the low temperature area described in the claims, and the area on the lower side of the paper can be set as an area corresponding to the high temperature area described in the claims. it can.

本実施形態においても、第１実施形態および第２実施形態と同様に、第１チップ１０と第２チップ２０の各々の高温領域が異なる位置に形成される。このため、第２チップ２０の高温領域には、十分な受熱容量を残した冷却水が流れることになるから、第１チップ１０および第２チップ２０が冷却水の流れ方向に並んで配置された場合であっても、第２チップ２０の冷却を行うことができる。   Also in the present embodiment, as in the first embodiment and the second embodiment, the high temperature regions of the first chip 10 and the second chip 20 are formed at different positions. For this reason, since the cooling water leaving a sufficient heat receiving capacity flows in the high temperature region of the second chip 20, the first chip 10 and the second chip 20 are arranged side by side in the flow direction of the cooling water. Even in this case, the second chip 20 can be cooled.

（変形例１）
第３実施形態のように、ターミナル６１，６２の配置によって高温領域と低温領域とを形成する形態について、ターミナル６１，６２の放熱能力を向上させることによって、より明確に高温領域と低温領域とを形成することができる。 (Modification 1)
About the form which forms a high temperature area and a low temperature area by arrangement | positioning of the terminals 61 and 62 like 3rd Embodiment, by improving the thermal radiation capability of the terminals 61 and 62, a high temperature area and a low temperature area are more clearly defined. Can be formed.

図７に示すように、本変形例におけるターミナル６１は、フィン６１ａを有している。本変形例におけるフィン６１ａは、紙面上側に向かって延びる板状の部材である。フィン６１ａを有することにより、ターミナル６１の、アクティブ領域Ａが形成される第１チップ１０における主面に直交する面の表面積を増大させることができる。これによって、ターミナル６１における放熱面積を増大させることができので、アクティブ領域Ａにおけるターミナル６１の接続面の温度を、第３実施形態の態様に比較して低くすることができる。したがって、より明確に高温領域と低温領域とを形成することができる。   As shown in FIG. 7, the terminal 61 in this modification has the fin 61a. The fins 61a in the present modification are plate-like members that extend toward the upper side of the drawing. By having the fin 61a, the surface area of the surface of the terminal 61 perpendicular to the main surface of the first chip 10 where the active region A is formed can be increased. Thereby, the heat radiation area in the terminal 61 can be increased, so that the temperature of the connection surface of the terminal 61 in the active region A can be lowered as compared with the aspect of the third embodiment. Therefore, the high temperature region and the low temperature region can be formed more clearly.

また、ターミナル６２は、フィン６２ａを有している。フィン６２ａは、フィン６１ａと同様に板状の部材であり、紙面下側に向かって延びている。フィン６１ａを有することにより、ターミナル６２における放熱面積を増大させることができので、アクティブ領域Ａにおけるターミナル６２の接続面の温度を、第３実施形態の態様に比較して低くすることができる。したがって、高温領域と低温領域との温度差、すなわちコントラストをより強調して形成することができる。   The terminal 62 has fins 62a. The fin 62a is a plate-like member like the fin 61a, and extends toward the lower side of the drawing. By having the fins 61a, the heat radiation area in the terminal 62 can be increased, so that the temperature of the connection surface of the terminal 62 in the active region A can be lowered as compared with the aspect of the third embodiment. Therefore, the temperature difference between the high temperature region and the low temperature region, that is, the contrast can be further enhanced.

（第４実施形態）
上記した各実施形態および変形例では、二枚のヒートシンク３０，４０が各チップ１０，２０を挟んで構成された、いわゆる両面放熱方式の半導体装置を例に説明した。これに対して、本実施形態における半導体装置１１０は、ヒートシンクが一枚で構成された片面放熱方式を採用する。 (Fourth embodiment)
In each of the above-described embodiments and modifications, a so-called double-sided heat dissipation type semiconductor device in which the two heat sinks 30 and 40 are sandwiched between the chips 10 and 20 has been described as an example. On the other hand, the semiconductor device 110 according to the present embodiment employs a single-sided heat dissipation method in which a single heat sink is configured.

図８に示すように、この半導体装置１１０は、第１実施形態の半導体装置１００と同様に第１ヒートシンク３０上に第１チップ１０および第２チップ２０が載置されている。それぞれのゲート電極であるパッド１０ｇ，２０ｇは、ボンディングワイヤを介してリード端子１１，２１に接続されており、リード端子からゲート信号が供給されるようになっている。   As shown in FIG. 8, in the semiconductor device 110, the first chip 10 and the second chip 20 are placed on the first heat sink 30 as in the semiconductor device 100 of the first embodiment. The pads 10g and 20g, which are the respective gate electrodes, are connected to the lead terminals 11 and 21 through bonding wires, and gate signals are supplied from the lead terminals.

そして、この半導体装置１１０は、第１実施形態とは異なり、第２ヒートシンク４０に替えてリードフレーム８０を備えている。リードフレーム８０は第１ヒートシンク３０と同一平面上に形成される平板状の部材である。リードフレーム８０は第１ヒートシンク３０に対して電気的に絶縁して形成されている。リードフレーム８０は、第１ヒートシンク３０が有する突出部３１と同一の方向に突出した突出部８１を有している。後述するように、この突出部８１は半導体装置１１０におけるエミッタ端子となる。   Unlike the first embodiment, the semiconductor device 110 includes a lead frame 80 instead of the second heat sink 40. The lead frame 80 is a flat plate member formed on the same plane as the first heat sink 30. The lead frame 80 is electrically insulated from the first heat sink 30. The lead frame 80 has a protrusion 81 that protrudes in the same direction as the protrusion 31 of the first heat sink 30. As will be described later, the protrusion 81 serves as an emitter terminal in the semiconductor device 110.

第１チップ１０は、第１実施形態と同様に、コレクタ電極を接触面として第１ヒートシンク３０上に配置されている。コレクタ電極の反対の面である第１チップ１０の主面にはアクティブ領域Ａが形成されている。そして、第１チップ１０のアクティブ領域ＡはボンディングワイヤＷによりリードフレーム８０に電気的に接続されている。つまり、第１チップ１０の出力電流は、コレクタ端子である第１ヒートシンク３０の突出部３１から第１チップ１０およびボンディングワイヤＷを経由して、エミッタ端子であるリードフレーム８０の突出部８１に流れる。本実施形態では、図８に示すように、５本のボンディングワイヤＷがアクティブ領域Ａとリードフレーム８０とを繋いでいる。なお、第１チップ１０に接続されたボンディングワイヤＷは、冷却水の流れ方向を紙面左から右に向かう方向とすると、アクティブ領域ＡとボンディングワイヤＷとの接続点が紙面下側に寄るようになっている。   Similar to the first embodiment, the first chip 10 is disposed on the first heat sink 30 with the collector electrode as a contact surface. An active region A is formed on the main surface of the first chip 10 that is the opposite surface of the collector electrode. The active area A of the first chip 10 is electrically connected to the lead frame 80 by bonding wires W. That is, the output current of the first chip 10 flows from the protruding portion 31 of the first heat sink 30 that is the collector terminal to the protruding portion 81 of the lead frame 80 that is the emitter terminal via the first chip 10 and the bonding wire W. . In the present embodiment, as shown in FIG. 8, five bonding wires W connect the active region A and the lead frame 80. Note that the bonding wire W connected to the first chip 10 is such that the connection point between the active region A and the bonding wire W is closer to the lower side of the drawing when the flow direction of the cooling water is from the left to the right of the drawing. It has become.

第２チップ２０も第１チップ１０と同様に、コレクタ電極を接触面として第１ヒートシンク３０上に配置され、アクティブ領域ＡがボンディングワイヤＷによりリードフレーム８０に電気的に接続されている。第２チップ２０に接続されたボンディングワイヤＷは、冷却水の流れ方向を紙面左から右に向かう方向とすると、アクティブ領域ＡとボンディングワイヤＷとの接続点が紙面上側に寄るようになっている。   Similarly to the first chip 10, the second chip 20 is disposed on the first heat sink 30 with the collector electrode as a contact surface, and the active region A is electrically connected to the lead frame 80 by the bonding wire W. The bonding wire W connected to the second chip 20 is such that the connection point between the active region A and the bonding wire W is closer to the upper side of the drawing when the flow direction of the cooling water is the direction from the left to the right of the drawing. .

このように、本実施形態における半導体装置１１０では、第１チップ１０のアクティブ領域ＡにおけるボンディングワイヤＷの接続点と、第２チップ２０における接続点とが、冷却水の流れ方向に直交する方向においてずれている。   Thus, in the semiconductor device 110 according to the present embodiment, the connection point of the bonding wire W in the active region A of the first chip 10 and the connection point of the second chip 20 are in a direction orthogonal to the flow direction of the cooling water. It is off.

なお、上記した各実施形態における半導体装置１００は封止樹脂体５０により封止される例について説明したが、本実施形態における半導体装置１１０はケース９０を備え、第１チップ１０、第２チップ２０、第１ヒートシンク３０、リード端子１１，２１、リードフレーム８０、およびこれらの要素の相互接続に供されるボンディングワイヤがケース９０に収容されて成る。リード端子１１，２１、コレクタ端子、エミッタ端子はケース９０から外部に向かって露出している。また、ケース９０の底面であって第１ヒートシンク３０が配置される箇所には穴が開けられており、第１ヒートシンク３０のチップ１０，２０が配置されない一面が外部に露出するようになっている。   In addition, although the semiconductor device 100 in each above-mentioned embodiment demonstrated the example sealed with the sealing resin body 50, the semiconductor device 110 in this embodiment is provided with the case 90, and the 1st chip | tip 10 and the 2nd chip | tip 20 are included. The first heat sink 30, the lead terminals 11 and 21, the lead frame 80, and bonding wires used for interconnection of these elements are accommodated in a case 90. The lead terminals 11, 21, the collector terminal, and the emitter terminal are exposed from the case 90 toward the outside. In addition, a hole is formed in the bottom surface of the case 90 where the first heat sink 30 is disposed, so that one surface of the first heat sink 30 where the chips 10 and 20 are not disposed is exposed to the outside. .

ところで、アクティブ領域ＡにボンディングワイヤＷが点接続されると、その接続点における接触抵抗により発熱する場合がある。本実施形態では、第１チップ１０に接続されたボンディングワイヤＷは、アクティブ領域ＡとボンディングワイヤＷとの接続点が紙面下側に寄るようになっている。このため、第１チップ１０のアクティブ領域Ａにおいては、紙面下側を特許請求の範囲に記載の高温領域に相当する領域とすることができる。また、第２チップ２０に接続されたボンディングワイヤＷは、アクティブ領域ＡとボンディングワイヤＷとの接続点が紙面上側に寄るようになっている。このため、第２チップ２０のアクティブ領域Ａにおいては、紙面上側を特許請求の範囲に記載の高温領域に相当する領域とすることができる。   By the way, when the bonding wire W is point-connected to the active region A, heat may be generated due to contact resistance at the connection point. In this embodiment, the bonding wire W connected to the first chip 10 is such that the connection point between the active region A and the bonding wire W is closer to the lower side of the drawing. For this reason, in the active area A of the first chip 10, the lower side in the drawing can be set as an area corresponding to the high temperature area described in the claims. Further, the bonding wire W connected to the second chip 20 is configured such that the connection point between the active region A and the bonding wire W is closer to the upper side of the drawing. For this reason, in the active area A of the second chip 20, the upper side of the drawing can be set as an area corresponding to the high temperature area described in the claims.

このように、第１チップ１０と第２チップ２０とで、アクティブ領域Ａ上のボンディングワイヤＷの接続点に偏りをもたせることによって、アクティブ領域Ａの面内に、高温領域と、高温領域よりも温度の低い低温領域を形成することができる。本実施形態では、第１チップ１０と第２チップとで、ボンディングワイヤＷの接続点を冷却水の流れ方向に直交する方向においてずらしているので、第１チップ１０と第２チップ２０の各々の高温領域が異なる位置に形成される。このため、第２チップ２０の高温領域には、十分な受熱容量を残した冷却水が流れることになるから、第１チップ１０および第２チップ２０が冷却水の流れ方向に並んで配置された場合であっても、第２チップ２０の冷却を行うことができる。   In this way, the first chip 10 and the second chip 20 are biased at the connection points of the bonding wires W on the active region A, so that the high temperature region and the high temperature region are within the plane of the active region A. A low temperature region having a low temperature can be formed. In this embodiment, since the connection point of the bonding wire W is shifted in the direction orthogonal to the flow direction of the cooling water between the first chip 10 and the second chip, each of the first chip 10 and the second chip 20 High temperature regions are formed at different positions. For this reason, since the cooling water leaving a sufficient heat receiving capacity flows in the high temperature region of the second chip 20, the first chip 10 and the second chip 20 are arranged side by side in the flow direction of the cooling water. Even in this case, the second chip 20 can be cooled.

なお、ボンディングワイヤＷの構成材料や接続点における接触面積によっては、接触抵抗による発熱量を、ボンディングワイヤＷを経由しての放熱量が上回る場合がある。この場合は、ボンディングワイヤＷの接続点近傍が低温領域となる。この場合でも、第１チップ１０と第２チップ２０の各々の高温領域が異なる位置に形成されることになるので、第１チップ１０および第２チップ２０が冷却水の流れ方向に並んで配置された場合であっても、第２チップ２０の冷却を行うことができる。   Depending on the constituent material of the bonding wire W and the contact area at the connection point, the amount of heat generated by the contact resistance may exceed the amount of heat generated by the contact resistance. In this case, the vicinity of the connection point of the bonding wire W is a low temperature region. Even in this case, since the high temperature regions of the first chip 10 and the second chip 20 are formed at different positions, the first chip 10 and the second chip 20 are arranged side by side in the flow direction of the cooling water. Even in this case, the second chip 20 can be cooled.

（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。 (Other embodiments)
The preferred embodiments of the present invention have been described above. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention.

上記した第１実施形態において、ダイオード領域Ｃがストライプ状に形成される例を示したが、単位面積当たりのＩＧＢＴ領域Ｂの占める面積をアクティブ領域Ａ内で変化させるように構成されていれば、アクティブ領域Ａ内に高温領域と低温領域を生じさせることができるので、ダイオード領域Ｃの形状が必ずしもストライプ状である必要はない。例えばダイオード領域Ｃがドット状に分散配置されたような形態であっても良い。   In the first embodiment described above, an example in which the diode region C is formed in a stripe shape is shown. However, if the area occupied by the IGBT region B per unit area is changed in the active region A, Since a high temperature region and a low temperature region can be generated in the active region A, the shape of the diode region C does not necessarily have to be a stripe shape. For example, the diode regions C may be arranged in a dot-like manner.

また、上記した第２実施形態において、セルがストライプ状に形成される例を示したが、単位面積当たりのセルの数である、セルの形成密度がアクティブ領域Ａの面内で形成されていればよく、セルの形状はストライプに限定されない。   In the second embodiment described above, an example is shown in which cells are formed in stripes. However, the cell formation density, which is the number of cells per unit area, may be formed within the plane of the active region A. The cell shape is not limited to stripes.

また、上記した第３実施形態において、ターミナル６１，６２の形状として、略直方体である例を示したが、円柱状であってもよいし、その他の柱状の形状であっても良い。   In the above-described third embodiment, an example of a substantially rectangular parallelepiped has been shown as the shape of the terminals 61 and 62, but it may be a columnar shape or other columnar shape.

また、各実施形態に記載した高温領域と低温領域の形成方法について、それぞれ組み合わせて実施することができる。例えば、第１実施形態においてＩＧＢＴ領域Ｂに占める面積が相対的に小さい低温領域上に、第３実施形態に記載したターミナル６１，２を偏って配置することにより、高温領域と低温領域のコントラストをさらに強調することができる。   Moreover, it can implement in combination about the formation method of the high temperature area | region and low temperature area | region described in each embodiment, respectively. For example, by contrasting the terminals 61 and 2 described in the third embodiment on a low temperature region that occupies a relatively small area in the IGBT region B in the first embodiment, the contrast between the high temperature region and the low temperature region can be increased. Further emphasis can be made.

なお、第１実施形態においてＩＧＢＴ領域Ｂに占める面積が相対的に大きい高温領域上に接続点が形成されるように第４実施形態に記載のボンディングワイヤＷを形成するようにしても、高温領域と低温領域のコントラストをさらに強調することができる。さらに、第２実施形態におけるセルの形成密度が粗とされた低温領域上に、第３実施形態に記載したターミナル６１，６２を偏って配置することにより、高温領域と低温領域のコントラストをさらに強調することができる。また、第２実施形態におけるセルの形成密度が密とされた高温領域上に接続点が形成されるように第４実施形態に記載のボンディングワイヤＷを形成するようにしても、高温領域と低温領域のコントラストをさらに強調することができる。   In the first embodiment, the bonding wire W described in the fourth embodiment may be formed so that the connection point is formed on the high temperature region that occupies a relatively large area in the IGBT region B. The contrast in the low temperature region can be further enhanced. Furthermore, by contrasting the terminals 61 and 62 described in the third embodiment on the low temperature region in which the cell formation density in the second embodiment is rough, the contrast between the high temperature region and the low temperature region is further enhanced. can do. Further, even when the bonding wire W described in the fourth embodiment is formed so that the connection point is formed on the high temperature region where the cell formation density in the second embodiment is dense, the high temperature region and the low temperature The contrast of the area can be further enhanced.

また、第１チップ１０と第２チップ２０とで、高温領域と低温領域の形成方法が異なってもよい。例えば、第１チップ１０にあっては、第２実施形態のようにセルの形成密度の粗密によってアクティブ領域Ａに温度分布を形成し、第２チップ２０にあっては、第３実施形態のようにターミナル６２の配置によってアクティブ領域Ａに温度分布を形成するようにしても良い。   Moreover, the formation method of the high temperature region and the low temperature region may be different between the first chip 10 and the second chip 20. For example, in the first chip 10, the temperature distribution is formed in the active region A by the density of the cell formation density as in the second embodiment, and in the second chip 20 as in the third embodiment. In addition, a temperature distribution may be formed in the active region A by arranging the terminals 62.

なお、上記した各実施形態および変形例では、冷却媒体として冷却水を例に説明したが、流体であれば良く水であることに限定されない。例えば、水以外の冷媒を採用しても良いし、空冷式にあっては空気であってもよい。   In each of the above-described embodiments and modifications, the cooling water is described as an example of the cooling medium. However, the cooling medium is not limited to water as long as it is a fluid. For example, a refrigerant other than water may be employed, or air in the case of an air cooling type.

１０…第１チップ（第１発熱素子），２０…第２チップ（第２発熱素子），３０…第１ヒートシンク，４０…第２ヒートシンク，Ａ…アクティブ領域，１０ｇ…パッド，２０ｇ…パッド DESCRIPTION OF SYMBOLS 10 ... 1st chip | tip (1st heat generating element), 20 ... 2nd chip | tip (2nd heat generating element), 30 ... 1st heat sink, 40 ... 2nd heat sink, A ... Active area | region, 10g ... pad, 20g ... pad

Claims (8)

第１発熱素子（１０）と、第２発熱素子（２０）と、を少なくとも含み、並列接続された複数の発熱素子と、
前記発熱素子が載置されるヒートシンク（３０）と、
前記発熱素子に対して個別に設けられたリード端子（１１，２１）と、
を備え、
前記第１発熱素子および前記第２発熱素子が、前記ヒートシンクの一面上において、冷却媒体の流れ方向に沿って互いに並んで配置されるとともに、
前記冷却媒体の流れ方向の投影視において、前記第１発熱素子及び前記第２発熱素子は少なくとも一部が重なって配置されており、
前記第１発熱素子および前記第２発熱素子にそれぞれ形成され、前記発熱素子に駆動信号を入力するためのパッド（１０ｇ，２０ｇ）が、それぞれの前記パッドの形成面において、該パッドの形成面に連なる側面のうち、前記冷却媒体の流れ方向に直交する方向において互いに同じ側の前記側面に隣接して形成され、
前記リード端子は、対応する前記パッドに接続され、
前記第１発熱素子および前記第２発熱素子における前記パッドの形成面とは反対の主面に形成された電極が、前記ヒートシンクに電気的にそれぞれ接続され、
前記発熱素子は、前記発熱素子の熱源となるアクティブ領域（Ａ）において、相対的に高温となる高温領域と、前記高温領域よりも温度が低い低温領域と、を有し、
前記第１発熱素子と前記第２発熱素子における各々の高温領域は、前記冷却媒体の流れ方向に直交する方向において、互いに異なる位置に形成されることを特徴とする半導体装置。 A first heating element (10), a second heating element (20), at least seen including a plurality of heating elements connected in parallel,
A heat sink (30) on which the heating element is placed;
Lead terminals (11, 21) individually provided for the heating elements;
With
The first heat generating element and the second heat generating element are arranged side by side along the flow direction of the cooling medium on one surface of the heat sink,
In the projection view of the flow direction of the cooling medium, the first heat generating element and the second heat generating element are arranged to overlap at least partially,
Pads (10g, 20g) formed on the first heat generating element and the second heat generating element, respectively, for inputting a drive signal to the heat generating element are formed on the pad forming surface. Of the continuous side surfaces, formed adjacent to the side surfaces on the same side in the direction perpendicular to the flow direction of the cooling medium,
The lead terminal is connected to the corresponding pad,
The electrodes formed on the main surface opposite to the pad forming surface of the first heating element and the second heating element are electrically connected to the heat sink, respectively.
In the active region (A) serving as a heat source of the heat generating element, the heat generating element has a high temperature region that is relatively high temperature, and a low temperature region that is lower in temperature than the high temperature region,
The high temperature regions of the first heat generating element and the second heat generating element are formed at different positions in a direction orthogonal to the flow direction of the cooling medium. 前記第２発熱素子は、前記第１発熱素子と外形が同一の寸法で形成されており、
前記第１発熱素子および前記第２発熱素子の前記パッドが、前記流れ方向に沿った同一直線上に形成され、
前記リード端子は、前記流れ方向に直交する方向に延設され、ボンディングワイヤを介して対応する前記パッドに接続されている請求項１に記載の半導体装置。 The second heat generating element has the same outer shape as the first heat generating element,
The pads of the first heating element and the second heating element are formed on the same straight line along the flow direction;
The semiconductor device according to claim 1, wherein the lead terminal extends in a direction orthogonal to the flow direction and is connected to the corresponding pad via a bonding wire . 前記発熱素子のうち少なくとも１つは、素子として互いに異なる機能を有する第１領域と第２領域とが共存し、
駆動時における前記第１領域の発熱量が第２領域に比較して大きいとするとき、
前記高温領域は、単位面積当たりの前記第１領域が占める面積が相対的に大きい領域であり、
前記低温領域は、単位面積当たりの前記第１領域が占める面積が相対的に小さい領域であることを特徴とする請求項１又は請求項２に記載の半導体装置。 At least one of the heat generating elements includes a first region and a second region having different functions as an element,
When the amount of heat generated in the first region during driving is larger than that in the second region,
The high temperature region is a region having a relatively large area occupied by the first region per unit area,
The low temperature region, the semiconductor device according to claim 1 or claim 2 wherein the area of the first region occupied per unit area is characterized by a relatively small area. 前記発熱素子は、逆導通絶縁ゲートバイポーラトランジスタであって、前記第１領域は絶縁ゲートバイポーラトランジスタが形成された領域であり、前記第２領域は還流ダイオードが形成された領域であることを特徴とする請求項３に記載の半導体装置。 The heating element is a reverse conducting insulated gate bipolar transistor, wherein the first region is a region where an insulated gate bipolar transistor is formed, and the second region is a region where a free-wheeling diode is formed. The semiconductor device according to claim 3 . 前記発熱素子のうち少なくとも１つは、各々が素子としての機能を有するセルを複数有し、前記セルの単位面積当たりの数である形成密度の粗密によって、前記高温領域と前記低温領域とが形成されることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。 At least one of the heating elements has a plurality of cells each having a function as an element, and the high temperature region and the low temperature region are formed by density of formation density which is the number per unit area of the cell. The semiconductor device according to claim 1 , wherein the semiconductor device is formed. さらに、前記アクティブ領域の熱の放熱に寄与するターミナル（６１，６２）を備え、
前記発熱素子のうち少なくとも１つは、前記ヒートシンクとの接触面とは反対の主面のうち前記アクティブ領域の一部に前記ターミナルが対向配置され、
前記低温領域は、前記ターミナルに起因する放熱によって前記アクティブ領域上に形成されることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。 Furthermore, a terminal (61, 62) that contributes to heat dissipation of the active region is provided,
At least one of the heat generating elements is disposed such that the terminal is opposed to a part of the active region of the main surface opposite to the contact surface with the heat sink,
The semiconductor device according to claim 1 , wherein the low-temperature region is formed on the active region by heat dissipation caused by the terminal. 前記ターミナルは、前記発熱素子の主面に直交する面に、放熱面積を増大させるためのフィン（６１ａ，６２ａ）を有することを特徴とする請求項６に記載の半導体装置。 The semiconductor device according to claim 6 , wherein the terminal has fins (61 a, 62 a) for increasing a heat radiation area on a surface orthogonal to the main surface of the heat generating element. さらに、前記発熱素子の出力電流を取り出すための出力ボンディングワイヤ（Ｗ）を備え、
前記発熱素子のうち少なくとも１つは、前記出力ボンディングワイヤが前記アクティブ領域上の接続点に電気的に接続されることにより、前記接続点が前記高温領域あるいは前記低温領域となることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。 Furthermore, an output bonding wire (W) for taking out the output current of the heating element is provided,
At least one of the heat generating elements is characterized in that the output bonding wire is electrically connected to a connection point on the active region, so that the connection point becomes the high temperature region or the low temperature region. The semiconductor device according to claim 1 .
JP2015130168A 2015-06-29 2015-06-29 Semiconductor device Active JP6421709B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2015130168A JP6421709B2 (en) 2015-06-29 2015-06-29 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015130168A JP6421709B2 (en) 2015-06-29 2015-06-29 Semiconductor device

Publications (2)

Publication Number Publication Date
JP2017017105A JP2017017105A (en) 2017-01-19
JP6421709B2 true JP6421709B2 (en) 2018-11-14

Family

ID=57829363

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015130168A Active JP6421709B2 (en) 2015-06-29 2015-06-29 Semiconductor device

Country Status (1)

Country Link
JP (1) JP6421709B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7359642B2 (en) 2019-10-25 2023-10-11 株式会社日立製作所 power semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0427145A (en) * 1990-05-22 1992-01-30 Seiko Epson Corp Semiconductor device
JP2006066704A (en) * 2004-08-27 2006-03-09 Toyota Motor Corp Semiconductor device
JP4632199B2 (en) * 2005-02-09 2011-02-16 セイコーインスツル株式会社 Semiconductor device, method for manufacturing the same, and method for mounting semiconductor chip
JP5120604B2 (en) * 2007-05-22 2013-01-16 アイシン・エィ・ダブリュ株式会社 Semiconductor module and inverter device
EP2908338A4 (en) * 2012-10-15 2016-07-13 Fuji Electric Co Ltd Semiconductor device
JP5966979B2 (en) * 2013-03-14 2016-08-10 株式会社デンソー Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
JP2017017105A (en) 2017-01-19

Similar Documents

Publication Publication Date Title
US9059334B2 (en) Power semiconductor module and method of manufacturing the same
US7514780B2 (en) Power semiconductor device
US8363403B2 (en) Semiconductor device accommodating semiconductor module with heat radiation structure
JP6217756B2 (en) Semiconductor module
US11515292B2 (en) Semiconductor device
JPWO2015064197A1 (en) Semiconductor module
JP7447979B2 (en) semiconductor equipment
JP7428018B2 (en) semiconductor module
JP2019033226A (en) Semiconductor device
JP2009124082A (en) Semiconductor device for power
JPWO2021002132A1 (en) Circuit structure of semiconductor module
US11239131B2 (en) Semiconductor module
JP7428017B2 (en) semiconductor module
JP6421709B2 (en) Semiconductor device
JP7106981B2 (en) Reverse conducting semiconductor device
WO2022059251A1 (en) Semiconductor device
US11688722B2 (en) Semiconductor device
JP5402778B2 (en) Semiconductor device provided with semiconductor module
US10964630B2 (en) Semiconductor device having a conductor plate and semiconductor elements
JP2022162192A (en) Semiconductor device and semiconductor module using the same
JP2005268496A (en) Semiconductor device
JP2020202250A (en) Semiconductor device
US11270970B2 (en) Semiconductor device
WO2022219930A1 (en) Semiconductor device and semiconductor module
JP2017199830A (en) Power module

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170907

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180525

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180529

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180724

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180918

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181001

R151 Written notification of patent or utility model registration

Ref document number: 6421709

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250