JP6371149B2 - 電流センサ及び電流センサの製造方法 - Google Patents

Description

本発明は、導体を流れる電流の変化を高感度に検出可能な電流センサ及び電流センサの製造方法に関する。

従来の電流センサは、Ｕ字状の湾曲導体に制御電流を供給し、その湾曲導体の周囲に生じる電流磁界の変化をホール素子によって検出していた（例えば、特許文献１参照）。また、従来の電流センサは、ホール素子の替わりに巨大磁気抵抗効果（ＧｉａｎｔＭａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ−ｅｆｆｅｃｔ）を発現する巨大磁気抵抗効果素子（以下、ＧＭＲ素子）を用いて、電流を検出していた（例えば、特許文献２参照）。
［特許文献１］ 特公平７−１２３０９０号公報
［特許文献２］ 特開２００７−１０１２５２号公報
［特許文献３］ 特開２０１４−６１２７号公報

しかしながら、ホール素子もしくはＧＭＲ素子を用いた従来の電流センサは、微小で精密な電流値測定ができない。ホール素子及びＧＭＲ素子は、その構造上、十分に小型化することができない。

本発明の第１の態様においては、検出電流が入力される電流入力端子と、検出電流を出力する電流出力端子と、電流入力端子に入力された検出電流が流れ、磁化が第１の方向に固定された第１のピンド層と、第１のピンド層上に形成された第１のトンネル層と、第１のトンネル層上に形成され、磁化の方向が、検出電流によって生じる磁場により変化する第１のフリー層と、第１のピンド層に電気的に接続されるトンネル接合部とを備えた電流センサを提供する。

本発明の第２の態様においては、検出電流が入力される電流入力端子と検出電流を出力する電流出力端子とが形成されたピンド層と、互いに離間して、ピンド層上に形成された第１のトンネル層及びトンネル接合部と、第１のトンネル層上に形成され、磁化の方向が、検出電流によって生じる磁場により変化する第１のフリー層とを備えた電流センサを提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

磁気抵抗効果素子１の構成の一例を示す。 磁気抵抗効果素子１の状態の一例を示す。 磁気抵抗効果素子１の状態の一例を示す。 磁気抵抗効果素子１の膜面に平行方向の抵抗値と外部磁場との関係を示す。 実施形態１に係る電流センサ１００を示す。 実施形態１に係る電流センサ１００のＡ断面図を示す。 実施形態１に係る電流センサ１００のＢ断面図を示す。 実施形態１に係る電流センサ１００のＣ断面図を示す。 実施形態１に係る電流センサ１００のＡ断面図を示す。 実施形態１に係る電流センサ１００のＢ断面図を示す。 実施形態１に係る電流センサ１００のＣ断面図を示す。 実施形態１に係る電流センサ１００の回路概念図を示す。 検出電流が流れたときにフリー層４０にかかる磁場を示す模式図である。 実施形態２に係る電流センサ１００を示す。 実施形態２に係る電流センサ１００のＡ断面図を示す。 実施形態２に係る電流センサ１００のＢ断面図を示す。 実施形態２に係る電流センサ１００のＣ断面図を示す。 実施形態３に係る電流センサ１００を示す。 実施形態３に係る電流センサ１００のＡ断面図を示す。 実施形態３に係る電流センサ１００のＢ断面図を示す。 実施形態３に係る電流センサ１００のＣ断面図を示す。 実施形態３に係る電流センサ１００のＤ断面図を示す。 実施形態３に係る電流センサ１００の回路概念図を示す。 ピンド層２０が形成された基板９０を示す。 ピンド層２０の磁化を固定する工程を示す。 ピンド層２０上にトンネル層３０を形成する工程を示す。 電流センサ１００の素子分離工程を示す。 ＴＭＲ素子をパターニングする工程を示す。 第２の絶縁膜９２を堆積させる工程を示す。 上部配線層６０が形成された電流センサ１００を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、磁気抵抗効果素子１の構成の一例を示す。磁気抵抗効果素子１は、ピンド層２０、トンネル層３０及びフリー層４０を備える。磁気抵抗効果素子１は、ピンド層２０とフリー層４０との相対的な磁化の角度によって抵抗値が変化する。抵抗値の変化とは、磁気抵抗効果素子１の膜面に水平方向の抵抗値、及び膜面に垂直方向の抵抗値の少なくとも一方の変化を指す。本例の磁気抵抗効果素子１は、Ｘ軸の方向に１ｕｍ、Ｙ軸の方向に１０ｕｍの矩形形状を有する。矢印は、磁化の方向を指す。

ピンド層２０は、磁化が予め定められた方向に固定されている磁性材料からなる。ピンド層２０は、Ｃｏ、Ｆｅ、Ｎｉ等の材料の組み合わせにより形成される。例えば、ピンド層２０の磁化は、磁気抵抗効果の膜を形成した後、磁場中での熱処理（アニール処理）によりｘ軸方向に固定される。磁気抵抗効果の膜とは、外部磁場等により電気抵抗が変化する膜を指す。

トンネル層３０は、薄膜の絶縁体である。トンネル層３０は、ピンド層２０上に形成される。例えば、磁気抵抗効果素子１が、トンネル磁気抵抗（ＴＭＲ：Ｔｕｎｎｅｌ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔａｎｃｅ）素子の場合、トンネル層３０は、Ａｌ_２Ｏ_３、ＭｇＯ等で形成される。ＴＭＲ素子とは、磁性体薄膜の間に極薄の絶縁膜を挟んだ素子を指す。ＴＭＲ素子では、絶縁膜の両端の磁性体薄膜の磁化の向きによって、絶縁膜の抵抗が変化する。

フリー層４０は、外部磁場に応じて磁化の向きが変化する磁性体である。例えば、フリー層４０は、Ｃｏ、Ｆｅ、Ｎｉ等の材料の組み合わせにより形成される軟磁性材料である。フリー層４０は、トンネル層３０上に形成される。

図２は、磁気抵抗効果素子１の状態の一例を示す。本例の磁気抵抗効果素子１は、フリー層４０の磁化容易軸がピンド層２０の磁化の向きと直交する方向に誘導された状態を示す。磁化容易軸とは、結晶磁気異方性を持つ磁性体において、磁化され易い結晶方位を指す。

図３は、磁気抵抗効果素子１の状態の一例を示す。本例の磁気抵抗効果素子１は、フリー層４０の磁化がｙ軸方向に誘導された状態を示す。つまり、フリー層４０の磁化の向きは、ピンド層２０の磁化の向きと直交する。フリー層４０の磁化の向きは、ピンド層２０に流れる電流により生じる磁場によって変化する。

図４は、磁気抵抗効果素子１の膜面に平行方向の抵抗値と外部磁場との関係を示す。縦軸は磁気抵抗効果素子１の抵抗値、横軸は外部磁場の強度を示す。外部磁場の向きは、ピンド層２０の固定された磁化の向きを正として示す。

外部磁場無しの状態では、ピンド層２０とフリー層４０の磁化は直交している。正の向きに弱い外部磁場を印加した場合、フリー層４０の磁化がピンド層２０の磁化の向きに揃う方向に動く。磁化の向きが揃う場合、磁化が不規則に並んでいる場合よりも、磁化の電子に対する影響が小さくなり、磁気抵抗効果素子１の抵抗値が減少する。外部磁場の大きさが一定以上になると、フリー層４０の磁化はピンド層２０の磁化の向きと揃う。磁化の向きが揃うと、磁気抵抗効果素子１の抵抗値は飽和する。

負の向きに弱い外部磁場を印加した場合、フリー層４０の磁化がピンド層２０の磁化の向きと逆方向に動き、磁気抵抗効果素子１の抵抗値が上昇する。外部磁場の大きさが一定以上になると、フリー層４０の磁化がピンド層２０の磁化の向きと逆方向に向く。磁化の向きが逆方向を向くと、磁気抵抗効果素子１の抵抗値は飽和する。しかし、さらに強い外部磁場を印加すると、固定されていたピンド層２０の磁化が負の向きを向き始める。即ち、磁化の向きが揃う方向になるため、磁気抵抗効果素子１の抵抗値が減少する。

以上の通り、ピンド層２０の磁化の向きを感度軸としてとることにより、磁気抵抗効果素子１の抵抗値が線形に変化する。但し、抵抗値を線形に変化させるには、外部磁場の絶対値が予め定められた値よりも小さいことが必要である。

＜実施形態１＞
実施形態１の電流センサ１００について図５から図９を用いて説明する。図５は、電流センサ１００を上面から見た配置図である。図６Ａから図６Ｃ及び図７Ａから図７Ｃは、点線Ａ−Ａ'、点線Ｂ−Ｂ'、点線Ｃ−Ｃ'における電流センサ１００の断面図である。

電流センサ１００は、電流入力端子７０、電流出力端子７５、ピンド層２０、第１のトンネル層３１、第１のフリー層４１、トンネル接合部３５及び抵抗検出回路８５を備える。ピンド層２０には、第１のピンド層２１、中間層２５、入力側ピンド層２６及び出力側ピンド層２７が含まれる。電流センサ１００は、電流入力端子７０に入力され、電流出力端子７５から出力される検出電流を検出する。

図６Ａは、図５で示した点線Ａ−Ａ'における電流センサ１００の各断面図を示す。Ａ断面は、第１のピンド層２１、トンネル接合部３５、中間層２５、第１のトンネル層３１、及び第１のフリー層４１の断面に相当する。第１のトンネル層３１、第１のフリー層４１、第１のカバー層５１及び第１の上部配線層６１は、トンネル接合部３５及び第２の上部配線層６２と互いに離間して配置される。

トンネル接合部３５は、出力側ピンド層２７上に形成される。トンネル接合部３５は、第１のピンド層２１に電気的に接続される。トンネル接合部３５は、検出電流が第２の上部配線層６２側に流れるのを防止する。

図６Ｂは、図５で示した点線Ｂ−Ｂ'における電流センサ１００の断面図を示す。Ｂ断面は、第１の上部配線層６１及び入力側ピンド層２６の断面に相当する。第１の上部配線層６１は、入力側ピンド層２６と離間して形成される。

図６Ｃは、図５で示した点線Ｃ−Ｃ'における電流センサ１００の断面図を示す。Ｃ断面は、第１のピンド層２１、第１のトンネル層３１、第１のフリー層４１、第１のカバー層５１及び第１の上部配線層６１の断面図に相当する。第１のピンド層２１、第１のトンネル層３１、第１のフリー層４１、第１のカバー層５１及び第１の上部配線層６１の各層は、この順に積層して形成される。なお、第１のピンド層２１の幅は、第１のトンネル層３１、第１のフリー層４１及び第１のカバー層５１の各々の幅より大きくてもよい。第１のピンド層２１の幅とは、検出電流の流れる方向と垂直な方向の第１のピンド層２１の厚さを指す。第２のピンド層２２の幅についても同様である。

図７Ａは、図５で示した点線Ａ−Ａ'における電流センサ１００の断面図を示す。図７Ａは、トンネル接合部３５の一例を示す。本例のトンネル接合部３５は、第２のピンド層２２、第２のトンネル層３２、第２のフリー層４２及び第２のカバー層５２を有する。第２のピンド層２２は、第１のピンド層２１と直列に設けられ、検出電流が流れる。図７Ｂは、図５で示した点線Ｂ−Ｂ'における電流センサ１００の断面図を示す。図７Ｃは、図５で示した点線Ｃ−Ｃ'における電流センサ１００の断面図を示す。図７Ｂ及び図７Ｃは、図６Ｂ及び図６Ｃとそれぞれ同一である。次に、図５に示された電流センサ１００について、図７Ａから図７Ｃの断面図を参照して説明する。

電流入力端子７０は、入力側ピンド層２６に電気的に接続される。本例の電流入力端子７０は、入力側ピンド層２６上に形成される。電流入力端子７０と入力側ピンド層２６との間の接触抵抗は、電圧ドロップが無視できる程度に小さい。

入力側ピンド層２６は、一端が電流入力端子７０に接続され、他端が第１のピンド層２１に接続される。入力側ピンド層２６には、電流入力端子７０に入力された検出電流が流れる。本例の入力側ピンド層２６は、中央で直角に曲がった形状を有する。入力側ピンド層２６の形状は、本例の形状に限られずレイアウトに応じて適宜変更されてよい。

第１のピンド層２１は、入力側ピンド層２６と同一の材料で形成され、磁化が予め定められた方向に固定される。第１のピンド層２１は、入力側ピンド層２６と一体に形成されてよい。第１のピンド層２１は、上部に第１のトンネル層３１が形成される点で入力側ピンド層２６と異なる。

中間層２５は、第１のピンド層２１と第２のピンド層２２とを接続し、検出電流が流れる。本例の中間層２５は、ピンド層２０と同一の材料で形成される。なお、中間層２５は、第１のピンド層２１と第２のピンド層２２とを接続可能な材料であれば、ピンド層２０と同一の材料に限られない。

第２のピンド層２２は、出力側ピンド層２７と同一の材料で形成され、磁化が予め定められた方向に固定される。第２のピンド層２２は、出力側ピンド層２７と一体に形成されてよい。第２のピンド層２２は、上部に第２のトンネル層３２が形成される点で出力側ピンド層２７と異なる。

出力側ピンド層２７は、一端が第２のピンド層２２に接続されて、他端が電流出力端子７５に接続される。出力側ピンド層２７は、第２のピンド層２２から入力された検出電流を、電流出力端子７５に出力する。本例の出力側ピンド層２７は、中央で直角に曲がった形状を有する。出力側ピンド層２７の形状は、本例の形状に限られずレイアウトに応じて適宜変更されてよい。なお、第１のピンド層２１、第２のピンド層２２、中間層２５、入力側ピンド層２６及び出力側ピンド層２７は、ピンド層２０として一体に形成されてよい。

電流出力端子７５は、出力側ピンド層２７の端部に接続される。本例の電流出力端子７５は、出力側ピンド層２７上に形成される。電流出力端子７５は、出力側ピンド層２７から出力された検出電流を出力する。なお、電流入力端子７０と電流出力端子７５は、入力側ピンド層２６及び出力側ピンド層２７に直接形成されてもよく、トンネル層、フリー層、カバー層を積層した上に形成してもよい。

第１のトンネル層３１は、第１のピンド層２１上に形成される。第１のトンネル層３１は、第１のピンド層２１に流れる検出電流が第１の上部配線層６１側に流れるのを防止する。本例の第１のトンネル層３１は、第１のピンド層２１と膜面の断面形状が同一である。第１のトンネル層３１は、第１のピンド層２１と膜面の断面形状が異なってよい。

第１のフリー層４１は、第１のトンネル層３１上に形成される。第１のフリー層４１は、第１のピンド層２１に流れる検出電流により生じる磁場により、磁化の方向が変化する。本例の第１のフリー層４１は、第１のトンネル層３１と膜面の断面形状が同一である。

第１のカバー層５１は、第１のフリー層４１の上部を保護する。第１のカバー層５１は、第１のフリー層４１上に連続して形成される。第１のカバー層５１は、抵抗値の小さな材料で形成されるのが好ましい。

第２のトンネル層３２は、第２のピンド層２２上に形成される。第２のトンネル層３２は、第２のピンド層２２に流れる検出電流が第２の上部配線層６２側に流れるのを防止する。本例の第２のトンネル層３２は、第２のピンド層２２と膜面の断面形状が同一である。第２のトンネル層３２は、第２のピンド層２２と異なる断面形状を有してよい。

第２のフリー層４２は、第２のトンネル層３２上に形成される。第２のフリー層４２は、第２のピンド層２２に流れる検出電流により生じる磁場により、磁化の方向が変化する。本例の第２のフリー層４２は、第２のトンネル層３２と膜面の断面形状が同一である。

第２のカバー層５２は、第２のフリー層４２の上部を保護する。第２のカバー層５２は、第２のフリー層４２上に連続して形成される。第２のカバー層５２は、抵抗値の小さな材料で形成されるのが好ましい。

第１の上部配線層６１は、抵抗検出回路８５と接続される第１の外部接続端子７１を備える。第１の上部配線層６１は、第１のピンド層２１と離間して形成される。離間とは、各層の間に空間を有することを指す。また、空間の代わりに、絶縁膜等の非磁性体層を備えてもよい。

第２の上部配線層６２は、抵抗検出回路８５と接続される第２の外部接続端子７２を備える。第２の上部配線層６２は、第２のピンド層２２と離間して形成される。

抵抗検出回路８５は、電圧計ＶＭ１、電流計ＩＭ及び定電流源ＩＳを備える。抵抗検出回路８５は、第１の外部接続端子７１及び第２の外部接続端子７２に接続される。定電流源ＩＳは、測定用の一定電流を流す。抵抗検出回路８５は、電圧計ＶＭ１及び電流計ＩＭを用いて抵抗値を検出する。

図８は、実施形態１の電流センサ１００の回路概念図である。電流センサ１００の回路図は、第１のセンサ抵抗（ＴＭＲ１）、第２のセンサ抵抗（ＴＭＲ２）、中間層抵抗（ＲＰＣ）、第１の配線抵抗（ＲＰ１）及び第２の配線抵抗（ＲＰ２）を用いて簡略的に表されている。ＴＭＲ１は、第１のピンド層２１から第１のフリー層４１までの層間の第１のセンサ抵抗を示す。ＴＭＲ２は、第２のピンド層２２から第２のフリー層４２までの層間の第２のセンサ抵抗を示す。ＲＰＣは、中間層２５の抵抗を示す。ＲＰ１は、電流入力端子７０から第１のピンド層２１までの配線抵抗を示す。ＲＰ２は、第２のピンド層２２から電流出力端子７５までの配線抵抗を示す。ＴＭＲ１は、ＲＰ１とＲＰＣとの間に接続される。ＴＭＲ２は、ＲＰ２とＲＰＣとの間に接続される。電流入力端子７０及び電流出力端子７５は、入力電流回路８０に接続される。

入力電流回路８０は、電流Ｉｉｎを検出電流として電流入力端子７０に入力する。検出電流は、直列に接続されたＲＰ１、ＲＰＣ及びＲＰ２を流れる。検出電流は、電流出力端子７５から入力電流回路８０に戻る。

抵抗検出回路８５は、第１のフリー層４１と第２のフリー層４２との間の抵抗値を検出することにより、検出電流を検出する。第１のフリー層４１と第２のフリー層４２との間の抵抗値とは、ＴＭＲ１とＲＰＣとＴＭＲ２との抵抗値の和を指す。抵抗検出回路８５は、電流Ｉｍを測定用の電流として第１の外部接続端子７１に入力する。測定用の電流は、直列に接続されたＴＭＲ１、ＲＰＣ及びＴＭＲ２を流れる。測定用の電流は、第２の外部接続端子７２から抵抗検出回路８５に戻る。

本例のＴＭＲ１及びＴＭＲ２はそれぞれ数ｋΩ程度であり、ＲＰＣは数Ωである。そのため、ＴＭＲ１及びＴＭＲ２における電圧ドロップと比較して、中間層２５のＲＰＣにおける電圧ドロップを無視できる。よって、電流センサ１００は、図８に示した回路概念図を用いて、検出電流の電流値を測定できる。また、ＴＭＲ１及びＴＭＲ２には、検出電流が流れないので、精確に電流を検出できる。

抵抗検出回路８５の検出する抵抗値は、下記の式で求められる。
ＴＭＲ１＋ＴＭＲ２＝ＶＭ１／ＩＭ
但し、
ＲＰＣ＜＜ＴＭＲ１＋ＴＭＲ２
Ｉｉｎ＊ＲＰＣ＜＜ＶＭ
ここで、ＶＭ１は、電圧計ＶＭ１が計測した電圧値であり、ＩＭは、電流計ＩＭが計測した電流値である。ＶＭは、第１の外部接続端子７１と第２の外部接続端子７２との間の電圧値である。本例では、ＶＭ＝ＶＭ１となる。

図９は、検出電流が流れたときにフリー層４０にかかる磁場を示す模式図である。図９は図７ＣのＣ断面を示す。点線は、第１のピンド層２１に流れる検出電流により生じる磁場を示す。

第１のピンド層２１に検出電流が流れると、右ねじの法則に従って第１のピンド層２１の周りに磁場が発生する。第１のピンド層２１の中心点に大きさＩの線電流が流れていると考える。第１のピンド層２１に流れる線電流を中心とした半径ｒの位置に発生する磁場Ｂの大きさは、下記の式（１）により表される。
Ｂ＝（４π＊μ_０＊Ｉ）／（２＊ｒ）・・・式（１）
ここで、μ_０は、真空の透磁率を示す。

本例の第１のピンド層２１、第１のトンネル層３１、第１のフリー層４１及び第１のカバー層５１は、それぞれ数十オングストローム程度の厚みである。例えば、検出電流の大きさを１μＡ、第１のピンド層２１から第１のフリー層４１までの平均的な距離を５０オングストローム（５ｎｍ）とする。この場合、式（１）を用いると、その地点にできる磁場Ｂの大きさは、下記の通りとなる。
Ｂ＝（４＊３．１４＊１０^−７＊１μＡ）／（２＊５ｎｍ）
＝１２６μＴ

このオーダの磁場の大きさがあれば、電流センサ１００自身のノイズや抵抗検出回路８５のノイズよりも大きなセンサ信号出力が得られる。即ち、検出電流により生じる磁場に応じて、第１のフリー層４１の磁化方向が変化し、センサ抵抗値であるＴＭＲ１とＴＭＲ２が変化する。抵抗検出回路８５は、ＴＭＲ１とＴＭＲ２の抵抗値を検出することにより、検出電流をセンシングできる。

従来の電流センサは、電流経路とセンサをそれぞれ別途の配線及び素子で構成して近接配置しているので、センサ部に発生する磁場が小さい。よって、従来の電流センサは、ｍＡオーダの電流を流さないと、センサ自身のノイズや検出回路のノイズによりその電流値を検知できない。一方、本例の電流センサ１００は、センサ抵抗直下のピンド層２０に流れる電流を検出するので、高精度に小さな電流変化を検出することができる。また、ピンド層２０と磁場を検出するフリー層４０が一体となっているため、経年変化による位置関係のずれがなく、１μＡ程度の微小電流を長期的に安定して測定できる。また、本例の電流センサ１００は、プロセス工程を新たに追加することなく、小面積で安価に製造できる。

＜実施形態２＞
図１０及び図１１Ａから図１１Ｃは、実施形態２に係る電流センサ１００を示す。本例の電流センサ１００は、第１のピンド層２１と第２のピンド層２２との間に、中間層２５の代わりに金属配線層６５を有する。図１１Ａから図１１Ｃは、点線Ａ−Ａ'、点線Ｂ−Ｂ'、点線Ｃ−Ｃ'における電流センサ１００の各断面図である。

金属配線層６５は、中間層２５と比較して抵抗を小さくできるので、第１のピンド層２１と第２のピンド層２２との間のＲＰＣを低減できる。金属配線層６５は、第１の上部配線層６１及び第２の上部配線層６２と同じ材料で形成されてよい。この場合、金属配線層６５は、第１の上部配線層６１及び第２の上部配線層６２と同一の工程で形成することができる。そのため、本実施形態に係る電流センサ１００は、実施形態１に係る製造工程から、新たなプロセス工程を設けることなく製造できる。

＜実施形態３＞
図１２から図１４は、実施形態３に係る電流センサ１００を示す。実施形態１に係る電流センサ１００では、ＲＰＣにより電流の測定範囲が制限される領域が発生する。一方、本例の電流センサ１００は、ピンド層２０から第３の外部接続端子７３及び第４の外部接続端子７４をそれぞれ引き出すことにより、ＲＰＣの抵抗を無くすことができる。

図１２は、電流センサ１００を上面から見た配置図である。図１３Ａから図１３Ｄは、点線Ａ−Ａ'、点線Ｂ−Ｂ'、点線Ｃ−Ｃ'、点線Ｄ−Ｄ'における電流センサ１００の各断面図である。本例の電流センサ１００は、第３のピンド層２３、第３のトンネル層３３、第３のフリー層４３、第３のカバー層５３、第４のピンド層２４、第４のトンネル層３４、第４のフリー層４４、第４のカバー層５４、第３の上部配線層６３、第４の上部配線層６４、第３の外部接続端子７３及び第４の外部接続端子７４をさらに備える。本例の抵抗検出回路８５は、電圧計ＶＭ２をさらに備える。

第３のピンド層２３は、第１のピンド層２１から延出して形成される。第３のピンド層２３は、第１のピンド層２１と同時に形成されてもよい。第３のピンド層２３の他端は、第３の外部接続端子７３に接続される。

第３のトンネル層３３は、第３のピンド層２３上に形成される。第３のトンネル層３３は、第３のピンド層２３に流れる検出電流が第３の上部配線層６３側に流れるのを防止する。本例の第３のトンネル層３３は、第３のピンド層２３上の少なくとも一部に形成される。

第３のフリー層４３は、第３のトンネル層３３上に形成される。本例の第３のフリー層４３は、第３のトンネル層３３と膜面の断面形状が同一である。

第３のカバー層５３は、第３のフリー層４３の上部を保護する。第３のカバー層５３は、第３のフリー層４３上に連続して形成される。

第３の上部配線層６３は、抵抗検出回路８５と接続される第３の外部接続端子７３を備える。第３の上部配線層６３は、第３のピンド層２３と離間して形成される。

第４のピンド層２４は、第２のピンド層２２から延出して形成される。第４のピンド層２４は、第２のピンド層２２と同時に形成されてもよい。第４のピンド層２４の他端は、第４の外部接続端子７４に接続される。

第４のトンネル層３４は、第４のピンド層２４上に形成される。第４のトンネル層３４は、第４のピンド層２４に流れる検出電流が第４の上部配線層６４側に流れるのを防止する。本例の第４のトンネル層３４は、第４のピンド層２４上の少なくとも一部に形成される。

第４のフリー層４４は、第４のトンネル層３４上に形成される。本例の第４のフリー層４４は、第４のトンネル層３４と膜面の断面形状が同一である。

第３のフリー層４３及び第４のフリー層４４は、磁化の方向が、検出電流によって生じる磁場により変化されない。即ち、第３のピンド層２３及び第４のピンド層２４には、検出電流が流れない。検出電流が流れないとは、完全に検出電流が流れない場合に加えて、第３のフリー層４３及び第４のフリー層４４の磁化の方向が、検出電流によって生じる磁場により変化されない程度の検出電流が流れる場合を含んでよい。

第４のカバー層５４は、第４のフリー層４４の上部を保護する。第４のカバー層５４は、第４のフリー層４４上に連続して形成される。

第４の上部配線層６４は、抵抗検出回路８５と接続される第４の外部接続端子７４を備える。第４の上部配線層６４は、第４のピンド層２４と離間して形成される。

図１４は、実施形態３に係る電流センサ１００の回路概念図である。本例の電流センサ１００の回路概念図には、図８と比較して、抵抗ＲＳ３及びＲＳ４がさらに追加されている。ＲＳ３は、第３のピンド層２３の抵抗値と第３のピンド層２３から第３のフリー層４３までの抵抗値との和である。ＲＳ３は、ＲＰ１とＲＰＣの間の接続点から抵抗検出回路８５に接続される。ＲＳ４は、第４のピンド層２４の抵抗値と第４のピンド層２４から第４のフリー層４４までの抵抗値との和である。ＲＳ４は、ＲＰ２とＲＰＣの間の接続点から抵抗検出回路８５に接続される。

抵抗検出回路８５は、第１のフリー層４１と第３のフリー層４３との間の抵抗値、及び第２のフリー層４２と第４のフリー層４４との間の抵抗値を検出することにより、検出電流を検出する。第１のフリー層４１と第３のフリー層４３との間の抵抗値とは、ＴＭＲ１とＲＳ３との抵抗値の和を指す。第２のフリー層４２と第４のフリー層４４との間の抵抗値とは、ＴＭＲ２とＲＳ４との抵抗値の和を指す。抵抗検出回路８５は、第１の外部接続端子７１から第２の外部接続端子７２に検出用の電流を流す。

電圧計ＶＭ１は、ＴＭＲ１及びＲＳ３に直列に接続され、第１のセンサ抵抗ＴＭＲ１を測定する。即ち、電圧計ＶＭ１の電圧測定回路ループがＲＰＣを組み込まない。よって、電圧計ＶＭ１は、ＲＰＣの影響を受けずに第１のセンサ抵抗ＴＭＲ１を測定できる。

電圧計ＶＭ２は、ＴＭＲ２及びＲＳ４に直列に接続され、第２のセンサ抵抗ＴＭＲ２を測定する。即ち、電圧計ＶＭ２の電圧測定回路ループがＲＰＣを組み込まない。よって、電圧計ＶＭ２は、ＲＰＣの影響を受けずに第２のセンサ抵抗ＴＭＲ２を測定できる。これにより、抵抗検出回路８５は、ＲＰＣの影響をなくすことができる。

＜製造方法＞
図１５Ａから図１５Ｇは、電流センサ１００の製造方法の一例を示す。図１５Ａは、ピンド層２０が形成された基板９０を示す。本例の基板９０は、シリコンで形成される。本例の基板９０表面は、第１の絶縁膜９１により覆われている。例えば、第１の絶縁膜９１は、二酸化シリコンＳｉＯ_２等の一般的な製造工程で用いられる絶縁膜である。ピンド層２０は、スパッタにより形成される。ピンド層２０を形成するスパッタは、磁場をかけた状態で実施されてよい。

図１５Ｂは、ピンド層２０の磁化を固定する工程を示す。ピンド層２０は、磁場中での熱処理により、磁化が固定される。例えば、磁場は、ピンド層２０の磁化が固定される方向に向けられる。

図１５Ｃは、ＴＭＲ素子を形成する工程を示す。ピンド層２０上には、トンネル層３０、フリー層４０及びカバー層５０が形成される。

図１５Ｄは、電流センサ１００の素子分離工程を示す。電流センサ１００は、フォトリソグラフィー工程、イオンミリング工程等を用いて、カバー層５０からピンド層２０までの不要な部分を取り除く。これにより、素子分離されたＴＭＲ素子が形成される。

図１５Ｅは、ＴＭＲ素子をパターニングする工程を示す。電流センサ１００は、フォトリソグラフィー工程、イオンミリング工程等を用いて、不要なフリー層４０及びカバー層５０が除去される。なお、不要なフリー層４０及びカバー層５０と同様のパターンで、トンネル層３０まで除去してもよい。

また、実施形態２のように中間層２５の代わりに金属配線層６５を形成する場合、フォトリソグラフィー工程、イオンミリング工程等を用いて、金属配線層６５が形成される領域のピンド層２０を除去する。その後、ピンド層２０が除去された領域に金属配線層６５を堆積させる。これにより、中間層２５の代わりに金属配線層６５を形成できる。

図１５Ｆは、第２の絶縁膜９２を堆積させる工程を示す。基板９０の全面には、第２の絶縁膜９２が形成される。本例の第２の絶縁膜９２は、二酸化シリコンＳｉＯ_２で形成される。第２の絶縁膜９２は、第１の絶縁膜９１と同一の材料であっても異なる材料であってもよい。

図１５Ｇは、上部配線層６０が形成された電流センサ１００を示す。フォトリソグラフィー工程、イオンミリング工程等により、第２の絶縁膜９２上に上部配線層６０のパターンで開口する。その後、金属のスパッタ、リフトオフ工程により、上部配線層６０が形成される。これにより、各磁気抵抗効果素子ＴＭＲの間を接続する引き回し配線及び外部との接続配線が形成される。

以上の通り、本例の電流センサ１００は、従来と同様の製造工程を用いることにより製造される。また、電流センサ１００は、従来の電流センサと比較して、高精度に電流を検出でき、且つ小型に形成できる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１・・・磁気抵抗効果素子、２０・・・ピンド層、２１・・・第１のピンド層、２２・・・第２のピンド層、２３・・・第３のピンド層、２４・・・第４のピンド層、２５・・・中間層、２６・・・入力側ピンド層、２７・・・出力側ピンド層、３０・・・トンネル層、３１・・・第１のトンネル層、３２・・・第２のトンネル層、３３・・・第３のトンネル層、３４・・・第４のトンネル層、３５・・・トンネル接合部、４０・・・フリー層、４１・・・第１のフリー層、４２・・・第２のフリー層、４３・・・第３のフリー層、４４・・・第４のフリー層、５０・・・カバー層、５１・・・第１のカバー層、５２・・・第２のカバー層、５３・・・第３のカバー層、５４・・・第４のカバー層、６０・・・上部配線層、６１・・・第１の上部配線層、６２・・・第２の上部配線層、６３・・・第３の上部配線層、６４・・・第４の上部配線層、６５・・・金属配線層、７０・・・電流入力端子、７１・・・第１の外部接続端子、７２・・・第２の外部接続端子、７３・・・第３の外部接続端子、７４・・・第４の外部接続端子、７５・・・電流出力端子、８０・・・入力電流回路、８５・・・抵抗検出回路、９０・・・基板、９１・・・第１の絶縁膜、９２・・・第２の絶縁膜、１００・・・電流センサ

Claims (12)

1. 検出電流が入力される電流入力端子と、
   前記検出電流を出力する電流出力端子と、
   前記電流入力端子に入力された前記検出電流が流れ、磁化が第１の方向に固定された第１のピンド層と、
   前記第１のピンド層上に形成された第１のトンネル層と、
   前記第１のトンネル層上に形成され、磁化の方向が、前記検出電流によって生じる磁場により変化する第１のフリー層と、
   前記第１のピンド層に電気的に接続されるトンネル接合部と
   を備え、
   前記トンネル接合部は、
   前記第１のピンド層と直列に設けられ、前記検出電流が流れ、且つ、磁化が第１の方向に固定された第２のピンド層と、
   前記第２のピンド層上に形成された第２のトンネル層と、
   前記第２のトンネル層上に形成された第２のフリー層と
   を備える電流センサ。
2. 前記第１のピンド層と前記第２のピンド層とを接続し、かつ、前記検出電流が流れる中間層をさらに備える請求項１に記載の電流センサ。
3. 前記中間層が、前記第１のピンド層及び前記第２のピンド層と同じ材料で形成される請求項２に記載の電流センサ。
4. 前記中間層が、金属配線層である請求項２に記載の電流センサ。
5. 前記電流入力端子が、前記第１のピンド層上に形成され、前記電流出力端子が、前記第２のピンド層上に形成される請求項１から４のいずれか一項に記載の電流センサ。
6. 前記第１のピンド層から延出して形成された第３のピンド層と、
   前記第２のピンド層から延出して形成された第４のピンド層と、
   前記第３のピンド層上に形成された第３のトンネル層と、
   前記第４のピンド層上に形成された第４のトンネル層と、
   前記第３のトンネル層上に形成され、磁化の方向が、前記検出電流によって生じる磁場により変化されない第３のフリー層と、
   前記第４のトンネル層上に形成され、磁化の方向が、前記検出電流によって生じる磁場により変化されない第４のフリー層と
   を備えた請求項１から４のいずれか一項に記載の電流センサ。
7. 前記第３のピンド層及び前記第４のピンド層には、前記検出電流が流れない請求項６に記載の電流センサ。
8. 検出電流が入力される電流入力端子と前記検出電流を出力する電流出力端子とが形成されたピンド層と、
   互いに離間して、前記ピンド層上に形成された第１のトンネル層及びトンネル接合部と、
   前記第１のトンネル層上に形成され、磁化の方向が、前記検出電流によって生じる磁場により変化する第１のフリー層と
   を備え、
   前記トンネル接合部は、
   前記ピンド層上に形成された第２のトンネル層と、
   前記第２のトンネル層上に形成され、磁化の方向が、前記検出電流によって生じる磁場により変化する第２のフリー層と
   を備える電流センサ。
9. 前記第１のフリー層と前記第２のフリー層との間の抵抗値を検出することで、前記検出電流を検出する抵抗検出回路を備える請求項１から７のいずれか一項に記載の電流センサ。
10. 前記第１のフリー層と前記第３のフリー層との間の抵抗値、及び前記第２のフリー層と前記第４のフリー層との間の抵抗値を検出することで、前記検出電流を検出する抵抗検出回路を備える請求項６に記載の電流センサ。
11. 前記第１のフリー層上に形成された第１の上部配線層と、
    前記第２のフリー層上に形成された第２の上部配線層と
    をさらに備える請求項１から７のいずれか一項に記載の電流センサ。
12. 基板上にピンド層を形成する工程と、
    前記ピンド層上にトンネル層を形成する工程と、
    前記トンネル層上にフリー層を形成する工程と、
    前記フリー層及び前記トンネル層をエッチングして、互いに離間した第１のトンネル層及び第２のトンネル層と、第１のトンネル層上の第１のフリー層と、第２のトンネル層上の第２のフリー層とを形成する工程と、
    前記第１のフリー層上に第１の上部配線層を形成し、前記第２のフリー層上に第２の上部配線層を形成する工程と、
    前記ピンド層上に、第１の外部接続端子と第２の外部接続端子とを形成する工程と、
    前記第１の上部配線層に第３の外部接続端子を形成し、前記第２の上部配線層に第４の外部接続端子を形成する工程と
    を備えた電流センサの製造方法。

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