JP6371011B1

JP6371011B1 - Semiconductor device

Info

Publication number: JP6371011B1
Application number: JP2017542492A
Authority: JP
Inventors: 高橋　功; 高橋　　功; 勝好石山
Original assignee: Shindengen Electric Manufacturing Co Ltd
Current assignee: Shindengen Electric Manufacturing Co Ltd
Priority date: 2017-03-15
Filing date: 2017-03-15
Publication date: 2018-08-08
Anticipated expiration: 2037-03-15
Also published as: WO2018167871A1; JPWO2018167871A1

Abstract

【課題】半導体装置のオン特性に大きな影響を与えることなく、ｄｖ／ｄｔ耐量を増加させる。【解決手段】半導体装置１では、主面１０ａに平行な平面において、主電極２２は、ゲート電極２１と隣り合う電極領域Ａ１と、電極領域Ａ１を挟んでゲート電極２１の反対側に位置する電極領域Ａ２と、を有し、電極領域Ａ１には複数のショートゲートＳＧ１が設けられ、電極領域Ａ２には複数のショートゲートＳＧ２が設けられており、トリガショートゲートＳＧ１ａｔとゲート電極２１との間の距離Ｚが基準値に基づく距離範囲内にあり、かつ第２のショートゲートＳＧ２の配置密度が第１のショートゲートＳＧ１の配置密度よりも高い。An object of the present invention is to increase dv / dt resistance without significantly affecting the on-characteristics of a semiconductor device. In a semiconductor device 1, on a plane parallel to a main surface 10a, a main electrode 22 includes an electrode region A1 adjacent to the gate electrode 21 and an electrode located on the opposite side of the gate electrode 21 across the electrode region A1. A plurality of short gates SG1 are provided in the electrode region A1, and a plurality of short gates SG2 are provided in the electrode region A2, between the trigger short gate SG1at and the gate electrode 21. The distance Z is within the distance range based on the reference value, and the arrangement density of the second short gates SG2 is higher than the arrangement density of the first short gates SG1.

Description

本発明は、半導体装置に関し、より詳しくは、ゲート電極に電流を流すことによりアノード電極とカソード電極間を導通させる半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device that conducts between an anode electrode and a cathode electrode by passing a current through a gate electrode.

従来、サイリスタの一種として、矩形状の半導体領域のコーナー部にゲート電極が形成されたコーナーゲート型サイリスタが知られている（特許文献１参照）。 Conventionally, a corner gate thyristor in which a gate electrode is formed at a corner portion of a rectangular semiconductor region is known as a kind of thyristor (see Patent Document 1).

サイリスタの特性の一つにｄｖ／ｄｔ耐量がある。ｄｖ／ｄｔ耐量はサイリスタの誤動作のし易さを表しており、この値が小さいとサイリスタが誤ってオンするおそれがある。ｄｖ／ｄｔ耐量を増加させるために、特許文献１に記載のサイリスタのように、Ｐ型ベース領域内に形成されたＮ型エミッタ領域を貫通するＰ型半導体領域（以下、本願では「ショートゲート」（ＳｈｏｒｔＧａｔｅ：ＳＧ）という。）が設けられる。ショートゲートはＮ型エミッタ領域と並列に設けられた抵抗である。 One of the characteristics of thyristors is dv / dt tolerance. The dv / dt resistance indicates the ease of malfunction of the thyristor. If this value is small, the thyristor may be turned on erroneously. In order to increase the dv / dt resistance, a P-type semiconductor region that penetrates an N-type emitter region formed in a P-type base region (hereinafter referred to as “short gate” in the present application), like the thyristor described in Patent Document 1. (Short Gate: SG)) is provided. The short gate is a resistor provided in parallel with the N-type emitter region.

上記ショートゲートを設けることにより、逆バイアスが印加された半導体装置内の接合容量を充電する電流（充電電流）がショートゲートを通ってカソード電極に流れるようになる。このため、Ｎ型エミッタ領域からＰ型ベース領域への電子の注入量が減少し、急峻な電圧が印加されてもサイリスタはオフ状態を維持することができるようになる。この結果、ｄｖ／ｄｔ耐量が向上する。 By providing the short gate, a current (charging current) for charging the junction capacitance in the semiconductor device to which the reverse bias is applied flows through the short gate to the cathode electrode. For this reason, the amount of electrons injected from the N-type emitter region into the P-type base region is reduced, and the thyristor can maintain the off state even when a steep voltage is applied. As a result, the dv / dt resistance is improved.

特開２０１１−１５１０６３号公報JP 2011-151063 A

しかしながら、ｄｖ／ｄｔ耐量とゲートトリガ電流（Ｉ_ＧＴ）とは正の相関関係にある。このため、ショートゲートの数を増やしてｄｖ／ｄｔ耐量を大きくした場合、ゲートトリガ電流（Ｉ_ＧＴ）も大きくなる（すなわち、オン特性が大きく変化する）という課題があった。However, the dv / dt tolerance and the gate trigger current (I _GT ) are positively correlated. For this reason, when the number of short gates is increased to increase the dv / dt tolerance, there is a problem that the gate trigger current (I _GT ) also increases (that is, the on characteristic changes greatly).

そこで、本発明は、オン特性に大きな影響を与えることなく、ｄｖ／ｄｔ耐量を増加させることが可能な半導体装置を提供することを目的とする。 Therefore, an object of the present invention is to provide a semiconductor device capable of increasing the dv / dt resistance without greatly affecting the on-characteristics.

本発明に係る半導体装置は、
第１の主面、および前記第１の主面の反対側の第２の主面を有する第１導電型の半導体基板と、
前記半導体基板の前記第１の主面に形成された第２導電型の第１の半導体領域と、
前記第１半導体領域内に形成された第１導電型の第２の半導体領域と、
前記半導体基板の前記第２の主面に形成された第２導電型の第３の半導体領域と、
前記第１の半導体領域に電気的に接続するように前記第１の主面上に形成されたゲート電極と、
前記第２の半導体領域に電気的に接続するように前記第１の主面上に形成された第１の主電極と、
前記第３の半導体領域に電気的に接続するように前記第２の主面上に形成された第２の主電極と、を備え、
前記第１の主面に平行な平面において、前記第１の主電極は、前記ゲート電極と隣り合う第１の電極領域と、前記第１の電極領域を挟んで前記ゲート電極の反対側に位置する第２の電極領域と、を有しており、
前記第１の電極領域には、前記第２の半導体領域を貫通し且つ前記第１の主電極および前記第１の半導体領域に接続する第２導電型の複数の第１のショートゲートが設けられ、
前記第２の電極領域には、前記第２の半導体領域を貫通し且つ前記第１の主電極および前記第１の半導体領域に接続する第２導電型の複数の第２のショートゲートが設けられ、
前記複数の第１のショートゲートのうち前記ゲート電極から見て最前列に位置する最近傍ショートゲートであって前記ゲート電極から最も離れているトリガショートゲートと、前記ゲート電極との間の距離は、基準値に基づく距離範囲内にあり、かつ
前記第２のショートゲートの配置密度は、前記第１のショートゲートの配置密度よりも高いことを特徴とする。A semiconductor device according to the present invention includes:
A first conductivity type semiconductor substrate having a first main surface and a second main surface opposite to the first main surface;
A first semiconductor region of a second conductivity type formed on the first main surface of the semiconductor substrate;
A second semiconductor region of a first conductivity type formed in the first semiconductor region;
A third semiconductor region of a second conductivity type formed on the second main surface of the semiconductor substrate;
A gate electrode formed on the first main surface so as to be electrically connected to the first semiconductor region;
A first main electrode formed on the first main surface so as to be electrically connected to the second semiconductor region;
A second main electrode formed on the second main surface so as to be electrically connected to the third semiconductor region,
In a plane parallel to the first main surface, the first main electrode is positioned on the opposite side of the gate electrode with the first electrode region adjacent to the gate electrode and the first electrode region interposed therebetween. A second electrode region,
The first electrode region is provided with a plurality of first conductivity type first short gates that penetrate the second semiconductor region and connect to the first main electrode and the first semiconductor region. ,
The second electrode region is provided with a plurality of second conductivity type second short gates that penetrate the second semiconductor region and connect to the first main electrode and the first semiconductor region. ,
Of the plurality of first short gates, the distance between the gate electrode and a trigger short gate which is the nearest short gate located in the foremost row when viewed from the gate electrode and is farthest from the gate electrode is The second short gate is disposed within a distance range based on a reference value, and the arrangement density of the second short gates is higher than the arrangement density of the first short gates.

また、前記半導体装置において、
前記最近傍ショートゲートと前記ゲート電極との間の距離は全て、前記基準値に基づく距離範囲内にあるようにしてもよい。In the semiconductor device,
All the distances between the nearest short gate and the gate electrode may be within a distance range based on the reference value.

また、前記半導体装置において、
前記第２のショートゲートの配置密度は、前記ゲート電極から遠ざかるほど高くなるようにしてもよい。In the semiconductor device,
The arrangement density of the second short gates may increase as the distance from the gate electrode increases.

また、前記半導体装置において、
前記第１の主電極と前記ゲート電極は、平面視して前記ゲート電極が一隅を占める略正方形状に形成されており、
前記第１のショートゲートおよび前記第２のショートゲートは、前記トリガショートゲートと前記ゲート電極とを最短距離で結ぶ対角線、および前記対角線に平行な線に配置されているようにしてもよい。In the semiconductor device,
The first main electrode and the gate electrode are formed in a substantially square shape in which the gate electrode occupies one corner in plan view,
The first short gate and the second short gate may be arranged on a diagonal line connecting the trigger short gate and the gate electrode at the shortest distance and a line parallel to the diagonal line.

本発明の半導体装置は、
第１の主面、および前記第１の主面の反対側の第２の主面を有する第１導電型の半導体基板と、
前記半導体基板の前記第１の主面に形成された第２導電型の第１の半導体領域と、
前記第１半導体領域内に形成された第１導電型の第２の半導体領域と、
前記半導体基板の前記第２の主面に形成された第２導電型の第３の半導体領域と、
前記第１の半導体領域に電気的に接続するように前記第１の主面上に形成されたゲート電極と、
前記第２の半導体領域に電気的に接続するように前記第１の主面上に形成された第１の主電極と、
前記第３の半導体領域に電気的に接続するように前記第２の主面上に形成された第２の主電極と、を備え、
前記第１の主面に平行な平面において、前記第１の主電極は、前記ゲート電極と隣り合う第１の電極領域と、前記第１の電極領域を挟んで前記ゲート電極の反対側に位置する第２の電極領域と、を有しており、
前記第１の電極領域には、前記第２の半導体領域を貫通し且つ前記第１の主電極および前記第１の半導体領域に接続する第２導電型の複数の第１のショートゲートが設けられ、
前記第２の電極領域には、前記第２の半導体領域を貫通し且つ前記第１の主電極および前記第１の半導体領域に接続する第２導電型の複数の第２のショートゲートが設けられ、
前記複数の第１のショートゲートのうち前記ゲート電極から見て最前列に位置する最近傍ショートゲートであって前記ゲート電極から最も離れているトリガショートゲートと、前記ゲート電極との間の距離は、基準値に基づく距離範囲内にあり、かつ
前記第２のショートゲートの大きさは、前記第１のショートゲートよりも大きいことを特徴とする。The semiconductor device of the present invention is
A first conductivity type semiconductor substrate having a first main surface and a second main surface opposite to the first main surface;
A first semiconductor region of a second conductivity type formed on the first main surface of the semiconductor substrate;
A second semiconductor region of a first conductivity type formed in the first semiconductor region;
A third semiconductor region of a second conductivity type formed on the second main surface of the semiconductor substrate;
A gate electrode formed on the first main surface so as to be electrically connected to the first semiconductor region;
A first main electrode formed on the first main surface so as to be electrically connected to the second semiconductor region;
A second main electrode formed on the second main surface so as to be electrically connected to the third semiconductor region,
In a plane parallel to the first main surface, the first main electrode is positioned on the opposite side of the gate electrode with the first electrode region adjacent to the gate electrode and the first electrode region interposed therebetween. A second electrode region,
The first electrode region is provided with a plurality of first conductivity type first short gates that penetrate the second semiconductor region and connect to the first main electrode and the first semiconductor region. ,
The second electrode region is provided with a plurality of second conductivity type second short gates that penetrate the second semiconductor region and connect to the first main electrode and the first semiconductor region. ,
Of the plurality of first short gates, the distance between the gate electrode and a trigger short gate which is the nearest short gate located in the foremost row when viewed from the gate electrode and is farthest from the gate electrode is The second short gate is within a distance range based on a reference value, and the second short gate is larger than the first short gate.

また、前記半導体装置において、
前記第２のショートゲートの大きさは、前記ゲート電極から遠ざかるほど大きくなるようにしてもよい。In the semiconductor device,
The size of the second short gate may increase as the distance from the gate electrode increases.

本発明に係る半導体装置は、
第１の主面、および前記第１の主面の反対側の第２の主面を有する第１導電型の半導体基板と、
前記半導体基板の前記第１の主面に形成された第２導電型の第１の半導体領域と、
前記第１半導体領域内に形成された第１導電型の第２の半導体領域と、
前記半導体基板の前記第２の主面に形成された第２導電型の第３の半導体領域と、
前記第１の半導体領域に電気的に接続するように前記第１の主面上に形成されたゲート電極と、
前記第２の半導体領域に電気的に接続するように前記第１の主面上に形成された第１の主電極と、
前記第３の半導体領域に電気的に接続するように前記第２の主面上に形成された第２の主電極と、
前記第２の半導体領域を貫通するように設けられ、前記第１の主電極および前記第１の半導体領域に接続する第２導電型の複数のショートゲートと、を備え、
前記複数のショートゲートのうち前記ゲート電極から見て最前列に位置する最近傍ショートゲートであって前記ゲート電極から最も離れているトリガショートゲートと、前記ゲート電極との間の距離は、基準値に基づく距離範囲内にあり、
前記ショートゲート同士間の距離は、前記最近傍ショートゲートと前記ゲート電極との間の最短距離よりも短いことを特徴とする。A semiconductor device according to the present invention includes:
A first conductivity type semiconductor substrate having a first main surface and a second main surface opposite to the first main surface;
A first semiconductor region of a second conductivity type formed on the first main surface of the semiconductor substrate;
A second semiconductor region of a first conductivity type formed in the first semiconductor region;
A third semiconductor region of a second conductivity type formed on the second main surface of the semiconductor substrate;
A gate electrode formed on the first main surface so as to be electrically connected to the first semiconductor region;
A first main electrode formed on the first main surface so as to be electrically connected to the second semiconductor region;
A second main electrode formed on the second main surface so as to be electrically connected to the third semiconductor region;
A plurality of short gates of a second conductivity type provided so as to penetrate the second semiconductor region and connected to the first main electrode and the first semiconductor region;
The distance between the gate electrode and the trigger short gate that is the nearest short gate located in the foremost row when viewed from the gate electrode among the plurality of short gates is a reference value. Is within a distance range based on
The distance between the short gates is shorter than the shortest distance between the nearest short gate and the gate electrode.

また、前記半導体装置において、
前記ショートゲート同士間の距離は、０．１ｍｍ以上０．８ｍｍ以下であるようにしてもよい。In the semiconductor device,
The distance between the short gates may be 0.1 mm or more and 0.8 mm or less.

また、前記半導体装置において、
前記ショートゲート同士間の距離は、０．１ｍｍ以上０．５ｍｍ以下であるようにしてもよい。In the semiconductor device,
The distance between the short gates may be 0.1 mm or more and 0.5 mm or less.

また、前記半導体装置において、
前記複数のショートゲートは、均等に配置されているようにしてもよい。In the semiconductor device,
The plurality of short gates may be arranged equally.

本発明によれば、オン特性に大きな影響を与えることなく、ｄｖ／ｄｔ耐量を増加させることが可能な半導体装置を提供することができる。 According to the present invention, it is possible to provide a semiconductor device capable of increasing the dv / dt resistance without greatly affecting the on-characteristics.

本発明の第１の実施形態に係る半導体装置の平面図である。1 is a plan view of a semiconductor device according to a first embodiment of the present invention. 図１のＡ−Ａ線に沿う断面図である。It is sectional drawing which follows the AA line of FIG. ショートゲートの個数とｄｖ／ｄｔ耐量との関係を示すグラフである。It is a graph which shows the relationship between the number of short gates, and dv / dt tolerance. 本発明の第２の実施形態に係る半導体装置の平面図である。It is a top view of the semiconductor device concerning a 2nd embodiment of the present invention. 本発明の第３の実施形態に係る半導体装置の平面図である。It is a top view of the semiconductor device concerning a 3rd embodiment of the present invention.

以下、図面を参照しつつ本発明の実施形態に係る半導体装置について説明する。なお、各図において同等の機能を有する構成要素には同一の符号を付し、同一符号の構成要素の詳しい説明は繰り返さない。 A semiconductor device according to an embodiment of the present invention will be described below with reference to the drawings. In addition, in each figure, the component which has an equivalent function is attached | subjected the same code | symbol, and detailed description of the component of the same code | symbol is not repeated.

（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について、図１および図２を参照して説明する。本実施形態に係る半導体装置１はサイリスタである。(First embodiment)
A semiconductor device according to a first embodiment of the present invention will be described with reference to FIGS. The semiconductor device 1 according to this embodiment is a thyristor.

半導体装置１は、図１および図２に示すように、第１導電型の半導体基板１０と、第２導電型の第１の半導体領域１１と、第１導電型の第２の半導体領域１２と、第２導電型の第３の半導体領域１３と、第２導電型の第４の半導体領域１４と、第１導電型のバルク領域１７と、ゲート電極２１と、第１の主電極２２と、第２の主電極２３と、を備えている。 As shown in FIGS. 1 and 2, the semiconductor device 1 includes a first conductivity type semiconductor substrate 10, a second conductivity type first semiconductor region 11, a first conductivity type second semiconductor region 12, and , A second conductivity type third semiconductor region 13, a second conductivity type fourth semiconductor region 14, a first conductivity type bulk region 17, a gate electrode 21, a first main electrode 22, A second main electrode 23.

本実施形態において、第１導電型はＮ型であり、第２導電型はＰ型である。第１の主電極２２がカソード電極であり、第２の主電極２３がアノード電極である。第１の半導体領域１１および第３の半導体領域１３はＰ型ベース領域とも呼ばれ、第２の半導体領域１２はＮ型エミッタ領域とも呼ばれる。なお、第１導電型がＰ型であり、第２導電型がＮ型であってもよい。 In the present embodiment, the first conductivity type is N type, and the second conductivity type is P type. The first main electrode 22 is a cathode electrode, and the second main electrode 23 is an anode electrode. The first semiconductor region 11 and the third semiconductor region 13 are also called P-type base regions, and the second semiconductor region 12 is also called an N-type emitter region. The first conductivity type may be P-type, and the second conductivity type may be N-type.

半導体装置１では、図２に示すように、第３の半導体領域１３、バルク領域１７、第１の半導体領域１１および第２の半導体領域１２からなるＰ−Ｎ−Ｐ−Ｎ構造を有している。 As shown in FIG. 2, the semiconductor device 1 has a PNPN structure including a third semiconductor region 13, a bulk region 17, a first semiconductor region 11, and a second semiconductor region 12. Yes.

半導体装置１では、第１の主電極２２と第２の主電極２３間に逆バイアスが印加された状態でゲート電極２１にゲート電流を流すことにより第１の主電極２２と第２の主電極２３間が導通する。図２の境界線Ｄ１，Ｄ２は、半導体装置１に逆バイアスが印加された時に半導体基板１０内に形成される空乏層の境界を示している。 In the semiconductor device 1, the first main electrode 22 and the second main electrode are caused to flow through the gate electrode 21 with a reverse bias applied between the first main electrode 22 and the second main electrode 23. 23 is conducted. 2 indicate the boundaries of the depletion layer formed in the semiconductor substrate 10 when a reverse bias is applied to the semiconductor device 1.

次に、半導体装置１の各構成要素について詳しく説明する。 Next, each component of the semiconductor device 1 will be described in detail.

半導体基板１０は、図２に示すように、主面１０ａ（第１の主面）、および主面１０ａの反対側の主面１０ｂ（第２の主面）を有する。図２では、主面１０ａは半導体基板１０の上面であり、主面１０ｂは半導体基板１０の下面である。半導体基板１０は、例えばシリコン基板であるが、その他の半導体基板（ＳｉＣ基板、ＧａＮ基板等）であってもよい。なお、半導体基板１０は、本実施形態ではＮ型であるが、Ｐ型の半導体基板であってもよい。 As shown in FIG. 2, the semiconductor substrate 10 has a main surface 10a (first main surface) and a main surface 10b (second main surface) opposite to the main surface 10a. In FIG. 2, the main surface 10 a is the upper surface of the semiconductor substrate 10, and the main surface 10 b is the lower surface of the semiconductor substrate 10. The semiconductor substrate 10 is, for example, a silicon substrate, but may be other semiconductor substrates (SiC substrate, GaN substrate, etc.). The semiconductor substrate 10 is N-type in this embodiment, but may be a P-type semiconductor substrate.

図２に示すように、第１の半導体領域１１は、半導体基板１０の主面１０ａに形成されている。第１の半導体領域１１の不純物濃度は、例えば１×１０^１７ｃｍ^−３〜１×１０^１９ｃｍ^−３である。第１の半導体領域１１の厚みは、例えば４０μｍである。As shown in FIG. 2, the first semiconductor region 11 is formed on the main surface 10 a of the semiconductor substrate 10. The impurity concentration of the first semiconductor region 11 is, for example, 1 × 10 ¹⁷ cm ⁻³ to 1 × 10 ¹⁹ cm ⁻³ . The thickness of the first semiconductor region 11 is 40 μm, for example.

第２の半導体領域１２は、第１の半導体領域１１内に形成されている。第２の半導体領域１２の不純物濃度は、例えば１×１０^１９ｃｍ^−３〜１×１０^２０ｃｍ^−３である。第２の半導体領域１２の厚みは、例えば２０μｍである。The second semiconductor region 12 is formed in the first semiconductor region 11. The impurity concentration of the second semiconductor region 12 is, for example, 1 × 10 ¹⁹ cm ⁻³ to 1 × 10 ²⁰ cm ⁻³ . The thickness of the second semiconductor region 12 is, for example, 20 μm.

第３の半導体領域１３は、半導体基板１０の主面１０ｂに形成されている。第３の半導体領域１３の不純物濃度は、例えば１×１０^１８ｃｍ^−３〜１×１０^２０ｃｍ^−３である。第３の半導体領域１３の厚みは、例えば３０μｍ〜４０μｍである。The third semiconductor region 13 is formed on the main surface 10 b of the semiconductor substrate 10. The impurity concentration of the third semiconductor region 13 is, for example, 1 × 10 ¹⁸ cm ⁻³ to 1 × 10 ²⁰ cm ⁻³ . The thickness of the third semiconductor region 13 is, for example, 30 μm to 40 μm.

第４の半導体領域１４は、第１の半導体領域１１内に形成されている。第４の半導体領域１４は、第１の半導体領域１１よりも高濃度の領域（Ｐ＋領域）である。第４の半導体領域１４の不純物濃度は、例えば１×１０^１９ｃｍ^−３〜１×１０^２０ｃｍ^−３である。第４の半導体領域１４の厚みは、例えば１０μｍである。The fourth semiconductor region 14 is formed in the first semiconductor region 11. The fourth semiconductor region 14 is a region (P + region) having a higher concentration than the first semiconductor region 11. The impurity concentration of the fourth semiconductor region 14 is, for example, 1 × 10 ¹⁹ cm ⁻³ to 1 × 10 ²⁰ cm ⁻³ . The thickness of the fourth semiconductor region 14 is, for example, 10 μm.

バルク領域１７は、半導体基板１０内の領域のうち拡散領域（第１〜第４の半導体領域１１〜１４、アイソレーション領域１６等）以外の領域である。バルク領域１７の不純物濃度は、例えば１×１０^１３ｃｍ^−３〜１×１０^１６ｃｍ^−３である。バルク領域１７の厚みは、例えば１２０μｍである。The bulk region 17 is a region other than the diffusion regions (the first to fourth semiconductor regions 11 to 14, the isolation region 16, etc.) among the regions in the semiconductor substrate 10. The impurity concentration of the bulk region 17 is, for example, 1 × 10 ¹³ cm ⁻³ to 1 × 10 ¹⁶ cm ⁻³ . The thickness of the bulk region 17 is, for example, 120 μm.

第２の半導体領域１２には、第２の半導体領域１２を貫通する複数のショートゲート（後述の第１のショートゲートＳＧ１および第２のショートゲートＳＧ２）が設けられている。ショートゲートを設けることで、第１の主電極２２と第２の主電極２３間に急峻な電圧が印加される際、半導体基板１０内の接合容量に充電される電流がショートゲートを通って第１の主電極２２に抜けるため、半導体装置１はオフ状態を維持することができる。なお、ショートゲートの直径は、例えば０．１ｍｍ以下である。 The second semiconductor region 12 is provided with a plurality of short gates (a first short gate SG1 and a second short gate SG2 described later) penetrating the second semiconductor region 12. By providing the short gate, when a steep voltage is applied between the first main electrode 22 and the second main electrode 23, the current charged in the junction capacitance in the semiconductor substrate 10 passes through the short gate through the first gate electrode. The semiconductor device 1 can maintain the off state because the main electrode 22 is removed. Note that the diameter of the short gate is, for example, 0.1 mm or less.

ここで、ショートゲートの個数がｄｖ／ｄｔ耐量に与える影響について説明する。図３は、ショートゲートの個数とｄｖ／ｄｔ耐量との関係をシミュレーションした結果を示すグラフである。ここでは、ショートゲートは均等に配置されている。図３から分かるように、半導体装置１のｄｖ／ｄｔ耐量はショートゲートの個数にほぼ比例して向上する。ただし、ショートゲートが過度に不均等に配置される場合、半導体装置１のｄｖ／ｄｔ耐量はショートゲートの個数に比例しないことがある。 Here, the influence of the number of short gates on the dv / dt tolerance will be described. FIG. 3 is a graph showing the result of simulating the relationship between the number of short gates and the dv / dt tolerance. Here, the short gates are evenly arranged. As can be seen from FIG. 3, the dv / dt resistance of the semiconductor device 1 is improved almost in proportion to the number of short gates. However, when the short gates are excessively unevenly arranged, the dv / dt tolerance of the semiconductor device 1 may not be proportional to the number of short gates.

ゲート電極２１は、図２に示すように、第１の半導体領域１１に電気的に接続するように主面１０ａ上に形成されている。より詳しくは、ゲート電極２１は、オーミック接触するように第４の半導体領域１４上に形成されている。 As shown in FIG. 2, the gate electrode 21 is formed on the main surface 10 a so as to be electrically connected to the first semiconductor region 11. More specifically, the gate electrode 21 is formed on the fourth semiconductor region 14 so as to make ohmic contact.

第１の主電極２２は、図２に示すように、第２の半導体領域１２に電気的に接続するように主面１０ａ上に形成されている。より詳しくは、第１の主電極２２は、オーミック接触するように第２の半導体領域１２上に形成されている。第１の主電極２２とゲート電極２１は、図１に示すように、平面視してゲート電極２１が一隅を占める、角が丸められた略正方形状に形成されている。なお、略正方形状に限らず、第１の主電極２２とゲート電極２１は略長方形状に形成されてもよい。 As shown in FIG. 2, the first main electrode 22 is formed on the main surface 10 a so as to be electrically connected to the second semiconductor region 12. More specifically, the first main electrode 22 is formed on the second semiconductor region 12 so as to make ohmic contact. As shown in FIG. 1, the first main electrode 22 and the gate electrode 21 are formed in a substantially square shape with rounded corners, with the gate electrode 21 occupying one corner in plan view. The first main electrode 22 and the gate electrode 21 are not limited to a substantially square shape, and may be formed in a substantially rectangular shape.

第２の主電極２３は、図２に示すように、第３の半導体領域１３に電気的に接続するように主面１０ｂ上に形成されている。より詳しくは、第２の主電極２３は、オーミック接触するように第３の半導体領域１３上に形成されている。 As shown in FIG. 2, the second main electrode 23 is formed on the main surface 10 b so as to be electrically connected to the third semiconductor region 13. More specifically, the second main electrode 23 is formed on the third semiconductor region 13 so as to make ohmic contact.

半導体装置１は、第１導電型のチャネルストッパー１５と、半導体装置１の端部に設けられた第２導電型のアイソレーション領域１６と、半導体装置１の上面を保護する保護膜２５とをさらに備えている。 The semiconductor device 1 further includes a first conductivity type channel stopper 15, a second conductivity type isolation region 16 provided at an end of the semiconductor device 1, and a protective film 25 that protects the upper surface of the semiconductor device 1. I have.

チャネルストッパー１５は、図１に示すように、半導体装置１を平面視してゲート電極２１および主電極２２を囲うように環状に形成されている。このチャネルストッパー１５は、バルク領域１７よりも高濃度の領域（Ｎ＋領域）である。チャネルストッパー１５の不純物濃度は、例えば１×１０^１９ｃｍ^−３〜１×１０^２０ｃｍ^−３である。アイソレーション領域１６は、第３の半導体領域１３よりも高濃度の領域（Ｐ＋領域）である。保護膜２５は、例えばシリコン酸化膜からなる。As shown in FIG. 1, the channel stopper 15 is formed in an annular shape so as to surround the gate electrode 21 and the main electrode 22 in a plan view of the semiconductor device 1. The channel stopper 15 is a higher concentration region (N + region) than the bulk region 17. The impurity concentration of the channel stopper 15 is, for example, 1 × 10 ¹⁹ cm ⁻³ to 1 × 10 ²⁰ cm ⁻³ . The isolation region 16 is a region (P + region) having a higher concentration than the third semiconductor region 13. The protective film 25 is made of, for example, a silicon oxide film.

次に、第１の実施形態に係る半導体装置１に設けられたショートゲートについて詳しく説明する。 Next, the short gate provided in the semiconductor device 1 according to the first embodiment will be described in detail.

図１に示すように、第１の主電極２２は、主面１０ａに平行な平面において（すなわち、半導体装置１を平面視した際）、ゲート電極２１と隣り合う第１の電極領域Ａ１と、この第１の電極領域Ａ１を挟んでゲート電極２１の反対側に位置する第２の電極領域Ａ２と、を有している。 As shown in FIG. 1, the first main electrode 22 includes a first electrode region A1 adjacent to the gate electrode 21 in a plane parallel to the main surface 10a (that is, when the semiconductor device 1 is viewed in plan), And a second electrode region A2 located on the opposite side of the gate electrode 21 across the first electrode region A1.

第１の電極領域Ａ１には、第２導電型の複数の第１のショートゲートＳＧ１が設けられている。第２の電極領域Ａ２には、第２導電型の複数の第２のショートゲートＳＧ２が設けられている。 In the first electrode region A1, a plurality of first conductivity type first short gates SG1 are provided. In the second electrode region A2, a plurality of second conductivity type second short gates SG2 are provided.

図２に示すように、第１のショートゲートＳＧ１および第２のショートゲートＳＧ２はいずれも、第２の半導体領域１２を貫通し且つ第１の主電極２２および第１の半導体領域１１に接続するように構成されている。第１のショートゲートＳＧ１および複数の第２のショートゲートＳＧ２は、第１の半導体領域１１と同じ組成を有しており、第１の半導体領域１１の一部が第２の半導体領域を貫通して第１の主電極２２まで到達しているものと捉えることも可能である。 As shown in FIG. 2, the first short gate SG1 and the second short gate SG2 both penetrate the second semiconductor region 12 and are connected to the first main electrode 22 and the first semiconductor region 11. It is configured as follows. The first short gate SG1 and the plurality of second short gates SG2 have the same composition as the first semiconductor region 11, and a part of the first semiconductor region 11 penetrates the second semiconductor region. It can also be considered that the first main electrode 22 has been reached.

第１の電極領域Ａ１はゲート電極２１に近い領域であるため、第１のショートゲートＳＧ１は半導体装置１のオン特性に比較的大きな影響を与える。一方、第２の電極領域Ａ２はゲート電極２１から遠い領域であるため、第２のショートゲートＳＧ２は半導体装置１のオン特性にほとんど影響を与えない。 Since the first electrode region A1 is a region close to the gate electrode 21, the first short gate SG1 has a relatively large effect on the on-characteristics of the semiconductor device 1. On the other hand, since the second electrode region A2 is a region far from the gate electrode 21, the second short gate SG2 hardly affects the ON characteristics of the semiconductor device 1.

第１のショートゲートＳＧ１のなかでも最近傍ショートゲートＳＧ１ａは半導体装置１のオン特性に対して大きな影響を与える。この最近傍ショートゲートＳＧ１ａは、複数の第１のショートゲートＳＧ１のうちゲート電極２１から見て最前列に位置するショートゲートのことである。図１では、３本の最近傍ショートゲートＳＧ１ａが存在する。 Among the first short gates SG1, the nearest short gate SG1a has a great influence on the ON characteristics of the semiconductor device 1. The nearest short gate SG1a is a short gate located in the foremost column when viewed from the gate electrode 21 among the plurality of first short gates SG1. In FIG. 1, there are three nearest short gates SG1a.

最近傍ショートゲートＳＧ１ａとゲート電極２１間の距離が短くなるにつれて潜り抵抗ｒが小さくなるため、ゲートトリガ電流は大きくなる。反対に、最近傍ショートゲートＳＧ１ａとゲート電極２１間の距離が長くなるにつれて潜り抵抗ｒが大きくなるため、ゲートトリガ電流は小さくなる。なお、潜り抵抗ｒは、図２に示すように、第４の半導体領域１４と最近傍ショートゲートＳＧ１ａに挟まれた第２の半導体領域１２下方の第１の半導体領域１１における抵抗成分のことである。 As the distance between the nearest short gate SG1a and the gate electrode 21 becomes shorter, the dive resistance r becomes smaller, so the gate trigger current becomes larger. On the other hand, as the distance between the nearest short gate SG1a and the gate electrode 21 increases, the dive resistance r increases, so the gate trigger current decreases. As shown in FIG. 2, the submerged resistance r is a resistance component in the first semiconductor region 11 below the second semiconductor region 12 sandwiched between the fourth semiconductor region 14 and the nearest short gate SG1a. is there.

最近傍ショートゲートＳＧ１ａのうちゲート電極２１から最も離れているショートゲートをトリガショートゲートＳＧ１ａｔと呼ぶことにする。トリガショートゲートＳＧ１ａｔとゲート電極２１間の距離は最近傍ショートゲートＳＧ１ａの中で最も長いため、潜り抵抗ｒが最も大きい。このため、ゲート電極２１にゲート電流を流していくと、ゲート電極２１とトリガショートゲートＳＧ１ａｔ間に最初に電流が流れ始める。このことから、トリガショートゲートＳＧ１ａｔは、半導体装置１のオン特性に最も大きな影響を与えるショートゲートであると言える。本実施形態では、図１に示すように、トリガショートゲートＳＧ１ａｔは、第１の主電極２２の対角線上に位置する。 Of the nearest short gate SG1a, the shortest gate that is farthest from the gate electrode 21 is referred to as a trigger short gate SG1at. Since the distance between the trigger short gate SG1at and the gate electrode 21 is the longest among the nearest short gates SG1a, the latent resistance r is the largest. For this reason, when a gate current is allowed to flow through the gate electrode 21, the current starts to flow first between the gate electrode 21 and the trigger short gate SG1at. From this, it can be said that the trigger short gate SG1at is a short gate that has the greatest influence on the on-characteristics of the semiconductor device 1. In the present embodiment, as shown in FIG. 1, the trigger short gate SG <b> 1 at is located on the diagonal line of the first main electrode 22.

トリガショートゲートＳＧ１ａｔとゲート電極２１との間の距離Ｚは、基準値に基づく距離範囲内に設定されている。ここで、距離Ｚは、図１に示すように、トリガショートゲートＳＧ１ａｔとゲート電極２１との間の最短距離である。上記の基準値は、例えば、半導体装置１の仕様値である。このように距離Ｚが基準値に基づく距離範囲内に設定されていることにより、半導体装置１のオン特性（ゲートトリガ電流）が大きく変化することが防止される。オン特性の観点からは、トリガショートゲートＳＧ１ａｔを従来の半導体装置と同じ位置に配置することが好ましい。 The distance Z between the trigger short gate SG1at and the gate electrode 21 is set within a distance range based on the reference value. Here, the distance Z is the shortest distance between the trigger short gate SG1at and the gate electrode 21, as shown in FIG. The reference value is, for example, a specification value of the semiconductor device 1. Thus, since the distance Z is set within the distance range based on the reference value, it is possible to prevent the ON characteristic (gate trigger current) of the semiconductor device 1 from changing greatly. From the viewpoint of on-characteristics, it is preferable to arrange the trigger short gate SG1at at the same position as the conventional semiconductor device.

半導体装置１では、図１に示すように、第２のショートゲートＳＧ２の配置密度は、第１のショートゲートＳＧ１の配置密度よりも高い。換言すれば、第２のショートゲートＳＧ２は、第１のショートゲートＳＧ１よりも配置密度が高くなるように第２の電極領域Ａ２に設けられている。これにより、第１の主電極２２に設けられるショートゲートの個数（第１のショートゲートＳＧ１と第２のショートゲートＳＧ２の和）が従来の半導体装置よりも増えるため、ｄｖ／ｄｔ耐量を増加させることができる。 In the semiconductor device 1, as shown in FIG. 1, the arrangement density of the second short gates SG2 is higher than the arrangement density of the first short gates SG1. In other words, the second short gate SG2 is provided in the second electrode region A2 so that the arrangement density is higher than that of the first short gate SG1. As a result, the number of short gates provided on the first main electrode 22 (the sum of the first short gate SG1 and the second short gate SG2) is increased as compared with the conventional semiconductor device, and thus the dv / dt resistance is increased. be able to.

上記のように、第１の実施形態では、トリガショートゲートＳＧ１ａｔとゲート電極２１との間の距離Ｚが基準値に基づく距離範囲内に設定されており、かつ第２のショートゲートＳＧ２の配置密度が第１のショートゲートＳＧ１の配置密度よりも高い。よって、第１の実施形態によれば、オン特性に大きな影響を与えることなく、ｄｖ／ｄｔ耐量を増加させることができる。その結果、急峻な電圧に対応するために従来アノード電極とカソード電極間に設けられていた、抵抗やコンデンサ等のｄｖ／ｄｔ対策部品を削減することができる。また、ｄｖ／ｄｔ耐量が向上することにより半導体装置１の誤動作が防止されるため、半導体装置１の適用製品（レギュレータ、インバータ等）の短絡故障を防止することができる。 As described above, in the first embodiment, the distance Z between the trigger short gate SG1at and the gate electrode 21 is set within the distance range based on the reference value, and the arrangement density of the second short gate SG2 is set. Is higher than the arrangement density of the first short gates SG1. Therefore, according to the first embodiment, it is possible to increase the dv / dt resistance without greatly affecting the on-characteristics. As a result, it is possible to reduce dv / dt countermeasure components such as resistors and capacitors that have been conventionally provided between the anode electrode and the cathode electrode in order to cope with a steep voltage. Moreover, since the malfunction of the semiconductor device 1 is prevented by improving the dv / dt tolerance, it is possible to prevent a short circuit failure of a product (regulator, inverter, etc.) to which the semiconductor device 1 is applied.

なお、最近傍ショートゲートＳＧ１ａとゲート電極２１との間の距離は全て、基準値に基づく距離範囲内にあるようにしてもよい。図１の場合では、トリガショートゲートＳＧ１ａｔ以外の２本の最近傍ショートゲートＳＧ１ａについても、ゲート電極２１との間の距離が基準値に基づく距離範囲内にあるようにしてもよい。これにより、半導体装置１のオン特性（ゲートトリガ電流）が大きく変化することをさらに防止できる。例えば、最近傍ショートゲートＳＧ１ａについては全て、従来の半導体装置と同じ位置に配置する。このように、オン特性の観点からは、トリガショートゲートＳＧ１ａｔを従来の半導体装置と同じ位置に配置することが好ましく、全ての最近傍ショートゲートＳＧ１ａを従来の半導体装置と同じ位置に配置することがより好ましい。 Note that all the distances between the nearest short gate SG1a and the gate electrode 21 may be within the distance range based on the reference value. In the case of FIG. 1, the distance between the two nearest short gates SG1a other than the trigger short gate SG1at may be within the distance range based on the reference value. Thereby, it is possible to further prevent the ON characteristic (gate trigger current) of the semiconductor device 1 from changing greatly. For example, the nearest short gate SG1a is all arranged at the same position as the conventional semiconductor device. Thus, from the viewpoint of the on-characteristics, the trigger short gate SG1at is preferably arranged at the same position as the conventional semiconductor device, and all the nearest short gates SG1a are arranged at the same position as the conventional semiconductor device. More preferred.

また、第２のショートゲートＳＧ２の配置密度は、ゲート電極２１から遠ざかるほど高くなるようにしてもよい。ゲート電極２１から遠いショートゲートほど半導体装置のオン特性に与える影響が小さくなることから、このようにすることで、オン特性への影響を効果的に抑えつつ、ｄｖ／ｄｔ耐量をより向上させることができる。 Further, the arrangement density of the second short gates SG2 may be increased as the distance from the gate electrode 21 increases. Since the short gate farther from the gate electrode 21 has a smaller influence on the on-characteristic of the semiconductor device, the dv / dt resistance can be further improved by effectively suppressing the influence on the on-characteristic. Can do.

また、図１に示すように、第１のショートゲートＳＧ１および第２のショートゲートＳＧ２は、トリガショートゲートＳＧ１ａｔとゲート電極２１とを最短距離で結ぶ対角線、および当該対角線に平行な線に配置されるようにしてもよい。これにより、第１のショートゲートＳＧ１および第２のショートゲートＳＧ２が過度に不均等に配置されることがないため、ｄｖ／ｄｔ耐量の増加が抑制されることを防止できる。 Further, as shown in FIG. 1, the first short gate SG1 and the second short gate SG2 are arranged on a diagonal line connecting the trigger short gate SG1at and the gate electrode 21 with the shortest distance, and on a line parallel to the diagonal line. You may make it do. Thereby, since the 1st short gate SG1 and the 2nd short gate SG2 are not arrange | positioned too unevenly, it can prevent that the increase in dv / dt tolerance is suppressed.

（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置１Ａについて、図４を参照して説明する。第１の実施形態との相違点は、第２の実施形態では、ショートゲートＳＧ２の大きさがゲート電極２１からの距離に応じて変化する点である。以下、第１の実施形態との相違点を中心に第２の実施形態について説明する。(Second Embodiment)
Next, a semiconductor device 1A according to a second embodiment of the present invention will be described with reference to FIG. The difference from the first embodiment is that the size of the short gate SG2 changes according to the distance from the gate electrode 21 in the second embodiment. Hereinafter, the second embodiment will be described with a focus on differences from the first embodiment.

本実施形態に係る半導体装置１Ａでは、第１の実施形態で説明した半導体装置１と同様に、トリガショートゲートＳＧ１ａｔとゲート電極２１との間の距離Ｚは基準値に基づく距離範囲内に設定されている。したがって、半導体装置１Ａのオン特性（ゲートトリガ電流）が大きく変化することを防止できる。なお、トリガショートゲートＳＧ１ａｔの大きさは、基準値に基づく大きさに設定されている。例えば、潜り抵抗ｒの値が変化しないように、トリガショートゲートＳＧ１ａｔの大きさは従来の半導体装置と同じ大きさとする。 In the semiconductor device 1A according to the present embodiment, as in the semiconductor device 1 described in the first embodiment, the distance Z between the trigger short gate SG1at and the gate electrode 21 is set within a distance range based on the reference value. ing. Therefore, it is possible to prevent the ON characteristic (gate trigger current) of the semiconductor device 1A from changing greatly. The size of the trigger short gate SG1at is set to a size based on the reference value. For example, the size of the trigger short gate SG1at is the same as that of the conventional semiconductor device so that the value of the dive resistance r does not change.

図４に示すように、第２の実施形態では、第２のショートゲートＳＧ２の大きさは、第１のショートゲートＳＧ１よりも大きい。これにより、第１の主電極２２に設けられるショートゲートの総面積（第１のショートゲートＳＧ１と第２のショートゲートＳＧ２の面積の総和）が従来の半導体装置よりも増えるため、ｄｖ／ｄｔ耐量を増加させることができる。 As shown in FIG. 4, in the second embodiment, the size of the second short gate SG2 is larger than that of the first short gate SG1. As a result, the total area of the short gates provided in the first main electrode 22 (the total area of the first short gate SG1 and the second short gate SG2) is increased as compared with the conventional semiconductor device, and therefore the dv / dt resistance. Can be increased.

よって、第２の実施形態によれば、オン特性に大きな影響を与えることなく、ｄｖ／ｄｔ耐量を増加させることが可能な半導体装置を提供することができる。 Therefore, according to the second embodiment, it is possible to provide a semiconductor device capable of increasing the dv / dt resistance without significantly affecting the on-characteristics.

なお、最近傍ショートゲートＳＧ１ａとゲート電極２１との間の距離は全て、基準値に基づく距離範囲内にあるようにしてもよい。図４の場合では、トリガショートゲートＳＧ１ａｔ以外の２本の最近傍ショートゲートＳＧ１ａについても、ゲート電極２１との間の距離が基準値に基づく距離範囲内にあるようにしてもよい。これにより、半導体装置１Ａのオン特性（ゲートトリガ電流）が大きく変化することをさらに防止できる。 Note that all the distances between the nearest short gate SG1a and the gate electrode 21 may be within the distance range based on the reference value. In the case of FIG. 4, the distance between the two nearest short gates SG1a other than the trigger short gate SG1at may be within the distance range based on the reference value. Thereby, it is possible to further prevent the ON characteristic (gate trigger current) of the semiconductor device 1A from changing greatly.

また、図４に示すように、第２のショートゲートＳＧ２の大きさは、ゲート電極２１から遠ざかるほど大きくなるようにしてもよい。ゲート電極２１から遠いショートゲートほど半導体装置のオン特性に与える影響が小さくなることから、このようにすることで、オン特性への影響を効果的に抑えつつ、ｄｖ／ｄｔ耐量をより向上させることができる。 In addition, as shown in FIG. 4, the size of the second short gate SG <b> 2 may increase as the distance from the gate electrode 21 increases. Since the short gate farther from the gate electrode 21 has a smaller influence on the on-characteristic of the semiconductor device, the dv / dt resistance can be further improved by effectively suppressing the influence on the on-characteristic. Can do.

また、図４に示すように、第１のショートゲートＳＧ１および第２のショートゲートＳＧ２は、トリガショートゲートＳＧ１ａｔとゲート電極２１とを最短距離で結ぶ対角線、および当該対角線に平行な線に配置されるようにしてもよい。これにより、第１のショートゲートＳＧ１および第２のショートゲートＳＧ２が過度に不均等に配置されることがないため、ｄｖ／ｄｔ耐量の増加が抑制されることを防止できる。 As shown in FIG. 4, the first short gate SG1 and the second short gate SG2 are arranged on a diagonal line connecting the trigger short gate SG1at and the gate electrode 21 with the shortest distance, and on a line parallel to the diagonal line. You may make it do. Thereby, since the 1st short gate SG1 and the 2nd short gate SG2 are not arrange | positioned too unevenly, it can prevent that the increase in dv / dt tolerance is suppressed.

（第３の実施形態）
次に、本発明の第３の実施形態に係る半導体装置１Ｂについて、図５を参照して説明する。第１の実施形態との相違点は、第３の実施形態では、第１の電極領域Ａ１と第２の電極領域Ａ２の区別をせず、全てのショートゲートが均等に配置される点である。以下、第１の実施形態との相違点を中心に第３の実施形態について説明する。(Third embodiment)
Next, a semiconductor device 1B according to a third embodiment of the present invention will be described with reference to FIG. The difference from the first embodiment is that in the third embodiment, the first electrode region A1 and the second electrode region A2 are not distinguished, and all the short gates are arranged equally. . Hereinafter, the third embodiment will be described with a focus on differences from the first embodiment.

本実施形態に係る半導体装置１Ｂでは、図５に示すように、第２導電型の複数のショートゲートＳＧが均等に配置されている。複数のショートゲートＳＧは、第１のショートゲートＳＧ１および第２のショートゲートＳＧ２と同様に、第２の半導体領域１２を貫通するように設けられ、第１の主電極２２および第１の半導体領域１１に接続するように構成されている。なお、図５では、複数のショートゲートＳＧは、正方格子状に配置されているが矩形格子状、斜方格子状、六角格子状など他の配置態様であってもよい。 In the semiconductor device 1B according to the present embodiment, as shown in FIG. 5, a plurality of second conductivity type short gates SG are equally arranged. Similar to the first short gate SG1 and the second short gate SG2, the plurality of short gates SG are provided so as to penetrate the second semiconductor region 12, and the first main electrode 22 and the first semiconductor region are provided. 11 is connected. In FIG. 5, the plurality of short gates SG are arranged in a square lattice shape, but may be arranged in other shapes such as a rectangular lattice shape, an oblique lattice shape, and a hexagonal lattice shape.

図５に示すように、複数のショートゲートＳＧのうちゲート電極２１から見て最前列に、複数の最近傍ショートゲートＳＧａが配置されている。図５の例では、１７本の最近傍ショートゲートＳＧａが配置されている。トリガショートゲートＳＧａｔは、ゲート電極２１から最も離れている最近傍ショートゲートである。 As shown in FIG. 5, among the plurality of short gates SG, a plurality of nearest short gates SGa are arranged in the foremost column when viewed from the gate electrode 21. In the example of FIG. 5, 17 nearest short gates SGa are arranged. The trigger short gate SGat is the nearest short gate that is farthest from the gate electrode 21.

トリガショートゲートＳＧａｔとゲート電極２１との間の距離Ｚは、基準値に基づく距離範囲内にある。上記の基準値は、例えば、半導体装置１の仕様値である。これにより、半導体装置１Ｂのオン特性（ゲートトリガ電流）が大きく変化することを防止できる。 The distance Z between the trigger short gate SGat and the gate electrode 21 is within the distance range based on the reference value. The reference value is, for example, a specification value of the semiconductor device 1. Thereby, it is possible to prevent the ON characteristic (gate trigger current) of the semiconductor device 1B from changing greatly.

また、図５に示すように、ショートゲートＳＧ同士間の距離Ｘは、最近傍ショートゲートＳＧａとゲート電極２１との間の距離Ｙよりも短い。ここで、距離Ｘは、隣り合うショートゲートＳＧの中心間距離であり、距離Ｙは、最近傍ショートゲートＳＧａとゲート電極２１との間の最短距離である。このように半導体装置１ＢではショートゲートＳＧが高密度に配置され、第１の主電極２２に設けられるショートゲートＳＧの個数が従来の半導体装置よりも増えるため、ｄｖ／ｄｔ耐量を増加させることができる。なお、ショートゲートＳＧ同士間の距離は０．１ｍｍ以上０．８ｍｍ以下であることが好ましく、０．１ｍｍ以上０．５ｍｍ以下であることがさらに好ましい。 Further, as shown in FIG. 5, the distance X between the short gates SG is shorter than the distance Y between the nearest short gate SGa and the gate electrode 21. Here, the distance X is the distance between the centers of the adjacent short gates SG, and the distance Y is the shortest distance between the nearest short gate SGa and the gate electrode 21. As described above, in the semiconductor device 1B, the short gates SG are arranged at a high density, and the number of short gates SG provided on the first main electrode 22 is increased as compared with the conventional semiconductor device, so that the dv / dt resistance can be increased. it can. The distance between the short gates SG is preferably from 0.1 mm to 0.8 mm, and more preferably from 0.1 mm to 0.5 mm.

よって、第３の実施形態によれば、オン特性に大きな影響を与えることなく、ｄｖ／ｄｔ耐量を増加させることが可能な半導体装置を提供することができる。 Therefore, according to the third embodiment, it is possible to provide a semiconductor device capable of increasing the dv / dt resistance without greatly affecting the on-characteristics.

なお、最近傍ショートゲートＳＧａとゲート電極２１との間の距離は全て、基準値に基づく距離範囲内にあるようにしてもよい。図５の場合では、トリガショートゲートＳＧａｔ以外の１６本の最近傍ショートゲートＳＧａについても、ゲート電極２１との間の距離が基準値に基づく距離範囲内にあるようにしてもよい。これにより、半導体装置１Ｂのオン特性（ゲートトリガ電流）が大きく変化することをさらに防止できる。 Note that all the distances between the nearest short gate SGa and the gate electrode 21 may be within the distance range based on the reference value. In the case of FIG. 5, the 16 nearest short gates SGa other than the trigger short gate SGat may also be within the distance range based on the reference value with respect to the gate electrode 21. Thereby, it is possible to further prevent the ON characteristic (gate trigger current) of the semiconductor device 1B from changing greatly.

以上、本発明に係る３つの実施形態について説明したが、本発明は、双方向サイリスタ等の他の半導体装置にも適用可能である。 Although the three embodiments according to the present invention have been described above, the present invention can also be applied to other semiconductor devices such as bidirectional thyristors.

上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態に限定されるものではない。異なる実施形態にわたる構成要素を適宜組み合わせてもよい。特許請求の範囲に規定された内容及びその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。 Based on the above description, those skilled in the art may be able to conceive additional effects and various modifications of the present invention, but the aspects of the present invention are not limited to the individual embodiments described above. . You may combine suitably the component covering different embodiment. Various additions, modifications, and partial deletions can be made without departing from the concept and spirit of the present invention derived from the contents defined in the claims and equivalents thereof.

１，１Ａ，１Ｂ半導体装置
１０半導体基板
１０ａ，１０ｂ主面
１１第１の半導体領域（Ｐ型ベース領域）
１２第２の半導体領域（Ｎ型エミッタ領域）
１３第３の半導体領域（Ｐ型ベース領域）
１４第４の半導体領域
１５チャネルストッパー
１６アイソレーション領域
１７バルク領域
２１ゲート電極
２２第１の主電極（カソード電極）
２３第２の主電極（アノード電極）
２５保護膜
Ａ１第１の電極領域
Ａ２第２の電極領域
Ｄ１，Ｄ２（空乏層の）境界線
ｒ潜り抵抗
ＳＧ，ＳＧ１，ＳＧ２ショートゲート
ＳＧ１ａ最近傍ショートゲート
ＳＧ１ａｔトリガショートゲート
Ｘ，Ｙ，Ｚ距離1, 1A, 1B Semiconductor device 10 Semiconductor substrate 10a, 10b Main surface 11 First semiconductor region (P-type base region)
12 Second semiconductor region (N-type emitter region)
13 Third semiconductor region (P-type base region)
14 Fourth semiconductor region 15 Channel stopper 16 Isolation region 17 Bulk region 21 Gate electrode 22 First main electrode (cathode electrode)
23 Second main electrode (anode electrode)
25 Protective film A1 First electrode region A2 Second electrode region D1, D2 (depletion layer) boundary r Submarine resistance SG, SG1, SG2 Short gate SG1a Nearest short gate SG1at Trigger short gate X, Y, Z Distance

Claims

A first conductivity type semiconductor substrate having a first main surface and a second main surface opposite to the first main surface;
A first semiconductor region of a second conductivity type formed on the first main surface of the semiconductor substrate;
A second semiconductor region of a first conductivity type formed in the first semiconductor region;
A third semiconductor region of a second conductivity type formed on the second main surface of the semiconductor substrate;
A gate electrode formed on the first main surface so as to be electrically connected to the first semiconductor region;
A first main electrode formed on the first main surface so as to be electrically connected to the second semiconductor region;
A second main electrode formed on the second main surface so as to be electrically connected to the third semiconductor region,
In a plane parallel to the first main surface, the first main electrode is positioned on the opposite side of the gate electrode with the first electrode region adjacent to the gate electrode and the first electrode region interposed therebetween. A second electrode region,
The first electrode region is provided with a plurality of first conductivity type first short gates that penetrate the second semiconductor region and connect to the first main electrode and the first semiconductor region. ,
The second electrode region is provided with a plurality of second conductivity type second short gates that penetrate the second semiconductor region and connect to the first main electrode and the first semiconductor region. ,
The first main electrode is in contact with the plurality of first short gates and the plurality of second short gates;
Of the plurality of first short gates, the distance between the gate electrode and a trigger short gate which is the nearest short gate located in the foremost row when viewed from the gate electrode and is farthest from the gate electrode is The semiconductor device is located within a distance range based on a reference value, and the arrangement density of the second short gates is higher than the arrangement density of the first short gates.

2. The semiconductor device according to claim 1, wherein all the distances between the nearest short gate and the gate electrode are within a distance range based on the reference value.

2. The semiconductor device according to claim 1, wherein an arrangement density of the second short gates increases as the distance from the gate electrode increases.

The first main electrode and the gate electrode are formed in a substantially square shape in which the gate electrode occupies one corner in plan view,
The first short gate and the second short gate are arranged on a diagonal line connecting the trigger short gate and the gate electrode at a shortest distance, and on a line parallel to the diagonal line. 2. The semiconductor device according to 1.

A first conductivity type semiconductor substrate having a first main surface and a second main surface opposite to the first main surface;
A first semiconductor region of a second conductivity type formed on the first main surface of the semiconductor substrate;
A second semiconductor region of a first conductivity type formed in the first semiconductor region;
A third semiconductor region of a second conductivity type formed on the second main surface of the semiconductor substrate;
A gate electrode formed on the first main surface so as to be electrically connected to the first semiconductor region;
A first main electrode formed on the first main surface so as to be electrically connected to the second semiconductor region;
A second main electrode formed on the second main surface so as to be electrically connected to the third semiconductor region,
In a plane parallel to the first main surface, the first main electrode is positioned on the opposite side of the gate electrode with the first electrode region adjacent to the gate electrode and the first electrode region interposed therebetween. A second electrode region,
The first electrode region is provided with a plurality of first conductivity type first short gates that penetrate the second semiconductor region and connect to the first main electrode and the first semiconductor region. ,
The second electrode region is provided with a plurality of second conductivity type second short gates that penetrate the second semiconductor region and connect to the first main electrode and the first semiconductor region. ,
The first main electrode is in contact with the plurality of first short gates and the plurality of second short gates;
Of the plurality of first short gates, the distance between the gate electrode and a trigger short gate which is the nearest short gate located in the foremost row when viewed from the gate electrode and is farthest from the gate electrode is The semiconductor device is located within a distance range based on a reference value, and a size of the second short gate is larger than that of the first short gate.

6. The semiconductor device according to claim 5, wherein all the distances between the nearest short gate and the gate electrode are within a distance range based on the reference value.

6. The semiconductor device according to claim 5, wherein the size of the second short gate increases as the distance from the gate electrode increases.

The first main electrode and the gate electrode are formed in a substantially square shape in which the gate electrode occupies one corner in plan view,
The first short gate and the second short gate are arranged on a diagonal line connecting the trigger short gate and the gate electrode at a shortest distance, and on a line parallel to the diagonal line. 5. The semiconductor device according to 5.