JP6366573B2 - デカップリングにより毎ピクセル・アナログチャネルウェル絶縁された画像化検出器及び方法 - Google Patents

Description

以下の説明は、画像化検出器に関し、より具体的には、デカップリングによるパーピクセルアナログチャネルウェル絶縁に関し、コンピュータ断層撮影（ＣＴ）に関して説明する。

ＣＴスキャナは、一般的に、Ｚ軸を中心として検査領域の周りを回転する回転可能ガントリーに取り付けられたＸ線管を含む。Ｘ線管は、検査領域を横切る放射線を放射する。検出器アレイは、Ｘ線管から検査領域に対向した弧（ａｎｇｕｌａｒ ａｒｃ）が対し、検査領域を横切る放射を検出し、それを示す信号を生成する。再構成器が信号を処理し、検査領域と、被験者の一部分またはその中の対象を示す立体的画像データをスキャンイング中に再構成する。

特許文献１に記載されたＣＴ検出器アレイは、一列以上の検出器タイルを含む。各検出器タイルは、２次元のバックライトされた（例えば１６個以上の）検出器画素のフォトダイオードアレイに光学的に結合したシンチレータレイヤを含む。フォトダイオードアレイは、バンプボンディングによりキャリアサブストレート上にボンディングされている。特定用途集積回路（ＡＳＩＣ）にパッケージされた読み出しエレクトロニクスもキャリアサブストレート上にボンディングされている。キャリアサブストレートは、検出器画素により生成された信号を読み出しエレクトロニクスに送る（ｒｏｕｔｅ）電極を含む。

特許文献２において、ＣＴ検出器タイルは、感光性エリアと非感光性エリアとを有するシリコンフォトダイオードを含む。このタイルにおいて、フォトダイオードアレイは、シリコンサブストレートの感光性エリアの一部であり、非感光性エリアは各検出器画素をボンディングパッドに相互接続する電極を含む。シリコンＡＳＩＣは、ボンディングパッドと電気的に連通し、そのため検出器画素と電気的に連通する、シリコンサブストレートの非感光性エリアに直接ボンディングされている。

ＡＳＩＣは、各検出器画素の読み出しエレクトロニクスを含み、各検出器画素のアナログ及びデジタルのエレクトロニクスを含む。図１は、先行技術例のＡＳＩＣ１０２の一部を示す。これは、第１の検出器画素の第１の読み出しエレクトロニクス１０４と、異なる第２の画素の第２の読み出しエレクトロニクス１０６とを含む。第１の読み出しエレクトロニクス１０４は第１のアナログコンポーネント１０８と第１のデジタルコンポーネント１１０とを含み、第２の読み出しエレクトロニクス１０６は第２のアナログコンポーネント１１４と第２のデジタルコンポーネント１１６とを含む。ＡＳＩＣ１０２は、共通デジタルコンポーネント１１８を含む共通デジタルエレクトロニクス１１２も含む。

コンポーネント１０８−１１８の周りの波線は、ＡＳＩＣ１０２の物理的構造を示しているのではなく、アナログ、デジタル、及び共通デジタルの間の、及び画素間の、読み出しエレクトロニクスコンポーネントの例示するグルーピングを明確にするために描いたものである。残念ながら、アナログとデジタルの読み出しエレクトロニクス１０８−１１８は、同一サブストレート１２０にあり、そのためにサブストレートノイズの影響を受けやすい。また、アナログとデジタルの読み出しエレクトロニクス１１０−１１８は、同一サブストレート１２０にあり、そのためにアナログ読み出しエレクトロニクス１０８と１１４は、デジタル読み出しエレクトロニクス１１０、１１６及び１１８からのノイズの影響を受けやすく、その逆も言える。

ノイズの影響を緩和する一アプローチは、アナログとデジタルの読み出しエレクトロニクスを、サブストレートから、及びお互いから電気的に絶縁することである。これは、図２に示すように、ＣＭＯＳトリプルウェルまたは浅いトレンチ絶縁により行われている。図２において、第１のウェル２０２は、アナログ読み出しエレクトロニクス１０８と１１４を、サブストレート１２０及びデジタル読み出しエレクトロニクス１１０、１１６及び１１８から電気的に絶縁し、第２のウェル２０４は、デジタル読み出しエレクトロニクス１１０、１１６及び１１８を、サブストレート１２０及びアナログチャネル１０８と１１４から電気的に絶縁する。しかし、このアプローチは同一ウェル中の読み出しエレクトロニクス間のクロストークを緩和せず、かかるクロストークが検出器の線形性、利得、ノイズ性能に悪影響を及ぼし、低放射線量画像化を制約することがある。

外部電源と、ＡＳＩＣ１０２の読み出しエレクトロニクスの電源とをデカップリングするため、デカップリング回路が使われている。例えば、第１の読み出しエレクトロニクス１０４の場合、アナログ、デジタル、及び共通デジタル読み出しエレクトロニクス１０８、１１０、及び１１２について別々のデカップリング回路が用いられている。図３は、一例のデカップリング回路３０２を示し、外部電源端子３０４、ＲＣフィルタ抵抗３０６、ＲＣフィルタバイパスキャパシタ３０８、及び内部読み出しエレクトロニクス電源端子３１０を含む。残念ながら、かかる回路はＡＳＩＣ１０２の外部の電気的要素を含み、検出器の全体的フットプリントとコストが増大し、回路から外部サブストレートまでの相互接続距離のために抵抗と直列に不要なインダクタンスが生じる。

米国特許第６，５１０，１９５号明細書 米国特許出願公開第２００９／０１２１１４６号

少なくとも上記の点を考慮すると、これとは別の読み出しチャネル及び／またはこれとは別のデカップリング構成に対する必要性がまだ解消していない。

ここに説明する態様は、上記の問題等を解決する。

一態様では、画像化装置は少なくとも１つの検出器タイルを有する検出器アレイを含む。検出器タイルは、非光感知エリア内にある個々の光感知検出器ピクセルの２次元アレイを有するフォトセンサアレイと、フォトセンサアレイに結合した読み出しエレクトロニクスとを含む。読み出しエレクトロニクスは、個々の検出器ピクセルに対応する個々のアナログ読み出しチャネルウェルを含み、アナログ読み出しチャネルウェルがその中のアナログ電気的コンポーネントを他のアナログ読み出しチャネルウェル中のアナログ電気的コンポーネントから電気的に絶縁する。

他の一態様では、一方法は、検出器ピクセル出力信号を、前記検出器ピクセルのみに対応する読み出しエレクトロニクスに送るステップであって、前記検出器ピクセルは画像化検出器の複数の検出器ピクセルの１つであり、前記検出器ピクセルの読み出しエレクトロニクスのアナログ読み出しエレクトロニクスは、対応するアナログチャネルウェルにより、他の検出器ピクセルの読み出しエレクトロニクスのアナログ読み出しエレクトロニクスから電気的に絶縁されている、ステップと、前記読み出しエレクトロニクスで前記信号を処理するステップとを有する、
他の一態様では、画像化検出器アレイは、非光感知エリア内にある光感知検出器ピクセルの２次元アレイを有するフォトセンサアレイを含む。画像化検出器アレイはさらに、前記フォトセンサアレイに結合した読み出しエレクトロニクスであって、前記読み出しエレクトロニクスは、 個々のアナログ読み出しチャネルウェルであって、各ウェルはアナログ読み出しチャネルエレクトロニクスを含み１つの個々の検出器ピクセルに対応し、前記個々のアナログ読み出しチャネルウェルのうちのアナログ読み出しチャネルエレクトロニクスは互いから電気的に絶縁されている、個々のアナログ読み出しチャネルウェルを含む。画像化検出器アレイはさらに、前記個々のアナログ読み出しチャネルの金属レイヤのデカップリング回路とを含む。

本発明は、様々なコンポーネントとその構成、及び様々なステップとその構成の形を取る。図面は好ましい実施形態を例示することのみを目的とし、本発明を限定するものと解してはならない。

アナログ及びデジタルの読み出しエレクトロニクスとサブストレートとの間を電気的に絶縁していない、先行技術の画像化検出器ＡＳＩＣの一部を示す図である。 アナログ及びデジタルの読み出しエレクトロニクスが共通アナログウェルと共通デジタルウェルにより互いに及びサブストレートから電気的に絶縁されている、先行技術の画像化検出器ＡＳＩＣの一部を示す図である。 図１または図２の読み出しエレクトロニクスの、先行技術の外部でカップリング回路を示す図である。 ＡＳＩＣの、画素ごとに電気的に絶縁されデカップリングを含む少なくともアナログ読み出しエレクトロニクスを有する検出器タイルを含む画像化システムを示す図である。 検出器タイルの一例を示す図である。 各検出器画素のアナログとデジタルの読み出しエレクトロニクスが、対応するアナログチャネルウェル中にある検出器タイルの一例を示す図である。 画素のアナログとデジタルの読み出しエレクトロニクスが異なるウェルの中にある、図６のバリエーションを示す図である。 デカップリング回路が読み出しエレクトロニクスの複数のレイヤにある、検出器タイルの一例を示す図である。 デカップリング回路と個々のウェルとの間の幾何学的関係を示す、図８の検出器タイルを示す透視図である。 デカップリングキャパシタの一構成例を示す図である。 方法の一例を示す図である。

最初に図４を参照して、画像化システム４００は、例えばコンピュータ断層撮影（ＣＴ）スキャナ等であり、これを示している。画像化システム４００は、一般的には静止したガントリー４０２と、回転ガントリー４０４とを含む。回転ガントリー４０４は、静止ガントリー４０２により回転可能に支持され、縦軸すなわちｚ軸方向で検査領域４０６の周りと回転する。放射線源４０８は、例えばＸ線管などであるが、回転ガントリー４０４により支持され、それとともに回転し、概してコーン型、ファン型、ウェッジ型その他の形状の放射線ビームを放射する。その放射線ビームは検査領域４０６を横断する。

放射線感知検出器アレイ４１２は、検査領域４０６にわたり放射線源４０８に対向する弧（ａｎｇｕｌａｒ ａｒｃ）に対する（ｓｕｂｔｅｎｄ）。放射線感知検出器アレイ４１２は、１列４１６以上の検出器タイル４１８を含み、列４１６はｚ軸に沿って互いに並んでいる。検出器タイル４１８は、検出器モジュール４１９に、ソルダーボール（ｓｏｌｄｅｒ ｂａｌｌｓ）、スタッドバンプ（ｓｔｕｄ ｂｕｍｐｓ）その他を介して結合し、システム４００に取り付けられ、ｚ軸に沿って並んでいる。図５を簡単に参照して、非限定的な検出器タイル４１８の例が示されている。説明を明確にするために、タイル４１８を、その様々なコンポーネントを互いに離した展開図で示した。

タイル４１８は、フォトセンサ４２２に光学的に結合したシンチレータレイヤ４２０を含む。これは、フォトセンサ４２２の第１サイド４２８上の非感光エリア４２６内にある複数の感光性エリア（検出器ピクセル）を含む。図示したフォトセンサ４２２は、背面照明（ｂａｃｋ−ｉｌｌｕｍｉｎａｔｅｄ）されたフォトセンサであり、検出器ピクセル４２４をフォトセンサ４２２の第２の対向サイド４３０上にある（図中では見えない）ボンディングパッドなどに相互接続する（図中では見えない）電極を有する。他の一実施形態では、フォトセンサ４２２は前面照明（ｆｒｏｎｔ−ｉｌｌｕｍｉｎａｔｅｄ）されたフォトセンサであり、第１のサイド４２８から対向するサイド４３０上のパッドに信号を送る（ｒｏｕｔｅ）ビア（ｖｉａｓ）を含む。シンチレータレイヤ４２０は、複数のシンチレータピクセルを含む。各々は検出器ピクセル４２４の１つと対応している。

ＡＳＩＣ（読み出しエレクトロニクス）４３２は、複数のピクセルチャネルウェル４３４を含む。各チャネルウェル４３４は、検出器ピクセル４２４のうちの１つのみに対応する。チャネルウェル４３４は、その対応する検出器ピクセル４２４に対して、トランジスタその他のエレクトロニクスなどである一以上の電子コンポーネントを含む。図示したＡＳＩＣ４３２は、フォトセンサ４２２と１対１の幾何学的関係を有し、各チャネルウェル４３４は検出器ピクセル４２４と１対１の幾何学的関係を有する。すなわち、ボンディングされたＡＳＩＣ４３２とフォトセンサ４２２の表面は略同サイズである。同様に、ウェル４３４と検出器ピクセル４２４の表面は略同サイズである。他の一実施形態では、表面は同サイズではなく、例えば、ＡＳＩＣ４３２はフォトセンサ４２２より小さい。

後でより詳しく説明するように、個々のチャネルウェル４３４は、少なくとも一チャネルのアナログ電気的コンポーネントを他のチャネルのアナログ電気的コンポーネントから電気的に絶縁する。このようにアナログ電気的コンポーネントを絶縁すると、異なる検出器ピクセル４２４の異なるチャネルのアナログ電気的コンポーネント間のクロストークが少なくなる。これにより、ウェル４３４が無い構成と比較して、検出器の線形性、ゲイン、及びノイズ特性が改善される。これにより、システム４００は、低放射線量画像化に適したものにもなる。これも後でより詳細に説明するが、ＡＳＩＣ４３２は、その金属レイヤ中のウェル４３４に含まれる各チャネルに対してデカップリング回路を含む。そのため、ＡＳＩＣレベルでデカップリングができ、追加的スペースが必要ない。

ＡＳＩＣ４３２とフォトセンサ４２２は共にボンディングされており、ＡＳＩＣチャネル４３４はフォトセンサ４２２のボンディングパッドと電気的に通信できる。例示の実施形態では、フォトセンサ４２２とＡＳＩＣ４３２は両方ともシリコンを含み、接着剤、ソルダーボール、フリップチップ、共有結合、及び／またはその他のシリコン対シリコンのボンディング方法によりボンディングされている。半導体シリコン対シリコンボンディングの一例が、特許文献２に記載されている。この文献はここにその全体を参照援用する。任意的に、少し追加コストをかけて、アセンブリを容易にするため、アセンブリ４２２と４３２との間にパススルー接続でインターポーザーサブストレートを配置してもよい。

図４に戻り、再構成器４３６は、検出器アレイ４１２からの信号を再構成して、３次元画像データを生成する。カウチ等の支持台４３８が、検査領域４０６において、オブジェクトまたは被験者を支持する。汎用計算システムがオペレータコンソール４４０として機能する。これは、ディスプレイ及び／またはプリンタなどの人間が読み取れる出力デバイスと、キーボード及び／またはマウスなどの入力デバイスを含む。コンソール４４０上で実行されているソフトウェアにより、オペレータは、画像化システム４００の動作を制御できる。

図６はＡＳＩＣ４３２の一部を示す。この例では、ＡＳＩＣ４３２は、少なくとも１つのアナログピクセルチャネルウェル６０２、６０４、・・・と、少なくとも１つのデジタル共通ウェル６０６とを含む。ＡＳＩＣ４３２は、少なくとも１つのアナログ共通ウェル及び／またはその他の一以上のウェルも含む。

少なくとも１つのアナログピクセルチャネルウェル６０２は、複数のチャネル６０８を含む。各チャネル６０８は、Ｎタイプアナログチャネルウェルに、アナログＮチャネル電界効果トランジスタ（ＮＦＥＴ）６１０と、アナログＰタイプ電界効果トランジスタ（ＰＦＥＴ）６１２と、デジタルＮＦＥＴ６１４と、デジタルＰＦＥＴ６１６とを含む。ここではＰタイプウェル及び対応するトランジスタ構成も想定できる。少なくとも１つの共通デジタルウェル６０６も、ＮＦＥＴやＰＦＥＴなどの複数のチャネル６１８を含む。同様に、共通デジタルウェル６０６は替わりにＰタイプウェルを含んでいてもよい。

例えば、ウェル６０２など所与の任意のアナログピクセルチャネルウェルについて、その中のトランジスタ（６１０−６１６）は、例えば、アナログチャネルウェル６０４など他のアナログチャネルウェルのトランジスタから電気的に絶縁されている。チャネルウェル６０２、６０４及び６０６も、その中のトランジスタを、チャネルウェル６０２、６０４及び６０６があるサブストレート６２０から電気的に絶縁させる。ウェル６０２、６０４及び６０６中の回路絶縁は、シリコン半導体材料に絶縁をする、トリプルウェル絶縁及び／またはその他のＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などの方法により形成できる。

図７は、ＡＳＩＣ４３２の一部のバリエーションを示し、デジタルトランジスタ６１４と６１６が、アナログチャネルウェル６０２ではなくデジタル共通ウェル６０６に配置されている。この実施形態では、アナログトランジスタ６１０と６１２は、まだアナログチャネルウェル６０２にあるが、デジタルトランジスタ６１４と６１６は、デジタルチャネルウェル６０６にある。この構成は、さらに、アナログトランジスタ６１０と６１２、及び検出器ピクセルのデジタルトランジスタ６１４と６１６を電気的に絶縁する。

図６と７に示した構成は、アナログチャネルウェル（例えば、ウェル６０２と６０４）により、一検出器ピクセルのアナログチャネルのアナログトランジスタを、他の一検出器ピクセルの他のアナログチャネルのアナログトランジスタから電気的に絶縁することにより、少なくとも検出器ピクセル間のアナログチャネル間の電気的絶縁をする。かかる構成により、チャネルアクティビティが単一のウェルに制限され、チャネル間クロストークが緩和される。

言うまでもなく、これにより、検出器の線形性とノイズ性能が、個々のチャネルが互いに電気的に絶縁されていない構成、例えば図１及び／または２を参照して説明した構成と比較して、改善できる。図７に示すように、チャネルのアナログ及びデジタルトランジスタも、異なるウェルに分けることにより電気的に絶縁でき、これにより一チャネルのアナログ及びデジタルのノイズ混入を減らすことができる。

図８は、ＡＳＩＣ４３２が検出器ピクセル４２４の各検出器ピクセルについて、デカップリングキャパシタ８００を含む一実施形態を示す。簡明性のため、対応する検出器ピクセル４２４とアナログＡＳＩＣウェル６０２に接続された唯一のデカップリングキャパシタ８００のみを示した。しかし、言うまでもなく、他の検出器ピクセル４２４とウェル６０２のデカップリングキャパシタ８００も同様である。

ＡＳＩＣ４３２は、複数の金属レイヤ８０２を含み、レイヤ８０２１、８０２２、８０２３、８０２４、・・・、８０２Ｋ（Ｋは１より大きい整数）を含む。フォトセンサ４２２は複数の金属レイヤ８１０を含んでいてもいなくてもよい。例示の実施形態では、フォトセンサレイヤ８１０は、検出器ピクセル４２４がウェル６０２の読み出しエレクトロニクスと電気的につながるように、ＡＳＩＣ４３２のレイヤ８０２に結合している。電気的接続は図を明確にするため図示していない。

図８では、デカップリングキャパシタ８００は、レイヤ８０２４に第１の電極８０４、レイヤ８０２２の第２の電極８０６、その間に（及びレイヤ８０２３に）あり所定の誘電率を有する誘電材料を含む絶縁レイヤ８０８を含み、レイヤ８０２中にキャパシタ構造を形成している。金属・絶縁体・金属（ＭＩＭ）及び／またはその他の製造プロセスを用いて、デカップリングキャパシタ８００を製造できる。

図９は、図８の実施形態を示す透視図であり、検出器ピクセル４２４、デカップリングキャパシタ８００、及びチャネルウェル６０２間間の幾何学的関係の例を示す。この実施形態では、検出器ピクセル４２４のエリア８０４と、それに面する検出器ウェル６０２のエリア８０４との間に１対１の幾何学的関係があり、検出器ピクセル４２４のエリア８０４と、それに面するデカップリングキャパシタ８００のエリア８０８との間には１対１の幾何学的関係があり、それゆえデカップリングキャパシタ８００のエリア８１０と、それに面するウェル６０２のエリア８０４との間には１対１の幾何学的関係がある。ここで１対１でない関係を想定することもできる。

図１０は、デカップリングキャパシタ８００の構成例を示し、複数のサブキャパシタ１００２を含む。この例では、第１のグループ１００４のサブキャパシタは、並列に電気的に接続され、アナログ読み出しエレクトロニクスの正の電源に対するデカップリングキャパシタを形成している。第２のグループ１００６のサブキャパシタは、並列に電気的に接続され、アナログ読み出しエレクトロニクスの電源に対するデカップリングキャパシタを形成している。第３のグループ１００８のサブキャパシタは、並列に電気的に接続され、デジタル読み出しエレクトロニクスのデカップリングキャパシタを形成している。グループ１００４、１００６及び１００８のキャパシタンスは同じであってもなくてもよいが、各グループのキャパシタンスは読み出し可能なデカップリングキャパシタを構成するのに適したものである。

図１１は、方法を示す。

ステップ１１０２において、フォトセンサアレイの検出器ピクセルは、Ｘ線放射の検出に応じてシンチレータにより生成された光を受け取る。

ステップ１１０４において、検出器ピクセルは、受け取った光を示す信号を発生する。

ステップ１１０６において、信号が検出器ピクセルに対応する読み出しエレクトロニクスに送られる（ｒｏｕｔｅ）。読み出しエレクトロニクスの少なくともアナログコンポーネントは、（サイズが検出器ピクセルサイズと同じかまたは小さい）個々のチャネルウェルにより、他の検出器ピクセルの読み出しエレクトロニクスのアナログコンポーネントから電気的に絶縁され、読み出しエレクトロニクスの金属レイヤにおいてデカップリングされている。

ステップ１１０８において、読み出しエレクトロニクスが信号を処理する。

ステップ１１１０において、処理された信号は、読み出しエレクトロニクスから、再構成を含むさらなる処理をする他のコンポーネントに送られる（ｒｏｕｔｅ）。

言うまでもなく、ここに説明する方法のステップの順序は、限定的なものではない。このように、ここでは他の順序も想定できる。また、一以上のステップを削除したり、一以上の追加ステップを含めたりしてもよい。

本発明を好ましい実施形態を参照して説明した。前述の詳細な説明を読んで理解すれば、修正と変更に想到することができる。本発明は、添付した請求項とその均等の範囲内に入るこのような修正案及び代替案をすべて含むものと解釈しなければならない。

Claims (10)

1. 少なくとも２つの検出器タイルを有する検出器アレイを有する画像化装置であって、
   前記検出器タイルは、
   非光感知エリア内にある個々の光感知検出器ピクセルの２次元アレイを有するフォトセンサアレイと、
   前記フォトセンサアレイに結合した読み出しエレクトロニクスであって、
   前記個々の光感知検出器ピクセルに対応する個々のアナログ読み出しチャネルウェルであって、アナログ読み出しチャネルウェルがその中のアナログ電気的コンポーネントを他のアナログ読み出しチャネルウェル中のアナログ電気的コンポーネントから電気的に絶縁する、個々のアナログ読み出しチャネルウェルと、
   複数の金属レイヤと、
   少なくとも１つの検出器ピクセルのアナログ及びデジタル回路のデカップリングキャパシタであって、前記検出器ピクセルと、前記検出器ピクセルに対応するアナログ読み出しチャネルウェルとの間の前記複数の金属レイヤ中にあるデカップリングキャパシタとを有する、読み出しエレクトロニクスとを有する、
   画像化装置。
2. 検出器ピクセルの少なくとも１つのアナログトランジスタと、
   同じ検出器ピクセルの少なくとも１つのデジタルトランジスタと、をさらに有し、
   前記同じ検出器ピクセルの少なくとも１つのアナログトランジスタと少なくとも１つのデジタルトランジスタとは、前記同じ検出器ピクセルの同じアナログ読み出しチャネルにある、
   請求項１に記載の画像化装置。
3. 前記個々の光感知検出器ピクセルに共通な読み出しエレクトロニクスを含む共通デジタル読み出しチャネルウェルと、
   検出器ピクセルの少なくとも１つのアナログトランジスタと、
   同じ検出器ピクセルの少なくとも１つのデジタルトランジスタと、をさらに有し、
   前記少なくとも１つのアナログトランジスタは前記検出器ピクセルのアナログ読み出しチャネルにあり、前記少なくとも１つのデジタルトランジスタは前記共通デジタル読み出しチャネルウェルにある、
   請求項１に記載の画像化装置。
4. 前記フォトセンサアレイはシリコンフォトセンサアレイであり、前記読み出しエレクトロニクスはシリコン集積回路の一部であり、前記シリコン集積回路とフォトセンサアレイはシリコン間ボンディングによりボンディングされている、請求項１ないし３いずれか一項に記載の画像化装置。
5. 前記読み出しエレクトロニクスのジオメトリは前記フォトセンサアレイのジオメトリと等しいまたは小さい、
   請求項１ないし４いずれか一項に記載の画像化装置。
6. 前記フォトセンサアレイは、背面照明フォトダイオードと前面照明フォトダイオードとを含む、
   請求項１ないし５いずれか一項に記載の画像化装置。
7. 前記読み出しエレクトロニクスとフォトセンサアレイは、シリコン間ボンディングにより共にボンディングされたシリコンサブストレートを含む、請求項１ないし６いずれか一項に記載の画像化装置。
8. 検出器ピクセルの出力信号を、前記検出器ピクセルのみに対応する読み出しエレクトロニクスに送るステップであって、前記検出器ピクセルは画像化検出器の複数の検出器ピクセルの１つであり、前記検出器ピクセルの読み出しエレクトロニクスのアナログ読み出しエレクトロニクスは、対応するアナログチャネルウェルにより、他の検出器ピクセルの読み出しエレクトロニクスのアナログ読み出しエレクトロニクスから電気的に絶縁されている、ステップと、
   デカップリングキャパシタを用いて、アナログ及びデジタル読み出しエレクトロニクスを、対応する電源からデカップリングするステップと、
   前記読み出しエレクトロニクスで前記出力信号を処理するステップと
   を有し、前記読み出しエレクトロニクスは、
   複数の金属レイヤと、
   少なくとも１つの検出器ピクセルのアナログ及びデジタル回路のデカップリングキャパシタであって、前記検出器ピクセルと、前記検出器ピクセルに対応するアナログ読み出しチャネルウェルとの間の前記複数の金属レイヤ中にあるデカップリングキャパシタとを有する、
   方法。
9. 前記検出器ピクセルの読み出しエレクトロニクスのデジタル読み出しエレクトロニクスは前記対応するアナログチャネルウェルの中にある、請求項８に記載の方法。
10. 前記検出器ピクセルの読み出しエレクトロニクスのデジタル読み出しエレクトロニクスは共通デジタルチャネルウェルの中にある、請求項８に記載の方法。

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