JP6363542B2 - Semiconductor device, semiconductor device manufacturing method, and circuit system - Google Patents

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Description

本発明は、半導体装置に関し、特に、高耐圧の横型拡散ＭＯＳＦＥＴ（Ｌａｔｅｒａｌ−Ｄｉｆｆｕｓｅｄ−ＭＯＳＦＥＴ、以下、ＬＤＭＯＳＦＥＴ）、横型絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴ）、バイポーラトランジスタ、及びダイオードの素子構造に関する。   The present invention relates to a semiconductor device, and more particularly to an element structure of a high breakdown voltage lateral diffusion MOSFET (Lateral-Diffused-MOSFET, hereinafter referred to as LDMOSFET), lateral insulated gate bipolar transistor (hereinafter referred to as IGBT), bipolar transistor, and diode.

高耐圧のスイッチング動作回路を構成する素子として、高耐圧ＬＤＭＯＳＦＥＴが挙げられる。図１に、ＬＤＭＯＳＦＥＴの適用例として、大容量を駆動する高電圧パルス生成回路の構成図を示す。本回路は、スイッチ素子１（ｎ型チャネルＬＤＭＯＳＦＥＴで構成される事が多い）とスイッチ素子２（ｐ型チャネルＬＤＭＯＳＦＥＴで構成される事が多い）が交互にスイッチングするように、各々のゲート電圧が、論理回路３により制御される。   A high breakdown voltage LDMOSFET is an example of an element constituting a high breakdown voltage switching operation circuit. FIG. 1 shows a configuration diagram of a high voltage pulse generation circuit for driving a large capacity as an application example of an LDMOSFET. In this circuit, each gate voltage is set so that the switching element 1 (often composed of an n-type channel LDMOSFET) and the switching element 2 (often composed of a p-type channel LDMOSFET) are switched alternately. Controlled by the logic circuit 3.

図２は、図１における通常動作時の出力点（出力端子）４の電圧変化を模式的に示したものである。スイッチ素子２がＯＮ，スイッチ素子１がＯＦＦのとき、出力点４は、電源線５にかかる正電圧に上昇し、スイッチ素子１がＯＮ，スイッチ素子２がＯＦＦのとき、出力点４は、電源線６にかかる負電圧に降下する。よって、出力点４は、正高電圧電源線５および負高電圧電源線６の各々の電圧が、スイッチ素子１，スイッチ素子２のＯＮ，ＯＦＦのタイミングで、上昇、降下する。ここでスイッチ素子１、スイッチ素子２には、正高電圧電源線５、負高電圧電源線６の電位に耐え得る耐圧が求められる。   FIG. 2 schematically shows changes in voltage at the output point (output terminal) 4 during normal operation in FIG. When the switch element 2 is ON and the switch element 1 is OFF, the output point 4 rises to a positive voltage applied to the power supply line 5, and when the switch element 1 is ON and the switch element 2 is OFF, the output point 4 The negative voltage across line 6 drops. Therefore, at the output point 4, the voltages of the positive high voltage power supply line 5 and the negative high voltage power supply line 6 rise and fall at the timing when the switch elements 1 and 2 are turned on and off. Here, the switch element 1 and the switch element 2 are required to have a withstand voltage that can withstand the potentials of the positive high voltage power line 5 and the negative high voltage power line 6.

具体的には、超音波診断装置用途のパルス生成回路においては、＋１００Ｖに給電された正高電圧電源線５、及び−１００Ｖに給電された負高電圧電源線６に接続されたスイッチ素子１，スイッチ素子２のスイッチングにより、±１００Ｖの高周波パルスが生成され、振動子、即ち大容量負荷を駆動させる。   Specifically, in a pulse generation circuit for use in an ultrasonic diagnostic apparatus, a switch element 1 and a switch connected to a positive high-voltage power supply line 5 fed to + 100V and a negative high-voltage power supply line 6 fed to -100V Switching of the element 2 generates a high frequency pulse of ± 100 V, and drives the vibrator, that is, a large capacity load.

従って、図３に示す様なスイッチ素子１がＯＮ，スイッチ素子２がＯＦＦの際のソース、ドレイン端子にかかる電位より、スイッチ素子２のドレインソース間に２００Ｖの耐圧が要求される。また同様に、図４に示す様なスイッチ素子１がＯＦＦ，スイッチ素子２がＯＮの際のソース、ドレイン端子にかかる電位より、同様にスイッチ素子１のドレインソース間に２００Ｖの耐圧が要求される。   Therefore, a withstand voltage of 200 V is required between the drain and source of the switch element 2 from the potential applied to the source and drain terminals when the switch element 1 is ON and the switch element 2 is OFF as shown in FIG. Similarly, a withstand voltage of 200 V is required between the drain and source of the switch element 1 from the potential applied to the source and drain terminals when the switch element 1 is OFF and the switch element 2 is ON as shown in FIG. .

この高耐圧の要求を満たすため、図５に示す様なＬＤＭＯＳＦＥＴ構造が従来から適用されている。（特許文献１）なお、図５はｐ型チャネルのＬＤＭＯＳＦＥＴ構造を示している。これはｐ型ドレイン給電層７と同じ導電型の電界緩和ドリフト層であるｐ型ドリフト層８を有し、ｐ型ソース層９、ゲート酸化膜１０、ゲート電極１１、ｎ型ウェル層１２によりスイッチ動作させる構造である。   In order to satisfy this high breakdown voltage requirement, an LDMOSFET structure as shown in FIG. 5 has been conventionally applied. (Patent Document 1) FIG. 5 shows a p-channel LDMOSFET structure. This has a p-type drift layer 8 which is an electric field relaxation drift layer of the same conductivity type as the p-type drain feed layer 7, and is switched by a p-type source layer 9, a gate oxide film 10, a gate electrode 11 and an n-type well layer 12. It is a structure to operate.

高耐圧を得る為、ｐ型ドリフト層８の濃度を低減し、高電圧印加時に、ＰＮ接合からの空乏層をドリフト層内に広げ、電界を緩和させる事が有効であるが、一方でドリフト領域の抵抗が増大し、ＭＯＳＦＥＴの電流性能が低下する副作用がある。   In order to obtain a high breakdown voltage, it is effective to reduce the concentration of the p-type drift layer 8 and to spread the depletion layer from the PN junction into the drift layer when a high voltage is applied. There is a side effect that the resistance of the MOSFET increases and the current performance of the MOSFET decreases.

図６に、縦軸を単位面積当たりの電流性能１８、横軸をオフ耐圧１９とし、ＬＤＭＯＳＦＥＴの性能を模式的に記した。ドリフト領域のドープ量低下に伴い、高耐圧化する一方で、電流性能は低下し、即ち、両者はトレードオフの関係に位置する。これに対し、回路、及び製品実現の為のスペックを設定し、ドーズ量を中心としたプロセス、及びレイアウトのチューニングが、開発段階において図られる。   FIG. 6 schematically shows the performance of the LDMOSFET, with the vertical axis representing current performance per unit area 18 and the horizontal axis representing off-breakdown voltage 19. As the doping amount in the drift region decreases, the withstand voltage increases while the current performance decreases, that is, both are in a trade-off relationship. On the other hand, the specifications for circuit and product realization are set, and the process and layout tuning centering on the dose amount are performed at the development stage.

特開２０１１−１８１７０９号公報JP 2011-181709 A 特開２０１４−１６５２９３号公報JP 2014-165293 A

Ｔ．Ｍｉｙｏｓｈｉ，Ｔ．Ｔｏｍｉｎａｒｉ，Ｈ．Ｆｕｊｉｗａｒａ，Ｔ．Ｏｓｈｉｍａ，ａｎｄ，Ｊ．Ｎｏｇｕｃｈｉ／Ｄｅｓｉｇｎ−ｏｆ−ａ−Ｒｅｌｉａｂｌｅ−ｐ−ｃｈａｎｎｅｌ−ＬＤＭＯＳ−ＦＥＴ−Ｗｉｔｈ−ＲＥＳＵＲＦ−Ｔｅｃｈｎｏｌｏｇｙ／ＩＥＥＥ−Ｔｒａｎｓ．−Ｅｌｅｃｔｒｏｎ−Ｄｅｖｉｃｅｓ，ｖｏｌ．６１，２０１４，ｐｐ．１４５１−１４５６．T.A. Miyoshi, T .; Tominari, H.M. Fujiwara, T .; Oshima, and, J.A. Noguchi / Design-of-a-Reliable-p-channel-LDMOS-FET-With-RESURF-Technology / IEEE-Trans. -Electron-Devices, vol. 61,014, pp. 1451-1456.

従来のＬＤＭＯＳＦＥＴ構造において、電界緩和の機能を果たすドリフト領域上層の酸化膜の電荷により、オフ耐圧、オン抵抗が変化する問題がある。図７に、電荷の影響を検証した２００Ｖ電圧用途のｐ型チャネルＬＤＭＯＳＦＥＴの構造断面図を示す。   In the conventional LDMOSFET structure, there is a problem that the off breakdown voltage and the on resistance change due to the charge of the oxide film in the upper layer of the drift region that functions to relax the electric field. FIG. 7 shows a sectional view of the structure of a p-type channel LDMOSFET for 200 V voltage application in which the influence of charge is verified.

ｎ型ドープの半導体基板２０に対し、表面フィールド酸化膜３４を熱酸化により形成した。次にｐ型ドリフト層２２をボロンを２Ｅ１２ｃｍ−２の濃度にてインプラ、熱拡散により形成した。ゲート酸化膜２３は、５Ｖのゲート電圧動作に耐え得る所定の膜厚に、熱酸化により形成し、その上部にゲートポリシリコン電極２４を加工形成した。ｎ型ウェル層２５はリンを６．５Ｅ１３ｃｍ−２の濃度にてインプラ、熱拡散により形成した。また、ｎ型ウェル給電層２６、ｐ型ソース層２７、及びｐ型ドレイン層２８をインプラ、熱拡散により形成した。 A surface field oxide film 34 was formed on the n-type doped semiconductor substrate 20 by thermal oxidation. Next, the p-type drift layer 22 was formed by implantation and thermal diffusion of boron at a concentration of 2E12 cm −2 . The gate oxide film 23 was formed by thermal oxidation to a predetermined film thickness that can withstand a gate voltage operation of 5 V, and the gate polysilicon electrode 24 was processed and formed thereon. The n-type well layer 25 was formed by implantation and thermal diffusion of phosphorus at a concentration of 6.5E13 cm −2. Further, the n-type well power feeding layer 26, the p-type source layer 27, and the p-type drain layer 28 were formed by implantation and thermal diffusion.

さらに、ｎ型ウェル給電層２５とｐ型ソース層２７に電気的に接続するソースプラグ２９、またｐ型ドレイン層２８に電気的に接続するドレインプラグ３０を形成し、その後、各プラグに電気的に接続する、ソース電極３１、ゲートポリシリコン電極２４、及びドレイン電極３３を形成した。   Further, a source plug 29 electrically connected to the n-type well power supply layer 25 and the p-type source layer 27 and a drain plug 30 electrically connected to the p-type drain layer 28 are formed, and then each plug is electrically connected. A source electrode 31, a gate polysilicon electrode 24, and a drain electrode 33 are formed to be connected to each other.

ここにおいて、四角破線で囲まれた領域３６、即ち、ドリフト領域２２上層のフィールド酸化膜３４、及び層間絶縁膜３５の内部に電子を、濃度０ｃｍ−２、及び２Ｅ１２ｃｍ−２にて導入し、ＬＤＭＯＳＦＥＴの特性を評価した。図８に、図７の一点鎖線断面Ａ−Ａ’における、正孔キャリア濃度の計算結果を示す。電子を２Ｅ１２ｃｍ−２の濃度にて導入する事で、ドリフト領域（ｐ型ドリフト層２２）内部の正孔キャリア濃度が、シリコン表面付近において上昇する。これは、図９に示す様に、導入された電子３９の電荷クーロン力４０により、フィールド酸化膜３４、シリコン（ｐ型ドリフト層２２）の界面における表面電位が下がり、シリコン表面において正孔キャリア４１の存在確率が上昇する為である。 Here, the region 36 surrounded by a square broken line, i.e., the drift region 22 upper layer of the field oxide film 34, and the electrons inside the interlayer insulating film 35, introduced at a concentration 0 cm -2, and 2E12cm -2, LDMOSFET The characteristics were evaluated. FIG. 8 shows the calculation result of the hole carrier concentration in the one-dot chain line cross section AA ′ of FIG. By introducing electrons at a concentration of 2E12 cm −2 , the hole carrier concentration inside the drift region (p-type drift layer 22) increases near the silicon surface. As shown in FIG. 9, the surface potential at the interface between the field oxide film 34 and silicon (p-type drift layer 22) is lowered by the charge Coulomb force 40 of the introduced electrons 39, and hole carriers 41 are formed on the silicon surface. This is because the existence probability increases.

図１０Ａ、図１０Ｂに、電子濃度０ｃｍ−２、２Ｅ１２ｃｍ−２における、ｐチャネルＬＤＭＯＳＦＥＴのオフ耐圧時の等電位線分布の計算結果を示す。電子を導入する事で、ドリフト領域（ｐ型ドリフト層２２）内部の空乏層が、空乏層端４２に示す様に、ｐｎ接合４３から延伸し難くなる。これは、ｐ型ドリフト領域内部のキャリア濃度が上述の通り増加する事に因る。この空乏層の幅の縮小により、ドリフト領域内部、特にソース層寄りにおいて、等電位線間の間隔が狭く、即ち電界が高くなる。よって、酸化膜内部の電子濃度の差異により、アバランシェ臨界電界に達する電圧、即ち耐圧の変化が生じる。 FIG. 10A, in FIG. 10B, the electron concentration 0 cm -2, in 2E12cm -2, showing calculation results of equipotential lines distribution during off-state breakdown voltage of the p-channel LDMOSFET. By introducing electrons, the depletion layer inside the drift region (p-type drift layer 22) becomes difficult to extend from the pn junction 43 as indicated by the depletion layer end 42. This is because the carrier concentration inside the p-type drift region increases as described above. By reducing the width of the depletion layer, the interval between equipotential lines is narrow, that is, the electric field is increased, in the drift region, particularly near the source layer. Therefore, a voltage reaching the avalanche critical electric field, that is, a change in breakdown voltage is generated due to a difference in electron concentration inside the oxide film.

図１１に、導入した酸化膜内部電子濃度に対する、ＬＤＭＯＳＦＥＴのオン抵抗、耐圧性能のシミュレーション計算結果を示す。電子濃度が５Ｅ１２ｃｍ−２濃度の増大により、オン抵抗は約１２％、オフ耐圧は約５０Ｖ低下する。 FIG. 11 shows a simulation calculation result of the on-resistance and breakdown voltage performance of the LDMOSFET with respect to the introduced electron concentration inside the oxide film. As the electron concentration increases by 5E12 cm −2 , the on-resistance decreases by about 12% and the off-breakdown voltage decreases by about 50V.

本シミュレーションにて検証した酸化膜内部における電荷濃度の変化は、製造工程上、及び長期電圧ストレスにより起こり得る事象である。従って、ＬＤＭＯＳＦＥＴの内外的要因による、特性変動のリスクが存在する事を意味する。層間絶縁膜の電荷量を測定する専用のテスト構造、及び容量値の評価にて、同一の製造レシピにより生じる酸化膜内部電荷密度のバラツキを、見積もった所、ある製造ラインにて、６σ値約１Ｅ１２ｃｍ−２程のバラツキを観測した。即ち同一の製造レシピによる酸化、及び絶縁膜堆積の製造プロセスにより、ＬＤＭＯＳＦＥＴのオフ耐圧、及びオン抵抗のバラツキが発生する事を示す。 The change in the charge concentration inside the oxide film verified in this simulation is an event that can occur in the manufacturing process and due to long-term voltage stress. Therefore, it means that there is a risk of characteristic variation due to internal and external factors of the LDMOSFET. As a result of estimating the variation in the internal charge density of the oxide film caused by the same manufacturing recipe by evaluating the capacity of the dedicated test structure for measuring the charge amount of the interlayer insulating film, a 6σ value of about a certain production line is estimated. A variation of about 1E12 cm −2 was observed. That is, it shows that variations in the off breakdown voltage and the on resistance of the LDMOSFET are generated by the manufacturing process of oxidation and insulating film deposition by the same manufacturing recipe.

図１２は、ｐ型チャネルＬＤＭＯＳＦＥＴを高温（４００Ｋ）、ドレイン−ソース間高電圧（２００Ｖ）のストレス印加状態にて放置させた際の、オフ耐圧とオン抵抗の時間変化を示す。約４０００ｓのストレス印加により、オフ耐圧が約３８Ｖ低下し、オン抵抗は約７％低下した。本現象は、高電圧ストレス時に発生するアバランシェイオン、特に電子が、フィールド酸化膜に注入・トラップされ、その電子によるドリフト領域内部の正孔キャリア濃度プロファイルの変化により、ドリフト抵抗と、電圧印加時の、電界が変化する事に因る。（非特許文献１）
以上より、横型に電流を流し、耐圧を確保する本構造に代表されるＬＤＭＯＳＦＥＴにおいては、フィールド酸化膜、及び層間絶縁膜内部の寄生電荷に因る特性変動といった信頼性問題が在り、回路適用に際しては、その信頼性向上に関する技術が求められる。 FIG. 12 shows temporal changes in the off breakdown voltage and the on resistance when the p-type channel LDMOSFET is left in a stress application state at a high temperature (400 K) and a high drain-source voltage (200 V). By applying a stress of about 4000 s, the off breakdown voltage decreased by about 38 V, and the on resistance decreased by about 7%. This phenomenon is caused by avalanche ions generated during high-voltage stress, especially electrons, which are injected and trapped in the field oxide film, and drift resistance due to changes in the hole carrier concentration profile inside the drift region due to the electrons. Due to the change of electric field. (Non-Patent Document 1)
As described above, in the LDMOSFET represented by this structure that allows current to flow laterally and secures a withstand voltage, there are reliability problems such as characteristic fluctuations due to parasitic charges in the field oxide film and the interlayer insulating film. Therefore, technology for improving its reliability is required.

信頼性向上の課題に対し、酸化膜内部における電荷の捕獲現象を回避できる製造技術、例えばフッ素原子をダングリングボンドへ終端する事で、電荷の捕獲サイトを減少する技術が在る。（特許文献２）
しかし、製造コストの増大、性能低下の副作用を伴う為、別観点での解決策が求められている。 In response to the problem of improving reliability, there is a manufacturing technique capable of avoiding the charge trapping phenomenon inside the oxide film, for example, a technique for reducing the charge trapping sites by terminating fluorine atoms to dangling bonds. (Patent Document 2)
However, there is a side effect of increasing manufacturing costs and reducing performance, so a solution from another viewpoint is required.

そこで、本発明の目的は、ＬＤＭＯＳＦＥＴを主とした中高耐圧トランジスタ、ダイオード素子における、製造起因の特性バラツキ、また長期ストレスに伴う特性変動に対し、スクリーニング精度の向上、及び特性変動の検知を可能とし、信頼性の向上を図る事の出来る半導体装置、およびその製造方法を提供することにある。   Therefore, the object of the present invention is to enable improvement in screening accuracy and detection of characteristic fluctuations in response to manufacturing-related characteristic variations and characteristic fluctuations caused by long-term stress in medium- and high-voltage transistors mainly including LDMOSFETs and diode elements. Another object of the present invention is to provide a semiconductor device capable of improving reliability and a method for manufacturing the same.

上記課題を解決するために、本発明は、半導体基板の主面に選択的に形成され、素子間分離層となるフィールド酸化膜と、前記フィールド酸化膜の下層に形成され、ドリフト層となる第１の導電領域と、前記フィールド酸化膜の近傍に前記第１の導電領域と電気的に接して形成された第１の給電領域と、前記フィールド酸化膜を挟んで前記第１の給電領域の反対側に設けられた第２の給電領域と、前記第２の給電領域と前記第１の導電領域の間に形成され、前記第１の導電領域と異なる第２の導電領域と、前記第２の導電領域上に、ゲート酸化膜を介して、前記第２の導電領域と対向するように設けられたゲート電極と、を有する半導体装置であって、前記第１の導電領域と電気的に接して形成され、前記第１の導電領域のドリフト抵抗値を測定するドリフトセンス領域を備えることを特徴とする。   In order to solve the above problems, the present invention provides a field oxide film which is selectively formed on the main surface of a semiconductor substrate and serves as an inter-element isolation layer, and a drift layer which is formed below the field oxide film and serves as a drift layer. 1 conductive region, a first power supply region formed in electrical contact with the first conductive region in the vicinity of the field oxide film, and opposite the first power supply region across the field oxide film A second power supply region provided on the side, a second conductive region formed between the second power supply region and the first conductive region, and different from the first conductive region, and the second A gate electrode provided on the conductive region so as to face the second conductive region with a gate oxide film interposed therebetween, wherein the semiconductor device is in electrical contact with the first conductive region; A drift resistance value of the first conductive region formed Characterized in that it comprises a drift sense region with a constant.

また、本発明は、（ａ）半導体基板の主面に選択的にフィールド酸化膜を形成する工程、（ｂ）前記フィールド酸化膜の下にドリフト層となる第１の導電領域を形成するためのイオン打ち込みを行う工程、（ｃ）前記半導体基板の主面に選択的にゲート絶縁膜およびゲート電極を形成する工程、（ｄ）前記ゲート電極によるセルフアラインで、前記半導体基板に第２の導電領域を形成するためのイオン打ち込みを行う工程、（ｅ）前記フィールド酸化膜および前記ゲート電極によるセルフアラインで、前記第１の導電領域内に第１の給電領域および複数のドリフトセンス領域、前記第２の導電領域内に第２の給電領域を形成するためのイオン打ち込みを行う工程、を含む半導体装置の製造方法である。 The present invention also includes (a) a step of selectively forming a field oxide film on the main surface of the semiconductor substrate, and (b) a first conductive region serving as a drift layer under the field oxide film. (C) a step of selectively forming a gate insulating film and a gate electrode on the main surface of the semiconductor substrate; and (d) a second conductive region formed on the semiconductor substrate by self-alignment by the gate electrode. (E) a first feeding region and a plurality of drift sensing regions in the first conductive region by self-alignment by the field oxide film and the gate electrode; and And a step of performing ion implantation for forming a second power feeding region in the conductive region of the semiconductor device.

また、本発明は、並列に接続された複数の半導体装置と、電圧値および電流値を比較するコンパレータと、前記半導体装置の動作を制御する駆動回路と、を有する回路システムであって、前記半導体装置は、当該半導体装置のドリフト層のドリフト抵抗値をモニタするドリフトセンス端子を備え、前記コンパレータは、前記ドリフトセンス端子から得たドリフト抵抗値に基づき、前記駆動回路を介して、前記複数の半導体装置の動作を制御することを特徴とする。
The present invention is a circuit system comprising a plurality of semiconductor devices connected in parallel, a comparator for comparing voltage values and current values, and a drive circuit for controlling the operation of the semiconductor device, wherein the semiconductor device The apparatus includes a drift sense terminal that monitors a drift resistance value of a drift layer of the semiconductor device, and the comparator is configured to connect the plurality of semiconductors via the drive circuit based on the drift resistance value obtained from the drift sense terminal. It is characterized by controlling the operation of the apparatus.

本願において開示される発明のうち、代表的な一実施の形態によって得られる効果を簡単に説明すれば以下の通りである。   Of the inventions disclosed in the present application, effects obtained by a typical embodiment will be briefly described as follows.

本発明により形成されるＬＤＭＯＳＦＥＴのドリフト領域のセンス端子を用いて、耐圧、及びオン抵抗を決めるドリフト領域の抵抗値を直接的に検出が可能となる。即ち、フィールド酸化膜や層間絶縁膜中の電荷の導入が、半導体装置の製造工程もしくは、長期電圧ストレスにより導入された場合においても、それに伴うドリフト領域のキャリア濃度プロファイルを、抵抗値を介して把握する事が出来、これにより不良品のスクリーニングが、回路搭載した際においても可能となる。   Using the sense terminal of the drift region of the LDMOSFET formed according to the present invention, it is possible to directly detect the resistance value of the drift region that determines the breakdown voltage and the on-resistance. In other words, even when the introduction of electric charges in the field oxide film or interlayer insulating film is introduced by a semiconductor device manufacturing process or a long-term voltage stress, the carrier concentration profile of the drift region associated therewith is grasped through the resistance value. This makes it possible to screen for defective products even when the circuit is mounted.

また、この抵抗値を入力値として動作を制御する回路システムの確立が可能となり、安定な回路性能、且つ破壊し難い回路の実現が可能となる。   In addition, it is possible to establish a circuit system that controls the operation using the resistance value as an input value, and it is possible to realize a stable circuit performance and a circuit that is difficult to break.

さらに、本発明により形成されるドリフト領域上層のフィールド電極を用いて、耐圧、及びオン抵抗を変動させるフィールド酸化膜、層間絶縁膜中の電荷を、電圧印加により制御する事が可能となり、制御回路と組み合わせることで、安定な回路性能、且つ破壊し難い回路の実現が可能となる。   Furthermore, the field electrode on the drift region formed in accordance with the present invention can be used to control the charge in the field oxide film and the interlayer insulating film that vary the breakdown voltage and the on-resistance by applying a voltage. In combination, it is possible to realize a stable circuit performance and a circuit that is difficult to break.

上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。   Problems, configurations, and effects other than those described above will be clarified by the following description of embodiments.

高電圧パルス信号生成回路の回路図である。It is a circuit diagram of a high voltage pulse signal generation circuit. 高電圧パルス信号生成回路の通常動作時の出力端子４における電圧変化の模式図である。It is a schematic diagram of the voltage change in the output terminal 4 at the time of normal operation | movement of a high voltage pulse signal generation circuit. ｎ型チャネルＬＤＭＯＳＦＥＴオン時のｐ型チャネルＬＤＭＯＳＦＥＴにかかる電圧を示す模式図である。It is a schematic diagram which shows the voltage concerning p type channel LDMOSFET when n type channel LDMOSFET is ON. ｐ型チャネルＬＤＭＯＳＦＥＴオン時のｎ型チャネルＬＤＭＯＳＦＥＴにかかる電圧を示す模式図である。It is a schematic diagram which shows the voltage concerning n type channel LDMOSFET when p type channel LDMOSFET is ON. 従来のｐ型チャネルＬＤＭＯＳＦＥＴ構造を示す断面図である。It is sectional drawing which shows the conventional p-type channel LDMOSFET structure. ＬＤＭＯＳＦＥＴの性能における単位面積当たりの電流性能とオフ耐圧のトレードオフ相関を示す模式図である。It is a schematic diagram which shows the trade-off correlation between the current performance per unit area and the off breakdown voltage in the performance of the LDMOSFET. ドリフト領域上層の酸化膜電荷の影響を検証した従来のｐ型チャネルＬＤＭＯＳＦＥＴの断面図である。It is sectional drawing of the conventional p-type channel LDMOSFET which verified the influence of the oxide film charge of the drift region upper layer. 酸化膜内部の電子濃度０ｃｍ−２、２Ｅ１２ｃｍ−２におけるドリフト領域内の正孔キャリア濃度分布の計算結果である。Oxide film inside the electron concentration 0 cm -2, which is the calculation result of the hole carrier concentration distribution in the drift region in 2E12cm -2. 酸化膜内部の電子がドリフト領域内の正孔キャリアに及ぼすクーロン力を概念的に示す模式図である。It is a schematic diagram conceptually showing the Coulomb force exerted by electrons inside the oxide film on hole carriers in the drift region. 酸化膜内部の電子濃度０ｃｍ−２におけるオフ耐圧時の等電位線分布の計算結果である。It is a calculation result of equipotential line distribution at the time of the off breakdown voltage in the electron concentration of 0 cm −2 inside the oxide film. 酸化膜内部の電子濃度２Ｅ１２ｃｍ−２におけるオフ耐圧時の等電位線分布の計算結果である。It is a calculation result of equipotential line distribution at the time of off breakdown voltage in the electron concentration inside the oxide film of 2E12 cm −2 . ドリフト領域上層の酸化膜の含有電子濃度に対するオフ耐圧とオン抵抗の変動量の計算結果である。It is the calculation result of the fluctuation | variation amount of the off-breakdown pressure | voltage and on-resistance with respect to the electron concentration of the oxide film of a drift region upper layer. 長時間高温及び高電圧ストレスにより観測したオフ耐圧とオン抵抗の変動の実測結果である。It is the measurement result of the fluctuation | variation of the off-breakdown voltage | voltage and on-resistance observed by high temperature and high voltage stress for a long time. 本発明の第１実施形態に係るｐチャネル型ＬＤＭＯＳＦＥＴの平面構造を示す図である。It is a figure which shows the planar structure of p channel type LDMOSFET which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係るｐチャネル型ＬＤＭＯＳＦＥＴの断面構造（図１３におけるＡ−Ａ’断面）を示す図である。It is a figure which shows the cross-section (A-A 'cross section in FIG. 13) of p channel type LDMOSFET which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係るｐチャネル型ＬＤＭＯＳＦＥＴの断面構造（図１３におけるＢ−Ｂ’断面）を示す図である。It is a figure which shows the cross-section (B-B 'cross section in FIG. 13) of p channel type LDMOSFET which concerns on 1st Embodiment of this invention. 本発明の第１実施形態の効果を示す、オフ耐圧がドリフト領域抵抗値により検知可能な事を示す図である。It is a figure which shows that the off-breakdown pressure | voltage can be detected with the drift region resistance value which shows the effect of 1st Embodiment of this invention. 本発明の第１実施形態の効果を示す、適用回路における耐圧スクリーニング精度向上を示す模式図である。It is a schematic diagram which shows the pressure | voltage resistant screening accuracy improvement in an application circuit which shows the effect of 1st Embodiment of this invention. 本発明の第１実施形態の効果を説明するための適用回路図である。It is an applied circuit diagram for demonstrating the effect of 1st Embodiment of this invention. 本発明の第１実施形態の効果を示す、本発明構造有するＬＤＭＯＳＦＥＴを適用した高品質化補助回路を示す回路図である。It is a circuit diagram which shows the high quality auxiliary circuit to which the LDMOSFET which has this invention structure which shows the effect of 1st Embodiment of this invention is applied. 本発明の第２実施形態に係るｐチャネル型ＬＤＭＯＳＦＥＴの平面構造を示す図である。It is a figure which shows the planar structure of p channel type LDMOSFET which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係るｐチャネル型ＬＤＭＯＳＦＥＴの断面構造（図１８におけるＡ−Ａ’断面）を示す図である。It is a figure which shows the cross-section (A-A 'cross section in FIG. 18) of p channel type LDMOSFET which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係るｐチャネル型ＬＤＭＯＳＦＥＴの断面構造（図１８におけるＢ−Ｂ’断面）を示す図である。It is a figure which shows the cross-section (B-B 'cross section in FIG. 18) of p channel type LDMOSFET which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態の効果を示す、フィールド電極による酸化膜電荷引き抜き効果を概念的に示す模式図である。It is the model which shows notionally the oxide film electric charge extraction effect by the field electrode which shows the effect of 2nd Embodiment of this invention. 本発明の第２実施形態の効果を示す、本発明構造有するＬＤＭＯＳＦＥＴを適用した高信頼化及び高品質化補助回路を示す回路図である。It is a circuit diagram which shows the high reliability and quality improvement auxiliary circuit to which the LDMOSFET which has this invention structure which shows the effect of 2nd Embodiment of this invention is applied. 本発明の第３実施形態に係るＩＧＢＴの平面構造を示す図である。It is a figure which shows the planar structure of IGBT which concerns on 3rd Embodiment of this invention. 本発明の第３実施形態に係るＩＧＢＴの断面構造（図２２におけるＡ−Ａ’断面）を示す図である。It is a figure which shows the cross-section (A-A 'cross section in FIG. 22) of IGBT which concerns on 3rd Embodiment of this invention. 本発明の第３実施形態に係るＩＧＢＴの断面構造（図２２におけるＢ−Ｂ’断面）を示す図である。It is a figure which shows the cross-section (B-B 'cross section in FIG. 22) of IGBT which concerns on 3rd Embodiment of this invention. 本発明の第４実施形態に係るバイポーラトランジスタの平面構造を示す図である。It is a figure which shows the planar structure of the bipolar transistor which concerns on 4th Embodiment of this invention. 本発明の第４実施形態に係るバイポーラトランジスタの断面構造（図２４におけるＡ−Ａ’断面）を示す図である。It is a figure which shows the cross-section (A-A 'cross section in FIG. 24) of the bipolar transistor which concerns on 4th Embodiment of this invention. 本発明の第４実施形態に係るバイポーラトランジスタの断面構造（図２４におけるＢ−Ｂ’断面）を示す図である。It is a figure which shows the cross-section (B-B 'cross section in FIG. 24) of the bipolar transistor which concerns on 4th Embodiment of this invention. 本発明の第５実施形態に係るダイオードの平面構造を示す図である。It is a figure which shows the planar structure of the diode which concerns on 5th Embodiment of this invention. 本発明の第５実施形態に係るダイオードの断面構造（図２６におけるＡ−Ａ’断面）を示す図である。It is a figure which shows the cross-section (A-A 'cross section in FIG. 26) of the diode which concerns on 5th Embodiment of this invention. 本発明の第５実施形態に係るダイオードの断面構造（図２６におけるＢ−Ｂ’断面）を示す図である。It is a figure which shows the cross-section (B-B 'cross section in FIG. 26) of the diode which concerns on 5th Embodiment of this invention. 本発明の第６実施形態に係るＬＤＭＯＳＦＥＴの製造方法を示す図である。It is a figure which shows the manufacturing method of LDMOSFET which concerns on 6th Embodiment of this invention. 本発明の第６実施形態に係るＬＤＭＯＳＦＥＴの製造方法を示す図である。It is a figure which shows the manufacturing method of LDMOSFET which concerns on 6th Embodiment of this invention. 本発明の第６実施形態に係るＬＤＭＯＳＦＥＴの製造方法を示す図である。It is a figure which shows the manufacturing method of LDMOSFET which concerns on 6th Embodiment of this invention. 本発明の第６実施形態に係るＬＤＭＯＳＦＥＴの製造方法を示す図である。It is a figure which shows the manufacturing method of LDMOSFET which concerns on 6th Embodiment of this invention. 本発明の第６実施形態に係るＬＤＭＯＳＦＥＴの製造方法を示す図である。It is a figure which shows the manufacturing method of LDMOSFET which concerns on 6th Embodiment of this invention. 本発明の第６実施形態に係るＬＤＭＯＳＦＥＴの製造方法を示す図である。It is a figure which shows the manufacturing method of LDMOSFET which concerns on 6th Embodiment of this invention.

以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。   Embodiments of the present invention will be described below with reference to the drawings. In the drawings, the same components are denoted by the same reference numerals, and detailed description of overlapping portions is omitted.

また、以下の説明の導電型は一例であり、それぞれの実施例におけるｎ型、ｐ型それぞれの逆極性としても同様の効果が期待できるものである。また酸化膜内部において導入された電荷は、電子として作用、効果を説明するが、正孔においても、本発明にて同様の効果が期待できるものである。   In addition, the conductivity types described below are merely examples, and similar effects can be expected even with the opposite polarities of the n-type and p-type in the respective examples. The charge introduced inside the oxide film acts as an electron and explains its effect, but the same effect can be expected in the present invention also in the hole.

図１３乃至図１４Ｂを用いて、本発明の第１の実施例について説明する。図１３は、本実施例に係るＬＤＭＯＳＦＥＴの素子構造を示す平面図である。図１４Ａは、図１３におけるＡ−Ａ’部断面を示しており、図１４Ｂは、図１３におけるＢ−Ｂ’部断面を示している。   A first embodiment of the present invention will be described with reference to FIGS. 13 to 14B. FIG. 13 is a plan view showing the element structure of the LDMOSFET according to this embodiment. 14A shows a cross section taken along the line A-A ′ in FIG. 13, and FIG. 14B shows a cross section taken along the line B-B ′ in FIG. 13.

ｎ型基板４４表面上に、フィールド酸化膜４５が選択的に形成されている。このフィールド酸化膜４５は、ｎ型基板４４表面上における素子間分離層である。また、薄い濃度のｐ型ドリフト層４６がインプラ、熱拡散により選択的に形成され、それに電気的に接触するｐ型ドレイン層４７がフィールド酸化膜４５を排除している領域に形成される。ゲート酸化膜４８、ゲート電極４９、ｐ型ソース層５０は、フィールド酸化膜４５を介して対極側に配置される。   A field oxide film 45 is selectively formed on the surface of the n-type substrate 44. This field oxide film 45 is an element isolation layer on the surface of the n-type substrate 44. A p-type drift layer 46 having a low concentration is selectively formed by implantation or thermal diffusion, and a p-type drain layer 47 that is in electrical contact therewith is formed in a region excluding the field oxide film 45. The gate oxide film 48, the gate electrode 49, and the p-type source layer 50 are arranged on the counter electrode side with the field oxide film 45 interposed therebetween.

また、ゲート酸化膜４８の直下に、ｎ型ウェル層３２が形成され、その表面において、ゲート電極４９に電圧が印加された際、チャネルが形成され、ｐ型ドレイン層４７、及びｐ型ソース層５０間にｐ型ドリフト層４６を介して電流が流れる。   Further, an n-type well layer 32 is formed immediately below the gate oxide film 48, and when a voltage is applied to the gate electrode 49 on its surface, a channel is formed, and a p-type drain layer 47 and a p-type source layer are formed. A current flows between the two layers 50 via the p-type drift layer 46.

ここで、ｐ型ドレイン層４７、及びｐ型ソース層５０の長手方向の端部にｐ型ドリフト領域４６と電気的に接続するｐ型ドリフトセンス層５１が形成される。ドリフトセンス層５１は、ドリフトセンスプラグ５２を介し、ドリフトセンス電極５３により、ドレイン電極５４、ソース電極５５、ゲート電極４９とは独立した電圧を印加できる。そして、ドリフトセンス電極５３による微小電圧印加、電流測定により、ドリフト層４６の抵抗値を測定することができる。   Here, the p-type drift sense layer 51 that is electrically connected to the p-type drift region 46 is formed at the longitudinal ends of the p-type drain layer 47 and the p-type source layer 50. The drift sense layer 51 can apply a voltage independent of the drain electrode 54, the source electrode 55, and the gate electrode 49 by the drift sense electrode 53 via the drift sense plug 52. Then, the resistance value of the drift layer 46 can be measured by applying a minute voltage and measuring current with the drift sense electrode 53.

図１５は、フィールド酸化膜４５、及び層間絶縁膜５８におけるＬＤＭＯＳＦＥＴのオフ耐圧とｐ型ドリフトセンス層５１を介した抵抗測定により得られるドリフト領域（ｐ型ドリフト層４６）の抵抗値の相関を示す。ここで、各点は、上層酸化膜に電子を濃度０ｃｍ−２、１Ｅ１１ｃｍ−２、１Ｅ１２ｃｍ−２、２Ｅ１２ｃｍ−２、５Ｅ１２ｃｍ−２において導入する事で得られた性能値である。 FIG. 15 shows the correlation between the off breakdown voltage of the LDMOSFET in the field oxide film 45 and the interlayer insulating film 58 and the resistance value of the drift region (p-type drift layer 46) obtained by resistance measurement via the p-type drift sense layer 51. . Here, each point, the electron density 0cm to upper oxide film -2, 1E11cm -2, 1E12cm -2, 2E12cm -2, a performance value obtained by introducing at 5E12 cm -2.

また、オフ耐圧は、室温において、ソース電極５５、及びゲート電極４９の電位を０Ｖに固定したドレイン電極５４に対し上昇させ、アバランシェ降伏現象に因る大電流を観測する電圧を測定した。   The off-breakdown voltage was measured by increasing the potential of the source electrode 55 and the gate electrode 49 with respect to the drain electrode 54 fixed at 0 V at room temperature, and measuring a voltage for observing a large current due to the avalanche breakdown phenomenon.

また、ドリフト領域（ｐ型ドリフト層４６）の抵抗値は、同じく室温において、ドリフトセンス電極５３に０．１Ｖの電圧を印加し、ドリフト領域（ｐ型ドリフト層４６）に流れる電流を測定し、抵抗値を導出した。   Also, the resistance value of the drift region (p-type drift layer 46) is measured by measuring the current flowing through the drift region (p-type drift layer 46) by applying a voltage of 0.1 V to the drift sense electrode 53 at room temperature. The resistance value was derived.

ここで、抵抗測定においては、ドレイン電極５４、ソース電極５５、及びゲート電極４９はフローティング電位とした。上述の通り、酸化膜内部の電荷の存在により、ｐ型ドリフト層４６の正孔キャリア濃度が電荷クーロン力により変化する事で、高電圧印加時の電界が変化し、因って耐圧値が変化する。本結果は、本発明構造により、その耐圧値を、ドリフトセンス電極５３を介したドリフト領域（ｐ型ドリフト層４６）の抵抗値測定により検知できる事を示す。   Here, in the resistance measurement, the drain electrode 54, the source electrode 55, and the gate electrode 49 were set to a floating potential. As described above, due to the presence of charges inside the oxide film, the hole carrier concentration of the p-type drift layer 46 changes due to the charge Coulomb force, thereby changing the electric field when a high voltage is applied and thus the withstand voltage value. To do. This result shows that with the structure of the present invention, the breakdown voltage value can be detected by measuring the resistance value of the drift region (p-type drift layer 46) via the drift sense electrode 53.

一般に、ＬＤＭＯＳＦＥＴをはじめとした単体素子は、回路に組み込まれる事で、直列素子、並列素子の存在により、耐圧実力値の把握が困難である。また、アバランシェ降伏現象は、大電流、電圧による素子破壊を招く事から、耐圧の評価は、製品において避けられる。   In general, a single element such as an LDMOSFET is incorporated in a circuit, so that it is difficult to grasp a breakdown voltage ability value due to the presence of a series element and a parallel element. In addition, since the avalanche breakdown phenomenon causes element destruction due to a large current and voltage, evaluation of the breakdown voltage can be avoided in the product.

図１６Ａおよび図１６Ｂは、本発明の効果であるスクリーニング精度の向上、及び市場不良率の低減について模式的に示したものである。ＬＤＭＯＳＦＥＴの適用回路５９に組み込まれたＬＤＭＯＳＦＥＴ６０の耐圧値が、絶縁膜の電荷を主としたプロセスばらつきにより、ある標準偏差にてＬＤＭＯＳＦＥＴの耐圧母集団６１を形成していたとする。これに対し、従来回路においては、並列に接続するＥＳＤ保護用ダイオード６２の存在により、スクリーニング可能な電圧に限界（図１６Ａの６３）が生じていた。   FIG. 16A and FIG. 16B schematically show the improvement of screening accuracy and the reduction of the market failure rate, which are the effects of the present invention. It is assumed that the breakdown voltage value of the LDMOSFET 60 incorporated in the application circuit 59 of the LDMOSFET forms the breakdown voltage population 61 of the LDMOSFET with a certain standard deviation due to process variations mainly including the charge of the insulating film. On the other hand, in the conventional circuit, there is a limit to the voltage that can be screened (63 in FIG. 16A) due to the presence of the ESD protection diode 62 connected in parallel.

これは、ＥＳＤ保護用ダイオード６２が、保護すべきＬＤＭＯＳＦＥＴ６０に対し、低い電圧にてアバランシェ降伏を引き起こす様耐圧設計される為である。このスクリーニング電圧の限界により耐圧母集団が長期変動、温度特性変動にを加味した下限電圧（不良発生下限電圧６５）を下回った場合、一定数６４がスクリーニングされず市場不良と成り得る。   This is because the ESD protection diode 62 is designed to withstand voltage so that the LDMOSFET 60 to be protected causes avalanche breakdown at a low voltage. If the withstand voltage population falls below the lower limit voltage (failure occurrence lower limit voltage 65) taking into account long-term fluctuations and temperature characteristic fluctuations due to the limit of the screening voltage, a certain number 64 is not screened and may become a market failure.

本発明構造を適用した場合、実力耐圧を、ＥＳＤ他の接続素子に因らず、ドリフト抵抗値により検知、把握できる様に成る為、スクリーニング領域を従来に対し拡大、即ち不良が発生する下限電圧（不良発生下限電圧６５）相当のスクリーニングが可能となり、市場不良の発生を抑制できる。   When the structure of the present invention is applied, the effective breakdown voltage can be detected and grasped by the drift resistance value regardless of ESD and other connecting elements. Screening equivalent to (defect occurrence lower limit voltage 65) is possible, and the occurrence of market defects can be suppressed.

図１７は、本発明構造による効果である、高品質、安定性能回路の実現について模式的に述べたものである。ＬＤＭＯＳＦＥＴ６８を並列数接続し大電流駆動する回路において、各ＬＤＭＯＳＦＥＴ６８のドリフトセンス端子６９によるドリフト抵抗をコンパレータ７０によるリファレンス抵抗値と比較する。プロセスばらつき、及び長期変動によるＬＤＭＯＳＦＥＴのオン抵抗、電流性能の変化をこのコンパレータ７０にてモニタし、接続した各ＬＤＭＯＳＦＥＴのゲート駆動回路７１にて、動作させるＬＤＭＯＳＦＥＴを制御させることで、出力性能の安定化が可能となる。これにより、高品質回路の実現が、本発明構造の適用により可能となる。   FIG. 17 schematically describes the realization of a high-quality, stable performance circuit, which is an effect of the structure of the present invention. In a circuit in which a number of LDMOSFETs 68 are connected in parallel and driven with a large current, the drift resistance by the drift sense terminal 69 of each LDMOSFET 68 is compared with the reference resistance value by the comparator 70. Changes in the on-resistance and current performance of the LDMOSFET due to process variations and long-term fluctuations are monitored by the comparator 70, and the LDMOSFET to be operated is controlled by the gate drive circuit 71 of each connected LDMOSFET, thereby stabilizing the output performance. Can be realized. As a result, a high quality circuit can be realized by applying the structure of the present invention.

なお、本実施例のＬＤＭＯＳＦＥＴは、ｐ型ドレイン層４７およびｐ型ソース層５０のいずれか一方に対し、少なくとも２つ以上の対となる領域を有し、繰り返し複数形成されているＬＤＭＯＳＦＥＴも含む。   Note that the LDMOSFET of this embodiment includes an LDMOSFET that has at least two or more paired regions with respect to any one of the p-type drain layer 47 and the p-type source layer 50 and is repeatedly formed.

図１８乃至図１９Ｂを用いて、本発明の第２の実施例について説明する。図１８は、本実施例に係る高耐圧ＬＤＭＯＳＦＥＴの素子構造を示す平面図である。図１９Ａは、図１８におけるＡ−Ａ’部断面を示しており、図１９Ｂは、図１８におけるＢ−Ｂ’部断面を示している。   A second embodiment of the present invention will be described with reference to FIGS. 18 to 19B. FIG. 18 is a plan view showing the element structure of the high breakdown voltage LDMOSFET according to this embodiment. 19A shows a cross section taken along line A-A ′ in FIG. 18, and FIG. 19B shows a cross section taken along line B-B ′ in FIG. 18.

ｎ型基板４４表面上に、フィールド酸化膜４５が選択的に形成されている。また、薄い濃度のｐ型ドリフト層４６がインプラ、熱拡散により選択的に形成され、それに電気的に接触するｐ型ドレイン層４７がフィールド酸化膜４５を排除している領域に形成される。ゲート酸化膜４８、ゲート電極４９、ｐ型ソース層５０は、フィールド酸化膜４５を介して対極側に配置される。また、ゲート酸化膜４８の直下に、ｎ型ウェル層３２が形成され、その表面において、ゲート電極４９に電圧が印加された際、チャネルが形成され、ｐ型ドレイン層４７、及びｐ型ソース層５０間にｐ型ドリフト層４６を介して電流が流れる。   A field oxide film 45 is selectively formed on the surface of the n-type substrate 44. A p-type drift layer 46 having a low concentration is selectively formed by implantation or thermal diffusion, and a p-type drain layer 47 that is in electrical contact therewith is formed in a region excluding the field oxide film 45. The gate oxide film 48, the gate electrode 49, and the p-type source layer 50 are arranged on the counter electrode side with the field oxide film 45 interposed therebetween. Further, an n-type well layer 32 is formed immediately below the gate oxide film 48, and when a voltage is applied to the gate electrode 49 on its surface, a channel is formed, and a p-type drain layer 47 and a p-type source layer are formed. A current flows between the two layers 50 via the p-type drift layer 46.

ここでｐ型ドレイン層４７、及びｐ型ソース層５０の長手方向の端部にｐ型ドリフト層４６と電気的に接続するｐ型ドリフトセンス層５１が形成される。ｐ型ドリフトセンス層５１は、ドリフトセンスプラグ５２を介し、ドリフトセンス電極５３により、ドレイン電極５４、ソース電極５５、ゲート電極４９とは独立した電圧を印加できる。   Here, a p-type drift sense layer 51 electrically connected to the p-type drift layer 46 is formed at the longitudinal ends of the p-type drain layer 47 and the p-type source layer 50. The p-type drift sense layer 51 can apply a voltage independent of the drain electrode 54, the source electrode 55, and the gate electrode 49 by the drift sense electrode 53 through the drift sense plug 52.

そして、ドリフトセンス電極５３による微小電圧印加、電流測定により、ｐ型ドリフト層４６の抵抗値を測定できる。さらに、ｐ型ドリフト層４６上層のフィールド酸化膜４５上にゲート電極４９と同一の材料から形成されるフィールド電極７２が設置される。フィールド電極７２は、ドレイン電極５４、ソース電極５５、ゲート電極４９、及びドリフトセンス電極５３とは電気的に接続しない、フィールド電極プラグ７３を介し、フィールド電極給電電極７４にて、独立に電圧を印加できる。   The resistance value of the p-type drift layer 46 can be measured by applying a minute voltage and measuring current with the drift sense electrode 53. Further, a field electrode 72 formed of the same material as that of the gate electrode 49 is provided on the field oxide film 45 on the p-type drift layer 46. The field electrode 72 is independently connected to the drain electrode 54, the source electrode 55, the gate electrode 49, and the drift sense electrode 53, and a voltage is independently applied to the field electrode feed electrode 74 via the field electrode plug 73. it can.

図２０を用いて、本実施例による電荷引き抜き効果を説明する。上述の通り、フィールド酸化膜４５には、製造プロセス起因もしくは長期電圧ストレスにより電荷７５が注入、捕獲される事で、ＬＤＭＯＳＦＥＴの特性が変化する。これに対し、フィールド電極７２への外部電源７６による電圧印加で、酸化膜に注入された電荷に働くクーロン引力により、フィールド電極７２を介してフィールド酸化膜４５から電荷を引き抜く事が可能となる。   The charge extraction effect according to this embodiment will be described with reference to FIG. As described above, when the charge 75 is injected and captured in the field oxide film 45 due to the manufacturing process or due to long-term voltage stress, the characteristics of the LDMOSFET change. On the other hand, by applying a voltage from the external power source 76 to the field electrode 72, it is possible to extract the charge from the field oxide film 45 through the field electrode 72 by the Coulomb attractive force acting on the charge injected into the oxide film.

なお、フィールド電極７２は、フィールド酸化膜４５上に広範囲に形成されているほど、フィールド酸化膜４５の電荷引き抜き効果得ることができる。従って、隣接するゲート電極４９や他の素子と電気的に接触しない範囲で、フィールド酸化膜４５と同程度の大きさに形成するのがより好ましい。   Note that the more the field electrode 72 is formed on the field oxide film 45, the more the charge extraction effect of the field oxide film 45 can be obtained. Therefore, it is more preferable to form the same size as that of the field oxide film 45 within a range where the adjacent gate electrode 49 and other elements are not in electrical contact.

図２１は、本特長を利用した、高信頼化を実現できる保護回路での適用例を示す。コンパレータ７０により、ドリフトセンス端子６９を介してドリフト抵抗をモニタし、酸化膜電荷等の注入によるＬＤＭＯＳＦＥＴ７８の特性異常を検出する。次にアラーム信号を受信したゲート駆動回路７１が、スイッチ７９に動作信号を与え、フィールド電極端子８０に電荷引き抜き高電圧電源８１から電圧が給電される。この印加された電圧により、酸化膜電荷は引き抜かれ、ＬＤＭＯＳＦＥＴは正常状態に回復する。本保護回路により、高信頼で安全かつ高品質な回路を実現できる。   FIG. 21 shows an application example in a protection circuit that can realize high reliability using this feature. The comparator 70 monitors the drift resistance via the drift sense terminal 69, and detects an abnormal characteristic of the LDMOSFET 78 due to the injection of oxide film charges or the like. Next, the gate drive circuit 71 that has received the alarm signal gives an operation signal to the switch 79, and the field electrode terminal 80 is charged and a voltage is supplied from the high voltage power supply 81. With this applied voltage, the oxide film charge is extracted, and the LDMOSFET is restored to a normal state. With this protection circuit, a highly reliable, safe and high quality circuit can be realized.

図２２乃至図２３Ｂを用いて、本発明の第３の実施例について説明する。図２２は、本実施例に係る高耐圧ＩＧＢＴの素子構造を示す平面図である。図２３Ａは、図２２におけるＡ−Ａ’部断面を示しており、図２３Ｂは、図２２におけるＢ−Ｂ’部断面を示している。   A third embodiment of the present invention will be described with reference to FIGS. 22 to 23B. FIG. 22 is a plan view showing the element structure of the high voltage IGBT according to this embodiment. 23A shows a cross section taken along the line A-A ′ in FIG. 22, and FIG. 23B shows a cross section taken along the line B-B ′ in FIG. 22.

ｎ型基板４４表面上に、フィールド酸化膜４５が選択的に形成されている。また、薄い濃度のｐ型ドリフト層４６がインプラ、熱拡散により選択的に形成され、その内部にｎ型コレクタ層８２がフィールド酸化膜４５を排除している領域に形成される。ゲート酸化膜４８、ゲート電極４９、ｐ型エミッタ層８３は、フィールド酸化膜４５を介して対極側に配置される。また、ゲート酸化膜４８の直下に、ｎ型ウェル層３２が形成され、その表面において、ゲート電極４９に電圧が印加された際、チャネルが形成され、ｎ型コレクタ層８２、及びｐ型エミッタ層８３間にｐ型ドリフト層４６を介して電流が流れる。   A field oxide film 45 is selectively formed on the surface of the n-type substrate 44. A p-type drift layer 46 having a low concentration is selectively formed by implantation and thermal diffusion, and an n-type collector layer 82 is formed in a region where the field oxide film 45 is excluded. The gate oxide film 48, the gate electrode 49, and the p-type emitter layer 83 are disposed on the counter electrode side with the field oxide film 45 interposed therebetween. Further, an n-type well layer 32 is formed immediately below the gate oxide film 48, and when a voltage is applied to the gate electrode 49 on the surface thereof, a channel is formed, and an n-type collector layer 82 and a p-type emitter layer are formed. A current flows through 83 through the p-type drift layer 46.

ここでｎ型コレクタ層８２、及びｐ型エミッタ層８３の長手方向の端部にｐ型ドリフト層４６と電気的に接続するｐ型ドリフトセンス層５１が形成される。ｐ型ドリフトセンス層５１は、ドリフトセンスプラグ５２を介し、ドリフトセンス電極５３により、コレクタ電極８４、エミッタ電極８５、ゲート電極４９とは独立した電圧を印加できる。そして、ドリフトセンス電極５３による微小電圧印加、電流測定により、ｐ型ドリフト層４６の抵抗値を測定できる。   Here, the p-type drift sense layer 51 that is electrically connected to the p-type drift layer 46 is formed at the longitudinal ends of the n-type collector layer 82 and the p-type emitter layer 83. The p-type drift sense layer 51 can apply a voltage independent of the collector electrode 84, the emitter electrode 85, and the gate electrode 49 by the drift sense electrode 53 through the drift sense plug 52. The resistance value of the p-type drift layer 46 can be measured by applying a minute voltage and measuring current with the drift sense electrode 53.

ＩＧＢＴにおける本発明の効果は、フィールド酸化膜４５、及び層間絶縁膜５８中に導入された電荷による、ｐ型ドリフト層４６の抵抗値の変化をｐ型ドリフトセンス層５１を介して検知する事ができ、耐圧スクリーニング精度向上等が図れる。具体的には実施例１に記載されたＬＤＭＯＳＦＥＴと同様である。   The effect of the present invention in the IGBT is that the change in the resistance value of the p-type drift layer 46 due to the charges introduced into the field oxide film 45 and the interlayer insulating film 58 is detected via the p-type drift sense layer 51. It is possible to improve the breakdown voltage screening accuracy. Specifically, it is the same as the LDMOSFET described in the first embodiment.

図２４乃至図２５Ｂを用いて、本発明の第４の実施例について説明する。図２４は、本実施例に係る高耐圧バイポーラトランジスタの素子構造を示す平面図である。図２５Ａは、図２４におけるＡ−Ａ’部断面を示しており、図２５Ｂは、図２４におけるＢ−Ｂ’部断面を示している。   A fourth embodiment of the present invention will be described with reference to FIGS. 24 to 25B. FIG. 24 is a plan view showing the element structure of the high voltage bipolar transistor according to this embodiment. 25A shows a cross section taken along line A-A ′ in FIG. 24, and FIG. 25B shows a cross section taken along line B-B ′ in FIG. 24.

ｎ型基板４４表面上に、フィールド酸化膜４５が選択的に形成されている。また、薄い濃度のｐ型ドリフト層４６がインプラ、熱拡散により選択的に形成され、その内部にｐ型コレクタ層８７がフィールド酸化膜４５を排除している領域に形成される。ゲート酸化膜４８、ゲート電極４９、ｐ型エミッタ層８３は、フィールド酸化膜４５を介して対極側に配置される。また、ゲート酸化膜４８の直下に、ｎ型ベース層８８が形成され、その表面において、ゲート電極４９に電圧が印加された際、チャネルが形成され、ｐ型コレクタ層８７、及びｐ型エミッタ層８３間にｐ型ドリフト層４６を介して電流が流れる。   A field oxide film 45 is selectively formed on the surface of the n-type substrate 44. A p-type drift layer 46 having a low concentration is selectively formed by implantation and thermal diffusion, and a p-type collector layer 87 is formed in a region where the field oxide film 45 is excluded. The gate oxide film 48, the gate electrode 49, and the p-type emitter layer 83 are disposed on the counter electrode side with the field oxide film 45 interposed therebetween. Further, an n-type base layer 88 is formed immediately below the gate oxide film 48, and when a voltage is applied to the gate electrode 49 on its surface, a channel is formed, and a p-type collector layer 87 and a p-type emitter layer are formed. A current flows through 83 through the p-type drift layer 46.

ここでｐ型コレクタ層８７、及びｐ型エミッタ層８３の長手方向の端部にｐ型ドリフト層４６と電気的に接続するｐ型ドリフトセンス層５１が形成される。ｐ型ドリフトセンス層５１は、ドリフトセンスプラグ５２を介し、ドリフトセンス電極５３により、コレクタ電極８４、エミッタ電極８５、ベース電極８９とは独立した電圧を印加できる。そして、ドリフトセンス電極５３による微小電圧印加、電流測定により、ｐ型ドリフト層４６の抵抗値を測定できる。   Here, the p-type drift sensing layer 51 electrically connected to the p-type drift layer 46 is formed at the longitudinal ends of the p-type collector layer 87 and the p-type emitter layer 83. The p-type drift sense layer 51 can apply a voltage independent of the collector electrode 84, the emitter electrode 85, and the base electrode 89 by the drift sense electrode 53 via the drift sense plug 52. The resistance value of the p-type drift layer 46 can be measured by applying a minute voltage and measuring current with the drift sense electrode 53.

バイポーラトランジスタにおける本発明の効果は、フィールド酸化膜４５、及び層間絶縁膜５８中に導入された電荷によるｐ型ドリフト層４６の抵抗値の変化をｐ型ドリフトセンス層５１を介して検知する事ができ、耐圧スクリーニング精度向上等が図れる。具体的には実施例１に記載されたＬＤＭＯＳＦＥＴと同様である。   The effect of the present invention in the bipolar transistor is that the change in the resistance value of the p-type drift layer 46 due to the charges introduced into the field oxide film 45 and the interlayer insulating film 58 is detected via the p-type drift sense layer 51. It is possible to improve the breakdown voltage screening accuracy. Specifically, it is the same as the LDMOSFET described in the first embodiment.

図２６乃至図２７Ｂを用いて、本発明の第５の実施例について説明する。図２６は、本実施例に係る高耐圧ダイオードの素子構造を示す平面図である。図２７Ａは、図２６におけるＡ−Ａ’部断面を示しており、図２７Ｂは、図２６におけるＢ−Ｂ’部断面を示している。   A fifth embodiment of the present invention will be described with reference to FIGS. 26 to 27B. FIG. 26 is a plan view showing the element structure of the high voltage diode according to this embodiment. 27A shows a cross section taken along the line A-A ′ in FIG. 26, and FIG. 27B shows a cross section taken along the line B-B ′ in FIG. 26.

ｎ型基板４４表面上に、フィールド酸化膜４５が選択的に形成されている。また、薄い濃度のｐ型ドリフト層４６がインプラ、熱拡散により選択的に形成され、その内部にｐ型アノード層９０がフィールド酸化膜４５を排除している領域に形成される。   A field oxide film 45 is selectively formed on the surface of the n-type substrate 44. A p-type drift layer 46 having a low concentration is selectively formed by implantation and thermal diffusion, and a p-type anode layer 90 is formed in a region where the field oxide film 45 is excluded.

ゲート酸化膜４８、ゲート電極４９、ｎ型カソード給電層９２は、フィールド酸化膜４５を介して対極側に配置される。また、ゲート酸化膜４８の直下に、ｎ型カソード層９１が形成され、その表面において、ゲート電極４９に電圧が印加された際、チャネルが形成され、ｐ型アノード層９０、及びｎ型カソード層９１間にｐ型ドリフト層４６を介して電流が流れる。   The gate oxide film 48, the gate electrode 49, and the n-type cathode power feeding layer 92 are disposed on the counter electrode side with the field oxide film 45 interposed therebetween. Further, an n-type cathode layer 91 is formed immediately below the gate oxide film 48, and when a voltage is applied to the gate electrode 49 on the surface thereof, a channel is formed, and the p-type anode layer 90 and the n-type cathode layer are formed. A current flows through 91 through the p-type drift layer 46.

ここでｐ型アノード層９０、及びｎ型カソード給電層９２の長手方向の端部にｐ型ドリフト層４６と電気的に接続するｐ型ドリフトセンス層５１が形成される。ｐ型ドリフトセンス層５１は、ドリフトセンスプラグ５２を介し、ドリフトセンス電極５３により、アノード電極９４、カソード電極９３とは独立した電圧を印加できる。そして、ドリフトセンス電極５３による微小電圧印加、電流測定により、ｐ型ドリフト層４６の抵抗値を測定できる。   Here, the p-type drift sense layer 51 that is electrically connected to the p-type drift layer 46 is formed at the longitudinal ends of the p-type anode layer 90 and the n-type cathode power feeding layer 92. The p-type drift sense layer 51 can apply a voltage independent of the anode electrode 94 and the cathode electrode 93 by the drift sense electrode 53 via the drift sense plug 52. The resistance value of the p-type drift layer 46 can be measured by applying a minute voltage and measuring current with the drift sense electrode 53.

ダイオードにおける本発明の効果は、フィールド酸化膜４５、及び層間絶縁膜５８中に導入された電荷によるｐ型ドリフト層４６の抵抗値の変化をｐ型ドリフトセンス層５１を介して検知する事ができ、耐圧スクリーニング精度向上等が図れる。具体的には実施例１に記載されたＬＤＭＯＳＦＥＴと同様である。   The effect of the present invention in the diode is that the change in the resistance value of the p-type drift layer 46 due to the charges introduced into the field oxide film 45 and the interlayer insulating film 58 can be detected via the p-type drift sense layer 51. In addition, the pressure screening accuracy can be improved. Specifically, it is the same as the LDMOSFET described in the first embodiment.

図２８Ａ乃至図２８Ｆを用いて、本発明の第６の実施例に係るＬＤＭＯＳＦＥＴの製造工程を説明する。図２８Ａ乃至図２８Ｆは、各工程におけるＬＤＭＯＳＦＥＴの一部断面図である。なお、本実施例においては、実施例２で説明した高耐圧ＬＤＭＯＳＦＥＴの素子構造を例に説明する。図２８Ａ乃至図２８Ｆの各図面は、図１８におけるＡ−Ａ’部断面及びＢ−Ｂ’部断面を示している。   A manufacturing process of the LDMOSFET according to the sixth embodiment of the present invention will be described with reference to FIGS. 28A to 28F. 28A to 28F are partial cross-sectional views of the LDMOSFET in each process. In this embodiment, the element structure of the high voltage LDMOSFET described in Embodiment 2 will be described as an example. Each of FIGS. 28A to 28F shows a cross section taken along the line A-A ′ and a cross section taken along the line B-B ′ in FIG. 18.

まず、図２８Ａに示すように、ｎ型基板４４の表面上に、フィールド酸化膜４５を選択的に形成する。   First, as shown in FIG. 28A, a field oxide film 45 is selectively formed on the surface of the n-type substrate 44.

次に、図２８Ｂに示すように、ｐ型ドリフト層４６を選択的にインプラ、熱拡散により形成する。   Next, as shown in FIG. 28B, a p-type drift layer 46 is selectively formed by implantation and thermal diffusion.

続いて、図２８Ｃに示すように、ゲート酸化膜４８を酸化工程により形成した後、ゲート電極４９を形成する。ここで、図２８ＣのＢ−Ｂ‘断面にて明示されるフィールド電極７２はゲート電極４９と同一材料、同一製造工程にて形成される。つまり、ゲート電極４９をポリシリコンで形成する場合、フィールド電極７２も同様にポリシリコンで形成される。   Subsequently, as shown in FIG. 28C, after a gate oxide film 48 is formed by an oxidation process, a gate electrode 49 is formed. Here, the field electrode 72 clearly shown in the B-B ′ cross section of FIG. 28C is formed by the same material and the same manufacturing process as the gate electrode 49. That is, when the gate electrode 49 is formed of polysilicon, the field electrode 72 is similarly formed of polysilicon.

その後、図２８Ｄに示すように、ｎ型ウェル層３２をゲート電極４９を利用したセルフアラインによりインプラ、熱拡散にて形成した後、ｐ型ソース層５０、ｎ型ウェル給電層５６、ｐ型ドレイン層４７をインプラ、熱拡散にて形成する。ここで、図２８ＤのＢ−Ｂ’断面にて明示される、ｐ型ドリフトセンス層５１は、ｐ型ソース層５０と同一製造工程にて形成される。   Thereafter, as shown in FIG. 28D, after forming the n-type well layer 32 by self-alignment using the gate electrode 49 and thermal diffusion, the p-type source layer 50, the n-type well power supply layer 56, the p-type drain is formed. The layer 47 is formed by implantation and thermal diffusion. Here, the p-type drift sense layer 51, which is clearly shown in the B-B ′ cross section of FIG. 28D, is formed in the same manufacturing process as the p-type source layer 50.

さらに、図２８Ｅに示すように、素子分離領域５７を形成した後、層間絶縁膜５８を堆積する。   Further, as shown in FIG. 28E, after the element isolation region 57 is formed, an interlayer insulating film 58 is deposited.

最後に、図２８Ｆに示すように、配線加工工程にて、ソース電極５５、ドレイン電極５４、ドリフトセンス電極５３、フィールド電極給電電極７４を、同一の製造工程にて形成することで、本発明に係るＬＤＭＯＳＦＥＴ構造が完成する。   Finally, as shown in FIG. 28F, the source electrode 55, the drain electrode 54, the drift sense electrode 53, and the field electrode feed electrode 74 are formed in the same manufacturing process in the wiring processing process. Such an LDMOSFET structure is completed.

本発明構造に係るｐ型ドリフトセンス層５１、ドリフトセンスプラグ５２、ドリフトセンス電極５３、フィールド酸化膜４５、フィールド電極７２、フィールド電極プラグ７３、及びフィールド電極給電電極７４を形成するに当たり、専用の製造工程を必要とせずに、他の素子や電極の製造工程にて同時に形成する事が可能なため、製造コストの増大を招かない点に、本発明の効果が存在する。   In forming the p-type drift sense layer 51, the drift sense plug 52, the drift sense electrode 53, the field oxide film 45, the field electrode 72, the field electrode plug 73, and the field electrode feed electrode 74 according to the structure of the present invention, a dedicated manufacture is performed. Since the process can be simultaneously formed in the manufacturing process of other elements and electrodes without requiring a process, the effect of the present invention is present in that the manufacturing cost is not increased.

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。   In addition, this invention is not limited to an above-described Example, Various modifications are included. For example, the above-described embodiments have been described in detail for easy understanding of the present invention, and are not necessarily limited to those having all the configurations described. Further, a part of the configuration of one embodiment can be replaced with the configuration of another embodiment, and the configuration of another embodiment can be added to the configuration of one embodiment. Further, it is possible to add, delete, and replace other configurations for a part of the configuration of each embodiment.

１…スイッチ素子(ｎ型チャネルＬＤＭＯＳＦＥＴ）
２…スイッチ素子(ｐ型チャネルＬＤＭＯＳＦＥＴ)
３…論理回路
４…出力点（出力端子）
５…正高電圧電源線
６…負高電圧電源線
７…ｐ型ドレイン給電層
８…ｐ型ドリフト層
９…ｐ型ソース層
１０…ゲート酸化膜
１１…ゲート電極
１２…ｎ型ウェル層
１３…ｎ型ウェル給電層
１４…ｎ型半導体基板
１５…フィールド酸化膜
１６…ソース電極
１７…ドレイン電極
１８…単位面積当たりの電流性能
１９…オフ耐圧
２０…ｎ型半導体基板
２２…ｐ型ドリフト層
２３…ゲート酸化膜
２４…ゲートポリシリコン電極
２５…ｎ型ウェル層
２６…ｎ型ウェル給電層
２７…ｐ型ソース層
２８…ｐ型ドレイン層
２９…ソースプラグ
３０…ドレインプラグ
３１…ソース電極
３２…ｎ型ウェル層
３３…ドレイン電極
３４…フィールド酸化膜
３５…層間絶縁膜
３６…電子を導入する領域
３７…埋め込み酸化膜
３８…素子分離絶縁膜
３９…導入された電子
４０…正孔キャリア４１，７５に働く電荷クーロン力
４１…正孔キャリア
４２…空乏層端
４３…ｐｎ接合
４４…ｎ型基板
４５…フィールド酸化膜
４６…ｐ型ドリフト層
４７…ｐ型ドレイン層
４８…ゲート酸化膜
４９…ゲート電極
５０…ｐ型ソース層
５１…ｐ型ドリフトセンス層
５２…ドリフトセンスプラグ
５３…ドリフトセンス電極
５４…ドレイン電極
５５…ソース電極
５６…ｎ型ウェル給電層
５７…素子分離領域
５８…層間絶縁膜
５９…ＬＤＭＯＳＦＥＴの適用回路
６０…ＬＤＭＯＳＦＥＴ
６１…ＬＤＭＯＳＦＥＴの耐圧母集団
６２…ＥＳＤ保護用ダイオード
６３…並列接続する素子（ＥＳＤダイオード）のアバランシェ降伏による印加可能な従来の最大スクリーニング電圧
６４…市場不良に成り得るサンプル
６５…不良発生下限電圧
６６…高圧電源
６７…出力端子
６８…ＬＤＭＯＳＦＥＴ
６９…ドリフトセンス端子
７０…コンパレータ
７１…ゲート駆動回路
７２…フィールド電極
７３…フィールド電極プラグ
７４…フィールド電極給電電極
７５…酸化膜内部電荷
７６…外部電源
７７…接地
７８…ＬＤＭＯＳＦＥＴ
７９…スイッチ
８０…フィールド電極端子
８１…電荷引き抜き高電圧電源
８２…ｎ型コレクタ層
８３…ｐ型エミッタ層
８４…コレクタ電極
８５…エミッタ電極
８６…ｎ型ベース給電層
８７…ｐ型コレクタ層
８８…ｎ型ベース層
８９…ベース電極
９０…ｐ型アノード層
９１…ｎ型カソード層
９２…ｎ型カソード給電層
９３…カソード電極
９４…アノード電極。 1 ... Switch element (n-type channel LDMOSFET)
2 ... Switch element (p-type channel LDMOSFET)
3 ... Logic circuit 4 ... Output point (output terminal)
DESCRIPTION OF SYMBOLS 5 ... Positive high voltage power supply line 6 ... Negative high voltage power supply line 7 ... p-type drain electric power feeding layer 8 ... p-type drift layer 9 ... p-type source layer 10 ... Gate oxide film 11 ... Gate electrode 12 ... n-type well layer 13 ... n Type well feed layer 14 ... n-type semiconductor substrate 15 ... field oxide film 16 ... source electrode 17 ... drain electrode 18 ... current performance per unit area 19 ... off breakdown voltage 20 ... n-type semiconductor substrate 22 ... p-type drift layer 23 ... gate Oxide film 24 ... Gate polysilicon electrode 25 ... n-type well layer 26 ... n-type well power supply layer 27 ... p-type source layer 28 ... p-type drain layer 29 ... source plug 30 ... drain plug 31 ... source electrode 32 ... n-type well Layer 33 ... Drain electrode 34 ... Field oxide film 35 ... Interlayer insulating film 36 ... Region for introducing electrons 37 ... Embedded oxide film 38 ... Element isolation insulating film 3 ... introduced electrons 40 ... charge Coulomb force acting on hole carriers 41 and 75 41 ... hole carriers 42 ... depletion layer edge 43 ... pn junction 44 ... n-type substrate 45 ... field oxide film 46 ... p-type drift layer 47 ... p-type drain layer 48 ... gate oxide film 49 ... gate electrode 50 ... p-type source layer 51 ... p-type drift sense layer 52 ... drift sense plug 53 ... drift sense electrode 54 ... drain electrode 55 ... source electrode 56 ... n-type well power supply Layer 57 ... element isolation region 58 ... interlayer insulating film 59 ... application circuit of LDMOSFET 60 ... LDMOSFET
61 ... Withstand voltage population of LDMOSFET 62 ... ESD protection diode 63 ... Conventional maximum screening voltage that can be applied due to avalanche breakdown of elements connected in parallel (ESD diode) 64 ... Sample that may cause market failure 65 ... Lower limit voltage for occurrence of failure 66 ... High-voltage power supply 67 ... Output terminal 68 ... LDMOSFET
69 ... Drift sense terminal 70 ... Comparator 71 ... Gate drive circuit 72 ... Field electrode 73 ... Field electrode plug 74 ... Field electrode feed electrode 75 ... Oxide film internal charge 76 ... External power supply 77 ... Ground 78 ... LDMOSFET
DESCRIPTION OF SYMBOLS 79 ... Switch 80 ... Field electrode terminal 81 ... Charge extraction high voltage power supply 82 ... N type collector layer 83 ... P type emitter layer 84 ... Collector electrode 85 ... Emitter electrode 86 ... N type base feeding layer 87 ... P type collector layer 88 ... n-type base layer 89 ... base electrode 90 ... p-type anode layer 91 ... n-type cathode layer 92 ... n-type cathode feeding layer 93 ... cathode electrode 94 ... anode electrode.

Claims (15)

半導体基板の主面に選択的に形成され、素子間分離層となるフィールド酸化膜と、
前記フィールド酸化膜の下層に形成され、ドリフト層となる第１の導電領域と、
前記フィールド酸化膜の近傍に前記第１の導電領域と電気的に接して形成された第１の給電領域と、
前記フィールド酸化膜を挟んで前記第１の給電領域の反対側に設けられた第２の給電領域と、
前記第２の給電領域と前記第１の導電領域の間に形成され、前記第１の導電領域と異なる第２の導電領域と、
前記第２の導電領域上に、ゲート酸化膜を介して、前記第２の導電領域と対向するように設けられたゲート電極と、を有する半導体装置であって、
前記第１の導電領域と電気的に接して形成され、前記第１の導電領域のドリフト抵抗値を測定するドリフトセンス領域を備えることを特徴とする半導体装置。 A field oxide film selectively formed on the main surface of the semiconductor substrate and serving as an isolation layer;
A first conductive region formed under the field oxide film and serving as a drift layer;
A first power feeding region formed in electrical contact with the first conductive region in the vicinity of the field oxide film;
A second power supply region provided on the opposite side of the first power supply region across the field oxide film;
A second conductive region formed between the second power feeding region and the first conductive region and different from the first conductive region;
A gate electrode provided on the second conductive region so as to face the second conductive region via a gate oxide film,
A semiconductor device comprising a drift sense region formed in electrical contact with the first conductive region and measuring a drift resistance value of the first conductive region. 請求項１に記載の半導体装置であって、
前記ドリフトセンス領域は、前記第１の導電領域に少なくとも２箇所以上に分割して形成されており、
各ドリフトセンス領域間に電位差を与えることで、前記第１の導電領域、或いは、前記第１の導電領域に含まれる所定の領域のドリフト抵抗値を測定することを特徴とする半導体装置。 The semiconductor device according to claim 1,
The drift sense region is divided into at least two or more locations in the first conductive region,
A semiconductor device characterized by measuring a drift resistance value of the first conductive region or a predetermined region included in the first conductive region by applying a potential difference between the drift sense regions. 請求項１または２に記載の半導体装置であって、
前記ドリフトセンス領域は、前記第１の給電領域から前記第２の給電領域へ向かう方向と直交する方向における端部に設けられ、
前記第１の給電領域、前記第２の給電領域および前記ゲート電極に所定の電圧が供給されることで前記第１の導電領域内に流れるドリフト電流方向に対し垂直方向に対向して複数設けられていることを特徴とする半導体装置。 The semiconductor device according to claim 1, wherein
The drift sense region is provided at an end portion in a direction orthogonal to a direction from the first power supply region to the second power supply region,
When a predetermined voltage is supplied to the first power supply region, the second power supply region, and the gate electrode, a plurality of the power supply regions are provided in a direction perpendicular to the direction of the drift current flowing in the first conductive region. A semiconductor device characterized by that. 請求項１または２に記載の半導体装置であって、
前記フィールド酸化膜を挟んで前記第１の導電領域に対向するようにフィールド電極が設けられていることを特徴とする半導体装置。 The semiconductor device according to claim 1, wherein
A semiconductor device, wherein a field electrode is provided so as to face the first conductive region with the field oxide film interposed therebetween. 請求項４に記載の半導体装置であって、
前記フィールド電極は、前記第１の給電領域、前記第２の給電領域、前記ゲート電極、前記ドリフトセンス領域と電気的に絶縁して設けられ、独立して給電制御が可能であることを特徴とする半導体装置。 The semiconductor device according to claim 4,
The field electrode is provided to be electrically insulated from the first power supply region, the second power supply region, the gate electrode, and the drift sense region, and can control power supply independently. Semiconductor device. 請求項１または２に記載の半導体装置であって、
前記第１の給電領域および前記第２の給電領域のいずれか一方に対し、少なくとも２つ以上の対となる領域を有し、繰り返し複数形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1, wherein
A semiconductor device having at least two or more paired regions with respect to any one of the first power feeding region and the second power feeding region, wherein a plurality of the power feeding regions are repeatedly formed. 請求項１または２に記載の半導体装置であって、
前記第１の導電領域はドレインドリフト層であり、
前記第２の導電領域、前記ゲート酸化膜、前記ゲート電極により電界効果トランジスタを構成するＬＤＭＯＳＦＥＴであることを特徴とする半導体装置。 The semiconductor device according to claim 1, wherein
The first conductive region is a drain drift layer;
A semiconductor device, wherein the second conductive region, the gate oxide film, and the gate electrode constitute an LDMOSFET that forms a field effect transistor. 請求項１または２に記載の半導体装置であって、
前記第１の導電領域はコレクタドリフト層であり、
前記第２の導電領域、前記ゲート酸化膜、前記ゲート電極により絶縁ゲートバイポーラトランジスタを構成するＩＧＢＴであることを特徴とする半導体装置。 The semiconductor device according to claim 1, wherein
The first conductive region is a collector drift layer;
A semiconductor device comprising an IGBT that forms an insulated gate bipolar transistor by the second conductive region, the gate oxide film, and the gate electrode. 請求項１または２に記載の半導体装置であって、
前記第１の導電領域はコレクタドリフト層であり、
前記第２の導電領域と前記第２の給電領域の間に、ベース層となる第３の導電領域をさらに備え、
前記第２の導電領域、前記第３の導電領域、前記ゲート酸化膜、前記ゲート電極によりバイポーラトランジスタを構成することを特徴とする半導体装置。 The semiconductor device according to claim 1, wherein
The first conductive region is a collector drift layer;
A third conductive region serving as a base layer between the second conductive region and the second power supply region;
A bipolar transistor is constituted by the second conductive region, the third conductive region, the gate oxide film, and the gate electrode. 請求項１または２に記載の半導体装置であって、
前記第１の導電領域はカソードドリフト層であり、
前記第２の導電領域、前記ゲート酸化膜、前記ゲート電極によりダイオードを構成することを特徴とする半導体装置。 The semiconductor device according to claim 1, wherein
The first conductive region is a cathode drift layer;
2. A semiconductor device, wherein the second conductive region, the gate oxide film, and the gate electrode constitute a diode. 以下の工程を含む半導体装置の製造方法；
（ａ）半導体基板の主面に選択的にフィールド酸化膜を形成する工程、
（ｂ）前記フィールド酸化膜の下にドリフト層となる第１の導電領域を形成するためのイオン打ち込みを行う工程、
（ｃ）前記半導体基板の主面に選択的にゲート絶縁膜およびゲート電極を形成する工程、
（ｄ）前記ゲート電極によるセルフアラインで、前記半導体基板に第２の導電領域を形成するためのイオン打ち込みを行う工程、
（ｅ）前記フィールド酸化膜および前記ゲート電極によるセルフアラインで、前記第１の導電領域内に第１の給電領域および複数のドリフトセンス領域、前記第２の導電領域内に第２の給電領域を形成するためのイオン打ち込みを行う工程。 A method of manufacturing a semiconductor device including the following steps;
(A) a step of selectively forming a field oxide film on the main surface of the semiconductor substrate;
(B) performing ion implantation for forming a first conductive region serving as a drift layer under the field oxide film;
(C) a step of selectively forming a gate insulating film and a gate electrode on the main surface of the semiconductor substrate;
(D) performing ion implantation for forming a second conductive region in the semiconductor substrate by self-alignment by the gate electrode ;
(E) A first feeding region and a plurality of drift sense regions in the first conductive region and a second feeding region in the second conductive region by self-alignment by the field oxide film and the gate electrode. A step of performing ion implantation for forming. 請求項１１に記載の半導体装置の製造方法であって、
前記（ｃ）工程において、前記フィールド酸化膜上にフィールド電極を形成することを特徴とする半導体装置の製造方法。 A method for manufacturing a semiconductor device according to claim 11, comprising:
In the step (c), a field electrode is formed on the field oxide film. 請求項１２に記載の半導体装置の製造方法であって、
前記フィールド電極は、前記ゲート電極と同じ材料で形成されていることを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 12,
The method of manufacturing a semiconductor device, wherein the field electrode is formed of the same material as the gate electrode. 並列に接続された複数の半導体装置と、
電圧値および電流値を比較するコンパレータと、
前記半導体装置の動作を制御する駆動回路と、を有する回路システムであって、
前記半導体装置は、当該半導体装置のドリフト層のドリフト抵抗値をモニタするドリフトセンス端子を備え、
前記コンパレータは、前記ドリフトセンス端子から得たドリフト抵抗値に基づき、前記駆動回路を介して、前記複数の半導体装置の動作を制御することを特徴とする回路システム。 A plurality of semiconductor devices connected in parallel;
A comparator that compares voltage and current values;
A drive system for controlling the operation of the semiconductor device,
The semiconductor device includes a drift sense terminal for monitoring a drift resistance value of a drift layer of the semiconductor device,
The circuit system, wherein the comparator controls operations of the plurality of semiconductor devices via the driving circuit based on a drift resistance value obtained from the drift sense terminal. 請求項１４に記載の回路システムであって、
前記半導体装置は、当該半導体装置のフィールド電極と電気的に接続されたフィールド電極端子をさらに備え、
前記コンパレータは、前記ドリフトセンス端子から得たドリフト抵抗値に基づき、前記駆動回路を介して、前記フィールド電極端子に電圧を印加することを特徴とする回路システム。 15. The circuit system according to claim 14, wherein
The semiconductor device further includes a field electrode terminal electrically connected to the field electrode of the semiconductor device,
The circuit system, wherein the comparator applies a voltage to the field electrode terminal via the drive circuit based on a drift resistance value obtained from the drift sense terminal.
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