JP6334946B2 - 撮像装置及びその制御方法 - Google Patents

Description

本発明は、撮像素子を用いて画像を撮像する撮像装置及びその制御方法に関する。

近年、デジタルスチルカメラやデジタルビデオカメラなど、撮像素子を用いて撮像し、撮像画像をデジタルデータとして保存することができる撮像装置が広く普及している。このような撮像装置に用いる撮像素子としては、ＣＣＤ（Charge Coupled Device）型イメージセンサ（以下、「ＣＣＤセンサ」と呼ぶ。）やＸＹアドレス方式で各画素信号を読み出すＣＭＯＳ（Complementary Metal Oxide Semiconductor）型イメージセンサ（以下、「ＣＭＯＳセンサ」と呼ぶ。）が一般的に使用されている。

ＣＭＯＳセンサは、画素信号のランダムアクセスが可能である点や、ＣＣＤセンサと比較して読み出しが高速で、高感度、低消費電力といった特徴がある。これらの特徴のうち、ＣＭＯＳセンサを高速に動作させて高いフレームレートを実現する方法としては、画素の読み出しから外部へ出力するまでの手段を複数持つ方法がある（例えば、特許文献１の図５を参照）。この方法によれば、例えば、１行目の画素の信号と２行目の画素の信号を異なる読み出し手段とそれに接続する異なる出力手段を用いて、２行同時に出力することが可能となり、２倍のフレームレートを実現することが可能となる。

また、近年、デジタル一眼カメラが普及し、フィルムサイズ等の撮像面積の大きなＣＭＯＳセンサの開発も活発に行われている。しかしながら、撮像面積の大きなＣＭＯＳセンサにおいて、異なる読み出し手段とそれに接続する異なる出力手段を用いて２行同時に出力する場合、読み出し手段は撮像領域の上下に配置されることが一般的である。即ち、同時に出力する２行の信号が大きく離れた位置から出力されることになる。

出力手段を動作させるパルス信号をＣＭＯＳセンサに内蔵する（タイミングジェネレータ（ＴＧ）回路から供給する場合、ＴＧ回路からそれぞれの出力手段までの距離が大きく異なると、出力手段を動作させるパルス信号のもつ遅延量が無視できなくなる。その結果、２つの出力手段から出力される２行の信号間で位相がずれるという問題が生じる。

また、デジタル信号を高速に送受信するために、信号と同極性の正転信号と逆極性の反転信号を同時に出力する差動動作を採用するＣＭＯＳセンサもある（例えば、特許文献２参照）。撮像面積の大きなＣＭＯＳセンサにおいては、そのパッケージサイズも大きくなるため、パッケージの出力ピンの配置によっては、同時に出力する２行の信号がさらに大きく離れた位置から出力されることになる。

このようなＣＭＯＳセンサに差動動作を採用した場合、差動信号を出力する各行の出力ピンから次段の信号処理回路までの配線距離が大きく異なると、配線による遅延量が無視できなくなる。その結果、次段の信号処理回路に到達した時点での２行の信号間で位相がずれるという問題が生じる。

特開２００５−３４７９３２号公報 特開２００５−３０３６４８号公報

このように、撮像面積の大きな撮像素子において、撮像領域に対して相対する位置にある複数の読み出し手段とそれぞれ対応する読み出し手段に接続する出力手段を用いて複数行を同時に出力する場合、次のような問題が生じる。即ち、撮像素子内部の配線距離の差や次段の信号処理回路までの配線距離の差によって、同時に出力される複数行の信号間で位相がずれるという問題が生じる。

本発明は上記問題点を鑑みてなされたものであり、複数の読み出し手段により高速読み出し可能な撮像素子において、読み出し時に信号間の位相ずれが生じないようにすることを目的とする。

上記目的を達成するために、本発明の撮像装置は、複数の画素を含む画素領域と、前記複数の画素から信号を読み出すための複数の出力系と、同期信号を供給する同期信号発生手段と、前記同期信号発生手段と、前記複数の出力系それぞれとの間に設けられた、前記同期信号を遅延する複数の遅延手段とを有する撮像素子と、前記撮像素子から読み出された信号を処理する処理手段と、前記複数の遅延手段による遅延を行わずに前記同期信号が前記複数の出力系を介して前記処理手段に到達したときの位相差を小さくするように、前記複数の遅延手段それぞれの遅延量を制御する制御手段とを有する。

本発明によれば、複数の読み出し手段により高速読み出し可能な撮像素子において、読み出し時に信号間の位相ずれが生じないようにすることができる。

本発明の実施形態に係る撮像装置の構成を示すブロック図。 第１の実施形態に係る撮像素子の概略構成を示す図。 第１の実施形態に係る出力部の構成を示す図。 第１の実施形態に係る撮像素子の動作タイミングを示すタイミング図。 第１の実施形態に係る信号処理部の入力部分の構成を示すブロック図。 第１の実施形態に係る遅延制御部の配置例を示すブロック図。 第１の実施形態に係る遅延制御部の構成を示す図。 第１の実施形態に係る遅延された画素クロック信号を示すタイミング図。 第１の実施形態に係る撮像素子における遅延動作を説明するタイミング図。 第１の実施形態の変形例１に係る撮像素子の遅延動作を説明するタイミング図。 第１の実施形態の変形例２に係る遅延制御部の配置例を示すブロック図。 第２の実施形態に係る撮像素子の概略構成を示す図。 第２及び第３の実施形態に係る撮像素子の動作タイミングを示すタイミング図。 第２の実施形態に係る信号処理部の入力部分の構成を示すブロック図。 第２の実施形態に係る遅延制御部の配置例を示すブロック図。 第２の実施形態に係る撮像素子における遅延動作を説明するタイミング図。 第２の実施形態の変形例１に係る撮像装置の遅延動作を説明するタイミング図。 第３の実施形態に係る撮像素子の概略構成を示す図。 第３の実施形態に係る撮像素子における遅延動作を説明するタイミング図。 第３の実施形態の変形例１に係る撮像装置の遅延動作を説明するタイミング図。

以下、添付図面を参照して本発明を実施するための形態を詳細に説明する。なお、以下に説明する実施形態は、本発明の実現手段としての一例であり、本発明が適用される装置の構成や各種条件によって適宜修正又は変更されるべきものであり、本発明は以下の実施形態に限定されるものではない。

（第１の実施形態）
本発明の第１の実施形態について説明する。図１は、本実施形態に係る撮像装置の構成を示す図である。本実施形態の撮像装置は、デジタルスチルカメラやデジタルビデオカメラなどに応用可能である。

図１に示す撮像装置は、光学鏡筒１１、撮像素子１２、信号処理部１３、圧縮伸張部１４、同期制御部１５、操作部１６、画像表示部１７及び画像記録部１８を備えている。

光学鏡筒１１は、被写体からの光を撮像素子１２に集光するためのレンズ、レンズを移動させてズームや合焦を行うための駆動機構、メカニカルシャッタ機構、絞り機構などを備えている。これらのうちの可動部は、同期制御部１５からの制御信号に基づいて駆動される。

撮像素子１２は、例えばＸＹアドレス方式のＣＭＯＳセンサであり、ＣＤＳ（Correlated Double Sampling）回路、ＡＧＣ（Auto Gain Control）回路、ＡＤ（Analog Digital）変換器等を備え、同期制御部１５からの制御信号により制御される。ＣＭＯＳセンサは、同期制御部１５からの制御信号に応じて撮像を実行し、画像信号を出力する。そして、ＣＤＳ回路によるノイズ除去、ＡＧＣ回路による利得制御、及び、ＡＤ変換器によるアナログデジタル変換を経て、デジタル化された画像信号を出力する。

信号処理部１３は、同期制御部１５の制御の下で、撮像素子１２から入力されるデジタル化された画像信号に対して、ホワイトバランス調整処理や色補正処理等の信号処理を施す。圧縮伸張部１４は、同期制御部１５の制御の下で動作し、信号処理部１３からの画像信号に対して、ＪＰＥＧ（Joint Photographic Coding Experts Group）方式などの所定の静止画像データフォーマットで圧縮符号化処理を行う。また、同期制御部１５から供給された静止画像の符号化データを伸張復号化処理する。さらに、ＭＰＥＧ（Moving Picture Experts Group）方式などにより動画像の圧縮符号化／伸張復号化処理を実行可能なようにしてもよい。

同期制御部１５は、例えば、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）などから構成されるマイクロコントローラである。そして、ＲＯＭなどに記憶されたプログラムを実行することにより、撮像装置の各部を統括的に制御する。

操作部１６は、例えばシャッタレリーズボタンなどの各種操作キーやレバー、ダイヤルなどから構成され、ユーザによる入力操作に応じた制御信号を同期制御部１５に出力する。画像表示部１７は、ＬＣＤ（Liquid Crystal Display）などの表示デバイスや、これに対するインタフェース回路などからなる。そして、同期制御部１５から供給された画像信号から表示デバイスに表示させるための画像信号を生成し、この信号を表示デバイスに供給して画像を表示させる。

画像記録部１８は、例えば、可搬型の半導体メモリや、光ディスク、ＨＤＤ（Hard Disk Drive）などとして実現され、圧縮伸張部１４により符号化された画像データファイルを同期制御部１５から受け取って記憶する。また、同期制御部１５からの制御信号を基に指定されたデータを読み出し、同期制御部１５に出力する。

次に、上記構成を有する撮像装置における基本的な動作について説明する。静止画像の撮像前には、撮像素子１２から出力された画像信号が信号処理部１３に順次供給される。信号処理部１３は、撮像素子１２からのデジタル画像信号に対して画質補正処理を施し、表示画像用の信号として、同期制御部１５を通じて画像表示部１７に供給する。これにより、表示用画像が表示され、ユーザは表示された画像を見て画角合わせ等を行うことが可能となる。

この状態で、操作部１６のシャッタレリーズボタンが押下されると、同期制御部１５の制御により、撮像素子１２からの１フレーム分の撮像信号が信号処理部１３に取り込まれる。信号処理部１３は、取り込んだ１フレーム分の画像信号に画質補正処理を施し、処理後の画像信号を圧縮伸張部１４に供給する。圧縮伸張部１４は、入力された画像信号を圧縮符号化し、生成した符号化データを同期制御部１５を通じて画像記録部１８に供給する。これにより、撮像された静止画像のデータファイルが画像記録部１８に記録される。

一方、画像記録部１８に記録された静止画像のデータファイルを再生する場合には、同期制御部１５は、操作部１６からの操作入力に応じて、選択されたデータファイルを画像記録部１８から読み込み、圧縮伸張部１４に供給して伸張復号化処理を実行させる。復号化された画像信号は同期制御部１５を介して画像表示部１７に供給され、これにより静止画像が再生表示される。

また、動画像を記録する場合には、信号処理部１３で順次処理された画像信号に圧縮伸張部１４で圧縮符号化処理を施し、生成された動画像の符号化データを順次画像記録部１８に転送して記録する。また、画像記録部１８に記録された動画像を再生する場合には、画像記録部１８から動画像の符号化データを順次読み出して圧縮伸張部１４に供給し、伸張復号化処理させて画像表示部１７に供給することで、動画像が再生表示される。

図２は、本第１の実施形態に係る、２つの出力系を備える撮像素子１２の概略構成を示す図である。図２に示す撮像素子１２は、上述したようにＸＹアドレス方式のＣＭＯＳセンサである。撮像素子１２において、画素領域１０１は、不図示の光電変換部とトランジスタからなる複数のＣＭＯＳセンサの画素Ｐで構成され、水平方向・垂直方向にマトリクス状に配列されている。なお、以下において、行をｒ、列をｃとして、画素Ｐｒｃ（Ｐ１１〜Ｐ４４）と表す。また、図２においては４×４配列の例を示しているがこの数に限定されるものではない。

また、垂直走査部１０２は、画素領域１０１の画素Ｐを行単位で選択し、選択した行の画素のリセット動作や読み出し動作を駆動制御する。画素制御線１０３は、行毎に共通に接続され、垂直走査部１０２による行単位の駆動制御信号を伝達する。

垂直信号線１０４ａ及び１０４ｂは、画素の列毎に共通に接続される。図２において、垂直信号線１０４ａは、１行目の画素Ｐ１ｃ（Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４）、及び、３行目の画素Ｐ３ｃ（Ｐ３１、Ｐ３２、Ｐ３３、Ｐ３４）に接続されている。また、垂直信号線１０４ｂは、２行目の画素Ｐ２ｃ（Ｐ２１、Ｐ２２、Ｐ２３、Ｐ２４）、及び、４行目の画素Ｐ４ｃ（Ｐ４１、Ｐ４２、Ｐ４３、Ｐ４４）に接続されている。そして、画素制御線１０３により選択された行の画素Ｐの信号が、それぞれ対応する垂直信号線１０４ａ及び１０４ｂに読み出される。

このように接続された配列の画素Ｐから信号を読み出すために、画素領域１０１を挟んだ上下に、信号読み出しのための回路が配置されている。図２においては、画素領域１０１の上側に、第１の出力系である第１列信号処理部１０６ａ、第１列ＡＤ部１０７ａ、第１水平メモリ部１０８ａ、第１水平走査部１０９ａ、及び、第１出力部１１０ａが配置されている。また、画素領域１０１の下側に、第２の出力系である第２列信号処理部１０６ｂ、第２列ＡＤ部１０７ｂ、第２水平メモリ部１０８ｂ、第２水平走査部１０９ｂ、第２出力部１１０ｂが配置されている。また、撮像素子１２は同期信号発生手段であるＴＧ（Timing Generator）１１２を有する。図２では画素領域１０１の下側に配置されているが、配置する位置は下側ではなくてもよい。また、図２には記載されていないが、本第１の実施形態における撮像素子１２は、ＴＧ１１２から出力される画素クロック信号Ｓｃｋを遅延させるための回路を有するが、その構成及び配置については、詳細に後述する。

そして、１行目の画素Ｐ１ｃと３行目の画素Ｐ３ｃの信号が、第１列信号処理部１０６ａ、第１列ＡＤ部１０７ａ及び第１水平メモリ部１０８ａを介して第１出力部１１０ａから出力される。また、２行目の画素Ｐ２ｃと４行目の画素Ｐ４ｃの信号が、第２列信号処理部１０６ｂ、第２列ＡＤ部１０７ｂ及び第２水平メモリ部１０８ｂを介して第２出力部１１０ｂから出力される。この構成により、１行目の画素Ｐ１ｃと２行目の画素Ｐ２ｃの信号を別々の経路で読み出すことが可能となるので、垂直走査部１０２は、１行目と２行目を同時に選択することで、２行の信号を同時に読み出すことができる。同様に、垂直走査部１０２は、３行目と４行目を同時に選択することで、２行の信号を同時に読み出すことができる。

第１列信号処理部１０６ａ及び第２列信号処理部１０６ｂは、それぞれ垂直信号線１０４ａ及び１０４ｂ毎に設けられる不図示のＣＤＳ回路やＡＧＣ回路から構成されている。そして、垂直信号線１０４ａ及び１０４ｂを通して送られてくる行単位の画素の信号それぞれに対して、ＣＤＳ処理を行う。これにより、画素回路内のトランジスタの閾値のばらつきに起因する固定パターンノイズを除去して、Ｓ／Ｎ（Signal／Noise）比を良好に保つようにサンプルホールドを行い、必要であれば、ＡＧＣ回路による利得制御を実施する。

第１列ＡＤ部１０７ａ及び第２列ＡＤ部１０７ｂは、垂直信号線１０４ａ及び１０４ｂ毎に設けられたＡＤ変換器から構成されている。そして、それぞれ対応する第１列信号処理部１０６ａ及び第２列信号処理部１０６ｂから送られてくる行単位の画素の信号それぞれをアナログデジタル変換する。なお、第１の実施形態では、第１列ＡＤ部１０７ａ及び第２列ＡＤ部１０７ｂのＡＤ変換器はすべて８ｂｉｔ構成とするが、ｂｉｔ精度においては、１０ｂｉｔ、１２ｂｉｔ、１４ｂｉｔ等の更に高精度なＡＤ変換器を用いてもよい。

第１水平メモリ部１０８ａ及び第２水平メモリ部１０８ｂは、第１列ＡＤ部１０７ａ及び第２列ＡＤ部１０７ｂにおいてデジタル化された行単位の画素信号をそれぞれ記憶する。なお、第１の実施形態における第１水平メモリ部１０８ａ及び第２水平メモリ部１０８ｂは、第１列ＡＤ部１０７ａ及び第２列ＡＤ部１０７ｂに合わせて各列毎に８ｂｉｔのデジタル信号を記憶できるものとする。しかしながら、第１列ＡＤ部１０７ａ及び第２列ＡＤ部１０７ｂのＡＤ変換器のｂｉｔ精度に応じたｂｉｔ数のデジタル信号が記憶できるように構成すればよい。

第１水平走査部１０９ａ及び第２水平走査部１０９ｂは、それぞれ対応する第１水平メモリ部１０８ａ及び第２水平メモリ部１０８ｂを列毎に選択する。これにより、第１水平メモリ部１０８ａ及び第２水平メモリ部１０８ｂに記憶されているデジタル化された画素信号を、それぞれ対応する第１出力部１１０ａ及び第２出力部１１０ｂに転送するように制御する。第１出力部１１０ａ及び第２出力部１１０ｂは、デジタル化された行単位の画素信号の前あるいは前後に同期信号を付加し、それぞれ対応する第１出力端子１１１ａ及び第２出力端子１１１ｂから、同期信号付きのデジタル画素信号を信号処理部１３へ出力する。

ＴＧ１１２は、制御端子１１３を介して入力する同期制御部１５からの制御信号に基づいて、撮像素子１２の各部の動作に必要な各種のクロック信号や制御信号などを出力する。

図３は、本実施形態に係る第１出力部１１０ａの構成を示す図である。なお、ここでは第１出力部１１０ａについて説明するが、第２出力部１１０ｂも同様の構成を有する。図３に示すように、第１出力部１１０ａは、信号変換部２０１、同期信号付加部２０２、及び複数の差動送信バッファ２０３を備えている。

信号変換部２０１には、第１水平メモリ部１０８ａから８ｂｉｔに対応する８本の水平信号線を介して送られてくる画素信号Ｄ０ａ、Ｄ１ａ、Ｄ２ａ、Ｄ３ａ、Ｄ４ａ、Ｄ５ａ、Ｄ６ａ及びＤ７ａが入力される。更に、ＴＧ１１２からクロック信号として送られてくる、第１水平走査部１０９ａの転送周期と同じ周期の画素クロック信号Ｓｃｋａが入力される。そして、画素クロック信号Ｓｃｋａの位相と同期するように、８ｂｉｔの画素信号Ｄ０ａからＤ７ａの位相を調整する。更に、例えば黒レベル調整、列ばらつき補正、信号増幅、色関係処理等を実施してもよい。

黒レベル調整とは、画素領域１０１の周辺に配置された不図示の遮光された画素の信号レベルが、予め同期制御部１５によって設定されたレベルになるように、画素領域１０１の信号すべてのレベルを同じだけシフトする機能のことである。

列ばらつき補正とは、第１列信号処理部１０６ａ及び第１列ＡＤ部１０７ａで発生するばらつきを補正する機能のことである。この補正を行うために、画素領域１０１の上部あるいは下部に不図示の遮光された画素を配置し、遮光された画素の信号から列方向のばらつき補正データを作成し、画素領域１０１の信号に対して列方向の補正を実施する。

信号増幅とは、画像処理において適正な信号レベルとなるように、画素の信号にゲインをかける機能である。例えば信号処理部１３が事前に撮像された画像から適切なゲイン量を算出して、同期制御部１５がゲインを設定するような制御が可能である。

色関係処理としては、例えば、ホワイトバランス（ＷＢ）処理がある。画素領域１０１の画素Ｐには、それぞれに対して不図示のＲＧＢの色フィルタが、例えばベイヤ配列等、所定の配列に従って設けられている。この場合、例えば信号処理部１３が事前に撮像された画像から適切なＷＢ処理を施す色毎のゲイン量を算出して、同期制御部１５が色毎のゲインを設定するような制御が可能である。

同期信号付加部２０２は、画素クロック信号Ｓｃｋａの位相と同期した状態で、画素信号Ｄ０ａからＤ７ａそれぞれに対して、スタート同期信号ＳＤ１ｒ、及び、必要に応じてエンド同期信号ＥＤ１ｒを付加する。ここで、同期信号を付加するタイミングは、同期制御部１５からの制御信号に基づいて、ＴＧ１１２から出力される制御信号により制御される。

差動送信バッファ２０３は、同期信号を付加した画素信号Ｄ０ａからＤ７ａ、及び画素クロック信号Ｓｃｋａそれぞれに対して設けられ、それぞれのパルス信号と同極性の正転信号と逆極性の反転信号を同時に出力する。

本第１の実施形態では、正転画素信号をＤ０ＰａからＤ７Ｐａ、反転画素信号をＤ０ＮａからＤ７Ｎａ、正転画素クロック信号をＳｃｋＰａ、反転画素クロック信号をＳｃｋＮａと表している。

第１出力部１１０ａ及び第２出力部１１０ｂに入力される画素クロック信号として、同じ信号がＴＧ１１２から送られてきた場合、ＴＧ１１２から第１出力部１１０ａ及び第２出力部１１０ｂそれぞれまでの距離に応じた遅延が発生する。そのため、後述するように、この遅延を考慮した画素クロック信号Ｓｃｋａ及びＳｃｋｂをそれぞれ用いる。

また、図３に示す第１出力部１１０ａの差動送信バッファ２０３は、電流モードで差動動作をさせるＬＶＤＳ（Low Voltage Differential Signaling）を利用することができる。このようにすることで、耐ノイズ性や不要輻射の問題に対して有利になる。

すなわち、正転信号に相当するパルス信号のみのシングル出力では、高速になるほどパルス波形に鈍りやリンギングなどの正常でない成分が発生し易くなり、その影響を直接に被る。これに対して、差動動作をさせるＬＶＤＳにおいては、差動出力の両方を使って波形再生することが可能となるので、耐ノイズ性が改善する。この点は、画素信号に限らず、画素クロック信号についても同様の効果が得られる。

さらに、正転信号に相当するパルス信号のみのシングル出力では、パルスの変化に対応して送信側である出力回路と受信側である入力回路との間で電流が行き来する。そのため、その度に不要輻射の原因となる電磁界が発生し、周辺回路や固体撮像装置の外部に影響を与える。これに対して、電流モードで差動動作をさせるＬＶＤＳにおいては、送信側出力回路と受信側入力回路との間で電流が行き来するものの、常に正転信号と反転信号における切り換わりのタイミングが同時であり、発生する電磁界の向きが互いに逆方向となる。よって、双方が発生した電磁界を打ち消し合うようになり、不要輻射の原因となる電磁界の発生が大幅に低減されることになる。

なお、この効果をより高めるには、差動動作する正転信号と反転信号２つの出力線を近接して配置するとともに、差動送信バッファと作動受信バッファ間の接続距離が極力同じになるように回路設計をする必要がある。

次に、図２に示す構成を有する本第１の実施形態における撮像素子１２の動作について説明する。図４は、第１の実施形態に係る撮像素子１２の動作タイミングを示す図である。

第１の実施形態においては、奇数行目の画素の信号を第１読み出し動作Ｏｐｒ１により第１の出力系を介して読み出し、偶数行目の画素の信号を第２読み出し動作Ｏｐｒ２により第２の出力系を介して読み出す。なお、第１読み出し動作Ｏｐｒ１と第２読み出し動作Ｏｐｒ２とは、並行して行われる。

第１読み出し動作Ｏｐｒ１においては、まず、Ｒｅａｄ１ｒ期間において、垂直走査部１０２からの駆動制御信号により、１行目の画素Ｐ１ｃの信号をそれぞれ対応する垂直信号線１０４ａに読み出す（タイミングｔｔ０からｔｔ１）。このとき、最初に画素をリセットした状態のＮ信号が、第１列信号処理部１０６ａでサンプルホールドされ、続いて光電変換部の信号を読み出した状態のＳ信号がサンプルホールドされる。

次に、ＣＤＳ１ｒ期間において、第１列信号処理部１０６ａのＣＤＳ回路が、Ｓ信号からＮ信号を減算することで、ＣＤＳ処理によるノイズ除去を実施し、必要であればＡＧＣ回路による利得制御を実施する（タイミングｔｔ１からｔｔ２）。

そして、ＡＤ１ｒ期間において、第１列ＡＤ部１０７ａが、ノイズ除去された１行目の画素Ｐ１ｃの信号をアナログデジタル変換して、第１水平メモリ部１０８ａへ記憶させる（タイミングｔｔ２からｔｔ３）。

ここまでのタイミングｔｔ０からｔｔ３で行われる処理が、１行目の画素Ｐ１ｃ全列の信号の並列処理になる。

続いて、ＳＤ１ｒ期間において、第１出力部１１０ａ内の同期信号付加部２０２が画素クロック信号Ｓｃｋａの位相と同期した状態で、８ｂｉｔの画素信号が送られて来る前にスタート同期信号ＳＤ１ｒを付加する（タイミングｔｔ３からｔｔ４）。このとき、スタート同期信号ＳＤ１ｒは、８ｂｉｔの画素信号が取り得ない値の組み合わせに設定しておく必要がある。黒レベル調整後の黒レベルが０より高い値に設定されている場合には、画素信号を構成する８ｂｉｔのそれぞれの信号に対して、例えば、「ＳＤ１ｒ＝１１１１００００」を付加することで実現できる。具体的には、ＳＤ１ｒ期間として画素クロック信号Ｓｃｋａの８クロックを割り当てる。即ち、ＳＤ１ｒ期間の間に、８ｂｉｔの正転画素信号であるＤ０ＰａからＤ７Ｐａそれぞれが、「Ｄ０Ｐａ＝１１１１００００」から「Ｄ７Ｐａ＝１１１１００００」を出力する。同様に、８ｂｉｔの反転画素信号であるＤ０ＮａからＤ７Ｎａそれぞれが、「Ｄ０Ｎａ＝００００１１１１」から「Ｄ７Ｎａ＝００００１１１１」を出力する。

このとき、正転画素クロック信号ＳｃｋＰａ、反転画素クロック信号ＳｃｋＮａには、スタート同期信号ＳＤ１ｒを付加しない。

次に、ＳｉｇＯｕｔ１ｒ期間において、第１水平走査部１０９ａが第１水平メモリ部１０８ａを列毎に順次選択し、列毎に記憶しているデジタル化された８ｂｉｔの画素信号Ｄ０ａからＤ７ａを第１出力部１１０ａに転送する。

そして、信号変換部２０１において、ＴＧ１１２から送られてくる画素クロック信号Ｓｃｋａの位相と同期するように、８ｂｉｔの画素信号Ｄ０ａからＤ７ａの位相を調整する。その後、差動送信バッファ２０３において、８ｂｉｔそれぞれの信号に対応する正転信号と反転信号に変換して、第１出力端子１１１ａから出力する（タイミングｔｔ４からｔｔ５）。

更に続けて、ＥＤ１ｒ期間において、第１出力部１１０ａ内の同期信号付加部２０２が画素クロック信号Ｓｃｋａの位相と同期した状態で、８ｂｉｔの画素信号が送り出された後にエンド同期信号ＥＤ１ｒを付加する（タイミングｔｔ５からｔｔ６）。このとき、エンド同期信号ＥＤ１ｒは、８ｂｉｔの画素信号が取りえない値の組み合わせに設定しておく必要がある。スタート信号ＳＤ１ｒと区別するためには、画素信号を構成する８ｂｉｔのそれぞれの信号に対して、たとえば、「ＥＤ１ｒ＝１１００１１００」を付加することで実現できる。具体的には、ＥＤ１ｒ期間として画素クロック信号Ｓｃｋａの８クロックを割り当てる。即ち、ＥＤ１ｒ期間の間に、８ｂｉｔの正転画素信号であるＤ０ＰａからＤ７Ｐａそれぞれが、「Ｄ０Ｐａ＝１１００１１００からＤ７Ｐａ＝１１００１１００」を出力する。同様に、８ｂｉｔの反転画素信号であるＤ０ＮａからＤ７Ｎａそれぞれが、「Ｄ０Ｎａ＝００１１００１１」から「Ｄ７Ｎａ＝００１１００１１」を出力する。

このとき、正転画素クロック信号ＳｃｋＰａ、反転画素クロック信号ＳｃｋＮａには、エンド同期信号ＥＤ１ｒを付加しない。

ここまでのタイミングｔｔ３からｔｔ６までが、スタート同期信号ＳＤ１ｒ及びエンド同期信号ＥＤ１ｒを付加した１行目の画素Ｐ１ｃの信号の出力期間になる。

タイミングｔｔ６の後、第１読み出し動作Ｏｐｒ１においては、１行目の画素Ｐ１ｃの信号の出力後、続けて３行目の画素Ｐ３ｃの信号を出力する。即ち、タイミングｔｔ６からｔｔ７までが、３行目の画素Ｐ３ｃの信号の読み出し、ＣＤＳ処理、アナログデジタル変換、第１水平メモリ部１０８ａへの記憶といった全列の並列処理を実施する期間になる。そして、タイミングｔｔ７からｔｔ８までが、スタート同期信号ＳＤ３ｒ及びエンド同期信号ＥＤ３ｒを付加した３行目の画素Ｐ３ｃの信号の出力期間になる。

そして、画素領域１０１に配列されている画素Ｐは４行であるため、タイミングｔｔ８以降に、再び１行目の画素Ｐ１ｃの信号の読み出し動作が開始される。

次に、第２読み出し動作Ｏｐｒ２においては、Ｒｅａｄ２ｒ期間において、２行目の画素Ｐ２ｃの信号をそれぞれ対応する垂直信号線１０４ｂに読み出す（タイミングｔｔ０からｔｔ１）。この処理は、垂直走査部１０２が１行目の画素Ｐ１ｃの信号をそれぞれ対応する垂直信号線１０４ａに読み出すのと同時に行われる。

続くタイミングｔｔ１からｔｔ１６で第２列信号処理部１０６ｂ及び第２出力部１１０ｂで行われる動作は、第１読み出し動作Ｏｐｒ１と同様であるので、説明を省略する。

このように、第１読み出し動作Ｏｐｒ１と同じ動作をさせることで、スタート信号ＳＤ２ｒ及びエンド同期信号ＥＤ２ｒが付加された２行目の画素Ｐ２ｃの信号をＳｉｇＯｕｔ２ｒ期間に出力することができる。

そして、第２読み出し動作Ｏｐｒ２においては、２行目の画素Ｐ２ｃの信号の出力後、続けて４行目の画素Ｐ４ｃの信号を出力し、その後再び２行目の画素Ｐ２ｃの信号の読み出し動作が開始される。

ここで、撮像素子１２の出力信号の画素数は予め決まっているので、同期制御部１５が信号処理部１３に対して、１行分の画素に相当する処理の制御を実施可能であれば、エンド同期信号ＥＤは省略可能である。

図５は、本第１の実施形態に係る信号処理部１３の入力部分の構成を示す図である。信号処理部１３での信号処理が可能となるように、撮像素子１２から出力される行単位でタイミングがずれたデジタル画素信号を受け取ることが可能な構成になっている。

図５に示すように、信号処理部１３の入力部分は、第１入力部４０１ａ、第２入力部４０１ｂ、同期信号解読部４０３及び内部メモリ４０４を含む。第１入力部４０１ａ及び第２入力部４０１ｂには、第１出力部１１０ａ及び第２出力部１１０ｂからの画素の信号が、それぞれ第１入力端子４０２ａ及び第２入力端子４０２ｂを介して入力される。入力される信号は、図３を用いて説明したように、一つの信号が、正転画素信号及び反転画素信号からなる差動信号なので、不図示の差動受信バッファにより受信して、通常のパルス信号に変換する。このとき、同時に入力される画素クロック信号と信号処理部１３の信号処理クロック信号の位相を比較して、デジタル画素信号の位相を信号処理部１３の信号処理クロック信号の位相に同期させる処理も行う。

同期信号解読部４０３は、同期信号付きの行単位の画素信号の同期信号を解読して、スタート同期信号ＳＤとエンド同期信号ＥＤに挟まれた行単位の画素信号を内部メモリ４０４に記憶させる。内部メモリ４０４は、行単位の画素信号を記憶する。ここで、１行目から８行目までを記憶する領域を、便宜的にそれぞれｍＰ１ｒからｍＰ８ｒとする。

第１入力部４０１ａから同期信号解読部４０３に１行目の画素Ｐ１ｃの信号が入力されると、同期制御部１５からの制御信号に基づいて、スタート同期信号ＳＤ１ｒとエンド同期信号ＥＤ１ｒに挟まれた行単位の画素信号を内部メモリ４０４の領域ｍＰ１ｒに記憶し始める。

次に、Ｒｅａｄ１ｒ期間経過後、第２入力部４０１ｂから同期信号解読部４０３に２行目の画素Ｐ２ｃの信号が入力されると、同期制御部１５からの制御信号に基づいて、スタート同期信号ＳＤ２ｒとエンド同期信号ＥＤ２ｒに挟まれた行単位の画素信号を内部メモリ４０４の領域ｍＰ２ｒに記憶し始める。

このとき、内部メモリ４０４に対しては、１行目の画素Ｐ１ｃの信号の記憶動作と２行目の画素Ｐ２ｃの信号の記憶動作を同時に行うことになるが、内部メモリ４０４の異なる領域に対する記憶動作なので、制御可能となっている。

１行目の画素Ｐ１ｃ及び２行目の画素Ｐ２ｃの信号の記憶動作終了後、３行目の画素Ｐ３ｃ及び４行目の画素Ｐ４ｃの信号の記憶動作も同様に行う。

そして、内部メモリ４０４の領域ｍＰ１ｒからｍＰ４ｒに記憶された１行目から４行目の画素Ｐの信号は、同期制御部１５からの制御信号に基づいて、内部メモリ端子４０５から１行毎に出力され、信号処理されていくことになる。

その後、続けて１行目の画素Ｐ１ｃの信号及び２行目の画素Ｐ２ｃの信号が入力された場合には、また最初から内部メモリ４０４の領域ｍＰ１ｒ及びｍＰ２ｒに記憶すればよい。

あるいは、奇数回目の撮像では、１行目の画素Ｐ１ｃから４行目の画素Ｐ４ｃの信号をそれぞれ領域ｍＰ１ｒからｍＰ４ｒに記憶し、偶数回目の撮像では、１行目の画素Ｐ１ｃから４行目の画素Ｐ４ｃの信号をそれぞれ領域ｍＰ５ｒからｍＰ８ｒに記憶する。このようにすることで、後段の信号処理にかかる時間を確保してもよい。

次に、画素クロック信号Ｓｃｋａ及びＳｃｋｂについて説明する。図２に示す撮像素子１２の構成では、ＴＧ１１２から第１出力部１１０ａまでの距離が、ＴＧ１１２から第２出力部１１０ｂまでの距離に対して、かなり離れている。また、ＴＧ１１２から出力された画素クロック信号Ｓｃｋが第１出力部１１０ａ及び第２出力部１１０ｂに到達するまでに、それぞれまでの距離に応じた遅延が発生する。そこで、第１出力部１１０ａ及び第２出力部１１０ｂそれぞれに対する遅延量を考慮した画素クロック信号Ｓｃｋａ及びＳｃｋｂが必要になる。

さらに、画素信号の遅延は、撮像素子１２内だけではなく、撮像素子１２から次段の信号処理部１３までの距離に応じても発生する。撮像素子１２の第１出力部１１０ａから信号処理部１３の第１入力部４０１ａまでの距離と、第２出力部１１０ｂから第２入力部４０１ｂまでの距離が大きく異なると、その遅延量の差（位相差）も問題となる。

そこで、最終的には、第１入力部４０１ａ及び第２入力部４０１ｂに到達した時点で位相差が低減された画素クロック信号Ｓｃｋａ及びＳｃｋｂが必要になる。

図６は、本第１の実施形態において、画素クロック信号Ｓｃｋａ及びＳｃｋｂを生成する遅延制御部の配置例を示すブロック図である。図６においては、第１出力部１１０ａ及び第２出力部１１０ｂを動作させる画素クロック信号Ｓｃｋに対する第１遅延制御部３０２ａ及び第２遅延制御部３０２ｂを、ＴＧ１１２の後段に直後にまとめて配置している。これにより、第１入力部４０１ａ及び第２入力部４０１ｂに到達した時点における画素クロック信号Ｓｃｋ間の位相差を改善させる。

第１遅延制御部３０２ａ及び第２遅延制御部３０２ｂは、画素クロックＳｃｋに対してそれぞれ遅延量を設定する。信号線３０３は、ＴＧ１１２から供給される画素クロックＳｃｋを第１遅延制御部３０２ａ及び第２遅延制御部３０２ｂに供給する。信号線３０４ａ及び３０４ｂは、制御端子１１３を介して入力する同期制御部１５からの制御信号に基づいて、それぞれ第１遅延制御部３０２ａ及び第２遅延制御部３０２ｂに対して遅延量を設定する遅延制御信号Ｄｓｅｌａ及びＤｓｅｌｂを供給する。

図７は、第１の実施形態に係る第１遅延制御部３０２ａの構成を示す図である。ここでは第１遅延制御部３０２ａについて説明するが、第２遅延制御部３０２ｂも同様の構成を有する。

図７に示す第１遅延制御部３０２ａは、複数の遅延素子３０５及び遅延信号選択部３０６を備えている。画素クロック信号Ｓｃｋが入力されると、遅延素子３０５を通過するごとに、異なる遅延量を持つ画素クロック信号Ｓｃｋ０、Ｓｃｋ１、Ｓｃｋ２、Ｓｃｋ３、Ｓｃｋ４、Ｓｃｋ５、Ｓｃｋ６、Ｓｃｋ７が発生する。そして、これら異なる遅延量を持つ画素クロック信号Ｓｃｋ０からＳｃｋ７の一つが、遅延信号選択部３０６において遅延制御信号Ｄｓｅｌａによって選択され、画素クロック信号Ｓｃｋａとして第１出力部１１０ａへ送られる。

なお、第１の実施形態においては、第１遅延制御部３０２ａで用いられる遅延素子３０５は、すべて同じインバータを２個直列にした構成としているが、この構成に限らず、遅延線等を用いてもよい。

図８は、図７に示す第１遅延制御部３０２ａにおいて発生させることができる遅延信号のパルス波形を示すタイミング図である。ＴＧ１１２から供給される画素クロック信号Ｓｃｋは、ｔ００からｔ０８を１周期とする周期的なパルスであり、パルス波形のタイミングは、画素クロックＳｃｋの立下りｔ００を基準とする。

画素クロック信号Ｓｃｋ０は、遅延素子３０５を通過しないので、画素クロック信号Ｓｃｋと同じパルス波形となる。画素クロック信号Ｓｃｋ１からＳｃｋ７は、遅延素子３０５を通過するたびに遅延量Ｔｄが発生するので、通過した遅延素子３０５の数に応じて、ｔ０１からｔ０７までの遅延量をもったパルス波形となる。

ここで、画素クロック信号Ｓｃｋ７のパルス波形は、遅延することで遅延量がｔ０７となり、画素クロックＳｃｋの１周期にあたるｔ０８以上の遅延量を持つ。このため、第１の実施形態における第１遅延制御部３０２ａにおいては、画素クロック信号Ｓｃｋの１周期以内の遅延制御が可能となっている。また、第１の実施形態においては、第１遅延制御部３０２ａで用いられる遅延素子３０５をすべて同じ構成にしたので、遅延素子３０５を通過した時の遅延量は、すべて同じ遅延量Ｔｄとなっている。こうして、発生させた異なる遅延量を持つ画素クロック信号Ｓｃｋ０からＳｃｋ７の中から画素クロック信号Ｓｃｋａが選択される。

図９は、第１の実施形態に係る撮像素子１２における遅延動作を説明するタイミング図である。画素クロック信号Ｓｃｋとタイミングｔ００からｔ０７の関係は、図８と同じである。Ｓｃｋａｏ及びＳｃｋｂｏは、第１遅延制御部３０２ａ及び第２遅延制御部３０２ｂにより遅延制御を行わなかった場合の、撮像素子１２の第１出力端子１１１ａ及び第２出力端子１１１ｂにおける画素クロック信号Ｓｃｋａ及びＳｃｋｂのパルス波形である。

ＳｉｇＯｕｔ１ｏは、遅延制御を行わなかった場合に第１の出力系を介して出力される１行目の画素の信号を表し、画素クロック信号Ｓｃｋａｏの立下りに同期して、画素Ｐ１１及びＰ１２の信号が出力されている。ＳｉｇＯｕｔ２ｏは、遅延制御を行わなかった場合に第２の出力系を介して出力される２行目の画素の信号を表し、画素クロック信号Ｓｃｋｂｏの立下りに同期して、画素Ｐ２１及びＰ２２の信号が出力されている。

図９に示す例では、画素クロック信号Ｓｃｋａｏはｔ００を基準としてｔａ’までの遅延が発生し、画素クロック信号Ｓｃｋｂｏはｔ００を基準としてｔｂ’までの遅延が発生している。この場合、１行目の画素Ｐ１ｃの信号と２行目の画素Ｐ２ｃの信号との間には、遅延量Ｔｄを越える位相差（ｔａ’−ｔｂ’）が発生していることになる。この位相差を遅延量Ｔｄ以内に収めるため、画素クロック信号Ｓｃｋｂｏに対して第２遅延制御部３０２ｂによる遅延制御を実施する。

画素クロック信号ＳｃｋａＯは、画素クロック信号Ｓｃｋａｏの遅延制御後の信号であるが、図９においては、画素クロック信号Ｓｃｋｂｏを画素クロック信号Ｓｃｋａｏに合わせるため、画素クロック信号Ｓｃｋａｏをそのまま出力している。即ち、画素クロック信号Ｓｃｋａｏの遅延量ｔａ’と、画素クロック信号ＳｃｋａＯの遅延量ｔａは同じである。つまり、第１遅延制御部３０２ａにおいては遅延の必要がないため、画素クロック信号Ｓｃｋ０を選択することになる。

一方、画素クロック信号ＳｃｋｂＯは、画素クロック信号Ｓｃｋｂｏの遅延制御後の信号である。第２遅延制御部３０２ｂにおいては画素クロック信号Ｓｃｋ１を選択し、画素クロック信号Ｓｃｋｂｏをｔｂ’から遅延量Ｔｄに相当するｔｂまで遅延させている。

ＳｉｇＯｕｔ１Ｏは、遅延制御後の１行目の画素Ｐ１１及びＰ１２の信号を表している。ＳｉｇＯｕｔ２Ｏは、遅延制御後の２行目の画素Ｐ２１及びＰ２２の信号を表している。

このように、撮像素子１２の第１出力端子１１１ａ及び第２出力端子１１１ｂにおける画素クロック信号ＳｃｋａＯとＳｃｋｂＯとの位相差（ｔａ−ｔｂ）を、遅延量Ｔｄ以内に収めることができる。

第１遅延制御部３０２ａ及び第２遅延制御部３０２ｂに設定する遅延量は、次のようにして求める。まず、予め第１出力端子１１１ａ及び第２出力端子１１１ｂにおける、遅延制御を行わなかった場合の画素クロック信号ＳｃｋａｏとＳｃｋｂｏとの位相差を測定しておき、遅延量に応じた設定を決めておく。そして、同期制御部１５からの制御信号によって第１遅延制御部３０２ａ及び第２遅延制御部３０２ｂに設定する。

次に、画素クロック信号Ｓｃｋの１周期を越える遅延を実施したい場合について考える。想定される遅延に対応するだけの遅延素子３０５を予め準備しておくことでも対応可能であるが、次のように制御しても良い。即ち、例えば、画素クロック信号Ｓｃｋａｏに対して、まず、１周期分、つまり１パルス分遅れて２行目の画素Ｐ２１の信号を出力させるように制御する。そして更に１周期以内の遅延制御を第２遅延制御部３０２ｂによって行うようにすれば、１周期を越える遅延を実施できる。

さらに、遅延させるパルスの数を増やすことで、さらに遅延量を大きく設定することも可能となる。

上記の通り本第１の実施形態によれば、撮像素子において、２つの出力部それぞれに対応する遅延制御部を設ける。そして、画素クロック信号に対して遅延制御を実施することで、撮像素子から出力される画素信号間における位相差を遅延量Ｔｄ以内に収めることが可能となる。

これにより、複数の出力系の信号の間において発生する位相差を、各出力系から出力される信号に対する遅延制御により解消することにより、出力信号を同期させることができる。そして、信号処理部の入力部分において、解読した同期信号に応じて画素の信号を記憶するメモリ領域を割り当てることで、複数の出力系から出力される信号間において発生する位相差に対応した同期制御を実現することができる。

（変形例１）
次に、第１の実施形態の変形例１について説明する。図１０は、図９に代えて行われる変形例１における撮像素子１２の遅延動作を示す図である。なお、画素クロック信号Ｓｃｋとタイミングｔ００からｔ０７の関係は、図８と同じである。Ｓｃｋａｉ及びＳｃｋｂｉは、第１遅延制御部３０２ａ及び第２遅延制御部３０２ｂにより遅延制御を行わなかった場合の、信号処理部１３の第１入力部４０１ａ及び第２入力部４０１ｂにおける画素クロック信号Ｓｃｋａ及びＳｃｋｂのパルス波形である。

図１０に示す例では、画素クロック信号Ｓｃｋａｉはｔ００を基準としてｔａ’までの遅延が発生し、画素クロック信号Ｓｃｋｂｉはｔ００を基準としてｔｂ’までの遅延が発生している。Ｍｃｋは、信号処理部１３の入力部分で用いられる信号処理クロック信号と同じメモリクロック信号を表している。そして、立下りのタイミングｔｍで入力されてきた画素の信号を内部メモリ４０４に取り込む。

画素クロック信号ＳｃｋａＩは、画素クロック信号Ｓｃｋａｉの遅延制御後の信号である。第１遅延制御部３０２ａにおいては画素クロック信号Ｓｃｋ１を選択し、画素クロック信号Ｓｃｋａｉをｔａ’から遅延量Ｔｄに相当するｔａまで遅延させている。

一方、画素クロック信号ＳｃｋｂＩは、画素クロック信号Ｓｃｋｂｉの遅延制御後の信号である。第２遅延制御部３０２ｂにおいては画素クロック信号Ｓｃｋ３を選択し、画素クロック信号Ｓｃｋｂｉをｔｂ’から遅延量Ｔｄの３倍に相当するｔｂまで遅延させている。

ＳｉｇＯｕｔ１Ｉは、遅延制御後の１行目の画素Ｐ１１の信号を表している。ＳｉｇＯｕｔ２Ｉは、遅延制御後の２行目の画素Ｐ２の信号を表している。

これにより、信号処理部１３の入力部分のそれぞれに対応する第１入力部４０１ａ及び第２入力部４０１ｂにおける画素クロック信号ＳｃｋａＩとＳｃｋｂＩの位相差（ｔｂ−ｔａ）を、遅延量Ｔｄ以内に収めることが可能となっている。

さらに、図１０においては、画素クロック信号ＳｃｋａＩ及びＳｃｋｂＩの両方を遅延させている。これにより、例えば、遅延制御後の１行目の画素Ｐ１１の信号と遅延制御後の２行目の画素Ｐ２１の信号の両方に対して、Ｍｃｋによる画素の信号の取り込みタイミングｔｍが、中央付近になるように設定することができる。従って、Ｍｃｋによる画素の信号の取り込みタイミングに対する位相マージンを確保することが可能となる。

ここで、第１遅延制御部３０２ａ及び第２遅延制御部３０２ｂに設定する遅延量は、次のようにして求める。まず、予め第１入力端子４０２ａ及び第２入力端子４０２ｂにおける、遅延制御を行わなかった場合の画素クロック信号ＳｃｋａｉとＳｃｋｂｉの位相差を測定しておき、それを別途出力されているＭｃｋと比較して、遅延量に応じた設定を決めておく。そして、同期制御部１５からの制御信号によって第１遅延制御部３０２ａ及び第２遅延制御部３０２ｂに設定する。

（変形例２）
次に、第１の実施形態の変形例２について説明する。ＴＧ１１２は、図２において説明したように、撮像素子１２の各部の動作に必要な各種のクロック信号や制御信号などを出力するため、撮像素子１２内のどこか１カ所に置かれることが多い。また、遅延制御部３０２は出力部１１０の数だけ必要となる。そのため、図６に示すように遅延制御部３０２をＴＧ１１２の後段に直後にまとめて配置した場合、ＴＧ１１２付近の回路が増加し、配置できなくなってしまう可能性がある。

図１１は、図６に替えて用いられる、第１の実施形態の変形例２に係る遅延制御部の配置例を示すブロック図である。変形例２においては、第１出力部１１０ａの前段に直前に第１遅延制御部３０２ａを設けた場合のみを説明するが、第２出力部１１０ｂに第２遅延制御部３０２ｂを設けた場合においても、同様の構成を有する。

図１１に示すように、ＴＧ１１２から供給される画素クロック信号Ｓｃｋに対して遅延量を設定する遅延制御部６０１を、第１出力部１１０ａの前段に直前に配置している。Ｄｓｅｌａは、制御端子１１３を介した同期制御部１５からの制御信号に基づいて、遅延制御部６０１に対して遅延量を設定制御する遅延制御信号である。６０２は、遅延制御部６０１において遅延が設定され、第１出力部１１０ａに入力される画素クロックＳｃｋａである。Ｄ０ａ〜Ｄ７ａは、第１水平メモリ部１０８ａから送られてくる画素信号である。なお、遅延制御部６０１は、図７を参照して説明した第１遅延制御部３０２ａと同様の構成を有する。

このように、遅延制御部６０１を出力部１１０のそれぞれと一緒に配置することが可能となるので、ＴＧ１１２の後段に直後にまとめて配置した場合に比べて、配置上の自由度が上がる。

さらに、撮像素子１２内に、図６に示す第１遅延制御部３０２ａ及び第２遅延制御部３０２ｂと、図１１に示す遅延制御部６０１とを同時に配置してもよい。例えば、ＴＧ１１２から第１出力部１１０ａ及び第２出力部１１０ｂそれぞれまでの距離に応じた遅延により発生する位相差を、まず、図６のＴＧ１１２の後段に直後にまとめて設けた第１遅延制御部３０２ａ及び第２遅延制御部３０２ｂで解消する。そして、第１出力部１１０ａから第１入力部４０１ａまでの距離と第２出力部１１０ｂから第２入力部４０１ｂまでの距離に応じた遅延により発生する位相差を、図１１に示すように第１出力部１１０ａ及び第２出力部１１０ｂの前段に直前にそれぞれ設けた遅延制御部６０１で解消するように制御する。

具体的には、図６のＴＧ１１２の後段に直後にまとめて設けた第１遅延制御部３０２ａ及び第２遅延制御部３０２ｂにおいては、それぞれＳｃｋ０及びＳｃｋ１を選択する。更に、図１１に示すように第１出力部１１０ａ及び第２出力部１１０ｂの前段に直前に設けた遅延制御部６０１においては、それぞれＳｃｋ１及びＳｃｋ２を選択する。これにより、図１０と同様な遅延制御後のパルス波形の画素クロック信号ＳｃｋａＩ及びＳｃｋｂＩを実現することができる。

このように、変形例２によれば、撮像素子１２内で発生する位相差と撮像素子１２と信号処理部１３間で発生する位相差とを別々に制御及び管理できる。

＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。なお、第２の実施形態は、第１の実施形態と比較して、撮像素子１２の構成及びその制御が異なる。それ以外は第１の実施形態と同様であるので、以下、第１の実施形態と異なる部分を中心に説明する。

第１の実施形態における撮像素子１２は、水平メモリ部及び出力部を２組備えることで、２行同時出力による高速読み出し動作を実現している。これに対し、第２の実施形態においては、水平メモリ部及び出力部を４組備えることで、更なる高速読み出し動作を実現する方法について説明する。

図１２は、第２の実施形態に係る撮像素子１２の概略構成を示す図である。図２に示す構成と比較して、画素領域１０１の上側に配置された第３水平メモリ部１０８ｃ及び第３出力部１１０ｃと、画素領域１０１の下側に配置された第４水平メモリ部１０８ｄ及び第４出力部１１０ｄとを更に備える。また、垂直信号線１０４ａの半分が垂直信号線１０４ｃに代わって、第３水平メモリ部１０８ｃに接続し、垂直信号線１０４ｂの半分が垂直信号線１０４ｄに代わって、第４水平メモリ部１０８ｄに接続する。上記以外は、図２を参照して上述した構成と同様であるので、説明を省略する。なお、第３出力部１１０ｃ及び第４出力部１１０ｄは、図３を参照して説明した第１出力部１１０ａと同様の構成を有する。また、図１２には記載されていないが、本第２の実施形態における撮像素子１２は、ＴＧ１１２から出力される画素クロック信号Ｓｃｋを遅延させるための回路を有するが、その構成及び配置については、詳細に後述する。

図１２に示す構成では、垂直信号線１０４ａは、１行目の画素Ｐ１１及びＰ１３と、３行目の画素Ｐ３１及びＰ３３に接続し、垂直信号線１０４ｂは、２行目の画素Ｐ２１及びＰ２３と、４行目の画素Ｐ４１及びＰ４３に接続する。また、垂直信号線１０４ｃは、１行目の画素Ｐ１２及びＰ１４と、３行目の画素Ｐ３２及びＰ３４に接続し、垂直信号線１０４ｄは、２行目の画素Ｐ２２及びＰ２４と、４行目の画素Ｐ４２及びＰ４４に接続する。そして、画素制御線１０３により選択された行の画素Ｐの信号が、それぞれ対応する垂直信号線１０４ａ〜１０４ｄに読み出される。

そして、１行目の画素Ｐ１１及びＰ１３の信号と、３行目の画素Ｐ３１及びＰ３３の信号が、第１列信号処理部１０６ａ及び第１列ＡＤ部１０７ａの処理を経て、第１水平メモリ部１０８ａを介して第１出力部１１０ａから出力される（第１の出力系）。また、１行目の画素Ｐ１２及びＰ１４の信号と、３行目の画素Ｐ３２及びＰ３４の信号が、第１列信号処理部１０６ａ及び第１列ＡＤ部１０７ａの処理を経て、第３水平メモリ部１０８ｃを介して第３出力部１１０ｃから出力される（第３の出力系）。

また、２行目の画素Ｐ２１及びＰ２３の信号と、４行目の画素Ｐ４１及びＰ４３の信号が、第２列信号処理部１０６ｂ及び第２列ＡＤ部１０７ｂの処理を経て、第２水平メモリ部１０８ｂを介して第２出力部１１０ｂから出力される（第２の出力系）。更に、２行目の画素Ｐ２２及びＰ２４の信号と、４行目の画素Ｐ４２及びＰ４４の信号が、第２列信号処理部１０６ｂ及び第２列ＡＤ部１０７ｂの処理を経て、第４水平メモリ部１０８ｄを介して第４出力部１１０ｄから出力される（第４の出力系）。

上記構成により、１行目の画素Ｐ１ｃの信号と２行目の画素Ｐ２ｃの信号、及び、３行目の画素Ｐ３ｃの信号と４行目の画素Ｐ４ｃの信号を別々の経路で読み出すことができる。従って、垂直走査部１０２は２行同時に選択することで２行同時に読み出すことができる。

更に、第１水平メモリ部１０８ａに記憶されている１列目の画素Ｐｒ１の信号と３列目の画素Ｐｒ３の信号、及び、第３水平メモリ部１０８ｃに記憶されている２列目の画素Ｐｒ２の信号と４列目の画素Ｐｒ４の信号とを別々の経路で読み出すことができる。従って、第１水平走査部１０９ａにより２列同時に選択することで、２列同時に読み出すことができる。

同様に、第２水平メモリ部１０８ｂに記憶されている１列目の画素Ｐｒ１の信号と３列目の画素Ｐｒ３の信号、及び、第４水平メモリ部１０８ｄに記憶されている２列目の画素Ｐｒ２の信号と４列目の画素Ｐｒ４の信号とを別々の経路で読み出すことができる。従って、第２水平走査部１０９ｂにより２列同時に選択することで、２列同時に読み出すことができる。

即ち、４つの出力系を介して、２行２列分の４画素の信号を第１出力端子１１１ａ〜第４出力端子１１１ｄから同時に出力することができる。

次に、上記構成を有する撮像素子１２の本第２の実施形態における動作について、図１３を用いて説明する。図１３は、第２の実施形態に係る撮像素子１２の動作タイミングを示す図である。

第２の実施形態においては、奇数行目の画素の信号を第１読み出し動作Ｏｐｒ１及び第３読み出し動作Ｏｐｒ３により第１の出力系及び第３の出力系を介して読み出す。また、偶数行目の画素の信号を第２読み出し動作Ｏｐｒ２及び第４読み出し動作Ｏｐｒ４により第２の出力系及び第４の出力系を介して読み出す。なお、第１読み出し動作Ｏｐｒ１及び第３読み出し動作Ｏｐｒ３と、第２読み出し動作Ｏｐｒ２及び第４読み出し動作Ｏｐｒ４とは、並行して行われる。

第１読み出し動作Ｏｐｒ１においては、まず、Ｒｅａｄ１ｒ期間において、垂直走査部１０２からの駆動制御信号により、１行目の画素Ｐ１ｃの信号をそれぞれ対応する垂直信号線１０４ａ及び１０４ｃに読み出す（タイミングｔｔ０からｔｔ１）。このとき、最初に画素をリセットした状態のＮ信号が、第１列信号処理部１０６ａでサンプルホールドされ、続いて光電変換部の信号を読み出した状態のＳ信号がサンプルホールドされる。

次に、ＣＤＳ１ｒ期間において、第１列信号処理部１０６ａのＣＤＳ回路が、Ｓ信号からＮ信号を減算することで、ＣＤＳ処理によるノイズ除去を実施し、必要であればＡＧＣ回路による利得制御を実施する（タイミングｔｔ１からｔｔ２）。

ＡＤ１ｒ期間では、第１列ＡＤ部１０７ａが、ノイズ除去された１行目の画素Ｐ１ｃの信号をアナログデジタル変換する。そして、１列目の画素Ｐ１１及び３列目の画素Ｐ１３の信号を第１水平メモリ部１０８ａへ記憶させると共に、２列目の画素Ｐ１２及び４列目の画素Ｐ１４の信号を第３水平メモリ部１０８ｃへ記憶させる（タイミングｔｔ２からｔｔ３）。

一方、第２読み出し動作Ｏｐｒ２においては、まず、Ｒｅａｄ２ｒ期間において、垂直走査部１０２からの駆動制御信号により、２行目の画素Ｐ２ｃの信号をそれぞれ対応する垂直信号線１０４ｂ及び１０４ｄに読み出す（タイミングｔｔ０からｔｔ１）。

次に、ＣＤＳ２ｒ期間において、第２列信号処理部１０６ｂのＣＤＳ回路が、Ｓ信号からＮ信号を減算することで、ＣＤＳ処理によるノイズ除去を実施し、必要であればＡＧＣ回路による利得制御を実施する（タイミングｔｔ１からｔｔ２）。

ＡＤ２ｒ期間では、第２列ＡＤ部１０７ｂが、ノイズ除去された２行目の画素Ｐ２ｃの信号をアナログデジタル変換する。そして、１列目の画素Ｐ２１及び３列目の画素Ｐ２３の信号を第２水平メモリ部１０８ｂへ記憶させると共に、２列目の画素Ｐ２２及び４列目の画素Ｐ２４の信号を第４水平メモリ部１０８ｄに記憶させる（タイミングｔｔ２からｔｔ３）。

上記処理により、１行目の画素Ｐ１ｃ及び２行目の画素Ｐ２ｃそれぞれの信号が、第１〜第４メモリ部１０８ａ〜ｄに並列に記憶される。

これ以降の第１〜第４読み出し動作Ｏｐｒ１〜４において、第１〜第４水平メモリ部１０８ａ〜ｄに記憶している画素Ｐの信号を、それぞれに対応する第１〜第４出力部１１０ａ〜ｄを介して、撮像素子１２から出力する処理が行われる。

まず、第１〜第４水平メモリ部１０８ａ〜ｄのそれぞれに対応する第１〜第４出力部１１０ａ〜ｄにおいて、スタート同期信号を付加する（タイミングｔｔ３からｔｔ４のＳＤ１ａ、ＳＤ２ｂ、ＳＤ１ｃ、ＳＤ２ｄ）。

次に、第１〜第４水平メモリ部１０８ａ〜ｄに記憶している画素信号を、それぞれに対応する第１〜第４出力部１１０ａ〜ｄを介して出力する（タイミングｔｔ４からｔｔ５のＳｉｇＯｕｔ１ａ、ＳｉｇＯｕｔ２ｂ、ＳｉｇＯｕｔ１ｃ、ＳｉｇＯｕｔ２ｄ）。そして最後に、第１〜第４出力部１１０ａ〜ｄにおいて、エンド同期信号を付加することで、１行目の画素Ｐ１ｃと２行目の画素Ｐ２ｃの信号の出力が終了する（タイミングｔｔ５からｔｔ６のＥＤ１ａ、ＥＤ２ｂ、ＥＤ１ｃ、ＥＤ２ｄ）。

この後、第１読み出し動作Ｏｐｒ１においては、１行目の画素の信号の出力後、続けて３行目の画素の信号の読み出しを行う。また、第２読み出し動作Ｏｐｒ２においては、２行目の画素の信号の出力後、続けて４行目の画素の信号の読み出しを行う（タイミングｔｔ６からｔｔ７）。

これ以降の第１〜第４読み出し動作Ｏｐｒ１〜４においては、１行目の画素Ｐ１ｃと２行目の画素Ｐ２ｃの信号の出力と同様に、３行目の画素Ｐ３ｃと４行目の画素Ｐ４ｃの信号の出力を同時に行う（タイミングｔｔ７からｔｔ８）。

また、図１３においては、画素領域１０１に配列されている画素Ｐは４行であるため、３行目の画素Ｐ３ｃと４行目の画素Ｐ４ｃの信号の出力後、１行目の画素Ｐ１ｃと２行目の画素Ｐ２ｃの信号の読み出し動作が開始される。

図１４は、本第２の実施形態に係る信号処理部１３の入力部分の構成を示す図である。信号処理部１３での信号処理が可能となるように、撮像素子１２から出力される画素配列がずれたデジタル画素信号を受け取ることが可能な構成になっている。

図１４に示すように、第２の実施形態における信号処理部１３の入力部分は、第１入力部４０１ａ、第２入力部４０１ｂ、第３入力部４０１ｃ、第４入力部４０１ｄ、同期信号解読部４０３、メモリ制御部４０７及び内部メモリ４０４を含む。なお、図５と同様の構成には、同じ参照番号を付している。第１〜第４入力部４０１ａ〜ｄには、第１〜第４出力部１１０ａ〜ｄからの画素の信号が、それぞれ第１〜第４入力端子４０２ａ〜ｄを介して入力される。入力される信号は、図３を用いて説明したように、一つの信号が、正転画素信号及び反転画素信号からなる差動信号なので、不図示の差動受信バッファにより受信して、通常のパルス信号に変換する。このとき、同時に入力される画素クロック信号と信号処理部１３の信号処理クロック信号の位相を比較して、デジタル画素信号の位相を信号処理部１３の信号処理クロック信号の位相に同期させる処理も行う。

同期信号解読部４０３は、同期信号付きの行単位の画素信号の同期信号を解読して、スタート同期信号ＳＤとエンド同期信号ＥＤに挟まれた行単位の画素信号を出力する。内部メモリ４０４は、行単位の画素信号を記憶し、１行目から８行目までを記憶する領域を、便宜的にそれぞれｍＰ１ｒからｍＰ８ｒとする。メモリ制御部４０７は、第１〜第４出力部１１０ａ〜ｄから２行２列分ずつ出力される画素信号を、元の２行並列した画素信号に変換し、内部メモリ４０４に記憶させる。

図１３に示す動作タイミングでは、ｔｔ３からｔｔ６の期間に１行目の画素Ｐ１ｃの信号と２行目の画素Ｐ２ｃの信号が４画素分ずつ同時に出力される。この時、第１読み出し動作Ｏｐｒ１においては、第１出力部１１０ａから１行目の画素Ｐ１１及びＰ１３の信号が順に出力され、同時に、第３読み出し動作Ｏｐｒ３において、第３出力部１１０ｃから１行目の画素Ｐ１２及びＰ１４の信号が順に出力される。同様に、第２読み出し動作Ｏｐｒ２においては、第２出力部１１０ｂから２行目の画素Ｐ２１及びＰ２３の信号が順に出力され、同時に、第４読み出し動作Ｏｐｒ４において、第４出力部１１０ｄから２行目の画素Ｐ２２及びＰ２４が順に出力される。

そこで、メモリ制御部４０７が内部メモリ４０４を制御して、次のような記憶制御を行う。即ち、第１入力部４０１ａに入力された１行目の画素Ｐ１１及びＰ１３の信号と、第３入力部４０１ｃに入力された１行目の画素Ｐ１２及びＰ１４の信号を、内部メモリ４０４の領域ｍＰ１ｒにＰ１１、Ｐ１２、Ｐ１３、Ｐ１４の順に記憶させる。同様に、第２入力部４０１ｂに入力された２行目の画素Ｐ２１及びＰ２３の信号と、第４入力部４０１ｄに入力された２行目の画素Ｐ２２及びＰ２４の信号を、内部メモリ４０４の領域ｍＰ２ｒにＰ２１、Ｐ２２、Ｐ２３、Ｐ２４の順に記憶させる。

また、ｔｔ６からｔｔ７の期間では、３行目の画素Ｐ３ｃの信号と４行目の画素Ｐ４ｃの信号が４画素分ずつ同時に出力される。この時、第１読み出し動作Ｏｐｒ１においては、第１出力部１１０ａから３行目の画素Ｐ３１及びＰ３３の信号が順に出力され、同時に、第３読み出し動作Ｏｐｒ３において、第３出力部１１０ｃから３行目の画素Ｐ３２及びＰ３４の信号が順に出力される。同様に、第２読み出し動作Ｏｐｒ２においては、第２出力部１１０ｂから４行目の画素Ｐ４１及びＰ４３の信号が順に出力され、同時に、第４読み出し動作Ｏｐｒ４において、第４出力部１１０ｄから４行目の画素Ｐ４２及びＰ４４の信号が順に出力される。

そこで、メモリ制御部４０７が内部メモリ４０４を制御して、次のような記憶制御を行う。即ち、第１入力部４０１ａに入力された３行目の画素Ｐ３１及びＰ３３の信号と、第３入力部４０１ｃに入力された３行目の画素Ｐ３２及びＰ３４の信号を、内部メモリ４０４の領域ｍＰ３ｒにＰ３１、Ｐ３２、Ｐ３３、Ｐ３４の順に記憶させる。同様に、第２入力部４０１ｂに入力された４行目の画素Ｐ４１及びＰ４３の信号と、第４入力部４０１ｄに入力された４行目の画素Ｐ４２及びＰ４４の信号を、内部メモリ４０４の領域ｍＰ４ｒにＰ４１、Ｐ４２、Ｐ４３、Ｐ４４の順に記憶させる。

そして、内部メモリ４０４の領域ｍＰ１ｒからｍＰ４ｒに記憶された１行目から４行目の画素Ｐの信号は、同期制御部１５からの制御信号に基づいて、内部メモリ端子４０５から行毎に出力され、信号処理されていくことになる。

その後、続けて１行目の画素Ｐ１ｃの信号及び２行目の画素Ｐ２ｃの信号が入力された場合には、また最初から内部メモリ４０４の領域ｍＰ１ｒ及びｍＰ２ｒに記憶すればよい。

図１５は、本第２の実施形態において、画素クロック信号Ｓｃｋａ〜Ｓｃｋｄを生成する遅延制御部の配置例を示すブロック図である。図６に示す回路とは、第３出力部１１０ｃ及び第４出力部１１０ｄへの画素クロック信号Ｓｃｋｃ及びＳｃｋｄを供給するための第３遅延制御部３０２ｃ及び第４遅延制御部３０２ｄが追加されているところが異なる。図１２に示す撮像素子１２の構成では、ＴＧ１１２から第１〜第４出力部１１０ａ〜ｄそれぞれまでの距離が、大きく異なっている。

ＴＧ１１２からは、第１〜第４出力部１１０ａ〜ｄを動作させる画素クロック信号Ｓｃｋが出力されるが、ＴＧ１１２から第１〜第４出力部１１０ａ〜ｄそれぞれまでの距離に応じた遅延が発生する。そこで、第１〜第４出力部１１０ａ〜ｄそれぞれに対する遅延量を考慮した画素クロック信号Ｓｃｋａ、Ｓｃｋｂ、Ｓｃｋｃ、Ｓｃｋｄが必要になる。

さらに、画素信号の遅延は、撮像素子１２内だけではなく、撮像素子１２から次段の信号処理部１３までの距離に応じても発生する。撮像素子１２の第１〜第４出力部１１０ａ〜ｄのそれぞれから、対応する信号処理部１３の第１〜第４入力部４０１ａ〜ｄまでの距離が大きく異なると、その遅延量の差（位相差）も問題となる。

そこで、最終的には、第１〜第４入力部４０１ａ〜ｄに到達した時点で位相差が低減された画素クロック信号Ｓｃｋａ、Ｓｃｋｂ、Ｓｃｋｃ、Ｓｃｋｄが必要になる。

画素クロック信号Ｓｃｋ間の位相差を改善するために、図１５においては、図６と同様に、出力部１１０を動作させる画素クロック信号Ｓｃｋに対する第１〜第４遅延制御部３０２ａ〜ｄを、ＴＧ１１２の後段に直後にまとめて配置している。

第１〜第４遅延制御部３０２ａ〜ｄは、それぞれ画素クロックＳｃｋに対して遅延量を設定する。信号線３０３は、ＴＧ１１２から画素クロックＳｃｋを第１〜第４遅延制御部３０２ａ〜ｄに供給する。信号線３０４ａ〜ｄは、制御端子１１３を介して入力する同期制御部１５からの制御信号に基づいて、それぞれ第１〜第４遅延制御部３０２ａ〜ｄに対して遅延量を設定する遅延制御信号Ｄｓｅｌａ、Ｄｓｅｌｂ、Ｄｓｅｌｃ、Ｄｓｅｌｄを供給する。

なお、図１５に示す各第１〜第４遅延制御部３０２ａ〜ｄの構成及び遅延制御の動作は、第１の実施形態において、図７及び図８を参照して説明した構成及び動作と同様であるので、ここでの説明は省略する。

図１６は、本第２の実施形態に係る撮像素子１２における遅延動作を説明するタイミング図である。画素クロック信号Ｓｃｋとタイミングｔ００からｔ０７の関係は、図８と同じである。Ｓｃｋａｏ、Ｓｃｋｂｏ、Ｓｃｋｃｏ、Ｓｃｋｄｏは、第１〜第４遅延制御部３０２ａ〜ｄにより遅延制御を行わなかった場合の、撮像素子１２の第１〜第４出力端子１１１ａ〜ｄにおける画素クロック信号Ｓｃｋａ〜ｄのパルス波形である。

ＳｉｇＯｕｔ１ｏは、遅延制御を行わなかった場合に第１の出力系を介して出力される１行目の画素の信号を表し、画素クロック信号Ｓｃｋａｏの立下りに同期して、画素Ｐ１１及びＰ１３の信号が出力されている。ＳｉｇＯｕｔ２ｏは、遅延制御を行わなかった場合に第２の出力系を介して出力される２行目の画素の信号を表し、画素クロック信号Ｓｃｋｂｏの立下りに同期して、画素Ｐ２１及びＰ２３の信号が出力されている。ＳｉｇＯｕｔ３ｏは、遅延制御を行わなかった場合に第３の出力系を介して出力される１行目の画素の信号を表し、Ｓｃｋａｏの立下りに同期して、画素Ｐ１２及びＰ１４の信号が出力されている。ＳｉｇＯｕｔ４ｏは、遅延制御を行わなかった場合に第４の出力系を介して出力される２行目の画素の信号を表し、Ｓｃｋｂｏの立下りに同期して、画素Ｐ２２及びＰ２４の信号が出力されている。

図１６に示す例では、画素クロック信号Ｓｃｋａｏ、Ｓｃｋｂｏ、Ｓｃｋｃｏ及びＳｃｋｄｏはｔ００を基準として、それぞれｔａ’、ｔｂ’、ｔｃ’及びｔｄ’までの遅延が発生している。この場合、１行目の画素Ｐ１ｃの信号と２行目の画素Ｐ２ｃの信号との間には、遅延量Ｔｄを越える位相差（ｔａ’−ｔｂ’）が発生していることになる。この位相差を遅延量Ｔｄ以内に収めるため、画素クロック信号Ｓｃｋｂｏ、Ｓｃｋｃｏ、Ｓｃｋｄｏに対して第２〜第４遅延制御部３０２ｂ〜ｄによる遅延制御を実施する。

画素クロック信号ＳｃｋａＯは、画素クロック信号Ｓｃｋａｏの遅延制御後の信号であるが、図１６においては、画素クロック信号Ｓｃｋｂｏ、Ｓｃｋｃｏ及びＳｃｋｄｏをＳｃｋａｏに合わせる。そのため、画素クロック信号Ｓｃｋａｏをそのまま出力している。即ち、画素クロック信号Ｓｃｋａｏの遅延量ｔａ’と、画素クロック信号ＳｃｋａＯの遅延量ｔａは同じである。つまり、第１遅延制御部３０２ａにおいては、遅延の必要がないため、画素クロック信号Ｓｃｋ０を選択することになる。

一方、画素クロック信号ＳｃｋｂＯは、画素クロック信号Ｓｃｋｂｏの遅延制御後の信号である。第２遅延制御部３０２ｂにおいては画素クロック信号Ｓｃｋ１を選択し、画素クロック信号Ｓｃｋｂｏをｔｂ’から遅延量Ｔｄに相当するｔｂまで遅延させている。

また、画素クロック信号ＳｃｋｃＯは、画素クロック信号Ｓｃｋｃｏの遅延制御後の信号である。第３遅延制御部３０２ｃにおいてはＳｃｋ０を選択し、Ｓｃｋｃｏをそのまま出力している（ｔｃ’＝ｔｃ）。画素クロック信号ＳｃｋｄＯは、画素クロック信号Ｓｃｋｄｏの遅延制御後の信号である。第４遅延制御部３０２ｄにおいては画素クロック信号Ｓｃｋ１を選択し、画素クロック信号Ｓｃｋｄｏをｔｄ’から遅延量Ｔｄに相当するｔｄまで遅延させている。

ＳｉｇＯｕｔ１Ｏは、遅延制御後の１行目の画素Ｐ１１及びＰ１３の信号を表している。ＳｉｇＯｕｔ２Ｏは、遅延制御後の２行目の画素Ｐ２１及びＰ２３の信号を表している。ＳｉｇＯｕｔ３Ｏは、遅延制御後の１行目の画素Ｐ１２及びＰ１４の信号を表している。ＳｉｇＯｕｔ４Ｏは、遅延制御後の２行目の画素Ｐ２２及びＰ２４の信号を表している。

このように、撮像素子１２の第１〜第４出力端子１１１ａ〜ｄにおけるＳｃｋａＯ、ＳｃｋｂＯ、ＳｃｋｃＯ及びＳｃｋｄＯ間の位相差（ｔａ−ｔｃ）を遅延量Ｔｄ以内に収めることが可能となっている。

第１〜第４遅延制御部３０２ａ〜ｄに設定する遅延量は、次のようにして求める。まず、予め第１〜第４出力端子１１１ａ〜ｄにおける、遅延制御を行わなかった場合の画素クロック信号Ｓｃｋａｏ、Ｓｃｋｂｏ、Ｓｃｋｃｏ、Ｓｃｋｄｏ間の位相差を測定しておき、遅延量に応じた設定を決めておく。そして、同期制御部１５からの制御信号によって第１遅延制御部３０２ａ、第２遅延制御部３０２ｂ、第３遅延制御部３０２ｃ、第４遅延制御部３０２ｄに設定する。

次に、画素クロック信号Ｓｃｋの１周期を越える遅延を実施したい場合について考える。想定される遅延に対応するだけの遅延素子３０５を予め準備しておくことでも対応可能であるが、次のように制御しても良い。即ち、例えば、画素クロック信号Ｓｃｋａｏ、Ｓｃｋｂｏに対して、まず、１周期分、つまり１パルス分遅れて２行目の画素Ｐ２１及び４行目の画素Ｐ４１の信号を出力させるように制御する。そして更に１周期以内の遅延制御を第２及び第４遅延制御部３０２ｂ、３０２ｄによって行うようにすれば、１周期を越える遅延を実施できる。

さらに、遅延させるパルスの数を増やすことで、さらに遅延量を大きく設定することも可能となる。

上記の通り本第２の実施形態によれば、撮像素子において、４つの出力部それぞれに対応する遅延制御部を設ける。そして、画素クロック信号に対して遅延制御を実施することで、撮像素子から出力される画素信号間における位相差を遅延量Ｔｄ以内に収めることが可能となる。

これにより、複数の出力系の信号間において発生する位相差を、各出力系から出力される信号に対する遅延制御により解消することにより、出力信号を同期させることができる。そして、信号処理部の入力部分において、解読した同期信号に応じて画素の信号を記憶するメモリ領域を割り当てることで、複数の出力系から出力される信号間において発生する位相差に対応した同期制御を実現することができる。

さらに、本第２の実施形態によれば、４つの出力系から同時に４画素の信号を出力するので、４倍のフレームレートを実現することができる。

（変形例１）
次に、第２の実施形態の変形例１について説明する。図１７は、図１６に代えて行われる実施例１における撮像素子１２の遅延動作を示す図である。なお、画素クロック信号Ｓｃｋとタイミングｔ００からｔ０７の関係は、図１６と同じである。Ｓｃｋａｉ、Ｓｃｋｂｉ、Ｓｃｋｃｉ、Ｓｃｋｄｉは、遅延制御を行わなかった場合の、信号処理部１３の第１〜第４入力部４０１ａ〜ｄにおける画素クロック信号Ｓｃｋａ〜ｄのパルス波形である。Ｍｃｋは、信号処理部１３の入力部分で用いられる信号処理クロック信号と同じメモリクロック信号を表している。そして、立下りのタイミングｔｍで入力されてきた画素の信号を内部メモリ４０４に取り込む。

画素クロック信号ＳｃｋａＩ、ＳｃｋｂＩ、ＳｃｋｃＩ、ＳｃｋｄＩは、画素クロック信号Ｓｃｋａｉ、Ｓｃｋｂｉ、Ｓｃｋｃｉ、Ｓｃｋｄｉの遅延制御後の信号である。

ＳｉｇＯｕｔ１Ｉ、ＳｉｇＯｕｔ２Ｉ、ＳｉｇＯｕｔ３Ｉ、ＳｉｇＯｕｔ４Ｉは、遅延制御後の１行目の画素Ｐ１１及びＰ１２の信号、及び、２行目の画素Ｐ２１及びＰ２２の信号を表している。

図１７においては、第１遅延制御部３０２ａ、第２遅延制御部３０２ｂ、第３遅延制御部３０２ｃ及び第４遅延制御部３０２ｄにおいて、それぞれＳｃｋ１、Ｓｃｋ３、Ｓｃｋ２及びＳｃｋ２を選択している。

これにより、信号処理部１３の入力部分のそれぞれ対応する第１〜第４入力部４０１ａ〜ｄにおける画素クロック信号ＳｃｋａＩ、ＳｃｋｂＩ、ＳｃｋｃＩ及びＳｃｋｄＩ間の位相差（ｔｂ−ｔａ）を、遅延量Ｔｄ以内に収めることができる。

さらに、図１７に示すように、画素クロック信号ＳｃｋａＩ、ＳｃｋｂＩ、ＳｃｋｃＩ、ＳｃｋｄＩのすべてを遅延させている。これにより、例えば、遅延制御後の１行目の画素Ｐ１１及びＰ１２の信号、及び、２行目の画素Ｐ２１及びＰ２２の信号のすべてに対して、Ｍｃｋによる画素の信号の取り込みタイミングｔｍが、中央付近になるように設定することができる。従って、Ｍｃｋによる画素の信号の取り込みタイミングに対する位相マージンを確保することが可能となる。

ここで、第１〜第４遅延制御部３０２ａ〜ｄに設定する遅延量は、次のようにして求める。まず、予め第１〜第４入力端子４０２ａ〜ｄにおける、遅延制御を行わなかった場合の画素クロック信号Ｓｃｋａｉ、Ｓｃｋｂｉ、Ｓｃｋｃｉ及びＳｃｋｄｉ間の位相差を測定しておき、それを別途出力されているＭｃｋと比較して、遅延量に応じた設定を決めておく。そして、同期制御部１５からの制御信号によって、第１〜第４遅延制御部３０２ａ〜ｄに設定する。

（変形例２）
次に、第２の実施形態の変形例２について説明する。ＴＧ１１２は、図１２において説明したように、撮像素子１２の各部の動作に必要な各種のクロック信号や制御信号などを出力するため、撮像素子１２内のどこか１カ所に置かれることが多い。また、遅延制御部３０２は出力部１１０の数だけ必要となる。そのため、図１５に示すように遅延制御部３０２をＴＧ１１２の後段に直後にまとめて配置した場合、ＴＧ１１２付近の回路が増加し、配置できなくなってしまう可能性がある。

そこで、本第２実施形態の変形例２においては、図１５に代えて、上述した図１１のように出力部１１０の前段に直前に画素クロック信号Ｓｃｋに対する遅延制御部３０２を配置する。図１１は、第１出力部１１０ａの前段に直前に遅延制御部６０１を設けた構成を示しているが、第２出力部１１０ｂ、第３出力部１１０ｃ、第４出力部１１０ｄの前段に直前にそれぞれ遅延制御部６０１を設けた場合においても同様である。

このように、遅延制御部６０１を出力部１１０のそれぞれと一緒に配置することが可能となるので、ＴＧ１１２の後段に直後にまとめて配置した場合に比べて、配置上の自由度が上がる。

さらに、撮像素子１２内に、図１５に示す第１〜第４遅延制御部３０２ａ〜ｄと、図１１に示す遅延制御部６０１とを同時に配置してもよい。例えば、ＴＧ１１２から第１〜第４出力部１１０ａ〜ｄそれぞれまでの距離に応じた遅延により発生する位相差を、図１５のＴＧ１１２の後段に直後にまとめて設けた第１〜第４遅延制御部３０２ａ〜ｄで解消する。更に、撮像素子１２の第１〜第４出力部１１０ａ〜ｄのそれぞれから、対応する信号処理部１３の第１〜第４入力部４０１ａ〜ｄまでの距離に応じた遅延により発生する位相差を、図１１の第１〜第４出力部１１０ａ〜ｄの前段に直前にそれぞれ設けた遅延制御部６０１で解消するように制御する。

具体的には、図１５のＴＧ１１２の後段に直後にまとめて設けた第１〜第４遅延制御部３０２ａ〜ｄにおいては、それぞれＳｃｋ０、Ｓｃｋ１、Ｓｃｋ０及びＳｃｋ１を選択する。そして、図１１の第１〜第４出力部１１０ａ〜ｄの前段に直前にそれぞれ設けた遅延制御部６０１においては、それぞれＳｃｋ１、Ｓｃｋ２、Ｓｃｋ２、Ｓｃｋ１を選択する。このようにすることで、図１７と同様な遅延制御後のパルス波形の画素クロック信号ＳｃｋａＩ、ＳｃｋｂＩ、ＳｃｋｃＩ及びＳｃｋｄＩを実現することができる。

このように、変形例２によれば、撮像素子１２内で発生する位相差と撮像素子１２と信号処理部１３間で発生する位相差とを別々に制御及び管理することができる。

＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。なお、第３の実施形態は、第１及び第２の実施形態と比較して、撮像素子１２の構成及びその制御が異なる。それ以外は第１の実施形態と同様であるので、以下、第１及び第２の実施形態と異なる部分を中心に説明する。

本第３の実施形態においても、図１２に示す第２の実施形態の撮像素子１２と同様に水平メモリ部及び出力部を４組備えるが、図１８に示すように、画素Ｐとの対応が第２の実施形態と異なると共に、更に、垂直走査部を２つ、水平走査部を４つ備える。また、図１８には記載されていないが、本第３の実施形態における撮像素子１２は、ＴＧ１１２から出力される画素クロック信号Ｓｃｋを遅延させるための回路を有するが、その構成及び配置については、詳細に後述する。

図１８は、第３の実施形態に係る撮像素子１２の概略構成を示す図である。図１８に示すように、第３の実施形態における垂直信号線１０４ａは、１行目及び２行目の１列目及び２列目の画素Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２（以下、「分割領域Ｒａ」と呼ぶ。）に接続する。垂直信号線１０４ｂは、３行目及び４行目の１列目及び２列目の画素Ｐ３１、Ｐ３２、Ｐ４１、Ｐ４２（以下、「分割領域Ｒｂ」と呼ぶ。）に接続している。また、垂直信号線１０４ｃは、１行目及び２行目の３列目及び４列目の画素Ｐ１３、Ｐ１４、Ｐ２３、Ｐ２４（以下、「分割領域Ｒｃ」と呼ぶ。）に接続している。更に、垂直信号線１０４ｂは、３行目及び４行目の３列目及び４列目の画素Ｐ３３、Ｐ３４、Ｐ４３、Ｐ４４（以下、「分割領域Ｒｄ」と呼ぶ。）に接続している。

このように、画素領域１０１を複数に分割した分割領域毎に、異なる出力系を介して信号を読み出す。なお、図１８においては、４×４配列の例で説明するがこの数に限定されるものではない。

また、第１垂直走査部１０２ａは、画素制御線１０３ａにより行毎に共通に接続され、分割領域Ｒａ及びＲｃの画素を行単位で選択し、選択した行の画素のリセット動作や読み出し動作を駆動制御する。第２垂直走査部１０２ｂは、画素制御線１０３ｂにより行毎に共通に接続され、分割領域Ｒｂ及びＲｄの画素を行単位で選択し、選択した行の画素のリセット動作や読み出し動作を駆動制御する。

垂直信号線１０４ａにより分割領域Ｒａの画素Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２から読み出した信号は、第１列信号処理部１０６ａ及び第１列ＡＤ部１０７ａの処理を経て、第１水平メモリ部１０８ａを介して第１出力部１１０ａから出力される（第１の出力系）。垂直信号線１０４ｂにより分割領域Ｒｂの画素Ｐ３１、Ｐ３２、Ｐ４１、Ｐ４２から読み出した信号は、第２列信号処理部１０６ｂ及び第２列ＡＤ部１０７ｂの処理を経て、第２水平メモリ部１０８ｂを介して第２出力部１１０ｂから出力される（第２の出力系）。垂直信号線１０４ｃにより分割領域Ｒｃの画素Ｐ１３、Ｐ１４、Ｐ２３、Ｐ２４から読み出した信号は、第１列信号処理部１０６ａ及び第１列ＡＤ部１０７ａの処理を経て、第３水平メモリ部１０８ｃを介して第３出力部１１０ｃから出力される（第３の出力系）。垂直信号線１０４ｄにより分割領域Ｒｄの画素Ｐ３３、Ｐ３４、Ｐ４３、Ｐ４４から読み出した信号は、第２列信号処理部１０６ｂ及び第２列ＡＤ部１０７ｂの処理を経て、第４水平メモリ部１０８ｄを介して第４出力部１１０ｄから出力される（第４の出力系）。

そして、画素制御線１０３ａにより１行目あるいは２行目が選択された場合は、選択された行の画素の信号がそれぞれ対応する垂直信号線１０４ａ及び１０４ｃに読み出される。また、画素制御線１０３ｂにより３行目あるいは４行目が選択された場合は、選択された行の画素の信号がそれぞれ対応する垂直信号線１０４ｂ及び１０４ｄに読み出される。

上記構成により、１行目の画素Ｐ１ｃの信号と３行目の画素Ｐ３ｃの信号とを別々の経路で読み出すことが可能なので、第１垂直走査部１０２ａ及び第２垂直走査部１０２ｂにおいて、１行目と３行目を同時に選択することとする。また、２行目の画素と４行目の画素も同様であるので、第１垂直走査部１０２ａ及び第２垂直走査部１０２ｂにおいて２行同時に選択することとする。

また、第１水平メモリ部１０８ａ及び第３水平メモリ部１０８ｃが互いに独立した構成となっている。そのため、それぞれ対応する第１水平走査部１０９ａ及び第３水平走査部１０９ｃにより、１列目の画素と３列目の画素を同時に選択することにより、第１出力部１１０ａ及び第３出力部１１０ｃから信号を同時に出力させることができる。同様に、第２水平メモリ部１０８ｂ及び第４水平メモリ部１０８ｄが互いに独立した構成となっている。そのため、それぞれ対応する第２水平走査部１０９ｂ及び第４水平走査部１０９ｄにより、１列目の画素と３列目の画素を同時に選択することにより、第２出力部１１０ｂ及び第４出力部１１０ｄから信号を同時に出力させることができる。

２列目の画素と４列目の画素も同様であるので、第１水平走査部１０９ａ及び第３水平走査部１０９ｃ、及び、第２水平走査部１０９ｂ及び第４水平走査部１０９ｄにおいて、２列同時に選択する。

従って、各分割領域から１画素ずつ、同時に４画素の信号を出力させることができる。

第３水平メモリ部１０８ｃ、第３水平走査部１０９ｃ、第３出力部１１０ｃ及び第３出力端子１１１ｃは、それぞれ第１水平メモリ部１０８ａ、第１水平走査部１０９ａ、第１出力部１１０ａ及び第１出力端子１１１ａと同じ構成を有し、同じ動作となる。また、第４水平メモリ部１０８ｄ、第４水平走査部１０９ｄ、第４出力部１１０ｄ及び第４出力端子１１１ｄは、それぞれ第２水平メモリ部１０８ｂ、第２水平走査部１０９ｂ、第２出力部１１０ｂ及び第２出力端子１１１ｂと同じ構成を有し、同じ動作となる。その他の部分の構成と動作については、図１２と同様であるので、ここでは説明を省略する。

なお、第１〜第４出力部１１０ａ〜ｄの構成と動作は、第１の実施形態で図３を参照して説明した第１出力部１１０ａと同様であるので、ここでは説明を省略する。

次に、第３の実施形態における撮像素子の動作について、図１３を参照して説明する。図１３は、第３の実施形態に係る撮像素子１２の動作タイミングを示す図である。

第３の実施形態においては、分割領域Ｒａ及び分割領域Ｒｃの画素の信号を第１読み出し動作Ｏｐｒ１及び第３読み出し動作Ｏｐｒ３により第１の出力系及び第３の出力系を介して読み出す。また、分割領域Ｒｂ及び分割領域Ｒｄの画素の信号を第２読み出し動作Ｏｐｒ２及び第４読み出し動作Ｏｐｒ４により第２の出力系及び第４の出力系を介して読み出す。なお、第１読み出し動作Ｏｐｒ１及び第３読み出し動作Ｏｐｒ３と、第２読み出し動作Ｏｐｒ２及び第４読み出し動作Ｏｐｒ４とは、並行して行われる。

第１読み出し動作Ｏｐｒ１においては、まず、Ｒｅａｄ１ｒ期間において、第１垂直走査部１０２ａからの駆動制御信号により、１行目の画素Ｐ１ｃの信号をそれぞれ対応する垂直信号線１０４ａ及び１０４ｃに読み出す（タイミングｔｔ０からｔｔ１）。

次に、ＣＤＳ１ｒ期間において、第１列信号処理部１０６ａのＣＤＳ回路が、Ｓ信号からＮ信号を減算することで、ＣＤＳ処理によるノイズ除去を実施し、必要であればＡＧＣ回路による利得制御を実施する（タイミングｔｔ１からｔｔ２）。

ＡＤ１ｒ期間では、第１列ＡＤ部１０７ａが、ノイズ除去された１行目の画素Ｐ１ｃの信号をアナログデジタル変換する。そして、１列目の画素Ｐ１１及び２列目の画素Ｐ１２の信号を第１水平メモリ部１０８ａへ記憶させると共に、３列目の画素Ｐ１３及び４列目の画素Ｐ１４の信号を第３水平メモリ部１０８ｃに記憶させる（タイミングｔｔ２からｔｔ３）。

一方、第２読み出し動作Ｏｐｒ２においては、まず、Ｒｅａｄ２ｒ期間において、第２垂直走査部１０２ｂからの駆動制御信号により、３行目の画素Ｐ３ｃの信号をそれぞれ対応する垂直信号線１０４ｂ及び１０４ｄに読み出す（タイミングｔｔ０からｔｔ１）。

次に、ＣＤＳ２ｒ期間において、第２列信号処理部１０６ｂのＣＤＳ回路が、Ｓ信号からＮ信号を減算することで、ＣＤＳ処理によるノイズ除去を実施し、必要であればＡＧＣ回路による利得制御を実施する（タイミングｔｔ１からｔｔ２）。

ＡＤ２ｒ期間では、第２列ＡＤ部１０７ｂが、ノイズ除去された２行目の画素Ｐ２ｃの信号をアナログデジタル変換する。そして、１列目の画素Ｐ２１及び２列目の画素Ｐ２２の信号を第２水平メモリ部１０８ｂへ記憶させると共に、３列目の画素Ｐ２３及び４列目の画素Ｐ２４の信号を第４水平メモリ部１０８ｄに記憶させる（タイミングｔｔ２からｔｔ３）。

上記処理により、１行目の画素Ｐ１ｃ及び３行目の画素Ｐ３ｃそれぞれの信号が、第１〜第４メモリ部１０８ａ〜ｄに並列に記憶される。

これ以降の第１〜第４読み出し動作Ｏｐｒ１〜４において、第１〜第４水平メモリ部１０８ａ〜ｄに記憶している画素Ｐの信号を、それぞれに対応する第１〜第４出力部１１０ａ〜ｄを介して、撮像素子１２から出力する処理が行われる。

まず、第１〜４水平メモリ部１０８ａ〜ｄのそれぞれに対応する第１〜第４出力部１１０ａ〜ｄにおいて、スタート同期信号を付加する（タイミングｔｔ３からｔｔ４のＳＤ１ａ、ＳＤ２ｂ、ＳＤ１ｃ、ＳＤ２ｄ）。

次に、第１〜第４水平メモリ部１０８ａ〜ｄに記憶している画素信号を、それぞれに対応する第１〜第４出力部１１０ａ〜ｄを介して出力する（タイミングｔｔ４からｔｔ５のＳｉｇＯｕｔ１ａ、ＳｉｇＯｕｔ２ｂ、ＳｉｇＯｕｔ１ｃ、ＳｉｇＯｕｔ２ｄ）。そして最後に、第１〜第４出力部１１０ａ〜ｄにおいて、エンド同期信号を付加することで、１行目の画素Ｐ１ｃと３行目の画素Ｐ３ｃの信の号出力が終了する（タイミングｔｔ５からｔｔ６のＥＤ１ａ、ＥＤ２ｂ、ＥＤ１ｃ及びＥＤ２ｄ）。

この後、第１読み出し動作Ｏｐｒ１においては、１行目の画素の信号の出力後、続けて２行目の画素の信号の読み出しを行う。また、第２読み出し動作Ｏｐｒ２においては、３行目の画素の信号の出力後、続けて４行目の画素の信号の読み出しを行う（タイミングｔｔ６からｔｔ７）。

これ以降の第１〜第４読み出し動作Ｏｐｒ１〜４においては、１行目の画素Ｐ１ｃと３行目の画素Ｐ３ｃの信号の出力と同様に、２行目の画素Ｐ２ｃと４行目の画素Ｐ４ｃの信号の出力を同時に行う（タイミングｔｔ７からｔｔ８）。

また、図１３においては、画素領域１０１に配列されている画素Ｐは４行であるため、２行目の画素Ｐ２ｃと４行目の画素Ｐ４ｃの信号の出力後、１行目の画素Ｐ１ｃと３行目の画素Ｐ３ｃの信号の読み出し動作が開始される。

本第３の実施形態に係る信号処理部１３の入力部分は、図１４を参照して第２の実施形態で説明した構成と同じであるため、説明を省略する。なお、信号処理部１３での信号処理が可能となるように、撮像素子１２から出力される画素配列がずれたデジタル画素信号を受け取ることが可能な構成になっている。

ここで、図１３の動作タイミングよると、ｔｔ３からｔｔ６の期間に１行目の画素Ｐ１ｃの信号と３行目の画素Ｐ３ｃの信号が４画素分同時に出力される。この時、第１読み出し動作Ｏｐｒ１においては、第１出力部１１０ａから１行目の画素Ｐ１１及びＰ１２が順に出力され、同時に、第３読み出し動作Ｏｐｒ３において、第３出力部１１０ｃから１行目の画素Ｐ１３及びＰ１４が順に出力される。同様に、第２読み出し動作Ｏｐｒ２においては、第２出力部１１０ｂから３行目の画素Ｐ３１及びＰ３２が順に出力され、同時に、第４読み出し動作Ｏｐｒ４において、第４出力部１１０ｄから３行目の画素Ｐ３３及びＰ３４が順に出力される。

そこで、メモリ制御部４０７が内部メモリ４０４を制御して、第１入力部４０１ａに入力された１行目の画素Ｐ１１及びＰ１２の信号と、第３入力部４０１ｃに入力された１行目の画素Ｐ１３及びＰ１４の信号を、内部メモリ４０４の領域ｍＰ１ｒにＰ１１、Ｐ１２、Ｐ１３、Ｐ１４の順に記憶させる。同様に、第２入力部４０１ｂに入力された３行目の画素Ｐ３１及びＰ３２の信号と第４入力部４０１ｄに入力された３行目の画素Ｐ３３及びＰ３４の信号を、内部メモリ４０４の領域ｍＰ３ｒにＰ３１、Ｐ３２、Ｐ３３、Ｐ３４の順に記憶させるように制御する。

また、ｔｔ６からｔｔ７の期間では、２行目の画素Ｐ２ｃの信号と４行目の画素Ｐ４ｃの信号が４画素分同時に出力する。この時、第１読み出し動作Ｏｐｒ１においては、第１出力部１１０ａから２行目の画素Ｐ２１及びＰ２２が順に出力され、同時に、第３読み出し動作Ｏｐｒ３において、第３出力部１１０ｃから２行目の画素Ｐ２３及びＰ２４が順に出力される。同様に、第２読み出し動作Ｏｐｒ２においては、第２出力部１１０ｂから４行目の画素Ｐ４１及びＰ４２が順に出力され、同時に、第４読み出し動作Ｏｐｒ４において、第４出力部１１０ｄから４行目の画素Ｐ４３及びＰ４４が順に出力される。

そこで、メモリ制御部４０７が内部メモリ４０４を制御して、第１入力部４０１ａに入力された２行目の画素Ｐ２１及びＰ２２の信号と、第３入力部４０１ｃに入力された２行目の画素Ｐ２３及びＰ２４の信号を、内部メモリ４０４の領域ｍＰ２ｒにＰ２１、Ｐ２２、Ｐ２３、Ｐ２４の順に記憶させる。同様に、第２入力部４０１ｂに入力された４行目の画素Ｐ４１及びＰ４２の信号と、第４入力部４０１ｄに入力された４行目の画素Ｐ４３及びＰ４４の信号を、内部メモリ４０４の領域ｍＰ４ｒにＰ４１、Ｐ４２、Ｐ４３、Ｐ４４の順に記憶させるように制御する。

そして、内部メモリ４０４の領域ｍＰ１ｒからｍＰ４ｒに記憶された１行目から４行目の画素Ｐの信号は、同期制御部１５からの制御信号に基づいて、内部メモリ端子４０５から１行毎に順に信号処理されていくことになる。

その後、続けて１行目の画素Ｐ１ｃの信号及び３行目の画素Ｐ３ｃの信号が入力された場合には、また最初から内部メモリ４０４の領域ｍＰ１ｒ及びｍＰ３ｒに記憶すればよい。

第３の実施形態における遅延制御部の配置は、図１５に示すものと同様であり、タイミング制御部３０１の遅延制御の動作は、第２の実施形態において、図７及び図８を追加した場合と同様であるので説明は省略する。

図１９は、本第３の実施形態に係る撮像素子１２における遅延動作を説明するタイミング図である。図１６に示す動作に対して、図１９に示す動作は、以下の点が異なる。ＳｉｇＯｕｔ１として、１行目の画素Ｐ１１及びＰ１２の信号が出力されている。また、ＳｉｇＯｕｔ２として、３行目の画素Ｐ３１及びＰ３２の信号が出力されている。更に、ＳｉｇＯｕｔ３として、１行目の画素Ｐ１３及びＰ１４の信号の信号が出力され、ＳｉｇＯｕｔ４として、３行目の画素Ｐ３３及びＰ３４の信号が出力されている。

また、ＴＧ１１２から第１〜第４出力部１１０ａ〜ｄそれぞれまでの距離に応じた遅延を考慮した画素クロック信号ＳｃｋａＯ、ＳｃｋｂＯ、ＳｃｋｃＯ、ＳｃｋｄＯの遅延制御の設定方法は、第２の実施形態で説明した図１６と同様であるので、説明を省略する。

上記の通り本第３の実施形態によれば、撮像素子において、４つの出力部それぞれに対応する遅延制御部を設ける。そして、画素クロック信号に対して遅延制御を実施することで、撮像素子から出力される画素信号間における位相差を遅延量Ｔｄ以内に収めることが可能となる。

これにより、複数の出力系の信号間において発生する位相差を、各出力系から出力される信号に対する遅延制御により解消することにより、出力信号を同期させることができる。そして、信号処理部の入力部分において、解読した同期信号に応じて画素の信号を記憶するメモリ領域を割り当てることで、複数の出力系から出力される信号間において発生する位相差に対応した同期制御を実現することができる。

さらに、本第３の実施形態によれば、４つの出力系から同時に４画素の信号を出力するので、４倍のフレームレートを実現することができる。

（変形例１）
次に、第３の実施形態の変形例１について説明する。図２０は、図１９に代えて第３の実施形態の変形例１に係る撮像装置の遅延動作を示す図である。

図１７と比較して、図２０ではＳｉｇＯｕｔ１、ＳｉｇＯｕｔ２、ＳｉｇＯｕｔ３、ＳｉｇＯｕｔ４として、それぞれ１行目の画素Ｐ１１の信号、３行目の画素Ｐ３１の信号、１行目の画素Ｐ１３の信号及び３行目の画素Ｐ３３の信号が出力されている。

また、撮像素子１２の第１〜第４出力部１１０ａ〜ｄから、それぞれ対応する信号処理部１３の第１〜第４入力部４０１ａ〜ｄまでの距離に応じた遅延を考慮した画素クロック信号ＳｃｋａＩ、ＳｃｋｂＩ、ＳｃｋｃＩＩ、ＳｃｋｄＩの遅延制御の設定方法は、第２の実施形態における図１７と同様であるので、説明は省略する。

これにより、Ｍｃｋによる画素の信号の取り込みタイミングに対する位相マージンを確保することが可能となる。

（変形例２）
次に、第３の実施形態の変形例２について説明する。第２の実施形態と同様に、図１５に代えて、上述した図１１のように出力部１１０の前段に直前に画素クロック信号Ｓｃｋに対する遅延制御部６０１を配置する。これにより、遅延制御部６０１を出力部１１０のそれぞれと一緒に配置することが可能となるので、ＴＧ１１２の後段に直後にまとめて配置した場合に比べて、配置上の自由度が上がるという効果が期待できる。

さらに、第２の実施形態と同様に、撮像素子１２内に、図１５に示す第１〜第４遅延制御部３０２ａ〜ｄと、図１１に示す遅延制御部６０１とを同時に配置してもよい。これにより、撮像素子１２内で発生する位相差と撮像素子１２と信号処理部１３間で発生する位相差を別々に制御及び管理することができる。

＜他の実施形態＞
なお、本発明は、複数の機器から構成されるシステムに適用しても、一つの機器からなる装置に適用してもよい。

Claims (8)

1. 複数の画素を含む画素領域と、
   前記複数の画素から信号を読み出すための複数の出力系と、
   同期信号を供給する同期信号発生手段と、
   前記同期信号発生手段と、前記複数の出力系それぞれとの間に設けられた、前記同期信号を遅延する複数の遅延手段と
   を有する撮像素子と、
   前記撮像素子から読み出された信号を処理する処理手段と、
   前記複数の遅延手段による遅延を行わずに前記同期信号が前記複数の出力系を介して前記処理手段に到達したときの位相差を小さくするように、前記複数の遅延手段それぞれの遅延量を制御する制御手段と
   を有することを特徴とする撮像装置。
2. 前記制御手段は、前記複数の遅延手段による遅延を行わずに前記同期信号が前記複数の出力系それぞれに到達したときの位相差に基づいて、当該位相差を小さくするように、前記複数の遅延手段にそれぞれ設定する遅延量を決めることを特徴とする請求項１に記載の撮像装置。
3. 前記制御手段は、前記複数の遅延手段による遅延を行わずに前記同期信号が前記複数の出力系を介して前記処理手段に到達したときの位相差に基づいて、当該位相差を小さくするように、前記複数の遅延手段にそれぞれ設定する遅延量を決めることを特徴とする請求項１に記載の撮像装置。
4. 前記複数の出力系は、前記同期信号発生手段からそれぞれ異なる距離に構成されていることを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
5. 前記複数の遅延手段を、前記同期信号発生手段の後段にまとめて配置したことを特徴とする請求項１乃至４のいずれか１項に記載の撮像装置。
6. 前記複数の遅延手段を、前記複数の出力系の前段にそれぞれ配置したことを特徴とする請求項１乃至４のいずれか１項に記載の撮像装置。
7. 前記複数の遅延手段を、前記同期信号発生手段の後段にまとめて配置し、
   前記複数の出力系の前段にそれぞれ配置され、前記複数の遅延手段により遅延された前記同期信号を更に遅延する複数の第２の遅延手段を更に有し、
   前記制御手段は、前記複数の遅延手段による遅延を行わずに前記同期信号が前記複数の出力系それぞれに到達したときの位相差に基づいて、当該位相差を小さくするように、前記複数の遅延手段にそれぞれ設定する遅延量を決めると共に、前記複数の遅延手段により遅延された前記同期信号が前記複数の出力系を介して前記処理手段に到達したときの位相差に基づいて、当該位相差を小さくするように、前記複数の第２の遅延手段にそれぞれ設定する遅延量を決めることを特徴とする請求項１に記載の撮像装置。
8. 複数の画素を含む画素領域と、前記複数の画素から信号を読み出すための複数の出力系と、同期信号を供給する同期信号発生手段と、前記同期信号発生手段と、前記複数の出力系それぞれとの間に設けられた、前記同期信号を遅延する複数の遅延手段とを有する撮像素子と、前記撮像素子から読み出された信号を処理する処理手段とを有する撮像装置の制御方法であって、
   制御手段が、前記複数の遅延手段による遅延を行わずに前記同期信号が前記複数の出力系を介して前記処理手段に到達したときの位相差を小さくするように、前記複数の遅延手段それぞれの遅延量を制御する制御工程を有することを特徴とする撮像装置の制御方法。

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