JP6323672B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof.

電子機器の小型化、多機能化に伴って、回路集積度の高い小型のパッケージ技術の必要性が増大しつつある。また、チップ及び基板は薄くなる傾向にあり、パッケージの上にパッケージを接続するような様々なパッケージ構造が採用されている。   With the downsizing and multi-functionalization of electronic devices, the need for a small package technology with a high degree of circuit integration is increasing. Further, the chip and the substrate tend to be thin, and various package structures are employed in which the package is connected on the package.

現在、サーバやス−パーコンピュータ向けの品種として、ＦＣＢＧＡ(Flip Chip-Ball Grid Array)パッケージが製品化されている。ＦＣＢＧＡパッケージは、半田バンプを介して半導体チップを基板に接続するとともに、基板の底面にボール状の例えば金属バンプを一定の間隔で格子状に並べて外部端子とした構造を有している。そのような構造を有するＦＣＢＧＡパッケージは、マザーボードに搭載され、デバイスを動作させるための電力はマザーボード側から金属バンプを介してＦＣＢＧＡパッケージ側へ給電される。   Currently, FCBGA (Flip Chip-Ball Grid Array) packages have been commercialized as products for servers and supercomputers. The FCBGA package has a structure in which a semiconductor chip is connected to a substrate through solder bumps, and ball-shaped metal bumps, for example, are arranged on the bottom surface of the substrate in a grid pattern at regular intervals to serve as external terminals. The FCBGA package having such a structure is mounted on the motherboard, and power for operating the device is supplied from the motherboard side to the FCBGA package side through metal bumps.

基板主面上の半導体素子に電源を供給するため、電源用導体層を基板裏面から外周部を沿うようにして基板主面まで形成し、基板裏面で電源用導体層に電源ピンを接続することにより、電源ピンから基板主面側に電力を供給する構造が知られている。この電源用導体層は、電源用配線であり、基板の外周部でコ字状の絶縁性補強材により覆われている。また、その絶縁性補強材の上にコンデンサ等の電子部品が搭載され、絶縁性補強材の中に形成したビアを介して電子部品が電源用導体層に電気的に接続されている。   In order to supply power to the semiconductor elements on the main surface of the substrate, a power source conductor layer is formed from the back surface of the substrate along the outer periphery to the main surface of the substrate, and power pins are connected to the power source conductor layer on the back surface of the substrate. Thus, a structure for supplying power from the power supply pins to the main surface of the substrate is known. This power supply conductor layer is a power supply wiring, and is covered with a U-shaped insulating reinforcing material on the outer periphery of the substrate. In addition, an electronic component such as a capacitor is mounted on the insulating reinforcing material, and the electronic component is electrically connected to the power supply conductor layer through a via formed in the insulating reinforcing material.

また、ＢＧＡ型ＬＳＩが実装された第１回路基板を金属芯回路基板上に搭載する構造を有する電子部品装置が知られている。金属芯回路基板は、多層基板の内層に金属芯を設けた金属芯入り多層プリント基板であり、その一面には金属芯内に達する凹状の回路層開放部が形成されている。凹状の回路層開放部内には、空気よりも熱伝導率の高い充填剤からなる伝熱層を介してＢＧＡ型ＬＳＩの背面が取り付けられる。これにより、ＢＧＡ型ＬＳＩで発生した熱は、その背面から伝熱層と金属芯を介して外部に放熱されるようになっている。   There is also known an electronic component device having a structure in which a first circuit board on which a BGA type LSI is mounted is mounted on a metal core circuit board. The metal core circuit board is a multilayer printed board with a metal core provided with a metal core in the inner layer of the multilayer board, and a concave circuit layer opening portion reaching the metal core is formed on one surface thereof. In the concave circuit layer opening portion, the back surface of the BGA-type LSI is attached via a heat transfer layer made of a filler having a higher thermal conductivity than air. As a result, the heat generated in the BGA type LSI is radiated to the outside from the back via the heat transfer layer and the metal core.

第１回路基板は、ＢＧＡ型ＬＳＩが取り付けられた面において、半田ボールを介して金属芯回路基板の表面の電極に接続される。また、第１回路基板では、ＢＧＡ型ＬＳＩの配置領域と反対側の面に、コンデンサ、抵抗などのチップ部品が取り付けられる。   The first circuit board is connected to the electrode on the surface of the metal core circuit board via a solder ball on the surface on which the BGA type LSI is attached. In the first circuit board, chip parts such as a capacitor and a resistor are attached to the surface opposite to the BGA-type LSI arrangement region.

なお、コンデンサは、回路基板の上に取り付けられる他に、シリコン基板とその上の絶縁層の間に形成される構造が知られている。   In addition to the capacitor being mounted on the circuit board, a structure formed between a silicon substrate and an insulating layer thereon is known.

特開２００９−０２１５７９号公報JP 2009-021579 A 特開２００５−２５９８６０号公報JP 2005-259860 A 特開２００５−００５５４９号公報JP 2005-005549 A

上記のように、電源用導体層を基板裏面から外周を沿わせて基板主面まで形成する構造では、電源供給用の配線が長くなってその抵抗が高くなり、電源ドロップによる電圧低下
によって半導体素子が誤動作するおそれがある。 As described above, in the structure in which the power supply conductor layer is formed from the back surface of the substrate to the main surface of the substrate along the outer periphery, the power supply wiring becomes long and its resistance increases, and the semiconductor element is caused by the voltage drop due to the power drop. May malfunction.

また、上記のように金属芯回路基板を介してＢＧＡ型ＬＳＩの発熱を放出する構造では、第１回路基板のうちＢＧＡ型ＬＳＩが取り付けられる側の面にのみ半田ボールが形成されている。このため、外部からＢＧＡ型ＬＳＩへの電源供給は、ＢＧＡ型ＬＳＩから側方に離れた半田ボールと第１回路基板の内部配線を通して行われることになり、ＢＧＡ型ＬＳＩに印加される電源電圧が低下しやすい。   Further, in the structure in which the heat generated by the BGA type LSI is released through the metal core circuit board as described above, solder balls are formed only on the surface of the first circuit board on which the BGA type LSI is attached. For this reason, external power supply to the BGA type LSI is performed through the solder balls laterally separated from the BGA type LSI and the internal wiring of the first circuit board, and the power supply voltage applied to the BGA type LSI is It tends to decline.

本発明の目的は、半導体素子と電子部品を低抵抗で電源に接続することができる半導体装置及びその製造方法を提供することにある。   An object of the present invention is to provide a semiconductor device capable of connecting a semiconductor element and an electronic component to a power source with low resistance and a method for manufacturing the same.

本実施形態の１つの観点によれば、第１基板と、前記第１基板の第１領域に取り付けられた半導体素子と、前記第１基板のうち前記第１領域と反対側の第２領域に形成された第１電極パッドと、前記第１電極パッドに接続された第１受動部品と、前記第１受動部品の少なくとも一部を覆い、前記第１受動部品の電極と接続する第１接続部を有する第１溝を含む導電性ブロックと、表面に形成された凹部の底面上で前記導電性ブロックに接続され、かつ、電源に接続された第２電極パッドを含む第２基板と、を有する半導体装置が提供される。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解されるものである。 According to one aspect of the present embodiment, the first substrate, the semiconductor element attached to the first region of the first substrate, and the second region of the first substrate opposite to the first region. The formed first electrode pad, the first passive component connected to the first electrode pad, and the first connection part that covers at least a part of the first passive component and connects to the electrode of the first passive component And a second substrate including a second electrode pad connected to the power supply block and connected to the power source on the bottom surface of the recess formed on the surface. A semiconductor device is provided.
The objects and advantages of the invention will be realized and attained by means of the elements and combinations particularly pointed out in the appended claims. It is to be understood that the foregoing general description and the following detailed description are exemplary and explanatory only and are not restrictive of the invention.

本実施形態によれば、半導体素子と電子部品を低抵抗で電源に接続することができる。   According to this embodiment, the semiconductor element and the electronic component can be connected to the power source with low resistance.

図１（ａ）〜（ｃ）は、実施形態に係る半導体装置の製造工程の一例を示す断面図である。1A to 1C are cross-sectional views illustrating an example of a manufacturing process of a semiconductor device according to the embodiment. 図２（ａ）〜（ｃ）は、実施形態に係る半導体装置の製造工程の一例を示す断面図である。2A to 2C are cross-sectional views illustrating an example of a manufacturing process of the semiconductor device according to the embodiment. 図３（ａ）、（ｂ）は、実施形態に係る半導体装置の製造工程の一例を示す断面図である。3A and 3B are cross-sectional views illustrating an example of the manufacturing process of the semiconductor device according to the embodiment. 図４（ａ）は、実施形態に係る半導体装置の製造工程における導電性ブロック取り付け工程の一例を示す斜視図、図４（ｂ）、（ｃ）は、図４（ａ）の部分拡大斜視図である。4A is a perspective view showing an example of a conductive block mounting step in the manufacturing process of the semiconductor device according to the embodiment, and FIGS. 4B and 4C are partially enlarged perspective views of FIG. 4A. It is. 図５（ａ）、（ｂ）は、図４（ａ）の部分拡大斜視図である。5A and 5B are partially enlarged perspective views of FIG. 4A. 図６（ａ）〜（ｃ）は、比較例に係る受動部品の取り付け方法を示す正面図、図６（ｄ）は、実施形態に係る半導体装置の製造工程における受動部品の取り付け方法の一例を示す正面図である。6A to 6C are front views showing a passive component mounting method according to a comparative example, and FIG. 6D is an example of the passive component mounting method in the manufacturing process of the semiconductor device according to the embodiment. FIG. 図７（ａ）、（ｂ）は、実施形態に係る半導体装置の製造工程の第１の変形を示す断面図である。7A and 7B are cross-sectional views showing a first modification of the manufacturing process of the semiconductor device according to the embodiment. 図８（ａ）、（ｂ）は、実施形態に係る半導体装置の製造工程の第２の変形と第３の変形例を示す断面図である。FIGS. 8A and 8B are cross-sectional views illustrating a second modification and a third modification of the manufacturing process of the semiconductor device according to the embodiment.

以下に、図面を参照して実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。   Embodiments will be described below with reference to the drawings. In the drawings, similar components are given the same reference numerals.

図１〜図３は、本実施形態に係る半導体装置の製造方法を示す断面図、図４、図５は、実施形態に係る半導体装置の製造工程の一部を示す斜視図である。   1 to 3 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present embodiment, and FIGS. 4 and 5 are perspective views illustrating a part of the manufacturing process of the semiconductor device according to the embodiment.

次に、図１（ａ）に示す構造を形成するまでの工程について説明する。
まず、絶縁基板、例えばガラスエポキシ樹脂基板の内部に配線層１ｅ、１ｇ、ビア１ｖ、１ｕ等が形成された回路基板１を用意する。回路基板１の第１面の中央の半導体チップ実装領域Ａには、複数の第１の電極パッド１ａが間隔をおいて形成されている。 Next, steps required until a structure shown in FIG.
First, a circuit board 1 is prepared in which wiring layers 1e, 1g, vias 1v, 1u, etc. are formed inside an insulating substrate, for example, a glass epoxy resin substrate. In the semiconductor chip mounting area A at the center of the first surface of the circuit board 1, a plurality of first electrode pads 1a are formed at intervals.

次に、第１の電極パッド１ａに、半田バンプ３を介して半導体チップ（半導体素子）２の電極パッド２ａがフリップチップボンディングする。さらに、回路基板１と半導体チップ２と半田バンプ３の間に形成される空間に、絶縁性のアンダーフィル樹脂４、例えば熱硬化型エポキシ樹脂を充填する。なお、半導体チップ２には半導体回路が形成されている。   Next, the electrode pad 2 a of the semiconductor chip (semiconductor element) 2 is flip-chip bonded to the first electrode pad 1 a via the solder bump 3. Further, a space formed between the circuit board 1, the semiconductor chip 2, and the solder bump 3 is filled with an insulating underfill resin 4, for example, a thermosetting epoxy resin. A semiconductor circuit is formed on the semiconductor chip 2.

回路基板１のうち半導体チップ実装領域Ａの反対側の第２面の中央の受動部品実装領域Ｂには、後述する第１、第２のコンデンサ５、６等が接続される複数の部品用電極パッド１ｂが間隔をおいて縦横に形成されている。複数の部品用電極パッド１ｂのそれぞれの表面には接続材７が形成されている。接続材７として例えば銀錫（ＡｇＳｎ）、錫銀銅（ＳｎＡｇＣｕ）、錫銅（ＳｎＣｕ）等の半田が使用される。なお、図１〜図３の断面では、複数の部品用電極パッド１ｂの一例として、第１〜第５の部品用電極パッド１ｂ１〜１ｂ５を一方から他方に向けて順に示している。 A plurality of component electrodes to which first and second capacitors 5 and 6 to be described later are connected to a passive component mounting region B at the center of the second surface opposite to the semiconductor chip mounting region A of the circuit board 1. Pads 1b are formed vertically and horizontally at intervals. A connecting material 7 is formed on each surface of the plurality of component electrode pads 1b. For example, a solder such as silver tin (AgSn), tin silver copper (SnAgCu), tin copper (SnCu), or the like is used as the connecting material 7. 1 to 3, as an example of a plurality of component electrode pads 1 b, first to fifth component electrode pads 1 b 1 to 1 b 5 are shown in order from one to the other.

複数の部品用電極パッド１ｂのうち第１、第３、第４の部品用電極パッド１ｂ１、１ｂ３、１ｂ４は接地電圧（Ｇ）が印加される接地電極パッドであり、第２、第５の部品用電極パッド１ｂ２、１ｂ５は、接地電圧と異なる電源電圧（Ｖ）が印加される電源電圧用電極パッドである。 Among the plurality of component electrode pads 1b, the first, third, and fourth component electrode pads 1b 1 , 1b 3 , 1b 4 are ground electrode pads to which a ground voltage (G) is applied. The component electrode pads 1b 2 and 1b 5 are power supply voltage electrode pads to which a power supply voltage (V) different from the ground voltage is applied.

回路基板１の第２面のうち受動部品実装領域Ｂの周囲には、間隔をおいて複数の第２の電極パッド１ｃが格子状に形成され、それらの上には活性剤８、例えばフラックスが塗布されている。また、回路基板１の第２面上には、部品用電極パッド１ｂ、第２の電極パッド１ｃを露出する開口部を有する保護絶縁膜１０、例えばソルダーレジスト膜が形成されている。   A plurality of second electrode pads 1c are formed in a lattice pattern around the passive component mounting region B on the second surface of the circuit board 1, and an activator 8, for example, a flux is formed thereon. It has been applied. On the second surface of the circuit board 1, a protective insulating film 10, such as a solder resist film, having openings for exposing the component electrode pads 1b and the second electrode pads 1c is formed.

第１の電極パッド１ａ、第２の電極パッド１ｃ、部品用電極パッド１ｂの一部に外部から印加される電源電圧は、さらに、回路基板１内に形成されたビア１ｖ、配線層１ｅ等を介して半導体チップ１などに印加される。また、第１の電極パッド１ａ、第２の電極パッド１ｃ、部品用電極パッド１ｂのうち接地されるパッドは、回路基板１内のビア１ｕ、配線層１ｇ等を介して半導体チップ１の接地端子用の電極パッド２ａなどに接続される。なお、図１〜図３等では、理解を容易にするために、配線構造を電源系の二層の配線層１ｅ、１ｇで記載しているが、その他に、信号線を含む多層配線（不図示）が回路基板１内に形成されている。また、電源系の配線層１ｅ、１ｇ等に接続される複数のビア１ｖ、１ｕの他に、信号系のビア（不図示）も形成されている。   The power supply voltage applied to the first electrode pad 1a, the second electrode pad 1c, and a part of the component electrode pad 1b from the outside further passes through the via 1v, the wiring layer 1e, and the like formed in the circuit board 1. And applied to the semiconductor chip 1 and the like. Of the first electrode pad 1a, the second electrode pad 1c, and the component electrode pad 1b, the grounded pad is a ground terminal of the semiconductor chip 1 via the via 1u, the wiring layer 1g, etc. in the circuit board 1. Connected to the electrode pad 2a. In FIG. 1 to FIG. 3 and the like, the wiring structure is described with two wiring layers 1e and 1g of the power supply system for easy understanding. Is formed in the circuit board 1. In addition to the plurality of vias 1v and 1u connected to the power supply wiring layers 1e and 1g, signal vias (not shown) are also formed.

次に、図１（ｂ）に示すように、第１の導体チップ２において、電極パッド２ａが形成された面に対して反対側の背面上に板状の熱伝導材１１を形成する。熱伝導材１１として、例えば、アルミニウム、銀、銅等の金属膜或いは合金、半田又は高熱伝導絶縁性接着剤等を使用する。なお、熱伝導材１１は、半導体チップ２を回路基板１にフリップチップ接続する前に形成してもよい。   Next, as shown in FIG. 1B, a plate-like heat conductive material 11 is formed on the back surface of the first conductor chip 2 opposite to the surface on which the electrode pads 2a are formed. As the heat conductive material 11, for example, a metal film or alloy such as aluminum, silver, or copper, solder, a high heat conductive insulating adhesive, or the like is used. The heat conducting material 11 may be formed before the semiconductor chip 2 is flip-chip connected to the circuit board 1.

さらに、回路基板１の第１面上に、半導体チップ２とその周囲を露出する開口を有する
絶縁性の熱硬化型接着剤層１２を形成する。その後に、熱硬化型接着剤層１２と熱伝導剤１１の上に放熱板１３を接触させて載せ、熱硬化型接着剤１２を介して回路基板１に取り付ける。熱硬化型接着材層１２は、最終的に放熱板１３が熱伝導材１１に接触する厚さに形成される。放熱板１３として、例えば、アルミニウム、アルミニウム合金、銅、銅合金等の金属を使用する。放熱板１３の表面には凹凸状のフィンが形成されていてもよい。なお、放熱板１３、熱伝導材１１等の取り付け方法については上記に限定されるものではない。 Further, an insulating thermosetting adhesive layer 12 having an opening exposing the semiconductor chip 2 and its periphery is formed on the first surface of the circuit board 1. Thereafter, the heat radiating plate 13 is placed in contact with the thermosetting adhesive layer 12 and the heat conducting agent 11 and attached to the circuit board 1 via the thermosetting adhesive 12. The thermosetting adhesive layer 12 is finally formed to a thickness such that the heat radiating plate 13 contacts the heat conducting material 11. As the heat sink 13, for example, a metal such as aluminum, aluminum alloy, copper, or copper alloy is used. Concave and convex fins may be formed on the surface of the heat radiating plate 13. In addition, about the attachment method of the heat sink 13, the heat conductive material 11, etc., it is not limited to the above.

次に、図１（ｃ）に示すように、受動部品として、例えば大きさの異なる第１、第２のコンデンサ５、６を用意する。大きい方の第１のコンデンサ５は、図４（ｂ）の左側の斜視図に示すように、互いに離れて形成される第１〜第４の電極５ａ〜５ｄを有している。第１、第３の電極５ａ、５ｃは、第１のコンデンサ５の第１側面からその上下の面に至る領域に略コ字状に形成されている。また、第２、第４の電極５ｂ、５ｄは、第１側面と反対側の第２側面からその上下の面に至る領域に略コ字状に形成されている。第１の電極５ａと第４の電極５ｄはマイナス電極であり、第２の電極５ｂと第３の電極５ｃはプラス電極であり、プラス電極とマイナス電極は前後左右で隣合って配置される。   Next, as shown in FIG. 1C, for example, first and second capacitors 5 and 6 having different sizes are prepared as passive components. As shown in the left perspective view of FIG. 4B, the larger first capacitor 5 has first to fourth electrodes 5a to 5d formed apart from each other. The first and third electrodes 5a and 5c are formed in a substantially U shape in a region extending from the first side surface of the first capacitor 5 to the upper and lower surfaces thereof. The second and fourth electrodes 5b and 5d are formed in a substantially U shape in a region extending from the second side surface opposite to the first side surface to the upper and lower surfaces thereof. The first electrode 5a and the fourth electrode 5d are minus electrodes, the second electrode 5b and the third electrode 5c are plus electrodes, and the plus electrode and the minus electrode are arranged side by side in the front, rear, left, and right.

また、小さい方の第２のコンデンサ６は、図４（ｃ）の右側の斜視図に示すように、互いに離れて形成された第１〜第４の電極６ａ〜６ｄを有している。第１、第３の電極６ａ、６ｃは、第２のコンデンサ６の第１側面からその上下の面に至る領域に略コ字状に形成されている。また、第２、第４の電極６ｂ、６ｄは、第１側面と反対側の第２側面からその上下の面に至る領域に略コ字状に形成されている。第１の電極６ａと第４の電極６ｄはプラス電極であり、第２の電極６ｂと第３の電極６ｃはマイナス電極であり、プラス電極とマイナス電極は前後左右で隣り合って配置される。   The smaller second capacitor 6 has first to fourth electrodes 6a to 6d formed apart from each other, as shown in the perspective view on the right side of FIG. The first and third electrodes 6 a and 6 c are formed in a substantially U shape in a region extending from the first side surface of the second capacitor 6 to its upper and lower surfaces. The second and fourth electrodes 6b and 6d are formed in a substantially U shape in a region extending from the second side surface opposite to the first side surface to the upper and lower surfaces thereof. The first electrode 6a and the fourth electrode 6d are plus electrodes, the second electrode 6b and the third electrode 6c are minus electrodes, and the plus electrode and the minus electrode are arranged adjacent to each other in the front, rear, left, and right.

第１のコンデンサ５において、電源電圧Ｖが印加される第２、第３の電極５ｂ、５ｃの上面側には接続材として半田（不図示）が接続されている。また、第２のコンデンサ６において、電源電圧Ｖが印加される第１、第４の電極６ａ、６ｄの上面側には接続材として半田（不図示）が接続されている。   In the first capacitor 5, solder (not shown) is connected as a connecting material to the upper surface side of the second and third electrodes 5 b and 5 c to which the power supply voltage V is applied. In the second capacitor 6, solder (not shown) is connected as a connecting material to the upper surfaces of the first and fourth electrodes 6a and 6d to which the power supply voltage V is applied.

第１のコンデンサ５は、図４（ａ）に例示するように、回路基板１の受動部品実装領域Ｂに例えば間隔をおいて２列で複数個配置される。第２のコンデンサ６は、回路基板１の受動部品実装領域Ｂで２列の第１のコンデンサ５の間にそれらと間隔をおいて例えば１列で複数個配置される。   As illustrated in FIG. 4A, a plurality of first capacitors 5 are arranged in, for example, two rows in the passive component mounting region B of the circuit board 1 at intervals. In the passive component mounting region B of the circuit board 1, a plurality of second capacitors 6 are arranged between the first capacitors 5 in two rows and spaced apart from each other, for example, in one row.

図２（ａ）に示すように、第１列目の第１のコンデンサ５における第１の電極５ａは、接続材７を介して第１の部品用電極パッド１ｂ１の上に置かれ、第２の電極５ｂは接続材７を介して第２の部品用電極パッド１ｂ２の上に置かれる。また、第２のコンデンサ６における第１の電極６ａは接続材７を介して第２の部品用電極パッド１ｂ２の上に置かれ、第２の電極６ｂは接続材７を介して第３の部品用電極パッド１ｂ３の上に置かれる。さらに、第２列目の第１のコンデンサ５における第１の電極５ａは接続材７を介して第４の部品用電極パッド１ｂ４の上に置かれ、第２の電極５ｂは、接続材７介して第５の部品用電極パッド１ｂ５の上に置かれる。 As shown in FIG. 2A, the first electrode 5a of the first capacitor 5 in the first row is placed on the first component electrode pad 1b 1 via the connecting member 7, The second electrode 5 b is placed on the second component electrode pad 1 b 2 via the connecting member 7. In addition, the first electrode 6 a in the second capacitor 6 is placed on the second component electrode pad 1 b 2 via the connection material 7, and the second electrode 6 b is connected to the third electrode 6 b via the connection material 7. It is placed on the component electrode pad 1b 3 . Further, the first electrode 5 a in the first capacitor 5 in the second row is placed on the fourth component electrode pad 1 b 4 via the connection material 7, and the second electrode 5 b is connected to the connection material 7. placed on the fifth component electrode pads 1b 5 through.

第１のコンデンサ５の第３の電極５ｃは接続材７を介して電源電圧電極パッド（不図示）の上方に置かれ、第４の電極５ｄは接続材７介して接地電極パッド（不図示）の上方に置かれる。また、第２のコンデンサ６の第３の電極６ｃは接続材７介して接地電極パッド（不図示）の上方に置かれ、第４の電極６ｄは接続材７介して電源電圧電極パッド（不図示）の上方に置かれる。電源電圧電極パッド、接地電極パッドとして部品用電極パッド１ｂが使用される。   The third electrode 5c of the first capacitor 5 is placed above the power supply voltage electrode pad (not shown) via the connecting material 7, and the fourth electrode 5d is connected to the ground electrode pad (not shown) via the connecting material 7. Placed above. Further, the third electrode 6c of the second capacitor 6 is placed above the ground electrode pad (not shown) via the connecting material 7, and the fourth electrode 6d is connected to the power supply voltage electrode pad (not shown) via the connecting material 7. ) Above. The component electrode pad 1b is used as a power supply voltage electrode pad and a ground electrode pad.

複数の第２の電極パッド１ｃのそれぞれの上方には、活性剤８を介して半田ボール（導電性接続材）９が置かれる。なお、半田ボール９は、例えば、部品用電極パッド１ｂ上の接続材７と同じ材料から形成される。半田ボール９と第１、第２のコンデンサ６は、例えば、治具（不図示）のホールを通して回路基板１の上に配置、保持される。   A solder ball (conductive connecting material) 9 is placed above each of the plurality of second electrode pads 1 c via an activator 8. The solder balls 9 are made of the same material as the connecting material 7 on the component electrode pad 1b, for example. The solder balls 9 and the first and second capacitors 6 are arranged and held on the circuit board 1 through holes of a jig (not shown), for example.

次に、図２（ｂ）と図４、図５に示すように、回路基板１の第２面の受動部品実装領域Ｂ内で、第１のコンデンサ５と第２のコンデンサ６のそれぞれの一部に重なる第１〜第４の導電性ブロック１４〜１７を載置する。第１、第２の導電性ブロック１４、１５は、第１列目の複数の第１のコンデンサ５を挟む位置に配置される。また、第３、第４の導電性ブロック１６、１７は、第２列目の複数の第１のコンデンサを挟む位置に配置される。さらに、第２、第３の導電性ブロック１５、１６は、１列に並ぶ複数の第２のコンデンサ６を挟む位置に配置される。   Next, as shown in FIGS. 2B, 4, and 5, each of the first capacitor 5 and the second capacitor 6 is provided in the passive component mounting region B on the second surface of the circuit board 1. 1st-4th electroconductive block 14-17 which overlaps a part is mounted. The first and second conductive blocks 14 and 15 are arranged at positions sandwiching the plurality of first capacitors 5 in the first row. Further, the third and fourth conductive blocks 16 and 17 are arranged at positions sandwiching the plurality of first capacitors in the second row. Further, the second and third conductive blocks 15 and 16 are arranged at positions sandwiching the plurality of second capacitors 6 arranged in a row.

第１〜第４の導電性ブロック１４〜１７は、銅、アルミニウム等のように熱伝導性が良く、体積抵抗が低く、加工し易く、融点が半田ボール９、接続材７より高い材料から形成される。さらに、第１〜第４の導電性ブロック１４〜１７は、半田ボール９より高く形成され、互いに間隔をおいて配置される。なお、図４、図５において、接続材７は省略して描かれている。   The first to fourth conductive blocks 14 to 17 are made of a material having good thermal conductivity, such as copper and aluminum, low volume resistance, easy to process, and higher melting point than the solder ball 9 and the connecting material 7. Is done. Further, the first to fourth conductive blocks 14 to 17 are formed higher than the solder ball 9 and are spaced apart from each other. In FIGS. 4 and 5, the connecting material 7 is omitted.

第１の導電性ブロック１４は、図４（ａ）、（ｂ）の側面側からの斜視断面図に示すように、第１列目の第１のコンデンサ５の配置方向に沿って長く、略直方体状に形成される。その下部には、第１のコンデンサ５の一側部を覆う断面Γ状の第１の溝１４ａが形成される。第１の溝１４ａの内面には、第１のコンデンサ５の第３の電極５ｃの上面と側面に接続される凸部１４ｂが突出して形成され、その内面のその他の部分は第１のコンデンサ５から離れる深さに形成されている。第１の導電性ブロック１４の幅の狭い下面は、第１のコンデンサ５の側方で、電源電圧Ｖが印加される部品用電極パッド（不図示）に接続する形状を有してもよい。また、その下面は保護絶縁膜１０に接触させてもよい。   The first conductive block 14 is long along the direction of arrangement of the first capacitors 5 in the first row, as shown in the perspective sectional views from the side surfaces in FIGS. It is formed in a rectangular parallelepiped shape. A first groove 14a having a Γ cross section covering one side of the first capacitor 5 is formed in the lower part. On the inner surface of the first groove 14a, a convex portion 14b connected to the upper surface and the side surface of the third electrode 5c of the first capacitor 5 is formed to protrude, and the other portion of the inner surface is the first capacitor 5. It is formed at a depth away from. The narrow bottom surface of the first conductive block 14 may have a shape connected to a component electrode pad (not shown) to which the power supply voltage V is applied, on the side of the first capacitor 5. Further, the lower surface thereof may be in contact with the protective insulating film 10.

第２の導電性ブロック１５は、図４（ｃ）の端面側からの斜視断面図に示すように、第１列目の第１のコンデンサ５の列と第２のコンデンサ６の列の間でそれらの長手方向に沿って配置され、略直方体状に形成されている。第２の導電性ブロック１５の下部の両側部には、第１列目の第１のコンデンサ５の他側部を覆う断面Γ字状の第２の溝１５ａと、一列に並ぶ第２のコンデンサ６の一側部を覆う断面Γ字状の第３の溝１５ｂが形成されている。   As shown in the perspective sectional view from the end face side of FIG. 4C, the second conductive block 15 is between the first capacitor 5 row and the second capacitor 6 row in the first row. It arrange | positions along those longitudinal directions, and is formed in the substantially rectangular parallelepiped shape. On both sides of the lower part of the second conductive block 15, a second groove 15a having a Γ-shaped cross section covering the other side of the first capacitor 5 in the first row, and a second capacitor arranged in a row. A third groove 15b having a Γ-shaped cross section is formed to cover one side portion of the sixth.

第２の溝１５ａの内面では、第１列目の第１のコンデンサ５の第２の電極５ｂの上面と側面に接続される凸部１５ｃが突出して形成され、その他の部分は第１のコンデンサ５から離れる深さに形成されている。第３の溝１５ｂの内面では、第２のコンデンサ６の第１の電極６ａの上面と側面に接続される凸部１５ｄを有し、その他の部分は第２のコンデンサ６に接触しない深さに形成されている。第２の導電性ブロック１５の下面は、第１、第２のコンデンサ５、６の間の領域で電源電圧が印加される第２の部品用電極パッド１ｂ２に接続する形状を有している。その下面は、保護絶縁膜１０にも接触する形状であってもよい。 On the inner surface of the second groove 15a, a convex portion 15c connected to the upper surface and the side surface of the second electrode 5b of the first capacitor 5 in the first row protrudes, and the other portions are the first capacitor. It is formed at a depth away from 5. The inner surface of the third groove 15 b has a convex portion 15 d connected to the upper surface and the side surface of the first electrode 6 a of the second capacitor 6, and the other portion has a depth that does not contact the second capacitor 6. Is formed. The lower surface of the second conductive block 15 has a shape connected to the second component electrode pad 1b 2 to which the power supply voltage is applied in a region between the first and second capacitors 5 and 6. . The bottom surface may be in contact with the protective insulating film 10.

第３の導電性ブロック１６は、図５（ａ）の端面側からの斜視断面図に示すように、第２のコンデンサ６の列と第２列目の第１のコンデンサ５の列の間でそれらの長手方向に沿って配置され、略直方体状に形成されている。第３の導電性ブロック１６の下部の両側部には、一列に並ぶ第２のコンデンサ６の他側部を覆う断面Γ字状の第４の溝１６ａと、第２列目の第１のコンデンサ５の一側部を覆う断面Γ字状の第５の溝１６ｂが形成されてい
る。 As shown in the perspective cross-sectional view from the end face side of FIG. 5A, the third conductive block 16 is provided between the second capacitor 6 row and the second capacitor first row. It arrange | positions along those longitudinal directions, and is formed in the substantially rectangular parallelepiped shape. On both sides of the lower portion of the third conductive block 16, a fourth groove 16a having a Γ-shaped cross section covering the other side of the second capacitor 6 arranged in a row, and the first capacitor in the second row A fifth groove 16b having a Γ-shaped cross section is formed to cover one side of the first groove 5.

第４の溝１６ａの内面では、一列の第２のコンデンサ６の第４の電極６ｄの上面と側面に接続される凸部（不図示）が突出して形成され、その他の部分は第２のコンデンサ６から離れる深さに形成されている。第５の溝１６ｂの内面では、第２列目の第１のコンデンサ５の第３の電極５ｃの上面と側面に接続される凸部１６ｃを有し、その他の部分は第２列目の第１のコンデンサ５から離れる深さを有している。第３の導電性ブロック１６の下面は、電源電圧が印加される部品用電極パッド（不図示）に接触する形状を有している。その下面は、保護絶縁膜１０に接触させてもよい。   On the inner surface of the fourth groove 16a, convex portions (not shown) connected to the upper surface and the side surface of the fourth electrode 6d of the second capacitor 6 in a row are formed to protrude, and the other portions are the second capacitor. It is formed at a depth away from 6. The inner surface of the fifth groove 16b has a convex portion 16c connected to the upper surface and the side surface of the third electrode 5c of the first capacitor 5 in the second row, and the other portion is the second row of the second row. It has a depth away from one capacitor 5. The lower surface of the third conductive block 16 has a shape in contact with a component electrode pad (not shown) to which a power supply voltage is applied. The lower surface may be in contact with the protective insulating film 10.

第４の導電性ブロック１７は、図５（ｂ）の側面側からの斜視断面図に示すように、第２列目の第１のコンデンサ５の配置方向に沿って配置され、略直方体状に形成されている。第４の導電性ブロック１７の下部には、第２列目の第１のコンデンサ５の他側部を覆う断面Γ字状の第６の溝１７ａが形成されている。第６の溝１７ａの内面では、第２列目の第１のコンデンサ５の第２の電極５ｂの上面と側面に接続される凸部１７ｂが突出して形成され、その他の部分は第１のコンデンサ５から離れる深さに形成されている。第４の導電性ブロック１７の幅の狭い下面は、電源電圧が印加される第５の部品用電極パッド１ｂ５に接続する形状を有している。その下面は、保護絶縁膜１０に接触させてもよい。 As shown in the perspective sectional view from the side of FIG. 5B, the fourth conductive block 17 is arranged along the arrangement direction of the first capacitors 5 in the second row, and has a substantially rectangular parallelepiped shape. Is formed. Under the fourth conductive block 17, a sixth groove 17 a having a Γ-shaped cross section that covers the other side of the first capacitor 5 in the second row is formed. On the inner surface of the sixth groove 17a, a convex portion 17b connected to the upper surface and the side surface of the second electrode 5b of the first capacitor 5 in the second row protrudes, and the other portions are the first capacitor. It is formed at a depth away from 5. The narrow bottom surface of the fourth conductive block 17 has a shape connected to the fifth component electrode pad 1b 5 to which the power supply voltage is applied. The lower surface may be in contact with the protective insulating film 10.

第１〜第４の導電性ブロック１４〜１７において、回路基板１に対向する側の下面は、電源電圧用の部品用電極パッド１ｂとの接続抵抗が低くなるように、電源電圧用の部品用電極パッド１ｂ及びその周囲の凹凸に合わせた形状を有している。また、第１〜第４の導電性ブロック１４〜１７のそれぞれにおいて、後述するマザーボード２１に対向する側の面は、後述するブロック接続用電極パッド２６〜２９との接続抵抗が低くなる形状を有している。   In the first to fourth conductive blocks 14 to 17, the lower surface on the side facing the circuit board 1 is for the power supply voltage component so that the connection resistance with the power supply voltage component electrode pad 1 b is low. The electrode pad 1b has a shape that matches the unevenness around it. Further, in each of the first to fourth conductive blocks 14 to 17, the surface on the side facing the mother board 21 described later has a shape in which the connection resistance to the block connecting electrode pads 26 to 29 described later becomes low. doing.

次に、半田ボール９と第１、第２のコンデンサ５、６と第１〜第４の導電性ブロック１４〜１７が載置された回路基板１を例えば加熱炉に入れ、例えば２２０℃〜２４０℃の温度で加熱し、設定時間経過後に冷却する。これにより、図２（ｃ）、図４、図５に示すように、例えば、第１のコンデンサ５の第１、第４の電極５ａ、５ｄの下端は接地電圧（Ｇ）用の第１、第４の部品用電極パッド１ｂ１、１ｂ４等に接続され、第２、第３の電極５ｂ、５ｃの下端は電源電圧用の第２、第５の部品用電極パッド１ｂ２、１ｂ５等に接続される。 Next, the circuit board 1 on which the solder ball 9, the first and second capacitors 5, 6 and the first to fourth conductive blocks 14 to 17 are placed is placed in a heating furnace, for example, 220 ° C. to 240 ° C. Heat at a temperature of ° C and cool after a set time. Thereby, as shown in FIGS. 2C, 4 and 5, for example, the lower ends of the first and fourth electrodes 5a and 5d of the first capacitor 5 are connected to the first and second ground voltages (G). The second and third electrodes 5b and 5c are connected to the fourth component electrode pads 1b 1 , 1b 4 and the like, and the lower ends of the second and third electrodes 5b and 5c are the second and fifth component electrode pads 1b 2 , 1b 5 and the like for power supply voltage. Connected to.

また、図２（ｃ）、図４、図５に示すように、第２のコンデンサ６の第１、第４の電極６ａ、６ｄの下端は電源電圧用の第２の部品用電極パッド１ｂ２等に接続され、第２、第３の電極６ｂ、６ｃの下端は接地電圧用の第３の部品用電極パッド１ｂ３等に接続される。 Further, as shown in FIGS. 2C, 4 and 5, the lower ends of the first and fourth electrodes 6a and 6d of the second capacitor 6 are the second component electrode pads 1b 2 for the power supply voltage. The lower ends of the second and third electrodes 6b and 6c are connected to the third component electrode pad 1b 3 for ground voltage and the like.

第１の導電性ブロック１４は、図２（ｃ）、図４（ｂ）に示したように、第１のコンデンサ５の第３の電極５ｃ等を介して回路基板１上の電源電圧用の部品用電極パッド１ｂとその内部の電源電圧用の配線層１ｅ第に電気的に接続される。電源電圧用の配線層１ｅは、電源電圧用のビア１ｖ、電源電圧用の半田バンプ３等を介して半導体チップ２内の電源配線（不図示）に接続される。   As shown in FIGS. 2C and 4B, the first conductive block 14 is used for the power supply voltage on the circuit board 1 through the third electrode 5c of the first capacitor 5 and the like. The component electrode pad 1b is electrically connected to the power supply voltage wiring layer 1e inside thereof. The power supply voltage wiring layer 1e is connected to a power supply wiring (not shown) in the semiconductor chip 2 via a power supply voltage via 1v, a power supply voltage solder bump 3 and the like.

第２の導電性ブロック１５は、図２（ｃ）、図４（ｃ）に示したように、第１のコンデンサ５の第２の電極５ｂ、第２のコンデンサ６の第１の電極６ａ等を介して回路基板１上の電源電圧用の第２の部品用電極パッド１ｂ２第に接続される。第２の部品用電極パッド１ｂ２は、回路基板１内部の電源電圧用の配線層１ｅ、ビア１ｖ、電源電圧用の半田バンプ３等を介して半導体チップ２内の電源配線（不図示）に接続される。 As shown in FIGS. 2C and 4C, the second conductive block 15 includes the second electrode 5b of the first capacitor 5, the first electrode 6a of the second capacitor 6, and the like. Is connected to the second component electrode pad 1b2 for the power supply voltage on the circuit board 1. The second component electrode pad 1b 2 is connected to a power supply wiring (not shown) in the semiconductor chip 2 through a power supply voltage wiring layer 1e, a via 1v, a power supply voltage solder bump 3 and the like in the circuit board 1. Connected.

第３の導電性ブロック１６は、図２（ｃ）、図５（ａ）に示したように、第２のコンデンサ６の第４の電極６ｄ、第１のコンデンサ５の第３の電極５ｃ等を介して回路基板１上の電源電圧用の部品電極パッド（不図示）に接続される。その部品電極パッドは、回路基板１内部の電源電圧用の配線層１ｅ、ビア１ｖ、電源電圧用の半田バンプ３等を介して半導体チップ２内の電源配線（不図示）に接続される。   As shown in FIGS. 2C and 5A, the third conductive block 16 includes a fourth electrode 6d of the second capacitor 6, a third electrode 5c of the first capacitor 5, and the like. To a power supply voltage component electrode pad (not shown) on the circuit board 1. The component electrode pads are connected to power supply wiring (not shown) in the semiconductor chip 2 via a wiring layer 1e for power supply voltage inside the circuit board 1, vias 1v, solder bumps 3 for power supply voltage, and the like.

第４の導電性ブロック１７は、図２（ｃ）、図５（ｂ）に示したように、第１のコンデンサ５の第２の電極５ｂ等を介して電源電圧用の第５の部品電極パッド１ｂ５第に接続される。第５の部品用電極パッド１ｂ５は、回路基板１内の電源電圧用の配線層１ｅ、ビア１ｖ、電源電圧用の半田バンプ３第を介して半導体チップ２内の電源配線（不図示）に接続される。 As shown in FIGS. 2C and 5B, the fourth conductive block 17 is a fifth component electrode for power supply voltage via the second electrode 5b of the first capacitor 5, etc. Pad 1b 5 is connected to the second. The fifth component electrode pad 1b 5 is connected to the power supply wiring (not shown) in the semiconductor chip 2 via the wiring layer 1e for the power supply voltage in the circuit board 1, the via 1v, and the solder bump 3 for the power supply voltage. Connected.

上記の第１〜第４の導電性ブロック１４〜１７は分離して配置される構造となっているが、これらを一体化した形状にして第１、第２のコンデンサ５、６などに接続する構造を採用してもよい。ただし、第１〜第４の導電性ブロック１４〜１７に異なる電圧が印加される場合には別々に形成される。   Although the first to fourth conductive blocks 14 to 17 are arranged separately, they are integrated to be connected to the first and second capacitors 5 and 6. A structure may be adopted. However, when different voltages are applied to the first to fourth conductive blocks 14 to 17, they are formed separately.

以上のように、回路基板１の第１面に半導体チップ２をフリップチップボンディングし、その裏側の第２面に第１、第２のコンデンサ５、６と第１〜第４の導電性ブロック１４〜１７を接続し、さらに第２面に半田ボール９を接続している。これにより新規構造のＦＣＢＧＡパッケージが完成する。このＦＣＢＧＡパッケージは、図３（ａ）、（ｂ）に示すように、マザーボード２１の第１面側に取り付けられる。マザーボード２１は、例えばガラスエポキシ樹脂等のプリント基板から形成される。   As described above, the semiconductor chip 2 is flip-chip bonded to the first surface of the circuit board 1, and the first and second capacitors 5, 6 and the first to fourth conductive blocks 14 are formed on the second surface on the back side. ˜17 are connected, and solder balls 9 are connected to the second surface. This completes the FCBGA package with a new structure. The FCBGA package is attached to the first surface side of the mother board 21 as shown in FIGS. The mother board 21 is formed from a printed circuit board such as glass epoxy resin.

マザーボード１の第１面には、回路基板１上の第１、第２のコンデンサ５、６と第１〜第４の導電性ブロック１４〜１７を挿入する部品収納用凹部２０が形成されている。部品収納用凹部２０の底面には第１〜第４の導電性ブロック１４〜１７の各々に接続される第１〜第４のブロック接続用電極パッド２６〜２９が形成されている。第１〜第４のブロック接続用電極パッド２６〜２９は、それらに同じ電圧が印加される構造では、それらが一体化された１つの電極パッドであってもよい。   The first surface of the mother board 1 is formed with a component housing recess 20 into which the first and second capacitors 5 and 6 and the first to fourth conductive blocks 14 to 17 on the circuit board 1 are inserted. . First to fourth block connection electrode pads 26 to 29 connected to the first to fourth conductive blocks 14 to 17 are formed on the bottom surface of the component housing recess 20. The first to fourth block connecting electrode pads 26 to 29 may be one electrode pad in which they are integrated in a structure in which the same voltage is applied to them.

マザーボード２１の第１面のうち部品収納用凹部２０の周囲には、回路基板１側の複数の半田ボール９に個別に接続される複数の半田ボール接続用電極パッド２３ａ、２３ｂが形成されている。半田ボール接続用電極パッド２３ａ、２３ｂの上には接続材３１、例えば半田ペーストが塗布され、第１〜第４のブロック接続用電極パッド２６〜２９の上には接続材３０として例えば半田が形成されている。なお、第１〜第４のブロック接続用電極パッド２６〜２９側の接続材３０は、第１〜第４の導電性ブロック１４〜１７の表面に形成されてもよい。   A plurality of solder ball connection electrode pads 23 a and 23 b individually connected to the plurality of solder balls 9 on the circuit board 1 side are formed around the component housing recess 20 on the first surface of the mother board 21. . On the solder ball connection electrode pads 23a and 23b, a connection material 31, for example, a solder paste, is applied. On the first to fourth block connection electrode pads 26 to 29, for example, solder is formed as the connection material 30. Has been. The connecting material 30 on the first to fourth block connection electrode pads 26 to 29 side may be formed on the surfaces of the first to fourth conductive blocks 14 to 17.

マザーボード２１内部には、表面側の半田ボール接続用電極パッド２３ａ、２３ｂ、ブロック接続用電極パッド２６〜２９等に接続される複数のビアと多層配線層が形成されている。ただし、図３などでは、理解を容易にするため、マザーボード２１内の多層配線層において、電源電圧を送電するための電源電圧用配線層２２ａと、接地電位が与えられる接地用配線層２２ｂが一層ずつ示されている。また、配線層は、このような電源系統の他に信号系統の配線層（不図示）も形成される。   Inside the mother board 21, a plurality of vias and multilayer wiring layers connected to the solder ball connection electrode pads 23a and 23b and the block connection electrode pads 26 to 29 on the front side are formed. However, in FIG. 3 and the like, in order to facilitate understanding, in the multilayer wiring layer in the mother board 21, the power supply voltage wiring layer 22a for transmitting the power supply voltage and the ground wiring layer 22b to which the ground potential is applied are further provided. It is shown one by one. In addition to such a power supply system, a wiring layer (not shown) of a signal system is also formed as the wiring layer.

図３では、マザーボード２１内のビアとして、電源電圧用配線層２２ａと半田ボール接続用電極パッド２３ａを接続する電源電圧用ビア２４ａと、接地用配線層２２ｂと半田ボール接続用電極パッド２３ｂを接続する接地用ビア２４ｂが示されている。さらに、第１
〜第４の導電性ブロック１４〜１７と電源電圧用配線層２２ａを接続する複数の電源電圧用ビア２５ａ〜２５ｄが示され、接続抵抗を低くするために第１〜第４の導電性ブロック１４〜１７のそれぞれに複数本接続されている。なお、第１〜第４の導電性ブロック１４〜１７のそれぞれに異なる値の電圧が伝送される場合には、電源電圧用配線層２２ａは電圧値に応じて複数の層で形成される。 In FIG. 3, as the vias in the mother board 21, the power supply voltage via layer 24a for connecting the power supply voltage wiring layer 22a and the solder ball connection electrode pad 23a, the ground wiring layer 22b and the solder ball connection electrode pad 23b are connected. A grounding via 24b is shown. In addition, the first
A plurality of power supply voltage vias 25a to 25d connecting the fourth conductive blocks 14 to 17 and the power supply voltage wiring layer 22a are shown, and the first to fourth conductive blocks 14 are used to reduce the connection resistance. A plurality of lines 17 to 17 are connected. In the case where voltages having different values are transmitted to the first to fourth conductive blocks 14 to 17, the power supply voltage wiring layer 22a is formed of a plurality of layers according to the voltage value.

回路基板１をマザーボード２１に取り付けるため、まず、図３（ａ）に示すように、回路基板１上の第１〜第４の導電性ブロック１４〜１７をマザーボード２１の部品収納用凹部２０内に嵌め込む。その後に、回路基板１の位置を微調整することにより、部品収納用凹部２０の底面の第１〜第４のブロック接続用電極パッド２６〜２９のそれぞれに、接続材３０を介して第１〜第４の導電性ブロック１４〜１７を重ねる。これと同時に、接続材３１を介して半田ボール９を半田ボール接続用電極パッド２３ａ、２３ｂに重ねる。   In order to attach the circuit board 1 to the mother board 21, first, as shown in FIG. 3A, the first to fourth conductive blocks 14 to 17 on the circuit board 1 are placed in the component housing recess 20 of the mother board 21. Fit. After that, by finely adjusting the position of the circuit board 1, the first to fourth block connecting electrode pads 26 to 29 on the bottom surface of the component housing recess 20 are connected to the first to the first through the connecting material 30. The fourth conductive blocks 14 to 17 are stacked. At the same time, the solder ball 9 is placed on the solder ball connecting electrode pads 23a and 23b via the connecting material 31.

その後に、マザーボード２１と回路基板１を加熱雰囲気に入れ、半田ボール９と接続材３１を例えば２２０℃〜２４０℃で溶融し、設定時間経過後に冷却する。これにより、回路基板１側の第１〜第４の導電性ブロック１４〜１７のそれぞれをマザーボード２１側の第１〜第４のブロック接続用電極パッド２６〜２９に個別に電気的に接続する。同時に、回路基板１上の複数の半田ボール９をマザーボード２１上の半田ボール接続用電極パッド２３ａ、２３ｂに個別に電気的に接続する。これにより、半導体装置の製造工程のうち上記構造のＦＣＢＧＡパッケージをマザーボード２１に取り付ける処理が終了する。   Thereafter, the mother board 21 and the circuit board 1 are placed in a heating atmosphere, and the solder balls 9 and the connecting material 31 are melted at, for example, 220 ° C. to 240 ° C. and cooled after a set time has elapsed. Thus, the first to fourth conductive blocks 14 to 17 on the circuit board 1 side are individually electrically connected to the first to fourth block connection electrode pads 26 to 29 on the mother board 21 side. At the same time, the plurality of solder balls 9 on the circuit board 1 are individually electrically connected to the solder ball connection electrode pads 23 a and 23 b on the mother board 21. Thereby, the process of attaching the FCBGA package having the above structure to the mother board 21 in the manufacturing process of the semiconductor device is completed.

ところで、図６（ａ）に示すように、例えば第２のコンデンサ６の第１の電極６ａと第２の電極６ｂは、それぞれ半田等の接続材７を介して第２の部品用電極パッド１ｂ２と第３の部品用電極パッド１ｂ３に接続される。しかし、図６（ｂ）に示すように、第２、第３の部品用電極パッド１ｂ２、１ｂ３上の接続材７の量が異なる原因などにより、図６（ｃ）に示すように、例えば第２のコンデンサ６の第２の電極６ｂが第３の部品用パッド１ｂ３から離れることがある。この現象は、マンハッタン現象と呼ばれる。 By the way, as shown in FIG. 6A, for example, the first electrode 6a and the second electrode 6b of the second capacitor 6 are respectively connected to the second component electrode pad 1b via a connecting material 7 such as solder. 2 and the third component electrode pad 1b 3 are connected. However, as shown in FIG. 6 (b), as shown in FIG. 6 (c), for example, the amount of the connecting material 7 on the second and third component electrode pads 1b2, 1b3 is different. for example, the second electrode 6b of the second capacitor 6 is sometimes separated from the third component pads 1b 3. This phenomenon is called the Manhattan phenomenon.

マンハッタン現象は、コンデンサのような受動部品等の実装時に発生する一般的に知られている不具合であり、リフロー炉での加熱時に、受動部品が立ち上がる現象である。これは、ハンダペースト量の過剰・不足、バラツキ、加熱のアンバランス、実装ズレなどが原因となり、溶融ハンダの表面張力が左右で差があると発生するメカニズムである。   The Manhattan phenomenon is a generally known defect that occurs when a passive component such as a capacitor is mounted, and the passive component rises when heated in a reflow furnace. This is a mechanism that occurs when there is a difference in the surface tension of molten solder between right and left due to excessive or insufficient solder paste amount, variation, heating imbalance, mounting displacement, and the like.

これに対し、本実施形態では、図６（ｄ）に示すように、リフロー加熱時に、例えば、第２のコンデンサ６の第１の電極６ａを第２の導電性ブロック１５の凸部１５ｃにより押さえ込んでいる。これと同時に、第２のコンデンサ６の第４の電極６ｄを第３の導電性ブロック１６の凸部１６ｄにより抑え込んでいる。このため、リフロー加熱時のマンハッタン現象の発生が防止される。   On the other hand, in this embodiment, as shown in FIG. 6D, during reflow heating, for example, the first electrode 6a of the second capacitor 6 is pressed by the convex portion 15c of the second conductive block 15. It is out. At the same time, the fourth electrode 6 d of the second capacitor 6 is suppressed by the convex portion 16 d of the third conductive block 16. For this reason, generation | occurrence | production of the Manhattan phenomenon at the time of reflow heating is prevented.

ところで、ＦＣＢＧＡパッケージなどの従来の半導体パッケージでは、半導体チップから側方に離れた領域で導電性パッドと半田と内部配線を介して給電する構造となっている。このため、配線抵抗が高くなり、電源ドロップによる電圧低下により、デバイスに誤動作を生させるおそれがある。   By the way, a conventional semiconductor package such as an FCBGA package has a structure in which power is supplied via a conductive pad, solder, and internal wiring in a region laterally away from the semiconductor chip. For this reason, the wiring resistance becomes high, and there is a possibility that the device malfunctions due to a voltage drop due to a power supply drop.

これに対し、本実施形態では、図３（ｂ）に示したように、マザーボード２１の電源電圧用配線層２２ａの電源電圧Ｖは、厚さ方向の短い経路を含む電源線路を通って半導体チップ２の電極パッド２ａに供給される。即ち、電源線路は、電源電圧用配線層２２ａから電源電圧用ビア２５ａ〜２５ｄ、ブロック接続用電極パッド２６〜２９、導電性ブロック１４〜１７、コンデンサ５、６、部品用電極パッド１ｂ、ビア１ｖ等を通って半導体チップ２に至る短い経路である。また、電源経路は、コンデンサ５、６を介さずに導電性ブロ
ック１４〜１７から部品用電極パッド１ｂ、ビア１ｖ等を介して半導体チップ２に達する経路も含み、さらに、半田バンプ９等を介して半導体チップ２に達する別系統の経路も含んでいる。 On the other hand, in the present embodiment, as shown in FIG. 3B, the power supply voltage V of the power supply voltage wiring layer 22a of the mother board 21 passes through the power supply line including a short path in the thickness direction and is a semiconductor chip. 2 is supplied to the second electrode pad 2a. That is, the power supply lines are connected from the power supply voltage wiring layer 22a to the power supply voltage vias 25a to 25d, the block connection electrode pads 26 to 29, the conductive blocks 14 to 17, the capacitors 5 and 6, the component electrode pads 1b, and the vias 1v. This is a short path to the semiconductor chip 2 through the like. The power supply path also includes a path from the conductive blocks 14 to 17 to the semiconductor chip 2 via the component electrode pads 1b, vias 1v, etc. without passing through the capacitors 5, 6, and further via the solder bumps 9 etc. In addition, a path of another system reaching the semiconductor chip 2 is also included.

従って、マザーボード２１内の電源電圧Ｖを第１〜第４の導電性ブロック１４〜１７を通して最も短い経路で回路基板１のコンデンサ５、６と内部の配線層１ｅに電源電圧Ｖを供給できる。しかも、第１〜第４の導電性ブロック１４〜１７は、回路基板１内のビア１ｖ、配線層１ｅより幅が広く、太い形状を有し、低抵抗で形成されている。さらに、第１〜第４の導電性ブロック１４〜１７に接続される電源用の第１〜第４のブロック接続用電極パッド２６〜２９のそれぞれは、マザーボード２１内の複数の電源電圧用ビア２５ａ〜２５ｄにより電源電圧用配線層２２ａに接続され、接続抵抗が低くなっている。従って、半導体チップ２とコンデンサ５、６に電源電圧Ｖを低抵抗で印加することができる。   Therefore, the power supply voltage V in the mother board 21 can be supplied to the capacitors 5 and 6 of the circuit board 1 and the internal wiring layer 1e through the shortest path through the first to fourth conductive blocks 14 to 17. In addition, the first to fourth conductive blocks 14 to 17 are wider and wider than the via 1v and the wiring layer 1e in the circuit board 1, and are formed with low resistance. Further, each of the first to fourth block connection electrode pads 26 to 29 for power supply connected to the first to fourth conductive blocks 14 to 17 includes a plurality of power supply voltage vias 25 a in the mother board 21. ˜25d is connected to the power supply voltage wiring layer 22a, and the connection resistance is low. Therefore, the power supply voltage V can be applied to the semiconductor chip 2 and the capacitors 5 and 6 with a low resistance.

換言すれば、回路基板１とマザーボード２１とコンデンサ５、６の電極５ａ〜５ｄ、６ａ〜６ｄを第１〜第４の導電性ブロック１４〜１７を介して接続することで新たな電源線路を確保している。これにより、マザーボード２１側の電源用配線層２２ａから半導体チップ２までの電源線路を短縮し、且つ第１〜第４の導電性ブロック１４〜１７とコンデンサ５、６の電極５ｂ、５ｃ、６ａ、６ｄの体積が増える。このように体積抵抗率を低減すると、従来構造に比べ、マザーボード２１側から電力供給する際の電力損失を低減し、使用電力を削減することが可能となる。なお、図３（ｂ）では、第１〜第４の導電性ブロック１４〜１７を通る電源系統の他に、半田ボール９を通る電源系統も形成されているので、第１、第２のコンデンサ５、６を通さない電源を供給する電源経路として使用されてもよい。   In other words, a new power supply line is secured by connecting the circuit board 1, the motherboard 21, and the electrodes 5 a to 5 d and 6 a to 6 d of the capacitors 5 and 6 through the first to fourth conductive blocks 14 to 17. doing. As a result, the power supply line from the power supply wiring layer 22a on the mother board 21 side to the semiconductor chip 2 is shortened, and the first to fourth conductive blocks 14-17 and the electrodes 5b, 5c, 6a of the capacitors 5, 6 are provided. The volume of 6d increases. When the volume resistivity is reduced in this way, it is possible to reduce power loss when supplying power from the mother board 21 side and to reduce power consumption compared to the conventional structure. In FIG. 3B, in addition to the power supply system passing through the first to fourth conductive blocks 14-17, a power supply system passing through the solder balls 9 is also formed, so that the first and second capacitors It may be used as a power supply path for supplying power that does not pass through 5 and 6.

コンデンサ５、６において接地される電極５ａ、５ｄ、６ｂ、６ｃに対しては、第１〜第４の導電性ブロック１４〜１７に形成されるΓ字状の溝１４ａ、１５ａ、１５ｂ、１６ａ、１６ｂ、１７ａの内面に凹凸の加工を施し、コンデンサ５、６との間に隙間を設け非接触とする。これにより、電極に印加する接地と電源電圧の極性を選択することができる。なお、第１〜第４の導電性ブロック１４〜１７に接続される電子部品はコンデンサ５、６に限られるものではない。   For the electrodes 5a, 5d, 6b, 6c grounded in the capacitors 5, 6, Γ-shaped grooves 14a, 15a, 15b, 16a formed in the first to fourth conductive blocks 14-17, The inner surfaces of 16b and 17a are processed to have unevenness, and a gap is provided between the capacitors 5 and 6 so as to be non-contact. Thereby, the polarity of the ground and the power supply voltage applied to the electrodes can be selected. The electronic components connected to the first to fourth conductive blocks 14 to 17 are not limited to the capacitors 5 and 6.

実使用動作時に生じる半導体チップ２の発熱に対し、従来は、熱伝導材を介し放熱板１３をメインとした放熱を行っていた。これに対し、本実施形態によれば、放熱板１３の他、上記のように、回路基板１の半導体チップ２を搭載する領域の反対側の領域にコンデンサ５、６の電極５ｂ、５ｃ、６ａ、６ｄと導電性ブロック１４〜１７を介してマザーボード２１に接続している。このため、半導体チップ２の熱は、第１〜第４の導電性ブロック１４〜１７等を通してマザーボード２１側に伝搬して放熱されるので、半導体チップ２の冷却性能を高めることが可能となる。   Conventionally, the heat radiation of the semiconductor chip 2 generated during the actual use operation has been radiated mainly using the heat radiation plate 13 via a heat conductive material. On the other hand, according to the present embodiment, in addition to the heat radiating plate 13, as described above, the electrodes 5b, 5c, 6a of the capacitors 5, 6 are provided in the region opposite to the region where the semiconductor chip 2 is mounted on the circuit board 1. , 6d and the conductive blocks 14 to 17 are connected to the mother board 21. For this reason, since the heat of the semiconductor chip 2 propagates to the mother board 21 side through the first to fourth conductive blocks 14 to 17 and is radiated, the cooling performance of the semiconductor chip 2 can be improved.

以上のように、電源ノイズ対策用の第１、第２のコンデンサ５、６等の受動部品に第１〜第４の導電性ブロック１４〜１７を接続している。さらに、回路基板１とマザーボード２１に配置される電源電圧供給用の電極パッド１ｂ１〜１ｂ５、２６〜２９を互いに接続している。これにより、電力供給時の抵抗、電力の損失を低減し、さらに放熱性を向上し、スイッチングノイズ対策用の部品を複数搭載し、部品実装時のマンハッタン現象を防止することができ、半導体パッケージの信頼性を向上することができる、 As described above, the first to fourth conductive blocks 14 to 17 are connected to passive components such as the first and second capacitors 5 and 6 for power supply noise countermeasures. Furthermore, power supply voltage supply electrode pads 1b 1 to 1b 5 and 26 to 29 arranged on the circuit board 1 and the mother board 21 are connected to each other. This reduces resistance and power loss during power supply, further improves heat dissipation, mounts multiple switching noise countermeasure components, and prevents Manhattan phenomenon when mounting components. Can improve reliability,

図７（ａ）、（ｂ）は、第１、第２のコンデンサ５、６を必要に応じて複数積層して搭載する構造を示している。この場合、第１〜第４の導電性ブロック１４〜１７の体積抵抗率とのトレードオフになるが、第１、第２のコンデンサ５、６の容量を変えることができる。これに対し、第１〜第４の導電性ブロック１４〜１７を無くして回路基板１にコンデ
ンサ５、６を重ねようとすると、第１、第２のコンデンサ５、６の上面は電極５ａ〜５ｄ、６ａ〜６ｄの凹凸などで不安定である。このためリフロー時の振動や温風により、重ねた第１のコンデンサ５や第２のコンデンサ６が回路基板１表面の保護絶縁膜１０上に脱落してしまう。しかし、本実施形態の変形例では、上記のように、第１、第２のコンデンサ５、６を第１〜第４の導電性ブロック１４〜１７により両側から支える構造となるため、脱落することなく安定した搭載が可能となる。 FIGS. 7A and 7B show a structure in which a plurality of first and second capacitors 5 and 6 are stacked as necessary. In this case, although it becomes a trade-off with the volume resistivity of the 1st-4th electroconductive blocks 14-17, the capacity | capacitance of the 1st, 2nd capacitor | condensers 5 and 6 can be changed. On the other hand, when the first to fourth conductive blocks 14 to 17 are eliminated and the capacitors 5 and 6 are stacked on the circuit board 1, the upper surfaces of the first and second capacitors 5 and 6 are exposed to the electrodes 5a to 5d. , 6a to 6d are unstable. For this reason, the overlapped first capacitor 5 and second capacitor 6 fall off on the protective insulating film 10 on the surface of the circuit board 1 due to vibration and warm air during reflow. However, in the modification of the present embodiment, as described above, the first and second capacitors 5 and 6 are supported from both sides by the first to fourth conductive blocks 14 to 17, so that they fall off. And stable mounting is possible.

第１〜第４の導電性ブロック１４〜１７の取り付けは、次のような方法で行うことも可能である。例えば、図８（ａ）に示すように、予め、回路基板１側に半田ボール９を接続し、部品用電極パッド１ｂ１〜１ｂ５の上に半田ペースト、半田などの接続材７を形成する。また、マザーボード２１側では、第１〜第４の導電性ブロック１４〜１７の溝１４ａ、１５ａ、１５ｂ、１６ａ、１６ｂ、１７ａに第１、第２のコンデンサ５、６を接続する。さらに、第１〜第４の導電性ブロック１４〜１７のうちコンデンサ５，６の取り付けと反対側の端面を第１〜第４のブロック接続用電極パッド２６〜２９に接続しておく。その他は、上記と同様な構造とする。そして、最終的に、回路基板１をマザーボード２１上に搭載し、リフローにより加熱し実装する。 The first to fourth conductive blocks 14 to 17 can be attached by the following method. For example, as shown in FIG. 8A, solder balls 9 are connected in advance to the circuit board 1 side, and a connecting material 7 such as solder paste or solder is formed on the component electrode pads 1b 1 to 1b 5. . On the mother board 21 side, the first and second capacitors 5 and 6 are connected to the grooves 14a, 15a, 15b, 16a, 16b, and 17a of the first to fourth conductive blocks 14 to 17, respectively. Further, the end surfaces of the first to fourth conductive blocks 14 to 17 opposite to the attachment of the capacitors 5 and 6 are connected to the first to fourth block connection electrode pads 26 to 29. The other structure is the same as above. Finally, the circuit board 1 is mounted on the mother board 21 and is heated and mounted by reflow.

この接続方法は、図８（ｂ）に示すように、溝１４ａ、１５ａ、１５ｂ、１６ａ、１６ｂ、１７ａ内に複数の第１のコンデンサ５や複数の第２のコンデンサ６を積層して接続する構造でも採用されてもよい。図８（ｂ）に示すように、第１〜第４の導電性ブロック１４〜１７を予めマザーボード２１に接続しておく方法では、第１〜第４の導電性ブロック１４〜１７のうち回路基板１に対向する端面に半田ペースト、半田などの接続材３３を接続しもよい。   In this connection method, as shown in FIG. 8B, a plurality of first capacitors 5 and a plurality of second capacitors 6 are stacked and connected in the grooves 14a, 15a, 15b, 16a, 16b, and 17a. The structure may also be adopted. As shown in FIG. 8B, in the method in which the first to fourth conductive blocks 14 to 17 are connected to the mother board 21 in advance, the circuit board of the first to fourth conductive blocks 14 to 17 is used. 1 may be connected to a connecting material 33 such as solder paste or solder.

ところで、上記の第１〜第４の導電性ブロック１４〜１７が存在せず、回路基板１に半導体チップ２がフリップチップ実装され、放熱板１３にて封止される従来のＦＣＢＧＡパッケージでは次のような課題が存在する。   By the way, in the conventional FCBGA package in which the above-described first to fourth conductive blocks 14 to 17 do not exist and the semiconductor chip 2 is flip-chip mounted on the circuit board 1 and sealed with the heat sink 13, There are such challenges.

回路基板１に半導体チップ２がフリップチップ実装され、放熱材１３により封止されたＦＣＢＧＡパッケージを実際に使用する環境では温度変化が生じる。このため、実使用時の温度変化で、電極パッド１ａ、２ａと半田バンプ３のような接合・接着材料間の熱膨張差により、マザーボード２１の部品収納用凹部２０等の隙間のある箇所で回路基板１に複雑なうねりが発生することがある。これに追従して放熱板１３、半導体チップ２もうねるようになり、このうねりが繰り返されると、ストレスが加わって回路基板１等にクラックが発生する要因となる。この結果、回路基板１の内部の配線１ｅ、１ｇを断線させたり、半導体チップ２や半田バンプ３の接合部、また、半導体チップ２とマザーボード２１を接続する半田ボール９にクラックを発生させたりすることがある。これにより、ＦＣＢＧＡパッケージの信頼性および二次実装信頼性を低下させてしまう。さらに、うねりの力により受動部品、即ちコンデンサ５、６にもクラックを発生させてしまうおそれがある。   In an environment where the FCBGA package in which the semiconductor chip 2 is flip-chip mounted on the circuit board 1 and sealed with the heat dissipation material 13 is actually used, a temperature change occurs. For this reason, due to a temperature change during actual use, a circuit is formed at a location where there is a gap such as the component housing recess 20 of the motherboard 21 due to a difference in thermal expansion between the bonding / adhesive material such as the electrode pads 1a, 2a and the solder bump 3. A complicated undulation may occur in the substrate 1. Following this, the heat radiating plate 13 and the semiconductor chip 2 are twisted, and if this undulation is repeated, stress is applied to cause cracks in the circuit board 1 and the like. As a result, the wirings 1e and 1g inside the circuit board 1 are disconnected, or cracks are generated in the joints between the semiconductor chip 2 and the solder bumps 3 and the solder balls 9 connecting the semiconductor chip 2 and the mother board 21. Sometimes. As a result, the reliability and the secondary mounting reliability of the FCBGA package are lowered. Furthermore, there is a possibility that the passive component, that is, the capacitors 5 and 6 may be cracked by the swell force.

これに対し、本実施形態の半導体装置では、回路基板１とマザーボード２１の間に介在される導電材である第１〜第４の導電性ブロック１４〜１７が基板補強の役割を果たし、回路基板１のうねりを抑えることができるため、ストレス負荷を軽減し信頼性を向上させることができる。しかも、第１〜第４の導電性ブロック１４〜１７は、互いに間隔をおいて配置されるため、回路基板１から第１〜第４の導電性ブロック１４〜１７に加わるストレスを横方向に逃がして回路基板１への影響を低減することができる。   On the other hand, in the semiconductor device of this embodiment, the first to fourth conductive blocks 14 to 17 that are conductive materials interposed between the circuit board 1 and the mother board 21 serve to reinforce the circuit board. Since the swell of 1 can be suppressed, the stress load can be reduced and the reliability can be improved. In addition, since the first to fourth conductive blocks 14 to 17 are arranged at intervals, the stress applied to the first to fourth conductive blocks 14 to 17 from the circuit board 1 is released in the lateral direction. Thus, the influence on the circuit board 1 can be reduced.

なお、上記の第１〜第４の導電性ブロック１４〜１７の取り付けは、半導体チップの近傍直下にコンデンサ等の部品を配置し、マザーボード側から電源供給する構造であれば適用が可能である。   The first to fourth conductive blocks 14 to 17 can be attached as long as they have a structure in which a component such as a capacitor is arranged immediately below the semiconductor chip and power is supplied from the motherboard side.

ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈され、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解される。   All examples and conditional expressions given here are intended to help the reader understand the inventions and concepts that have contributed to the promotion of technology, such examples and It is interpreted without being limited to the conditions, and the organization of such examples in the specification is not related to showing the superiority or inferiority of the present invention. While embodiments of the present invention have been described in detail, it will be understood that various changes, substitutions and variations can be made thereto without departing from the spirit and scope of the invention.

次に、本発明の実施形態について付記する。
（付記１）第１基板と、前記第１基板の第１領域に取り付けられた半導体素子と、前記第１基板のうち前記第１領域と反対側の第２領域に形成された第１電極パッドと、前記第１電極パッドに接続された第１受動部品と、前記第１受動部品の少なくとも一部を覆い、前記第１受動部品の電極と接続する第１接続部を有する第１溝を含む導電性ブロックと、表面に形成された凹部の底面上で前記導電性ブロックに接続され、かつ、電源に接続された第２電極パッドを含む第２基板と、を有する半導体装置。
（付記２）前記導電性ブロックは、前記第１基板の前記第２領域に形成された第３電極パッドに接続されることを特徴とする付記１に記載の半導体装置。
（付記３）前記導電性ブロックの前記第１溝内の前記第１接続部は、前記第１溝の内側で突出していることを特徴とする付記１又は付記２に記載の半導体装置。
（付記４）前記第１基板のうち前記第２領域の周囲に形成された第４電極パッドと、前記第４電極パッドに接続された導電性接続材と、前記第２基板の前記凹部の周囲に形成され、前記導電性接続材に接続された第５電極パッドと、を有することを特徴とする付記１乃至付記３のいずれか１つに記載の半導体装置。
（付記５）前記導電性ブロックは、前記導電性接続材より高く形成されることを特徴とする付記４に記載の波動対装置。
（付記６）前記第１基板の前記２領域に形成された第６電極パッドと、前記第６電極パッドに接続された第２受動部品と、前記導電性ブロックに形成され、前記第２受動部品の少なくとも一部を覆い、前記第２受動部品の電極に接続される第２接続部を有する第２溝と、を有することを特徴とする付記１乃至付記５のいずれか１つに記載の半導体装置。
（付記７）前記第１受動部品と第２受動部品の少なくとも一方は複数個重ねて電気的に接続されることを特徴とする付記１乃至付記６のいずれか１つに記載の半導体装置。
（付記８）半導体素子が取り付けられた第１領域と反対側の第２領域に形成された第１電極パッドに接続された電極を有する第１受動部品の少なくとも一部を覆う溝と、前記溝内に前記第１受動部品の前記電極に接続する接続部が形成された導電性ブロックと、を有する第１基板を形成し、前記第１基板と前記導電性ブロックを第２基板の一面に対向し、前記第２基板の前記一面側に形成された凹部の底部に形成され、かつ電源に接続される第２電極パッドに前記第１基板上の前記導電性ブロックを接続する、工程を有する半導体装置の製造方法。
（付記９）半導体素子が取り付けられた第１領域と反対側の第２領域に形成された第１電極パッドを有する第１基板を形成し、一面に形成された凹部の底面の上の第２電極パッドに接続された導電性ブロックと、前記導電性ブロックのうち前記第２電極パッドとの接続面と反対側の面に形成された溝内の接続部に電極を接続した受動部品と、を有する第２基板を形成し、前記第２基板と前記導電性ブロックと前記受動部品を第１基板の前記第２領域に対向し、前記受動部品の前記電極を前記第１基板の前記第１電極パッドに接続する工程を有する半導体装置の製造方法。
（付記１０）前記導電性ブロックを前記第１基板の第３電極パッドに接続する工程を有することを特徴とする付記８又は付記９に記載の半導体装置の製造方法。 Next, an embodiment of the present invention will be additionally described.
(Additional remark 1) The 1st board | substrate, the semiconductor element attached to the 1st area | region of the said 1st board | substrate, and the 1st electrode pad formed in the 2nd area | region on the opposite side to the said 1st area | region among the said 1st board | substrates. And a first passive component connected to the first electrode pad, and a first groove having a first connection portion that covers at least a part of the first passive component and is connected to the electrode of the first passive component. A semiconductor device comprising: a conductive block; and a second substrate including a second electrode pad connected to the conductive block on a bottom surface of a recess formed on the surface and connected to a power source.
(Supplementary note 2) The semiconductor device according to supplementary note 1, wherein the conductive block is connected to a third electrode pad formed in the second region of the first substrate.
(Supplementary note 3) The semiconductor device according to Supplementary note 1 or 2, wherein the first connection portion in the first groove of the conductive block protrudes inside the first groove.
(Additional remark 4) The 4th electrode pad formed in the circumference | surroundings of the said 2nd area | region among the said 1st board | substrates, the electroconductive connection material connected to the said 4th electrode pad, The circumference | surroundings of the said recessed part of the said 2nd board | substrate 5. The semiconductor device according to claim 1, further comprising: a fifth electrode pad connected to the conductive connecting material.
(Additional remark 5) The said conductive block is formed higher than the said conductive connection material, The wave pair apparatus of Additional remark 4 characterized by the above-mentioned.
(Supplementary note 6) A sixth electrode pad formed in the two regions of the first substrate, a second passive component connected to the sixth electrode pad, and the second passive component formed in the conductive block And a second groove having a second connection portion connected to the electrode of the second passive component, and the semiconductor according to any one of appendix 1 to appendix 5, apparatus.
(Supplementary note 7) The semiconductor device according to any one of supplementary notes 1 to 6, wherein at least one of the first passive component and the second passive component is overlapped and electrically connected.
(Appendix 8) A groove that covers at least a part of a first passive component having an electrode connected to a first electrode pad formed in a second region opposite to the first region to which the semiconductor element is attached, and the groove A first substrate having a conductive block having a connection portion connected to the electrode of the first passive component is formed therein, and the first substrate and the conductive block are opposed to one surface of the second substrate. And a step of connecting the conductive block on the first substrate to a second electrode pad formed on the bottom of the recess formed on the one surface side of the second substrate and connected to a power source. Device manufacturing method.
(Supplementary Note 9) A first substrate having a first electrode pad formed in a second region opposite to the first region to which the semiconductor element is attached is formed, and a second on the bottom surface of the recess formed on one surface. A conductive block connected to the electrode pad, and a passive component having an electrode connected to a connection portion in a groove formed on the surface of the conductive block opposite to the connection surface to the second electrode pad. A second substrate having the second substrate, the conductive block, and the passive component facing the second region of the first substrate, and the electrode of the passive component being the first electrode of the first substrate. A method for manufacturing a semiconductor device, comprising a step of connecting to a pad.
(Additional remark 10) The manufacturing method of the semiconductor device of Additional remark 8 or Additional remark 9 which has the process of connecting the said electroconductive block to the 3rd electrode pad of the said 1st board | substrate.

１ 回路基板
１ｂ、１ｂ１〜１ｂ５ 部品用電極パッド
２ 半導体チップ
３ 半田バンプ
４ アンダーフィル樹脂
５、６ コンデンサ
９ 半田ボール
１０ 保護絶縁膜
１１ 熱伝導材
１２ 熱硬化型接着材
１３ 放熱板
１４〜１７ 導電性ブロック
２０ 凹部
２１ マザーボード
２２ａ 電源電圧用配線層
２２ｂ 接地用配線層
２３ａ、２３ｂ 半田ボール接続用電極パッド
２４ａ 電源電圧用ビア
２４ｂ 接地用ビア
２５ａ〜２５ｄ 電源電圧用ビア
２６〜２９ ブロック接続用電極パッド 1 circuit board 1b, 1b 1 ~1b 5 parts electrode pads 2 the semiconductor chip 3 solder bump 4 underfill resin 5,6 capacitor 9 solder balls 10 protective insulating film 11 thermally conductive material 12 thermosetting adhesive material 13 radiator plate 14 17 Conductive block 20 Recess 21 Mother board 22a Power supply voltage wiring layer 22b Grounding wiring layers 23a, 23b Solder ball connection electrode pads 24a Power supply voltage vias 24b Grounding vias 25a-25d Power supply voltage vias 26-29 For block connection Electrode pad

Claims (5)

第１基板と、
前記第１基板の第１領域に取り付けられた半導体素子と、
前記第１基板のうち前記第１領域と反対側の第２領域に形成された第１電極パッドと、
前記第１電極パッドに接続された第１受動部品と、
前記第１受動部品の少なくとも一部を覆い、前記第１受動部品の電極と接続する第１接続部を有する第１溝を含む導電性ブロックと、
表面に形成された凹部の底面上で前記導電性ブロックに接続され、かつ、電源に接続された第２電極パッドを含む第２基板と、
を有する半導体装置。 A first substrate;
A semiconductor element attached to the first region of the first substrate;
A first electrode pad formed in a second region of the first substrate opposite to the first region;
A first passive component connected to the first electrode pad;
A conductive block including a first groove that covers at least a portion of the first passive component and has a first connection portion connected to an electrode of the first passive component;
A second substrate connected to the conductive block on the bottom surface of the recess formed on the surface and including a second electrode pad connected to a power source;
A semiconductor device. 前記導電性ブロックは、前記第１基板の前記第２領域に形成された第３電極パッドに接続されることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the conductive block is connected to a third electrode pad formed in the second region of the first substrate. 前記第１基板のうち前記第２領域の周囲に形成された第４電極パッドと、
前記第４電極パッドに接続された導電性接続材と、
前記第２基板の前記凹部の周囲に形成され、前記導電性接続材に接続された第５電極パッドと、
を有することを特徴とする請求項１又は請求項２に記載の半導体装置。 A fourth electrode pad formed around the second region of the first substrate;
A conductive connecting material connected to the fourth electrode pad;
A fifth electrode pad formed around the recess of the second substrate and connected to the conductive connecting material;
The semiconductor device according to claim 1, further comprising: 半導体素子が取り付けられた第１領域と反対側の第２領域に形成された第１電極パッドに接続された電極を有する第１受動部品の少なくとも一部を覆う溝と、前記溝内に前記第１受動部品の前記電極に接続する接続部が形成された導電性ブロックと、を有する第１基板を形成し、
前記第１基板と前記導電性ブロックを第２基板の一面に対向し、
前記第２基板の前記一面側に形成された凹部の底部に形成され、かつ電源に接続される第２電極パッドに前記第１基板上の前記導電性ブロックを接続する、
工程を有する半導体装置の製造方法。 A groove covering at least a part of a first passive component having an electrode connected to a first electrode pad formed in a second region opposite to the first region to which the semiconductor element is attached; Forming a first substrate having a conductive block having a connection portion connected to the electrode of one passive component;
The first substrate and the conductive block are opposed to one surface of a second substrate,
Connecting the conductive block on the first substrate to a second electrode pad formed at the bottom of a recess formed on the one surface side of the second substrate and connected to a power source;
A method of manufacturing a semiconductor device having a process. 半導体素子が取り付けられた第１領域と反対側の第２領域に形成された第１電極パッドを有する第１基板を形成し、
一面に形成された凹部の底面の上の第２電極パッドに接続された導電性ブロックと、前記導電性ブロックのうち前記第２電極パッドとの接続面と反対側の面に形成された溝内の接続部に電極を接続した受動部品と、を有する第２基板を形成し、
前記第２基板と前記導電性ブロックと前記受動部品を第１基板の前記第２領域に対向し、
前記受動部品の前記電極を前記第１基板の前記第１電極パッドに接続する、
工程を有する半導体装置の製造方法。 Forming a first substrate having a first electrode pad formed in a second region opposite to the first region to which the semiconductor element is attached;
A conductive block connected to the second electrode pad on the bottom surface of the recess formed on one surface, and a groove formed on a surface of the conductive block opposite to the connection surface with the second electrode pad. Forming a second substrate having a passive component having an electrode connected to the connecting portion of
The second substrate, the conductive block, and the passive component are opposed to the second region of the first substrate,
Connecting the electrode of the passive component to the first electrode pad of the first substrate;
A method of manufacturing a semiconductor device having a process.
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