JP2016029677A - Semiconductor device and method for manufacturing the same - Google Patents
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Abstract
Description
本発明は、半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.
電子機器の小型化、多機能化に伴って、回路集積度の高い小型のパッケージ技術の必要性が増大しつつある。また、チップ及び基板は薄くなる傾向にあり、パッケージの上にパッケージを接続するような様々なパッケージ構造が採用されている。 With the downsizing and multi-functionalization of electronic devices, the need for a small package technology with a high degree of circuit integration is increasing. Further, the chip and the substrate tend to be thin, and various package structures are employed in which the package is connected on the package.
現在、サーバやス−パーコンピュータ向けの品種として、FCBGA(Flip Chip-Ball Grid Array)パッケージが製品化されている。FCBGAパッケージは、半田バンプを介して半導体チップを基板に接続するとともに、基板の底面にボール状の例えば金属バンプを一定の間隔で格子状に並べて外部端子とした構造を有している。そのような構造を有するFCBGAパッケージは、マザーボードに搭載され、デバイスを動作させるための電力はマザーボード側から金属バンプを介してFCBGAパッケージ側へ給電される。 Currently, FCBGA (Flip Chip-Ball Grid Array) packages have been commercialized as products for servers and supercomputers. The FCBGA package has a structure in which a semiconductor chip is connected to a substrate through solder bumps, and ball-shaped metal bumps, for example, are arranged on the bottom surface of the substrate in a grid pattern at regular intervals to serve as external terminals. The FCBGA package having such a structure is mounted on the motherboard, and power for operating the device is supplied from the motherboard side to the FCBGA package side through metal bumps.
基板主面上の半導体素子に電源を供給するため、電源用導体層を基板裏面から外周部を沿うようにして基板主面まで形成し、基板裏面で電源用導体層に電源ピンを接続することにより、電源ピンから基板主面側に電力を供給する構造が知られている。この電源用導体層は、電源用配線であり、基板の外周部でコ字状の絶縁性補強材により覆われている。また、その絶縁性補強材の上にコンデンサ等の電子部品が搭載され、絶縁性補強材の中に形成したビアを介して電子部品が電源用導体層に電気的に接続されている。 In order to supply power to the semiconductor elements on the main surface of the substrate, a power source conductor layer is formed from the back surface of the substrate along the outer periphery to the main surface of the substrate, and power pins are connected to the power source conductor layer on the back surface of the substrate. Thus, a structure for supplying power from the power supply pins to the main surface of the substrate is known. This power supply conductor layer is a power supply wiring, and is covered with a U-shaped insulating reinforcing material on the outer periphery of the substrate. In addition, an electronic component such as a capacitor is mounted on the insulating reinforcing material, and the electronic component is electrically connected to the power supply conductor layer through a via formed in the insulating reinforcing material.
また、BGA型LSIが実装された第1回路基板を金属芯回路基板上に搭載する構造を有する電子部品装置が知られている。金属芯回路基板は、多層基板の内層に金属芯を設けた金属芯入り多層プリント基板であり、その一面には金属芯内に達する凹状の回路層開放部が形成されている。凹状の回路層開放部内には、空気よりも熱伝導率の高い充填剤からなる伝熱層を介してBGA型LSIの背面が取り付けられる。これにより、BGA型LSIで発生した熱は、その背面から伝熱層と金属芯を介して外部に放熱されるようになっている。 There is also known an electronic component device having a structure in which a first circuit board on which a BGA type LSI is mounted is mounted on a metal core circuit board. The metal core circuit board is a multilayer printed board with a metal core provided with a metal core in the inner layer of the multilayer board, and a concave circuit layer opening portion reaching the metal core is formed on one surface thereof. In the concave circuit layer opening portion, the back surface of the BGA-type LSI is attached via a heat transfer layer made of a filler having a higher thermal conductivity than air. As a result, the heat generated in the BGA type LSI is radiated to the outside from the back via the heat transfer layer and the metal core.
第1回路基板は、BGA型LSIが取り付けられた面において、半田ボールを介して金属芯回路基板の表面の電極に接続される。また、第1回路基板では、BGA型LSIの配置領域と反対側の面に、コンデンサ、抵抗などのチップ部品が取り付けられる。 The first circuit board is connected to the electrode on the surface of the metal core circuit board via a solder ball on the surface on which the BGA type LSI is attached. In the first circuit board, chip parts such as a capacitor and a resistor are attached to the surface opposite to the BGA-type LSI arrangement region.
なお、コンデンサは、回路基板の上に取り付けられる他に、シリコン基板とその上の絶縁層の間に形成される構造が知られている。 In addition to the capacitor being mounted on the circuit board, a structure formed between a silicon substrate and an insulating layer thereon is known.
上記のように、電源用導体層を基板裏面から外周を沿わせて基板主面まで形成する構造では、電源供給用の配線が長くなってその抵抗が高くなり、電源ドロップによる電圧低下
によって半導体素子が誤動作するおそれがある。
As described above, in the structure in which the power supply conductor layer is formed from the back surface of the substrate to the main surface of the substrate along the outer periphery, the power supply wiring becomes long and its resistance increases, and the semiconductor element is caused by the voltage drop due to the power drop. May malfunction.
また、上記のように金属芯回路基板を介してBGA型LSIの発熱を放出する構造では、第1回路基板のうちBGA型LSIが取り付けられる側の面にのみ半田ボールが形成されている。このため、外部からBGA型LSIへの電源供給は、BGA型LSIから側方に離れた半田ボールと第1回路基板の内部配線を通して行われることになり、BGA型LSIに印加される電源電圧が低下しやすい。 Further, in the structure in which the heat generated by the BGA type LSI is released through the metal core circuit board as described above, solder balls are formed only on the surface of the first circuit board on which the BGA type LSI is attached. For this reason, external power supply to the BGA type LSI is performed through the solder balls laterally separated from the BGA type LSI and the internal wiring of the first circuit board, and the power supply voltage applied to the BGA type LSI is It tends to decline.
本発明の目的は、半導体素子と電子部品を低抵抗で電源に接続することができる半導体装置及びその製造方法を提供することにある。 An object of the present invention is to provide a semiconductor device capable of connecting a semiconductor element and an electronic component to a power source with low resistance and a method for manufacturing the same.
本実施形態の1つの観点によれば、第1基板と、前記第1基板の第1領域に取り付けられた半導体素子と、前記第1基板のうち前記第1領域と反対側の第2領域に形成された第1電極パッドと、前記第1電極パッドに接続された第1受動部品と、前記第1受動部品の少なくとも一部を覆い、前記第1受動部品の電極と接続する第1接続部を有する第1溝を含む導電性ブロックと、表面に形成された凹部の底面上で前記導電性ブロックに接続され、かつ、電源に接続された第2電極パッドを含む第2基板と、を有する半導体装置が提供される。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解されるものである。
According to one aspect of the present embodiment, the first substrate, the semiconductor element attached to the first region of the first substrate, and the second region of the first substrate opposite to the first region. The formed first electrode pad, the first passive component connected to the first electrode pad, and the first connection part that covers at least a part of the first passive component and connects to the electrode of the first passive component And a second substrate including a second electrode pad connected to the power supply block and connected to the power source on the bottom surface of the recess formed on the surface. A semiconductor device is provided.
The objects and advantages of the invention will be realized and attained by means of the elements and combinations particularly pointed out in the appended claims. It is to be understood that the foregoing general description and the following detailed description are exemplary and explanatory only and are not restrictive of the invention.
本実施形態によれば、半導体素子と電子部品を低抵抗で電源に接続することができる。 According to this embodiment, the semiconductor element and the electronic component can be connected to the power source with low resistance.
以下に、図面を参照して実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。 Embodiments will be described below with reference to the drawings. In the drawings, similar components are given the same reference numerals.
図1〜図3は、本実施形態に係る半導体装置の製造方法を示す断面図、図4、図5は、実施形態に係る半導体装置の製造工程の一部を示す斜視図である。 1 to 3 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present embodiment, and FIGS. 4 and 5 are perspective views illustrating a part of the manufacturing process of the semiconductor device according to the embodiment.
次に、図1(a)に示す構造を形成するまでの工程について説明する。
まず、絶縁基板、例えばガラスエポキシ樹脂基板の内部に配線層1e、1g、ビア1v、1u等が形成された回路基板1を用意する。回路基板1の第1面の中央の半導体チップ実装領域Aには、複数の第1の電極パッド1aが間隔をおいて形成されている。
Next, steps required until a structure shown in FIG.
First, a
次に、第1の電極パッド1aに、半田バンプ3を介して半導体チップ(半導体素子)2の電極パッド2aがフリップチップボンディングする。さらに、回路基板1と半導体チップ2と半田バンプ3の間に形成される空間に、絶縁性のアンダーフィル樹脂4、例えば熱硬化型エポキシ樹脂を充填する。なお、半導体チップ2には半導体回路が形成されている。
Next, the
回路基板1のうち半導体チップ実装領域Aの反対側の第2面の中央の受動部品実装領域Bには、後述する第1、第2のコンデンサ5、6等が接続される複数の部品用電極パッド1bが間隔をおいて縦横に形成されている。複数の部品用電極パッド1bのそれぞれの表面には接続材7が形成されている。接続材7として例えば銀錫(AgSn)、錫銀銅(SnAgCu)、錫銅(SnCu)等の半田が使用される。なお、図1〜図3の断面では、複数の部品用電極パッド1bの一例として、第1〜第5の部品用電極パッド1b1〜1b5を一方から他方に向けて順に示している。
A plurality of component electrodes to which first and
複数の部品用電極パッド1bのうち第1、第3、第4の部品用電極パッド1b1、1b3、1b4は接地電圧(G)が印加される接地電極パッドであり、第2、第5の部品用電極パッド1b2、1b5は、接地電圧と異なる電源電圧(V)が印加される電源電圧用電極パッドである。
Among the plurality of
回路基板1の第2面のうち受動部品実装領域Bの周囲には、間隔をおいて複数の第2の電極パッド1cが格子状に形成され、それらの上には活性剤8、例えばフラックスが塗布されている。また、回路基板1の第2面上には、部品用電極パッド1b、第2の電極パッド1cを露出する開口部を有する保護絶縁膜10、例えばソルダーレジスト膜が形成されている。
A plurality of
第1の電極パッド1a、第2の電極パッド1c、部品用電極パッド1bの一部に外部から印加される電源電圧は、さらに、回路基板1内に形成されたビア1v、配線層1e等を介して半導体チップ1などに印加される。また、第1の電極パッド1a、第2の電極パッド1c、部品用電極パッド1bのうち接地されるパッドは、回路基板1内のビア1u、配線層1g等を介して半導体チップ1の接地端子用の電極パッド2aなどに接続される。なお、図1〜図3等では、理解を容易にするために、配線構造を電源系の二層の配線層1e、1gで記載しているが、その他に、信号線を含む多層配線(不図示)が回路基板1内に形成されている。また、電源系の配線層1e、1g等に接続される複数のビア1v、1uの他に、信号系のビア(不図示)も形成されている。
The power supply voltage applied to the first electrode pad 1a, the
次に、図1(b)に示すように、第1の導体チップ2において、電極パッド2aが形成された面に対して反対側の背面上に板状の熱伝導材11を形成する。熱伝導材11として、例えば、アルミニウム、銀、銅等の金属膜或いは合金、半田又は高熱伝導絶縁性接着剤等を使用する。なお、熱伝導材11は、半導体チップ2を回路基板1にフリップチップ接続する前に形成してもよい。
Next, as shown in FIG. 1B, a plate-like heat
さらに、回路基板1の第1面上に、半導体チップ2とその周囲を露出する開口を有する
絶縁性の熱硬化型接着剤層12を形成する。その後に、熱硬化型接着剤層12と熱伝導剤11の上に放熱板13を接触させて載せ、熱硬化型接着剤12を介して回路基板1に取り付ける。熱硬化型接着材層12は、最終的に放熱板13が熱伝導材11に接触する厚さに形成される。放熱板13として、例えば、アルミニウム、アルミニウム合金、銅、銅合金等の金属を使用する。放熱板13の表面には凹凸状のフィンが形成されていてもよい。なお、放熱板13、熱伝導材11等の取り付け方法については上記に限定されるものではない。
Further, an insulating thermosetting
次に、図1(c)に示すように、受動部品として、例えば大きさの異なる第1、第2のコンデンサ5、6を用意する。大きい方の第1のコンデンサ5は、図4(b)の左側の斜視図に示すように、互いに離れて形成される第1〜第4の電極5a〜5dを有している。第1、第3の電極5a、5cは、第1のコンデンサ5の第1側面からその上下の面に至る領域に略コ字状に形成されている。また、第2、第4の電極5b、5dは、第1側面と反対側の第2側面からその上下の面に至る領域に略コ字状に形成されている。第1の電極5aと第4の電極5dはマイナス電極であり、第2の電極5bと第3の電極5cはプラス電極であり、プラス電極とマイナス電極は前後左右で隣合って配置される。
Next, as shown in FIG. 1C, for example, first and
また、小さい方の第2のコンデンサ6は、図4(c)の右側の斜視図に示すように、互いに離れて形成された第1〜第4の電極6a〜6dを有している。第1、第3の電極6a、6cは、第2のコンデンサ6の第1側面からその上下の面に至る領域に略コ字状に形成されている。また、第2、第4の電極6b、6dは、第1側面と反対側の第2側面からその上下の面に至る領域に略コ字状に形成されている。第1の電極6aと第4の電極6dはプラス電極であり、第2の電極6bと第3の電極6cはマイナス電極であり、プラス電極とマイナス電極は前後左右で隣り合って配置される。
The smaller
第1のコンデンサ5において、電源電圧Vが印加される第2、第3の電極5b、5cの上面側には接続材として半田(不図示)が接続されている。また、第2のコンデンサ6において、電源電圧Vが印加される第1、第4の電極6a、6dの上面側には接続材として半田(不図示)が接続されている。
In the
第1のコンデンサ5は、図4(a)に例示するように、回路基板1の受動部品実装領域Bに例えば間隔をおいて2列で複数個配置される。第2のコンデンサ6は、回路基板1の受動部品実装領域Bで2列の第1のコンデンサ5の間にそれらと間隔をおいて例えば1列で複数個配置される。
As illustrated in FIG. 4A, a plurality of
図2(a)に示すように、第1列目の第1のコンデンサ5における第1の電極5aは、接続材7を介して第1の部品用電極パッド1b1の上に置かれ、第2の電極5bは接続材7を介して第2の部品用電極パッド1b2の上に置かれる。また、第2のコンデンサ6における第1の電極6aは接続材7を介して第2の部品用電極パッド1b2の上に置かれ、第2の電極6bは接続材7を介して第3の部品用電極パッド1b3の上に置かれる。さらに、第2列目の第1のコンデンサ5における第1の電極5aは接続材7を介して第4の部品用電極パッド1b4の上に置かれ、第2の電極5bは、接続材7介して第5の部品用電極パッド1b5の上に置かれる。
As shown in FIG. 2A, the
第1のコンデンサ5の第3の電極5cは接続材7を介して電源電圧電極パッド(不図示)の上方に置かれ、第4の電極5dは接続材7介して接地電極パッド(不図示)の上方に置かれる。また、第2のコンデンサ6の第3の電極6cは接続材7介して接地電極パッド(不図示)の上方に置かれ、第4の電極6dは接続材7介して電源電圧電極パッド(不図示)の上方に置かれる。電源電圧電極パッド、接地電極パッドとして部品用電極パッド1bが使用される。
The
複数の第2の電極パッド1cのそれぞれの上方には、活性剤8を介して半田ボール(導電性接続材)9が置かれる。なお、半田ボール9は、例えば、部品用電極パッド1b上の接続材7と同じ材料から形成される。半田ボール9と第1、第2のコンデンサ6は、例えば、治具(不図示)のホールを通して回路基板1の上に配置、保持される。
A solder ball (conductive connecting material) 9 is placed above each of the plurality of
次に、図2(b)と図4、図5に示すように、回路基板1の第2面の受動部品実装領域B内で、第1のコンデンサ5と第2のコンデンサ6のそれぞれの一部に重なる第1〜第4の導電性ブロック14〜17を載置する。第1、第2の導電性ブロック14、15は、第1列目の複数の第1のコンデンサ5を挟む位置に配置される。また、第3、第4の導電性ブロック16、17は、第2列目の複数の第1のコンデンサを挟む位置に配置される。さらに、第2、第3の導電性ブロック15、16は、1列に並ぶ複数の第2のコンデンサ6を挟む位置に配置される。
Next, as shown in FIGS. 2B, 4, and 5, each of the
第1〜第4の導電性ブロック14〜17は、銅、アルミニウム等のように熱伝導性が良く、体積抵抗が低く、加工し易く、融点が半田ボール9、接続材7より高い材料から形成される。さらに、第1〜第4の導電性ブロック14〜17は、半田ボール9より高く形成され、互いに間隔をおいて配置される。なお、図4、図5において、接続材7は省略して描かれている。
The first to fourth
第1の導電性ブロック14は、図4(a)、(b)の側面側からの斜視断面図に示すように、第1列目の第1のコンデンサ5の配置方向に沿って長く、略直方体状に形成される。その下部には、第1のコンデンサ5の一側部を覆う断面Γ状の第1の溝14aが形成される。第1の溝14aの内面には、第1のコンデンサ5の第3の電極5cの上面と側面に接続される凸部14bが突出して形成され、その内面のその他の部分は第1のコンデンサ5から離れる深さに形成されている。第1の導電性ブロック14の幅の狭い下面は、第1のコンデンサ5の側方で、電源電圧Vが印加される部品用電極パッド(不図示)に接続する形状を有してもよい。また、その下面は保護絶縁膜10に接触させてもよい。
The first
第2の導電性ブロック15は、図4(c)の端面側からの斜視断面図に示すように、第1列目の第1のコンデンサ5の列と第2のコンデンサ6の列の間でそれらの長手方向に沿って配置され、略直方体状に形成されている。第2の導電性ブロック15の下部の両側部には、第1列目の第1のコンデンサ5の他側部を覆う断面Γ字状の第2の溝15aと、一列に並ぶ第2のコンデンサ6の一側部を覆う断面Γ字状の第3の溝15bが形成されている。
As shown in the perspective sectional view from the end face side of FIG. 4C, the second
第2の溝15aの内面では、第1列目の第1のコンデンサ5の第2の電極5bの上面と側面に接続される凸部15cが突出して形成され、その他の部分は第1のコンデンサ5から離れる深さに形成されている。第3の溝15bの内面では、第2のコンデンサ6の第1の電極6aの上面と側面に接続される凸部15dを有し、その他の部分は第2のコンデンサ6に接触しない深さに形成されている。第2の導電性ブロック15の下面は、第1、第2のコンデンサ5、6の間の領域で電源電圧が印加される第2の部品用電極パッド1b2に接続する形状を有している。その下面は、保護絶縁膜10にも接触する形状であってもよい。
On the inner surface of the
第3の導電性ブロック16は、図5(a)の端面側からの斜視断面図に示すように、第2のコンデンサ6の列と第2列目の第1のコンデンサ5の列の間でそれらの長手方向に沿って配置され、略直方体状に形成されている。第3の導電性ブロック16の下部の両側部には、一列に並ぶ第2のコンデンサ6の他側部を覆う断面Γ字状の第4の溝16aと、第2列目の第1のコンデンサ5の一側部を覆う断面Γ字状の第5の溝16bが形成されてい
る。
As shown in the perspective cross-sectional view from the end face side of FIG. 5A, the third
第4の溝16aの内面では、一列の第2のコンデンサ6の第4の電極6dの上面と側面に接続される凸部(不図示)が突出して形成され、その他の部分は第2のコンデンサ6から離れる深さに形成されている。第5の溝16bの内面では、第2列目の第1のコンデンサ5の第3の電極5cの上面と側面に接続される凸部16cを有し、その他の部分は第2列目の第1のコンデンサ5から離れる深さを有している。第3の導電性ブロック16の下面は、電源電圧が印加される部品用電極パッド(不図示)に接触する形状を有している。その下面は、保護絶縁膜10に接触させてもよい。
On the inner surface of the
第4の導電性ブロック17は、図5(b)の側面側からの斜視断面図に示すように、第2列目の第1のコンデンサ5の配置方向に沿って配置され、略直方体状に形成されている。第4の導電性ブロック17の下部には、第2列目の第1のコンデンサ5の他側部を覆う断面Γ字状の第6の溝17aが形成されている。第6の溝17aの内面では、第2列目の第1のコンデンサ5の第2の電極5bの上面と側面に接続される凸部17bが突出して形成され、その他の部分は第1のコンデンサ5から離れる深さに形成されている。第4の導電性ブロック17の幅の狭い下面は、電源電圧が印加される第5の部品用電極パッド1b5に接続する形状を有している。その下面は、保護絶縁膜10に接触させてもよい。
As shown in the perspective sectional view from the side of FIG. 5B, the fourth
第1〜第4の導電性ブロック14〜17において、回路基板1に対向する側の下面は、電源電圧用の部品用電極パッド1bとの接続抵抗が低くなるように、電源電圧用の部品用電極パッド1b及びその周囲の凹凸に合わせた形状を有している。また、第1〜第4の導電性ブロック14〜17のそれぞれにおいて、後述するマザーボード21に対向する側の面は、後述するブロック接続用電極パッド26〜29との接続抵抗が低くなる形状を有している。
In the first to fourth
次に、半田ボール9と第1、第2のコンデンサ5、6と第1〜第4の導電性ブロック14〜17が載置された回路基板1を例えば加熱炉に入れ、例えば220℃〜240℃の温度で加熱し、設定時間経過後に冷却する。これにより、図2(c)、図4、図5に示すように、例えば、第1のコンデンサ5の第1、第4の電極5a、5dの下端は接地電圧(G)用の第1、第4の部品用電極パッド1b1、1b4等に接続され、第2、第3の電極5b、5cの下端は電源電圧用の第2、第5の部品用電極パッド1b2、1b5等に接続される。
Next, the
また、図2(c)、図4、図5に示すように、第2のコンデンサ6の第1、第4の電極6a、6dの下端は電源電圧用の第2の部品用電極パッド1b2等に接続され、第2、第3の電極6b、6cの下端は接地電圧用の第3の部品用電極パッド1b3等に接続される。
Further, as shown in FIGS. 2C, 4 and 5, the lower ends of the first and
第1の導電性ブロック14は、図2(c)、図4(b)に示したように、第1のコンデンサ5の第3の電極5c等を介して回路基板1上の電源電圧用の部品用電極パッド1bとその内部の電源電圧用の配線層1e第に電気的に接続される。電源電圧用の配線層1eは、電源電圧用のビア1v、電源電圧用の半田バンプ3等を介して半導体チップ2内の電源配線(不図示)に接続される。
As shown in FIGS. 2C and 4B, the first
第2の導電性ブロック15は、図2(c)、図4(c)に示したように、第1のコンデンサ5の第2の電極5b、第2のコンデンサ6の第1の電極6a等を介して回路基板1上の電源電圧用の第2の部品用電極パッド1b2第に接続される。第2の部品用電極パッド1b2は、回路基板1内部の電源電圧用の配線層1e、ビア1v、電源電圧用の半田バンプ3等を介して半導体チップ2内の電源配線(不図示)に接続される。
As shown in FIGS. 2C and 4C, the second
第3の導電性ブロック16は、図2(c)、図5(a)に示したように、第2のコンデンサ6の第4の電極6d、第1のコンデンサ5の第3の電極5c等を介して回路基板1上の電源電圧用の部品電極パッド(不図示)に接続される。その部品電極パッドは、回路基板1内部の電源電圧用の配線層1e、ビア1v、電源電圧用の半田バンプ3等を介して半導体チップ2内の電源配線(不図示)に接続される。
As shown in FIGS. 2C and 5A, the third
第4の導電性ブロック17は、図2(c)、図5(b)に示したように、第1のコンデンサ5の第2の電極5b等を介して電源電圧用の第5の部品電極パッド1b5第に接続される。第5の部品用電極パッド1b5は、回路基板1内の電源電圧用の配線層1e、ビア1v、電源電圧用の半田バンプ3第を介して半導体チップ2内の電源配線(不図示)に接続される。
As shown in FIGS. 2C and 5B, the fourth
上記の第1〜第4の導電性ブロック14〜17は分離して配置される構造となっているが、これらを一体化した形状にして第1、第2のコンデンサ5、6などに接続する構造を採用してもよい。ただし、第1〜第4の導電性ブロック14〜17に異なる電圧が印加される場合には別々に形成される。
Although the first to fourth
以上のように、回路基板1の第1面に半導体チップ2をフリップチップボンディングし、その裏側の第2面に第1、第2のコンデンサ5、6と第1〜第4の導電性ブロック14〜17を接続し、さらに第2面に半田ボール9を接続している。これにより新規構造のFCBGAパッケージが完成する。このFCBGAパッケージは、図3(a)、(b)に示すように、マザーボード21の第1面側に取り付けられる。マザーボード21は、例えばガラスエポキシ樹脂等のプリント基板から形成される。
As described above, the
マザーボード1の第1面には、回路基板1上の第1、第2のコンデンサ5、6と第1〜第4の導電性ブロック14〜17を挿入する部品収納用凹部20が形成されている。部品収納用凹部20の底面には第1〜第4の導電性ブロック14〜17の各々に接続される第1〜第4のブロック接続用電極パッド26〜29が形成されている。第1〜第4のブロック接続用電極パッド26〜29は、それらに同じ電圧が印加される構造では、それらが一体化された1つの電極パッドであってもよい。
The first surface of the
マザーボード21の第1面のうち部品収納用凹部20の周囲には、回路基板1側の複数の半田ボール9に個別に接続される複数の半田ボール接続用電極パッド23a、23bが形成されている。半田ボール接続用電極パッド23a、23bの上には接続材31、例えば半田ペーストが塗布され、第1〜第4のブロック接続用電極パッド26〜29の上には接続材30として例えば半田が形成されている。なお、第1〜第4のブロック接続用電極パッド26〜29側の接続材30は、第1〜第4の導電性ブロック14〜17の表面に形成されてもよい。
A plurality of solder ball
マザーボード21内部には、表面側の半田ボール接続用電極パッド23a、23b、ブロック接続用電極パッド26〜29等に接続される複数のビアと多層配線層が形成されている。ただし、図3などでは、理解を容易にするため、マザーボード21内の多層配線層において、電源電圧を送電するための電源電圧用配線層22aと、接地電位が与えられる接地用配線層22bが一層ずつ示されている。また、配線層は、このような電源系統の他に信号系統の配線層(不図示)も形成される。
Inside the
図3では、マザーボード21内のビアとして、電源電圧用配線層22aと半田ボール接続用電極パッド23aを接続する電源電圧用ビア24aと、接地用配線層22bと半田ボール接続用電極パッド23bを接続する接地用ビア24bが示されている。さらに、第1
〜第4の導電性ブロック14〜17と電源電圧用配線層22aを接続する複数の電源電圧用ビア25a〜25dが示され、接続抵抗を低くするために第1〜第4の導電性ブロック14〜17のそれぞれに複数本接続されている。なお、第1〜第4の導電性ブロック14〜17のそれぞれに異なる値の電圧が伝送される場合には、電源電圧用配線層22aは電圧値に応じて複数の層で形成される。
In FIG. 3, as the vias in the
A plurality of power
回路基板1をマザーボード21に取り付けるため、まず、図3(a)に示すように、回路基板1上の第1〜第4の導電性ブロック14〜17をマザーボード21の部品収納用凹部20内に嵌め込む。その後に、回路基板1の位置を微調整することにより、部品収納用凹部20の底面の第1〜第4のブロック接続用電極パッド26〜29のそれぞれに、接続材30を介して第1〜第4の導電性ブロック14〜17を重ねる。これと同時に、接続材31を介して半田ボール9を半田ボール接続用電極パッド23a、23bに重ねる。
In order to attach the
その後に、マザーボード21と回路基板1を加熱雰囲気に入れ、半田ボール9と接続材31を例えば220℃〜240℃で溶融し、設定時間経過後に冷却する。これにより、回路基板1側の第1〜第4の導電性ブロック14〜17のそれぞれをマザーボード21側の第1〜第4のブロック接続用電極パッド26〜29に個別に電気的に接続する。同時に、回路基板1上の複数の半田ボール9をマザーボード21上の半田ボール接続用電極パッド23a、23bに個別に電気的に接続する。これにより、半導体装置の製造工程のうち上記構造のFCBGAパッケージをマザーボード21に取り付ける処理が終了する。
Thereafter, the
ところで、図6(a)に示すように、例えば第2のコンデンサ6の第1の電極6aと第2の電極6bは、それぞれ半田等の接続材7を介して第2の部品用電極パッド1b2と第3の部品用電極パッド1b3に接続される。しかし、図6(b)に示すように、第2、第3の部品用電極パッド1b2、1b3上の接続材7の量が異なる原因などにより、図6(c)に示すように、例えば第2のコンデンサ6の第2の電極6bが第3の部品用パッド1b3から離れることがある。この現象は、マンハッタン現象と呼ばれる。
By the way, as shown in FIG. 6A, for example, the
マンハッタン現象は、コンデンサのような受動部品等の実装時に発生する一般的に知られている不具合であり、リフロー炉での加熱時に、受動部品が立ち上がる現象である。これは、ハンダペースト量の過剰・不足、バラツキ、加熱のアンバランス、実装ズレなどが原因となり、溶融ハンダの表面張力が左右で差があると発生するメカニズムである。 The Manhattan phenomenon is a generally known defect that occurs when a passive component such as a capacitor is mounted, and the passive component rises when heated in a reflow furnace. This is a mechanism that occurs when there is a difference in the surface tension of molten solder between right and left due to excessive or insufficient solder paste amount, variation, heating imbalance, mounting displacement, and the like.
これに対し、本実施形態では、図6(d)に示すように、リフロー加熱時に、例えば、第2のコンデンサ6の第1の電極6aを第2の導電性ブロック15の凸部15cにより押さえ込んでいる。これと同時に、第2のコンデンサ6の第4の電極6dを第3の導電性ブロック16の凸部16dにより抑え込んでいる。このため、リフロー加熱時のマンハッタン現象の発生が防止される。
On the other hand, in this embodiment, as shown in FIG. 6D, during reflow heating, for example, the
ところで、FCBGAパッケージなどの従来の半導体パッケージでは、半導体チップから側方に離れた領域で導電性パッドと半田と内部配線を介して給電する構造となっている。このため、配線抵抗が高くなり、電源ドロップによる電圧低下により、デバイスに誤動作を生させるおそれがある。 By the way, a conventional semiconductor package such as an FCBGA package has a structure in which power is supplied via a conductive pad, solder, and internal wiring in a region laterally away from the semiconductor chip. For this reason, the wiring resistance becomes high, and there is a possibility that the device malfunctions due to a voltage drop due to a power supply drop.
これに対し、本実施形態では、図3(b)に示したように、マザーボード21の電源電圧用配線層22aの電源電圧Vは、厚さ方向の短い経路を含む電源線路を通って半導体チップ2の電極パッド2aに供給される。即ち、電源線路は、電源電圧用配線層22aから電源電圧用ビア25a〜25d、ブロック接続用電極パッド26〜29、導電性ブロック14〜17、コンデンサ5、6、部品用電極パッド1b、ビア1v等を通って半導体チップ2に至る短い経路である。また、電源経路は、コンデンサ5、6を介さずに導電性ブロ
ック14〜17から部品用電極パッド1b、ビア1v等を介して半導体チップ2に達する経路も含み、さらに、半田バンプ9等を介して半導体チップ2に達する別系統の経路も含んでいる。
On the other hand, in the present embodiment, as shown in FIG. 3B, the power supply voltage V of the power supply
従って、マザーボード21内の電源電圧Vを第1〜第4の導電性ブロック14〜17を通して最も短い経路で回路基板1のコンデンサ5、6と内部の配線層1eに電源電圧Vを供給できる。しかも、第1〜第4の導電性ブロック14〜17は、回路基板1内のビア1v、配線層1eより幅が広く、太い形状を有し、低抵抗で形成されている。さらに、第1〜第4の導電性ブロック14〜17に接続される電源用の第1〜第4のブロック接続用電極パッド26〜29のそれぞれは、マザーボード21内の複数の電源電圧用ビア25a〜25dにより電源電圧用配線層22aに接続され、接続抵抗が低くなっている。従って、半導体チップ2とコンデンサ5、6に電源電圧Vを低抵抗で印加することができる。
Therefore, the power supply voltage V in the
換言すれば、回路基板1とマザーボード21とコンデンサ5、6の電極5a〜5d、6a〜6dを第1〜第4の導電性ブロック14〜17を介して接続することで新たな電源線路を確保している。これにより、マザーボード21側の電源用配線層22aから半導体チップ2までの電源線路を短縮し、且つ第1〜第4の導電性ブロック14〜17とコンデンサ5、6の電極5b、5c、6a、6dの体積が増える。このように体積抵抗率を低減すると、従来構造に比べ、マザーボード21側から電力供給する際の電力損失を低減し、使用電力を削減することが可能となる。なお、図3(b)では、第1〜第4の導電性ブロック14〜17を通る電源系統の他に、半田ボール9を通る電源系統も形成されているので、第1、第2のコンデンサ5、6を通さない電源を供給する電源経路として使用されてもよい。
In other words, a new power supply line is secured by connecting the
コンデンサ5、6において接地される電極5a、5d、6b、6cに対しては、第1〜第4の導電性ブロック14〜17に形成されるΓ字状の溝14a、15a、15b、16a、16b、17aの内面に凹凸の加工を施し、コンデンサ5、6との間に隙間を設け非接触とする。これにより、電極に印加する接地と電源電圧の極性を選択することができる。なお、第1〜第4の導電性ブロック14〜17に接続される電子部品はコンデンサ5、6に限られるものではない。
For the
実使用動作時に生じる半導体チップ2の発熱に対し、従来は、熱伝導材を介し放熱板13をメインとした放熱を行っていた。これに対し、本実施形態によれば、放熱板13の他、上記のように、回路基板1の半導体チップ2を搭載する領域の反対側の領域にコンデンサ5、6の電極5b、5c、6a、6dと導電性ブロック14〜17を介してマザーボード21に接続している。このため、半導体チップ2の熱は、第1〜第4の導電性ブロック14〜17等を通してマザーボード21側に伝搬して放熱されるので、半導体チップ2の冷却性能を高めることが可能となる。
Conventionally, the heat radiation of the
以上のように、電源ノイズ対策用の第1、第2のコンデンサ5、6等の受動部品に第1〜第4の導電性ブロック14〜17を接続している。さらに、回路基板1とマザーボード21に配置される電源電圧供給用の電極パッド1b1〜1b5、26〜29を互いに接続している。これにより、電力供給時の抵抗、電力の損失を低減し、さらに放熱性を向上し、スイッチングノイズ対策用の部品を複数搭載し、部品実装時のマンハッタン現象を防止することができ、半導体パッケージの信頼性を向上することができる、
As described above, the first to fourth
図7(a)、(b)は、第1、第2のコンデンサ5、6を必要に応じて複数積層して搭載する構造を示している。この場合、第1〜第4の導電性ブロック14〜17の体積抵抗率とのトレードオフになるが、第1、第2のコンデンサ5、6の容量を変えることができる。これに対し、第1〜第4の導電性ブロック14〜17を無くして回路基板1にコンデ
ンサ5、6を重ねようとすると、第1、第2のコンデンサ5、6の上面は電極5a〜5d、6a〜6dの凹凸などで不安定である。このためリフロー時の振動や温風により、重ねた第1のコンデンサ5や第2のコンデンサ6が回路基板1表面の保護絶縁膜10上に脱落してしまう。しかし、本実施形態の変形例では、上記のように、第1、第2のコンデンサ5、6を第1〜第4の導電性ブロック14〜17により両側から支える構造となるため、脱落することなく安定した搭載が可能となる。
FIGS. 7A and 7B show a structure in which a plurality of first and
第1〜第4の導電性ブロック14〜17の取り付けは、次のような方法で行うことも可能である。例えば、図8(a)に示すように、予め、回路基板1側に半田ボール9を接続し、部品用電極パッド1b1〜1b5の上に半田ペースト、半田などの接続材7を形成する。また、マザーボード21側では、第1〜第4の導電性ブロック14〜17の溝14a、15a、15b、16a、16b、17aに第1、第2のコンデンサ5、6を接続する。さらに、第1〜第4の導電性ブロック14〜17のうちコンデンサ5,6の取り付けと反対側の端面を第1〜第4のブロック接続用電極パッド26〜29に接続しておく。その他は、上記と同様な構造とする。そして、最終的に、回路基板1をマザーボード21上に搭載し、リフローにより加熱し実装する。
The first to fourth
この接続方法は、図8(b)に示すように、溝14a、15a、15b、16a、16b、17a内に複数の第1のコンデンサ5や複数の第2のコンデンサ6を積層して接続する構造でも採用されてもよい。図8(b)に示すように、第1〜第4の導電性ブロック14〜17を予めマザーボード21に接続しておく方法では、第1〜第4の導電性ブロック14〜17のうち回路基板1に対向する端面に半田ペースト、半田などの接続材33を接続しもよい。
In this connection method, as shown in FIG. 8B, a plurality of
ところで、上記の第1〜第4の導電性ブロック14〜17が存在せず、回路基板1に半導体チップ2がフリップチップ実装され、放熱板13にて封止される従来のFCBGAパッケージでは次のような課題が存在する。
By the way, in the conventional FCBGA package in which the above-described first to fourth
回路基板1に半導体チップ2がフリップチップ実装され、放熱材13により封止されたFCBGAパッケージを実際に使用する環境では温度変化が生じる。このため、実使用時の温度変化で、電極パッド1a、2aと半田バンプ3のような接合・接着材料間の熱膨張差により、マザーボード21の部品収納用凹部20等の隙間のある箇所で回路基板1に複雑なうねりが発生することがある。これに追従して放熱板13、半導体チップ2もうねるようになり、このうねりが繰り返されると、ストレスが加わって回路基板1等にクラックが発生する要因となる。この結果、回路基板1の内部の配線1e、1gを断線させたり、半導体チップ2や半田バンプ3の接合部、また、半導体チップ2とマザーボード21を接続する半田ボール9にクラックを発生させたりすることがある。これにより、FCBGAパッケージの信頼性および二次実装信頼性を低下させてしまう。さらに、うねりの力により受動部品、即ちコンデンサ5、6にもクラックを発生させてしまうおそれがある。
In an environment where the FCBGA package in which the
これに対し、本実施形態の半導体装置では、回路基板1とマザーボード21の間に介在される導電材である第1〜第4の導電性ブロック14〜17が基板補強の役割を果たし、回路基板1のうねりを抑えることができるため、ストレス負荷を軽減し信頼性を向上させることができる。しかも、第1〜第4の導電性ブロック14〜17は、互いに間隔をおいて配置されるため、回路基板1から第1〜第4の導電性ブロック14〜17に加わるストレスを横方向に逃がして回路基板1への影響を低減することができる。
On the other hand, in the semiconductor device of this embodiment, the first to fourth
なお、上記の第1〜第4の導電性ブロック14〜17の取り付けは、半導体チップの近傍直下にコンデンサ等の部品を配置し、マザーボード側から電源供給する構造であれば適用が可能である。
The first to fourth
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈され、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解される。 All examples and conditional expressions given here are intended to help the reader understand the inventions and concepts that have contributed to the promotion of technology, such examples and It is interpreted without being limited to the conditions, and the organization of such examples in the specification is not related to showing the superiority or inferiority of the present invention. While embodiments of the present invention have been described in detail, it will be understood that various changes, substitutions and variations can be made thereto without departing from the spirit and scope of the invention.
次に、本発明の実施形態について付記する。
(付記1)第1基板と、前記第1基板の第1領域に取り付けられた半導体素子と、前記第1基板のうち前記第1領域と反対側の第2領域に形成された第1電極パッドと、前記第1電極パッドに接続された第1受動部品と、前記第1受動部品の少なくとも一部を覆い、前記第1受動部品の電極と接続する第1接続部を有する第1溝を含む導電性ブロックと、表面に形成された凹部の底面上で前記導電性ブロックに接続され、かつ、電源に接続された第2電極パッドを含む第2基板と、を有する半導体装置。
(付記2)前記導電性ブロックは、前記第1基板の前記第2領域に形成された第3電極パッドに接続されることを特徴とする付記1に記載の半導体装置。
(付記3)前記導電性ブロックの前記第1溝内の前記第1接続部は、前記第1溝の内側で突出していることを特徴とする付記1又は付記2に記載の半導体装置。
(付記4)前記第1基板のうち前記第2領域の周囲に形成された第4電極パッドと、前記第4電極パッドに接続された導電性接続材と、前記第2基板の前記凹部の周囲に形成され、前記導電性接続材に接続された第5電極パッドと、を有することを特徴とする付記1乃至付記3のいずれか1つに記載の半導体装置。
(付記5)前記導電性ブロックは、前記導電性接続材より高く形成されることを特徴とする付記4に記載の波動対装置。
(付記6)前記第1基板の前記2領域に形成された第6電極パッドと、前記第6電極パッドに接続された第2受動部品と、前記導電性ブロックに形成され、前記第2受動部品の少なくとも一部を覆い、前記第2受動部品の電極に接続される第2接続部を有する第2溝と、を有することを特徴とする付記1乃至付記5のいずれか1つに記載の半導体装置。
(付記7)前記第1受動部品と第2受動部品の少なくとも一方は複数個重ねて電気的に接続されることを特徴とする付記1乃至付記6のいずれか1つに記載の半導体装置。
(付記8)半導体素子が取り付けられた第1領域と反対側の第2領域に形成された第1電極パッドに接続された電極を有する第1受動部品の少なくとも一部を覆う溝と、前記溝内に前記第1受動部品の前記電極に接続する接続部が形成された導電性ブロックと、を有する第1基板を形成し、前記第1基板と前記導電性ブロックを第2基板の一面に対向し、前記第2基板の前記一面側に形成された凹部の底部に形成され、かつ電源に接続される第2電極パッドに前記第1基板上の前記導電性ブロックを接続する、工程を有する半導体装置の製造方法。
(付記9)半導体素子が取り付けられた第1領域と反対側の第2領域に形成された第1電極パッドを有する第1基板を形成し、一面に形成された凹部の底面の上の第2電極パッドに接続された導電性ブロックと、前記導電性ブロックのうち前記第2電極パッドとの接続面と反対側の面に形成された溝内の接続部に電極を接続した受動部品と、を有する第2基板を形成し、前記第2基板と前記導電性ブロックと前記受動部品を第1基板の前記第2領域に対向し、前記受動部品の前記電極を前記第1基板の前記第1電極パッドに接続する工程を有する半導体装置の製造方法。
(付記10)前記導電性ブロックを前記第1基板の第3電極パッドに接続する工程を有することを特徴とする付記8又は付記9に記載の半導体装置の製造方法。
Next, embodiments of the present invention will be additionally described.
(Additional remark 1) The 1st board | substrate, the semiconductor element attached to the 1st area | region of the said 1st board | substrate, and the 1st electrode pad formed in the 2nd area | region on the opposite side to the said 1st area | region among the said 1st board | substrates. And a first passive component connected to the first electrode pad, and a first groove having a first connection portion that covers at least a part of the first passive component and is connected to the electrode of the first passive component. A semiconductor device comprising: a conductive block; and a second substrate including a second electrode pad connected to the conductive block on a bottom surface of a recess formed on the surface and connected to a power source.
(Supplementary note 2) The semiconductor device according to
(Supplementary note 3) The semiconductor device according to
(Additional remark 4) The 4th electrode pad formed in the circumference | surroundings of the said 2nd area | region among the said 1st board | substrates, the electroconductive connection material connected to the said 4th electrode pad, The circumference | surroundings of the said recessed part of the said 2nd board |
(Additional remark 5) The said conductive block is formed higher than the said conductive connection material, The wave pair apparatus of
(Supplementary note 6) A sixth electrode pad formed in the two regions of the first substrate, a second passive component connected to the sixth electrode pad, and the second passive component formed in the conductive block And a second groove having a second connection portion connected to the electrode of the second passive component, and the semiconductor according to any one of
(Supplementary note 7) The semiconductor device according to any one of
(Appendix 8) A groove that covers at least a part of a first passive component having an electrode connected to a first electrode pad formed in a second region opposite to the first region to which the semiconductor element is attached, and the groove A first substrate having a conductive block having a connection portion connected to the electrode of the first passive component is formed therein, and the first substrate and the conductive block are opposed to one surface of the second substrate. And a step of connecting the conductive block on the first substrate to a second electrode pad formed on the bottom of the recess formed on the one surface side of the second substrate and connected to a power source. Device manufacturing method.
(Supplementary Note 9) A first substrate having a first electrode pad formed in a second region opposite to the first region to which the semiconductor element is attached is formed, and a second on the bottom surface of the recess formed on one surface. A conductive block connected to the electrode pad, and a passive component having an electrode connected to a connection portion in a groove formed on the surface of the conductive block opposite to the connection surface to the second electrode pad. A second substrate having the second substrate, the conductive block, and the passive component facing the second region of the first substrate, and the electrode of the passive component being the first electrode of the first substrate. A method for manufacturing a semiconductor device, comprising a step of connecting to a pad.
(Additional remark 10) The manufacturing method of the semiconductor device of
1 回路基板
1b、1b1〜1b5 部品用電極パッド
2 半導体チップ
3 半田バンプ
4 アンダーフィル樹脂
5、6 コンデンサ
9 半田ボール
10 保護絶縁膜
11 熱伝導材
12 熱硬化型接着材
13 放熱板
14〜17 導電性ブロック
20 凹部
21 マザーボード
22a 電源電圧用配線層
22b 接地用配線層
23a、23b 半田ボール接続用電極パッド
24a 電源電圧用ビア
24b 接地用ビア
25a〜25d 電源電圧用ビア
26〜29 ブロック接続用電極パッド
1
Claims (5)
前記第1基板の第1領域に取り付けられた半導体素子と、
前記第1基板のうち前記第1領域と反対側の第2領域に形成された第1電極パッドと、
前記第1電極パッドに接続された第1受動部品と、
前記第1受動部品の少なくとも一部を覆い、前記第1受動部品の電極と接続する第1接続部を有する第1溝を含む導電性ブロックと、
表面に形成された凹部の底面上で前記導電性ブロックに接続され、かつ、電源に接続された第2電極パッドを含む第2基板と、
を有する半導体装置。 A first substrate;
A semiconductor element attached to the first region of the first substrate;
A first electrode pad formed in a second region of the first substrate opposite to the first region;
A first passive component connected to the first electrode pad;
A conductive block including a first groove that covers at least a portion of the first passive component and has a first connection portion connected to an electrode of the first passive component;
A second substrate connected to the conductive block on the bottom surface of the recess formed on the surface and including a second electrode pad connected to a power source;
A semiconductor device.
前記第4電極パッドに接続された導電性接続材と、
前記第2基板の前記凹部の周囲に形成され、前記導電性接続材に接続された第5電極パッドと、
を有することを特徴とする請求項1又は請求項2に記載の半導体装置。 A fourth electrode pad formed around the second region of the first substrate;
A conductive connecting material connected to the fourth electrode pad;
A fifth electrode pad formed around the recess of the second substrate and connected to the conductive connecting material;
The semiconductor device according to claim 1, further comprising:
前記第1基板と前記導電性ブロックを第2基板の一面に対向し、
前記第2基板の前記一面側に形成された凹部の底部に形成され、かつ電源に接続される第2電極パッドに前記第1基板上の前記導電性ブロックを接続する、
工程を有する半導体装置の製造方法。 A groove covering at least a part of a first passive component having an electrode connected to a first electrode pad formed in a second region opposite to the first region to which the semiconductor element is attached; Forming a first substrate having a conductive block having a connection portion connected to the electrode of one passive component;
The first substrate and the conductive block are opposed to one surface of a second substrate,
Connecting the conductive block on the first substrate to a second electrode pad formed at the bottom of a recess formed on the one surface side of the second substrate and connected to a power source;
A method of manufacturing a semiconductor device having a process.
一面に形成された凹部の底面の上の第2電極パッドに接続された導電性ブロックと、前記導電性ブロックのうち前記第2電極パッドとの接続面と反対側の面に形成された溝内の接続部に電極を接続した受動部品と、を有する第2基板を形成し、
前記第2基板と前記導電性ブロックと前記受動部品を第1基板の前記第2領域に対向し、
前記受動部品の前記電極を前記第1基板の前記第1電極パッドに接続する、
工程を有する半導体装置の製造方法。 Forming a first substrate having a first electrode pad formed in a second region opposite to the first region to which the semiconductor element is attached;
A conductive block connected to the second electrode pad on the bottom surface of the recess formed on one surface, and a groove formed on a surface of the conductive block opposite to the connection surface with the second electrode pad. Forming a second substrate having a passive component having an electrode connected to the connecting portion of
The second substrate, the conductive block, and the passive component are opposed to the second region of the first substrate,
Connecting the electrode of the passive component to the first electrode pad of the first substrate;
A method of manufacturing a semiconductor device having a process.
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