JP6313036B2

JP6313036B2 - Magnetic detector

Info

Publication number: JP6313036B2
Application number: JP2013265890A
Authority: JP
Inventors: 聖木戸
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei EMD Corp
Priority date: 2013-12-24
Filing date: 2013-12-24
Publication date: 2018-04-18
Anticipated expiration: 2033-12-24
Also published as: JP2015121487A

Description

本発明は、磁気検出装置に関する。特に、ホール素子を用いた磁気検出装置に関する。 The present invention relates to a magnetic detection device. In particular, the present invention relates to a magnetic detection device using a Hall element.

近年、電子機器の小型化や高性能化に伴って、微小な移動量や位置を検出することが求められている。その一例として、ホール素子を用いて位置等を検出する装置があり、そのホール素子の出力を検出する装置として磁気検出装置がある。
このような磁気検出装置で検出される磁気信号には、ホール素子自体或いは磁気検出装置内各部のオフセット電圧が含まれている。また、地磁気などの微小な磁気を検出する場合には、磁気検出装置で検出される磁気も微小な値となり、各部のオフセット電圧よりも小さな値となる。そのため、ホール素子をチョッパ駆動して信号処理を行うことで、オフセット電圧をキャンセルして、磁気信号を出力する回路が知られている。 In recent years, with the miniaturization and high performance of electronic devices, it has been required to detect minute movement amounts and positions. As an example, there is a device that detects a position or the like using a Hall element, and a magnetic detection device is a device that detects the output of the Hall element.
The magnetic signal detected by such a magnetic detection device includes the Hall element itself or an offset voltage of each part in the magnetic detection device. Further, when detecting minute magnetism such as geomagnetism, the magnetism detected by the magnetism detection device is also a minute value, which is smaller than the offset voltage of each part. Therefore, a circuit that cancels an offset voltage and outputs a magnetic signal by performing chopper driving on a Hall element and performing signal processing is known.

図１２は、従来の磁気検出装置１００の一例である。
磁気検出装置１００は、ホール素子１０１と、第一のチョッパスイッチ１０２と、プリアンプ１０３と、積分型ＡＤＣ（ＡＤ変換器）１０４と、を備える。積分型ＡＤＣ１０４は、積分器１１１と、コンパレータ１１２と、ＦＦ（フリップフロップ）回路１１３と、カウンタ１１４と、を備える。 FIG. 12 is an example of a conventional magnetic detection device 100.
The magnetic detection device 100 includes a Hall element 101, a first chopper switch 102, a preamplifier 103, and an integrating ADC (AD converter) 104. The integrating ADC 104 includes an integrator 111, a comparator 112, an FF (flip flop) circuit 113, and a counter 114.

ホール素子１０１とプリアンプ１０３の差動入力端との間に第一のチョッパスイッチ１０２が接続され、プリアンプ１０３の差動出力が、積分型ＡＤＣ１０４に入力される。つまり、ホール素子１０１から出力されるホール素子出力、すなわちホール起電力信号が第一のチョッパスイッチ１０２、プリアンプ１０３を介して積分型ＡＤＣ１０４に入力され、積分型ＡＤＣ１０４でデジタル信号に変換されて、磁気信号が出力される。 The first chopper switch 102 is connected between the Hall element 101 and the differential input terminal of the preamplifier 103, and the differential output of the preamplifier 103 is input to the integrating ADC 104. That is, the Hall element output, that is, the Hall electromotive force signal output from the Hall element 101 is input to the integrating ADC 104 via the first chopper switch 102 and the preamplifier 103, converted into a digital signal by the integrating ADC 104, and magnetically generated. A signal is output.

積分型ＡＤＣ１０４では、プリアンプ１０３の差動出力が、内部に第二のチョッパスイッチを備える積分器１１１に入力され、積分器１１１の出力がコンパレータ１１２に入力される。コンパレータ１１２の出力がＦＦ回路１１３を経由してカウンタ１１４に入力され、カウンタ１１４から磁気信号がデジタル信号として出力される。また、ＦＦ回路１１３の出力は、積分器１１１内部のリファレンス電圧の極性切替信号として積分器１１１に入力される。 In the integration type ADC 104, the differential output of the preamplifier 103 is input to an integrator 111 having a second chopper switch therein, and the output of the integrator 111 is input to a comparator 112. The output of the comparator 112 is input to the counter 114 via the FF circuit 113, and the magnetic signal is output from the counter 114 as a digital signal. The output of the FF circuit 113 is input to the integrator 111 as a polarity switching signal for the reference voltage inside the integrator 111.

ここで、積分型ＡＤＣ１０４では、ＦＦ回路１１３の出力がＬｏｗレベルの場合はリファレンス電圧（Ｖｒｅｆ）を正極性にして入力信号（プリアンプ１０３の差動出力）と加算し、ＦＦ回路１１３の出力がＨｉｇｈレベルの場合はリファレンス電圧（Ｖｒｅｆ）を負極性にして入力信号（プリアンプ１０３の差動出力）と加算する。こうして、最終的に積分器１１１の差動出力が０になるようにフィードバックをかけることでＡＤ変換を実現している。 Here, in the integration type ADC 104, when the output of the FF circuit 113 is low level, the reference voltage (Vref) is made positive and added to the input signal (differential output of the preamplifier 103), and the output of the FF circuit 113 is high. In the case of level, the reference voltage (Vref) is made negative and added to the input signal (differential output of the preamplifier 103). Thus, AD conversion is realized by applying feedback so that the differential output of the integrator 111 finally becomes zero.

図１３は、積分器１１１の内部構成の一例を示す構成図である。
プリアンプ１０３の差動出力Ｖｉｎ＋およびＶｉｎ−が、積分器１１１の差動信号の入力端に入力され、リファレンス電圧Ｖｒｅｆ＋およびＶｒｅｆ−が、積分器１１１のリファレンス電圧の入力端に入力される。
リファレンス電圧のパスには、リファレンス電圧Ｖｒｅｆ＋およびＶｒｅｆ−の入力端と接続される極性切替スイッチ１２１と第三のチョッパスイッチ１２２とがこの順に接続され、リファレンス電圧Ｖｒｅｆ＋およびＶｒｅｆ−は、極性切替スイッチ１２１と第三のチョッパスイッチ１２２とを介して、ボルテージフォロワ構成のオペアンプ１２３、１２４に入力される。オペアンプ１２３、１２４の出力端はそれぞれ入力抵抗Ｒ２、Ｒ３を介し、さらに第二のチョッパスイッチ１２５を介して全差動アンプ１２６の入力端に接続される。また、プリアンプ１０３の差動出力Ｖｉｎ＋およびＶｉｎ−は、それぞれ入力抵抗Ｒ１、Ｒ４を介し、さらに第二のチョッパスイッチ１２５を介して全差動アンプ１２６の入力端に供給される。 FIG. 13 is a configuration diagram illustrating an example of the internal configuration of the integrator 111.
The differential outputs Vin + and Vin− of the preamplifier 103 are input to the differential signal input terminal of the integrator 111, and the reference voltages Vref + and Vref− are input to the reference voltage input terminal of the integrator 111.
In the reference voltage path, a polarity selector switch 121 and a third chopper switch 122 connected to the input terminals of the reference voltages Vref + and Vref− are connected in this order. The reference voltages Vref + and Vref− are connected to the polarity selector switch 121. And the third chopper switch 122 to the operational amplifiers 123 and 124 having a voltage follower configuration. The output terminals of the operational amplifiers 123 and 124 are connected to the input terminals of the fully differential amplifier 126 via the input resistors R2 and R3, respectively, and further via the second chopper switch 125. The differential outputs Vin + and Vin− of the preamplifier 103 are supplied to the input terminals of the fully differential amplifier 126 via the input resistors R1 and R4 and further via the second chopper switch 125, respectively.

全差動アンプ１２６の入力端および出力端間には積分用キャパシタＣ１、Ｃ２が接続され、全差動アンプ１２６は積分器として動作し、全差動アンプ１２６の出力が、積分器１１１の出力電圧Ｖｏｕｔ＋、Ｖｏｕｔ−として出力される。
つまり、プリアンプ出力Ｖｉｎ＋、Ｖｉｎ−と、オペアンプ１２３、１２４から出力されるリファレンス電圧Ｖｒｅｆ＋、Ｖｒｅｆ−とがそれぞれ入力抵抗Ｒ１〜Ｒ４によって電流変換された後加算され、この加算された電流信号が第二のチョッパスイッチ１２５を介して積分器としての全差動アンプ１２６に入力され、ここで積分されて、出力される。 Integration capacitors C1 and C2 are connected between the input terminal and the output terminal of the fully differential amplifier 126. The fully differential amplifier 126 operates as an integrator, and the output of the fully differential amplifier 126 is the output of the integrator 111. Output as voltages Vout + and Vout−.
That is, the preamplifier outputs Vin + and Vin− and the reference voltages Vref + and Vref− output from the operational amplifiers 123 and 124 are respectively converted by the input resistors R1 to R4 and then added, and the added current signal is the second. Are input to a fully differential amplifier 126 as an integrator through the chopper switch 125, integrated there, and output.

図１４、図１５は、従来の磁気検出装置１００の動作の一例を説明する図である。
ここでは、図１２に示す磁気検出装置１００において、ホール素子を３６０°チョッパ駆動する場合の動作を説明する。
図１４は、ホール素子１０１を３６０°チョッパ駆動した場合の、ホール素子１０１の出力信号Ｓ１、プリアンプ１０３の出力信号Ｓ２、積分器（全差動アンプ１２６）の入力信号Ｓ３、積分器の出力信号Ｓ４の変化状況を表したものである。図１５は、ホール素子１０１を３６０°チョッパ駆動した場合の、各位相（０°、９０°、２７０°、１８０°）における、第一のチョッパスイッチ１０２、第三のチョッパスイッチ１２２、第二のチョッパスイッチ１２５の状態を表したものである。 14 and 15 are diagrams for explaining an example of the operation of the conventional magnetic detection device 100. FIG.
Here, in the magnetic detection apparatus 100 shown in FIG. 12, the operation when the Hall element is driven by 360 ° chopper will be described.
FIG. 14 shows an output signal S1 of the Hall element 101, an output signal S2 of the preamplifier 103, an input signal S3 of the integrator (full differential amplifier 126), and an output signal of the integrator when the Hall element 101 is driven by 360 ° chopper driving. This shows the change status of S4. FIG. 15 shows the first chopper switch 102, the third chopper switch 122, the second chopper switch 122 in each phase (0 °, 90 °, 270 °, 180 °) when the Hall element 101 is driven by 360 ° chopper. This shows the state of the chopper switch 125.

まず、図示しないチョッパスイッチによって、ホール素子１０１に流れる駆動電流の向き、および出力端子を切り替え、ホール素子１０１の出力信号の位相を０°、９０°、２７０°、１８０°の順に切り替える。
このとき、図１４の信号Ｓ１に示すように、ホール素子１０１の出力電圧であるホール素子出力（図１５の信号Ｓ１）は、磁気量成分（つまり、ホール素子１０１の周囲の磁気量に応じた成分）と、ホール素子１０１に含まれるオフセット分との和となる。 First, the direction of the drive current flowing through the Hall element 101 and the output terminal are switched by a chopper switch (not shown), and the phase of the output signal of the Hall element 101 is switched in the order of 0 °, 90 °, 270 °, and 180 °.
At this time, as indicated by a signal S1 in FIG. 14, the Hall element output (signal S1 in FIG. 15), which is the output voltage of the Hall element 101, corresponds to the magnetic quantity component (that is, the magnetic quantity around the Hall element 101) Component) and the offset included in the Hall element 101.

このとき、磁気量成分は、チョッパ駆動の間はほぼ一定の信号であるとする。一方、ホール素子１０１のオフセット成分は、図１４の信号Ｓ１に示すように、位相がφ１（０°）及びφ４（１８０°）の場合と、位相がφ２（９０°）及びφ３（２７０°）の場合とで極性が切り替わることとなる。
次に、第一のチョッパスイッチ１０２でプリアンプ１０３に入力されるホール素子出力の極性を切り替えて信号を増幅すると、プリアンプ１０３の出力信号であるプリアンプ出力（図１５の信号Ｓ２）は、図１４の信号Ｓ２に示すようになる。つまり、ホール素子１０１のチョッパ駆動において、出力端子の切り替えを、位相がφ１（０°）、φ２（９０°）、φ３（２７０°）、φ４（１８０°）の順に切り替わるように行なうものとすると、例えば、位相がφ１およびφ４の場合には、第一のチョッパスイッチ１０２により差動出力の極性の切り替えは行われず、ホール素子出力Ｓ１が正極性でプリアンプ１０３に入力され、位相がφ２およびφ３の場合には、ホール素子出力Ｓ１の極性の切り替えが行われて、ホール素子出力Ｓ１が負極性としてプリアンプ１０３に入力される。 At this time, the magnetic quantity component is assumed to be a substantially constant signal during chopper driving. On the other hand, the offset component of the Hall element 101 has a phase of φ2 (90 °) and φ3 (270 °) when the phase is φ1 (0 °) and φ4 (180 °), as shown by a signal S1 in FIG. In this case, the polarity is switched.
Next, when the polarity of the Hall element output input to the preamplifier 103 is switched by the first chopper switch 102 to amplify the signal, the preamplifier output (signal S2 in FIG. 15) which is the output signal of the preamplifier 103 is obtained as shown in FIG. As shown in signal S2. That is, in the chopper drive of the Hall element 101, the output terminal is switched so that the phase is switched in the order of φ1 (0 °), φ2 (90 °), φ3 (270 °), and φ4 (180 °). For example, when the phases are φ1 and φ4, the polarity of the differential output is not switched by the first chopper switch 102, and the Hall element output S1 is input to the preamplifier 103 with positive polarity, and the phases are φ2 and φ3. In this case, the polarity of the Hall element output S1 is switched, and the Hall element output S1 is input to the preamplifier 103 as a negative polarity.

このとき、磁気量成分は、図１４の信号Ｓ２に示すように、第一のチョッパスイッチ１０２による切り替えに伴って極性が切り替わり、ホール素子１０１のオフセット成分はほぼ一定となる。また、プリアンプ出力Ｓ２には、プリアンプ１０３のオフセット成分もさらに加わるため、プリアンプ出力Ｓ２は、主に、磁気量成分と、ホール素子１０１のオフセット成分と、プリアンプ１０３のオフセット成分との和となる。 At this time, as shown by a signal S2 in FIG. 14, the polarity of the magnetic quantity component is switched in accordance with the switching by the first chopper switch 102, and the offset component of the Hall element 101 becomes almost constant. Further, since the offset component of the preamplifier 103 is further added to the preamplifier output S2, the preamplifier output S2 is mainly the sum of the magnetic quantity component, the offset component of the Hall element 101, and the offset component of the preamplifier 103.

次に、積分器１１１内部の第二のチョッパスイッチ１２５で切り替えられた後の、積分器（全差動アンプ１２６）に入力される積分器入力（図１５の信号Ｓ３）は、図１４の信号Ｓ３に示すようになる。例えば、位相がφ１およびφ４の場合には、第二のチョッパスイッチ１２５は、入力される差動入力の極性の切り替えを行わず、ホール素子出力Ｓ１が正極性で全差動アンプ１２６に入力されることとなり、位相がφ２およびφ３の場合には、第二のチョッパスイッチ１２５に入力される差動入力の極性の切り替えを行い、差動入力が負極性として積分器（全差動アンプ１２６）に入力されることとなる。 Next, the integrator input (signal S3 in FIG. 15) input to the integrator (full differential amplifier 126) after being switched by the second chopper switch 125 inside the integrator 111 is the signal in FIG. As shown in S3. For example, when the phase is φ1 and φ4, the second chopper switch 125 does not switch the polarity of the input differential input, and the Hall element output S1 is input to the fully differential amplifier 126 with positive polarity. Therefore, when the phases are φ2 and φ3, the polarity of the differential input inputted to the second chopper switch 125 is switched, and the integrator (full differential amplifier 126) is set so that the differential input has a negative polarity. Will be input.

これにより、図１４の信号Ｓ３に示すように、積分器入力Ｓ３中の磁気量成分はほぼ一定となり、ホール素子１０１のオフセット成分及びプリアンプ１０３のオフセット成分の極性が切り替わる。
最後に、積分器（全差動アンプ１２６）で積分された出力（図１５の信号Ｓ４）は、図１４に示すように、積分器入力Ｓ３が積分されて、信号Ｓ４に示すようになる。つまり、磁気量成分は一定の傾きで増加するが、このとき、ホール素子１０１をチョッパ駆動する際の、位相が９０°から２７０°に切り替わる時点、及び、位相が１８０°から０°に切り替わる時点において、ホール素子１０１のオフセット成分及びプリアンプ１０３のオフセット成分がともに０Ｖとなる。そのため、この時点で積分器出力Ｓ４を取り出せば、ホール素子やプリアンプのオフセット成分がキャンセルされて、磁気信号を取り出すことが可能となる。 As a result, as shown by a signal S3 in FIG. 14, the magnetic quantity component in the integrator input S3 becomes substantially constant, and the polarities of the offset component of the Hall element 101 and the offset component of the preamplifier 103 are switched.
Finally, the output (signal S4 in FIG. 15) integrated by the integrator (full differential amplifier 126) is integrated with the integrator input S3 as shown in FIG. 14, and becomes the signal S4. That is, the magnetic quantity component increases with a constant slope. At this time, when the Hall element 101 is chopper-driven, when the phase is switched from 90 ° to 270 °, and when the phase is switched from 180 ° to 0 ° , The offset component of the Hall element 101 and the offset component of the preamplifier 103 are both 0V. Therefore, if the integrator output S4 is extracted at this time, the offset components of the Hall element and the preamplifier are canceled, and the magnetic signal can be extracted.

なお、積分型ＡＤＣ１０４では、リファレンス電圧Ｖｒｅｆを加算・減算しながら積分する構成であるため、以上の説明は、磁気量成分とオフセット成分とに焦点を合わせて説明したものである。
以上のように、ホール素子１０１のオフセット成分及びプリアンプ１０３のオフセット成分をキャンセルして、磁気量成分を取り出して、コンパレータ１１２、ＦＦ回路１１３、カウンタ１１４を用いてデジタル信号として出力する磁気検出装置が知られている。 Since the integration type ADC 104 is configured to integrate while adding / subtracting the reference voltage Vref, the above description focuses on the magnetic quantity component and the offset component.
As described above, the magnetic detection device that cancels the offset component of the Hall element 101 and the offset component of the preamplifier 103, extracts the magnetic quantity component, and outputs it as a digital signal using the comparator 112, the FF circuit 113, and the counter 114. Are known.

また、特許文献１では、所定の人工的オフセットを生成するオフセット源を用いて、センサ信号のオフセットを低減する方法が開示されている。 Patent Document 1 discloses a method for reducing an offset of a sensor signal by using an offset source that generates a predetermined artificial offset.

特開２００９−５４４００４号公報JP 2009-54404 A

しかしながら、従来の磁気検出装置では、ホール素子のオフセット成分やプリアンプのオフセット成分が磁気量成分より数十倍〜数百倍ほど大きく、積分器の出力幅はこれらのオフセット成分によって制限を受けるため、前段のプリアンプのゲインや積分器のゲインを上げることができない。また積分器の出力幅は電源電圧によって決定されるため、低電源電圧動作にも向かない。 However, in the conventional magnetic detection device, the offset component of the Hall element and the offset component of the preamplifier are several tens to several hundred times larger than the magnetic quantity component, and the output width of the integrator is limited by these offset components. The preamplifier gain and integrator gain cannot be increased. Also, since the output width of the integrator is determined by the power supply voltage, it is not suitable for low power supply voltage operation.

図１６は、図１２に示す従来の磁気検出装置１００において、ホール素子１０１およびプリアンプ１０３のオフセット成分によって、積分器出力が飽和してしまう現象を示している。
図１６の信号Ｓ３に示すように、積分器（全差動アンプ１２６）に入力された磁気量成分と、ホール素子１０１やプリアンプ１０３のオフセット成分とは図１６の信号Ｓ４に示すように積分されて出力される。このとき、積分器１１１の出力電圧が電源電圧を超えることはできないため、図１６の信号Ｓ４に示すように、積分器１１１の出力が飽和する。この現象が生じると磁気量成分が正常に積分されない上に、本来、ホール素子１０１やプリアンプ１０３のオフセット成分がキャンセルされるポイントである９０°から２７０°の切り替えポイントや１８０°から０°の切り替えポイントでオフセット成分が残ってしまい、結果として正常なＡＤ変換が行われなくなる。 FIG. 16 shows a phenomenon in which the integrator output is saturated by the offset components of the Hall element 101 and the preamplifier 103 in the conventional magnetic detection apparatus 100 shown in FIG.
As shown in the signal S3 of FIG. 16, the magnetic quantity component input to the integrator (full differential amplifier 126) and the offset components of the Hall element 101 and the preamplifier 103 are integrated as shown in the signal S4 of FIG. Is output. At this time, since the output voltage of the integrator 111 cannot exceed the power supply voltage, the output of the integrator 111 is saturated as shown by a signal S4 in FIG. When this phenomenon occurs, the magnetic quantity component is not normally integrated, and the switching point of 90 ° to 270 ° or the switching point of 180 ° to 0 °, which is the point at which the offset component of the Hall element 101 or the preamplifier 103 is originally canceled. An offset component remains at the point, and as a result, normal AD conversion is not performed.

本発明は、このような問題を鑑みてなされたもので、その目的とするところは、ホール素子のオフセット成分やプリアンプのオフセット成分による積分器の出力幅制限を大幅に緩和することにある。 The present invention has been made in view of such problems, and an object of the present invention is to greatly relax the output width limitation of the integrator due to the offset component of the Hall element and the offset component of the preamplifier.

本発明の一態様は、チョッパ駆動されるホール素子（例えば図１に示す、ホール素子１）と、前記ホール素子のホール起電力信号を増幅するプリアンプ（例えば図１に示す、プリアンプ３）と、前記ホール素子と前記プリアンプとの間に接続されチョッパクロック信号に応じて動作する第一のチョッパスイッチ（例えば図１に示す、第一のチョッパスイッチ２）と、積分器（例えば図２に示す、全差動アンプ１２６）および当該積分器の入力側に設けられチョッパクロック信号に応じて動作する第二のチョッパスイッチ（例えば図２に示す、第二のチョッパスイッチ１２５）を有し、前記プリアンプの出力をＡＤ変換して磁気信号を得る積分型ＡＤ変換器（例えば図１に示す、積分型ＡＤＣ４）と、前記第一および第二のチョッパスイッチ用のチョッパクロック信号を生成するチョッパクロック信号生成回路（例えば図１に示す、チョッパクロック信号生成回路６）と、前記チョッパ駆動の９０°から２７０°の切り替わる時点、及び、１８０°から０°に切り替わる時点の前記積分器出力に基づいて、前記プリアンプの出力をオフセット補正するオフセット補正用電流を生成し、当該オフセット補正用電流を前記第二のチョッパスイッチを介して前記積分器への入力信号に加算する補正用ＤＡ変換器（例えば図１に示す、補正用ＤＡＣ５）と、を備える磁気検出装置、である。 One embodiment of the present invention includes a hall element driven by a chopper (for example, the hall element 1 shown in FIG. 1), a preamplifier (for example, the preamplifier 3 shown in FIG. 1) for amplifying the Hall electromotive force signal of the hall element, A first chopper switch (for example, the first chopper switch 2 shown in FIG. 1) connected between the Hall element and the preamplifier and operating according to a chopper clock signal, and an integrator (for example, shown in FIG. 2), A fully-differential amplifier 126) and a second chopper switch (for example, the second chopper switch 125 shown in FIG. 2) provided on the input side of the integrator and operating in accordance with the chopper clock signal. Integrating AD converter (for example, integrating ADC 4 shown in FIG. 1) for obtaining a magnetic signal by AD conversion of the output, and for the first and second chopper switches Time (shown for example in FIG. 1, the chopper clock signal generator circuit 6) chopper clock signal generation circuit for generating a chopper clock signal and, when the switching of 90 ° to 270 ° of the chopper drive, and, switching to 0 ° from 180 ° Based on the integrator output, an offset correction current for offset correction of the output of the preamplifier is generated, and the offset correction current is added to the input signal to the integrator via the second chopper switch. A magnetic detection device including a correction DA converter (for example, the correction DAC 5 shown in FIG. 1).

前記第二のチョッパスイッチが前記チョッパクロック信号に基づいてチョッパ動作を行なう磁気信号測定シーケンスと、前記第二のチョッパスイッチが一の接続状態を維持するオフセット測定シーケンスと、を有していてよい。
前記第一のチョッパスイッチは、前記磁気信号測定シーケンスおよび前記オフセット測定シーケンスにおいて同一動作を行なうものであってよい。 The second chopper switch may include a magnetic signal measurement sequence in which a chopper operation is performed based on the chopper clock signal, and an offset measurement sequence in which the second chopper switch maintains one connection state.
The first chopper switch may perform the same operation in the magnetic signal measurement sequence and the offset measurement sequence.

前記補正用ＤＡ変換器は、前記オフセット測定シーケンスにおける前記積分型ＡＤ変換器の出力信号を、前記プリアンプの出力に含まれるオフセット成分とし、当該オフセット成分に基づいて前記補正信号を生成するものであってよい。
前記チョッパクロック信号生成回路は、前記オフセット測定シーケンスにおいては、前記第二のチョッパスイッチに前記チョッパクロック信号を供給しないようになっていてよい。 The DA converter for correction uses the output signal of the integral AD converter in the offset measurement sequence as an offset component included in the output of the preamplifier, and generates the correction signal based on the offset component. It's okay.
The chopper clock signal generation circuit may not supply the chopper clock signal to the second chopper switch in the offset measurement sequence.

前記オフセット測定シーケンスでは、前記積分器の入力端において、前記プリアンプの出力に含まれるオフセット成分がＤＣ成分であり、磁気信号成分がＡＣ成分であってよい。
前記磁気信号測定シーケンスでは、前記積分型ＡＤ変換器は、前記補正信号に基づいてオフセット補正を行いながら、前記磁気信号を得るようになっていてよい。 In the offset measurement sequence, an offset component included in the output of the preamplifier may be a DC component and a magnetic signal component may be an AC component at an input terminal of the integrator.
In the magnetic signal measurement sequence, the integral AD converter may obtain the magnetic signal while performing offset correction based on the correction signal.

前記第一のチョッパスイッチにより前記ホール起電力信号が変調され、変調された前記ホール起電力信号は前記第二のチョッパスイッチにより復調されるようになっていてよい。
前記積分型ＡＤ変換器の出力は、符号ビットと前記プリアンプの出力の絶対値を表すビットとで表されるデジタル値であって、前記補正用ＤＡ変換器は、前記オフセット測定シーケンスにおける前記プリアンプの出力のうち、前記符号ビットに基づいて前記補正信号の極性を切り替え、前記絶対値を表すビットに基づいて前記補正信号の絶対値を生成するものであってよい。 The Hall electromotive force signal may be modulated by the first chopper switch, and the modulated Hall electromotive force signal may be demodulated by the second chopper switch.
The output of the integrating AD converter is a digital value represented by a sign bit and a bit representing the absolute value of the output of the preamplifier, and the correction DA converter is configured to output the preamplifier in the offset measurement sequence. Of the outputs, the polarity of the correction signal may be switched based on the sign bit, and the absolute value of the correction signal may be generated based on the bit representing the absolute value.

本発明の一態様によれば、ホール素子のオフセット成分やプリアンプのオフセット成分による積分器の出力スイング幅の制限を大幅に緩和することができ、これまでオフセット成分により規制されていた回路の制約を緩和できるため高性能化、低消費電力化が期待できる。
高性能化の一例としては、Ｓ／Ｎ比の改善が挙げられる。これまでオフセット成分が占めていた積分型ＡＤＣの出力スイング幅を磁気量成分で使うことができるようになるため、前段のプリアンプのゲインを大きくすることが出来る。これにより、積分型ＡＤＣのノイズ成分が相対的に小さくなり、結果的に出力のＳ／Ｎ比の向上が達成される。 According to one aspect of the present invention, the limit of the output swing width of the integrator due to the offset component of the Hall element and the offset component of the preamplifier can be greatly relaxed, and the circuit restrictions previously restricted by the offset component can be reduced. Since it can be relaxed, high performance and low power consumption can be expected.
An example of higher performance is an improvement in the S / N ratio. Since the output swing width of the integrating ADC that has been occupied by the offset component can be used as the magnetic quantity component, the gain of the preamplifier in the previous stage can be increased. As a result, the noise component of the integrating ADC becomes relatively small, and as a result, the output S / N ratio is improved.

低消費電力化の一例としては、低電源電圧動作が可能になる。積分型ＡＤＣの出力幅は電源電圧によって決定されるため、出力スイング幅が小さくなるほど電源電圧は低く設定することができる。 As an example of low power consumption, low power supply voltage operation is possible. Since the output width of the integrating ADC is determined by the power supply voltage, the power supply voltage can be set lower as the output swing width becomes smaller.

本発明に係る磁気検出装置の一例を示す構成図である。It is a block diagram which shows an example of the magnetic detection apparatus which concerns on this invention. 積分器の一例を示す回路図である。It is a circuit diagram which shows an example of an integrator. 補正用ＤＡ変換器（補正用電流ＤＡ変換器）の一例を示す回路図である。It is a circuit diagram showing an example of a correction DA converter (correction current DA converter). 制御装置の動作の一例を示す説明図である。It is explanatory drawing which shows an example of operation | movement of a control apparatus. オフセット測定シーケンスの動作説明に供する説明図である。It is explanatory drawing with which operation | movement description of an offset measurement sequence is provided. オフセット測定シーケンスの動作説明に供する説明図である。It is explanatory drawing with which operation | movement description of an offset measurement sequence is provided. 磁気信号測定シーケンスの動作説明に供する説明図である。It is explanatory drawing with which it uses for operation | movement description of a magnetic signal measurement sequence. 磁気信号測定シーケンスの動作説明に供する説明図である。It is explanatory drawing with which it uses for operation | movement description of a magnetic signal measurement sequence. 積分器のその他の例を示す回路図である。It is a circuit diagram which shows the other example of an integrator. 補正用ＤＡ変換器（補正用電圧ＤＡ変換器）の一例を示す回路図である。It is a circuit diagram which shows an example of DA converter for correction | amendment (voltage DA converter for correction | amendment). セレクタ回路の一例を示す回路図である。It is a circuit diagram which shows an example of a selector circuit. 従来の磁気検出装置の一例を示す構成図である。It is a block diagram which shows an example of the conventional magnetic detection apparatus. 従来の積分器の一例を示す回路図である。It is a circuit diagram which shows an example of the conventional integrator. 従来の磁気検出装置の動作説明に供する説明図である。It is explanatory drawing with which it uses for operation | movement description of the conventional magnetic detection apparatus. 従来の磁気検出装置の動作説明に供する説明図である。It is explanatory drawing with which it uses for operation | movement description of the conventional magnetic detection apparatus. 従来の磁気検出装置の問題点を説明するための説明図である。It is explanatory drawing for demonstrating the problem of the conventional magnetic detection apparatus.

以下、図面を参照して本発明の実施形態について説明する。
＜第１の実施形態＞
まず、第１の実施形態を説明する。
＜磁気検出装置の構成＞
図１は、第１の実施形態に係る磁気検出装置の一例を示す構成図である。
本実施形態の磁気検出装置１０は、図１に示すように、ホール素子１と、第一のチョッパスイッチ２と、プリアンプ３と、積分型ＡＤＣ４と、を備えるとともに、さらに、補正用ＤＡＣ５と、チョッパクロック信号生成回路６と、制御装置７と、を備える。
ホール素子１は、図示しないチョッパスイッチを備えており、このチョッパスイッチによりホール素子１をチョッパ駆動し、駆動電流が流れる向きと出力端子を切り替えることにより、出力信号の位相を、０°、９０°、２７０°、１８０°の順に切り替えることができるようになっている。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
<First Embodiment>
First, the first embodiment will be described.
<Configuration of magnetic detection device>
FIG. 1 is a configuration diagram illustrating an example of a magnetic detection device according to the first embodiment.
As shown in FIG. 1, the magnetic detection device 10 of the present embodiment includes a Hall element 1, a first chopper switch 2, a preamplifier 3, and an integrating ADC 4, and further, a correction DAC 5, A chopper clock signal generation circuit 6 and a control device 7 are provided.
The hall element 1 includes a chopper switch (not shown). The hall element 1 is chopper-driven by the chopper switch, and the phase of the output signal is changed to 0 °, 90 ° by switching the direction in which the drive current flows and the output terminal. Switching between 270 ° and 180 ° is possible.

第一のチョッパスイッチ２は、ホール素子１の差動出力の出力端（以下、差動出力端ともいう。）と、プリアンプ３の差動入力の入力端（以下、差動入力端ともいう。）との間に接続される。第一のチョッパスイッチ２は、ホール素子１の出力端とプリアンプ３の入力端との接続先を、チョッパクロック信号生成回路６からのチョッパクロック信号に同期して切り替えることにより、ホール素子１の差動出力をチョッパ変調する。また、第一のチョッパスイッチ２は、チョッパクロック信号生成回路６からチョッパクロック信号が入力されないときには、ホール素子１をチョッパ変調せずに、プリアンプ３に供給する。 The first chopper switch 2 is also referred to as a differential output output terminal (hereinafter also referred to as a differential output terminal) of the Hall element 1 and a differential input input terminal (hereinafter referred to as a differential input terminal) of the preamplifier 3. ). The first chopper switch 2 switches the connection destination of the output terminal of the Hall element 1 and the input terminal of the preamplifier 3 in synchronization with the chopper clock signal from the chopper clock signal generation circuit 6, thereby changing the difference between the Hall element 1. Modulate the dynamic output. The first chopper switch 2 supplies the Hall element 1 to the preamplifier 3 without performing chopper modulation when no chopper clock signal is input from the chopper clock signal generation circuit 6.

プリアンプ３は、第一のチョッパスイッチ２によりチョッパ変調されたホール素子１の差動出力を増幅し、積分型ＡＤＣ４に出力する。
積分型ＡＤＣ４は、プリアンプ３の差動出力を入力する積分器１１と、積分器１１の差動出力を入力するコンパレータ１２と、コンパレータ１２の出力が入力されるＦＦ（フリップフロップ）回路１３と、ＦＦ回路１３の出力が入力されるカウンタ１４と、を備える。 The preamplifier 3 amplifies the differential output of the Hall element 1 that is chopper modulated by the first chopper switch 2 and outputs the amplified differential output to the integrating ADC 4.
The integrating ADC 4 includes an integrator 11 that inputs the differential output of the preamplifier 3, a comparator 12 that inputs the differential output of the integrator 11, an FF (flip-flop) circuit 13 that receives the output of the comparator 12, And a counter 14 to which the output of the FF circuit 13 is input.

この積分型ＡＤＣ４は、図１２に示す従来の磁気検出装置１００の積分型ＡＤＣ１０４と基本的な機能構成は同一であり、積分型ＡＤＣ４では、ＦＦ回路１３の出力がＬｏｗレベルの場合はリファレンス電圧（Ｖｒｅｆ）を正極性にして入力信号（プリアンプ３の差動出力）と加算し、ＦＦ回路１３の出力がＨｉｇｈレベルの場合はリファレンス電圧（Ｖｒｅｆ）を負極性にして入力信号（プリアンプ３の差動出力）と加算して、最終的に積分器１１の差動出力が０になるようにフィードバックをかけることでＡＤ変換を実現して、カウンタ１４からホール素子出力すなわちホール起電力信号に相当するデジタル信号を出力するが、図１に示す積分型ＡＤＣ４では、さらに、積分器１１に、補正用ＤＡＣ５の差動出力が入力される。なお、積分型ＡＤＣ４は、制御装置７から後述のオフセット測定シーケンスを表すシーケンス信号および磁気検出シーケンスを表すシーケンス信号を入力したときには、カウンタ１４を初期値に戻すようになっている。 The integral type ADC 4 has the same basic functional configuration as the integral type ADC 104 of the conventional magnetic detection device 100 shown in FIG. 12. In the integral type ADC 4, when the output of the FF circuit 13 is at the low level, the reference voltage ( Vref) is made positive and added to the input signal (differential output of the preamplifier 3). When the output of the FF circuit 13 is high level, the reference voltage (Vref) is made negative and the input signal (differential of the preamplifier 3) is added. Output), and feedback is performed so that the differential output of the integrator 11 finally becomes 0, thereby realizing AD conversion, and the digital output corresponding to the Hall element output, that is, the Hall electromotive force signal from the counter 14 In the integral type ADC 4 shown in FIG. 1, the differential output of the correction DAC 5 is further input to the integrator 11. The integration type ADC 4 is configured to return the counter 14 to the initial value when a sequence signal representing an offset measurement sequence and a sequence signal representing a magnetic detection sequence, which will be described later, are input from the control device 7.

図２は、積分器１１の一例を示す構成図である。この積分器１１の基本的な構成は図１３に示す従来の積分器１１１の構成と同様であるので同一部には同一符号を付与し、その詳細な説明は省略する。
図２に示すように、リファレンス電圧Ｖｒｅｆ＋およびＶｒｅｆ−は、積分器１１のリファレンス電圧の入力端に入力され、極性切替スイッチ１２１と第三のチョッパスイッチ１２２とを介して、ボルテージフォロワ構成のオペアンプ１２３または１２４の入力端に接続される。 FIG. 2 is a configuration diagram illustrating an example of the integrator 11. Since the basic configuration of the integrator 11 is the same as the configuration of the conventional integrator 111 shown in FIG. 13, the same reference numerals are given to the same parts, and detailed description thereof is omitted.
As shown in FIG. 2, the reference voltages Vref + and Vref− are input to the reference voltage input terminal of the integrator 11, and an operational amplifier 123 having a voltage follower configuration is connected via a polarity changeover switch 121 and a third chopper switch 122. Or it is connected to the input terminal of 124.

極性切替スイッチ１２１は、積分型ＡＤＣ４のＦＦ回路１３の出力であるＦＦ出力に応じて動作し、ＦＦ回路１３の出力がＬｏｗレベルの場合はリファレンス電圧（Ｖｒｅｆ）を正極性にして入力信号（プリアンプ３の差動出力Ｖｉｎ＋、Ｖｉｎ−）と加算し、ＦＦ回路１３の出力がＨｉｇｈレベルの場合はリファレンス電圧（Ｖｒｅｆ）を負極性にして入力信号（プリアンプ３の差動出力）と加算する。こうして、最終的に積分器１１の差動出力が０になるようにフィードバックをかけることでＡＤ変換を実現している。 The polarity changeover switch 121 operates in accordance with the FF output that is the output of the FF circuit 13 of the integrating ADC 4, and when the output of the FF circuit 13 is at the low level, the reference voltage (Vref) is set to the positive polarity and the input signal (preamplifier) 3, and when the output of the FF circuit 13 is at a high level, the reference voltage (Vref) is made negative and added to the input signal (differential output of the preamplifier 3). Thus, AD conversion is realized by applying feedback so that the differential output of the integrator 11 is finally zero.

オペアンプ１２３、１２４の出力端はそれぞれ入力抵抗Ｒ２、Ｒ３を介し、さらに第二のチョッパスイッチ１２５を介して全差動アンプ１２６の入力端に接続される。また、プリアンプ３の差動出力Ｖｉｎ＋およびＶｉｎ−は、積分器１１の差動信号の入力端に入力され、それぞれ抵抗Ｒ１、Ｒ４で電流変換され、さらに第二のチョッパスイッチ１２５を介して全差動アンプ１２６の入力端に接続される。 The output terminals of the operational amplifiers 123 and 124 are connected to the input terminals of the fully differential amplifier 126 via the input resistors R2 and R3, respectively, and further via the second chopper switch 125. Further, the differential outputs Vin + and Vin− of the preamplifier 3 are input to the differential signal input terminals of the integrator 11, converted into currents by the resistors R 1 and R 4, respectively, and further to the total difference via the second chopper switch 125. Connected to the input end of the dynamic amplifier 126.

さらに、図２に示す積分器１１は、補正用ＤＡＣ５で生成されたオフセット補正用電流Ｉｏｆｆ＋、Ｉｏｆｆ−を入力し、第二のチョッパスイッチ１２５を介して全差動アンプ１２６に供給する。
全差動アンプ１２６の入力端および出力端間には積分用キャパシタＣ１、Ｃ２が接続され、全差動アンプ１２６の出力が積分器１１の出力Ｖｏｕｔ＋、Ｖｏｕｔ−として出力される。 Further, the integrator 11 shown in FIG. 2 inputs the offset correction currents Ioff + and Ioff− generated by the correction DAC 5 and supplies them to the fully differential amplifier 126 via the second chopper switch 125.
Integration capacitors C1 and C2 are connected between the input terminal and the output terminal of the fully differential amplifier 126, and the outputs of the fully differential amplifier 126 are output as the outputs Vout + and Vout− of the integrator 11.

つまり、積分器１１では、プリアンプ出力Ｖｉｎ＋、Ｖｉｎ−と、オペアンプ１２３、１２４から出力されるリファレンス電圧Ｖｒｅｆ＋、Ｖｒｅｆ−とがそれぞれ入力抵抗Ｒ１〜Ｒ４によって電流変換された後、オフセット補正用電流Ｉｏｆｆ＋、Ｉｏｆｆ−と加算され、この加算された電流信号が第二のチョッパスイッチ１２５を介して全差動アンプ１２６に入力され、ここで積分されて出力される。 That is, in the integrator 11, after the preamplifier outputs Vin + and Vin− and the reference voltages Vref + and Vref− output from the operational amplifiers 123 and 124 are converted into currents by the input resistors R1 to R4, respectively, the offset correction currents Ioff +, Ioff− is added, and this added current signal is input to the fully differential amplifier 126 via the second chopper switch 125, where it is integrated and output.

補正用ＤＡＣ（ＤＡ変換器）５は、後述するオフセット信号に基づき、オフセット補正用の差動信号、すなわちオフセット補正用電流Ｉｏｆｆ＋、Ｉｏｆｆ−を生成し、生成した差動信号を積分器１１に出力する。
具体的には、補正用ＤＡＣ５は、制御装置７からのシーケンス信号に応じて動作する。
すなわち補正用ＤＡＣ５は、シーケンス信号が、オフセット測定シーケンスを表す信号であるときには、積分型ＡＤＣ４の出力であるオフセット信号を、記憶部５ｍで保持又は記憶する。また、補正用ＤＡＣ５は、シーケンス信号がオフセット測定シーケンスを表す信号であるときは、オフセット補正用の差動信号を積分器１１に出力しない状態となり、オフセット測定が終了した後、積分型ＡＤＣ４の出力であるオフセット信号を記憶部５ｍに更新記憶する。 The correction DAC (DA converter) 5 generates an offset correction differential signal, that is, offset correction currents Ioff + and Ioff− based on an offset signal described later, and outputs the generated differential signal to the integrator 11. To do.
Specifically, the correction DAC 5 operates according to a sequence signal from the control device 7.
That is, when the sequence signal is a signal representing an offset measurement sequence, the correction DAC 5 holds or stores the offset signal that is the output of the integrating ADC 4 in the storage unit 5m. Further, when the sequence signal is a signal representing an offset measurement sequence, the correction DAC 5 does not output the differential signal for offset correction to the integrator 11, and after the offset measurement is completed, the output of the integrating ADC 4 The offset signal is updated and stored in the storage unit 5m.

一方、シーケンス信号が磁気検出シーケンスであるときには、補正用ＤＡＣ５は、オフセット測定の終了後に記憶部５ｍに更新記憶されたオフセット信号に基づいて、オフセット補正用の差動信号を生成し、生成したオフセット補正用の差動信号（オフセット補正用電流Ｉｏｆｆ＋、Ｉｏｆｆ−）を積分器１１に出力する。
図３は、補正用ＤＡＣ５の一例を示す構成図である。第１の実施形態は、補正用ＤＡＣ５として、補正用電流を生成する補正用電流ＤＡＣ５ａを用いている。 On the other hand, when the sequence signal is a magnetic detection sequence, the correction DAC 5 generates a differential signal for offset correction based on the offset signal updated and stored in the storage unit 5m after the offset measurement is completed, and the generated offset The differential signal for correction (offset correction currents Ioff +, Ioff−) is output to the integrator 11.
FIG. 3 is a configuration diagram illustrating an example of the correction DAC 5. In the first embodiment, a correction current DAC 5 a that generates a correction current is used as the correction DAC 5.

補正用電流ＤＡＣ５ａは、図３に示すように、電流源３１と、オフセット補正用電流生成回路３２と、電流ミラー回路３３と、電流ソース用ＰＭＯＳトランジスタ３４と、ソース・シンク切替回路３５と、電流シンク用ＮＭＯＳトランジスタ３６と、を備える。
電流源３１は、一端が電源に接続される、定電流Ｉｒｅｆを供給する定電流源３１ａと、ドレインが定電流源３１ａの他端に接続されるＮＭＯＳトランジスタ３１ｂとを備え、ＮＭＯＳトランジスタ３１ｂは接地電位に接続される。また、ＮＭＯＳトランジスタ３１ｂのゲート−ドレイン間は短絡され、ドレイン電圧が出力電圧となる。 As shown in FIG. 3, the correction current DAC 5a includes a current source 31, an offset correction current generation circuit 32, a current mirror circuit 33, a current source PMOS transistor 34, a source / sink switching circuit 35, and a current. And a sinking NMOS transistor 36.
The current source 31 includes a constant current source 31a for supplying a constant current Iref, one end of which is connected to a power source, and an NMOS transistor 31b having a drain connected to the other end of the constant current source 31a. The NMOS transistor 31b is grounded. Connected to potential. Further, the gate and drain of the NMOS transistor 31b are short-circuited, and the drain voltage becomes the output voltage.

オフセット補正用電流生成回路３２は、オフセット補正用電流生成用のＮＭＯＳトランジスタｍ１〜ｍ３と、ＮＭＯＳトランジスタｍ１〜ｍ３それぞれに対応して設けられたゲート信号切替スイッチｓｗ１〜ｓｗ３と、を備える。
ＮＭＯＳトランジスタｍ１〜ｍ３は、電流ミラー回路３３の後述のＰＭＯＳトランジスタｍ１１と接地電位との間に並列に接続され、基準電流をＩｒｅｆとしたとき、ＮＭＯＳトランジスタｍ１は１Ｉｒｅｆ、ＮＭＯＳトランジスタｍ２は２Ｉｒｅｆ、ＮＭＯＳトランジスタｍ３は４Ｉｒｅｆを生成する。 The offset correction current generation circuit 32 includes offset correction current generation NMOS transistors m1 to m3 and gate signal changeover switches sw1 to sw3 provided corresponding to the NMOS transistors m1 to m3, respectively.
The NMOS transistors m1 to m3 are connected in parallel between a later-described PMOS transistor m11 of the current mirror circuit 33 and a ground potential. When the reference current is Iref, the NMOS transistor m1 is 1Iref, the NMOS transistor m2 is 2Iref, and NMOS. Transistor m3 generates 4Iref.

ゲート信号切替スイッチｓｗ１〜ｓｗ３は同一構成である。ゲート信号切替スイッチｓｗ１は、後述のオフセット信号の最下位ビットを表すＣｏｄｅ［０］を入力し、Ｃｏｄｅ［０］が“１”であるときＮＭＯＳトランジスタｍ１のゲートと電流源３１の出力端とを導通状態に切り替え、電流源３１の出力電圧をＮＭＯＳトランジスタｍ１のゲートに印加する。一方、Ｃｏｄｅ［０］が“０”であるときにはＮＭＯＳトランジスタｍ１のゲートに接地電位を印加する。 The gate signal selector switches sw1 to sw3 have the same configuration. The gate signal changeover switch sw1 inputs Code [0] representing the least significant bit of an offset signal described later. When Code [0] is “1”, the gate of the NMOS transistor m1 and the output terminal of the current source 31 are connected. Switching to the conductive state, the output voltage of the current source 31 is applied to the gate of the NMOS transistor m1. On the other hand, when Code [0] is “0”, a ground potential is applied to the gate of the NMOS transistor m1.

ゲート信号切替スイッチｓｗ２は、後述のオフセット信号の下位から２ビット目を表すＣｏｄｅ［１］を入力し、Ｃｏｄｅ［１］が“１”であるときＮＭＯＳトランジスタｍ２のゲートと電流源３１の出力端とを導通状態に切り替え、電流源３１の出力電圧をＮＭＯＳトランジスタｍ２のゲートに印加する。一方、Ｃｏｄｅ［１］が“０”であるときにはＮＭＯＳトランジスタｍ２のゲートに接地電位を印加する。 The gate signal changeover switch sw2 inputs Code [1] representing the second bit from the lower order of the offset signal described later. When Code [1] is “1”, the gate of the NMOS transistor m2 and the output terminal of the current source 31 are input. Are switched to the conductive state, and the output voltage of the current source 31 is applied to the gate of the NMOS transistor m2. On the other hand, when Code [1] is “0”, a ground potential is applied to the gate of the NMOS transistor m2.

ゲート信号切替スイッチｓｗ３は、後述のオフセット信号の下位から３ビット目を表すＣｏｄｅ［２］を入力し、Ｃｏｄｅ［２］が“１”であるときＮＭＯＳトランジスタｍ３のゲートと電流源３１の出力端とを導通状態に切り替え、電流源３１の出力電圧をＮＭＯＳトランジスタｍ３のゲートに印加する。一方、Ｃｏｄｅ［２］が“０”であるときＮＭＯＳトランジスタｍ３のゲートに接地電位を印加する。 The gate signal changeover switch sw3 inputs Code [2] representing the third bit from the lower order of the offset signal described later, and when Code [2] is “1”, the gate of the NMOS transistor m3 and the output terminal of the current source 31 And the output voltage of the current source 31 is applied to the gate of the NMOS transistor m3. On the other hand, when Code [2] is “0”, a ground potential is applied to the gate of the NMOS transistor m3.

つまり、オフセット信号の下位３ビットの各ビットの値に応じて、ＮＭＯＳトランジスタｍ１〜ｍ３をオン、またはオフに制御することによって、ＮＭＯＳトランジスタｍ１〜ｍ３にオフセット信号の各ビットに対応する電流が流れ、オン状態となったＮＭＯＳトランジスタを流れる電流の総和が、オフセット補正用電流Ｉｏｆｆ＋、Ｉｏｆｆ−として生成されることになる。 That is, by controlling the NMOS transistors m1 to m3 to be on or off according to the value of each of the lower 3 bits of the offset signal, a current corresponding to each bit of the offset signal flows through the NMOS transistors m1 to m3. The sum of currents flowing through the NMOS transistors that are turned on is generated as offset correction currents Ioff + and Ioff−.

なお、ここでは、オフセット信号が４ビットの信号である場合について説明しているが、オフセット信号は任意数のビットの信号を適用することができる。その場合には、最上位ビットを極性を表す符号ビットとし、最上位ビットを除くビットを、オフセット補正用電流の大きさを表すビットとすればよい。また、ＮＭＯＳトランジスタおよびゲート信号切替スイッチは、オフセット信号の最上位ビットを除くビットに対応して設ければよい。 Although the case where the offset signal is a 4-bit signal has been described here, a signal having an arbitrary number of bits can be applied to the offset signal. In that case, the most significant bit may be a sign bit representing polarity, and the bits excluding the most significant bit may be bits representing the magnitude of the offset correction current. The NMOS transistor and the gate signal selector switch may be provided corresponding to the bits other than the most significant bit of the offset signal.

電流ミラー回路３３は、カレントミラー回路を構成するＰＭＯＳトランジスタｍ１１およびＰＭＯＳトランジスタｍ１２と、ＮＭＯＳトランジスタｍ１３とを備え、カレントミラー回路を構成する一方のＰＭＯＳトランジスタｍ１１のドレインは、オフセット補正用電流生成回路３２のＮＭＯＳトランジスタｍ１〜ｍ３のドレインと接続される。カレントミラー回路を構成する他方のＰＭＯＳトランジスタｍ１２のドレインはＮＭＯＳトランジスタｍ１３のドレインと接続され、ＮＭＯＳトランジスタｍ１３のソースは接地電位に接続される。ＮＭＯＳトランジスタｍ１３のドレイン−ゲート間は短絡される。また、ＰＭＯＳトランジスタｍ１１およびＰＭＯＳトランジスタｍ１２のゲートは、ＰＭＯＳトランジスタｍ１１のドレインと接続される。 The current mirror circuit 33 includes a PMOS transistor m11 and a PMOS transistor m12 that constitute a current mirror circuit, and an NMOS transistor m13. The drain of one PMOS transistor m11 that constitutes the current mirror circuit is an offset correction current generation circuit 32. Connected to the drains of the NMOS transistors m1 to m3. The drain of the other PMOS transistor m12 constituting the current mirror circuit is connected to the drain of the NMOS transistor m13, and the source of the NMOS transistor m13 is connected to the ground potential. The drain and gate of the NMOS transistor m13 are short-circuited. The gates of the PMOS transistor m11 and the PMOS transistor m12 are connected to the drain of the PMOS transistor m11.

電流ソース用ＰＭＯＳトランジスタ３４は、電源とソース・シンク切替回路３５との間に接続され、ゲートは、ＰＭＯＳトランジスタｍ１１のドレインと接続される。
電流シンク用ＮＭＯＳトランジスタ３６は、ソース・シンク切替回路３５と接地電位との間に接続され、ゲートはＮＭＯＳトランジスタｍ１３のドレインと接続される。ＮＭＯＳトランジスタｍ１３と電流シンク用ＮＭＯＳトランジスタ３６とは、カレントミラー回路を構成している。 The PMOS transistor 34 for current source is connected between the power source and the source / sink switching circuit 35, and the gate is connected to the drain of the PMOS transistor m11.
The current sinking NMOS transistor 36 is connected between the source / sink switching circuit 35 and the ground potential, and the gate is connected to the drain of the NMOS transistor m13. The NMOS transistor m13 and the current sinking NMOS transistor 36 constitute a current mirror circuit.

ソース・シンク切替回路３５は、直列に接続されるＰＭＯＳトランジスタｍ２１およびＮＭＯＳトランジスタｍ２２と、直列に接続されるＰＭＯＳトランジスタｍ２３およびＮＭＯＳトランジスタｍ２４とを備え、ＰＭＯＳトランジスタｍ２１およびｍ２３のドレインがともに、電流ソース用ＰＭＯＳトランジスタ３４のドレインに接続され、ＮＭＯＳトランジスタｍ２２およびｍ２４のソースがともに、電流シンク用ＮＭＯＳトランジスタＮＭＯＳトランジスタ３６のドレインに接続される。 The source / sink switching circuit 35 includes a PMOS transistor m21 and an NMOS transistor m22 connected in series, and a PMOS transistor m23 and an NMOS transistor m24 connected in series, and the drains of the PMOS transistors m21 and m23 are both current sources. The drain of the PMOS transistor 34 is connected to the drain, and the sources of the NMOS transistors m22 and m24 are both connected to the drain of the current sinking NMOS transistor NMOS transistor 36.

ＰＭＯＳトランジスタｍ２１およびＮＭＯＳトランジスタｍ２２のゲートには、オフセット信号の最上位ビットを表すＣｏｄｅ［３］が入力され、ＰＭＯＳトランジスタｍ２３およびＮＭＯＳトランジスタｍ２４のゲートには、オフセット信号の最上位ビットを表すＣｏｄｅ［３］がインバータ３５ａで反転されて入力される。
ＰＭＯＳトランジスタｍ２１およびＮＭＯＳトランジスタｍ２２のドレインが、差動出力からなるオフセット補正用電流の一方の出力端となり、ＰＭＯＳトランジスタｍ２３およびＮＭＯＳトランジスタｍ２４のドレインが他方の出力端となる。 Code [3] representing the most significant bit of the offset signal is input to the gates of the PMOS transistor m21 and NMOS transistor m22, and Code [3] representing the most significant bit of the offset signal is input to the gates of the PMOS transistor m23 and NMOS transistor m24. 3] is inverted by the inverter 35a and input.
The drains of the PMOS transistor m21 and the NMOS transistor m22 serve as one output terminal of an offset correction current consisting of a differential output, and the drains of the PMOS transistor m23 and the NMOS transistor m24 serve as the other output terminal.

Ｃｏｄｅ［３］が“１”であるときにはＰＭＯＳトランジスタｍ２１、ＮＭＯＳトランジスタｍ２４がオフ、ＮＭＯＳトランジスタｍ２２、ＰＭＯＳトランジスタｍ２３がオンとなって、出力端にオフセット補正用電流Ｉｏｆｆ＋、Ｉｏｆｆ−が生じる。逆に、Ｃｏｄｅ［３］が“０”であるときにはＰＭＯＳトランジスタｍ２１、ＮＭＯＳトランジスタｍ２４がオン、ＮＭＯＳトランジスタｍ２２、ＰＭＯＳトランジスタｍ２３がオフとなって、出力端に、Ｃｏｄｅ［３］が“１”であるとは異なる極性でオフセット補正用電流Ｉｏｆｆ＋、Ｉｏｆｆ−が生じる。 When Code [3] is “1”, the PMOS transistor m21 and the NMOS transistor m24 are turned off, the NMOS transistor m22 and the PMOS transistor m23 are turned on, and offset correction currents Ioff + and Ioff− are generated at the output terminal. Conversely, when Code [3] is “0”, the PMOS transistor m21 and NMOS transistor m24 are on, the NMOS transistor m22 and PMOS transistor m23 are off, and Code [3] is “1” at the output terminal. Offset correction currents Ioff + and Ioff− are generated with different polarities.

つまり、オフセット信号の符号ビットに応じて、オフセット補正用電流の差動出力Ｉｏｆｆ＋、Ｉｏｆｆ−の極性が切り替わり、オフセット信号の符号ビットを除くビットに応じて、オフセット補正用電流の値が変化するようになっている。
図１に戻ってチョッパクロック信号生成回路６は、チョッパクロック信号を生成し、各チョッパスイッチに出力する。また、第二のチョッパスイッチ１２５へのチョッパクロック信号の供給を制御するスイッチ６ａを備えており、スイッチ６ａは、制御装置７からのシーケンス信号に応じて動作する。具体的には、シーケンス信号がオフセット測定シーケンスを表す信号であるときには、非導状態となって第二のチョッパスイッチ１２５へのチョッパクロック信号の供給を行なわない。一方、シーケンス信号が磁気信号測定シーケンスを表す信号であるときには、スイッチ６ａは導通状態となって第二のチョッパスイッチ１２５へチョッパクロック信号を供給する。 That is, the polarities of the differential outputs Ioff + and Ioff− of the offset correction current are switched according to the sign bit of the offset signal, and the value of the offset correction current is changed according to the bits other than the sign bit of the offset signal. It has become.
Returning to FIG. 1, the chopper clock signal generation circuit 6 generates a chopper clock signal and outputs it to each chopper switch. In addition, a switch 6 a that controls the supply of the chopper clock signal to the second chopper switch 125 is provided, and the switch 6 a operates according to the sequence signal from the control device 7. Specifically, when the sequence signal is a signal representing an offset measurement sequence, the chopper clock signal is not supplied to the second chopper switch 125 because it is in a non-conductive state. On the other hand, when the sequence signal is a signal representing a magnetic signal measurement sequence, the switch 6a becomes conductive and supplies the chopper clock signal to the second chopper switch 125.

制御装置７は、ホール素子１のチョッパ駆動制御を行なうとともに、磁気検出装置１０の各部の動作タイミングを制御する。また、制御装置７は、磁気検出装置１０の動作シーケンスを示す図４にあるように、磁気信号の測定に入る前に、まず、オフセットの測定を行い、その後、測定したオフセット量に相当する補正信号を発生する補正用ＤＡＣ５を用いてオフセット補正を行いながら、磁気信号測定を行うように各部を制御する。すなわち、制御装置７はオフセットの測定を行う場合には、まず、オフセット測定シーケンスであることを表すシーケンス信号を、補正用ＤＡＣ５、チョッパクロック信号生成回路６に送信した後、オフセット測定処理を実行するよう各部を制御し、続いて、磁気信号検出シーケンスであることを表すシーケンス信号を、補正用ＤＡＣ５、チョッパクロック信号生成回路６に送信した後、磁気信号検出処理を実行するよう各部を制御する。 The control device 7 performs chopper drive control of the Hall element 1 and controls the operation timing of each part of the magnetic detection device 10. Further, as shown in FIG. 4 showing the operation sequence of the magnetic detection device 10, the control device 7 first measures the offset before entering the measurement of the magnetic signal, and then performs the correction corresponding to the measured offset amount. Each unit is controlled to perform magnetic signal measurement while performing offset correction using the correction DAC 5 that generates a signal. That is, when measuring the offset, the control device 7 first transmits a sequence signal indicating an offset measurement sequence to the correction DAC 5 and the chopper clock signal generation circuit 6 and then executes an offset measurement process. Then, after transmitting a sequence signal indicating a magnetic signal detection sequence to the correction DAC 5 and the chopper clock signal generation circuit 6, each unit is controlled to execute the magnetic signal detection process.

なお、ここでは、磁気信号の測定に入る前に、オフセットの測定を行なう場合について説明するが、これに限るものではない。例えば、オフセットの測定を行なったときにその値を記憶部に記憶しておき、磁気信号の測定を行なうときには記憶部に記憶した値を用いてオフセット補正を行なうようにしてもよい。 Here, a case where offset measurement is performed before starting the measurement of the magnetic signal will be described, but the present invention is not limited to this. For example, when the offset is measured, the value may be stored in the storage unit, and when the magnetic signal is measured, the offset correction may be performed using the value stored in the storage unit.

＜オフセット測定＞
次にオフセット測定を行なう場合の磁気検出装置１０の動作について説明する。
図５および図６は、磁気検出装置１０のオフセット測定における動作を示した図である。
図５は、ホール素子１を３６０°チョッパ駆動した場合の、ホール素子１の出力信号Ｓ１１、プリアンプ３の出力信号Ｓ１２、積分器（全差動アンプ１２６）の入力信号Ｓ１３、積分器の出力信号Ｓ１４の変化状況を表したものである。図６は、ホール素子１を３６０°チョッパ駆動した場合の、各位相（０°、９０°、２７０°、１８０°）における、第一のチョッパスイッチ２、第三のチョッパスイッチ１２２、第二のチョッパスイッチ１２５の状態を表したものである。 <Offset measurement>
Next, the operation of the magnetic detection apparatus 10 when performing offset measurement will be described.
FIG. 5 and FIG. 6 are diagrams showing operations in the offset measurement of the magnetic detection device 10.
FIG. 5 shows the output signal S11 of the Hall element 1, the output signal S12 of the preamplifier 3, the input signal S13 of the integrator (full differential amplifier 126), and the output signal of the integrator when the Hall element 1 is driven at 360 ° chopper. This shows the change status of S14. FIG. 6 shows the first chopper switch 2, the third chopper switch 122, the second chopper switch 122 in each phase (0 °, 90 °, 270 °, 180 °) when the Hall element 1 is driven by 360 ° chopper. This shows the state of the chopper switch 125.

磁気検出装置１０は、まず、図示しないチョッパスイッチをチョッパ駆動することによって、ホール素子１の出力端子および入力端子を切り替え、ホール素子１の信号の位相を、０°、９０°、２７０°、１８０°の順に切り替える。
このとき、ホール素子１の出力電圧である差動出力Ｓ１１は、図５の信号Ｓ１１に示すようになる。すなわち、差動出力Ｓ１１は、ホール素子１の周囲の磁気量に応じた磁気量成分と、ホール素子１のオフセット成分との和となる。このとき、磁気量成分はチョッパ駆動の間はほぼ一定信号となる。一方、ホール素子１のオフセット成分は、チョッパ駆動されることにより、チョッパ変調されて、図５の信号Ｓ１１に示すように極性が切り替わる。 First, the magnetic detection device 10 switches the output terminal and the input terminal of the Hall element 1 by chopper driving a chopper switch (not shown), and the signal phase of the Hall element 1 is changed to 0 °, 90 °, 270 °, 180 °. Switch in the order of °.
At this time, the differential output S11 which is the output voltage of the Hall element 1 is as shown by a signal S11 in FIG. That is, the differential output S11 is the sum of the magnetic quantity component according to the magnetic quantity around the Hall element 1 and the offset component of the Hall element 1. At this time, the magnetic quantity component becomes a substantially constant signal during chopper driving. On the other hand, the offset component of the Hall element 1 is chopper-modulated by chopper driving, and the polarity is switched as shown by a signal S11 in FIG.

次に、ホール素子１とプリアンプ３との間にある第一のチョッパスイッチ２で、プリアンプ３に入力される、ホール素子１の差動出力の極性を切り替えて、差動出力を増幅する。具体的には、ホール素子１のチョッパ駆動において、差動出力の位相がφ１（０°）、φ２（９０°）、φ３（２７０°）、φ４（１８０°）の順に切り替わるように、出力端子および駆動電流が流れる端子の切り替えを行なうと、例えば、第一のチョッパスイッチ２は、位相がφ１およびφ４の場合には、差動出力の極性の切り替えを行わず、ホール素子出力Ｓ１１がそのままプリアンプ３に入力され、位相がφ２およびφ３の場合には、差動出力の極性の切り替えを行い、ホール素子出力Ｓ１１の極性が反転してプリアンプ３に入力されるように動作する。 Next, the first chopper switch 2 between the Hall element 1 and the preamplifier 3 switches the polarity of the differential output of the Hall element 1 input to the preamplifier 3 to amplify the differential output. Specifically, in the chopper drive of the Hall element 1, the output terminal is switched so that the phase of the differential output is switched in the order of φ1 (0 °), φ2 (90 °), φ3 (270 °), φ4 (180 °). When the terminal through which the drive current flows is switched, for example, when the phase is φ1 and φ4, the first chopper switch 2 does not switch the polarity of the differential output, and the Hall element output S11 remains as the preamplifier. 3 and the phases are φ2 and φ3, the polarity of the differential output is switched, and the polarity of the Hall element output S11 is inverted so that it is input to the preamplifier 3.

このとき、図５の信号Ｓ１２に示すように、プリアンプ出力Ｓ１２において、磁気量成分は、第一のチョッパスイッチ２による切り替えに伴って極性が切り替わり、一方、ホール素子１のオフセット成分は一定となる。
また、プリアンプ出力Ｓ１２には、プリアンプ３のオフセット成分もさらに加算される。そのため、図５の信号Ｓ１２に示すように、プリアンプ出力Ｓ１２は、主に、磁気量成分とホール素子１のオフセット成分とプリアンプ３のオフセット成分との和相当の値となる。 At this time, as shown in the signal S12 of FIG. 5, in the preamplifier output S12, the polarity of the magnetic quantity component is switched in accordance with the switching by the first chopper switch 2, while the offset component of the Hall element 1 is constant. .
Further, the offset component of the preamplifier 3 is further added to the preamplifier output S12. Therefore, as shown in the signal S12 of FIG. 5, the preamplifier output S12 mainly has a value corresponding to the sum of the magnetic quantity component, the offset component of the Hall element 1, and the offset component of the preamplifier 3.

次に、積分器１１内部にある第二のチョッパスイッチ１２５による切り替えを行わず、プリアンプ３の出力をそのまま積分器としての全差動アンプ１２６に入力する。このとき、積分器入力Ｓ１３は、図５の信号Ｓ１３に示す通りとなり、磁気量成分は極性が切り替わり、ホール素子１のオフセット成分及びプリアンプ３のオフセット成分は一定となる。
最後に、積分器（全差動アンプ１２６）で積分された出力として、図５の信号Ｓ１３で表される積分器入力が積分されて信号Ｓ１４に示す積分器出力となる。 Next, without switching by the second chopper switch 125 inside the integrator 11, the output of the preamplifier 3 is input as it is to the fully differential amplifier 126 as an integrator. At this time, the integrator input S13 is as shown in the signal S13 of FIG. 5, the polarity of the magnetic quantity component is switched, and the offset component of the Hall element 1 and the offset component of the preamplifier 3 are constant.
Finally, as an output integrated by the integrator (full differential amplifier 126), the integrator input represented by the signal S13 in FIG. 5 is integrated into the integrator output indicated by the signal S14.

このとき、図５の信号Ｓ１４に示すように、チョッパ駆動の９０°から２７０°の切り替わる時点、及び、１８０°から０°に切り替わる時点において、磁気量成分がほぼ０Ｖとなるため、その時点で積分器出力を取り出せば、磁気量成分はキャンセルされ、ホール素子１のオフセット成分とプリアンプ３のオフセット成分との和を取り出すことが可能となる。 At this time, as shown by a signal S14 in FIG. 5, the magnetic quantity component becomes almost 0 V at the time of switching from 90 ° to 270 ° of chopper driving and the time of switching from 180 ° to 0 °. If the integrator output is taken out, the magnetic quantity component is canceled, and the sum of the offset component of the Hall element 1 and the offset component of the preamplifier 3 can be taken out.

本実施形態では、以上のように、磁気量成分をキャンセルして、ホール素子１のオフセット成分とプリアンプ３のオフセット成分との和を積分器出力Ｓ１４として取り出して、コンパレータ１２、ＦＦ回路１３、カウンタ１４を用いてデジタル信号として出力する。このカウンタ１４から出力される、ホール素子１のオフセット成分とプリアンプ３のオフセット成分との和からなるデジタル信号がオフセット信号となる。補正用ＤＡＣ５（補正用電流ＤＡＣ５ａ）は、このオフセット信号を記憶部５ｍに記憶する。そして、磁気信号測定を行なう場合には、この記憶部５ｍに記憶されたオフセット信号を用いてオフセット補正用電流を生成する。
なお、本実施形態では、チョッパ駆動を０°、９０°、２７０°、１８０°の順に切り替える形態で説明したが、駆動方法は問わず、０°、９０°、１８０°、２７０°の順であってもよく、０°、９０°の順であってもよい。 In the present embodiment, as described above, the magnetic quantity component is canceled, the sum of the offset component of the Hall element 1 and the offset component of the preamplifier 3 is extracted as the integrator output S14, and the comparator 12, the FF circuit 13, and the counter 14 is output as a digital signal. A digital signal that is output from the counter 14 and that is the sum of the offset component of the Hall element 1 and the offset component of the preamplifier 3 is an offset signal. The correction DAC 5 (correction current DAC 5a) stores this offset signal in the storage unit 5m. When performing magnetic signal measurement, an offset correction current is generated using the offset signal stored in the storage unit 5m.
In this embodiment, the chopper driving is described as being switched in the order of 0 °, 90 °, 270 °, and 180 °. However, the driving method is not limited, and the order is 0 °, 90 °, 180 °, and 270 °. It may be in the order of 0 ° and 90 °.

＜磁気信号測定＞
次に、磁気信号測定を行なう場合の動作を説明する。
＜補正用ＤＡＣ５の動作＞
磁気信号測定を行なう場合、図３に示す補正用ＤＡＣ５（補正用電流ＤＡＣ５ａ）では、以下の動作を行なう。 <Magnetic signal measurement>
Next, the operation when performing magnetic signal measurement will be described.
<Operation of Correction DAC 5>
When performing magnetic signal measurement, the following operation is performed in the correction DAC 5 (correction current DAC 5a) shown in FIG.

すなわち、オフセット補正用電流生成回路３２では、記憶部５ｍに記憶されたオフセット信号に基づき、オフセット補正用電流生成用ＮＭＯＳとしてのＮＭＯＳトランジスタｍ１〜ｍ３で、オフセット信号に対応したオフセット補正用電流を生成する。
生成されたオフセット補正用電流が、電流ミラー回路３３で、電流ソース用ＰＭＯＳ３４と電流シンク用ＮＭＯＳ３６とにミラーされる。そして、オフセット信号に基づきソース・シンク切替回路３５で、補正用電流ＤＡＣ５ａがオフセット補正用電流をソースするかシンクするかを決定する。 That is, the offset correction current generation circuit 32 generates an offset correction current corresponding to the offset signal by the NMOS transistors m1 to m3 as the offset correction current generation NMOS based on the offset signal stored in the storage unit 5m. To do.
The generated offset correction current is mirrored by the current mirror circuit 33 to the current source PMOS 34 and the current sink NMOS 36. Based on the offset signal, the source / sink switching circuit 35 determines whether the correction current DAC 5a sources or sinks the offset correction current.

まず、オフセット成分のデジタル値であるオフセット信号を、補正用電流ＤＡＣ５ａに入力する。本実施形態では、最上位ビットを除く下位ｂｉｔ（Ｃｏｄｅ［２：０］）でゲート信号切替スイッチｓｗ１〜ｓｗ３を制御し、オフセット補正用電流生成回路３２で、オフセット補正用電流の絶対値を決定する。例えば、Ｃｏｄｅ［２：０］がＣｏｄｅ［２］が１、Ｃｏｄｅ［１］が０、Ｃｏｄｅ［０］が１の場合、オフセット補正用電流は、４Ｉｒｅｆ＋１Ｉｒｅｆ＝５Ｉｒｅｆとなる。このように、オフセット量が大きい場合は、オフセット補正用電流の絶対値が大きくなるように設定する。 First, an offset signal that is a digital value of the offset component is input to the correction current DAC 5a. In the present embodiment, the gate signal selector switches sw1 to sw3 are controlled by lower bits (Code [2: 0]) excluding the most significant bit, and the offset correction current generation circuit 32 determines the absolute value of the offset correction current. To do. For example, when Code [2: 0] is Code [2] = 1, Code [1] is 0, and Code [0] is 1, the offset correction current is 4Iref + 1Iref = 5Iref. Thus, when the offset amount is large, the absolute value of the offset correction current is set to be large.

また、オフセット成分のデジタル値のＭＳＢ（Ｃｏｄｅ［３］）は、符号ｂｉｔとしてソース・シンク切替回路３５内のスイッチに入力され、出力電流の極性を制御する。これらのデジタル信号により生成されたオフセット補正用電流（Ｉｏｆｆ＋、Ｉｏｆｆ−）が補正用電流ＤＡＣの出力となる。
この補正用電流ＤＡＣ５ａで生成された補正用電流は、図２に示す、積分型ＡＤＣ４内の第二のチョッパスイッチ１２５の直前に入力される。この補正用電流が入力される点では、プリアンプ出力電圧のオフセット成分（図５の信号Ｓ１３）が入力抵抗により電流に変換され、オフセット成分によるＤＣ電流として現れている。ここへ、補正用ＤＡＣ５（補正用電流ＤＡＣ５ａ）のオフセット補正用電流Ｉｏｆｆ＋、Ｉｏｆｆ−を加算することで、オフセット成分によるＤＣ電流をキャンセルすることができる。 The MSB (Code [3]) of the digital value of the offset component is input as a code bit to the switch in the source / sink switching circuit 35, and controls the polarity of the output current. The offset correction currents (Ioff +, Ioff−) generated by these digital signals are the output of the correction current DAC.
The correction current generated by the correction current DAC 5a is input immediately before the second chopper switch 125 in the integrating ADC 4 shown in FIG. At the point where this correction current is input, the offset component of the preamplifier output voltage (signal S13 in FIG. 5) is converted into a current by the input resistance and appears as a DC current due to the offset component. Here, by adding the offset correction currents Ioff + and Ioff− of the correction DAC 5 (correction current DAC 5a), the DC current due to the offset component can be canceled.

＜磁気検出装置１０の動作＞
次に、オフセット成分を補正しながら磁気測定を行う場合の、磁気検出装置における動作を図７、図８を伴って説明する。
図７は、ホール素子１を３６０°チョッパ駆動した場合の、ホール素子１の出力信号Ｓ１１、プリアンプ３の出力信号Ｓ１２、積分器（全差動アンプ１２６）の入力信号Ｓ１３、積分器の出力信号Ｓ１４の変化状況を表したものである。図８は、ホール素子１を３６０°チョッパ駆動した場合の、各位相（０°、９０°、２７０°、１８０°）における、第一のチョッパスイッチ２、第三のチョッパスイッチ１２２、第二のチョッパスイッチ１２５の状態を表したものである。 <Operation of Magnetic Detection Device 10>
Next, the operation of the magnetic detection apparatus when performing magnetic measurement while correcting the offset component will be described with reference to FIGS.
FIG. 7 shows the output signal S11 of the Hall element 1, the output signal S12 of the preamplifier 3, the input signal S13 of the integrator (full differential amplifier 126), and the output signal of the integrator when the Hall element 1 is driven by 360 ° chopper. This shows the change status of S14. FIG. 8 shows the first chopper switch 2, the third chopper switch 122, the second chopper switch 122 in each phase (0 °, 90 °, 270 °, 180 °) when the Hall element 1 is driven by 360 ° chopper. This shows the state of the chopper switch 125.

図７において、ホール素子１をチョッパ駆動し、ホール素子１の出力を第一のチョッパスイッチ２でチョッパ変調してプリアンプ３に入力し、プリアンプ３でチョッパ変調したホール素子出力Ｓ１１を増幅するまでは、図５および図６に示すオフセット測定時の処理と同様であって、各部の波形は、オフセット測定時の波形と同等となる。
プリアンプ３の出力は積分型ＡＤＣ４に入力され、積分型ＡＤＣ４では、第二のチョッパスイッチ１２５によりプリアンプ３の出力の極性を切り替えて積分器（全差動アンプ１２６）に入力する。例えば、ホール素子１の出力信号の位相がφ１およびφ４の場合には、プリアンプ３の差動出力の極性の切り替えを行わず、ホール素子出力が正極性で積分器に入力されることとなる。ホール素子１の出力信号の位相がφ２およびφ３の場合には、プリアンプ３の差動出力の極性の切り替えを行い、その結果、ホール素子出力が負極性として積分器に入力されることとなる。これにより、図７の信号Ｓ１３に示すように、積分器への差動入力の磁気量成分は、ほぼ一定となり、ホール素子１のオフセット成分及びプリアンプ３のオフセット成分の極性が切り替わる。 In FIG. 7, until the Hall element 1 is chopper-driven, the output of the Hall element 1 is chopper modulated by the first chopper switch 2 and input to the preamplifier 3, and the Hall element output S11 that has been chopper modulated by the preamplifier 3 is amplified. 5 and 6 are the same as the processing at the time of offset measurement, and the waveform of each part is equivalent to the waveform at the time of offset measurement.
The output of the preamplifier 3 is input to the integration type ADC 4, and the polarity of the output of the preamplifier 3 is switched by the second chopper switch 125 and input to the integrator (full differential amplifier 126). For example, when the phase of the output signal of the Hall element 1 is φ1 and φ4, the polarity of the differential output of the preamplifier 3 is not switched, and the Hall element output is input to the integrator with positive polarity. When the phase of the output signal of the Hall element 1 is φ2 and φ3, the polarity of the differential output of the preamplifier 3 is switched, and as a result, the Hall element output is input to the integrator as negative polarity. As a result, as shown by a signal S13 in FIG. 7, the magnetic quantity component of the differential input to the integrator becomes substantially constant, and the polarities of the offset component of the Hall element 1 and the offset component of the preamplifier 3 are switched.

このとき、積分器への差動入力は、オフセット補正用電流によりオフセット補正されることにより、ホール素子１のオフセット成分及びプリアンプ３のオフセット成分のＤＣオフセットが補正される。そのため、図７の信号Ｓ１３に示すように、磁気量成分は略一定となり、ホール素子１のオフセット成分およびプリアンプ３のオフセット成分は、位相がφ２およびφ３の場合に極性が切り替わるが、オフセット成分が大幅に減少することになる。 At this time, the differential input to the integrator is offset-corrected by the offset correction current, so that the DC offset of the offset component of the Hall element 1 and the offset component of the preamplifier 3 is corrected. Therefore, as shown in the signal S13 of FIG. 7, the magnetic quantity component is substantially constant, and the polarity of the offset component of the Hall element 1 and the offset component of the preamplifier 3 is switched when the phases are φ2 and φ3. It will decrease significantly.

最後に、積分器（全差動アンプ１２６）で積分された出力としては、図７の信号Ｓ１３に示す積分器入力が積分されて、積分器出力は図７の信号Ｓ１４に示すような値となる。つまり磁気量成分は略一定の傾きで増加する値となるが、チョッパ駆動の９０°から２７０°の切り替わる時点、及び、１８０°から０°に切り替わる時点において、ホール素子１およびプリアンプ３のオフセット成分がほぼ０Ｖとなる。そのため、この時点で積分器出力を取り出せば、ホール素子１、プリアンプ３のオフセット成分はキャンセルされ、すなわち磁気量成分を取り出すことが可能となる。 Finally, as an output integrated by the integrator (full differential amplifier 126), the integrator input shown in the signal S13 in FIG. 7 is integrated, and the integrator output has a value as shown in the signal S14 in FIG. Become. That is, the magnetic quantity component increases with a substantially constant slope, but when the chopper drive is switched from 90 ° to 270 ° and when the chopper drive is switched from 180 ° to 0 °, the offset components of the Hall element 1 and the preamplifier 3 are offset. Becomes almost 0V. Therefore, if the integrator output is taken out at this time, the offset components of the Hall element 1 and the preamplifier 3 are canceled, that is, the magnetic quantity component can be taken out.

上述の通り、オフセット成分を補正しながら磁気測定を行うことで、補正を行わない場合と比較して積分器の出力スイング幅を大幅に抑えることができる。
また、ホール素子１のオフセット成分のみを考慮した場合でも、その大きさは磁気量成分の数十倍〜数百倍である。これに加えて、プリアンプ３のオフセット成分も合わせて補正することで、積分器の出力スイング幅は少なくとも数十分の一以下に抑えることが出来る。その効果により、回路に要求される制約が大幅に緩和され、より高性能化や低消費電力化が期待できる。 As described above, by performing the magnetic measurement while correcting the offset component, the output swing width of the integrator can be significantly suppressed as compared with the case where the correction is not performed.
Even when only the offset component of the Hall element 1 is considered, the magnitude thereof is several tens to several hundreds times the magnetic quantity component. In addition, by correcting the offset component of the preamplifier 3 together, the output swing width of the integrator can be suppressed to at least several tenths or less. As a result, restrictions required for the circuit are greatly relaxed, and higher performance and lower power consumption can be expected.

高性能化の一例としては、Ｓ／Ｎ比の改善が挙げられるが、これまでオフセット成分が占めていた積分型ＡＤＣの出力スイング幅を信号成分で使うことが出来るようになるため、前段のプリアンプのゲインを大きくすることができる。これにより、積分型ＡＤＣ回路のノイズ成分が相対的に小さくなり、結果的に出力のＳ／Ｎ比の向上も達成される。
低消費電力化の一例としては、低電源電圧動作が可能になる。積分型ＡＤＣの出力幅は
電源電圧によって決定されるため、出力スイング幅が小さくなるほど電源電圧は低く設定することもできる。 An example of high performance is the improvement of the S / N ratio, but since the output swing width of the integrating ADC that has been occupied by the offset component can be used as the signal component, the preamplifier in the previous stage The gain can be increased. As a result, the noise component of the integrating ADC circuit becomes relatively small, and as a result, the output S / N ratio is also improved.
As an example of low power consumption, low power supply voltage operation is possible. Since the output width of the integrating ADC is determined by the power supply voltage, the power supply voltage can be set lower as the output swing width becomes smaller.

また、本実施形態によれば、オフセットが周囲の温度等の環境変化により変動しても、磁気信号測定の前に、オフセット測定シーケンスを設けることで、ダイナミックにオフセット補正を行うことができる。 Further, according to the present embodiment, even if the offset fluctuates due to an environmental change such as the ambient temperature, the offset correction can be dynamically performed by providing the offset measurement sequence before the magnetic signal measurement.

＜第２の実施形態＞
次に、第２の実施形態を説明する。
この第２の実施形態は、補正用ＤＡＣ（補正用ＤＡ変換器）５として、補正用電圧を生成する補正用電圧ＤＡＣ５ｂを適用したものである。
磁気検出装置１０の基本的な構成は第１の実施形態における磁気検出装置と同等であるため、同一部には同一符号を付与し、その詳細な説明は省略する。
図９は、第２の実施形態における積分器１１の一例を示す構成図である。 <Second Embodiment>
Next, a second embodiment will be described.
In the second embodiment, a correction voltage DAC 5 b that generates a correction voltage is applied as the correction DAC (correction DA converter) 5.
Since the basic configuration of the magnetic detection device 10 is the same as that of the magnetic detection device in the first embodiment, the same parts are denoted by the same reference numerals, and detailed description thereof is omitted.
FIG. 9 is a configuration diagram illustrating an example of the integrator 11 according to the second embodiment.

第２の実施形態における積分器１１は、図２に示す第１の実施形態における積分器１１において、補正電圧入力回路１２７、１２８をさらに備えている。
補正電圧入力回路１２７は、ボルテージフォロワ構成のオペアンプ１２７ａと、抵抗１２７ｂとを備える。オペアンプ１２７ａの一方の入力端は、オフセット補正用電圧Ｖｏｆｆ＋の入力端と接続され、オペアンプ１２７ａの出力端は抵抗１２７ｂを介して第二のチョッパスイッチ１２５の一方の入力端に接続される。 The integrator 11 in the second embodiment is further provided with correction voltage input circuits 127 and 128 in the integrator 11 in the first embodiment shown in FIG.
The correction voltage input circuit 127 includes an operational amplifier 127a having a voltage follower configuration and a resistor 127b. One input terminal of the operational amplifier 127a is connected to the input terminal of the offset correction voltage Voff +, and the output terminal of the operational amplifier 127a is connected to one input terminal of the second chopper switch 125 through the resistor 127b.

補正電圧入力回路１２８も同様に、ボルテージフォロワ構成のオペアンプ１２８ａと、抵抗１２８ｂとを備える。オペアンプ１２８ａの一方の入力端は、オフセット補正用電圧Ｖｏｆｆ−の入力端と接続され、オペアンプ１２８ａの出力端は抵抗１２７ｂを介して第二のチョッパスイッチ１２５の他方の入力端に接続される。
つまり、補正用電圧ＤＡＣ５ｂの出力であるオフセット補正用電圧Ｖｏｆｆ＋、Ｖｏｆｆ−は、オペアンプ１２７ａ、１２８ａと抵抗１２７ｂ、１２８ｂを介して、第二のチョッパスイッチ１２５の直前に入力される。オペアンプ１２７ａ、１２８ａはボルテージフォロワ構成であり、オペアンプ１２７ａ、１２８ａの出力とサミングノードとの間には抵抗１２７ｂ、１２８ｂが接続される。この抵抗１２７ｂ、１２８ｂにより、オフセット補正用電圧Ｖｏｆｆ＋、Ｖｏｆｆ−、つまりオフセット補正用ＤＣ電圧出力が補正用ＤＣ電流出力へと変換される。このサミングノードでは、ホール素子１の差動出力のオフセット成分、またプリアンプ３の出力電圧のオフセット成分が入力抵抗Ｒ１〜Ｒ４により電流に変換され、ＤＣ電流として現れているため、補正用ＤＣ電流出力を加算することによって、ホール素子１およびプリアンプ３のオフセット電流をキャンセルすることができる。 Similarly, the correction voltage input circuit 128 includes an operational amplifier 128a having a voltage follower configuration and a resistor 128b. One input terminal of the operational amplifier 128a is connected to the input terminal of the offset correction voltage Voff−, and the output terminal of the operational amplifier 128a is connected to the other input terminal of the second chopper switch 125 via the resistor 127b.
That is, the offset correction voltages Voff + and Voff− that are the outputs of the correction voltage DAC5b are input immediately before the second chopper switch 125 via the operational amplifiers 127a and 128a and the resistors 127b and 128b. The operational amplifiers 127a and 128a have a voltage follower configuration, and resistors 127b and 128b are connected between the outputs of the operational amplifiers 127a and 128a and the summing node. The resistors 127b and 128b convert the offset correction voltages Voff + and Voff−, that is, the offset correction DC voltage output into the correction DC current output. In this summing node, the offset component of the differential output of the Hall element 1 and the offset component of the output voltage of the preamplifier 3 are converted into currents by the input resistors R1 to R4 and appear as DC currents. Is added, the offset currents of the Hall element 1 and the preamplifier 3 can be canceled.

図１０は、第２の実施形態における補正用ＤＡＣ５（補正用電圧ＤＡＣ５ｂ）の一例を示す構成図である。この補正用電圧ＤＡＣ５ｂは、補正用電圧を生成する回路である。
補正用電圧ＤＡＣ５ｂは、図１０に示すように、ボルテージフォロワ構成のオペアンプ４１と、複数の抵抗が直列に接続されてなる分圧用抵抗４２と、セレクタ回路４３とを備える。 FIG. 10 is a configuration diagram illustrating an example of the correction DAC 5 (correction voltage DAC 5b) according to the second embodiment. The correction voltage DAC5b is a circuit that generates a correction voltage.
As shown in FIG. 10, the correction voltage DAC 5 b includes an operational amplifier 41 having a voltage follower configuration, a voltage dividing resistor 42 in which a plurality of resistors are connected in series, and a selector circuit 43.

オペアンプ４１は非反転入力端子にリファレンス電圧Ｖｒｅｆを入力する。つまり、オペアンプ４１はリファレンス電圧Ｖｒｅｆと同じ電圧を出力する。
分圧用抵抗４２は、図１０では、７つの抵抗ｒ１〜ｒ７が直列に接続され、Ｖ３＋〜Ｖ３−までの電圧を生成する。これら抵抗ｒ１〜ｒ７によって分圧された電圧はセレクタ回路４３に入力される。すなわち、抵抗ｒ３およびｒ４間の電圧をＶｃｏｍ電圧として、抵抗ｒ３とｒ２との間の電圧がＶ１＋、抵抗ｒ２とｒ１との間の電圧がＶ２＋、抵抗ｒ１とオペアンプ４１の出力端との間の電圧がＶ３＋として、セレクタ回路４３に入力される。同様に、抵抗ｒ４とｒ５との間の電圧がＶ１−、抵抗ｒ５とｒ６との間の電圧がＶ２−、抵抗ｒ６と抵抗ｒ７との間の電圧がＶ３−として、セレクタ回路４３に入力される。 The operational amplifier 41 inputs the reference voltage Vref to the non-inverting input terminal. That is, the operational amplifier 41 outputs the same voltage as the reference voltage Vref.
In FIG. 10, the voltage dividing resistor 42 includes seven resistors r1 to r7 connected in series to generate a voltage from V3 + to V3−. The voltages divided by the resistors r1 to r7 are input to the selector circuit 43. That is, the voltage between the resistors r3 and r4 is a Vcom voltage, the voltage between the resistors r3 and r2 is V1 +, the voltage between the resistors r2 and r1 is V2 +, and between the resistor r1 and the output terminal of the operational amplifier 41 The voltage is input to the selector circuit 43 as V3 +. Similarly, the voltage between the resistors r4 and r5 is input to the selector circuit 43 as V1-, the voltage between the resistors r5 and r6 is V2-, and the voltage between the resistors r6 and r7 is V3-. The

セレクタ回路４３は、オフセット測定で測定されたオフセット信号に基づいて、オフセット信号に応じた補正電圧を生成する。
図１１は、セレクタ回路４３の一例を示す構成図である。
セレクタ回路４３は、選択スイッチ４３ａおよび４３ｂと、極性切替スイッチ４３ｃとを備える。 The selector circuit 43 generates a correction voltage corresponding to the offset signal based on the offset signal measured by the offset measurement.
FIG. 11 is a configuration diagram illustrating an example of the selector circuit 43.
The selector circuit 43 includes selection switches 43a and 43b and a polarity changeover switch 43c.

選択スイッチ４３ａは、分圧電圧Ｖｃｏｍ、Ｖ１＋〜Ｖ３＋を入力する。選択スイッチ４３ｂは分圧電圧Ｖｃｏｍ、Ｖ１−〜Ｖ３−を入力する。選択スイッチ４３ａ、４３ｂは、記憶部５ｍに記憶されているオフセット信号に基づき、オフセット信号の最上位ビットを除くビットで指定されるオフセット電圧の絶対値相当となり得る分圧電圧をそれぞれ選択する。 The selection switch 43a inputs the divided voltages Vcom and V1 + to V3 +. The selection switch 43b receives the divided voltages Vcom and V1- to V3-. The selection switches 43a and 43b each select a divided voltage that can be equivalent to the absolute value of the offset voltage specified by bits other than the most significant bit of the offset signal, based on the offset signal stored in the storage unit 5m.

極性切替スイッチ４３ｃはオフセット信号の最上位ビットで指定される極性に応じて選択スイッチ４３ａ、４３ｂの出力の極性を切り替えて、差動信号からなるオフセット補正用電圧Ｖｏｆｆ＋、Ｖｏｆｆ−として出力する。
この第２の実施形態においても、オフセット補正用電圧Ｖｏｆｆ＋、Ｖｏｆｆ−によって、ホール素子１やプリアンプ３のオフセットをキャンセルすることができる。 The polarity changeover switch 43c switches the polarity of the outputs of the selection switches 43a and 43b according to the polarity specified by the most significant bit of the offset signal, and outputs it as offset correction voltages Voff + and Voff− made up of differential signals.
Also in the second embodiment, the offset of the Hall element 1 and the preamplifier 3 can be canceled by the offset correction voltages Voff + and Voff−.

したがって、上記第１の実施形態と同等の作用効果を得ることができる。
なお、本発明はホール素子をチョッパ駆動する場合であれば適用することが可能であり、ホール素子の駆動方式は、定電流駆動方式であっても、定電圧駆動方式であってもよい。
また、本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。 Therefore, an operational effect equivalent to that of the first embodiment can be obtained.
The present invention can be applied to the case where the Hall element is chopper-driven, and the driving method of the Hall element may be a constant current driving method or a constant voltage driving method.
In addition, the scope of the present invention is not limited to the illustrated and described exemplary embodiments, and includes all embodiments that provide the same effects as those intended by the present invention. Further, the scope of the invention can be defined by any desired combination of particular features among all the disclosed features.

１ホール素子
２第一のチョッパスイッチ
３プリアンプ
４積分型ＡＤＣ（ＡＤ変換器）
５補正用ＤＡＣ（ＤＡ変換器）
５ａ補正用電流ＤＡＣ（ＤＡ変換器）
５ｂ補正用電圧ＤＡＣ（ＤＡ変換器）
６チョッパクロック信号生成回路
７制御装置
１１積分器 1 Hall element 2 First chopper switch 3 Preamplifier 4 Integrating ADC (AD converter)
5 Correction DAC (DA converter)
5a Correction current DAC (DA converter)
5b Correction voltage DAC (DA converter)
6 Chopper Clock Signal Generation Circuit 7 Controller 11 Integrator

Claims

Hall element driven by chopper,
A preamplifier for amplifying the Hall electromotive force signal of the Hall element;
A first chopper switch connected between the Hall element and the preamplifier and operating in response to a chopper clock signal;
An integrating AD converter that has an integrator and a second chopper switch that is provided on the input side of the integrator and operates in accordance with a chopper clock signal, and that AD-converts the output of the preamplifier to obtain a magnetic signal;
A chopper clock signal generation circuit for generating a chopper clock signal for the first and second chopper switches;
Based on the integrator output at the time of switching from 90 ° to 270 ° of the chopper drive and the time of switching from 180 ° to 0 °, an offset correction current for offset correcting the output of the preamplifier is generated, and the offset A correction DA converter for adding a correction current to an input signal to the integrator via the second chopper switch ;
A magnetic detection device comprising:

A magnetic signal measurement sequence in which the second chopper switch performs a chopper operation based on the chopper clock signal;
The magnetic detection device according to claim 1, further comprising: an offset measurement sequence in which the second chopper switch maintains one connection state.

The magnetic detection device according to claim 2, wherein the first chopper switch performs the same operation in the magnetic signal measurement sequence and the offset measurement sequence.

The correction D / A converter uses an output signal of the integral AD converter in the offset measurement sequence as an offset component included in the output of the preamplifier, and generates the correction signal based on the offset component. Or the magnetic detection apparatus of Claim 3.

5. The magnetism according to claim 2, wherein the chopper clock signal generation circuit does not supply the chopper clock signal to the second chopper switch in the offset measurement sequence. 6. Detection device.

6. The offset measurement sequence according to claim 2, wherein an offset component included in an output of the preamplifier is a DC component and a magnetic signal component is an AC component at an input terminal of the integrator in the offset measurement sequence. The magnetic detection apparatus as described.

7. The magnetic detection device according to claim 2, wherein, in the magnetic signal measurement sequence, the integral AD converter obtains the magnetic signal while performing offset correction based on the correction signal. 8. .

The Hall electromotive force signal is modulated by the first chopper switch,
The magnetic detection device according to any one of claims 1 to 7, wherein the modulated Hall electromotive force signal is demodulated by the second chopper switch.

The output of the integrating AD converter is a digital value represented by a sign bit and a bit representing the absolute value of the output of the preamplifier,
The correction DA converter switches the polarity of the correction signal based on the sign bit in the output of the preamplifier in the offset measurement sequence, and calculates the absolute value of the correction signal based on the bit representing the absolute value. The magnetic detection device according to claim 4 to be generated.