JP2018164307A - Multipath nested mirror amplifier circuit - Google Patents
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Abstract
Description
本発明は、信号処理回路、および信号処理回路を備える半導体装置に関し、たとえば、チョッパアンプを備える半導体装置に関する。 The present invention relates to a signal processing circuit and a semiconductor device including the signal processing circuit, for example, a semiconductor device including a chopper amplifier.
アンプあるいはコンパレータは、その入力部デバイスミスマッチに起因するオフセット電圧により、入力信号の増幅や比較の精度を確保することが困難である。 It is difficult for the amplifier or the comparator to ensure the accuracy of the amplification and comparison of the input signal due to the offset voltage resulting from the input device mismatch.
特許文献1は、チョッパアンプおよび平均化回路を備える増幅回路を開示する。平均化回路は、チョッパアンプの出力電圧を複数のサンプリング時刻でサンプリングし、各サンプリング時刻における出力電圧の平均電圧を生成する。
特許文献2は、チョッパアンプの出力電圧に重畳するオフセット電圧の正負が反転する第1タイミングと、第1サンプルホールド回路でサンプルホールドする第2タイミングとの間で、チョッパアンプの出力電圧と第1サンプルホールド回路のホールド電圧とを加算する加算回路を開示する。
In
特許文献3は、チョッパアンプおよびスイッチトキャパシタを備える増幅回路を開示する。増幅回路は、スイッチトキャパシタ技術を用いて、チョッピングにより所定周期で正負が反転するオフセット電圧を除去する。
特許文献1は、チョッピングにより正負が反転するオフセット電圧の影響を除去する構成を開示するものでない。特許文献2は、チョッピングにより正負が反転するオフセット電圧の影響を除去することを目的とする処理回路を開示する。しかしながら、処理回路は、オペアンプを有するサンプルホールド回路および加算回路で構成されるため、オペアンプに起因するオフセットがさらに重畳する。また、処理回路の構成が複雑となり、部品点数が増加する。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、信号処理回路は、差動入力信号を増幅してチョッパ出力信号を生成するチョッパアンプと、チョッパ出力信号を加算して、加算信号を生成する加算回路と、を備え、チョッパアンプは、差動入力信号を増幅する差動増幅回路を有し、差動増幅回路に入力される差動入力信号は、制御クロックの第1位相期間および第2位相期間毎に入れ替えられ、チョッパアンプは、差動増幅回路の出力に基づき、第1位相期間および第2位相期間において、それぞれ、正転のオフセット電圧および反転のオフセット電圧が重畳するチョッパ出力信号を生成し、加算回路は、第1位相期間および第2位相期間におけるチョッパ出力信号を加算して加算信号を生成する、信号処理回路である。 According to one embodiment, a signal processing circuit includes a chopper amplifier that amplifies a differential input signal to generate a chopper output signal, and an adder circuit that adds the chopper output signal to generate an addition signal. The chopper amplifier has a differential amplifier circuit that amplifies the differential input signal, and the differential input signal input to the differential amplifier circuit is switched for each of the first phase period and the second phase period of the control clock. The chopper amplifier generates a chopper output signal in which the forward offset voltage and the inverted offset voltage are superimposed in the first phase period and the second phase period based on the output of the differential amplifier circuit, respectively. , A signal processing circuit that adds the chopper output signals in the first phase period and the second phase period to generate an addition signal.
前記一実施の形態によれば、差動増幅回路のオフセット電圧の影響が除去された信号処理回路が実現される。 According to the embodiment, the signal processing circuit in which the influence of the offset voltage of the differential amplifier circuit is removed is realized.
以下、図面を参照しつつ、実施の形態について説明する。実施の形態の説明において、個数、量などに言及する場合、特に記載ある場合を除き、必ずしもその個数、量などに限定されない。実施の形態の図面において、同一の参照符号や参照番号は、同一部分または相当部分を表わすものとする。また、実施の形態の説明において、同一の参照符号等を付した部分等に対しては、重複する説明は繰り返さない場合がある。 Hereinafter, embodiments will be described with reference to the drawings. In the description of the embodiment, reference to the number, amount, and the like is not necessarily limited to the number, amount, and the like unless otherwise specified. In the drawings of the embodiments, the same reference numerals and reference numerals represent the same or corresponding parts. Further, in the description of the embodiments, the overlapping description may not be repeated for the portions with the same reference numerals and the like.
<実施の形態1>
図1は、実施の形態1に係る信号処理回路1のブロック図を示す。
<
FIG. 1 is a block diagram of a
信号処理回路1は、チョッパアンプ1A、加算回路1B、および出力段アンプ1Cを備える。チョッパアンプ1Aは、変調チョッパ回路SA、初段アンプAMP1、および復調チョッパ回路SBを有する。変調チョッパ回路SAおよび復調チョッパ回路SBは、制御回路CTLが出力するチョッピングクロックCLK1により、そのチョッピング動作が制御される。加算回路1Bは、制御回路CTLが出力する制御クロックΦ1および制御クロックΦ2により、その動作が制御される。
The
変調チョッパ回路SAには、差動入力信号Vsp(t)および差動入力信号Vsm(t)が入力される。チョッピングクロックCLK1の論理レベルが反転すると、変調チョッパ回路SAは、初段アンプAMP1の正転入力および反転入力に印加する差動入力信号Vsp(t)および差動入力信号Vsm(t)を、入れ替える。 A differential input signal Vsp (t) and a differential input signal Vsm (t) are input to the modulation chopper circuit SA. When the logic level of the chopping clock CLK1 is inverted, the modulation chopper circuit SA interchanges the differential input signal Vsp (t) and the differential input signal Vsm (t) applied to the normal rotation input and the inverting input of the first stage amplifier AMP1.
復調チョッパ回路SBには、初段アンプAMP1の第1信号および第2信号が入力される。チョッピングクロックCLK1の論理レベルが反転すると、復調チョッパ回路SBは、初段アンプAMP1の第1信号および第2信号のいずれか一方を、チョッパ出力信号Vsub(t)として、交互に出力する。 The first signal and the second signal of the first stage amplifier AMP1 are input to the demodulation chopper circuit SB. When the logic level of the chopping clock CLK1 is inverted, the demodulation chopper circuit SB alternately outputs either the first signal or the second signal of the first stage amplifier AMP1 as the chopper output signal Vsub (t).
加算回路1Bは、チョッパアンプ1Aが出力するチョッパ出力信号Vsub(t)を、制御クロックΦ1および制御クロックΦ2に基づき、サンプリングするとともに、そのサンプリング値を加算して、加算信号Vfil(t)を出力する。
The
出力段アンプ1Cは、加算信号Vfil(t)を増幅して、信号処理回路1の出力信号Vout(t)を出力する。
The
図2は、実施の形態1に係る信号処理回路1の主要部の等価回路図および信号波形を示す。
FIG. 2 shows an equivalent circuit diagram and signal waveforms of the main part of the
図2(a)は、図1に示される信号処理回路1が備えるチョッパアンプ1Aの等価回路と、加算回路1Bとの接続関係を示す。
FIG. 2A shows a connection relationship between the equivalent circuit of the
チョッパアンプ1Aに印加される差動入力信号Vsp(t)および差動入力信号Vsm(t)は、変調チョッパ回路SAを介して、初段アンプAMP1に印加される。初段アンプAMP1が有するオフセット電圧Vosは、変調チョッパ回路SAの出力と初段アンプAMP1の正転入力との間に、電圧源Vosとして等価的に挿入される。初段アンプAMP1の出力は、復調チョッパ回路SBを介して、チョッパ出力信号Vsub(t)として出力される。
The differential input signal Vsp (t) and the differential input signal Vsm (t) applied to the
図2(b)は、チョッピングクロックCLK1、差動入力信号Vsp(t)、差動入力信号Vsm(t)、信号Vsig(t)、およびチョッパ出力信号Vsub(t)の波形を示す。 FIG. 2B shows waveforms of the chopping clock CLK1, the differential input signal Vsp (t), the differential input signal Vsm (t), the signal Vsig (t), and the chopper output signal Vsub (t).
チョッピングクロックCLK1は、周期Tを有するクロックパルス列である。信号処理回路1に印加される差動入力信号Vsp(t)および差動入力信号Vsm(t)は、チョッピングクロックCLK1の周期Tに対し、ゆっくりと振幅が変動する差動入力信号である。換言すれば、変調チョッパ回路SAおよび復調チョッパ回路SBのスイッチング速度は、差動入力信号Vsp(t)および差動入力信号Vsm(t)の時間的変化に対し、十分高速に設定される。
The chopping clock CLK1 is a clock pulse train having a period T. The differential input signal Vsp (t) and the differential input signal Vsm (t) applied to the
信号Vsig(t)は、差動入力信号Vsp(t)から差動入力信号Vsm(t)を引いた値と、初段アンプAMP1の電圧増幅率A1と、の乗算値である。即ち、
Vsig(t)=A1*(Vsp(t)−Vsm(t)) …… 式1
である。
The signal Vsig (t) is a product of a value obtained by subtracting the differential input signal Vsm (t) from the differential input signal Vsp (t) and the voltage amplification factor A1 of the first-stage amplifier AMP1. That is,
Vsig (t) = A1 * (Vsp (t) −Vsm (t))
It is.
チョッパ出力信号Vsub(t)は、後述の通り、信号Vsig(t)と、正転のオフセット電圧Vosおよび反転のオフセット電圧Vosを、チョッピングクロックCLK1の半周期毎に交互に重畳させた信号と、基準信号VCOMと、の加算値である。ここで、チョッピングクロックCLK1において、論理レベルが一方にある半周期を第1位相期間、論理レベルが他方にある半周期を第2位相期間とする。一例として、チョッピングクロックCLK1がロウレベルおよびハイレベルにある期間を、それぞれ、第1位相期間および第2位相期間とする。 As will be described later, the chopper output signal Vsub (t) includes a signal Vsig (t), a signal obtained by alternately superimposing a normal rotation offset voltage Vos and an inversion offset voltage Vos every half cycle of the chopping clock CLK1; This is an added value of the reference signal VCOM. Here, in the chopping clock CLK1, a half cycle in which the logic level is on one side is a first phase period, and a half cycle in which the logic level is on the other side is a second phase period. As an example, a period in which the chopping clock CLK1 is at a low level and a high level is defined as a first phase period and a second phase period, respectively.
図2(c)は、チョッパ出力信号Vsub(t)の波形を、模式的に示す。図2(c)は、図2(b)に示されるチョッピングクロックCLK1の3周期分相当の各波形を、時間軸で拡大した波形図である。 FIG. 2C schematically shows the waveform of the chopper output signal Vsub (t). FIG. 2C is a waveform diagram in which each waveform corresponding to three cycles of the chopping clock CLK1 shown in FIG. 2B is enlarged on the time axis.
チョッパアンプ1Aは、第1位相期間および第2位相期間において、それぞれ、正転のオフセット電圧Vosが重畳したチョッパ出力信号Vsub(t)および反転のオフセット電圧Vosが重畳したチョッパ出力信号Vsub(t)を出力する。
The
ここで、”正転/反転のオフセット電圧Vosが重畳したチョッパ出力信号Vsub(t)”とは、以下を意味する。仮に、初段アンプAMP1のオフセット電圧Vosが零である場合、チョッパアンプ1Aは、式2の値を有するチョッパ出力信号Vsub(t)を生成する。
A1*(Vsp(t)−Vsm(t))+VCOM …… 式2
ここで、記号”A1”は初段アンプAMP1の電圧増幅率であり、記号”*”は乗算記号である。
Here, the “chopper output signal Vsub (t) superimposed with the normal / inverted offset voltage Vos” means the following. If the offset voltage Vos of the first stage amplifier AMP1 is zero, the
A1 * (Vsp (t) −Vsm (t)) +
Here, the symbol “A1” is a voltage amplification factor of the first stage amplifier AMP1, and the symbol “*” is a multiplication symbol.
しかしながら、初段アンプAMP1が零でないオフセット電圧Vosを有する場合、チョッパ出力信号Vsub(t)は、第1位相期間および第2位相期間に、それぞれ、式21および式22で求められる値に設定される。
A1*(Vsp(t)−Vsm(t))+abs(Vos)+VCOM …… 式21
A1*(Vsp(t)−Vsm(t))−abs(Vos)+VCOM …… 式22
ここで、記号abs(Vos)は、オフセット電圧Vosの絶対値である。
However, when the first-stage amplifier AMP1 has a non-zero offset voltage Vos, the chopper output signal Vsub (t) is set to a value obtained by
A1 * (Vsp (t) −Vsm (t)) + abs (Vos) +
A1 * (Vsp (t) −Vsm (t)) − abs (Vos) +
Here, the symbol abs (Vos) is an absolute value of the offset voltage Vos.
式21は、正転のオフセット電圧Vosが重畳したチョッパ出力信号Vsub(t)の計算式であり、式22は、反転のオフセット電圧Vosが重畳したチョッパ出力信号Vsub(t)の計算式である。
図2(c)において、チョッパ出力信号Vsub(t)の変化直後で発生するオーバーシュート波形およびアンダーシュート波形は、変調チョッパ回路SAおよび復調チョッパ回路SBの切替に伴い発生するノイズである。 In FIG. 2C, an overshoot waveform and an undershoot waveform that occur immediately after the change of the chopper output signal Vsub (t) are noises that are generated when the modulation chopper circuit SA and the demodulation chopper circuit SB are switched.
図3は、実施の形態1に係る信号処理装置1が有する変調チョッパ回路SAおよび復調チョッパ回路SBの回路図である。
FIG. 3 is a circuit diagram of the modulation chopper circuit SA and the demodulation chopper circuit SB included in the
変調チョッパ回路SAおよび復調チョッパ回路SBは、同様の構成を有するクロススイッチである。 The modulation chopper circuit SA and the demodulation chopper circuit SB are cross switches having the same configuration.
変調チョッパ回路SAおよび復調チョッパ回路SBにおいて、ノードN1およびノードN3間には、スイッチSW1が接続され、ノードN2およびノードN4間には、スイッチSW4が接続される。ノードN1およびノードN4間には、スイッチSW2が接続され、ノードN2およびノードN3間には、スイッチSW3が接続される。スイッチSW1およびスイッチSW4の導通状態と、スイッチSW2およびスイッチSW3の導通状態は、チョッピングクロックCLK1により、互いに相反するように制御される。 In modulation chopper circuit SA and demodulation chopper circuit SB, switch SW1 is connected between nodes N1 and N3, and switch SW4 is connected between nodes N2 and N4. A switch SW2 is connected between the node N1 and the node N4, and a switch SW3 is connected between the node N2 and the node N3. The conduction state of the switch SW1 and the switch SW4 and the conduction state of the switch SW2 and the switch SW3 are controlled to be opposite to each other by the chopping clock CLK1.
チョッピングクロックCLK1がロウレベルの期間(第1位相期間)にわたり、スイッチSW1およびスイッチSW4は導通状態に設定され、スイッチSW2およびスイッチSW3は非導通状態に設定される。チョッピングクロックCLK1がハイレベルの期間(第2位相期間)にわたり、スイッチSW1およびスイッチSW4は非導通状態に設定され、スイッチSW2およびスイッチSW3は導通状態に設定される。 Over the period when the chopping clock CLK1 is at a low level (first phase period), the switch SW1 and the switch SW4 are set in a conductive state, and the switch SW2 and the switch SW3 are set in a non-conductive state. Over the period in which the chopping clock CLK1 is at a high level (second phase period), the switch SW1 and the switch SW4 are set in a non-conductive state, and the switch SW2 and the switch SW3 are set in a conductive state.
変調チョッパ回路SAのノードN1およびノードN2には、それぞれ、差動入力信号Vsp(t)および差動入力信号Vsm(t)が印加される。ノードN3およびノードN4は、それぞれ、初段アンプAMP1の正転入力および反転入力と接続される。 The differential input signal Vsp (t) and the differential input signal Vsm (t) are applied to the node N1 and the node N2 of the modulation chopper circuit SA, respectively. Node N3 and node N4 are connected to the normal input and the inverted input of first-stage amplifier AMP1, respectively.
復調チョッパ回路SBのノードN1およびノードN2には、それぞれ、初段アンプAMP1の第1信号および第2信号が印加される。ノードN3から、第1信号および第2信号のいずれか一方が選択され、初段アンプAMP1のチョッパ出力信号Vsub(t)として出力される。ノードN4から、第1信号および第2信号のいずれか他方が選択されて、初段アンプAMP1へフィードバックされる。 The first signal and the second signal of the first stage amplifier AMP1 are applied to the node N1 and the node N2 of the demodulation chopper circuit SB, respectively. From the node N3, one of the first signal and the second signal is selected and output as the chopper output signal Vsub (t) of the first-stage amplifier AMP1. Either one of the first signal and the second signal is selected from the node N4 and fed back to the first stage amplifier AMP1.
図4は、実施の形態1に係る信号処理装置1が備える加算回路1Bの回路図である。
加算回路1Bは、スイッチトキャパシタ技術を用いた加算回路である。
FIG. 4 is a circuit diagram of an
The
加算回路1Bは、スイッチSW11、スイッチSW12、スイッチSW13、スイッチSW14、容量C0、および演算容量C1を有する。ノードN5と演算容量C1の一端および他端には、それぞれ、スイッチSW11およびスイッチSW13が接続される。ノードN6と演算容量C1の一端には、スイッチSW12が接続される。演算容量C1の他端にはスイッチSW14の一端が接続され、スイッチSW14の他端には、基準信号VCOMが印加される。容量C0の一端はノードN6と接続され、その他端には、接地電圧GNDが印加される。容量C0は、ノードN6に印加された電圧を保持する。
The
ノードN5には、チョッパ出力信号Vsub(t)が入力され、ノードN6から加算信号Vfil(t)が出力される。スイッチSW11およびスイッチSW14の導通状態は制御クロックΦ1で制御され、スイッチSW12およびスイッチSW13の導通状態は、制御クロックΦ2で制御される。さらに、スイッチSW11およびスイッチSW14の導通状態と、スイッチSW12およびスイッチSW13の導通状態とは、互いに相反するように制御される。 The chopper output signal Vsub (t) is input to the node N5, and the addition signal Vfil (t) is output from the node N6. The conduction state of the switch SW11 and the switch SW14 is controlled by the control clock Φ1, and the conduction state of the switch SW12 and the switch SW13 is controlled by the control clock Φ2. Further, the conduction state of the switch SW11 and the switch SW14 and the conduction state of the switch SW12 and the switch SW13 are controlled so as to conflict with each other.
例えば、制御クロックΦ1がハイレベルの期間(制御クロックΦ2はロウレベルの期間)にわたり、スイッチSW11およびスイッチSW14は導通状態に設定され、スイッチSW12およびスイッチSW13は非導通状態に設定される。一方、制御クロックΦ2がハイレベルの期間(制御クロックΦ1はロウレベルの期間)にわたり、スイッチSW12およびスイッチSW13は導通状態に設定され、スイッチSW11およびスイッチSW14は非導通状態に設定される。 For example, the switch SW11 and the switch SW14 are set in a conducting state and the switch SW12 and the switch SW13 are set in a non-conducting state over a period in which the control clock Φ1 is at a high level (a period in which the control clock Φ2 is at a low level). On the other hand, the switch SW12 and the switch SW13 are set in a conductive state and the switch SW11 and the switch SW14 are set in a non-conductive state over a period in which the control clock Φ2 is at a high level (control clock Φ1 is at a low level).
図5は、実施の形態1に係る信号処理回路1へ各種クロックを供給する制御回路CTLのブロック図を示す。
FIG. 5 is a block diagram of the control circuit CTL that supplies various clocks to the
制御回路CTLは、チョッピングクロック生成回路210、遅延回路22、遅延回路23、バッファ24、NORゲート25、およびANDゲート26を有する。チョッピングクロック生成回路210は、クロックCLK_EXTに基づき、クロックCLK0を生成する。
The control circuit CTL includes a chopping
制御回路CTLは、一例として、信号処理回路1を搭載する半導体装置のロジック回路領域に形成される。制御回路CTLの構成はロジック回路に限定されず、その一部または全部の機能をアナログ回路で実現し、信号処理回路1周辺に配置してもよい。また、制御回路CTLは、信号処理回路1を搭載する半導体装置とは別の半導体装置等で実現しても良い。
As an example, the control circuit CTL is formed in a logic circuit region of a semiconductor device on which the
NORゲート25は、遅延回路22でタイミング調整されたクロックCLK0と、チョッピングクロック生成回路210が出力するクロックCLK0と、のNOR処理結果を、制御クロックΦ1として出力する。クロックCLK0がハイレベルからロウレベルに変化した時刻から遅延回路22による遅延時間経過後に、制御クロックΦ1は、ロウレベルからハイレベルに変化する。その後、クロックCLK0がロウレベルからハイレベルに変化すると、制御クロックΦ1は、ハイレベルからロウレベルに変化する。即ち、制御クロックΦ1は、クロックCLK0がロウレベルからハイレベルに立ち上がる直前に生成されるクロックパルスである。
The NOR
ANDゲート26は、遅延回路22でタイミング調整されたクロックCLK0と、チョッピングクロック生成回路210が出力するクロックCLK0と、のAND処理結果を、制御クロックΦ2として出力する。クロックCLK0がロウレベルからハイレベルに変化した時刻から遅延回路22による遅延時間経過後に、制御クロックΦ2は、ロウレベルからハイレベルに変化する。その後、クロックCLK0がハイレベルからロウレベルに変化すると、制御クロックΦ2は、ハイレベルからロウレベルに変化する。即ち、制御クロックΦ2は、クロックCLK0がハイレベルからロウレベルに立ち下がる直前に生成されるクロックパルスである。
The AND
制御回路CTLは、クロックCLK0を遅延回路23でタイミング調整し、バッファ24からチョッピングクロックCLK1として出力する。従って、チョッピングクロックCLK1と制御クロックΦ1および制御クロックΦ2との関係は、以下の通りとなる。
The control circuit CTL adjusts the timing of the clock CLK0 by the
チョッピングクロックCLK1がロウレベルからハイレベルに立ち上がる時刻の所定時間前に、制御クロックΦ1が生成される。同様に、チョッピングクロックCLK1がハイレベルからロウレベルに立ち下がる時刻の所定時間前に、制御クロックΦ2が生成される。両所定時間は、いずれも、遅延回路23の遅延時間に基づき決定される。
The control clock Φ1 is generated a predetermined time before the time when the chopping clock CLK1 rises from the low level to the high level. Similarly, the control clock Φ2 is generated a predetermined time before the time when the chopping clock CLK1 falls from the high level to the low level. Both the predetermined times are determined based on the delay time of the
図6は、実施の形態1に係る信号処理回路1の回路図を示す。
(信号処理回路1の構成)
信号処理回路1は、チョッパアンプ1A、加算回路1B、および出力段アンプ1Cを備える。
FIG. 6 is a circuit diagram of the
(Configuration of signal processing circuit 1)
The
チョッパアンプ1Aは、変調チョッパ回路SA、初段アンプAMP1、および復調チョッパ回路SBを有する。
The
初段アンプAMP1は、p型トランジスタMp1、p型トランジスタMp2、およびp型トランジスタMp3と、n型トランジスタMn2およびn型トランジスタMn3と、を有する。p型トランジスタMp1のソースには電源電圧VCCが印加され、そのドレインは、p型トランジスタMp2およびp型トランジスタMp3のソースと接続される。p型トランジスタMp1のゲートには、バイアス電圧Vb1が印加される。 The first-stage amplifier AMP1 includes a p-type transistor Mp1, a p-type transistor Mp2, and a p-type transistor Mp3, and an n-type transistor Mn2 and an n-type transistor Mn3. A power supply voltage VCC is applied to the source of the p-type transistor Mp1, and its drain is connected to the sources of the p-type transistor Mp2 and the p-type transistor Mp3. A bias voltage Vb1 is applied to the gate of the p-type transistor Mp1.
p型トランジスタMp2およびp型トランジスタMp3のドレインは、それぞれ、ノードN1aおよびノードN1bを介して、n型トランジスタMn2およびn型トランジスタMn3のドレインと接続される。n型トランジスタMn2およびn型トランジスタMn3のソースには、電源電圧VSSが印加される。n型トランジスタMn2およびn型トランジスタMn3のゲートは互いに接続され、カレントミラー回路として動作する。 The drains of p-type transistor Mp2 and p-type transistor Mp3 are connected to the drains of n-type transistor Mn2 and n-type transistor Mn3 via nodes N1a and N1b, respectively. A power supply voltage VSS is applied to the sources of the n-type transistor Mn2 and the n-type transistor Mn3. The gates of the n-type transistor Mn2 and the n-type transistor Mn3 are connected to each other and operate as a current mirror circuit.
変調チョッパ回路SAの一方の入力ノードおよび他方の入力ノードには、それぞれ、差動入力信号Vsp(t)および差動入力信号Vsm(t)が印加される。変調チョッパ回路SAの一方の出力ノードおよび他方の出力ノードは、それぞれ、初段アンプAMP1の正転入力であるp型トランジスタMp2のゲートおよび反転入力であるp型トランジスタMp3のゲートと接続される。 The differential input signal Vsp (t) and the differential input signal Vsm (t) are applied to one input node and the other input node of the modulation chopper circuit SA, respectively. One output node and the other output node of the modulation chopper circuit SA are connected to the gate of the p-type transistor Mp2 that is the normal input of the first-stage amplifier AMP1 and the gate of the p-type transistor Mp3 that is the inverting input, respectively.
復調チョッパ回路SBの一方の入力ノードおよび他方の入力ノードは、それぞれ、ノードN1aおよびノードN1bと接続される。復調チョッパ回路SBの一方の出力ノードは、加算回路1Bの入力ノードと接続される。復調チョッパ回路SBの他方の出力ノードは、初段アンプAMP1のn型トランジスタMn2およびn型トランジスタMn3のゲートと接続される。
One input node and the other input node of demodulation chopper circuit SB are connected to nodes N1a and N1b, respectively. One output node of the demodulation chopper circuit SB is connected to the input node of the
復調チョッパ回路SBは、カレントミラー回路を形成するn型トランジスタMn2およびn型トランジスタMn3のゲートを、ノードN1aおよびノードN1bのいずれか一方と接続する。ノードN1aおよびノードN1bのいずれか他方から、チョッパ出力信号Vsub(t)を出力する。従って、チョッパアンプ1Aは、シングルエンドのアンプとして動作する。
Demodulation chopper circuit SB connects the gates of n-type transistor Mn2 and n-type transistor Mn3 forming a current mirror circuit to one of node N1a and node N1b. A chopper output signal Vsub (t) is output from either one of the node N1a and the node N1b. Therefore, the
加算回路1Bは、上述の通り、図4に示される構成を有する。
出力段アンプ1Cは、加算回路1Bが出力する加算信号Vfil(t)を増幅して、信号処理回路1の出力信号Vout(t)を出力する。出力段アンプ1Cは、p型トランジスタMp4、n型トランジスタMn4、容量C4、および抵抗R4を有する。p型トランジスタMp4のソースおよびゲートには、それぞれ、電源電圧VCCおよびバイアス電圧Vb1が印加される。p型トランジスタMp4のドレインは、n型トランジスタMn4のドレインと接続され、信号処理回路1の出力信号Vout(t)を出力する。
As described above, the
The
n型トランジスタMn4のゲートおよびソースには、それぞれ、加算回路1Bが出力する加算信号Vfil(t)および電源電圧VSSが印加される。n型トランジスタMn4のゲートとドレインとの間には、容量C4および抵抗R4が直列に接続される。
An addition signal Vfil (t) and a power supply voltage VSS output from the
出力段アンプ1Cは、加算信号Vfil(t)を増幅して、信号処理回路1の出力信号Vout(t)を出力する。出力段アンプ1Cは、コンパレータ、あるいは他の演算回路でもよい。
The
(信号処理回路1の動作)
変調チョッパ回路SAは、チョッピングクロックCLK1の第1位相期間にわたり、差動入力信号Vsp(t)および差動入力信号Vsm(t)を、それぞれ、初段アンプAMP1の正転入力および反転入力に印加する。復調チョッパ回路SBは、ノードN1bに生成された信号を、チョッパ出力信号Vsub(t)として出力する。復調チョッパ回路SBは、さらに、ノードN1aに生成された信号を、初段アンプAMP1のn型トランジスタMn2およびn型トランジスタMn3の各ゲートに印加する。
(Operation of signal processing circuit 1)
The modulation chopper circuit SA applies the differential input signal Vsp (t) and the differential input signal Vsm (t) to the normal input and the inverting input of the first stage amplifier AMP1, respectively, over the first phase period of the chopping clock CLK1. . Demodulation chopper circuit SB outputs the signal generated at node N1b as chopper output signal Vsub (t). The demodulation chopper circuit SB further applies the signal generated at the node N1a to the gates of the n-type transistor Mn2 and the n-type transistor Mn3 of the first-stage amplifier AMP1.
従って、チョッパアンプ1Aは、チョッピングクロックCLK1の第1位相期間にわたり、正転のオフセット電圧Vaが重畳したチョッパ出力信号Vsub(t)を出力する。正転のオフセット電圧Vaは、正の値を有する。
Therefore, the
変調チョッパ回路SAは、チョッピングクロックCLK1の第2位相期間にわたり、差動入力信号Vsp(t)および差動入力信号Vsm(t)を、それぞれ、初段アンプAMP1の反転入力および正転入力に印加する。変調チョッパ回路SAは、チョッピングクロックCLK1の論理レベルの反転に応答して、初段アンプAMP1の正転入力および反転入力に印加する差動入力信号を入れ替える。 The modulation chopper circuit SA applies the differential input signal Vsp (t) and the differential input signal Vsm (t) to the inverting input and the non-inverting input of the first stage amplifier AMP1, respectively, over the second phase period of the chopping clock CLK1. . The modulation chopper circuit SA interchanges the differential input signal applied to the normal input and the inverting input of the first stage amplifier AMP1 in response to the inversion of the logic level of the chopping clock CLK1.
復調チョッパ回路SBは、チョッピングクロックCLK1の第2位相期間にわたり、ノードN1aに生成された信号を、チョッパ出力信号Vsub(t)として出力する。さらに、復調チョッパ回路SBは、ノードN1bに生成された信号を、初段アンプAMP1のn型トランジスタMn2およびn型トランジスタMn3の各ゲートに印加する。 The demodulating chopper circuit SB outputs a signal generated at the node N1a as the chopper output signal Vsub (t) over the second phase period of the chopping clock CLK1. Further, the demodulation chopper circuit SB applies the signal generated at the node N1b to the gates of the n-type transistor Mn2 and the n-type transistor Mn3 of the first-stage amplifier AMP1.
従って、チョッパアンプ1Aは、チョッピングクロックCLK1の第2位相期間にわたり、反転のオフセット電圧Vbが重畳したチョッパ出力信号Vsub(t)を出力する。反転のオフセット電圧Vbは、負の値を有する。
Therefore, the
チョッパアンプ1Aは、周期Tを有するチョッピングクロックCLK1の第1位相期間および第2位相期間で、それぞれ、正転のオフセット電圧Vaおよび反転のオフセット電圧Vbが重畳するチョッパ出力信号Vsub(t)を生成する。
The
正転のオフセット電圧Vaおよび反転のオフセット電圧Vbは、主に、初段アンプAMP1の入力部デバイスミスマッチに起因して発生する。さらに、このチョッパアンプ1Aの前段に、同様の構成を有する他のチョッパアンプの出力段が接続されている場合、チョッパアンプ1Aのオフセット電圧には、前段の他のチョッパアンプのオフセット電圧に起因した電圧も含まれる。
The forward offset voltage Va and the inverted offset voltage Vb are mainly generated due to an input device mismatch of the first stage amplifier AMP1. Further, when the output stage of another chopper amplifier having the same configuration is connected to the preceding stage of the
加算回路1Bは、基準信号VCOMを基準として、正転のオフセット電圧Vaが重畳したチョッパ出力信号Vsub(t)と、反転のオフセット電圧Vbが重畳したチョッパ出力信号Vsub(t)と、を加算した加算信号Vfil(t)を生成する。正転のオフセット電圧Vaおよび反転のオフセット電圧Vbは、それぞれ、正の値および負の値を有するが、それらの絶対値は互いに等しい。従って、加算信号Vfil(t)は、チョッパアンプ1A等のオフセット電圧の影響が除去された値を有する。
The adding
加算回路1Bの、より詳細な動作は、以下の通りである。
第1位相期間において、スイッチSW11およびスイッチSW14は、制御クロックΦ1に応答して、非導通状態から導通状態に変化する。この時、スイッチSW12およびスイッチSW13は、いずれも非導通状態にある。この結果、演算容量C1の一端には正転のオフセット電圧Vaが重畳したチョッパ出力信号Vsub(t)が印加され、その他端には基準信号VCOMが印加される。演算容量C1には、基準信号VCOMと正転のオフセット電圧Vaが重畳したチョッパ出力信号Vsub(t)との電位差に応じた電荷が蓄積される。
A more detailed operation of the
In the first phase period, the switch SW11 and the switch SW14 change from the non-conductive state to the conductive state in response to the control clock Φ1. At this time, both the switch SW12 and the switch SW13 are non-conductive. As a result, the chopper output signal Vsub (t) on which the normal rotation offset voltage Va is superimposed is applied to one end of the calculation capacitor C1, and the reference signal VCOM is applied to the other end. In the calculation capacitor C1, charges corresponding to the potential difference between the reference signal VCOM and the chopper output signal Vsub (t) on which the forward offset voltage Va is superimposed are accumulated.
第1位相期間から第2位相期間に移行すると、スイッチSW12およびスイッチSW13は、制御クロックΦ2に応答して、非導通状態から導通状態に変化する。この時、スイッチSW11およびスイッチSW14は、導通状態から非導通状態に変化する。演算容量C1の他端には反転のオフセット電圧Vbが重畳したチョッパ出力信号Vsub(t)が印加される。 When shifting from the first phase period to the second phase period, the switch SW12 and the switch SW13 change from the non-conductive state to the conductive state in response to the control clock Φ2. At this time, the switch SW11 and the switch SW14 change from the conductive state to the non-conductive state. A chopper output signal Vsub (t) on which an inverted offset voltage Vb is superimposed is applied to the other end of the operational capacitor C1.
電荷保存則により、演算容量C1の一端から、正転のオフセット電圧Vaおよび反転のオフセット電圧Vbがそれぞれ重畳したチョッパ出力信号Vsub(t)を加算した加算信号Vfil(t)が出力される。 According to the charge conservation law, an addition signal Vfil (t) obtained by adding the chopper output signal Vsub (t) on which the normal offset voltage Va and the inverted offset voltage Vb are superimposed is output from one end of the calculation capacitor C1.
容量C0および演算容量C1の容量値は、スイッチSW11〜スイッチSW14のチャージインジェクションの影響に対して十分に大きく、かつ、サンプリング時間内に充放電が完了する値に設定される。さらに、容量C0および演算容量C1の容量値は、スイッチSW12が導通状態の時に行われる演算容量C1と容量C0間の電荷再配分に伴う、チョッパ出力信号Vsub(t)に対する加算信号Vfil(t)の遅れを考慮した選択が行われる。 The capacitance values of the capacitor C0 and the calculation capacitor C1 are set to values that are sufficiently large with respect to the influence of the charge injection of the switches SW11 to SW14 and that charge / discharge is completed within the sampling time. Further, the capacitance values of the capacitor C0 and the calculation capacitor C1 are the addition signal Vfil (t) to the chopper output signal Vsub (t) accompanying the charge redistribution between the calculation capacitor C1 and the capacitor C0 performed when the switch SW12 is in the conductive state. Selection is made taking into account the delay of
基準信号VCOMは、所定の定電圧に設定される。基準信号VCOMの設定値を調整することで、加算信号Vfil(t)の直流レベルを設定することが可能となる。特に、差動入力信号Vsp(t)および差動入力信号Vsm(t)のコモン電圧から決定されるチョッパ出力信号Vsub(t)の直流レベルと、基準信号VCOMとを同一値に設定することで、チョッパ出力信号Vsub(t)と加算信号Vfil(t)との直流レベルを一致させることができる。 The reference signal VCOM is set to a predetermined constant voltage. By adjusting the set value of the reference signal VCOM, it is possible to set the DC level of the addition signal Vfil (t). In particular, by setting the DC level of the chopper output signal Vsub (t) determined from the common voltage of the differential input signal Vsp (t) and the differential input signal Vsm (t) to the same value as the reference signal VCOM. The DC levels of the chopper output signal Vsub (t) and the addition signal Vfil (t) can be matched.
図7は、実施の形態1に係る信号処理回路1の主要部の信号波形を示す。
図7において、縦軸は主要部の電圧変化を模式的に示し、横軸は時刻を示す。縦軸および横軸とも、任意スケールである。
FIG. 7 shows signal waveforms of main parts of the
In FIG. 7, the vertical axis schematically shows the voltage change of the main part, and the horizontal axis shows time. Both the vertical and horizontal axes are arbitrary scales.
時刻t10から時刻t15の期間は、チョッピングクロックCLK1の周期Tと対応する。時刻t10から時刻12は、チョッピングクロックCLK1がロウレベルとなる第1位相期間であり、時刻t12から時刻t15は、チョッピングクロックCLK1がハイレベルとなる第2位相期間である。第1位相期間および第2位相期間において、変調チョッパ回路SAおよび復調チョッパ回路SBは、それぞれの入力ノードに印加された信号を入れ替えて、それぞれの出力ノードから出力する。
The period from time t10 to time t15 corresponds to the cycle T of the chopping clock CLK1. From time t10 to
時刻t12にチョッピングクロックCLK1が第1位相期間から第2位相期間に遷移する。所定のパルス幅を有する制御クロックΦ1は、時刻t11にロウレベルに戻る。時刻t15にチョッピングクロックCLK1が第2位相期間から第1位相期間に遷移する。制御クロックΦ1と同一のパルス幅を有する制御クロックΦ2は、時刻t14にロウレベルに戻る。 At time t12, the chopping clock CLK1 transitions from the first phase period to the second phase period. The control clock Φ1 having a predetermined pulse width returns to the low level at time t11. At time t15, the chopping clock CLK1 changes from the second phase period to the first phase period. The control clock Φ2 having the same pulse width as that of the control clock Φ1 returns to the low level at time t14.
図6に示される通り、制御クロックΦ1の生成期間にわたり、加算回路1Bは、第1位相期間におけるチョッパ出力信号Vsub(t)をサンプリングする。制御クロックΦ2の生成期間にわたり、加算回路1Bは、演算容量C1が保持している第1位相期間におけるチョッパ出力信号Vsub(t)と、第2位相期間におけるチョッパ出力信号Vsub(t)のサンプリング値との加算演算を行う。その加算結果は、加算信号Vfil(t)として出力される。
As shown in FIG. 6, over the generation period of the control clock Φ1, the
時刻t11から時刻t12の時間と、時刻t14から時刻t15の時間は、いずれも、同じ遅延時間に設定される。この遅延時間は、図5に示される遅延回路23の遅延時間に基づき設定される。また、制御クロックΦ1および制御クロックΦ2の発生時刻は、チョッピングクロックCLK1の論理レベルが変化する時刻と、図5に示される遅延回路22の遅延時間とに基づき、決定される。従って、制御クロックΦ1および制御クロックΦ2は、チョッピングクロックCLK1の半周期(T/2)ずらせたタイミングで生成される。
The time from time t11 to time t12 and the time from time t14 to time t15 are both set to the same delay time. This delay time is set based on the delay time of the
時刻t10から時刻t12の第1位相期間にわたり、チョッパアンプ1Aは、正転のオフセット電圧Vaが重畳したチョッパ出力信号Vsub(t)を出力する。時刻t12から時刻t15の第2位相期間にわたり、チョッパアンプ1Aは、反転のオフセット電圧Vbが重畳したチョッパ出力信号Vsub(t)を出力する。チョッパ出力信号Vsub(t)の縦軸は、チョッパ出力信号Vsub(t)の直流レベルが、基準信号VCOMと同一に設定されている場合のチョッパ出力信号Vsub(t)の波形を示す。
Over the first phase period from time t10 to time t12, the
時刻t10および時刻t12において、変調チョッパ回路SAおよび復調チョッパ回路SBは、スイッチSW1からスイッチSW4(図3参照)の導通状態を切り替える。このスイッチの切替時に、チョッパ出力信号Vsub(t)にはノイズが重畳する。このノイズは、切り替わったノード間の急激な電位変化に伴って発生し、時間の経過とともに、ノイズが重畳したチョッパ出力信号Vsub(t)は次第に定常状態へ戻る。 At time t10 and time t12, the modulation chopper circuit SA and the demodulation chopper circuit SB switch the conduction state of the switch SW1 to the switch SW4 (see FIG. 3). When this switch is switched, noise is superimposed on the chopper output signal Vsub (t). This noise is generated along with a rapid potential change between the switched nodes, and the chopper output signal Vsub (t) on which the noise is superimposed gradually returns to a steady state as time passes.
第1位相期間の開始時に発生したノイズの影響を考慮し、制御クロックΦ1によるチョッパ出力信号Vsub(t)のサンプリング期間は、第1位相期間の終了間際に設定することが望ましい。同様に、制御クロックΦ2によるチョッパ出力信号Vsub(t)のサンプリング期間は、第2位相期間の終了間際に設定することが望ましい。従って、制御回路CTL(図5参照)は、第1位相期間および第2位相期間の終了時刻の直前に、それぞれ、制御クロックΦ1および制御クロックΦ2を生成する。 Considering the influence of noise generated at the start of the first phase period, it is desirable to set the sampling period of the chopper output signal Vsub (t) by the control clock Φ1 just before the end of the first phase period. Similarly, it is desirable to set the sampling period of the chopper output signal Vsub (t) by the control clock Φ2 just before the end of the second phase period. Therefore, the control circuit CTL (see FIG. 5) generates the control clock Φ1 and the control clock Φ2 immediately before the end times of the first phase period and the second phase period, respectively.
時刻t10から時刻t15のチョッピングクロックCLK1の1周期Tにおける加算信号Vfil(t14)は、以下の通り求められる。 The addition signal Vfil (t14) in one cycle T of the chopping clock CLK1 from time t10 to time t15 is obtained as follows.
時刻t14に制御クロックΦ1のパルスが立ち下がると、加算回路1Bは、第1位相期間におけるチョッパ出力信号Vsub(t)の値(式31)と、第2位相期間におけるチョッパ出力信号Vsub(t)の値(式32)との加算結果(式33)を、加算信号Vfil(t14)として出力する。
Vsub(t11)=Vsig(t11)+Va+VCOM …… 式31
Vsub(t14)=Vsig(t14)+Vb+VCOM …… 式32
Vfil(t14)=Vsig(t11)+Vsig(t14)+Va+Vb
+VCOM … 式33
ここで、Vsig(t)は、式1に示される計算式により求められる。また、記号”+”は、加算記号である。
When the pulse of the control clock Φ1 falls at time t14, the adding
Vsub (t11) = Vsig (t11) + Va +
Vsub (t14) = Vsig (t14) + Vb + VCOM Expression 32
Vfil (t14) = Vsig (t11) + Vsig (t14) + Va + Vb
+ VCOM ... Formula 33
Here, Vsig (t) is obtained by the calculation formula shown in
同様に、時刻t15から時刻t1BのチョッピングクロックCLK1の1周期Tにおける加算信号Vfil(t1A)は、以下の通り求められる。 Similarly, the addition signal Vfil (t1A) in one cycle T of the chopping clock CLK1 from time t15 to time t1B is obtained as follows.
時刻t17に制御クロックΦ1のパルスが立ち下がると、加算回路1Bは、第1位相期間におけるチョッパ出力信号Vsub(t)の値(式41)と、第2位相期間におけるチョッパ出力信号Vsub(t)の値(式42)との加算結果(式43)を、加算信号Vfil(t1A)として出力する。
Vsub(t17)=Vsig(t17)+Va+VCOM …… 式41
Vsub(t1A)=Vsig(t1A)+Vb+VCOM …… 式42
Vfil(t1A)=Vsig(t17)+Vsig(t1A)+Va+Vb
+VCOM … 式43
ここで、Vsig(t)は、式1に示される計算式により求められる。また、記号”+”は、加算記号である。
When the pulse of the control clock Φ1 falls at time t17, the adding
Vsub (t17) = Vsig (t17) + Va +
Vsub (t1A) = Vsig (t1A) + Vb + VCOM Equation 42
Vfil (t1A) = Vsig (t17) + Vsig (t1A) + Va + Vb
+ VCOM ... Formula 43
Here, Vsig (t) is obtained by the calculation formula shown in
実施の形態1に係る信号処理回路1の効果は、以下の通りである。
初段アンプAMP1に印加される差動入力信号Vsp(t)/Vsm(t)は、変調チョッパ回路SAにより、第1位相期間および第2位相期間毎に、入れ替わる。この差動入力信号Vsp(t)/Vsm(t)の入れ替えにより、チョッパアンプ1Aは、正転のオフセット電圧および反転のオフセット電圧が重畳するチョッパ出力信号Vsub(t)を、交互に出力する。
The effects of the
The differential input signal Vsp (t) / Vsm (t) applied to the first stage amplifier AMP1 is switched by the modulation chopper circuit SA for each of the first phase period and the second phase period. By switching the differential input signal Vsp (t) / Vsm (t), the
この結果、チョッパ出力信号Vsub(t)には、初段アンプAMP1に起因するオフセット電圧が重畳することになる。このチョッパ出力信号Vsub(t)を加算回路1Bで加算することで、チョッパアンプ1Aが有する差動増幅器に起因する影響は除去され、オフセット電圧は、極めて高精度に除去される。
As a result, the offset voltage caused by the first stage amplifier AMP1 is superimposed on the chopper output signal Vsub (t). By adding the chopper output signal Vsub (t) by the
オフセット電圧の除去は、スイッチトキャパシタ技術を用いた加算回路1Bにより行われる。第1位相期間で、基準信号VCOMと、正転のオフセット電圧Vaが重畳したチョッパ出力信号Vsub(t)と、の電位差に応じた電荷が演算容量C1に蓄積される。第2位相期間で、第1位相期間で演算容量C1に蓄積された電荷が保存されたまま、即ち、演算容量C1の両端の電位差を保持したまま、演算容量C1の他端に、オフセット電圧Vbが重畳したチョッパ出力信号Vsub(t)が印加される。
The removal of the offset voltage is performed by the
正転のオフセット電圧Vaおよび反転のオフセット電圧Vbが重畳したチョッパ出力信号Vsub(t)の加算結果は、演算容量C1への電荷の流入/流出により決定される。この結果、オフセット電圧の除去は、オペアンプ等で構成した加算器と異なり、他の回路要素の影響をほぼ受けることなく行われる。 The addition result of the chopper output signal Vsub (t) on which the forward offset voltage Va and the inverted offset voltage Vb are superimposed is determined by the inflow / outflow of charges to the operation capacitor C1. As a result, the offset voltage is removed almost without being affected by other circuit elements, unlike an adder composed of an operational amplifier or the like.
第1位相期間および第2位相期間におけるチョッパ出力信号Vsub(t)のサンプリング期間は、それぞれ、第1位相期間および第2位相期間の終了間際に設定される。即ち、制御クロックΦ1および制御クロックΦ2がハイレベルからロウレベルに戻るタイミングは、第1位相期間および第2位相期間の終了時刻よりも、所定期間前に設定される。この所定期間は、第1位相期間と第2位相期間の切り替わり時に発生するノイズの影響が十分に小さくなるタイミングに設定される。その結果、加算回路1Bが出力する加算信号Vfil(t)の値は、ノイズに起因する誤差が排除される。
The sampling periods of the chopper output signal Vsub (t) in the first phase period and the second phase period are set just before the end of the first phase period and the second phase period, respectively. That is, the timing at which the control clock Φ1 and the control clock Φ2 return from the high level to the low level is set a predetermined period before the end time of the first phase period and the second phase period. This predetermined period is set to a timing at which the influence of noise generated when switching between the first phase period and the second phase period is sufficiently reduced. As a result, the value of the addition signal Vfil (t) output from the
加算回路1Bの演算容量C1に印加される基準信号VCOMを、差動入力信号Vsp(t)および差動入力信号Vsm(t)のコモン電圧から決定されるチョッパ出力信号Vsub(t)の直流レベルと同一値に設定することで、チョッパ出力信号Vsub(t)と加算信号Vfil(t)との直流レベルを一致させることができる。これにより、信号処理回路1の回路設計が容易となる。
The reference signal VCOM applied to the operation capacitor C1 of the
<実施の形態1の変形例>
図8は、実施の形態1に係る信号処理回路1の変形例である信号処理回路11のブロック図を示す。
<Modification of
FIG. 8 is a block diagram of a
図8において、図6と同一の記号が付されたものは、両者とも同一構成を有し、それらの説明は省略される。 In FIG. 8, those with the same reference numerals as those in FIG. 6 have the same configuration, and the description thereof is omitted.
信号処理回路11は、図6に示される信号処理回路1において、チョッパ出力信号Vsub(t)を出力する信号線に容量C3を付加した構成を有する。チョッパアンプ1Aが有する初段アンプAMP1のゲインが高く、チョッパ出力信号Vsub(t)が、チョッピングクロックCLK1の第1位相期間と第2位相期間で、電源電圧VCCまたは電源電圧VSS近くまで大きく変化する場合、チョッパ出力信号Vsub(t)には、電源電圧VCCまたは電源電圧VSS近くで、歪が発生する。このチョッパ出力信号Vsubの歪により、加算回路1Bの測定精度が低下する。
The
チョッパ出力信号Vsub(t)を出力する信号線と接地配線間に容量C3を付加することで、高ゲインの初段アンプAMP1の出力波形は、三角波あるいは三角波で近似できる波形となる。 By adding a capacitor C3 between the signal line that outputs the chopper output signal Vsub (t) and the ground wiring, the output waveform of the high-gain first-stage amplifier AMP1 becomes a waveform that can be approximated by a triangular wave or a triangular wave.
図9は、実施の形態1に係る信号処理回路1の変形例である信号処理回路11の主要部の信号波形を示す。
FIG. 9 shows signal waveforms of main parts of a
図9におけるチョッパ出力信号Vsub(t)の波形が、図8の主要部の動作波形図と異なる。他の波形の横軸(時刻)に対する縦軸(電圧)の変化は、図9および図8とも、同一であり、重複説明は省略される。 The waveform of the chopper output signal Vsub (t) in FIG. 9 is different from the operation waveform diagram of the main part in FIG. The change of the vertical axis (voltage) with respect to the horizontal axis (time) of the other waveforms is the same in both FIG. 9 and FIG.
信号処理回路11において、チョッパ出力信号Vsub(t)を出力する信号線に容量C3を付加することで、高ゲインの初段アンプAMP1の出力波形は、所定の勾配を有する三角波に近似される。容量C3の容量値を適宜選択することで、制御クロックΦ1および制御クロックΦ2のサンプリング期間におけるチョッパ出力信号Vsub(t)の値を、信号処理回路1の場合と同程度に設定することが可能となる。
In the
<実施の形態2>
図10は、実施の形態2に係る信号処理回路2のブロック図を示す。
<
FIG. 10 is a block diagram of the
図10において、図1と同一の符号が付されたものは、両者とも同一構成を有し、それらの説明は省略される。 In FIG. 10, those denoted by the same reference numerals as those in FIG. 1 have the same configuration, and description thereof is omitted.
信号処理回路2は、図1における加算回路1Bを、加算回路2Bに置き換えた構成に相当する。
The
信号処理回路2は、チョッパアンプ1A、加算回路2B、および出力段アンプ1Cを備える。チョッパアンプ1Aは、変調チョッパ回路SA、初段アンプAMP1、および復調チョッパ回路SBを有する。変調チョッパ回路SAおよび復調チョッパ回路SBは、制御回路CTLが出力するチョッピングクロックCLK1により、そのチョッピング動作が制御される。加算回路2Bは、制御回路CTLが出力する制御クロックΦ1および制御クロックΦ2により、その動作が制御される。
The
図11は、実施の形態2に係る信号処理回路2が備える加算回路2Bの回路図である。
加算回路2Bは、チョッピングクロックCLK1の半周期毎に、正転のオフセット電圧Vaが重畳したチョッパ出力信号Vsub(t)と、反転のオフセット電圧Vbが重畳したチョッパ出力信号Vsub(t)とを加算した加算信号Vfil(t)を生成する。
FIG. 11 is a circuit diagram of an
The
加算回路2Bは、スイッチSW11、スイッチSW12、スイッチSW13、スイッチSW14、スイッチSW21、スイッチSW22、スイッチSW23、スイッチSW24、容量C0、演算容量C1、および演算容量C2を有する。ノードN51とノードN61の間には、スイッチトキャパシタ技術を用いた2つの加算回路が並列に接続される。
The
第1加算回路は、スイッチSW11、スイッチSW12、スイッチSW13、スイッチSW14、および演算容量C1を有する。ノードN51と演算容量C1の一端および他端には、それぞれ、スイッチSW11およびスイッチSW13が接続される。ノードN61と演算容量C1の一端には、スイッチSW12が接続される。演算容量C1の他端にはスイッチSW14の一端が接続され、スイッチSW14の他端には、基準信号VCOMが印加される。 The first adder circuit includes a switch SW11, a switch SW12, a switch SW13, a switch SW14, and a calculation capacitor C1. A switch SW11 and a switch SW13 are connected to one end and the other end of the node N51 and the operation capacitor C1, respectively. A switch SW12 is connected to one end of the node N61 and the calculation capacitor C1. One end of the switch SW14 is connected to the other end of the operational capacitor C1, and the reference signal VCOM is applied to the other end of the switch SW14.
第2加算回路は、スイッチSW21、スイッチSW22、スイッチSW23、スイッチSW24、および演算容量C2を有する。ノードN51と演算容量C2の一端および他端には、それぞれ、スイッチSW23およびスイッチSW21が接続される。ノードN61と演算容量C1の他端には、スイッチSW22が接続される。演算容量C2の一端にはスイッチSW24の一端が接続され、スイッチSW24の他端には、基準信号VCOMが印加される。 The second adder circuit includes a switch SW21, a switch SW22, a switch SW23, a switch SW24, and a calculation capacitor C2. A switch SW23 and a switch SW21 are connected to one end and the other end of the node N51 and the operation capacitor C2, respectively. The switch SW22 is connected to the other end of the node N61 and the calculation capacitor C1. One end of the switch SW24 is connected to one end of the arithmetic capacitor C2, and the reference signal VCOM is applied to the other end of the switch SW24.
容量C0の一端はノードN61と接続され、その他端には接地電圧GNDが印加される。容量C0は、ノードN61に印加された電圧を保持する。 One end of the capacitor C0 is connected to the node N61, and the ground voltage GND is applied to the other end. The capacitor C0 holds the voltage applied to the node N61.
第1加算回路において、ノードN51には、チョッパ出力信号Vsub(t)が入力され、ノードN61から加算信号Vfil(t)が出力される。スイッチSW11およびスイッチSW14の導通状態は、制御クロックΦ1で制御され、スイッチSW12およびスイッチSW13の導通状態は、制御クロックΦ2で制御される。さらに、スイッチSW11およびスイッチSW14の導通状態と、スイッチSW12およびスイッチSW13の導通状態とは、互いに相反するように制御される。 In the first addition circuit, the chopper output signal Vsub (t) is input to the node N51, and the addition signal Vfil (t) is output from the node N61. The conduction state of the switch SW11 and the switch SW14 is controlled by the control clock Φ1, and the conduction state of the switch SW12 and the switch SW13 is controlled by the control clock Φ2. Further, the conduction state of the switch SW11 and the switch SW14 and the conduction state of the switch SW12 and the switch SW13 are controlled so as to conflict with each other.
例えば、制御クロックΦ1がハイレベルの期間(制御クロックΦ2はロウレベルの期間)にわたり、スイッチSW11およびスイッチSW14は導通状態に設定され、スイッチSW12およびスイッチSW13は非導通状態に設定される。一方、制御クロックΦ2がハイレベルの期間(制御クロックΦ1はロウレベルの期間)にわたり、スイッチSW12およびスイッチSW13は、導通状態に設定され、スイッチSW11およびスイッチSW14は、非導通状態に設定される。 For example, the switch SW11 and the switch SW14 are set in a conducting state and the switch SW12 and the switch SW13 are set in a non-conducting state over a period in which the control clock Φ1 is at a high level (a period in which the control clock Φ2 is at a low level). On the other hand, the switch SW12 and the switch SW13 are set in a conductive state and the switch SW11 and the switch SW14 are set in a non-conductive state during a period in which the control clock Φ2 is at a high level (control clock Φ1 is at a low level).
一方、第2加算回路において、ノードN51には、チョッパ出力信号Vsub(t)が入力され、ノードN61から加算信号Vfil(t)が出力される。スイッチSW21およびスイッチSW24の導通状態は、制御クロックΦ2で制御され、スイッチSW22およびスイッチSW23の導通状態は、制御クロックΦ1で制御される。さらに、スイッチSW21およびスイッチSW24の導通状態と、スイッチSW22およびスイッチSW23の導通状態とは、互いに相反するように制御される。 On the other hand, in the second addition circuit, the chopper output signal Vsub (t) is input to the node N51, and the addition signal Vfil (t) is output from the node N61. The conduction state of the switch SW21 and the switch SW24 is controlled by the control clock Φ2, and the conduction state of the switch SW22 and the switch SW23 is controlled by the control clock Φ1. Further, the conduction state of the switch SW21 and the switch SW24 and the conduction state of the switch SW22 and the switch SW23 are controlled so as to conflict with each other.
SW11/SW14およびSW22/SW23の導通状態と、SW12/SW13およびSW21/SW24の導通状態とは、互いに相反するように制御される。 The conduction state of SW11 / SW14 and SW22 / SW23 and the conduction state of SW12 / SW13 and SW21 / SW24 are controlled to be opposite to each other.
例えば、制御クロックΦ1がハイレベルの期間(制御クロックΦ2はロウレベルの期間)にわたり、スイッチSW11、スイッチSW14、スイッチSW22、およびスイッチSW23は、導通状態に設定され、スイッチSW12、スイッチSW13、スイッチSW21、およびスイッチSW24は、非導通状態に設定される。なお、図11に示される加算回路2Bは、この状態を模式的に示す。
For example, the switch SW11, the switch SW14, the switch SW22, and the switch SW23 are set to a conductive state over a period in which the control clock Φ1 is at a high level (a period in which the control clock Φ2 is at a low level), and the switch SW12, the switch SW13, the switch SW21, And switch SW24 is set to a non-conduction state. The
一方、制御クロックΦ2がハイレベルの期間(制御クロックΦ1はロウレベルの期間)にわたり、スイッチSW11からスイッチSW14、およびスイッチSW21からスイッチSW24の導通状態は、制御クロックΦ1がハイレベルの期間と逆になる。 On the other hand, during the period when the control clock Φ2 is at a high level (the period when the control clock Φ1 is at a low level), the conduction state of the switches SW11 to SW14 and the switches SW21 to SW24 is opposite to the period when the control clock Φ1 is at a high level. .
図12は、実施の形態2に係る信号処理装置2の主要部の信号波形を示す。
図12において、縦軸は主要部の電圧変化を模式的に示し、横軸は時刻を示す。縦軸および横軸とも、任意スケールである。
FIG. 12 shows signal waveforms of main parts of the
In FIG. 12, the vertical axis schematically shows the voltage change of the main part, and the horizontal axis shows time. Both the vertical and horizontal axes are arbitrary scales.
時刻t10から時刻t15の期間は、チョッピングクロックCLK1の周期Tと対応する。時刻t10から時刻12は、チョッピングクロックCLK1がロウレベルとなる第1位相期間であり、時刻t12から時刻t15は、チョッピングクロックCLK1がハイレベルとなる第2位相期間である。第1位相期間および第2位相期間において、変調チョッパ回路SAおよび復調チョッパ回路SBは、それぞれの入力ノードに印加された信号を入れ替えて、それぞれの出力ノードから出力する。
The period from time t10 to time t15 corresponds to the cycle T of the chopping clock CLK1. From time t10 to
時刻t10から開始する第1位相期間において、チョッパアンプ1Aは、正転のオフセット電圧Vaが重畳したチョッパ出力信号Vsub(t)を出力する。第1加算回路は、制御クロックΦ1に応答して、時刻t11におけるチョッパ出力信号Vsub(t)の値をサンプリングする。その値を、Vsub(t11)とする。
In the first phase period starting from time t10, the
時刻t12から開始する第2位相期間において、チョッパアンプ1Aは、反転のオフセット電圧Vbが重畳したチョッパ出力信号Vsub(t)を出力する。第1加算回路は、制御クロックΦ2に応答して、時刻t14におけるチョッパ出力信号Vsub(t)の値(=Vsub(t14))と、チョッパ出力信号Vsub(t11)との加算値(=Vfil(t14))を出力する。
Vfil(t14)
=Vsig(t11)+Va+Vsig(t14)+Vb+VCOM …… 式51
ここで、符号”+”は、加算記号である。
In the second phase period starting from time t12, the
Vfil (t14)
= Vsig (t11) + Va + Vsig (t14) + Vb + VCOM Expression 51
Here, the sign “+” is an addition symbol.
時刻t12から開始する第2位相期間において、第2加算回路は、制御クロックΦ2に応答して、時刻t14におけるチョッパ出力信号Vsub(t)の値(=Vsub(t14))をサンプリングする。即ち、第2位相期間において、第1加算回路における加算信号Vfil(t)の生成と、第2加算回路におけるチョッパ出力信号Vsub(t)のサンプリングとは、同時に行われる。 In the second phase period starting from time t12, the second addition circuit samples the value of the chopper output signal Vsub (t) at time t14 (= Vsub (t14)) in response to the control clock Φ2. That is, in the second phase period, the generation of the addition signal Vfil (t) in the first addition circuit and the sampling of the chopper output signal Vsub (t) in the second addition circuit are performed simultaneously.
時刻t15から開始する第1位相期間において、チョッパアンプ1Aは、正転のオフセット電圧Vaが重畳したチョッパ出力信号Vsub(t)を出力する。第1加算回路は、制御クロックΦ1に応答して、時刻t17におけるチョッパ出力信号Vsub(t)の値をサンプリングする。その値を、Vsub(t17)とする。
In the first phase period starting from time t15, the
この第1位相期間において、第2加算回路は、制御クロックΦ1に応答して、時刻t17におけるチョッパ出力信号Vsub(t)の値(=Vsub(t17))と、チョッパ出力信号Vsub(t14)との加算値(=Vfil(t17))を出力する。
Vfil(t17)
=Vsig(t14)+Vb+Vsig(t17)+Va+VCOM …… 式52
ここで、符号”+”は、加算記号である。
In the first phase period, in response to the control clock Φ1, the second adder circuit receives the value of the chopper output signal Vsub (t) at time t17 (= Vsub (t17)), the chopper output signal Vsub (t14), and Is added (= Vfil (t17)).
Vfil (t17)
= Vsig (t14) + Vb + Vsig (t17) + Va + VCOM Expression 52
Here, the sign “+” is an addition symbol.
即ち、第1位相期間において、第2加算回路における加算信号Vfil(t)の生成と、第1加算回路におけるチョッパ出力信号Vsub(t)のサンプリングとは、同時に行われる。 That is, in the first phase period, the generation of the addition signal Vfil (t) in the second addition circuit and the sampling of the chopper output signal Vsub (t) in the first addition circuit are performed simultaneously.
時刻t18から開始する第2位相間以降も、第1加算回路および第2加算回路は、同様の処理を行う。 The first addition circuit and the second addition circuit perform the same processing after the second phase starting from time t18.
実施の形態2に係る信号処理回路2の効果は、以下の通りである。
加算回路2Bは、チョッピングクロックCLK1の半周期毎に、正転のオフセット電圧および反転のオフセット電圧が重畳したチョッパ出力信号Vsub(t)を加算した加算信号Vfil(t)を生成する。その結果、実施の形態1に係る信号処理回路1が備える加算回路1Bと比較し、チョッパアンプ1Aのチョッパ出力信号Vsub(t)生成から、加算回路2Bの加算信号Vfil(t)の生成の遅延時間を小さくすることが可能となり、オフセット電圧をより高精度に除去可能される。
The effects of the
The
<実施の形態2の変形例>
図13は、実施の形態2に係る信号処理回路2の変形例である信号処理回路21のブロック図を示す。
<Modification of
FIG. 13 is a block diagram of a
図13において、図11と同一の記号が付されたものは、両者とも同一構成を有し、それらの説明は省略される。 In FIG. 13, those denoted by the same reference numerals as those in FIG. 11 have the same configuration, and description thereof is omitted.
信号処理回路21は、図11に示される信号処理回路2において、チョッパ出力信号Vsub(t)を出力する信号線に容量C3を付加した構成を有する。容量C3の作用および効果は、図8に示される信号処理回路11と同様である。
The
<実施の形態3>
図14は、実施の形態3に係る信号処理回路3のブロック図を示す。
<
FIG. 14 is a block diagram of the
図14において、図1と同一の記号が付されたものは、両者とも同一構成を有し、それらの説明は省略される。即ち、信号処理回路3は、図1に示される信号処理回路1において、チョッパアンプ1Aをチョッパアンプ3Aに置換した構成を有する。
In FIG. 14, those with the same reference numerals as those in FIG. 1 have the same configuration, and the description thereof is omitted. That is, the
信号処理回路3は、チョッパアンプ3A、加算回路1B、および出力段アンプ1Cを備える。チョッパアンプ3Aは、変調チョッパ回路SAと、2段シングルエンド増幅器に復調チョッパ回路SBを組み合わせた構成を有する。変調チョッパ回路SAおよび復調チョッパ回路SBは、制御回路CTLが出力するチョッピングクロックCLK1により、そのチョッピング動作が制御される。加算回路1Bは、制御回路CTLが出力する制御クロックΦ1および制御クロックΦ2により、その動作が制御される。
The
図15は、実施の形態3に係る信号処理回路3の回路図を示す。
チョッパアンプ3Aは、変調チョッパ回路SA、初段アンプAMP2、および2つの復調チョッパ回路SBを有する。初段アンプAMP2は、2段シングルエンド増幅器の具体例であり、フォールデッドカスコード型AB級増幅器の構成を有する。
FIG. 15 is a circuit diagram of the
The
初段アンプAMP2は、差動入力段、電源電圧VCC側のカスコードカレントミラー回路、電源電圧VSS側のカスコードカレントミラー回路、および出力段を備える。 The first stage amplifier AMP2 includes a differential input stage, a cascode current mirror circuit on the power supply voltage VCC side, a cascode current mirror circuit on the power supply voltage VSS side, and an output stage.
初段アンプAMP2の差動入力段は、n型トランジスタMn31、Mn32、およびMn33で構成される。n型トランジスタMn31およびMn32の各ゲートには、変調チョッパ回路SAを介して、差動入力信号Vsp(t)および差動入力信号Vsm(t)が印加される。n型トランジスタMn31およびMn32のソースは、定電流源であるn型トランジスタMn33のn型トランジスタのドレインと接続される。n型トランジスタMn33のゲートおよびソースには、それぞれ、バイアス電圧Vb7および電源電圧VSSが印加される。 The differential input stage of the first stage amplifier AMP2 includes n-type transistors Mn31, Mn32, and Mn33. The differential input signal Vsp (t) and the differential input signal Vsm (t) are applied to the gates of the n-type transistors Mn31 and Mn32 via the modulation chopper circuit SA. The sources of the n-type transistors Mn31 and Mn32 are connected to the drain of the n-type transistor of the n-type transistor Mn33, which is a constant current source. Bias voltage Vb7 and power supply voltage VSS are applied to the gate and source of n-type transistor Mn33, respectively.
電源電圧VCC側のカスコードカレントミラー回路は、カスコード接続されたp型トランジスタMp31およびMp33と、カスコード接続されたp型トランジスタMp32およびMp34と、を有する。p型トランジスタMp31およびMp32のドレインは、第1復調チョッパ回路SBを介して、それぞれ、p型トランジスタMp33およびMp34のソースと接続される。p型トランジスタMp33のドレインは、p型トランジスタMp31およびMp32のゲートと接続される。 The cascode current mirror circuit on the power supply voltage VCC side includes cascode-connected p-type transistors Mp31 and Mp33, and cascode-connected p-type transistors Mp32 and Mp34. The drains of the p-type transistors Mp31 and Mp32 are connected to the sources of the p-type transistors Mp33 and Mp34, respectively, via the first demodulation chopper circuit SB. The drain of p-type transistor Mp33 is connected to the gates of p-type transistors Mp31 and Mp32.
電源電圧VSS側のカスコードカレントミラー回路は、カスコード接続されたn型トランジスタMn36およびMn38と、カスコード接続されたn型トランジスタMn37およびMn39と、を有する。n型トランジスタMn36およびMn37のソースは、第2復調チョッパ回路SBを介して、n型トランジスタMn38およびMn39のドレインと接続される。n型トランジスタMn36のドレインは、n型トランジスタMn38およびMn39のゲートと接続される。 The cascode current mirror circuit on the power supply voltage VSS side includes cascode-connected n-type transistors Mn36 and Mn38 and cascode-connected n-type transistors Mn37 and Mn39. The sources of the n-type transistors Mn36 and Mn37 are connected to the drains of the n-type transistors Mn38 and Mn39 via the second demodulation chopper circuit SB. The drain of n-type transistor Mn36 is connected to the gates of n-type transistors Mn38 and Mn39.
差動入力段が有するn型トランジスタMn31およびMn32のドレインは、それぞれ、電源電圧VCC側のカスコードカレントミラー回路が有するp型トランジスタMp31およびMp32のドレインと接続される。即ち、差動入力段は、電源電圧VCC側のカスコードカレントミラー回路と、折り返しカスコード接続される。 The drains of the n-type transistors Mn31 and Mn32 included in the differential input stage are respectively connected to the drains of the p-type transistors Mp31 and Mp32 included in the cascode current mirror circuit on the power supply voltage VCC side. In other words, the differential input stage is connected to the cascode current mirror circuit on the power supply voltage VCC side in a folded cascode connection.
差動入力段には、変調チョッパ回路SAを介して、チョッピングクロックCLK1の半周期毎に入れ替えられた差動入力信号Vsp(t)およびVsm(t)が印加される。電源電圧VCC側および電源電圧VSSの各カスコードカレントミラー回路は、それぞれが有する第1復調チョッパ回路SBおよび第2復調チョッパ回路SBとともに、変調チョッパ回路SAが出力する差動入力信号Vsp(t)およびVsm(t)を増幅および復調した差動出力信号を、初段アンプAMP2の出力段へ出力する。 Differential input signals Vsp (t) and Vsm (t) exchanged every half cycle of the chopping clock CLK1 are applied to the differential input stage via the modulation chopper circuit SA. Each cascode current mirror circuit of the power supply voltage VCC side and the power supply voltage VSS has a differential input signal Vsp (t) output from the modulation chopper circuit SA, together with a first demodulation chopper circuit SB and a second demodulation chopper circuit SB, respectively A differential output signal obtained by amplifying and demodulating Vsm (t) is output to the output stage of the first stage amplifier AMP2.
初段アンプAMP2の出力段は、プッシュプル動作をするp型トランジスタMp37およびn型トランジスタMn40を有する。p型トランジスタMp37のソースには電源電圧VCCが印加され、そのドレインは、n型トランジスタMn40のドレインと接続される。n型トランジスタMn40のソースには、電源電圧VSSが印加される。 The output stage of the first stage amplifier AMP2 includes a p-type transistor Mp37 and an n-type transistor Mn40 that perform a push-pull operation. A power supply voltage VCC is applied to the source of the p-type transistor Mp37, and its drain is connected to the drain of the n-type transistor Mn40. A power supply voltage VSS is applied to the source of the n-type transistor Mn40.
電源電圧VCC側のカスコードカレントミラー回路と電源電圧VSS側のカスコードカレントミラー回路間には、初段アンプの出力段をAB級動作させるためのバイアス回路が挿入される。このバイアス回路は、1対のn型トランジスタMn34およびp型トランジスタMp35と、1対のn型トランジスタMn35およびp型トランジスタMp36と、を有する。p型トランジスタMp35およびMp36のゲートには、バイアス電圧Vb4が印加され、n型トランジスタのMn34およびMn35のゲートには、バイアス電圧Vb5が印加される。 Between the cascode current mirror circuit on the power supply voltage VCC side and the cascode current mirror circuit on the power supply voltage VSS side, a bias circuit for operating the output stage of the first stage amplifier in the class AB is inserted. This bias circuit has a pair of n-type transistor Mn34 and p-type transistor Mp35, and a pair of n-type transistor Mn35 and p-type transistor Mp36. Bias voltage Vb4 is applied to the gates of p-type transistors Mp35 and Mp36, and bias voltage Vb5 is applied to the gates of Mn34 and Mn35 of the n-type transistors.
p型トランジスタMp34のドレイン、p型トランジスタMp36のソース、およびn型トランジスタMn35のドレインは、互いに接続され、その接続点の電圧は、初段アンプの出力段を構成するp型トランジスタMp37のゲートに印加される。p型トランジスタMp36のドレイン、n型トランジスタMn35のソース、n型トランジスタMn37のドレインは、互いに接続され、それらの接続点の電圧は、n型トランジスタMn40のゲートに印加される。 The drain of the p-type transistor Mp34, the source of the p-type transistor Mp36, and the drain of the n-type transistor Mn35 are connected to each other, and the voltage at the connection point is applied to the gate of the p-type transistor Mp37 constituting the output stage of the first stage amplifier. Is done. The drain of the p-type transistor Mp36, the source of the n-type transistor Mn35, and the drain of the n-type transistor Mn37 are connected to each other, and the voltage at these connection points is applied to the gate of the n-type transistor Mn40.
変調チョッパ回路SAおよび2つの復調チョッパ回路SBを、チョッピングクロックCLK1で制御することにより、チョッパアンプ3Aは、チョッピングクロックCLK1の半周期毎に、正転のオフセット電圧が重畳したチョッパ出力信号Vsub(t)、および反転のオフセット電圧が重畳したチョッパ出力信号Vsub(t)を、交互に出力する。
By controlling the modulation chopper circuit SA and the two demodulation chopper circuits SB with the chopping clock CLK1, the
加算回路1Bは、基準信号VCOMを基準として、正転のオフセット電圧が重畳したチョッパ出力信号Vsub(t)と、反転のオフセット電圧が重畳したチョッパ出力信号Vsub(t)と、を加算した加算信号Vfil(t)を生成する。出力段アンプ1Cは、加算信号Vfil(t)を増幅して、信号処理回路3の出力信号Vout(t)を出力する。
The adding
信号処理回路3において、フォールデッドカスコード型AB級増幅器を、2段シングルエンド増幅器の例として説明した。2段シングルエンド増幅器はそれに限定されず、カスコード差動増幅器やRail−to−Rail入力差動段を有する増幅回路に変更しても良い。
In the
<実施の形態3の変形例>
図16は、実施の形態3に係る信号処理回路3の変形例である信号処理回路31のブロック図を示す。
<Modification of
FIG. 16 shows a block diagram of a
図16において、図14と同一の記号が付されたものは、両者とも同一構成を有し、それらの説明は省略される。即ち、信号処理回路31は、図16に示される信号処理回路3において、加算回路1Bを加算回路2Bに置換した構成を有する。
In FIG. 16, those denoted by the same reference numerals as those in FIG. 14 have the same configuration, and description thereof is omitted. That is, the
信号処理回路31は、チョッパアンプ3A、加算回路2B、および出力段アンプ1Cを備える。加算回路2Bの具体的な構成は、図11に示される。
The
加算回路2Bは、2段シングルエンド増幅器で構成される初段アンプAMP2が出力するチョッパ出力信号Vsub(t)を、チョッピングクロックCLK1の半周期毎に加算した加算信号Vfil(t)を生成する。初段アンプAMP2は、チョッピングクロックCLK1の半周期毎に、正転のオフセット電圧および反転のオフセット電圧が重畳したチョッパ出力信号Vsub(t)を、交互に出力する。従って、加算回路2Bにより、2段シングルエンド増幅器のオフセット電圧の影響が除去された信号が、出力段アンプ1Cから出力される。
The
信号処理回路31は、2段シングルエンド増幅器と加算回路2Bとを組み合わせた構成を有する。この結果、チョッパ出力信号Vsub(t)から加算信号Vfil(t)を生成する時間がさらに短縮され、信号処理回路3の動作を高速することが可能となる。
The
<実施の形態4>
図17は、実施の形態4に係る信号処理回路4のブロック図を示す。
<
FIG. 17 is a block diagram of the
信号処理回路4は、チョッパアンプ4A、加算回路4B、および出力段アンプ4Cを備える。チョッパアンプ4Aは、変調チョッパ回路SAと、全差動増幅器に復調チョッパ回路SBを組み合わせた構成を有する。変調チョッパ回路SAおよび復調チョッパ回路SBは、制御回路CTLが出力するチョッピングクロックCLK1により、そのチョッピング動作が制御される。
The
変調チョッパ回路SAには、差動入力信号Vsp(t)および差動入力信号Vsm(t)が入力される。チョッピングクロックCLK1の第1位相期間において、チョッパアンプ4Aは、正転のオフセット電圧が重畳したチョッパ出力信号Vsub1(t)と、反転のオフセット電圧が重畳したチョッパ出力信号Vsub2(t)と、を出力する。さらに、チョッピングクロックCLK1の第2位相期間において、チョッパアンプ4Aは、反転のオフセット電圧が重畳したチョッパ出力信号Vsub1(t)と、正転のオフセット電圧が重畳したチョッパ出力信号Vsub2(t)と、を出力する。
A differential input signal Vsp (t) and a differential input signal Vsm (t) are input to the modulation chopper circuit SA. In the first phase period of the chopping clock CLK1, the
加算回路4Bは、図1に示される加算回路1Bと同一構成の加算回路1B_1および加算回路1B_2を有する。加算回路1B_1および加算回路1B_2は、チョッピングクロックCLK1の周期毎に、それぞれ、チョッパ出力信号Vsub1(t)およびチョッパ出力信号Vsub2(t)を加算する。加算回路4Bは、チョッパ出力信号Vsub1(t)およびチョッパ出力信号Vsub2(t)の加算結果を、それぞれ、加算信号Vfil1(t)および加算信号Vfil2(t)として出力する。
The
出力段アンプ4Cは、シングルエンドの増幅回路であり、加算信号Vfil1(t)および加算信号Vfil2(t)に基づき、信号処理回路4の出力信号Vout(t)を出力する。
The
図18は、実施の形態4に係る信号処理回路4の回路図である。
チョッパアンプ4Aは、変調チョッパ回路SA、初段アンプAMP3、および復調チョッパ回路SBを有する。
FIG. 18 is a circuit diagram of the
The
初段アンプAMP3は、p型トランジスタMp41、p型トランジスタMp42、およびp型トランジスタMp43と、n型トランジスタMn42およびn型トランジスタMn43と、コモンモードフィードバック回路CMFBと、を有する。p型トランジスタMp41のソースには電源電圧VCCが印加され、そのドレインは、p型トランジスタMp42およびp型トランジスタMp43のソースと接続される。p型トランジスタMp41のゲートには、バイアス電圧Vb1が印加される。 The first-stage amplifier AMP3 includes a p-type transistor Mp41, a p-type transistor Mp42, and a p-type transistor Mp43, an n-type transistor Mn42 and an n-type transistor Mn43, and a common mode feedback circuit CMFB. The power supply voltage VCC is applied to the source of the p-type transistor Mp41, and its drain is connected to the sources of the p-type transistor Mp42 and the p-type transistor Mp43. A bias voltage Vb1 is applied to the gate of the p-type transistor Mp41.
p型トランジスタMp42およびp型トランジスタMp43のドレインは、それぞれ、ノードN4aおよびノードN4bを介して、n型トランジスタMn42およびn型トランジスタMn43のドレインと接続される。n型トランジスタMn42およびn型トランジスタMn43のソースには、電源電圧VSSが印加される。n型トランジスタMn42およびn型トランジスタMn43のゲートは互いに接続され、コモンモードフィードバック回路CMFBの出力と接続される。コモンモードフィードバック回路CMFBは、入力されたノードN4aおよびノードN4bの電位に基づき、n型トランジスタMn42およびn型トランジスタMn43の電流を制御する。 The drains of p-type transistor Mp42 and p-type transistor Mp43 are connected to the drains of n-type transistor Mn42 and n-type transistor Mn43 via nodes N4a and N4b, respectively. The power supply voltage VSS is applied to the sources of the n-type transistor Mn42 and the n-type transistor Mn43. The gates of the n-type transistor Mn42 and the n-type transistor Mn43 are connected to each other and connected to the output of the common mode feedback circuit CMFB. The common mode feedback circuit CMFB controls the currents of the n-type transistor Mn42 and the n-type transistor Mn43 based on the inputted potentials of the node N4a and the node N4b.
復調チョッパ回路SBの一方の入力ノードおよび他方の入力ノードは、それぞれ、ノードN4aおよびノードN4bと接続される。復調チョッパ回路SBの一方の出力ノード、および他方の出力ノードは、それぞれ、加算回路1B_1の入力ノードおよび加算回路1B_2と接続される。 One input node and the other input node of demodulation chopper circuit SB are connected to nodes N4a and N4b, respectively. One output node and the other output node of the demodulation chopper circuit SB are connected to the input node of the adder circuit 1B_1 and the adder circuit 1B_2, respectively.
加算回路4Bが有する加算回路1B_1および加算回路1B_2は、上述の通り、図1に示される加算回路1Bと同一の構成を有する。
As described above, the adder circuit 1B_1 and the adder circuit 1B_2 included in the
出力段アンプ4Cは、p型トランジスタMp44およびMp45と、n型トランジスタMn44、Mn45、およびMn46と、を有する。p型トランジスタMp44およびMp45のソースには電源電圧VCCが印加される。n型トランジスタMn44のドレインは、p型トランジスタMp44およびMp45のゲートと接続され、n型トランジスタMn45のドレインは、p型トランジスタMp45のドレインと接続され、信号処理回路4の出力信号Vout(t)を出力する。
The
n型トランジスタMn44およびMn45のゲートには、それぞれ、加算信号Vfil1(t)および加算信号Vfil2(t)が印加される。n型トランジスタMn44およびMn45のソースは、n型トランジスタMn46のドレインと接続される。n型トランジスタMn46のゲートおよびソースには、それぞれ、バイアス電圧Vb2および電源電圧VSSが印加され、電流源として動作する。 The addition signal Vfil1 (t) and the addition signal Vfil2 (t) are applied to the gates of the n-type transistors Mn44 and Mn45, respectively. The sources of n-type transistors Mn44 and Mn45 are connected to the drain of n-type transistor Mn46. Bias voltage Vb2 and power supply voltage VSS are applied to the gate and source of n-type transistor Mn46, respectively, and operate as a current source.
信号処理回路4において、出力段アンプ4Cはシングルエンド増幅器で構成される。出力段アンプ4Cはその構成に限定されず、全差動増幅器で構成しても良い。
In the
<実施の形態4の変形例>
図19は、実施の形態4に係る信号処理回路4の変形例である信号処理回路41のブロック図を示す。
<Modification of
FIG. 19 is a block diagram of a
図19において、図17と同一の符号が付されたものは、両者とも同一構成を有し、それらの説明は省略される。 In FIG. 19, those denoted by the same reference numerals as those in FIG. 17 have the same configuration, and description thereof is omitted.
信号処理回路41は、信号処理回路4において、加算回路4Bを加算回路4B1に置換した構成に相当する。加算回路4B1は、加算回路2B_1および加算回路2B_2を有する。加算回路2B_1および加算回路2B_2は、いずれも、図11に示される加算回路2Bと同一の構成を有する。即ち、加算回路4B1は、チョッピングクロックCLK1の半周期毎に、正転のオフセット電圧および反転のオフセット電圧が重畳したチョッパ出力信号Vsub1(t)およびチョッパ出力信号Vsub2(t)を加算し、その加算結果を、それぞれ、加算信号Vfil1(t)および加算信号Vfil2(t)として出力する。
The
<実施の形態5>
図20は、実施の形態5に係る信号処理回路5のブロック図を示す。
<
FIG. 20 is a block diagram of the
図20において、図1と同一の記号が付されたものは、両者とも同一の構成を有し、それらの説明は省略される。 In FIG. 20, those with the same symbols as those in FIG. 1 have the same configuration, and the description thereof is omitted.
信号処理回路5は、チョッパ出力信号Vsub(t)を出力する復調チョッパ回路SBの出力ノードの一端と、差動入力信号Vsm(t)が印加される変調チョッパ回路SAの入力ノードの他端間との間に、帰還回路1Fを接続した構成を有する。
The
図21は、実施の形態5に係る信号処理回路5の回路図を示す。
図21において、図6と同一の符号が付されたものは、両者とも同一の構成を有し、それらの説明は省略される。
FIG. 21 is a circuit diagram of the
In FIG. 21, the same reference numerals as those in FIG. 6 have the same configuration, and description thereof is omitted.
帰還回路1Fは、復調チョッパ回路の出力ノードの一端と、電源電圧VSSが印加される配線との間に、直列に接続された抵抗Rfb1および抵抗Rfb2で構成される。抵抗Rfb1の一端は、復調チョッパ回路の出力ノードの一端と接続される。抵抗Rfb1の他端は、抵抗Rfb2の一端と接続される。抵抗Rfb2の他端には、電源電圧VSSが印加される。変調チョッパ回路SAの入力ノードの他端には、チョッパ出力信号Vsub(t)の電圧を抵抗Rfb1および抵抗Rfb2で分割した電圧が印加される。
The
図21は、図6に示される実施の形態1に係る信号処理回路1に、帰還回路1Fを付加した構成を有する。帰還回路1Fは、図10に示される実施の形態2に係る信号処理回路2、図14に示される実施の形態3に係る信号処理回路3、または図17に示される実施の形態4に係る信号処理回路4にも、適用可能である。具体的には、信号処理回路2〜信号処理回路3において、チョッパアンプが出力するチョッパ出力信号Vsub(t)を、変調チョッパ回路SAの入力ノードにフィードバックするように、帰還回路1Fが接続される。
FIG. 21 has a configuration in which a
信号処理回路5の効果は、以下の通りである。即ち、帰還回路1Fを設けることにより、信号処理回路5のゲインを調整することが可能となる。さらに、加算器や減算器等の演算回路を構成することも可能となる。
The effects of the
<実施の形態6>
図22は、実施の形態6に係るR/Dコンバータ101を備える半導体装置10のブロック図である。
<
FIG. 22 is a block diagram of the
半導体装置10は、R/Dコンバータ101、入出力部102、周辺アナログ回路103、および周辺ロジック回路104を備える。なお、R/Dコンバータは、レゾルバ/デジタルコンバータの略称表記である。
The
R/Dコンバータ101は、アナログ回路部1011およびデジタル信号処理部1012を有する。アナログ回路部1011は、アナログ入力部1011aおよび励磁バッファ部1011bを備える。
The R /
アナログ入力部1011aは、入力アンプ61および62と、乗算型D/Aコンバータ63および64と、信号処理回路6と、を備える。アナログ入力部1011aには、アナログ信号であるレゾルバ信号S1(t)〜S4(t)が入力される。レゾルバ信号S1(t)およびS3(t)は、レゾルバの正弦波出力であり、入力アンプ62および乗算型D/Aコンバータ64で演算され、差動入力信号Vsp(t)に変換される。レゾルバ信号S2(t)およびS4(t)は、レゾルバの余弦波出力であり、入力アンプ61および乗算型D/Aコンバータ63で演算され、差動入力信号Vsm(t)に変換される。
The
信号処理回路6は、差動入力信号Vsp(t)および差動入力信号Vsm(t)を、レゾルバの角度信号とデジタル角度信号との誤差判定信号Vout(t)に変換し、デジタル信号処理部1012へ出力する。
The
デジタル信号処理部1012は、誤差判定信号Vout(t)のハイレベルあるいはロウレベルに応じて、差動入力信号Vsp(t)と差動入力信号Vsm(t)の値がほぼ等しくなるように、デジタル信号s63およびデジタル信号s64を、それぞれ、乗算型D/Aコンバータ63および64へフィードバックする。デジタル信号s63およびデジタル信号s64は、レゾルバ信号S1(t)〜S4(t)の角度情報により一意に決定される。その結果、レゾルバ信号S1(t)〜S4(t)は、誤差判定信号Vout(t)に従い、デジタル角度信号に変換される。
The digital
デジタル信号処理部1012は、制御回路CTLを備える。制御回路CTLは、信号処理回路6へ、チョッピングクロックCLK1、制御クロックΦ1、および制御クロックΦ2を出力する。
The digital
図23は、実施の形態6に係るR/Dコンバータ101が備える信号処理回路6のブロック図を示す。
FIG. 23 is a block diagram of the
信号処理回路6は、減算器6S、加算回路2B、およびコンパレータ6Cを備える。
減算器6Sは、チョッパアンプ3Aおよび抵抗R1〜R4で構成される。チョッパアンプ3Aの構成は、図15に示されるチョッパアンプ3Aと同一構成である。加算回路2Bの構成は、図11に示される加算回路2Bと同一構成である。
The
The subtractor 6S includes a
チョッパアンプ3Aが有する変調チョッパ回路SAの入力ノードの一端および他端には、それぞれ、抵抗R2の一端および抵抗R3の一端が接続される。抵抗R2の他端および抵抗R3の他端には、それぞれ、差動入力信号Vsm(t)および差動入力信号Vsp(t)が入力される。初段アンプAMP2のチョッパ出力信号Vsub(t)は、抵抗R1を介して、変調チョッパ回路SAの入力ノードの一端にフィードバックされる。変調チョッパ回路SAの入力ノードの他端には抵抗R4の一端が接続され、抵抗R4の他端には基準信号VCOMが印加される。
One end of the resistor R2 and one end of the resistor R3 are respectively connected to one end and the other end of the input node of the modulation chopper circuit SA included in the
減算器6Sは、抵抗R2の他端に印加された差動入力信号Vsm(t)と、抵抗R3の他端に印加された差動入力信号Vsp(t)との差分に対応する信号を、チョッパ出力信号Vsub(t)として出力する。加算回路2Bは、チョッピングクロックCLK1の半周期毎に、正転のオフセット電圧および反転のオフセット電圧が重畳したチョッパ出力信号Vsub(t)を加算した加算信号Vfil(t)を生成する。
The subtractor 6S outputs a signal corresponding to the difference between the differential input signal Vsm (t) applied to the other end of the resistor R2 and the differential input signal Vsp (t) applied to the other end of the resistor R3. Output as a chopper output signal Vsub (t). The
コンパレータ6Cは、加算信号Vfil(t)と基準信号VCOMとの比較結果に基づき、レゾルバの角度信号とデジタル角度信号との誤差判定信号Vout(t)を出力する。
The
図24は、実施の形態6に係るR/Dコンバータ101が備える信号処理回路6の回路図である。
FIG. 24 is a circuit diagram of the
チョッパアンプ3Aおよび加算回路2Bは、それぞれ、図15および図11において同一記号が付されたものと同一であり、重複説明は省略される。加算回路2Bにおいて、基準信号VCOMの値は、差動入力信号Vsp(t)および差動入力信号Vsm(t)のコモン電圧から決定されるチョッパ出力信号Vsub(t)の直流レベルと、同一値に設定される。従って、コンパレータ6Cのリファレンス電圧も、基準信号VCOMに設定される。
The
実施の形態6に係るR/Dコンバータ101の効果は、以下の通りである。
R/Dコンバータ101において、デジタル信号処理部1012で演算されるデジタル角度信号の精度は、レゾルバの正弦波出力および余弦波出力の差動入力信号が入力される信号処理回路6の演算精度、即ち、レゾルバの角度信号とデジタル角度信号との誤差判定信号Vout(t)の判定精度に大きく依存する。減算器6Sは、チョッパアンプ3Aおよび抵抗R1〜R4で構成され、チョッパアンプ3Aのチョッパ出力信号Vsub(t)は、加算回路2Bで加算信号Vfil(t)に変換される。この結果、加算信号Vfil(t)は、初段アンプAMP2に起因するオフセット電圧の影響が排除された値を出力し、R/Dコンバータ101の変換精度が確保される。
The effects of the R /
In the R /
<実施の形態7>
図25は、実施の形態7に係るマルチパスネステッドミラー増幅回路20(Multipath Nested Mirror Amplifier Circuit)のブロック図である。
<
FIG. 25 is a block diagram of a multipath nested
マルチパスネステッドミラー増幅回路20は、信号処理回路4、制御回路CTL、アンプ205〜206、および容量C5〜C6を備える。
The multipath nested
信号処理回路4は、チョッパアンプ4A、加算回路4B、出力段アンプ4C、および容量C4を備える。信号処理回路4は、図18に示される信号処理回路4において、チョッパ出力信号Vsub2(t)を出力する復調チョッパ回路SBの他端に、位相補償用の容量C4の一端を接続した構成を有する。容量C4の他端には、接地電圧GNDが印加される。チョッパアンプ4A、加算回路4B、および出力段アンプ4Cの構成は、それぞれ、図18において、同一記号が付されたものと同一である。
The
アンプ205には、差動入力信号Vsp(t)および差動入力信号Vsm(t)が入力される。アンプ206には、信号処理回路4の出力段アンプ4Cの出力信号、アンプ205の出力信号、および容量C6でフィードバックされたアンプ206の出力信号が重畳された信号が入力される。アンプ206の出力信号は、容量C5を介して、チョッパアンプ4Aが出力するチョッパ出力信号Vsub1(t)に重畳され、加算回路4Bに入力される。
The
加算回路4Bが有する加算回路1B_1(図18参照)は、正転のオフセット電圧およびアンプ206の出力信号が重畳したチョッパ出力信号Vsub1(t)と、反転のオフセット電圧およびアンプ206の出力信号が重畳したチョッパ出力信号Vsub1(t)と、をチョッピングクロックCLK1の1周期毎に加算し、加算信号Vfil1(t)を生成する。加算回路4Bが有する加算回路1B_2は、チョッピングクロックCLK1の1周期毎に、正転のオフセット電圧および反転のオフセット電圧が重畳したチョッパ出力信号Vsub2(t)を加算した加算信号Vfil2(t)を生成する。
The adder circuit 1B_1 (see FIG. 18) of the
出力段アンプ4Cは、加算信号Vfil1(t)と加算信号Vfil2(t)との差分を増幅した出力信号を、アンプ206へ出力する。
The
上述の通り、マルチパスネステッドミラー増幅回路20は、チョッパアンプ4A(1段目増幅器)と、加算回路4Bおよび出力段アンプ4C(2段目増幅器)と、アンプ206(3段目増幅器)と、で構成された3段高ゲイン信号パスを有する。マルチパスネステッドミラー増幅回路20は、さらに、アンプ205とアンプ206で構成された、2段広帯域信号パスを併せ持つ。
As described above, the multipath nested
アンプ206の出力信号を、容量C5を介して、加算回路4Bの入力側へフィードバックすることで、第1パスの3段目増幅器の出力を2段目増幅器の入力にフィードバックすることが実現される。さらに、第1パスの初段に信号処理回路4を配置することで、マルチパスネステッドミラー増幅回路20の出力信号におけるオフセット電圧の影響が低減される。
By feeding back the output signal of the
各実施の形態に係る信号処理回路の説明において、チョッピングクロックCLK1の論理レベルと、変調チョッパ回路SAおよび復調チョッパ回路SBにおける各スイッチの開閉状態との対応付けは、一例を示すものである。両者の関係は、適宜変更可能である。 In the description of the signal processing circuit according to each embodiment, the correspondence between the logic level of the chopping clock CLK1 and the open / close state of each switch in the modulation chopper circuit SA and the demodulation chopper circuit SB is an example. The relationship between the two can be changed as appropriate.
また、変調チョッパ回路SAおよび復調チョッパ回路SBにおける各スイッチの開閉状態は、必ずしも、同一に設定する必要はない。即ち、変調チョッパ回路SAおよび復調チョッパ回路SBにおいて、入力ノードに印加された入力信号を出力ノードから出力する場合、入力信号の入れ替え動作は、変調チョッパ回路SAと復調チョッパ回路SBで、それぞれ個別に設定される。 Further, the open / close states of the switches in the modulation chopper circuit SA and the demodulation chopper circuit SB are not necessarily set to be the same. That is, in the modulation chopper circuit SA and the demodulation chopper circuit SB, when the input signal applied to the input node is output from the output node, the input signal switching operation is individually performed in the modulation chopper circuit SA and the demodulation chopper circuit SB. Is set.
例えば、図1に示されるチョッパアンプ1Aにおいて、変調チョッパ回路SAに入力された差動入力信号Vsp(t)/Vsm(t)を、周期的に入れ替えて初段アンプAMP1に印加した場合、チョッパアンプ1Aが、正転および反転のオフセット電圧が重畳したチョッパ出力信号Vsub(t)を交互に出力するように、復調チョッパ回路SBの動作が設定される。この変調チョッパ回路SAの動作に対する復調チョッパ回路SBの動作設定は、初段アンプAMP1の回路構成等を考慮して決定される。
For example, in the
信号処理回路における初段アンプAMP1等は、各実施の形態で開示された具体的な回路構成に限定されず、差動入力信号を増幅するアンプであればよい。 The first stage amplifier AMP1 and the like in the signal processing circuit are not limited to the specific circuit configuration disclosed in each embodiment, and may be any amplifier that amplifies a differential input signal.
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
205〜206 アンプ、1,11 信号処理回路、1A,3A,4A チョッパアンプ、1B,1B_1,1B_2,4B,4B1 加算回路、1C 出力段アンプ、1F 帰還回路、2,3,4,5,6,21,31,41 信号処理回路、2B,2B_1,2B_2 加算回路、4C 出力段アンプ、6C コンパレータ、6S 減算器、10 半導体装置、20 マルチパスネステッドミラー増幅回路、22,23 遅延回路、24 バッファ、61,62 入力アンプ、63,64,101 コンバータ、102 入出力部、103 周辺アナログ回路、104 周辺ロジック回路、205,206 アンプ、210 チョッピングクロック生成回路、1011 アナログ回路部、1011a アナログ入力部、1011b 励磁バッファ部、1012 デジタル信号処理部、A1 電圧増幅率、AMP1,AMP2,AMP3 初段アンプ、C0,C3〜C6 容量、C1,C2 演算容量、CLK_EXT,CLK0 クロック、CLK1 チョッピングクロック、CMFB コモンモードフィードバック回路、CTL 制御回路、N1〜N6,N1a,N1b,N4a,N4b,N51,N61 ノード、S1,S2 レゾルバ信号、s63,s64 デジタル信号、SA 変調チョッパ回路、SB 復調チョッパ回路、SW1,SW11〜SW14,SW2,SW21〜SW24,SW3〜4 スイッチ、Va,Vb オフセット電圧、Vb1〜2,Vb4,Vb7 バイアス電圧、VCC,VSS 電源電圧、VCOM 基準信号、Vfil,Vfil1,Vfil2 加算信号、Vos オフセット電圧、Vout デジタル角度信号、Vsm,Vsp 差動入力信号、Vsub,Vsub1,Vsub2 チョッパ出力信号、Φ1,Φ2 制御クロック。 205 to 206 amplifier, 1,11 signal processing circuit, 1A, 3A, 4A chopper amplifier, 1B, 1B_1, 1B_2, 4B, 4B1 addition circuit, 1C output stage amplifier, 1F feedback circuit, 2, 3, 4, 5, 6 , 21, 31, 41 Signal processing circuit, 2B, 2B_1, 2B_2 adder circuit, 4C output stage amplifier, 6C comparator, 6S subtractor, 10 semiconductor device, 20 multipath nested mirror amplifier circuit, 22, 23 delay circuit, 24 buffer 61, 62 input amplifier, 63, 64, 101 converter, 102 input / output unit, 103 peripheral analog circuit, 104 peripheral logic circuit, 205, 206 amplifier, 210 chopping clock generation circuit, 1011 analog circuit unit, 1011a analog input unit, 1011b Excitation buffer unit, 10 2 Digital signal processor, A1 voltage amplification factor, AMP1, AMP2, AMP3 first stage amplifier, C0, C3 to C6 capacity, C1, C2 operation capacity, CLK_EXT, CLK0 clock, CLK1 chopping clock, CMFB common mode feedback circuit, CTL control circuit , N1 to N6, N1a, N1b, N4a, N4b, N51, N61 nodes, S1, S2 resolver signal, s63, s64 digital signal, SA modulation chopper circuit, SB demodulation chopper circuit, SW1, SW11 to SW14, SW2, SW21 to SW24, SW3-4 switch, Va, Vb offset voltage, Vb1-2, Vb4, Vb7 bias voltage, VCC, VSS power supply voltage, VCOM reference signal, Vfil, Vfil1, Vfil2 addition signal, Vos off Set voltage, Vout digital angle signal, Vsm, Vsp differential input signal, Vsub, Vsub1, Vsub2 chopper output signal, Φ1, Φ2 control clock.
Claims (5)
差動入力信号が印加され、第1出力信号を出力する信号処理回路と、
前記差動入力信号が印加され、第2出力信号を出力する第2増幅器と、
前記第2出力信号が印加され、第3出力信号を出力する第3増幅器と、
第1容量および第2容量と、
を備え、
前記信号処理回路は、
前記差動入力信号を増幅してチョッパ出力信号を生成するチョッパアンプと、
前記チョッパ出力信号を加算して、加算信号を生成する加算回路と、
前記加算信号を増幅して前記第1出力信号を出力する第1増幅器と、
を備え、
前記チョッパアンプは、前記差動入力信号を増幅する差動増幅回路を有し、
前記差動増幅回路に入力される前記差動入力信号は、制御クロックの第1位相期間および第2位相期間毎に入れ替えられ、
前記チョッパアンプは、前記差動増幅回路の出力に基づき、前記第1位相期間および前記第2位相期間において、それぞれ、正転のオフセット電圧および反転のオフセット電圧が重畳する前記チョッパ出力信号を生成し、
前記加算回路は、前記第1位相期間および前記第2位相期間における前記チョッパ出力信号を加算して前記加算信号を生成し、
前記第1増幅器は、前記加算信号を増幅して前記第1出力信号を出力し、
前記第2増幅器は、前記差動入力信号を増幅して前記第2出力信号を出力し、
前記第3増幅器は、前記第1出力信号、前記第2出力信号、および前記第1容量を介してフィードバックされた前記第3出力信号が重畳した信号を増幅して前記第3出力信号を出力し、
前記第3増幅器は、前記第2容量を介して、前記第3出力信号を前記加算回路の入力端子にフィードバックし、
前記加算回路は、第1スイッチ回路、第1演算容量、および第1容量を有し、
前記第1容量の一端は、加算信号出力ノードに接続され、
前記第1容量の他端に、第1電源電圧が印加され、
前記第1スイッチ回路は、前記第1位相期間における第1サンプリング期間にわたり、前記第1演算容量の一端および他端に、それぞれ、前記チョッパ出力信号および、前記第1電源電圧と異なる基準電圧を印加し、
前記第2位相期間における第2サンプリング期間にわたり、前記第1演算容量の他端に前記チョッパ出力信号を印加し、前記第1演算容量の一端と前記加算信号出力ノードとを電気的に接続し、
前記加算回路は、前記第2サンプリング期間にわたり、前記第1演算容量の一端から前記加算信号出力ノードに前記加算信号を出力する、
マルチパスネステッドミラー増幅回路。 A multipath nested mirror amplifier circuit,
A signal processing circuit that receives a differential input signal and outputs a first output signal;
A second amplifier that receives the differential input signal and outputs a second output signal;
A third amplifier that receives the second output signal and outputs a third output signal;
A first capacity and a second capacity;
With
The signal processing circuit includes:
A chopper amplifier that amplifies the differential input signal to generate a chopper output signal;
An addition circuit for adding the chopper output signals to generate an addition signal;
A first amplifier for amplifying the sum signal and outputting the first output signal;
With
The chopper amplifier has a differential amplifier circuit that amplifies the differential input signal,
The differential input signal input to the differential amplifier circuit is switched every first phase period and second phase period of the control clock,
The chopper amplifier generates the chopper output signal in which a normal offset voltage and an inverted offset voltage are superimposed in the first phase period and the second phase period, respectively, based on the output of the differential amplifier circuit. ,
The adder circuit adds the chopper output signals in the first phase period and the second phase period to generate the addition signal,
The first amplifier amplifies the sum signal and outputs the first output signal;
The second amplifier amplifies the differential input signal and outputs the second output signal;
The third amplifier amplifies a signal in which the first output signal, the second output signal, and the third output signal fed back through the first capacitor are superimposed, and outputs the third output signal. ,
The third amplifier feeds back the third output signal to the input terminal of the adder circuit via the second capacitor,
The adder circuit has a first switch circuit, a first calculation capacitor, and a first capacitor;
One end of the first capacitor is connected to an addition signal output node,
A first power supply voltage is applied to the other end of the first capacitor,
The first switch circuit applies the reference voltage different from the chopper output signal and the first power supply voltage to one end and the other end of the first calculation capacitor, respectively, over a first sampling period in the first phase period. And
Applying the chopper output signal to the other end of the first computing capacitor over a second sampling period in the second phase period, electrically connecting one end of the first computing capacitor and the addition signal output node;
The adder circuit outputs the addition signal from one end of the first calculation capacitor to the addition signal output node over the second sampling period.
Multipath nested mirror amplifier circuit.
第1入力ノード対および第1出力ノード対を有する変調チョッパ回路を、
さらに備え、
前記変調チョッパ回路は、前記制御クロックに応答して、前記第1入力ノード対に印加された前記差動入力信号を、前記第1位相期間および前記第2位相期間毎に入れ替えて、前記第1出力ノード対から変調差動入力信号を出力し、
前記チョッパアンプは、前記チョッパ出力信号を出力する、請求項1記載のマルチパスネステッドミラー増幅回路。 The chopper amplifier is
A modulation chopper circuit having a first input node pair and a first output node pair,
In addition,
The modulation chopper circuit replaces the differential input signal applied to the first input node pair for each of the first phase period and the second phase period in response to the control clock. Output modulated differential input signal from output node pair,
The multipath nested mirror amplifier circuit according to claim 1, wherein the chopper amplifier outputs the chopper output signal.
前記基準電圧のレベルは、前記第1差動入力信号および前記第2差動入力信号のコモン電圧から決定されるチョッパ出力信号の直流レベルと同一である、請求項2記載のマルチパスネステッドミラー増幅回路。 The differential input signal includes a first differential input signal and a second differential input signal,
The multipath nested mirror amplification according to claim 2, wherein the level of the reference voltage is the same as a DC level of a chopper output signal determined from a common voltage of the first differential input signal and the second differential input signal. circuit.
前記第2サンプリング期間は、前記第2位相期間の開始時刻から前記遅延時間経過後に生成される第2サンプリングパルスの幅に基づき決定される、請求項2記載のマルチパスネステッドミラー増幅回路。 The first sampling period is determined based on a width of a first sampling pulse generated after a lapse of a predetermined delay time from the start time of the first phase period,
3. The multipath nested mirror amplifier circuit according to claim 2, wherein the second sampling period is determined based on a width of a second sampling pulse generated after the delay time has elapsed from a start time of the second phase period.
前記第2サンプリングパルスは、前記第2位相期間の終了直前に生成される請求項4記載のマルチパスネステッドミラー増幅回路。 The first sampling pulse is generated immediately before the end of the first phase period;
The multipath nested mirror amplifier circuit according to claim 4, wherein the second sampling pulse is generated immediately before the end of the second phase period.
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