JP6293353B2

JP6293353B2 - 中継装置

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Publication number: JP6293353B2
Application number: JP2017500211A
Authority: JP
Inventors: 三郎笠原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2015-02-19
Filing date: 2015-02-19
Publication date: 2018-03-14
Anticipated expiration: 2035-02-19
Also published as: WO2016132498A1; CN107210946B; CN107210946A; TW201631932A; JPWO2016132498A1; TWI556602B

Description

本発明は、通信ネットワークを形成している通信装置の間で送受信されるフレームを中継する中継装置に関する。

通信ネットワークでフレーム伝送を行う際に、フレームのアドレス情報を基に送信ポートを決定し転送する装置として、中継装置が利用されている。中継装置として、例えば、レイヤ２スイッチが存在する。
レイヤ２スイッチは、フレームの送信元ＭＡＣ（ＭｅｄｉａＡｃｃｅｓｓＣｏｎｔｒｏｌ）アドレスと、そのフレームを受信した通信ポートとを対応付けたアドレステーブルを有する。レイヤ２スイッチは、このアドレステーブルを参照することで、受信されたフレームに対して、転送及び登録の要否あるいは転送先の決定を行う。レイヤ２スイッチは、主に、以下の５つの処理を実効する際に、アドレステーブルへのアクセスを行う（例えば、特許文献１又は２を参照）。第１の処理は、フレーム送信時における送信先ＭＡＣアドレス(以下、ＭＡＣＤＡ：ＤｅｓｔｉｎａｔｉｏｎＡｄｄｒｅｓｓ)を検索する処理である。第２の処理は、フレーム受信時における送信元ＭＡＣアドレス(以下、ＭＡＣＳＡ：ＳｏｕｒｃｅＡｄｄｒｅｓｓ)を検索する処理である。第３の処理は、送信元ＭＡＣアドレスを学習する処理である。第４の処理は、アドレスのクリア処理である。第５の処理は、フレームを一定時間受信しなかったアドレスを削除するエージング処理である。

特開２０１３−２５８４９７号公報特開２００８−３５４３７号公報

近年、高速データ通信の需要がますます増加してきており、ネットワークの構成要素も高速で動作する必要が出てきている。中継装置においても上記のアクセス処理を受信フレーム毎に実施することが求められるが、フレーム入力レートの上昇に中継装置の性能が追い付かず、高速かつ高品質なフレーム伝送を実現するための機能を十分に発揮できないことがある。

従来技術の中継装置は、アドレステーブル内のエントリに対してクリア処理を実施中に、エージング処理の要求が発生した場合、全アドレスについてクリア処理の完了後、アドレステーブル内の全アドレスについてエージング処理を実施する制御を行っている。このため、高速化に伴い装置規模が大きくなり、アドレステーブル内に格納できるアドレスの数が増えた場合、クリア処理又はエージング処理によるアドレステーブルへのアクセス数も増加するため、中継装置に要求される性能が高くなる。アドレステーブルは、中継装置内のメモリに格納されることから、上記アクセス数が増加するに連れて、メモリに要求される性能も上昇する。従って、メモリのコスト及び消費電力の増加といった問題があった。

本発明では、上記のような問題点を解決し、アドレステーブルへのアクセス処理を効率化し、アドレステーブルへの処理負荷を削減することにより、高速なフレーム伝送に対応し、メモリのコスト及び消費電力の低下を目的としている。

本発明の第１の態様に係る中継装置は、フレームを送受信する複数の通信ポートと、前記複数の通信ポートに含まれる一つの通信ポート、及び、当該一つの通信ポートの接続先の通信アドレス、を対応付けたアドレス情報を含むアドレス管理情報を記憶する記憶部と、前記アドレス管理情報に基づいて、前記複数の通信ポートの各々で受信されたフレームの転送を行うスイッチング制御部と、前記アドレス管理情報の更新を伴う処理を要求する要求部と、前記要求部からの要求を受けて、前記アドレス管理情報にアクセスして、要求された処理を行うアクセス制御部と、を備え、前記アクセス制御部は、前記要求部から第１の要求を受けて、当該第１の要求に基づく第１の処理を行っている際に、前記要求部から第２の要求を受けた場合には、当該第２の要求に基づく第２の処理を、前記第１の処理と並行して行い、前記第１の処理は、前記要求部から指示されたアドレス情報を前記アドレス管理情報から削除するクリア処理、及び、予め定められた時間アクセスされていないアドレス情報を前記アドレス管理情報から削除するエージング処理の何れか一方であり、前記第２の処理は、前記クリア処理及び前記エージング処理の何れか他方であることを特徴とする。
また、本発明の第２の態様に係る中継装置は、フレームを送受信する複数の通信ポートと、前記複数の通信ポートに含まれる一つの通信ポート、及び、当該一つの通信ポートの接続先の通信アドレス、を対応付けたアドレス情報を含むアドレス管理情報を記憶する記憶部と、前記アドレス管理情報に基づいて、前記複数の通信ポートの各々で受信されたフレームの転送を行うスイッチング制御部と、前記アドレス管理情報の更新を伴う処理を要求する要求部と、前記要求部からの要求を受けて、前記アドレス管理情報にアクセスして、要求された処理を行うアクセス制御部と、を備え、前記アクセス制御部は、前記要求部から第１の要求を受けて、当該第１の要求に基づく第１の処理を行っている際に、前記要求部から第２の要求を受けた場合には、当該第２の要求に基づく第２の処理を、前記第１の処理と並行して行い、前記第１の処理は、前記要求部から指示された第１のアドレス情報を前記アドレス管理情報から削除する第１のクリア処理であり、前記第２の処理は、前記要求部から指示された第２のアドレス情報を前記アドレス管理情報から削除する第２のクリア処理であることを特徴とする。

本発明の他の態様に係る中継装置は、フレームを送受信する複数の通信ポートと、前記複数の通信ポートに含まれる一つの通信ポート、及び、当該一つの通信ポートの接続先の通信アドレス、を対応付けたアドレス情報を含むアドレス管理情報を記憶する記憶部と、前記アドレス管理情報に基づいて、前記複数の通信ポートの各々で受信されたフレームの転送を行うスイッチング制御部と、予め定められた時間アクセスされていないアドレス情報を前記アドレス管理情報から削除するエージング処理を要求する要求部と、前記要求部からの要求を受けて、前記エージング処理を行うアクセス制御部と、を備え、前記アクセス制御部は、前記エージング処理を行う際に、前記予め定められた時間としての第１の時間にアクセス回数が予め定められたしきい値以上となったアドレス情報については、当該第１の時間の次の前記予め定められた時間としての第２の時間にアクセスされていない場合でも削除を行わないことを特徴とする。

本発明の一態様によれば、アドレステーブルへのアクセス処理を効率化し、アドレステーブルへの処理負荷を軽減することで、高速なフレーム伝送に対応し、メモリのコスト及び消費電力を低下させることができる。

実施の形態１及び２に係る中継装置の構成を概略的に示すブロック図である。実施の形態１におけるアドレステーブルの一例を示す概略図である。実施の形態１において、フレーム受信からアドレステーブルへのアドレス検索及び学習処理を示すフローチャートである。実施の形態１におけるエージング処理を示すフローチャートである。実施の形態１において、クリア処理とエージング処理が競合した場合の第１の処理例を示すフローチャートである。従来の技術において、クリア処理とエージング処理の実施タイミングが重複した場合の処理例を示す概略図である。実施の形態１において、クリア処理とエージング処理との実施タイミングが重複した場合の処理例を示す概略図である。実施の形態１においてクリア処理とエージング処理が競合した場合の第２の処理例を示すフローチャートである。実施の形態１において、第１のクリア処理と第２のクリア処理とが競合した場合の処理例を示すフローチャートである。実施の形態１において、第１のクリア処理と第２のクリア処理との実施タイミングが重複した場合の処理例を示す概略図である。実施の形態２におけるアドレステーブルの一例を示す概略図である。実施の形態２において、フレーム受信からアドレステーブルへのアドレス検索及び学習処理を示すフローチャートである。実施の形態２におけるエージング処理を示すフローチャートである。

以下に、この発明の実施の形態を図に基づいて説明する。なお、以下の実施の形態によりこの発明が限定されるものではない。

実施の形態１．
図１は、実施の形態１による中継装置１００の構成を概略的に示すブロック図である。
図示するように、中継装置１００は、アドレステーブル記憶部１１０と、複数の通信ポート１２０Ａ〜１２０Ｄ（以下、各々を特に区別する必要がない場合には、通信ポート１２０という）と、スイッチング制御部１２１と、フレーム識別部１２２と、送信先アドレス検索部としてのＭＡＣＤＡ検索部１２３と、送信元アドレス検索部としてのＭＡＣＳＡ検索部１２４と、アクセス制御部１２５と、要求部１２６とを備える。
これら各構成部分は、一方向又は双方向に、信号又はデータの入出力が可能なように接続されている。

アドレステーブル記憶部１１０は、アドレス管理情報としてのアドレステーブルを記憶する。アドレス管理情報は、複数の通信ポート１２０に含まれる一つの通信ポート１２０、及び、この一つの通信ポート１２０の接続先の通信アドレスを対応付けたアドレス情報を含む。
図２は、アドレステーブル記憶部１１０に記憶されているアドレステーブルの一例を示す概略図である。
図示するように、アドレステーブル１１１は、エントリ１１２Ａ〜１１２Ｃ（以下、各々を特に区別する必要がない場合には、エントリ１１２という）毎に、ＭＡＣアドレス、通信ポート番号、ＶＡＬＩＤ及びＨＩＴを含むアドレス情報を格納する。
ＭＡＣアドレスは、対応するエントリ１１２に登録されている通信アドレスである。
通信ポート番号は、対応するエントリ１１２に格納されているＭＡＣアドレスに割り当てられている通信ポートを識別するための通信ポート識別情報である。
ＶＡＬＩＤは、対応するエントリ１１２が有効であるか、又は、無効であるかを示す。例えば、ＶＡＬＩＤの値が「１」であればそのエントリ１１２は有効であり、「０」であればそのエントリ１１２は無効である。無効にされたエントリ１１２は、削除されたことになる。
ＨＩＴは、対応するエントリ１１２に対して、エージング時間内にＭＡＣＳＡの検索が合致したか否かを示す。例えば、ＨＩＴの値が「１」であれば合致したことを示し、「０」であれば合致していないことを示す。

図１に戻り、通信ポート１２０は、フレームを送受信するインタフェースである。
スイッチング制御部１２１は、アドレステーブル１１１に基づいて、通信ポート１２０で受信されたフレームの転送を行う。
フレーム識別部１２２は、通信ポート１２０で受信されたフレームを解析して、送信先アドレスであるＭＡＣＤＡ及び送信元アドレスであるＭＡＣＳＡを識別する。

ＭＡＣＤＡ検索部１２３は、フレーム識別部１２２で識別されたＭＡＣＤＡの検索を行う。例えば、ＭＡＣＤＡ検索部１２３は、アドレステーブル記憶部１１０に記憶されているアドレステーブルにアクセスして、フレーム識別部１２２で識別されたＭＡＣＤＡを検索するようアクセス制御部１２５に要求する。
ＭＡＣＳＡ検索部１２４は、フレーム識別部１２２で識別されたＭＡＣＳＡの検索を行う。例えば、ＭＡＣＳＡ検索部１２４は、アドレステーブル記憶部１１０に記憶されているアドレステーブルにアクセスして、フレーム識別部１２２で識別されたＭＡＣＳＡを検索するようアクセス制御部１２５に要求する。

アクセス制御部１２５は、アドレステーブル記憶部１１０に記憶されているアドレステーブル１１１へのアクセスを行う。特に、アクセス制御部１２５は、要求部１２６からの要求を受けて、アドレステーブル１１１にアクセスして、要求された処理を行う。例えば、アクセス制御部１２５は、ＭＡＣＤＡ検索部１２３、ＭＡＣＳＡ検索部１２４又は要求部１２６からの要求に従い、アドレステーブル１１１に対して、アドレスの検索、登録、削除等の各処理を行う際に、アドレステーブル１１１に格納されているエントリ１１２のＭＡＣアドレス、ポート番号、ＶＡＬＩＤ又はＨＩＴの削除又は更新を実施する。
ここで、アクセス制御部１２５は、要求部１２６から第１の要求を受けて、第１の要求に基づく第１の処理を行っている際に、要求部１２６から第２の要求を受けた場合には、第２の要求に基づく第２の処理を、第１の処理と並行して行う。

要求部１２６は、アドレステーブル記憶部１１０に記憶されているアドレステーブル１１１の更新を伴う処理をアクセス制御部１２５に要求する。要求部１２６は、エージング制御部１２７及びクリア制御部１２８を備える。

エージング制御部１２７は、アドレステーブルに記憶されているアドレスのエージング処理を制御する。エージング処理は、予め定められた時間毎に、アクセスされていないエントリをアドレステーブル１１１から削除する処理である。例えば、エージング制御部１２７は、エージング時間が経過する毎に、アクセス制御部１２５に要求して、全エントリ１１２のＨＩＴをクリアさせる。その後、フレーム転送時のＭＡＣＳＡの検索の際に、アドレス学習処理で該当したエントリ１１２のＨＩＴの値は「１」に上書きされる。そして、エージング制御部１２７が、全エントリ１１２に関し、次の周期において再度アクセスを要求した場合に依然としてＨＩＴの値が「０」であった場合には、アクセス制御部１２５は、そのエントリ１１２を無効にする。
なお、ＭＡＣＳＡの検索で該当したエントリ１１２は、ＨＩＴの値が「１」に上書きされる。そのため、エージング時間内にアクセスが一度でもあれば、常に、そのエントリ１１２のＨＩＴの値は、「１」になる。従って、ＨＩＴの値が「０」のエントリ１１２は、長い間エントリ１１２にアクセスがないものと判断され、ＶＡＬＩＤの値が「０」にされる。

クリア制御部１２８は、アドレステーブルに記憶されているアドレスのクリア処理を制御する。クリア処理は、指示されたエントリ（削除対象）をアドレステーブル１１１から削除する処理である。例えば、クリア制御部１２８は、外部回路からのクリア指示（例えば、Ｓ／Ｗによるクリア指示）をトリガーにして、アドレステーブル１１１のエントリ１１２を順次読み出し、該当するポート番号のエントリ１１２におけるＶＡＬＩＤの値を「０」に上書きするようアクセス制御部１２５に要求する。

図３は、フレーム受信からアドレステーブル１１１へのアドレス検索及び学習処理を示すフローチャートである。
図３のフローチャートは、通信ポート１２０がフレームを受信した場合に開始される。

スイッチング制御部１２１は、通信ポート１２０からフレームを受け取り、フレーム識別部１２２にフレームを与える。フレーム識別部１２２は、受け取ったフレームのヘッダを参照し、そのフレームのＭＡＣＤＡ及びＭＡＣＳＡを識別する。ＭＡＣＤＡ検索部１２３は、フレーム識別部１２２による識別結果に基づいて、アクセス制御部１２５に要求して、アドレステーブル１１１に対してＭＡＣＤＡの検索を行う（Ｓ１０）。

送信対象のフレームの情報（例えば、宛先情報）がアドレステーブル１１１に登録されている場合（Ｓ１０でＹｅｓ）には、処理はステップＳ１１に進む。
ステップＳ１１では、スイッチング制御部１２１は、送信対象のフレームの宛先及び送信経路を決定する。そのフレームは、宛先として決定された通信ポート１２０に向けて転送される。
一方、送信対象のフレームの情報（例えば、宛先情報）がアドレステーブル１１１に登録されていない場合（Ｓ１０でＮｏ）には、処理はステップＳ１２に進む。
ステップＳ１２では、スイッチング制御部１２１は、送信対象のフレームを、そのフレームを受信した通信ポート１２０以外の全ての通信ポート１２０に向けて転送する。

ＭＡＣＳＡ検索部１２４は、フレーム識別部１２２から識別されたフレームの情報（例えば、送信元情報）に基づいて、アクセス制御部１２５に要求して、アドレステーブル１１１に対してＭＡＣＳＡ検索を行う（Ｓ１３）。アクセス制御部１２５は、例えば、アドレステーブル１１１内のエントリ１１２に格納されているＭＡＣアドレス及びポート番号と、フレーム識別部１２２で識別された送信元のＭＡＣアドレス及びポート番号とが完全に一致するか否かを判断する。

ＭＡＣアドレス及びポート番号が完全に一致した場合（Ｓ１３でＹｅｓ）には、処理はステップＳ１４に進む。ステップＳ１４では、ＭＡＣＳＡ検索部１２４は、アクセス制御部１２５に、ＭＡＣアドレス及びポート番号が一致したエントリ１１２を上書きさせ、ＶＡＬＩＤを「１」、ＨＩＴを「１」に更新させる。
一方、ＭＡＣアドレス及びポート番号が完全に一致するエントリ１１２が存在しない場合（Ｓ１３でＮｏ）には、処理はステップＳ１５に進む。ステップＳ１５では、ＭＡＣＳＡ検索部１２４は、アクセス制御部１２５に、アドレステーブル１１１内のＶＡＬＩＤの値が「０」のエントリ１１２があるか否かを確認させる。そのようなエントリ１１２がある場合には、処理はステップＳ１６に進み、そのようなエントリ１１２がない場合には、アドレス情報の登録を行わずに処理は終了する。

ステップＳ１６では、ＭＡＣＳＡ検索部１２４は、アクセス制御部１２５に要求することで、ステップＳ１５でＶＡＬＩＤの値が「０」であると確認されたエントリ１１２の一つを、受信されたフレームの送信元のＭＡＣアドレスと、そのフレームを受信した通信ポート１２０のポート番号と、ＶＡＬＩＤの値「１」と、ＨＩＴの値「１」とで上書きさせる。なお、ステップＳ１５でＶＡＬＩＤの値が「０」であると確認されたエントリ１１２が複数ある場合には、任意のエントリ１１２、例えば、アドレステーブル１１１の最も上位のエントリ１１２が上書きされればよい。

図４は、実施の形態１におけるエージング処理を示すフローチャートである。
エージング制御部１２７は、フレームの情報（例えば、送信元情報）をメモリから削除するまでの時間を、エージング時間（例えば、１０秒〜５分程度）として管理している。そのエージング時間が満了すると、エージング制御部１２７は、アクセス制御部１２５にエージング要求を行い、アクセス制御部１２５は、図４に示されているフローチャートを開始する。

アクセス制御部１２５は、アドレステーブル１１１から順次一つのエントリ１１２を読み出す（Ｓ２０）。
そして、アクセス制御部１２５は、読み出されたエントリ１１２のＨＩＴの値が「１」であるか否かを判断する（Ｓ２１）。読み出されたエントリ１１２のＨＩＴの値が「１」である場合（Ｓ２１でＹｅｓ）には、処理はステップＳ２２に進み、読み出されたエントリ１１２のＨＩＴの値が「０」である場合（Ｓ２１でＮｏ）には、処理はステップＳ２３に進む。

ステップＳ２２では、アクセス制御部１２５は、読み出されたエントリ１１２のＨＩＴをクリアする。例えば、アクセス制御部１２５は、読み出されたエントリ１１２のＨＩＴの値を「０」に更新する。そして、処理はステップＳ２４に進む。
一方、ステップＳ２３では、アクセス制御部１２５は、読み出されたエントリ１１２を無効にする。例えば、アクセス制御部１２５は、読み出されたエントリ１１２のＶＡＬＩＤの値を「０」に更新する。そして、処理はステップＳ２４に進む。

ステップＳ２４では、アクセス制御部１２５は、アドレステーブル１１１から全てのエントリ１１２を読み出したか否かを判断する。全てのエントリ１１２を読み出した場合（Ｓ２４でＹｅｓ）には、処理は終了する。全てのエントリ１１２は読み出していない場合（Ｓ２４でＮｏ）、言い換えると、未だ読み出していないエントリ１１２が存在する場合には、処理はステップＳ２０に戻る。そして、ステップＳ２０では、未だ読み出されていないエントリ１１２が一つ読み出される。

図５は、実施の形態１においてクリア処理とエージング処理が競合した場合の第１の処理例を示すフローチャートである。
図５に示されているフローチャートは、アクセス制御部１２５が、クリア制御部１２８からクリア要求を受けた場合に開始される。

アクセス制御部１２５は、クリア処理中にエージング制御部１２７からエージング要求を受けたか否かを判断する（Ｓ３０）。上述のように、エージング制御部１２７は、エージング時間が満了した場合に、アクセス制御部１２５に対してエージング要求を行う。エージング要求を受けた場合（Ｓ３０でＹｅｓ）には、処理はステップＳ３１に進み、エージング要求を受けていない場合（Ｓ３０でＮｏ）には、処理はステップＳ３９に進む。

ステップＳ３１では、アクセス制御部１２５は、アドレステーブル１１１から順次一つのエントリ１１２を読み出す。
そして、アクセス制御部１２５は、読み出されたエントリ１１２が削除対象の通信ポート１２０のエントリ１１２であるか否かを判断する（Ｓ３２）。読み出されたエントリ１１２が削除対象の通信ポート１２０のエントリである場合（Ｓ３２でＹｅｓ）には、処理はステップＳ３３に進み、読み出されたエントリ１１２が削除対象の通信ポート１２０のエントリ１１２ではない場合（Ｓ３２でＮｏ）には、処理はステップＳ３４に進む。
ステップＳ３３では、アクセス制御部１２５は、読み出されたエントリ１１２を無効にする。例えば、アクセス制御部１２５は、読み出されたエントリ１１２のＶＡＬＩＤの値を「０」に更新する。そして、処理はステップＳ３７に進む。

一方、ステップＳ３４では、アクセス制御部１２５は、読み出されたエントリ１１２のＨＩＴの値が「１」であるか否かを判断する。読み出されたエントリ１１２のＨＩＴの値が「１」である場合（Ｓ３４でＹｅｓ）には、処理はステップＳ３５に進み、読み出されたエントリ１１２のＨＩＴの値が「０」である場合（Ｓ３４でＮｏ）には、処理はステップＳ３６に進む。

ステップＳ３５では、アクセス制御部１２５は、読み出されたエントリ１１２のＨＩＴをクリアする。例えば、アクセス制御部１２５は、読み出されたエントリ１１２のＨＩＴの値を「０」に更新する。そして、処理はステップＳ３７に進む。
一方、ステップＳ３６では、アクセス制御部１２５は、読み出されたエントリ１１２を無効にする。例えば、アクセス制御部１２５は、読み出されたエントリ１１２のＶＡＬＩＤの値を「０」に更新する。そして、処理はステップＳ３７に進む。

ステップＳ３７では、アクセス制御部１２５は、アドレステーブル１１１から全てのエントリ１１２を読み出したか否かを判断する。全てのエントリ１１２を読み出した場合（Ｓ３７でＹｅｓ）には、処理はステップＳ３８に進む。一方、全てのエントリ１１２は読み出していない場合（Ｓ３７でＮｏ）、言い換えると、未だ読み出していないエントリ１１２が存在する場合には、処理はステップＳ３１に戻る。そして、ステップＳ３１では、未だ読み出されていないエントリ１１２が一つ読み出される。

ステップＳ３８では、アクセス制御部１２５は、エージング処理が未だ行われていないエントリ１１２に対してエージング処理を行う。例えば、アクセス制御部１２５は、エージング処理が未だ行われていないエントリ１１２を順次一つずつ読み出す。そして、読み出されたエントリ１１２のＨＩＴの値が「１」である場合には、アクセス制御部１２５は、そのエントリ１１２のＨＩＴの値を「０」に更新する。一方、読み出されたエントリ１１２のＨＩＴの値が「０」である場合には、アクセス制御部１２５は、そのエントリ１１２のＶＡＬＩＤの値を「０」に更新する。

一方、ステップＳ３０でエージング要求を受けていないと判断された場合（Ｓ３０でＮｏ）には、処理はステップＳ３９に進む。ステップＳ３９では、アドレステーブル１１１から順次一つのエントリ１１２を読み出す。
そして、アクセス制御部１２５は、読み出されたエントリ１１２が削除対象の通信ポート１２０のエントリ１１２であるか否かを判断する（Ｓ４０）。読み出されたエントリ１１２が削除対象の通信ポート１２０のエントリ１１２である場合（Ｓ４０でＹｅｓ）には、処理はステップＳ４１に進み、読み出されたエントリ１１２が削除対象の通信ポート１２０のエントリ１１２ではない場合（Ｓ４０でＮｏ）には、処理はステップＳ４２に進む。
ステップＳ４１では、アクセス制御部１２５は、読み出されたエントリ１１２を無効にする。そして、処理はステップＳ４２に進む。

ステップＳ４２では、アクセス制御部１２５は、アドレステーブル１１１から全てのエントリ１１２を読み出したか否かを判断する。全てのエントリ１１２を読み出した場合（Ｓ４２でＹｅｓ）には、処理は終了する。一方、全てのエントリ１１２は読み出していない場合（Ｓ４２でＮｏ）、言い換えると、未だ読み出していないエントリ１１２が存在する場合には、処理はステップＳ３０に戻る。

以上のように、クリア処理が行われている際に、エージング要求があった場合には、アクセス制御部１２５は、エージング要求が発生したタイミングの次の読み出しエントリ１１２からクリア処理とエージング処理とを並行して実施する。エージング処理の要求が発生する前にクリア処理を実施したエントリ１１２はクリア処理のみ完了しているため、アクセス制御部１２５は、クリア処理とエージング処理の並行処理完了後に該当エントリ１１２に対してエージング処理を実施する。

図６は、従来の技術において、クリア処理とエージング処理の実施タイミングが重複した場合の処理例を示す概略図である。
ここでは、アドレステーブル１１１内に、エントリ＃１からエントリ＃２５６までのエントリ１１２が格納されているものとする。
アクセス制御部１２５は、クリア制御部１２８より通信ポート１２０Ａのエントリ１１２に対するクリア要求を受けた場合、アドレステーブル１１１内のエントリ＃１からエントリ１１２を一つずつ順次読み出し、読み出されたエントリ１１２に対して通信ポート１２０Ａのエントリ１１２であるかを判断する。そして、アクセス制御部１２５は、通信ポート１２０Ａのエントリ１１２を検出した場合には、そのエントリ１１２を削除する（ＶＡＬＩＤに０を上書きする）。

ここで、アクセス制御部１２５がエントリ＃１００を読み出している際にエージング制御部１２７よりエージング要求を受けた場合、アクセス制御部１２５は、そのエージング要求を一時的に保留し、引き続きエントリ１１２のクリア処理を実施する。アクセス制御部１２５は、エントリ＃２５６までクリア処理が完了した場合、クリア制御部１２８に通信ポート１２０Ａのクリア処理の完了を通知する。

そして、アクセス制御部１２５は、クリア処理完了後、エントリ＃１からエントリ＃２５６までのエントリ１１２を一つずつ順次読み出し、読み出されたエントリ１１２に対してエージング処理を実施する。アクセス制御部１２５は、エントリ＃２５６までエージング処理が完了した場合、エージング制御部１２７にエージング処理の完了を通知する。
従って、図６に示されているように、従来の技術では、クリア処理中にエージング要求があった場合でも、クリア処理とエージング処理とが別々に行われている。このため、それぞれの処理を行うために、負荷がかかり、時間が必要になる。

図７は、実施の形態１において、クリア処理とエージング処理との実施タイミングが重複した場合の処理例を示す概略図である。
図７でも、アドレステーブル１１１内にはエントリ＃１からエントリ＃２５６までのエントリ１１２が格納されているものとする。
アクセス制御部１２５は、クリア制御部１２８より通信ポート１２０Ａのエントリ１１２に対するクリア要求を受けた場合、アドレステーブル１１１内のエントリ＃１からエントリ１１２を一つずつ順次読み出し、読み出されたエントリ１１２に対して、通信ポート１２０Ａのエントリ１１２であるかを判断する。そして、アクセス制御部１２５は、通信ポート１２０Ａのエントリ１１２を検出した場合には、そのエントリ１１２を削除する（ＶＡＬＩＤに０を上書きする）。

アクセス制御部１２５がエントリ＃１００を読み出している際にエージング制御部１２７よりエージング要求を受けた場合、アクセス制御部１２５は、エントリ＃１０１からクリア処理とエージング処理とを並行して実施する。例えば、アクセス制御部１２５は、読み出されたエントリ１１２に対して通信ポート１２０Ａのエントリ１１２であるかを判断する。そして、アクセス制御部１２５は、通信ポート１２０Ａのエントリ１１２については削除し、通信ポート１２０Ａ以外のエントリ１１２についてはエージング処理を実施する。
そして、アクセス制御部１２５は、エントリ＃２５６までクリア処理が完了した場合、クリア制御部１２８に通信ポート１２０Ａのクリア処理の完了を通知する。ここで、エージング処理については、エントリ＃１０１からエントリ＃２５６までしか完了していないため、アクセス制御部１２５は、残りのエントリ＃１からエントリ＃１００に対して、エントリ＃１からエントリ１１２を一つずつ順次読み出し、読み出されたエントリ１１２に対してエージング処理を実施する。アクセス制御部１２５はエントリ＃１００までエージング処理が完了した場合、エージング制御部１２７にエージング処理の完了を通知する。

以上のように、アクセス制御部１２５は、クリア処理中にエージング要求を受けた場合には、クリア処理とエージング要求とを並行して行うため、処理負荷が軽減されるとともに、処理時間が短くなる。

また、アクセス制御部１２５は、エージング処理中にクリア制御部１２８よりアドレステーブル１１１へのアクセス要求が発生した場合も同様の処理を実施する。

図８は、実施の形態１においてクリア処理とエージング処理が競合した場合の第２の処理例を示すフローチャートである。
図８に示されているフローチャートは、アクセス制御部１２５が、エージング制御部１２７からエージング要求を受けた場合に開始される。

アクセス制御部１２５は、エージング処理中にクリア制御部１２８からクリア要求を受けたか否かを判断する（Ｓ５０）。上述のように、クリア制御部１２８は、外部回路等からクリア指示を受けた場合に、アクセス制御部１２５に対してクリア要求を行う。クリア要求を受けた場合（Ｓ５０でＹｅｓ）には、処理はステップＳ５１に進み、クリア要求を受けていない場合（Ｓ５０でＮｏ）には、処理はステップＳ５９に進む。

ステップＳ５１では、アクセス制御部１２５は、アドレステーブル１１１から順次一つのエントリ１１２を読み出す。
そして、アクセス制御部１２５は、読み出されたエントリ１１２が削除対象の通信ポート１２０のエントリ１１２であるか否かを判断する（Ｓ５２）。読み出されたエントリ１１２が削除対象の通信ポート１２０のエントリ１１２である場合（Ｓ５２でＹｅｓ）には、処理はステップＳ５３に進み、読み出されたエントリ１１２が削除対象の通信ポート１２０のエントリ１１２ではない場合（Ｓ５２でＮｏ）には、処理はステップＳ５４に進む。
ステップＳ５３では、アクセス制御部１２５は、読み出されたエントリ１１２を無効にする。そして、処理はステップＳ５７に進む。

一方、ステップＳ５４では、アクセス制御部１２５は、読み出されたエントリ１１２のＨＩＴの値が「１」であるか否かを判断する。読み出されたエントリ１１２のＨＩＴの値が「１」である場合（Ｓ５４でＹｅｓ）には、処理はステップＳ５５に進み、読み出されたエントリ１１２のＨＩＴの値が「０」である場合（Ｓ５４でＮｏ）には、処理はステップＳ５６に進む。

ステップＳ５５では、アクセス制御部１２５は、読み出されたエントリ１１２のＨＩＴをクリアする。そして、処理はステップＳ５７に進む。
一方、ステップＳ５６では、アクセス制御部１２５は、読み出されたエントリ１１２を無効にする。そして、処理はステップＳ５７に進む。

ステップＳ５７では、アクセス制御部１２５は、アドレステーブル１１１から全てのエントリ１１２を読み出したか否かを判断する。全てのエントリ１１２を読み出した場合（Ｓ５７でＹｅｓ）には、処理はステップＳ５８に進む。一方、全てのエントリ１１２は読み出していない場合（Ｓ５７でＮｏ）、言い換えると、未だ読み出していないエントリ１１２が存在する場合には、処理はステップＳ５１に戻る。そして、ステップＳ５１では、未だ読み出されていないエントリ１１２が一つ読み出される。

ステップＳ５８では、アクセス制御部１２５は、クリア処理が未だ行われていないエントリ１１２に対してクリア処理を行う。例えば、アクセス制御部１２５は、クリア処理が未だ行われていないエントリ１１２を順次一つずつ読み出す。そして、アクセス制御部１２５は、読み出されたエントリ１１２が削除対象の通信ポート１２０のエントリ１１２であるか否かを判断する。読み出されたエントリ１１２が削除対象の通信ポート１２０のエントリ１１２である場合には、アクセス制御部１２５は、そのエントリ１１２を無効にする。

一方、ステップＳ５０でクリア要求を受けていないと判断された場合（Ｓ５０でＮｏ）には、処理はステップＳ５９に進む。ステップＳ５９では、アドレステーブル１１１から順次一つのエントリ１１２を読み出す。
そして、アクセス制御部１２５は、読み出されたエントリ１１２のＨＩＴの値が「１」であるか否かを判断する（Ｓ６０）。読み出されたエントリ１１２のＨＩＴの値が「１」である場合（Ｓ６０でＹｅｓ）には、処理はステップＳ６１に進み、読み出されたエントリ１１２のＨＩＴの値が「０」である場合（Ｓ６０でＮｏ）には、処理はステップＳ６２に進む。

ステップＳ６１では、アクセス制御部１２５は、読み出されたエントリ１１２のＨＩＴをクリアする。そして、処理はステップＳ６３に進む。
一方、ステップＳ６２では、アクセス制御部１２５は、読み出されたエントリ１１２を無効にする。そして、処理はステップＳ６３に進む。

ステップＳ６３では、アクセス制御部１２５は、アドレステーブル１１１から全てのエントリ１１２を読み出したか否かを判断する。全てのエントリ１１２を読み出した場合（Ｓ６３でＹｅｓ）には、処理は終了する。一方、全てのエントリ１１２は読み出していない場合（Ｓ６３でＮｏ）、言い換えると、未だ読み出していないエントリ１１２が存在する場合には、処理はステップＳ５０に戻る。

以上のように、エージング処理が行われている際に、クリア要求があった場合には、アクセス制御部１２５は、クリア要求が発生したタイミングの次の読み出しエントリ１１２からエージング処理とクリア処理とを並行して実施する。クリア処理の要求が発生する前にエージング処理を実施したエントリ１１２はエージング処理のみ完了しているため、アクセス制御部１２５は、エージング処理とクリア処理の並行処理完了後に該当エントリ１１２に対してクリア処理を実施する。
以上により、エージング処理が行われている際に、クリア要求があった場合にも、負荷を軽減し、処理時間を短縮することができる。

さらに、アクセス制御部１２５は、ある通信ポート１２０のエントリ１１２のクリア処理と、別の通信ポート１２０のエントリ１１２のクリア処理とのタイミングが重複した場合も同様の処理を実施する。

図９は、実施の形態１において、ある通信ポート１２０のエントリ１１２のクリア処理（第１のクリア処理）と、別の通信ポート１２０のエントリ１１２のクリア処理（第２のクリア処理）とが競合した場合の処理例を示すフローチャートである。
図９に示されているフローチャートは、アクセス制御部１２５が、クリア制御部１２８からクリア要求（第１のクリア要求）を受けた場合に開始される。

アクセス制御部１２５は、第１のクリア要求に基づく第１のクリア処理中に、クリア制御部１２８から、第１のクリア要求とは異なる通信ポート１２０のエントリ１１２を削除するクリア要求（第２のクリア要求）を受けたか否かを判断する（Ｓ７０）。第２のクリア要求を受けた場合（Ｓ７０でＹｅｓ）には、処理はステップＳ７１に進み、第２のクリア要求を受けていない場合（Ｓ７０でＮｏ）には、処理はステップＳ７８に進む。

ステップＳ７１では、アクセス制御部１２５は、アドレステーブル１１１から順次一つのエントリ１１２を読み出す。
そして、アクセス制御部１２５は、読み出されたエントリ１１２が第１のクリア要求における削除対象の通信ポート１２０のエントリ１１２であるか否かを判断する（Ｓ７２）。読み出されたエントリ１１２がそのようなエントリ１１２である場合（Ｓ７２でＹｅｓ）には、処理はステップＳ７３に進み、読み出されたエントリ１１２がそのようなエントリ１１２ではない場合（Ｓ７２でＮｏ）には、処理はステップＳ７４に進む。
ステップＳ７３では、アクセス制御部１２５は、読み出されたエントリ１１２を無効にする。そして、処理はステップＳ７６に進む。

一方、ステップＳ７４では、アクセス制御部１２５は、読み出されたエントリ１１２が第２のクリア要求における削除対象の通信ポート１２０のエントリ１１２であるか否かを判断する。読み出されたエントリ１１２がそのようなエントリ１１２である場合（Ｓ７４でＹｅｓ）には、処理はステップＳ７５に進み、読み出されたエントリ１１２がそのようなエントリ１１２ではない場合（Ｓ７４でＮｏ）には、処理はステップＳ７６に進む。
ステップＳ７５では、アクセス制御部１２５は、読み出されたエントリ１１２を無効にする。そして、処理はステップＳ７６に進む。

ステップＳ７６では、アクセス制御部１２５は、アドレステーブル１１１から全てのエントリ１１２を読み出したか否かを判断する。全てのエントリ１１２を読み出した場合（Ｓ７６でＹｅｓ）には、処理はステップＳ７７に進む。一方、全てのエントリ１１２は読み出していない場合（Ｓ７６でＮｏ）、言い換えると、未だ読み出していないエントリ１１２が存在する場合には、処理はステップＳ７１に戻る。そして、ステップＳ７１では、未だ読み出されていないエントリ１１２が一つ読み出される。

ステップＳ７７では、アクセス制御部１２５は、第２のクリア処理が未だ行われていないエントリ１１２に対して第２のクリア処理を行う。例えば、アクセス制御部１２５は、第２のクリア処理が未だ行われていないエントリ１１２を順次一つずつ読み出す。そして、アクセス制御部１２５は、読み出されたエントリ１１２が第２のクリア要求における削除対象の通信ポート１２０のエントリ１１２であるか否かを判断する。読み出されたエントリ１１２が第２のクリア要求における削除対象の通信ポート１２０のエントリ１１２である場合には、アクセス制御部１２５は、そのエントリ１１２を無効にする。

一方、ステップＳ７０で第２のクリア要求を受けていないと判断された場合（Ｓ７０でＮｏ）には、処理はステップＳ７８に進む。ステップＳ７８では、アドレステーブル１１１から順次一つのエントリ１１２を読み出す。
そして、アクセス制御部１２５は、読み出されたエントリ１１２が第１のクリア要求における削除対象の通信ポート１２０のエントリ１１２であるか否かを判断する（Ｓ７９）。読み出されたエントリ１１２がそのようなエントリ１１２である場合（Ｓ７９でＹｅｓ）には、処理はステップＳ８０に進み、読み出されたエントリ１１２がそのようなエントリ１１２ではない場合（Ｓ７９でＮｏ）には、処理はステップＳ８１に進む。
ステップＳ８０では、アクセス制御部１２５は、読み出されたエントリ１１２を無効にする。そして、処理はステップＳ８１に進む。

ステップＳ８１では、アクセス制御部１２５は、アドレステーブル１１１から全てのエントリ１１２を読み出したか否かを判断する。全てのエントリ１１２を読み出した場合（Ｓ８１でＹｅｓ）には、処理は終了する。一方、全てのエントリ１１２は読み出していない場合（Ｓ８１でＮｏ）、言い換えると、未だ読み出していないエントリ１１２が存在する場合には、処理はステップＳ７０に戻る。

以上のように、第１のクリア要求によるクリア処理が行われている際に、第２のクリア要求があった場合には、アクセス制御部１２５は、第２のクリア要求が発生したタイミングの次の読み出しエントリ１１２から第１のクリア処理と第２のクリア処理とを並行して実施する。第２のクリア要求が発生する前に第１のクリア処理を実施したエントリ１１２は、第１のクリア処理のみ完了しているため、アクセス制御部１２５は、第１のクリア処理と第２のクリア処理との並行処理完了後に、該当エントリ１１２に対して第２のクリア処理を実施する。

図１０は、実施の形態１において、第１のクリア処理と第２のクリア処理との実施タイミングが重複した場合の処理例を示す概略図である。
図１０でも、アドレステーブル１１１内にはエントリ＃１からエントリ＃２５６までのエントリ１１２が格納されているものとする。
アクセス制御部１２５は、クリア制御部１２８より通信ポート１２０Ａのエントリ１１２に対する第１のクリア要求を受けた場合、アドレステーブル１１１よりエントリ＃１からエントリ１１２を一つずつ順次読み出し、読み出されたエントリ１１２に対して、通信ポート１２０Ａのエントリ１１２であるかを判断する。アクセス制御部１２５は、読み出されたエントリ１１２が通信ポート１２０Ａのエントリ１１２である場合には、そのエントリ１１２を削除する（ＶＡＬＩＤに「０」を上書きする）。

アクセス制御部１２５がエントリ＃１００を読み出している際に、クリア制御部１２８がアクセス制御部１２５に通信ポート１２０Ｂのエントリ１１２に対する第２のクリア要求を行うと、アクセス制御部１２５は、エントリ＃１０１から通信ポート１２０Ａのエントリ１１２と通信ポート１２０Ｂのエントリ１１２に対して、クリア処理を実施する。アクセス制御部１２５は、読み出されたエントリ１１２が通信ポート１２０Ａのエントリ１１２であるかを判断する。読み出されたエントリ１１２が通信ポート１２０Ａのエントリ１１２である場合には、アクセス制御部１２５は、読み出されたエントリ１１２をクリアする。読み出されたエントリ１１２が通信ポート１２０Ａのエントリ１１２ではない場合には、アクセス制御部１２５は、読み出されたエントリ１１２が通信ポート１２０Ｂのエントリ１１２であるかを判断する。読み出されたエントリ１１２が通信ポート１２０Ｂのエントリ１１２である場合には、アクセス制御部１２５は、読み出されたエントリ１１２を削除する。

アクセス制御部１２５は、エントリ＃２５６まで通信ポート１２０Ａのクリア処理を完了した場合、クリア制御部１２８に通信ポート１２０Ａのクリア処理完了を通知する。ここでは、通信ポート１２０Ｂのエントリ１１２に対するクリア処理は、エントリ＃１００からエントリ＃２５６までしか完了していないため、アクセス制御部１２５は、残りのエントリ＃１からエントリ＃１００に対してエントリ＃１からエントリ１１２を一つずつ順次読み出し、読み出されたエントリ１１２に対して、通信ポート１２０Ｂのエントリ１１２であるかを判断する。読み出されたエントリ１１２が通信ポート１２０Ｂのエントリ１１２である場合には、アクセス制御部１２５は、読み出されたエントリ１１２を削除する。アクセス制御部１２５は、エントリ＃１００まで通信ポート１２０Ｂのクリア処理が完了した場合、クリア制御部１２８に通信ポート１２０Ｂのクリア処理の完了を通知する。

以上のように、実施の形態１では、アドレステーブル１１１へのクリア処理とエージング処理とを並行して処理することにより、アドレステーブル１１１へのアクセス数を軽減させることができる。これにより、メモリを複数実装することなく高速なフレーム伝送が可能になり、メモリのコスト及び消費電力を低下させることができるという効果がある。
また、実施の形態１では、複数のクリア処理を並行して処理することにより、アドレステーブル１１１へのアクセス数を軽減させることができる。これにより、メモリを複数実装することなく高速なフレーム伝送が可能になり、メモリのコスト及び消費電力を低下させることができるという効果がある。

以上に記載された中継装置１００は、スイッチング制御部１２１、フレーム識別部１２２、ＭＡＣＤＡ検索部１２３、ＭＡＣＳＡ検索部１２４、アクセス制御部１２５、エージング制御部１２７及びクリア制御部１２８は、記憶装置に記憶されているプログラムをＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）で実行することで実現できる。また、アドレステーブル記憶部１１０は、ＣＰＵが揮発性又は不揮発性のメモリを利用することで実現することができる。
但し、中継装置１００は、コンピュータシステム上にソフトウェア的に実現されるものに限定されない。例えば、スイッチング制御部１２１、フレーム識別部１２２、ＭＡＣＤＡ検索部１２３、ＭＡＣＳＡ検索部１２４、アクセス制御部１２５、エージング制御部１２７及びクリア制御部１２８の一部又は全部が、ＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ）、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）等の集積ロジックＩＣによりハード的に実現されるものでもよい。あるいは、これらの一部又は全部が、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）等によりソフトウェア的に実現されるものでもよい。

実施の形態２．
次に、実施の形態２について説明する。実施の形態２は、前述した実施の形態１のクリア処理とエージング処理の競合制御に加え、フレーム受信数に応じたエントリのエージング処理を実施する。

図１に示されているように、実施の形態２に係る中継装置２００は、アドレステーブル記憶部２１０と、通信ポート１２０と、スイッチング制御部１２１と、フレーム識別部１２２と、ＭＡＣＤＡ検索部１２３と、ＭＡＣＳＡ検索部２２４と、アクセス制御部２２５と、要求部１２６とを備える。
実施の形態２に係る中継装置２００は、アドレステーブル記憶部２１０、ＭＡＣＳＡ検索部２２４及びアクセス制御部２２５以外は、実施の形態１に係る中継装置１００と同様に構成されている。以下、実施の形態１とは異なるアドレステーブル記憶部２１０、ＭＡＣＳＡ検索部２２４及びアクセス制御部２２５について、主に説明する。

アドレステーブル記憶部２１０は、アドレス管理情報としてのアドレステーブルを記憶する。実施の形態２においては、フレーム受信数が多いエントリをエージングの削除対象となりにくくするため、フレーム受信数を示すカウント情報がアドレステーブルに追加されている。

図１１は、アドレステーブル記憶部２１０に記憶されているアドレステーブルの一例を示す概略図である。
図示するように、アドレステーブル２１１は、エントリ２１２Ａ〜２１２Ｃ（以下、各々を特に区別する必要がない場合には、エントリ２１２という）毎に、ＭＡＣアドレス、通信ポート番号、ＶＡＬＩＤ、ＨＩＴ及びＣＯＵＮＴを含むアドレス情報を格納する。
ＭＡＣアドレス、通信ポート番号及びＶＡＬＩＤについては、実施の形態１と同様である。

ＨＩＴは、対応するエントリ２１２がエージング処理による削除の対象となるか否かを示す。例えば、ＨＩＴの値が「１」以上であれば削除対象とはならないことを示し、「０」であれば削除対象となることを示す。実施の形態２においては、ＨＩＴの値は、ＣＯＵＮＴの値が予め定められたしきい値以上となった場合に加算される。また、ＨＩＴの値は、ＣＯＵＮＴの値が予め定められたしきい値未満となった場合に減算される。これにより、エントリ２１２へのアクセス回数に応じて、エージング時間を動的に変更することができる。
ＣＯＵＮＴは、対応するエントリ２１２のＭＡＣアドレスを送信元アドレスとするフレームの受信数を示すカウント情報である。

図１に戻り、ＭＡＣＳＡ検索部２２４は、フレーム識別部１２２で識別されたフレームの情報に基づいて、アクセス制御部２２５を経由して、アドレステーブル２１１に対するＭＡＣＳＡ検索を行う。そして、ＭＡＣＳＡ検索部２２４は、アドレステーブル２１１内に該当アドレスが存在した場合、そのエントリ２１２を上書きし、ＶＡＬＩＤを「１」に更新するのに加え、ＣＯＵＮＴを加算するように、アクセス制御部２２５に要求する。

図１２は、フレーム受信からアドレステーブル２１１へのアドレス検索及び学習処理を示すフローチャートである。
図１２に示されているフローチャートにおいて、図３に示されているフローチャートと同様の処理については、図３と同様の符号を付して、詳細な説明を省略する。
図１２のステップＳ１０〜Ｓ１３までの処理は、図３のステップＳ１０〜Ｓ１３までの処理と同様である。但し、ステップＳ１３で、ＭＡＣアドレス及びポート番号が完全に一致すると判断された場合（Ｓ１３でＹｅｓ）には、処理はステップＳ９０に進む。
ステップＳ９０では、ＭＡＣＳＡ検索部２２４は、アクセス制御部２２５に、ＭＡＣアドレス及びポート番号が一致したエントリ２１２を上書きさせ、ＶＡＬＩＤを「１」に更新させるとともに、ＣＯＵＮＴの値に「１」を加算させる。

また、図１２のステップＳ１５の処理は、図３のステップＳ１５の処理と同様である。但し、ステップＳ１５において、ＶＡＬＩＤの値が「０」のエントリ２１２があると判断された場合（Ｓ１５でＹｅｓ）には、処理はステップＳ９１に進む。

ステップＳ９１では、ＭＡＣＳＡ検索部２２４は、アクセス制御部２２５に要求することで、ステップＳ１５でＶＡＬＩＤの値が「０」であると確認されたエントリ２１２の一つを、受信されたフレームの送信元のＭＡＣアドレスと、そのフレームを受信した通信ポート１２０のポート番号と、ＶＡＬＩＤの値「１」と、ＨＩＴの値「１」と、ＣＯＵＮＴの値「１」とで上書きさせる。なお、ステップＳ１５でＶＡＬＩＤの値が「０」であると確認されたエントリ２１２が複数ある場合には、任意のエントリ２１２、例えば、アドレステーブル２１１の最も上位のエントリ２１２が上書きされればよい。

図１に戻り、アクセス制御部２２５は、アドレステーブル記憶部２１０に記憶されているアドレステーブル２１１へのアクセスを行う。例えば、アクセス制御部２２５は、ＭＡＣＤＡ検索部１２３、ＭＡＣＳＡ検索部２２４又は要求部１２６からの要求に従い、アドレステーブル２１１に対して、アドレスの検索、登録、削除等の各処理を行う際に、アドレステーブル２１１に格納されているエントリ２１２のＭＡＣアドレス、ポート番号、ＶＡＬＩＤ、ＨＩＴ又はＣＯＵＮＴの削除又は更新を実施する。

実施の形態２におけるアクセス制御部２２５は、エージング処理を行う際に、予め定められた時間としての第１の時間にアクセス回数が予め定められたしきい値以上となったエントリについては、第１の時間の次の予め定められた時間としての第２の時間にアクセスされていない場合でも削除を行わない。例えば、アクセス制御部２２５は、エージング制御部１２７からエージング要求を受けた場合に、アドレステーブル２１１内のエントリ２１２を順次読み出し、ＣＯＵＮＴの値が「０」の場合には、ＨＩＴの値が「０」又は「１」のときはＨＩＴの値を「０」にし、ＨＩＴの値が「２」以上のときはＨＩＴの値を減算する。また、アクセス制御部２２５は、ＣＯＵＮＴの値が予め定められているしきい値以上の場合（例えば、しきい値は「１００」とする)には、ＨＩＴの値を加算し、ＣＯＵＮＴを「０」にクリアする。ＣＯＵＮＴの値がしきい値よりも小さい場合には、ＨＩＴの値が「０」又は「１」のときはＨＩＴの値を「１」にし、ＨＩＴの値が「２」以上のときはＨＩＴの値を減算する。これにより、エージング時間中に送信されるフレームの回数によって、エージング時間を動的に制御することができる。

図１３は、実施の形態２におけるエージング処理を示すフローチャートである。
エージング制御部１２７は、実施の形態１と同様に、エージング時間が満了すると、アクセス制御部２２５にエージング要求を行い、アクセス制御部２２５は、図１３に示されているフローチャートを開始する。

アクセス制御部２２５は、アドレステーブル２１１から順次一つのエントリ２１２を読み出す（Ｓ１００）。
そして、アクセス制御部２２５は、読み出されたエントリ２１２のＣＯＵＮＴの値が「０」であるか否かを判断する（Ｓ１０１）。ＣＯＵＮＴの値が「０」である場合（Ｓ１０１でＹｅｓ）には、処理はステップＳ１０２に進み、ＣＯＵＮＴの値が「１」以上である場合（Ｓ１０１でＮｏ）には、処理はステップＳ１０５に進む。

ステップＳ１０２では、アクセス制御部２２５は、読み出されたエントリ２１２のＨＩＴの値が「０」又は「１」であるか否かを判断する。ＨＩＴの値が「０」又は「１」である場合（Ｓ１０２でＹｅｓ）には、処理はステップＳ１０３に進み、ＨＩＴの値が「２」以上である場合（Ｓ１０２でＮｏ）には、処理はステップＳ１０４に進む。
ステップＳ１０３では、アクセス制御部２２５は、読み出されたエントリ２１２のＨＩＴの値を「０」に更新する。そして、処理はステップＳ１１１に進む。
ステップＳ１０４では、アクセス制御部２２５は、読み出されたエントリ２１２のＨＩＴの値から「１」を減算する。そして、処理はステップＳ１１１に進む。

一方、ステップＳ１０５では、アクセス制御部２２５は、読み出されたエントリ２１２のＣＯＵＮＴの値が予め定められたしきい値以上であるか否かを判断する。ＣＯＵＮＴの値が予め定められたしきい値以上である場合（Ｓ１０５でＹｅｓ）には、処理はステップＳ１０６に進み、ＣＯＵＮＴの値が予め定められたしきい値未満である場合（Ｓ１０５でＮｏ）には、処理はステップＳ１０７に進む。
ステップＳ１０６では、アクセス制御部２２５は、読み出されたエントリ２１２のＨＩＴの値に「１」を加算する。

ステップＳ１０７では、アクセス制御部２２５は、読み出されたエントリ２１２のＨＩＴの値が「０」又は「１」であるか否かを判断する。ＨＩＴの値が「０」又は「１」である場合（Ｓ１０７でＹｅｓ）には、処理はステップＳ１０８に進み、ＨＩＴの値が「２」以上である場合には、処理はステップＳ１０９に進む。
ステップＳ１０８では、アクセス制御部２２５は、読み出されたエントリ２１２のＨＩＴの値を「１」に更新する。そして、処理はステップＳ１１０に進む。
一方、ステップＳ１０９では、アクセス制御部２２５は、読み出されたエントリ２１２のＨＩＴの値から「１」を減算する。そして、処理はステップＳ１１０に進む。

ステップＳ１１０では、アクセス制御部２２５は、読み出されたエントリ２１２のＣＯＵＮＴの値を初期化する。例えば、アクセス制御部２２５は、ＣＯＵＮＴの値を「０」にする。そして、処理はステップＳ１１１に進む。

ステップＳ１１１では、アクセス制御部２２５は、読み出されたエントリ２１２のＨＩＴの値が「０」であるか否かを判断する。読み出されたエントリ２１２のＨＩＴの値が「０」である場合（Ｓ１１１でＹｅｓ）には、処理はステップＳ１１２に進み、読み出されたエントリ２１２のＨＩＴの値が「１」以上である場合（Ｓ１１１でＮｏ）には、処理はステップＳ１１３に進む。

ステップＳ１１２では、アクセス制御部２２５は、読み出されたエントリ２１２を無効にする。例えば、アクセス制御部２２５は、読み出されたエントリ２１２のＶＡＬＩＤの値を「０」に更新する。そして、処理はステップＳ１１３に進む。

ステップＳ１１３では、アクセス制御部２２５は、アドレステーブル２１１から全てのエントリ２１２を読み出したか否かを判断する。全てのエントリ２１２を読み出した場合（Ｓ１１３でＹｅｓ）には、処理は終了する。全てのエントリ２１２は読み出していない場合（Ｓ１１３でＮｏ）、言い換えると、未だ読み出していないエントリ２１２が存在する場合には、処理はステップＳ１００に戻る。そして、ステップＳ１００では、未だ読み出されていないエントリ２１２が一つ読み出される。

以上のように、実施の形態２では高頻度に受信するフレームの送信元アドレスのエージング時間を延長し、アドレステーブル２１１への登録処理の回数を減少させることにより、アクセス処理を軽減することができる。

実施の形態２では、エージング処理だけが行われた場合を例に説明したが、エージング処理とクリア処理が競合した場合にも、図１３で説明した処理が行われてもよい。
例えば、図５に示されているステップＳ３４〜Ｓ３６までの処理の代わりに、図１３に示されているステップＳ１０１〜Ｓ１１２までの処理が行われてもよい。また、図８に示されているステップＳ５４〜Ｓ５６までの処理の代わりに、図１３に示されているステップＳ１０１〜Ｓ１１２までの処理が行われてもよい。さらに、図８に示されているステップＳ６０〜Ｓ６２までの処理の代わりに、図１３に示されているステップＳ１０１〜Ｓ１１２までの処理が行われてもよい。

１００，２００中継装置、１１０，２１０アドレステーブル記憶部、１２０通信ポート、１２１スイッチング制御部、１２２フレーム識別部、１２３ＭＡＣＤＡ検索部、１２４，２２４ＭＡＣＳＡ検索部、１２５，２２５アクセス制御部、１２６要求部、１２７エージング制御部、１２８クリア制御部。

Claims

フレームを送受信する複数の通信ポートと、
前記複数の通信ポートに含まれる一つの通信ポート、及び、当該一つの通信ポートの接続先の通信アドレス、を対応付けたアドレス情報を含むアドレス管理情報を記憶する記憶部と、
前記アドレス管理情報に基づいて、前記複数の通信ポートの各々で受信されたフレームの転送を行うスイッチング制御部と、
前記アドレス管理情報の更新を伴う処理を要求する要求部と、
前記要求部からの要求を受けて、前記アドレス管理情報にアクセスして、要求された処理を行うアクセス制御部と、を備え、
前記アクセス制御部は、前記要求部から第１の要求を受けて、当該第１の要求に基づく第１の処理を行っている際に、前記要求部から第２の要求を受けた場合には、当該第２の要求に基づく第２の処理を、前記第１の処理と並行して行い、
前記第１の処理は、前記要求部から指示されたアドレス情報を前記アドレス管理情報から削除するクリア処理、及び、予め定められた時間アクセスされていないアドレス情報を前記アドレス管理情報から削除するエージング処理の何れか一方であり、
前記第２の処理は、前記クリア処理及び前記エージング処理の何れか他方であること
を特徴とする中継装置。
前記アクセス制御部は、
前記アドレス管理情報に含まれるアドレス情報を一つずつ読み出し、読み出されたアドレス情報が前記要求部から指示された削除対象であるか否かを判断し、
前記読み出されたアドレス情報が前記削除対象ではない場合に、前記読み出されたアドレス情報が前記予め定められた時間アクセスされていないか否かを判断することで、前記クリア処理と前記エージング処理とを並行して行うこと
を特徴とする請求項１に記載の中継装置。
前記アクセス制御部は、前記エージング処理を行う際に、前記予め定められた時間としての第１の時間にアクセス回数が予め定められたしきい値以上となったアドレス情報については、当該第１の時間の次の前記予め定められた時間としての第２の時間にアクセスされていない場合でも削除を行わないこと
を特徴とする請求項１又は２に記載の中継装置。
フレームを送受信する複数の通信ポートと、
前記複数の通信ポートに含まれる一つの通信ポート、及び、当該一つの通信ポートの接続先の通信アドレス、を対応付けたアドレス情報を含むアドレス管理情報を記憶する記憶部と、
前記アドレス管理情報に基づいて、前記複数の通信ポートの各々で受信されたフレームの転送を行うスイッチング制御部と、
前記アドレス管理情報の更新を伴う処理を要求する要求部と、
前記要求部からの要求を受けて、前記アドレス管理情報にアクセスして、要求された処理を行うアクセス制御部と、を備え、
前記アクセス制御部は、前記要求部から第１の要求を受けて、当該第１の要求に基づく第１の処理を行っている際に、前記要求部から第２の要求を受けた場合には、当該第２の要求に基づく第２の処理を、前記第１の処理と並行して行い、
前記第１の処理は、前記要求部から指示された第１のアドレス情報を前記アドレス管理情報から削除する第１のクリア処理であり、
前記第２の処理は、前記要求部から指示された第２のアドレス情報を前記アドレス管理情報から削除する第２のクリア処理であること
を特徴とする中継装置。
前記アクセス制御部は、
前記アドレス管理情報に含まれるアドレス情報を一つずつ読み出し、読み出されたアドレス情報が前記第１のアドレス情報であるか否かを判断し、
前記読み出されたアドレス情報が前記第１のアドレス情報ではない場合に、前記読み出されたアドレス情報が前記第２のアドレス情報であるか否かを判断することで、前記第１のクリア処理と前記第２のクリア処理とを並行して行うこと
を特徴とする請求項４に記載の中継装置。
フレームを送受信する複数の通信ポートと、
前記複数の通信ポートに含まれる一つの通信ポート、及び、当該一つの通信ポートの接続先の通信アドレス、を対応付けたアドレス情報を含むアドレス管理情報を記憶する記憶部と、
前記アドレス管理情報に基づいて、前記複数の通信ポートの各々で受信されたフレームの転送を行うスイッチング制御部と、
予め定められた時間アクセスされていないアドレス情報を前記アドレス管理情報から削除するエージング処理を要求する要求部と、
前記要求部からの要求を受けて、前記エージング処理を行うアクセス制御部と、を備え、
前記アクセス制御部は、前記エージング処理を行う際に、前記予め定められた時間としての第１の時間にアクセス回数が予め定められたしきい値以上となったアドレス情報については、当該第１の時間の次の前記予め定められた時間としての第２の時間にアクセスされていない場合でも削除を行わないこと
を特徴とする中継装置。