JP6292969B2

JP6292969B2 - Silicon carbide semiconductor device and manufacturing method thereof

Info

Publication number: JP6292969B2
Application number: JP2014097432A
Authority: JP
Inventors: 幸史大久野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2014-05-09
Filing date: 2014-05-09
Publication date: 2018-03-14
Anticipated expiration: 2034-05-09
Also published as: JP2015216196A

Description

本発明は、炭化珪素半導体装置およびその製造方法に関し、特に、ショットキー接合を有する炭化珪素半導体装置およびその製造方法に関するものである。 The present invention relates to a silicon carbide semiconductor device and a manufacturing method thereof, and more particularly to a silicon carbide semiconductor device having a Schottky junction and a manufacturing method thereof.

近年、炭化珪素（ＳｉＣ）を用いたショットキーバリアダイオード（省略してＳＢＤとも称する）が用いられ始めている。ＳＢＤのうちジャンクションバリアショットキー（省略してＪＢＳとも称する）構造を有するもの（ＪＢＳダイオードとも称する）は、ＳＢＤとして機能する部分に加えて、ｐｎダイオードとして機能する部分を含む。つまりＪＢＳダイオードは、アノード電極と炭化珪素層とのショットキー接合に加えて、炭化珪素層中のｐｎ接合を利用する。これによりサージ電流に起因した破壊に対しての高い耐性が期待される。ｐｎ接合を含む領域上への電極層の接合は、不純物濃度を高めることなどによってオーミック接合とされ得る。 In recent years, Schottky barrier diodes using silicon carbide (SiC) (abbreviated as SBD) have begun to be used. A SBD having a junction barrier Schottky (also referred to as JBS for short) structure (also referred to as a JBS diode) includes a portion functioning as a pn diode in addition to a portion functioning as an SBD. That is, the JBS diode utilizes a pn junction in the silicon carbide layer in addition to the Schottky junction between the anode electrode and the silicon carbide layer. As a result, high resistance to destruction caused by surge current is expected. The junction of the electrode layer on the region including the pn junction can be an ohmic junction by increasing the impurity concentration.

特開２００６−１４８０４８号公報（特許文献１）によれば、表面粗さを大きくすることでコンタクト抵抗を抑える旨が開示されている。またオーミック接合部には低コンタクト抵抗が要求され、ショットキー接合部には平坦性が要求される旨の記載がある。つまり、オーミック接合部の表面粗さを大きくしつつ、ショットキー接合部は平坦とすることが望ましいことが示唆されていると考えられる。また特開２０１１−７１２８１号公報（特許文献２）によれば、アノード電極が平坦面でショットキー接合しているので、ＪＢＳダイオードのリーク電流が抑制される、との記載がある。以上のように、従来、ＳＢＤにおいてショットキー接合は、平坦面、すなわち表面粗さの小さい面、で構成されるべきであると考えられてきた。 Japanese Patent Laid-Open No. 2006-148048 (Patent Document 1) discloses that contact resistance is suppressed by increasing the surface roughness. Further, there is a description that low contact resistance is required for the ohmic junction and flatness is required for the Schottky junction. That is, it is considered that it is desirable to make the Schottky junction portion flat while increasing the surface roughness of the ohmic junction portion. Japanese Patent Laid-Open No. 2011-71281 (Patent Document 2) describes that the leak current of the JBS diode is suppressed because the anode electrode is Schottky joined on a flat surface. As described above, conventionally, in SBD, it has been considered that a Schottky junction should be composed of a flat surface, that is, a surface having a small surface roughness.

特開２００６−１４８０４８号公報JP 2006-148048 A 特開２０１１−７１２８１号公報JP 2011-71281 A

ダイオードの基本的性能のひとつであるオン抵抗についてはさらなる低減が望まれており、この点はＳＢＤについても同様である。特にＪＢＳダイオードは、ｐｎ接合領域が設けられることによってＳＢＤとして機能する領域が小さくなるので、オン抵抗が高くなりやすい。よってＪＢＳダイオードについては、オン抵抗をより低くすることが特に望まれている。 Further reduction of the on-resistance, which is one of the basic performances of the diode, is desired, and this also applies to the SBD. In particular, in the JBS diode, since the region functioning as the SBD is reduced by providing the pn junction region, the on-resistance is likely to increase. Therefore, it is particularly desired that the JBS diode has a lower on-resistance.

ＳＢＤのオン抵抗を低くする最も単純な方法はＳＢＤの大きさを大きくすることである。しかしながら半導体装置の分野では、通常、その大きさをより小さくすることが求められる。また炭化珪素半導体装置の分野では、コスト上、その要請が特に強い。第１の理由として、炭化珪素半導体装置の製造に用いられるＳｉＣウェハがそれ自体高価な点がある。第２の理由として、ＳｉＣウェハには欠陥が点在することから半導体装置の大きさが大きいほど不良品が発生しやすく、その結果として製造コストが増大する点がある。 The simplest method for reducing the on-resistance of the SBD is to increase the size of the SBD. However, in the field of semiconductor devices, it is usually required to reduce the size. In the field of silicon carbide semiconductor devices, the demand is particularly strong in terms of cost. The first reason is that an SiC wafer used for manufacturing a silicon carbide semiconductor device is expensive in itself. The second reason is that defects are more likely to be generated as the size of the semiconductor device is larger because defects are scattered on the SiC wafer, resulting in an increase in manufacturing cost.

オン抵抗を低くする他の方法として、より高い不純物濃度を有するドリフト層を用いること、またはショットキー電極の材料として仕事関数のより低いものを用いることがある。しかしながらこれらの方法はリーク電流の増大に直接つながってしまう。 Other methods for lowering the on-resistance include using a drift layer having a higher impurity concentration, or using a material having a lower work function as a material for the Schottky electrode. However, these methods directly lead to an increase in leakage current.

本発明は以上のような課題を解決するためになされたものであり、その目的は、低いオン抵抗を有する炭化珪素半導体装置を提供することである。 The present invention has been made to solve the above-described problems, and an object thereof is to provide a silicon carbide semiconductor device having a low on-resistance.

本発明の炭化珪素半導体装置は炭化珪素層および電極層を有する。炭化珪素層は第１導電型のドリフト層を有する。炭化珪素層には、内側領域と、内側領域を囲む外側領域とを有する主面が設けられている。電極層は内側領域および外側領域のうち内側領域にのみ接している。ドリフト層および電極層がショットキー接合をなすことによって、内側領域の少なくとも一部にショットキーバリア領域が設けられている。ショットキーバリア領域の少なくとも一部は、外側領域の表面粗さに比して、より大きい表面粗さを有する。炭化珪素層は、外側領域から離れて配置され第１導電型と異なる第２導電型を有する少なくとも１つのウェル部を含む。内側領域は、ウェル部によって構成されるウェル領域を含む。ウェル領域は、外側領域の表面粗さに比してより大きい表面粗さを有する。ショットキーバリア領域は、ウェル領域に接する隣接領域と、隣接領域によってウェル領域から隔てられた遠隔領域とを有する。遠隔領域は、隣接領域の表面粗さに比してより小さい表面粗さを有する。
本発明の炭化珪素半導体装置の製造方法は、第１導電型のドリフト層を有し、内側領域と内側領域を囲む外側領域とを有する主面が設けられた炭化珪素層と、内側領域および外側領域のうち内側領域の上にのみ設けられた電極層とを含み、ドリフト層および電極層がショットキー接合をなすことによって、内側領域の少なくとも一部にショットキーバリア領域が設けられており、ショットキーバリア領域の少なくとも一部は外側領域の表面粗さに比してより大きい表面粗さを有する、炭化珪素半導体装置の製造方法であって、以下の工程を有している。内側領域の少なくとも一部を露出し外側領域から離れて配置された開口を有するフォトレジスト膜が形成される。フォトレジスト膜をマスクとして用いての炭化珪素層の主面の一部へのイオン注入によって、外側領域から離れて配置され第１導電型と異なる第２導電型を有するウェル部が形成される。ウェル部が形成された後に、フォトレジスト膜の開口が拡張される。加熱によってフォトレジスト膜が、炭化珪素層の内側領域の少なくとも一部を露出しかつ外側領域を覆うグラファイト膜に変化させられる。イオン注入によって添加された不純物を活性化するために、グラファイト膜が設けられた炭化珪素層がアニールされる。炭化珪素層がアニールされる際に、炭化珪素層の主面のうち露出された部分の表面粗さが増大する。

Carbonization silicon semiconductor device of the present invention has a silicon carbide layer and the electrode layer. The silicon carbide layer has a first conductivity type drift layer. The silicon carbide layer is provided with a main surface having an inner region and an outer region surrounding the inner region. The electrode layer is in contact only with the inner region of the inner region and the outer region. The drift layer and the electrode layer form a Schottky junction so that a Schottky barrier region is provided in at least a part of the inner region. At least a portion of the Schottky barrier region has a larger surface roughness than the surface roughness of the outer region. The silicon carbide layer includes at least one well portion that is disposed away from the outer region and has a second conductivity type different from the first conductivity type. The inner region includes a well region constituted by a well portion. The well region has a surface roughness that is greater than the surface roughness of the outer region. The Schottky barrier region has an adjacent region in contact with the well region and a remote region separated from the well region by the adjacent region. The remote area has a smaller surface roughness than the surface roughness of the adjacent area .
A method for manufacturing a silicon carbide semiconductor device according to the present invention includes a silicon carbide layer having a first conductivity type drift layer, a main surface having an inner region and an outer region surrounding the inner region, an inner region, and an outer region. An electrode layer provided only on the inner region of the region, and the Schottky barrier region is provided in at least part of the inner region by forming the Schottky junction between the drift layer and the electrode layer. At least a part of the key barrier region is a method for manufacturing a silicon carbide semiconductor device having a surface roughness larger than that of the outer region, and includes the following steps. A photoresist film is formed having an opening that exposes at least a portion of the inner region and is spaced apart from the outer region. By ion implantation into a part of the main surface of the silicon carbide layer using the photoresist film as a mask, a well portion having a second conductivity type different from the first conductivity type is formed apart from the outer region. After the well portion is formed, the opening of the photoresist film is expanded. By heating, the photoresist film is changed to a graphite film that exposes at least a part of the inner region of the silicon carbide layer and covers the outer region. In order to activate the impurities added by ion implantation, the silicon carbide layer provided with the graphite film is annealed. When the silicon carbide layer is annealed, the surface roughness of the exposed portion of the main surface of the silicon carbide layer increases.

本発明によれば、ショットキーバリア領域の少なくとも一部は外側領域の表面粗さに比してより大きい表面粗さを有する。これにより、ショットキーバリア領域が外側領域の表面粗さと同じ表面粗さを有する場合に比して、ショットキー接合の面積が大きくなる。よって炭化珪素半導体装置のオン抵抗を低減させることができる。 According to the present invention, at least a portion of the Schottky barrier region has a surface roughness that is greater than the surface roughness of the outer region. This increases the area of the Schottky junction as compared to the case where the Schottky barrier region has the same surface roughness as that of the outer region. Therefore, the on-resistance of the silicon carbide semiconductor device can be reduced.

本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す断面図である。1 is a cross sectional view schematically showing a configuration of a silicon carbide semiconductor device in a first embodiment of the present invention. 図１の炭化珪素半導体装置に対して逆バイアスが印加された際に、ショットキーバリア領域に印加される電界がＪＢＳ構造によって緩和される様子の一例を説明する図である。FIG. 8 is a diagram illustrating an example of a state where an electric field applied to a Schottky barrier region is relaxed by a JBS structure when a reverse bias is applied to the silicon carbide semiconductor device of FIG. 1. 図１の炭化珪素半導体装置の製造方法の第１工程を概略的に示す断面図である。FIG. 8 is a cross sectional view schematically showing a first step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1. 図１の炭化珪素半導体装置の製造方法の第２工程を概略的に示す断面図である。FIG. 8 is a cross sectional view schematically showing a second step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1. 図１の炭化珪素半導体装置の製造方法の第３工程を概略的に示す断面図である。FIG. 8 is a cross sectional view schematically showing a third step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1. 図１の炭化珪素半導体装置の製造方法の第４工程を概略的に示す断面図である。FIG. 8 is a cross sectional view schematically showing a fourth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1. 図１の炭化珪素半導体装置の製造方法の第５工程を概略的に示す断面図である。FIG. 8 is a cross sectional view schematically showing a fifth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1. 図１の炭化珪素半導体装置の製造方法の変形例の第１工程を概略的に示す断面図である。FIG. 8 is a cross sectional view schematically showing a first step of a modification of the method for manufacturing the silicon carbide semiconductor device of FIG. 1. 図１の炭化珪素半導体装置の製造方法の変形例の第２工程を概略的に示す断面図である。FIG. 8 is a cross sectional view schematically showing a second step of a modification of the method for manufacturing the silicon carbide semiconductor device of FIG. 1. 本発明の実施の形態２における炭化珪素半導体装置の構成を概略的に示す断面図である。It is sectional drawing which shows schematically the structure of the silicon carbide semiconductor device in Embodiment 2 of this invention. 図１０の炭化珪素層において、互いに隣り合うウェル部の近傍を概略的に示す部分拡大図である。FIG. 11 is a partial enlarged view schematically showing the vicinity of adjacent well portions in the silicon carbide layer of FIG. 10. 図１０の炭化珪素層において、互いに隣り合うウェル部および終端不純物部の近傍を概略的に示す部分拡大図である。In the silicon carbide layer of FIG. 10, it is the elements on larger scale which show schematically the vicinity of the mutually adjacent well part and termination | terminus impurity part. 図１０の炭化珪素半導体装置に対して逆バイアスが印加された際にショットキーバリア領域に印加される電界の分布の一例を示す図である。FIG. 11 is a diagram showing an example of a distribution of an electric field applied to a Schottky barrier region when a reverse bias is applied to the silicon carbide semiconductor device of FIG. 10. 電界強度とリーク電流密度との関係の一例を示すグラフ図である。It is a graph which shows an example of the relationship between electric field strength and leakage current density. 図１０の炭化珪素半導体装置の第１の製造方法の第１工程を概略的に示す断面図である。FIG. 11 is a cross sectional view schematically showing a first step of the first manufacturing method of the silicon carbide semiconductor device of FIG. 10. 図１０の炭化珪素半導体装置の第１の製造方法の第２工程を概略的に示す断面図である。FIG. 11 is a cross sectional view schematically showing a second step of the first method for manufacturing the silicon carbide semiconductor device of FIG. 10. 図１０の炭化珪素半導体装置の第２の製造方法の第１工程を概略的に示す断面図である。FIG. 12 is a cross sectional view schematically showing a first step of a second manufacturing method of the silicon carbide semiconductor device of FIG. 10. 図１０の炭化珪素半導体装置の第２の製造方法の第２工程を概略的に示す断面図である。FIG. 12 is a cross sectional view schematically showing a second step of the second manufacturing method of the silicon carbide semiconductor device of FIG. 10. 実施の形態２の変形例の炭化珪素半導体装置の製造方法の第１工程を概略的に示す断面図である。FIG. 11 is a cross sectional view schematically showing a first step of a method for manufacturing the silicon carbide semiconductor device of the modification example of the second embodiment. 実施の形態２の変形例の炭化珪素半導体装置の製造方法の第２工程を概略的に示す断面図である。FIG. 11 is a cross sectional view schematically showing a second step of the method for manufacturing the silicon carbide semiconductor device of the modification example of the second embodiment. 実施の形態２の変形例の炭化珪素半導体装置の製造方法の第３工程を概略的に示す断面図である。FIG. 12 is a cross sectional view schematically showing a third step of the method for manufacturing the silicon carbide semiconductor device of the modification example of the second embodiment. 実施の形態２の変形例の炭化珪素半導体装置の製造方法の第４工程を概略的に示す断面図である。FIG. 12 is a cross sectional view schematically showing a fourth step of the method for manufacturing the silicon carbide semiconductor device of the modification example of the second embodiment. 実施の形態２の変形例の炭化珪素半導体装置の製造方法の第５工程を概略的に示す断面図である。FIG. 11 is a cross sectional view schematically showing a fifth step of the method for manufacturing the silicon carbide semiconductor device of the modification example of the second embodiment. 本発明の実施の形態３における炭化珪素半導体装置の構成を概略的に示す断面図である。It is sectional drawing which shows schematically the structure of the silicon carbide semiconductor device in Embodiment 3 of this invention. 図２４の炭化珪素半導体装置の製造方法の第１工程を概略的に示す断面図である。FIG. 25 is a cross sectional view schematically showing a first step of the method for manufacturing the silicon carbide semiconductor device of FIG. 24. 図２４の炭化珪素半導体装置の製造方法の第２工程を概略的に示す断面図である。FIG. 25 is a cross sectional view schematically showing a second step of the method for manufacturing the silicon carbide semiconductor device of FIG. 24. 図２４の炭化珪素半導体装置の製造方法の第３工程を概略的に示す断面図である。FIG. 25 is a cross sectional view schematically showing a third step of the method for manufacturing the silicon carbide semiconductor device of FIG. 24. 図２４の炭化珪素半導体装置の製造方法の第４工程を概略的に示す断面図である。FIG. 25 is a cross sectional view schematically showing a fourth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 24. 図２４の炭化珪素半導体装置の製造方法の第５工程を概略的に示す断面図である。FIG. 25 is a cross sectional view schematically showing a fifth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 24. 図２４の炭化珪素半導体装置の製造方法の変形例の第１工程を概略的に示す断面図である。FIG. 25 is a cross sectional view schematically showing a first step of a variation of the method for manufacturing the silicon carbide semiconductor device of FIG. 24. 図２４の炭化珪素半導体装置の製造方法の変形例の第２工程を概略的に示す断面図である。FIG. 25 is a cross sectional view schematically showing a second step of a variation of the method for manufacturing the silicon carbide semiconductor device of FIG. 24. 本発明の実施の形態４における炭化珪素半導体装置の構成を概略的に示す断面図である。It is sectional drawing which shows schematically the structure of the silicon carbide semiconductor device in Embodiment 4 of this invention.

以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また本明細書における表面粗さの値はＲＭＳ（「Ｒｑ」とも称される）による。ＲＭＳは、平均線から測定曲線までの偏差の２乗を平均した値の平方根、すなわち２乗平均平方根粗さ、を表す。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following drawings, the same or corresponding parts are denoted by the same reference numerals, and description thereof will not be repeated. The value of the surface roughness in this specification is based on RMS (also referred to as “Rq”). RMS represents the square root of the value obtained by averaging the squares of deviations from the average line to the measurement curve, that is, the root mean square roughness.

（実施の形態１）
図１を参照して、本実施の形態におけるＪＢＳダイオード１０１（炭化珪素半導体装置）はｎ⁺基板１０（単結晶基板）とＳｉＣ層２０（炭化珪素層）とアノード電極３０とカソード電極４０と終端保護膜５０とを有する。ｎ⁺基板１０は、ＳｉＣの単結晶から作られたｎ型（第１導電型）の単結晶基板である。ＳｉＣ層２０はｎ⁺基板１０上のエピタキシャル層である。言い換えれば、ｎ⁺基板１０およびＳｉＣ層２０によって、いわゆるエピタキシャル基板が構成されている。 (Embodiment 1)
Referring to FIG. 1, JBS diode 101 (silicon carbide semiconductor device) in the present embodiment includes n ⁺ substrate 10 (single crystal substrate), SiC layer 20 (silicon carbide layer), anode electrode 30, cathode electrode 40, and termination. And a protective film 50. The n ⁺ substrate 10 is an n-type (first conductivity type) single crystal substrate made of a SiC single crystal. SiC layer 20 is an epitaxial layer on n ⁺ substrate 10. In other words, the n ⁺ substrate 10 and the SiC layer 20 constitute a so-called epitaxial substrate.

ＳｉＣ層２０には、ｎ⁺基板１０に接する面と、その反対の主面ＭＳとが設けられている。主面ＭＳはＳｉＣ層２０のエピタキシャル成長面である。主面ＭＳは、内側領域Ｒｉｎと、内側領域Ｒｉｎを囲む外側領域Ｒｐｒとを有する。内側領域Ｒｉｎは、その上にアノード電極３０が配置される領域である。外側領域Ｒｐｒは、終端構造を用いて電界を緩和するための領域である。内側領域Ｒｉｎはショットキーバリア領域ＲＳとウェル領域ＲＷと終端構造コンタクト領域ＲＣとを有する。終端構造コンタクト領域ＲＣは、内側領域Ｒｉｎの外周に沿っており、ショットキーバリア領域ＲＳおよびウェル領域ＲＷからなる領域を囲んでいる。 The SiC layer 20 is provided with a surface in contact with the n ⁺ substrate 10 and the opposite main surface MS. Main surface MS is an epitaxial growth surface of SiC layer 20. The main surface MS has an inner region Rin and an outer region Rpr that surrounds the inner region Rin. The inner region Rin is a region on which the anode electrode 30 is disposed. The outer region Rpr is a region for relaxing the electric field using the termination structure. The inner region Rin includes a Schottky barrier region RS, a well region RW, and a termination structure contact region RC. The termination structure contact region RC extends along the outer periphery of the inner region Rin and surrounds a region composed of the Schottky barrier region RS and the well region RW.

アノード電極３０はショットキー電極３１（電極層）と保護電極３２とを有する。ショットキー電極３１は、内側領域Ｒｉｎおよび外側領域Ｒｐｒのうち内側領域Ｒｉｎにのみ接している。保護電極３２は、ショットキー電極３１上に設けられており、たとえばアルミニウム（Ａｌ）から作られている。 The anode electrode 30 includes a Schottky electrode 31 (electrode layer) and a protective electrode 32. The Schottky electrode 31 is in contact with only the inner region Rin of the inner region Rin and the outer region Rpr. The protective electrode 32 is provided on the Schottky electrode 31, and is made of, for example, aluminum (Al).

ＳｉＣ層２０はｎ型のドリフト層２１を有する。ドリフト層２１のドナー濃度はｎ⁺基板１０のドナー濃度に比して低い。ドリフト層２１およびショットキー電極３１がショットキー接合をなすことによって、内側領域Ｒｉｎの一部にショットキーバリア領域ＲＳが設けられている。ショットキーバリア領域ＲＳは、ＪＢＳダイオード１０１がＳＢＤとして動作するためのものである。 The SiC layer 20 has an n-type drift layer 21. The donor concentration of drift layer 21 is lower than the donor concentration of n ⁺ substrate 10. As drift layer 21 and Schottky electrode 31 form a Schottky junction, Schottky barrier region RS is provided in a part of inner region Rin. The Schottky barrier region RS is for the JBS diode 101 to operate as an SBD.

ＳｉＣ層２０は、ｐ型（第１導電型と異なる第２導電型）を有する少なくとも１つのウェル部２２を有する。ウェル部２２は外側領域Ｒｐｒから離れて配置されている。ウェル部２２はｐ^-ウェル２２ａおよびｐ⁺コンタクト２２ｂを有する。ｐ⁺コンタクト２２ｂはショットキー電極３１と接しており、ｐ⁺コンタクト２２ｂのアクセプタ濃度はｐ^-ウェル２２ａのアクセプタ濃度よりも高い。これによりウェル部２２とショットキー電極３１との良好な電気的接続が確保されている。ウェル領域ＲＷはウェル部２２によって構成されている。ＪＢＳダイオード１０１にはウェル部２２によってＪＢＳ構造が設けられる。ＪＢＳダイオード１０１の使用中にサージが発生した場合、ＪＢＳ構造のｐｎ動作によって発生熱量（消費電力）が抑えられることにより、装置の熱破壊が防止される。 SiC layer 20 has at least one well portion 22 having a p-type (a second conductivity type different from the first conductivity type). Well portion 22 is arranged away from outer region Rpr. The well portion 22 has a p ⁻ well 22a and a p ⁺ contact 22b. The p ⁺ contact 22b is in contact with the Schottky electrode 31, and the acceptor concentration of the p ⁺ contact 22b is higher than the acceptor concentration of the p ⁻ well 22a. Thereby, good electrical connection between the well portion 22 and the Schottky electrode 31 is ensured. The well region RW is constituted by a well portion 22. The JBS diode 101 is provided with a JBS structure by the well portion 22. When a surge occurs during use of the JBS diode 101, the amount of generated heat (power consumption) is suppressed by the pn operation of the JBS structure, thereby preventing thermal destruction of the device.

ＳｉＣ層２０は、終端構造として、終端不純物部２４およびガードリング部２６を有する。終端不純物部２４およびガードリング部２６の各々はｐ型を有する。終端不純物部２４は主面ＭＳ上において内側領域Ｒｉｎを囲んでいる。ガードリング部２６は外側領域Ｒｐｒ上において終端不純物部２４を囲んでいる。 SiC layer 20 has termination impurity portion 24 and guard ring portion 26 as a termination structure. Each of termination impurity portion 24 and guard ring portion 26 has a p-type. Termination impurity portion 24 surrounds inner region Rin on main surface MS. The guard ring portion 26 surrounds the termination impurity portion 24 on the outer region Rpr.

終端不純物部２４は内側領域Ｒｉｎおよび外側領域Ｒｐｒに跨っている。言いかえれば終端不純物部２４は内側領域Ｒｉｎおよび外側領域Ｒｐｒの各々を部分的になしている。終端不純物部２４は終端構造コンタクト領域ＲＣにおいてショットキー電極３１に接している。言いかえれば、終端構造コンタクト領域ＲＣは終端不純物部２４によって構成されている。終端不純物部２４は本体部２４ａおよびｐ⁺部２４ｂを有する。ｐ⁺部２４ｂは終端構造コンタクト領域ＲＣにおいてショットキー電極３１に接している。ｐ⁺部２４ｂはショットキー電極３１と接しており、ｐ⁺部２４ｂのアクセプタ濃度は本体部２４ａのアクセプタ濃度よりも高い。これにより終端不純物部２４とショットキー電極３１との良好な電気的接続が確保されている。ｐ⁺部２４ｂのアクセプタ濃度は本体部２４ａのアクセプタ濃度よりも高い。 The terminal impurity portion 24 straddles the inner region Rin and the outer region Rpr. In other words, the termination impurity portion 24 partially forms each of the inner region Rin and the outer region Rpr. The termination impurity portion 24 is in contact with the Schottky electrode 31 in the termination structure contact region RC. In other words, the termination structure contact region RC is constituted by the termination impurity portion 24. Termination impurity portion 24 has a main body portion 24a and ap ⁺ portion 24b. The p ⁺ portion 24b is in contact with the Schottky electrode 31 in the termination structure contact region RC. The p ⁺ portion 24b is in contact with the Schottky electrode 31, and the acceptor concentration of the p ⁺ portion 24b is higher than the acceptor concentration of the main body portion 24a. As a result, good electrical connection between the terminal impurity portion 24 and the Schottky electrode 31 is ensured. The acceptor concentration of the p ⁺ part 24b is higher than the acceptor concentration of the main body part 24a.

カソード電極４０は、ｎ⁺基板１０上に設けられており、ｎ⁺基板１０およびＳｉＣ層２０を有するエピタキシャル基板をアノード電極３０と挟んでいる。カソード電極４０はオーミック電極であり、たとえばニッケルシリサイド（ＮｉＳｉ）から作られている。 The cathode electrode 40 is provided on the n ⁺ substrate 10, which sandwich the epitaxial substrate having an n ⁺ substrate 10 and SiC layer 20 and the anode electrode 30. The cathode electrode 40 is an ohmic electrode, and is made of nickel silicide (NiSi), for example.

終端保護膜５０は外側領域Ｒｐｒを覆っている。また終端保護膜５０は外側領域Ｒｐｒの近傍においてアノード電極３０の端部を覆っている。終端保護膜５０は、たとえばポリイミドから作られている。 The terminal protective film 50 covers the outer region Rpr. Further, the termination protective film 50 covers the end portion of the anode electrode 30 in the vicinity of the outer region Rpr. The terminal protective film 50 is made of polyimide, for example.

ショットキーバリア領域ＲＳは、外側領域Ｒｐｒの表面粗さに比して、より大きい表面粗さを有する。本実施の形態においては、ショットキーバリア領域ＲＳの全てが、外側領域Ｒｐｒの表面粗さに比して、より大きい表面粗さを有する。 Schottky barrier region RS has a larger surface roughness than the surface roughness of outer region Rpr. In the present embodiment, all of Schottky barrier region RS has a larger surface roughness than the surface roughness of outer region Rpr.

終端構造コンタクト領域ＲＣは、外側領域Ｒｐｒの表面粗さに比して、より大きい表面粗さを有する。よって終端構造コンタクト領域ＲＣのうちｐ⁺部２４ｂからなる部分は、外側領域Ｒｐｒの表面粗さに比して、より大きい表面粗さを有する。 The termination structure contact region RC has a larger surface roughness than that of the outer region Rpr. Therefore, the portion composed of the p ⁺ portion 24b in the termination structure contact region RC has a larger surface roughness than the surface roughness of the outer region Rpr.

ウェル領域ＲＷは、外側領域Ｒｐｒの表面粗さに比して、より大きい表面粗さを有する。よってウェル領域ＲＷのうちｐ⁺コンタクト２２ｂからなる部分は、外側領域Ｒｐｒの表面粗さに比して、より大きい表面粗さを有する。 Well region RW has a larger surface roughness than that of outer region Rpr. Therefore, the portion made of p ⁺ contact 22b in well region RW has a larger surface roughness than the surface roughness of outer region Rpr.

図２は、ＪＢＳダイオード１０１に逆バイアスが印加された際に、ショットキーバリア領域ＲＳに印加される電界ＥがＪＢＳ構造によって緩和される様子の一例を示す。グラフ中の横軸は、その直下に示す部分断面図での位置に対応している。逆バイアスが印加されると、図中矢印ＰＮで示すように、ウェル部２２から空乏層が伸展することによって、ショットキーバリア領域ＲＳに印加される電界Ｅが緩和される。図の上段において、グラフＳＢＤはウェル部２２がないと仮定した場合の電界Ｅを示し、グラフＪＢＳは本実施の形態のようにウェル部２２がある場合の電界Ｅを示す。 FIG. 2 shows an example of how the electric field E applied to the Schottky barrier region RS is relaxed by the JBS structure when a reverse bias is applied to the JBS diode 101. The horizontal axis in the graph corresponds to the position in the partial cross-sectional view shown immediately below. When a reverse bias is applied, the electric field E applied to the Schottky barrier region RS is relaxed by extending a depletion layer from the well portion 22 as indicated by an arrow PN in the figure. In the upper part of the figure, the graph SBD shows the electric field E when it is assumed that the well portion 22 is not present, and the graph JBS shows the electric field E when the well portion 22 is present as in the present embodiment.

次にＪＢＳダイオード１０１の製造方法について、以下に説明する。 Next, a method for manufacturing the JBS diode 101 will be described below.

図３を参照して、ｎ⁺基板１０上におけるエピタキシャル成長によって、そのままの状態でドリフト層２１となる部分を含むＳｉＣ層２０が堆積される。次にＳｉＣ層２０の主面ＭＳの一部にイオン注入によって不純物が添加される。具体的には、ＳｉＣ層２０の主面ＭＳ上への、注入マスクを用いた選択的なイオン注入によって、ウェル部２２、終端不純物部２４およびガードリング部２６が形成される。比較的低温下でのイオン注入においては、フォトリソグラフィによってパターニングされたフォトレジスト層を注入マスクとして用い得る。一方、ｐ⁺コンタクト２２ｂおよびｐ⁺部２４ｂの形成のように高いドーズ量を要する工程は、結晶性悪化に伴う電気活性化率の低下を防ぐため、基板を２００℃程度に保ちながらイオン注入が行なわれる。このような高温下で使用可能な注入マスクとしては、ＴＥＯＳ（オルトケイ酸テトラエチル）酸化膜に代表されるハードマスクを用い得る。 Referring to FIG. 3, SiC layer 20 including a portion that becomes drift layer 21 as it is is deposited by epitaxial growth on n ⁺ substrate 10. Next, impurities are added to a part of main surface MS of SiC layer 20 by ion implantation. Specifically, well portion 22, termination impurity portion 24, and guard ring portion 26 are formed by selective ion implantation using an implantation mask onto main surface MS of SiC layer 20. In ion implantation at a relatively low temperature, a photoresist layer patterned by photolithography can be used as an implantation mask. On the other hand, a process that requires a high dose, such as the formation of the p ⁺ contact 22b and the p ⁺ portion 24b, prevents ion activation from decreasing due to deterioration of crystallinity, so that ion implantation is performed while maintaining the substrate at about 200 ° C. Done. As an implantation mask that can be used at such a high temperature, a hard mask typified by a TEOS (tetraethyl orthosilicate) oxide film can be used.

図４を参照して、活性化アニール保護膜としてのグラファイト膜６１および６２が形成される。グラファイト膜６１は主面ＭＳ上に、グラファイト膜６２はｎ⁺基板１０上（エピタキシャル基板の裏面上）に形成される。次にグラファイト膜６１上にフォトレジスト膜７１が塗布される。 Referring to FIG. 4, graphite films 61 and 62 as activation annealing protective films are formed. Graphite film 61 is formed on main surface MS, and graphite film 62 is formed on n ⁺ substrate 10 (on the back surface of the epitaxial substrate). Next, a photoresist film 71 is applied on the graphite film 61.

図５を参照して、フォトレジスト膜７１に対して、フォトマスク（図示せず）を用いた露光と、現像とが行なわれる。これによりフォトレジスト膜７１のパターニングが行なわれる。 Referring to FIG. 5, photoresist film 71 is exposed and developed using a photomask (not shown). Thereby, patterning of the photoresist film 71 is performed.

次にフォトレジスト膜７１をエッチングマスクとして用いたエッチングによってグラファイト膜６１がパターニングされる。言い換えればフォトレジスト膜７１のパターンがグラファイト膜６１に転写される。エッチングは、たとえば酸素プラズマを用いて行ない得る。パターニング後のグラファイト膜６１は外側領域Ｒｐｒを覆っている。またパターニング後のグラファイト膜６１は内側領域Ｒｉｎの少なくとも一部を露出しており、具体的には、ショットキーバリア領域ＲＳ、ウェル領域ＲＷおよび終端構造コンタクト領域ＲＣ（図１）の各々となる領域を露出している。グラファイト膜６１のパターンは、内側領域Ｒｉｎのパターンに対応するものであってもよい。次に、フォトレジスト膜７１が、たとえば有機溶媒を用いて除去される。 Next, the graphite film 61 is patterned by etching using the photoresist film 71 as an etching mask. In other words, the pattern of the photoresist film 71 is transferred to the graphite film 61. Etching can be performed using, for example, oxygen plasma. The patterned graphite film 61 covers the outer region Rpr. Further, the patterned graphite film 61 exposes at least a part of the inner region Rin, and specifically, regions serving as the Schottky barrier region RS, the well region RW, and the termination structure contact region RC (FIG. 1). Is exposed. The pattern of the graphite film 61 may correspond to the pattern of the inner region Rin. Next, the photoresist film 71 is removed using, for example, an organic solvent.

図６を参照して、次に、イオン注入によって添加された不純物を活性化するために、グラファイト膜６１が設けられたＳｉＣ層２０がアニールされる。アニール温度は、たとえば１５００℃〜１８００℃程度である。このアニールにおいて、ＳｉＣ層２０の主面ＭＳのうち、グラファイト膜６１によって覆われずに露出された部分の表面粗さが増大する。この表面粗さの増大は、主面ＭＳからのＳｉＣの昇華、またはステップバンチングの形成に起因する。次にグラファイト膜６１および６２が除去される。 Referring to FIG. 6, next, SiC layer 20 provided with graphite film 61 is annealed to activate impurities added by ion implantation. The annealing temperature is, for example, about 1500 ° C. to 1800 ° C. In this annealing, the surface roughness of the main surface MS of the SiC layer 20 exposed without being covered with the graphite film 61 is increased. This increase in surface roughness is attributed to the sublimation of SiC from the main surface MS or the formation of step bunching. Next, the graphite films 61 and 62 are removed.

図７を参照して、カソード電極４０、ショットキー電極３１および保護電極３２が形成される。再び図１を参照して、終端保護膜５０が形成される。以上によりＪＢＳダイオード１０１が得られる。 Referring to FIG. 7, cathode electrode 40, Schottky electrode 31, and protective electrode 32 are formed. Referring to FIG. 1 again, a termination protective film 50 is formed. Thus, the JBS diode 101 is obtained.

本実施の形態のＪＢＳダイオード１０１によれば、ショットキーバリア領域ＲＳは外側領域Ｒｐｒの表面粗さに比してより大きい表面粗さを有する。これにより、ショットキーバリア領域ＲＳが外側領域Ｒｐｒの表面粗さと同じ表面粗さを有する場合に比して、ショットキー接合の面積が大きくなる。よってＪＢＳダイオード１０１のオン抵抗を低減させることができる。 According to JBS diode 101 of the present embodiment, Schottky barrier region RS has a larger surface roughness than the surface roughness of outer region Rpr. As a result, the area of the Schottky junction increases as compared to the case where the Schottky barrier region RS has the same surface roughness as that of the outer region Rpr. Therefore, the on-resistance of the JBS diode 101 can be reduced.

なお、ショットキーバリア領域ＲＳが大きい表面粗さを有するということは、ショットキーバリア領域ＲＳ上に比較的大きな凸部が存在することを意味する。逆バイアス時、この凸部には、ある程度の電界集中が生じる。しかしながらＪＢＳダイオード１０１のＪＢＳ構造により電界Ｅ（図２）が抑制されるので、上記電界集中に起因したリーク電流の増大は許容範囲内とされ得る。 Note that the fact that the Schottky barrier region RS has a large surface roughness means that a relatively large convex portion exists on the Schottky barrier region RS. At the time of reverse bias, a certain amount of electric field concentration occurs in this convex portion. However, since the electric field E (FIG. 2) is suppressed by the JBS structure of the JBS diode 101, an increase in leakage current due to the electric field concentration can be within an allowable range.

ウェル領域ＲＷは外側領域Ｒｐｒの表面粗さに比してより大きい表面粗さを有する。これによりショットキー電極３１とウェル領域ＲＷとの接触面積が大きくなる。よってショットキー電極３１とウェル領域ＲＷとのコンタクト抵抗が小さくなる。よってＪＢＳダイオード１０１のサージ電流に対する耐性を向上させることができる。 Well region RW has a larger surface roughness than that of outer region Rpr. This increases the contact area between the Schottky electrode 31 and the well region RW. Therefore, the contact resistance between the Schottky electrode 31 and the well region RW is reduced. Therefore, the tolerance to the surge current of the JBS diode 101 can be improved.

終端構造コンタクト領域ＲＣは、外側領域Ｒｐｒの表面粗さに比して、より大きい表面粗さを有する。これによりショットキー電極３１と終端構造コンタクト領域ＲＣとの接触面積が大きくなる。よってショットキー電極３１と終端構造コンタクト領域ＲＣとのコンタクト抵抗が小さくなる。よってサージ電圧が印加された時に、空乏層がより短い時間で伸展する。よってサージ電圧印加直後の電界が緩和される。よってサージ電圧耐性が向上する。 The termination structure contact region RC has a larger surface roughness than that of the outer region Rpr. This increases the contact area between the Schottky electrode 31 and the termination structure contact region RC. Therefore, the contact resistance between the Schottky electrode 31 and the termination structure contact region RC is reduced. Therefore, when a surge voltage is applied, the depletion layer extends in a shorter time. Therefore, the electric field immediately after the surge voltage is applied is relaxed. Therefore, surge voltage tolerance is improved.

外側領域Ｒｐｒは、ショットキーバリア領域ＲＳの表面粗さに比して、より小さい表面粗さを有する。これにより、電界緩和領域としての外側領域Ｒｐｒにおける表面の凸部への電界集中に起因して耐圧が低下することが抑制される。 The outer region Rpr has a smaller surface roughness than the surface roughness of the Schottky barrier region RS. Thereby, it is suppressed that a proof pressure falls by the electric field concentration to the convex part of the surface in the outer side area | region Rpr as an electric field relaxation area | region.

以上のように、ＪＢＳダイオード１０１によれば、オン抵抗の低減、サージ電流耐性の向上、およびサージ電圧耐性の向上という、従来両立させ難かった要求を満たすことができる。 As described above, according to the JBS diode 101, it is possible to satisfy the requirements that have been difficult to achieve in the past, such as reduction in on-resistance, improvement in surge current resistance, and improvement in surge voltage resistance.

また本実施の形態の製造方法によれば、一のアニール処理によって、不純物を活性化させるだけでなく、ＳｉＣ層２０の主面ＭＳの表面粗さを選択的に調整することができる。これにより、表面粗さを調整するためだけのアニール処理を別途行なう必要がない。よって製造方法を簡素化することができる。 Further, according to the manufacturing method of the present embodiment, the surface roughness of main surface MS of SiC layer 20 can be selectively adjusted not only by activating impurities by one annealing process. Thereby, it is not necessary to separately perform an annealing process only for adjusting the surface roughness. Therefore, the manufacturing method can be simplified.

アニール後の主面ＭＳの表面粗さの測定結果を例示すると、活性化アニール保護膜としてのグラファイト膜６１によって保護されていた外側領域Ｒｐｒ上では１ｎｍ程度であり、保護されていなかった領域においては、不純物の高ドーズ注入を受けたｐ⁺コンタクト２２ｂ上で２０ｎｍ程度、それ以外の領域で１５ｎｍ程度であった。 An example of the measurement result of the surface roughness of the main surface MS after annealing is about 1 nm on the outer region Rpr protected by the graphite film 61 as the activation annealing protective film, and in the unprotected region. The thickness was about 20 nm on the p ⁺ contact 22b subjected to high dose implantation of impurities, and about 15 nm in other regions.

表面粗さを主面ＭＳ上において選択的に大きくすることで得られる上記効果を確実に得るためには、１０ｎｍ以上の表面粗さを用いることが好ましい。また表面粗さをより大きくするにはより高いアニール温度が必要となることから、負担の大きな条件でのアニールを避けるために、表面粗さは２００ｎｍ程度未満が好ましい。２００ｎｍ以上の表面粗さをアニールによって得るには、１７００℃程度の高温での長時間の処理が必要である。 In order to reliably obtain the above-described effect obtained by selectively increasing the surface roughness on the main surface MS, it is preferable to use a surface roughness of 10 nm or more. Further, since a higher annealing temperature is required to increase the surface roughness, the surface roughness is preferably less than about 200 nm in order to avoid annealing under heavy load conditions. In order to obtain a surface roughness of 200 nm or more by annealing, a long-time treatment at a high temperature of about 1700 ° C. is required.

一方で外側領域Ｒｐｒ上では、前述のとおり、表面の凸部への電界集中に起因した耐圧の低下を防ぐことが求められる。このため外側領域Ｒｐｒ上での表面粗さは２ｎｍ以下であることが好ましい。 On the other hand, on the outer region Rpr, as described above, it is required to prevent the breakdown voltage from being reduced due to the electric field concentration on the convex portion on the surface. For this reason, the surface roughness on the outer region Rpr is preferably 2 nm or less.

次に、上述した製造方法の変形例について説明する。まず図３の工程までが、上記のように行なわれる。 Next, a modified example of the manufacturing method described above will be described. First, the steps up to FIG. 3 are performed as described above.

図８を参照して、次に、パターンを有するフォトレジスト膜７１が主面ＭＳ上に直接形成される。フォトレジスト膜７１は、内側領域Ｒｉｎの少なくとも一部を露出する開口ＯＰを有しており、具体的には実施の形態１のものと同様のパターンを有する。次にフォトレジスト膜７１に対して加熱処理が行なわれる。さらに図９を参照して、この加熱処理によりフォトレジスト膜７１がグラファイト膜６１に変化させられる。この加熱処理は、たとえば７５０℃程度で行ない得る。その後、実施の形態１と同様の工程（図６および図７参照）が行なわれる。 Referring to FIG. 8, next, a photoresist film 71 having a pattern is formed directly on main surface MS. The photoresist film 71 has an opening OP that exposes at least a part of the inner region Rin, and specifically has the same pattern as that of the first embodiment. Next, a heat treatment is performed on the photoresist film 71. Further, referring to FIG. 9, the photoresist film 71 is changed to a graphite film 61 by this heat treatment. This heat treatment can be performed at about 750 ° C., for example. Thereafter, the same steps as in the first embodiment (see FIGS. 6 and 7) are performed.

上記のように本変形例においてはグラファイト膜６１を形成するために、まずフォトレジスト膜７１が形成され、次にそれば加熱によってグラファイト膜６１へと変化させられる。これにより、グラファイト膜６１に対するパターニングを行なうことなく、開口ＯＰを有するグラファイト膜６１を形成することができる。よって開口ＯＰを有するグラファイト膜６１を容易に形成することができる。 As described above, in this modification, in order to form the graphite film 61, the photoresist film 71 is first formed, and then changed to the graphite film 61 by heating. Thereby, the graphite film 61 having the opening OP can be formed without patterning the graphite film 61. Therefore, the graphite film 61 having the opening OP can be easily formed.

（実施の形態２）
図１０を参照して、実施の形態１におけるＪＢＳダイオード１０１（図１）と、本実施の形態におけるＪＢＳダイオード１０２（炭化珪素半導体装置）とでは、ショットキーバリア領域ＲＳにおける表面粗さの構成が異なっている。 (Embodiment 2)
Referring to FIG. 10, in JBS diode 101 (FIG. 1) in the first embodiment and JBS diode 102 (silicon carbide semiconductor device) in the present embodiment, the surface roughness configuration in Schottky barrier region RS is the same. Is different.

図１１を参照して、ショットキーバリア領域ＲＳは、ウェル領域ＲＷに接する隣接領域ＲＳａと、隣接領域ＲＳａによってウェル領域ＲＷから隔てられた遠隔領域ＲＳｒとを有する。ショットキーバリア領域ＲＳの一部である隣接領域ＲＳａは、外側領域Ｒｐｒ（図１０）の表面粗さに比して、より大きい表面粗さを有する。遠隔領域ＲＳｒは、隣接領域ＲＳａの表面粗さに比して、より小さい表面粗さを有する。また遠隔領域ＲＳｒは、ウェル領域ＲＷの表面粗さに比して、より小さい表面粗さを有する。また遠隔領域ＲＳｒは、終端構造コンタクト領域ＲＣ（図１０）の表面粗さに比して、より小さい表面粗さを有する。遠隔領域ＲＳｒの表面粗さは外側領域Ｒｐｒの表面粗さと同程度であってよい。 Referring to FIG. 11, Schottky barrier region RS has an adjacent region RSa in contact with well region RW and a remote region RSr separated from well region RW by adjacent region RSa. The adjacent region RSa that is a part of the Schottky barrier region RS has a larger surface roughness than the surface roughness of the outer region Rpr (FIG. 10). The remote region RSr has a smaller surface roughness than the surface roughness of the adjacent region RSa. The remote region RSr has a smaller surface roughness than the surface roughness of the well region RW. Further, the remote region RSr has a smaller surface roughness than the surface roughness of the termination structure contact region RC (FIG. 10). The surface roughness of the remote region RSr may be similar to the surface roughness of the outer region Rpr.

本実施の形態においては、ＳｉＣ層２０は、互いに隣り合うウェル部２２を有する。遠隔領域ＲＳｒは、互いに隣り合うウェル部２２の各々から等しい距離Ｌ離れた箇所ＣＰを含む。箇所ＣＰは、ショットキーバリア領域ＲＳにおいてウェル部２２までの最短距離が最大となる箇所である。好ましくは、遠隔領域ＲＳｒは、箇所ＣＰを中心として広がっている。 In the present embodiment, SiC layer 20 has well portions 22 adjacent to each other. The remote region RSr includes a location CP that is separated by an equal distance L from each of the well portions 22 adjacent to each other. The location CP is a location where the shortest distance to the well portion 22 is maximum in the Schottky barrier region RS. Preferably, the remote area RSr extends around the point CP.

図１２を参照して、ショットキーバリア領域ＲＳは、終端構造コンタクト領域ＲＣに接する縁領域ＲＳｅと、縁領域ＲＳｅによって終端構造コンタクト領域から隔てられた分離領域ＲＳｓとを有する。ショットキーバリア領域ＲＳの一部である縁領域ＲＳｅは、外側領域Ｒｐｒ（図１０）の表面粗さに比して、より大きい表面粗さを有する。分離領域ＲＳｓは、縁領域ＲＳｅの表面粗さに比して、より小さい表面粗さを有する。また分離領域ＲＳｓは、ウェル領域ＲＷの表面粗さに比して、より小さい表面粗さを有する。また分離領域ＲＳｓは、終端構造コンタクト領域ＲＣの表面粗さに比して、より小さい表面粗さを有する。 Referring to FIG. 12, Schottky barrier region RS has an edge region RSe in contact with termination structure contact region RC and an isolation region RSs separated from termination structure contact region by edge region RSe. The edge region RSe that is a part of the Schottky barrier region RS has a larger surface roughness than the surface roughness of the outer region Rpr (FIG. 10). The separation region RSs has a smaller surface roughness than the surface roughness of the edge region RSe. Further, the isolation region RSs has a smaller surface roughness than the surface roughness of the well region RW. The isolation region RSs has a smaller surface roughness than the surface roughness of the termination structure contact region RC.

またショットキーバリア領域ＲＳは、分離領域ＲＳｓおよびウェル領域ＲＷをつなぐ中間領域ＲＳｗを有する。中間領域ＲＳｗの表面粗さは隣接領域ＲＳａ（図１１）の表面粗さと同様であってよい。 The Schottky barrier region RS has an intermediate region RSw that connects the isolation region RSs and the well region RW. The surface roughness of the intermediate region RSw may be the same as the surface roughness of the adjacent region RSa (FIG. 11).

なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。 Since the configuration other than the above is substantially the same as the configuration of the first embodiment described above, the same or corresponding elements are denoted by the same reference numerals, and description thereof is not repeated.

図１３は、ＪＢＳダイオード１０２に逆バイアスが印加された際に、ショットキーバリア領域ＲＳに印加される電界Ｅの分布の一例を示す。グラフ中の横軸は、その直下に示す部分断面図での位置に対応している。前述したＪＢＳ構造による効果（図２参照）によって電界は緩和されるが、その効果は箇所ＣＰにおいて最も弱くなる。よって電界Ｅは、箇所ＣＰで最大であり、箇所ＣＰから離れるほど小さくなる。図１４に示すように、電界が大きいほどリーク電流密度は指数関数的に大きくなる。本実施の形態においては、他の領域に比して大きい電界が印加される、箇所ＣＰおよびその近傍の部分に、上述したように相対的に小さい表面粗さを有する遠隔領域ＲＳｒが設けられている。 FIG. 13 shows an example of the distribution of the electric field E applied to the Schottky barrier region RS when a reverse bias is applied to the JBS diode 102. The horizontal axis in the graph corresponds to the position in the partial cross-sectional view shown immediately below. The electric field is alleviated by the above-described effect of the JBS structure (see FIG. 2), but the effect is weakest at the point CP. Therefore, the electric field E is maximum at the point CP and becomes smaller as the distance from the point CP increases. As shown in FIG. 14, the leakage current density increases exponentially as the electric field increases. In the present embodiment, remote region RSr having a relatively small surface roughness as described above is provided at location CP and the vicinity thereof where a large electric field is applied compared to other regions. Yes.

図１３においては、電界Ｅの最大値約１．７ＭＶ／ｃｍから約１．５ＭＶまでの範囲に対応して遠隔領域ＲＳｒが設けられている。図１４を参照して、これにより遠隔領域ＲＳｒは、リーク電流密度の最大値からそれより１桁程度小さい値までの範囲に対応して配置されていることがわかる。つまり遠隔領域ＲＳｒはリーク電流の実質的な発生箇所に対応して配置されている。これによりリーク電流の大きさに影響する表面粗さは、実質上、遠隔領域ＲＳｒの表面粗さであり、隣接領域ＲＳａの表面粗さによるリーク電流への影響は小さい。 In FIG. 13, the remote region RSr is provided corresponding to the range of the maximum value of the electric field E from about 1.7 MV / cm to about 1.5 MV. Referring to FIG. 14, it can be seen that the remote region RSr is arranged corresponding to the range from the maximum value of the leakage current density to a value about one digit smaller than that. That is, the remote region RSr is arranged corresponding to a substantial occurrence location of the leakage current. Thus, the surface roughness that affects the magnitude of the leakage current is substantially the surface roughness of the remote region RSr, and the influence on the leakage current due to the surface roughness of the adjacent region RSa is small.

本実施の形態のＪＢＳダイオード１０２によれば、遠隔領域ＲＳｒ（図１１）が隣接領域ＲＳａの表面粗さに比してより小さい表面粗さを有する。これにより、逆バイアス時に高い電界が印加されやすい遠隔領域ＲＳｒにおいてその表面の凸部に電界が集中することを抑制することができる。よってリーク電流を抑えることができる。 According to JBS diode 102 of the present embodiment, remote region RSr (FIG. 11) has a smaller surface roughness than the surface roughness of adjacent region RSa. Thereby, it is possible to suppress the concentration of the electric field on the convex portion of the surface in the remote region RSr where a high electric field is easily applied during reverse bias. Therefore, leakage current can be suppressed.

遠隔領域ＲＳｒは、互いに隣り合うウェル部２２の各々から等しい距離Ｌ離れた箇所を含む。これにより、逆バイアス印加時に高い電界が最も印加されやすい箇所が、隣接領域ＲＳａの表面粗さに比してより小さい表面粗さを有する。よってこの箇所で特に大きくなりやすいリーク電流を抑えることができる。 The remote region RSr includes a location that is separated by an equal distance L from each of the well portions 22 adjacent to each other. As a result, a portion where a high electric field is most likely to be applied when a reverse bias is applied has a smaller surface roughness than the surface roughness of the adjacent region RSa. Therefore, it is possible to suppress a leak current that tends to be particularly large at this location.

分離領域ＲＳｓ（図１２）は縁領域ＲＳｅの表面粗さに比してより小さい表面粗さを有する。逆バイアス印加時に縁領域ＲＳｅに比して分離領域ＲＳｓにはより高い電界が印加されやすい。よって分離領域ＲＳｓではリーク電流が大きくなりやすい。分離領域ＲＳｓが縁領域ＲＳｅの表面粗さに比してより小さい表面粗さを有することにより、分離領域ＲＳｓでのリーク電流を抑えることができる。 The separation region RSs (FIG. 12) has a smaller surface roughness than the surface roughness of the edge region RSe. When a reverse bias is applied, a higher electric field is more easily applied to the separation region RSs than the edge region RSe. Therefore, the leakage current tends to increase in the isolation region RSs. Since the separation region RSs has a smaller surface roughness than the surface roughness of the edge region RSe, the leakage current in the separation region RSs can be suppressed.

また遠隔領域ＲＳｒおよび分離領域ＲＳｓ以外についてはＪＢＳダイオード１０２は実施の形態１のＪＢＳダイオード１０１とほぼ同様の構成を有する。これにより実施の形態１と同様の効果が本実施の形態によっても得られる。 Further, except for remote region RSr and separation region RSs, JBS diode 102 has substantially the same configuration as JBS diode 101 of the first embodiment. As a result, the same effect as in the first embodiment can also be obtained by this embodiment.

なおＪＢＳダイオード１０２は、実施の形態１と類似の方法によって製造し得る。図１５および図１６を参照して、第１の製造方法においては、実施の形態１における図５および図６の工程と類似した工程が行なわれる。図１７および図１８を参照して、第２の製造方法においては、実施の形態１の変形例における図８および図９の工程と類似した工程が行なわれる。 The JBS diode 102 can be manufactured by a method similar to that of the first embodiment. Referring to FIGS. 15 and 16, in the first manufacturing method, steps similar to those in FIGS. 5 and 6 in the first embodiment are performed. Referring to FIGS. 17 and 18, in the second manufacturing method, steps similar to those in FIGS. 8 and 9 in the modification of the first embodiment are performed.

次に実施の形態２の変形例について、以下に説明する。 Next, a modification of the second embodiment will be described below.

図１９を参照して、ＳｉＣ層２０の主面ＭＳ上への、注入マスクを用いた選択的なイオン注入によって、ｐ⁺コンタクト２２ｂ、終端不純物部２４およびガードリング部２６が形成される。実施の形態１と異なり、ｐ^-ウェル２２ａ（図３）はこの時点では形成されていない。 Referring to FIG. 19, p ⁺ contact 22b, termination impurity portion 24 and guard ring portion 26 are formed by selective ion implantation using SiC as an implantation mask onto main surface MS of SiC layer 20. Unlike the first embodiment, the p ⁻ well 22a (FIG. 3) is not formed at this point.

図２０を参照して、次に主面ＭＳ上に、開口ＯＰを有するフォトレジスト膜７１が形成される。開口ＯＰは外側領域Ｒｐｒ（図１０参照）から離れて配置される。次にフォトレジスト膜７１を注入マスクとして用いた選択的なイオン注入によって、ｐ^-ウェル２２ａが形成される。 Referring to FIG. 20, next, a photoresist film 71 having an opening OP is formed on main surface MS. The opening OP is arranged away from the outer region Rpr (see FIG. 10). Next, the p ⁻ well 22a is formed by selective ion implantation using the photoresist film 71 as an implantation mask.

図２１を参照して、フォトレジスト膜７１を一部エッチングすることによって、ｐ^-ウェル２２ａよりも広い範囲に渡るように開口ＯＰが拡張される。開口ＯＰの拡張は、隣接領域ＲＳａ（図１１）および中間領域ＲＳｗ（図１２）の範囲に対応して行なわれる。この工程は、たとえば酸素プラズマなどを用いたアッシングによって行ない得る。次にフォトレジスト膜７１に対して加熱処理が行なわれる。 Referring to FIG. 21, by partially etching photoresist film 71, opening OP is expanded to cover a wider range than p ⁻ well 22a. The opening OP is expanded corresponding to the ranges of the adjacent region RSa (FIG. 11) and the intermediate region RSw (FIG. 12). This step can be performed by ashing using, for example, oxygen plasma. Next, a heat treatment is performed on the photoresist film 71.

さらに図２２を参照して、上記加熱処理によりフォトレジスト膜７１がグラファイト膜６１に変化させられる。この目的での加熱処理は、たとえば７５０℃程度で行ない得る。 Further, referring to FIG. 22, the photoresist film 71 is changed to a graphite film 61 by the heat treatment. The heat treatment for this purpose can be performed at about 750 ° C., for example.

図２３を参照して、グラファイト膜６１を活性化アニール保護膜として用いて、イオン注入によって添加された不純物が活性化するよう、ＳｉＣ層２０がアニールされる。このアニールにおいて、ＳｉＣ層２０の主面ＭＳのうち、グラファイト膜６１によって覆われずに露出された部分の表面粗さが増大する。その後は、実施の形態１と同様の工程（図７参照）が行なわれる。 Referring to FIG. 23, SiC layer 20 is annealed using graphite film 61 as an activation annealing protection film so that impurities added by ion implantation are activated. In this annealing, the surface roughness of the main surface MS of the SiC layer 20 exposed without being covered with the graphite film 61 is increased. Thereafter, the same process (see FIG. 7) as in the first embodiment is performed.

本実施の形態の製造方法によれば、ｐ^-ウェル２２ａを形成するためのイオン注入のマスクとして用いたフォトレジスト膜７１（図２０）から、アニール時に用いられる、開口ＯＰを有するグラファイト膜６１（図２３）を形成することができる。言いかえればフォトレジスト膜７１が、グラファイト膜６１に変化するための部材として用いられるだけでなく、ｐ^-ウェル２２ａを形成するためのイオン注入のマスクとしても用いられる。これにより製造方法を簡素化し得る。 According to the manufacturing method of the present embodiment, from the photoresist film 71 (FIG. 20) used as an ion implantation mask for forming the p ⁻ well 22a, the graphite film 61 (having the opening OP used for annealing) ( FIG. 23) can be formed. In other words, the photoresist film 71 is used not only as a member for changing to the graphite film 61 but also as a mask for ion implantation for forming the p ⁻ well 22a. This can simplify the manufacturing method.

（実施の形態３）
図２４を参照して、本実施の形態におけるＳＢＤ２０３（炭化珪素半導体装置）は、実施の形態１と異なりＪＢＳダイオードではない。具体的には、本実施の形態においてはＳｉＣ層２０はウェル部２２を有しておらず、よって主面ＭＳは、ウェル領域ＲＷを有していない。また本実施の形態においては、終端不純物部２４においてｐ⁺部２４ｂ（図１）が省略されている。これにより、高いドーズ量でのイオン注入工程が不要となるので、製造方法が簡素化される。なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。 (Embodiment 3)
Referring to FIG. 24, SBD 203 (silicon carbide semiconductor device) in the present embodiment is not a JBS diode, unlike in the first embodiment. Specifically, in the present embodiment, SiC layer 20 does not have well portion 22, and thus main surface MS does not have well region RW. In the present embodiment, the p ⁺ portion 24 b (FIG. 1) is omitted from the termination impurity portion 24. This eliminates the need for an ion implantation step with a high dose and simplifies the manufacturing method. Since the configuration other than the above is substantially the same as the configuration of the first embodiment described above, the same or corresponding elements are denoted by the same reference numerals, and description thereof is not repeated.

ＳＢＤ２０３は、実施の形態１と類似の方法によって製造し得る。図２５〜図２９を参照して、第１の製造方法においては、実施の形態１における図３〜図７のそれぞれの工程と類似した工程が行なわれる。図３０および図３１を参照して、第２の製造方法においては、実施の形態１の変形例における図８および図９の工程と類似した工程が行なわれる。 The SBD 203 can be manufactured by a method similar to that in the first embodiment. Referring to FIGS. 25 to 29, in the first manufacturing method, steps similar to those in FIGS. 3 to 7 in the first embodiment are performed. Referring to FIGS. 30 and 31, in the second manufacturing method, steps similar to those in FIGS. 8 and 9 in the modification of the first embodiment are performed.

本実施の形態のＳＢＤ２０３によれば、ショットキーバリア領域ＲＳは、外側領域Ｒｐｒの表面粗さに比して、より大きい表面粗さを有する。これにより、ショットキーバリア領域ＲＳが外側領域Ｒｐｒの表面粗さと同じ表面粗さを有する場合に比して、ショットキー接合の面積が大きくなる。よってＳＢＤ２０３のオン抵抗を低減させることができる。またＪＢＳダイオード１０１と異なりウェル領域ＲＷ（図１）が設けられないので、ショットキーバリア領域ＲＳをより大きくし得る。これによりオン抵抗をより低減させることができる。 According to the SBD 203 of the present embodiment, the Schottky barrier region RS has a larger surface roughness than the surface roughness of the outer region Rpr. As a result, the area of the Schottky junction increases as compared to the case where the Schottky barrier region RS has the same surface roughness as that of the outer region Rpr. Therefore, the on-resistance of the SBD 203 can be reduced. Unlike the JBS diode 101, the well region RW (FIG. 1) is not provided, so that the Schottky barrier region RS can be made larger. As a result, the on-resistance can be further reduced.

終端構造コンタクト領域ＲＣは、外側領域Ｒｐｒの表面粗さに比して、より大きい表面粗さを有する。これにより、ショットキー電極３１と終端構造コンタクト領域ＲＣとの接触面積が大きくなる。よってショットキー電極３１と終端構造コンタクト領域ＲＣとのコンタクト抵抗が小さくなる。よってサージ電圧が印加された時に、空乏層がより短い時間で伸展する。よってサージ電圧印加直後の電界が緩和される。よってサージ電圧耐性が向上する。 The termination structure contact region RC has a larger surface roughness than that of the outer region Rpr. This increases the contact area between the Schottky electrode 31 and the termination structure contact region RC. Therefore, the contact resistance between the Schottky electrode 31 and the termination structure contact region RC is reduced. Therefore, when a surge voltage is applied, the depletion layer extends in a shorter time. Therefore, the electric field immediately after the surge voltage is applied is relaxed. Therefore, surge voltage tolerance is improved.

以上のように、ＳＢＤ２０３によれば、オン抵抗の低減およびサージ電圧耐性の向上という、従来両立させ難かった要求を満たすことができる。 As described above, according to the SBD 203, it has been possible to satisfy the demands of reducing on-resistance and improving surge voltage resistance, which have been difficult to achieve in the past.

また実施の形態１と同様、一のアニール処理によって、不純物を活性化させるだけでなく、ＳｉＣ層２０の主面ＭＳの表面粗さを選択的に調整することができる。これにより表面粗さを調整するためだけのアニール処理を別途行なう必要がない。よって製造方法を簡素化することができる。 Similarly to the first embodiment, not only the impurities are activated but also the surface roughness of main surface MS of SiC layer 20 can be selectively adjusted by one annealing treatment. Thus, it is not necessary to separately perform an annealing process only for adjusting the surface roughness. Therefore, the manufacturing method can be simplified.

なお、高いドーズ量でのイオン注入工程を避ける必要がない場合は、ショットキー電極３１と終端不純物部２４との間のコンタクト抵抗を低減させるために、実施の形態１と同様にｐ⁺部２４ｂ（図１）が設けられてもよい。 If it is not necessary to avoid the ion implantation step with a high dose, in order to reduce the contact resistance between the Schottky electrode 31 and the termination impurity portion 24, the p ⁺ portion 24b is the same as in the first embodiment. (FIG. 1) may be provided.

（実施の形態４）
図３２を参照して、実施の形態３におけるＳＢＤ２０３（図２４）と、本実施の形態におけるＳＢＤ２０４（炭化珪素半導体装置）とでは、ショットキーバリア領域ＲＳにおける表面粗さの構成が異なっている。ＳＢＤ２０４のショットキーバリア領域ＲＳは縁領域ＲＳｅおよび分離領域ＲＳｓを有する。縁領域ＲＳｅは終端構造コンタクト領域ＲＣに接している。分離領域ＲＳｓは縁領域ＲＳｅによって終端構造コンタクト領域ＲＣから隔てられている。 (Embodiment 4)
Referring to FIG. 32, SBD 203 (FIG. 24) in the third embodiment and SBD 204 (silicon carbide semiconductor device) in the present embodiment have different surface roughness configurations in Schottky barrier region RS. The Schottky barrier region RS of the SBD 204 has an edge region RSe and a separation region RSs. The edge region RSe is in contact with the termination structure contact region RC. The isolation region RSs is separated from the termination structure contact region RC by the edge region RSe.

ショットキーバリア領域ＲＳの一部である縁領域ＲＳｅは、外側領域Ｒｐｒの表面粗さに比して、より大きい表面粗さを有する。分離領域ＲＳｓは、縁領域ＲＳｅの表面粗さに比して、より小さい表面粗さを有する。また分離領域ＲＳｓは、終端構造コンタクト領域ＲＣの表面粗さに比して、より小さい表面粗さを有する。分離領域ＲＳｓの表面粗さは外側領域Ｒｐｒの表面粗さと同程度であってよい。 The edge region RSe that is a part of the Schottky barrier region RS has a larger surface roughness than the surface roughness of the outer region Rpr. The separation region RSs has a smaller surface roughness than the surface roughness of the edge region RSe. The isolation region RSs has a smaller surface roughness than the surface roughness of the termination structure contact region RC. The surface roughness of the separation region RSs may be approximately the same as the surface roughness of the outer region Rpr.

なお、上記以外の構成については、上述した実施の形態３の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。 Since the configuration other than the above is substantially the same as the configuration of the third embodiment described above, the same or corresponding elements are denoted by the same reference numerals, and description thereof is not repeated.

本実施の形態によっても、実施の形態３とほぼ同様の効果が得られる。さらに、以下において説明する効果が得られる。 Also according to the present embodiment, substantially the same effect as in the third embodiment can be obtained. Further, the effects described below can be obtained.

逆バイアス印加時には、縁領域ＲＳｅに比して分離領域ＲＳｓにはより高い電界が印加されやすい。よって分離領域ＲＳｓではリーク電流が大きくなりやすい。分離領域ＲＳｓが縁領域ＲＳｅの表面粗さに比してより小さい表面粗さを有することにより、分離領域ＲＳｓでのリーク電流を抑えることができる。 When a reverse bias is applied, a higher electric field is likely to be applied to the separation region RSs as compared to the edge region RSe. Therefore, the leakage current tends to increase in the isolation region RSs. Since the separation region RSs has a smaller surface roughness than the surface roughness of the edge region RSe, the leakage current in the separation region RSs can be suppressed.

なお大きい表面粗さを有する縁領域ＲＳｅは終端構造コンタクト領域ＲＣに接している。言いかえれば、縁領域ＲＳｅは終端不純物部２４に接している。よって逆バイアス印加時には、縁領域ＲＳｅに印加される電界は、終端不純物部２４から伸展する空乏層によって緩和される。よって縁領域ＲＳｅが大きな表面粗さを有していることによるリーク電流への悪影響は小さい。 The edge region RSe having a large surface roughness is in contact with the termination structure contact region RC. In other words, the edge region RSe is in contact with the terminal impurity portion 24. Therefore, when a reverse bias is applied, the electric field applied to the edge region RSe is relaxed by the depletion layer extending from the termination impurity portion 24. Therefore, the adverse effect on the leakage current due to the edge region RSe having a large surface roughness is small.

なお上記各実施の形態において、第１および第２導電型は互いに入れ替えられてもよく、この場合、ドナーおよびアクセプタの関係も入れ替えられる。また活性化アニール保護膜はグラファイト膜に限定されるものではない。 In each of the above embodiments, the first and second conductivity types may be interchanged. In this case, the relationship between the donor and the acceptor is also interchanged. The activation annealing protective film is not limited to the graphite film.

本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。 The present invention can be freely combined with each other within the scope of the invention, and each embodiment can be appropriately modified or omitted.

ＲＣ終端構造コンタクト領域、ＯＰ開口、ＭＳ主面、ＲＳショットキーバリア領域、ＲＷウェル領域、ＲＳａ隣接領域、ＲＳｅ縁領域、ＲＳｒ遠隔領域、ＲＳｓ分離領域、ＲＳｗ中間領域、Ｒｉｎ内側領域、Ｒｐｒ外側領域、１０ｎ+基板、２０ＳｉＣ層（炭化珪素層）、２１ドリフト層、２２ウェル部、２２ａｐ^-ウェル、２２ｂｐ⁺コンタクト、２４終端不純物部、２４ａ本体部、２４ｂｐ⁺部、２６ガードリング部、３０アノード電極、３１ショットキー電極（電極層）、３２保護電極、４０カソード電極、５０終端保護膜、６１グラファイト膜、７１フォトレジスト膜、１０１，１０２ＪＢＳダイオード（炭化珪素半導体装置）、２０３，２０４ＳＢＤ（炭化珪素半導体装置）。 RC termination structure contact region, OP opening, MS main surface, RS Schottky barrier region, RW well region, RSa adjacent region, RSe edge region, RSr remote region, RSs isolation region, RSw intermediate region, Rin inner region, Rpr outer region 10 n + substrate, 20 SiC layer (silicon carbide layer), 21 drift layer, 22 well part, 22a p ⁻ well, 22b p ⁺ contact, 24 terminal impurity part, 24a body part, 24b p ⁺ part, 26 guard ring Part, 30 anode electrode, 31 Schottky electrode (electrode layer), 32 protective electrode, 40 cathode electrode, 50 termination protective film, 61 graphite film, 71 photoresist film, 101, 102 JBS diode (silicon carbide semiconductor device), 203 204 SBD (silicon carbide semiconductor device).

Claims

A silicon carbide layer provided with a main surface having a drift layer of a first conductivity type and having an inner region and an outer region surrounding the inner region;
An electrode layer that contacts only the inner region of the inner region and the outer region, and the drift layer and the electrode layer form a Schottky junction, whereby a Schottky barrier region is formed in at least a part of the inner region. And at least a portion of the Schottky barrier region has a surface roughness that is greater than the surface roughness of the outer region;
The silicon carbide layer includes at least one well portion that is disposed away from the outer region and has a second conductivity type different from the first conductivity type, and the inner region includes a well region constituted by the well portion. The well region has a surface roughness greater than the surface roughness of the outer region;
The Schottky barrier region has an adjacent region that is in contact with the well region, and a remote region that is separated from the well region by the adjacent region, and the remote region is more in comparison with the surface roughness of the adjacent region. A silicon carbide semiconductor device having a small surface roughness.

The at least one well portion includes well portions adjacent to each other;
2. The silicon carbide semiconductor device according to claim 1, wherein said remote region includes a location that is spaced an equal distance from each of said adjacent well portions.

The silicon carbide layer includes a termination impurity portion that partially forms each of the inner region and the outer region and has a second conductivity type different from the first conductivity type, and the inner region is configured by the termination impurity portion. 3. The silicon carbide semiconductor device according to claim 1, wherein the termination structure contact region has a surface roughness larger than a surface roughness of the outer region.

The Schottky barrier region has an edge region in contact with the termination structure contact region, and a separation region separated from the termination structure contact region by the edge region, and the separation region has a surface roughness of the edge region. The silicon carbide semiconductor device according to claim 3, which has a smaller surface roughness.

A silicon carbide layer having a drift layer of a first conductivity type and provided with a main surface having an inner region and an outer region surrounding the inner region; and on the inner region of the inner region and the outer region The drift layer and the electrode layer form a Schottky junction so that a Schottky barrier region is provided in at least a part of the inner region, and the Schottky barrier region A method for manufacturing a silicon carbide semiconductor device, wherein at least a part has a surface roughness greater than the surface roughness of the outer region,
Forming a photoresist film having an opening that exposes at least a portion of the inner region and is spaced apart from the outer region;
Well portion having a second conductivity type different from the first conductivity type, arranged away from the outer region by ion implantation into a part of the main surface of the silicon carbide layer using the photoresist film as a mask Forming a step;
Expanding the opening of the photoresist film after the step of forming the well portion;
Changing the photoresist film to a graphite film that exposes at least a portion of the inner region of the silicon carbide layer and covers the outer region by heating; and
Annealing the silicon carbide layer provided with the graphite film in order to activate the impurities added by the ion implantation, and in the step of annealing the silicon carbide layer, the silicon carbide layer A method for manufacturing a silicon carbide semiconductor device, wherein a surface roughness of an exposed portion of a main surface is increased.