JP6275574B2

JP6275574B2 - 半導体装置

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Inventors: 光平長谷川; 卓史山本
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Description

本発明の実施形態は、半導体装置に関する。

大電力を必要とする鉄道や自動車などに搭載されるインバータに用いられる半導体装置においては、並列に接続した複数のスイッチング素子をスイッチングさせることで電力変換している。このようなスイッチング素子として、バイポーラトランジスタや電界効果トランジスタ（Field Effect Transistor: FET）が利用されている。

半導体装置の配線は寄生インダクタンスを有する。この寄生インダクタンスと、半導体装置のスイッチング時の電流変化率と、の積で表される誘導電圧が半導体装置内に発生する。誘導電圧と、直流電圧とによる過電圧によって半導体装置が破損する虞がある。さらに、寄生インダクタンスによって、スイッチング時にリンギングが発生する。このような半導体装置において、信頼性の向上が望まれる。

特開２００２−１１２５３０号公報

本発明の実施形態は、より信頼性の高い半導体装置を提供する。

本発明の実施形態によれば、第１回路と、第２回路と、環状導体と、第１端子と、第２端子と、第３端子と、複数の配線と、を備える半導体装置が提供される。前記第１回路及び第２回路は、互いに並列に接続されるスイッチング素子及びコンデンサをそれぞれ有する。前記環状導体は、第１領域と、第２領域と、の間に設けられる。前記第１領域は、前記第１回路によって定まる。前記第２領域は、前記第２回路によって定まる。前記第１端子は、前記第１回路及び前記第２回路に対して高電位側に設けられ、前記第１回路のスイッチング素子及びコンデンサの一端と、前記第２回路のスイッチング素子及びコンデンサの一端とに接続される。前記第２端子は、前記第１回路及び前記第２回路に対して低電位側に設けられ、前記第１回路のスイッチング素子及びコンデンサの他端と、前記第２回路のスイッチング素子及びコンデンサの他端とに接続される。前記第３端子は、前記環状導体の開口を挿通し、前記第１回路及び第２回路に接続され、前記第３端子の電位がＡＣ電位である。前記複数の配線は、各端子間に設けられ、自己インダクタンスを有する。

図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体装置を示す模式図である。第１の実施形態に係る半導体装置の構成を示す回路図である。半導体装置の構成を示す回路図である。自己インダクタンス及び相互インダクタンスの関係例を示す図である。自己インダクタンス及び相互インダクタンスの別の関係例を示す図である。半導体装置の特性を示すグラフ図である。図７（ａ）及び図７（ｂ）は、第２の実施形態に係る半導体装置を示す模式図である。第２の実施形態に係る半導体装置を示す分解図である。

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施形態）
図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体装置を例示する模式図である。
図２は、第１の実施形態に係る半導体装置１００の構成を例示する回路図である。
図１（ａ）は、半導体装置１００の斜視図である。図１（ｂ）は、半導体装置１００の上面図である。なお、図１（ｂ）は、コンデンサｃ１、ｃ２を省略した図である。

図１及び図２に表すように、半導体装置１００には、第１回路１０ａと、第２回路１０ｂと、Ｐ端子２０（第１端子）と、Ｎ端子３０（第２端子）と、ＡＣ端子４０（第３端子）と、導体５０と、が設けられている。半導体装置１００は、例えば、パワー半導体モジュールである。第１回路１０ａ及び第２回路１０ｂの各々がパワー半導体モジュールであっても良い。半導体装置１００に３つ以上の回路を設けても良い。

第１回路１０ａには、スイッチング素子Ｔｒ１（第１スイッチング素子）と、スイッチング素子Ｔｒ２（第２スイッチング素子）と、コンデンサｃ１（第１コンデンサ）と、が設けられている。第２回路１０ｂには、スイッチング素子Ｔｒ３（第３スイッチング素子）と、スイッチング素子Ｔｒ４（第４スイッチング素子）と、コンデンサｃ２（第２コンデンサ）と、が設けられている。第１回路１０ａ及び第２回路１０ｂは、例えば、基板上に設けられる。第１回路１０ａ及び第２回路１０ｂは、異なる基板上に設けられても良い。第１回路１０ａ及び第２回路１０ｂと、基板と、の間に絶縁体が設けられても良い。

スイッチング素子Ｔｒ１からコンデンサｃ１に向かう方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｘ軸方向に対して垂直でＺ軸方向に対して垂直な方向をＹ軸方向とする。Ｚ軸方向は、第１方向である。

第１領域Ｒ１は、第１回路１０ａによって形成される領域である。第２領域Ｒ２は、第２回路１０ｂによって形成される領域である。つまり、第１領域Ｒ１及び第２領域Ｒ２は、回路ユニットによって画定される領域である。第１領域Ｒ１及び第２領域Ｒ２は、例えば、ループ領域である。

第１回路１０ａには、配線パターンｐ１、ｐ２が設けられている。また、第１回路１０ａには、配線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６が設けられている。配線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６は、自己インダクタンスＬ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６をそれぞれ有する。

第２回路１０ｂには、配線パターンｐ３、ｐ４が設けられている。また、第２回路１０ｂには、配線ＷＬ７、ＷＬ８、ＷＬ９、ＷＬ１０、Ｗ１１、Ｗ１２が設けられている。配線ＷＬ７、ＷＬ８、ＷＬ９、ＷＬ１０、Ｗ１１、Ｗ１２は、自己インダクタンスＬ７、Ｌ８、Ｌ９、Ｌ１０、Ｌ１１、Ｌ１２をそれぞれ有する。

スイッチング素子Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４は、バイポーラトランジスタまたはＦＥＴである。例えば、バイポーラトランジスタとして、ＩＧＢＴ（Insulated Gate Bipolar Transistor）が用いられる。ＦＥＴとして、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）が用いられる。以下、スイッチング素子Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４として、ＦＥＴを用いる場合を例とする。

スイッチング素子Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４の各々は、ソース電極１０ｓ１、１０ｓ２、１０ｓ３、１０ｓ４をそれぞれ有する。また、スイッチング素子Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４の各々は、ドレイン電極１０ｄ１、１０ｄ２、１０ｄ３、１０ｄ４をそれぞれ有する。

スイッチング素子Ｔｒ１のソース電極１０ｓ１は、配線ＷＬ２に接続される。スイッチング素子Ｔｒ１のドレイン電極１０ｄ１は、配線ＷＬ１を介して配線パターンｐ１に接続される。スイッチング素子Ｔｒ２のソース電極１０ｓ２は、配線ＷＬ４を介して配線パターンｐ２に接続される。スイッチング素子Ｔｒ２のドレイン電極１０ｄ２は、配線ＷＬ３に接続される。

スイッチング素子Ｔｒ３のソース電極１０ｓ３は、配線ＷＬ８に接続される。スイッチング素子Ｔｒ３のドレイン電極１０ｄ３は、配線ＷＬ７を介して配線パターンｐ３に接続される。スイッチング素子Ｔｒ４のソース電極１０ｓ４は、配線ＷＬ１０を介して配線パターンｐ４に接続される。スイッチング素子Ｔｒ４のドレイン電極１０ｄ４は、配線ＷＬ９に接続される。

スイッチング素子Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４には、ダイオードＤ１、Ｄ２、Ｄ３、Ｄ４がそれぞれ並列接続されている。例えば、ダイオードとして、ＦＷＤ（Free Wheeling Diode）が用いられる。ダイオードは、スイッチング素子Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４のボディダイオードである。

ダイオードＤ１、Ｄ２、Ｄ３、Ｄ４の各々は、アノード電極１０ａ１、１０ａ２、１０ａ３、１０ａ４をそれぞれ有する。また、ダイオードＤ１、Ｄ２、Ｄ３、Ｄ４の各々は、カソード電極１０ｃ１、１０ｃ２、１０ｃ３、１０ｃ４をそれぞれ有する。

ダイオードＤ１のアノード電極１０ａ１は、配線ＷＬ２に接続される。ダイオードＤ１のカソード電極１０ｃ１は、配線ＷＬ１を介して配線パターンｐ１に接続される。ダイオードＤ２のアノード電極１０ａ２は、配線ＷＬ４を介して配線パターンｐ２に接続される。ダイオードＤ２のカソード電極１０ｃ２は、配線ＷＬ３に接続される。

ダイオードＤ３のアノード電極１０ａ３は、配線ＷＬ８に接続される。ダイオードＤ３のカソード電極１０ｃ３は、配線ＷＬ７を介して配線パターンｐ３に接続される。ダイオードＤ４のアノード電極１０ａ４は、配線ＷＬ１０を介して配線パターンｐ４に接続される。ダイオードＤ４のカソード電極１０ｃ４は、配線ＷＬ９に接続される。

コンデンサｃ１は、スイッチング素子Ｔｒ１、Ｔｒ２に対して並列に接続されている。コンデンサｃ１の一端は、配線ＷＬ５を介して配線パターンｐ２に接続されている。コンデンサｃ１の他端は、配線ＷＬ６を介して配線パターンｐ１に接続されている。

コンデンサｃ２は、スイッチング素子Ｔｒ３、Ｔｒ４に対して並列に接続されている。コンデンサｃ２の一端は、配線ＷＬ１１を介して配線パターンｐ４に接続されている。コンデンサｃ２の他端は、配線ＷＬ１２を介して配線パターンｐ３に接続されている。

Ｐ端子２０は、配線パターンｐ１、ｐ３に接続されている。Ｎ端子３０は、配線パターンｐ２、ｐ４に接続されている。ＡＣ端子４０は、配線パターンｐ５を介して配線ＷＬ２及び配線ＷＬ３に接続されている。また、ＡＣ端子４０は、配線パターンｐ６を介して配線ＷＬ８及び配線ＷＬ９に接続されている。

例えば、正電位が外部配線からＰ端子２０に印加され、負電位が外部配線からＮ端子３０に印加される。スイッチング素子Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４の各々の動作によって、配線パターンｐ５及び配線パターンｐ６の間に交流電圧が発生する。つまり、Ｐ端子２０及びＮ端子３０は、直流電圧の入力端子である。ＡＣ端子４０は、交流電圧の出力端子である。

導体５０は、例えば、金属である。例えば、導体５０は、中央に開口５０ｏを有する環状導体である。導体５０は、第１回路１０ａ及び第２回路１０ｂの電流変化によって、誘導電流が導体５０に流れるような形状を有するもので良い。つまり、導体５０の端部は、誘導電流が流れるように結線されていれば良い。

導体５０は、ＡＣ端子４０が導体５０の開口５０ｏを通るように、Ｚ軸方向に配置されている。導体５０のＺ軸方向の幅５０Ｗ１は、第１領域Ｒ１のＺ軸方向の幅と略同じ、又は、第１領域Ｒ１のＺ軸方向の幅より小さい。導体５０のＺ軸方向の幅５０Ｗ１は、第２領域Ｒ２のＺ軸方向の幅と略同じ、又は、第２領域Ｒ２のＺ軸方向の幅より小さい。導体５０のＺ軸方向の幅５０Ｗ１を、第１領域Ｒ１のＺ軸方向の幅、及び、第２領域Ｒ２のＺ軸方向の幅と略同じにすることが望ましい。

導体５０のＺ軸方向の幅５０Ｗ１は、第１領域Ｒ１のＺ軸方向の幅より大きくても良い。また、導体５０のＺ軸方向の幅５０Ｗ１は、第２領域Ｒ２のＺ軸方向の幅より大きくても良い。

導体５０は、Ｘ軸方向において、Ｐ端子２０と、Ｎ端子３０と、の間に配置されている。導体５０は、Ｐ端子２０及びＮ端子３０に接続されていない。また、導体５０は、Ｙ軸方向において、第１回路１０ａと、第２回路１０ｂと、の間に配置されている。導体５０の一部は、Ｐ端子２０、Ｎ端子３０及びＡＣ端子４０のいずれかに接続されても良い。

本実施形態の半導体装置１００において、導体５０が、第１回路１０ａによって定まる第１領域Ｒ１と、第２回路１０ｂによって定まる第２領域Ｒ２と、の間に設けられている。このように半導体装置１００に導体５０を設けると、隣り合う配線間に生じる相互インダクタンスを減少させ、各配線の自己インダクタンスを減少させることができる。導体５０によって寄生インダクタンスを減少させることができる。

以下、上記のような条件を見出す基となった検討結果について説明する。

図３は、半導体装置の構成を例示する回路図である。
図４は、自己インダクタンス及び相互インダクタンスの関係例を示す図である。
図５は、自己インダクタンス及び相互インダクタンスの別の関係例を示す図である。

図３に表すように、半導体装置１には、第１回路１０ａと、第２回路１０ｂと、Ｐ端子２０と、Ｎ端子３０と、ＡＣ端子４０と、が設けられている。また、第１回路１０ａに、ダイオードＤ１を有するスイッチング素子Ｔｒ１と、ダイオードＤ２を有するスイッチング素子Ｔｒ２と、コンデンサｃ１と、が設けられている。第２回路１０ｂに、ダイオードＤ３を有するスイッチング素子Ｔｒ３と、ダイオードＤ４を有するスイッチング素子Ｔｒ４と、コンデンサｃ２と、が設けられている。

このような半導体装置１は、第１回路１０ａの配線ＷＬ１〜ＷＬ６によって発生する自己インダクタンスＬ１〜Ｌ６と、第２回路１０ｂの配線ＷＬ７〜ＷＬ１２によって発生する自己インダクタンスＬ７〜Ｌ１２と、を有する。

例えば、半導体装置１において、スイッチング素子Ｔｒ１及びスイッチング素子Ｔｒ３、又は、スイッチング素子Ｔｒ２及びスイッチング素子Ｔｒ４をオン・オフすると、配線ＷＬ１〜ＷＬ１２によって生じる寄生インダクタンスが電流の変化率に比例した誘導電圧（スパイク電圧）を発生させる。誘導電圧と、直流電圧とによる過電圧によって半導体装置１が損傷する虞がある。さらに、寄生インダクタンスによって、スイッチング時にリンギングが発生する。

寄生インダクタンスは、自己インダクタンスＬ１〜Ｌ１２に加えて、第１回路１０ａの配線ＷＬ１〜ＷＬ６と、第２回路１０ｂの配線ＷＬ７〜ＷＬ１２と、の間に発生する相互インダクタンスを含む。第１回路１０ａ及び第２回路１０ｂは、隣り合って配置されているので、相互インダクタンスが発生し易い。第１回路１０ａに電流が流れる方向をＩｄ１、第２回路１０ｂに電流が流れる方向をＩｄ２とすると、Ｉｄ１及びＩｄ２が同じである場合、相互インダクタンスは正に作用して半導体装置１の寄生インダクタンスは増加する。

例えば、図４に表すように、回路１５ａと、回路１５ｂと、の間に環状導体５１が配置されている場合、自己インダクタンス及び相互インダクタンスは、以下のように説明される。なお、図４において、回路１５ａ及び回路１５ｂの構造が同じであり、回路１５ａ及び環状導体５１の結合状態と、回路１５ｂ及び環状導体５１の結合状態と、が同じである。

回路１５ａの自己インダクタンス、及び、回路１５ｂの自己インダクタンスをＬとする。回路１５ａと回路１５ｂとの間に生じる相互インダクタンスをＭとする。環状導体５１の自己インダクタンスをＬ_ｒとする。環状導体５１と回路１５ａとの間に生じる相互インダクタンス、及び、環状導体５１と回路１５ｂとの間に生じる相互インダクタンスをＭ_ｒとする。このような場合、回路１５ａ、回路１５ｂ、環状導体５１にそれぞれ流れる電流Ｉ_１、電流Ｉ_２、電流Ｉ_ｒと、回路１５ａ、回路１５ｂ、環状導体５１にそれぞれ印加される電圧Ｖ_１、電圧Ｖ_２、電圧Ｖ_ｒと、には以下の関係式（１）から（３）が成り立つ。

Ｖ_１＝ｓＬＩ_１＋ｓＭＩ_２＋ｓＭ_ｒＩ_ｒ・・・（１）
Ｖ_２＝ｓＭＩ_１＋ｓＬＩ_２＋ｓＭ_ｒＩ_ｒ・・・（２）
Ｖ_ｒ＝ｓＭ_ｒＩ_１＋ｓＭ_ｒＩ_２＋ｓＬ_ｒＩ_ｒ・・・（３）
ここで、ｓ＝ｊｗである。ｊは虚数であり、ｗは角周波数である。

環状導体５１の両端を短絡させた場合、Ｖ_ｒ＝０となる。回路１５ａと回路１５ｂと、で構成される２端子対回路網の一部として環状導体５１が存在する。このような場合、以下の関係式（４）及び（５）が成り立つ。

Ｖ_１＝ｓ（Ｌ−Ｍ_ｒ ^２／Ｌ_ｒ）Ｉ_１＋ｓ（Ｍ−Ｍ_ｒ ^２／Ｌ_ｒ）Ｉ_２・・・（４）
Ｖ_２＝ｓ（Ｍ−Ｍ_ｒ ^２／Ｌ_ｒ）Ｉ_１＋ｓ（Ｌ−Ｍ_ｒ ^２／Ｌ_ｒ）Ｉ_２・・・（５）

関係式（４）及び（５）から、回路１５ａと回路１５ｂとのインダクタンスの変化量Ｌ_ｃは以下の式（６）のように表される。

Ｌ_ｃ＝Ｍ_ｒ ^２／Ｌ_ｒ・・・（６）

また、以下の式（７）を満たす場合、Ｍ＝０となる。つまり、相互インダクタンスが打ち消される。

ＭＬ_ｒ／Ｍ_ｒ ^２＝１・・・（７）

図５において、図４に表された回路が等価変換されている。つまり、相互インダクタンスが打ち消された状態において、自己インダクタンスは減少し、自己インダクタンスＬ_ｉｓｏは、以下の式（８）のように等価的に表される。

Ｌ_ｉｓｏ＝Ｌ−Ｍ_ｒ ^２／Ｌ_ｒ・・・（８）

また、ＭＬ_ｒ／Ｍ_ｒ ^２が１に近づく条件下では、相互インダクタンスの影響は低減され、相互インダクタンスＭ_ｉｓｏは、以下の式（９）のように等価的に表される。

Ｍ_ｉｓｏ＝Ｍ−Ｍ_ｒ ^２／Ｌ_ｒ・・・（９）

上述したように、自己インダクタンス及び相互インダクタンスの変化量を調整することで、回路１５ａ及び回路１５ｂに関する自己インダクタンス及び相互インダクタンスを減少させることができる。回路１５ａ及び回路１５ｂに流れる電流が変化し、回路１５ａ及び回路１５ｂに流れる電流の方向とは逆方向に流れる誘導電流が環状導体５１に発生する。これにより、自己インダクタンス及び相互インダクタンスが減少する。

環状導体５１に回路網（第３回路）を接続することによって、自己インダクタンス及び相互インダクタンスの変化量を調整しても良い。例えば、環状導体５１の自己インダクタンスＬ_ｒに対して直列にコンデンサを接続しても良い。

図６は、半導体装置の特性を示すグラフ図である。
図６において、半導体装置１の特性と、半導体装置１００の特性と、がシミュレーションにより評価される。半導体装置１００の構成は、導体５０が半導体装置１に設けられた構成である。図６の横軸は、周波数Ｆ（ｋＨｚ）を表している。縦軸は、インダクタンスＩ（ｎＨ）を表している。

曲線（ａ）は、半導体装置１における、第１回路１０ａ及び第２回路１０ｂの自己インダクタンスの値を示している。曲線（ｂ）は、半導体装置１における、第１回路１０ａと第２回路１０ｂとの間の相互インダクタンスの値を示している。

曲線（ｃ）は、半導体装置１００における、第１回路１０ａ及び第２回路１０ｂの自己インダクタンスの値を示している。曲線（ｄ）は、半導体装置１００における、第１回路１０ａと第２回路１０ｂとの間の相互インダクタンスの値を示している。

曲線（ａ）と曲線（ｃ）との比較によって、半導体装置１００の自己インダクタンスが低減することが分かった。また、曲線（ｂ）と曲線（ｄ）との比較によって、半導体装置１００の相互インダクタンスが低減することが分かった。半導体装置１００に導体５０を設けると、第１回路１０ａ及び第２回路１０ｂの自己インダクタンス、及び、第１回路１０ａと第２回路１０ｂとの間の相互インダクタンスが減少する。

また、導体５０の形状や導体５０の配置によって、寄生インダクタンスが低減すると考えられる。つまり、第１回路１０ａと第２回路１０ｂとの間の相互インダクタンスに基づいて導体５０の大きさを決めることができる。例えば、導体５０の大きさとは、図１における導体５０のＺ軸方向の幅５０Ｗ１である。第１回路１０ａと第２回路１０ｂとの間の相互インダクタンスに基づいて、導体５０と第１回路１０ａとの間の間隔、及び、導体５０と第２回路１０ｂとの間の間隔を決めることができる。

ここで、寄生インダクタンスを減少させるための一般的な方法として、半導体装置内の配線を短くする方法がある。配線を短くすると、自己インダクタンスを減少できる。しかし、半導体装置の形状によって配線を引き回す必要がある場合を考慮すると、配線の自由度が低くなる。また、半導体装置の大きさによって配線を短くすることが困難な場合がある。

寄生インダクタンスを減少させるための別の方法として、電流が流れる方向が異なる配線同士を隣り合って配置させ、配線間に生じる相互インダクタンスを負に作用させることで電流変換装置の寄生インダクタンスを減少させる方法がある。しかし、電流が流れる方向が反対である配線同士を隣り合って配置させる必要があるので、配線の構造が複雑化する。また、配線の自由度が低くなる。さらに、隣り合う配線に電流が流れる方向が同じになってしまう場合、寄生インダクタンスが増加する。

寄生インダクタンスを減少させるための別の方法として、誘導電流と、配線間の相互インダクタンスと、を利用する方法がある。しかし、隣り合う配線の相互インダクタンスによって寄生インダクタンスが増加する。

上述した説明のように、本実施形態の半導体装置１００において、導体５０が、第１回路１０ａによって定まる第１領域Ｒ１と、第２回路１０ｂによって定まる第２領域Ｒ２と、の間に設けられている。このように半導体装置１００に導体５０を設けると、隣り合う配線間に生じる相互インダクタンスを減少させ、各配線の自己インダクタンスを減少させることができる。これにより、導体５０によって寄生インダクタンスを減少させることができるので、過電圧による半導体装置１００の損傷が抑制される。また、スイッチング時のリンギングの発生が抑制され、スイッチング損失が低減される。

本実施形態によれば、より信頼性の高い半導体装置が提供される。

（第２の実施形態）
図７（ａ）及び図７（ｂ）は、第２の実施形態に係る半導体装置を示す模式図である。
図８は、第２の実施形態に係る半導体装置を示す分解図である。
図７（ａ）は、第１基板１１側から見た半導体装置１１０の斜視図である。図７（ｂ）は、第２基板１２側から見た半導体装置１１０の斜視図である。図８は、半導体装置１１０の分解斜視図である。図８は、図７（ａ）に示される半導体装置１１０の分解斜視図である。

半導体装置１１０には、第１回路１０ａと、第２回路１０ｂと、Ｐ端子２０と、Ｎ端子３０と、ＡＣ端子４０と、導体５０と、が設けられている。第１回路１０ａには、スイッチング素子Ｔｒ１と、スイッチング素子Ｔｒ２と、コンデンサｃ１と、が設けられている。第２回路１０ｂには、スイッチング素子Ｔｒ３と、スイッチング素子Ｔｒ４と、コンデンサｃ２と、が設けられている。第１回路１０ａは、第１基板１１の上に設けられている。第２回路１０ｂは、第２基板１２の上に設けられている。

第１基板１１及び第２基板１２の上にポスト１１ｐ、１２ｐがそれぞれ設けられている。例えば、第１基板１１及び第２基板１２とは異なる基板上の配線パターンは、ポスト１１ｐ、１２ｐを介して、第１基板１１及び第２基板１２に電気的に接続される。

第１基板１１は、第１面１１ａと、第２面１１ｂと、を有する。第２面１１ｂは、第１面１１ａとは反対側の面である。第２基板１２は、第１面１２ａと、第２面１２ｂと、を有する。第２面１２ｂは、第１面１２ａとは反対側の面である。導体５０は、第１面５０ａと、第２面５０ｂと、を有する。第２面５０ｂは、第１面５０ａとは反対側の面である。

スイッチング素子Ｔｒ１、スイッチング素子Ｔｒ２及びコンデンサｃ１は、第１基板１１の第１面１１ａ上に設けられている。スイッチング素子Ｔｒ３、スイッチング素子Ｔｒ４及びコンデンサｃ２は、第２基板１２の第１面１２ａ上に設けられている。第１基板１１及び第２基板１２上にコンデンサｃ１、ｃ２を設けなくても良い。例えば、第１基板１１及び第２基板１２の外部にフィルムコンデンサを設けても良い。

Ｐ端子２０、Ｎ端子３０及びＡＣ端子４０は、配線パターン等を介して第１回路１０ａ及び第２回路１０ｂに接続されている。

導体５０は、第１基板１１と、第２基板１２と、の間に設けられた平板導体である。また、導体５０は、中央に開口５０ｏを有する環状導体である。第１の回路１０ａ及び第２の回路１０ｂの電流変化によって、誘導電流が導体５０に流れる。誘導電流が流れる方向は、第１回路１０ａ及び第２回路１０ｂに流れる電流の方向とは逆方向である。

第１基板１１は、導体５０を介して第２基板１２に貼り合わされている。導体５０の第１面５０ａは、第１基板１１の第２面１１ｂに対向している。導体５０の第２面５０ｂは、第２基板１２の第２面１２ｂに対向している。導体５０は、第１回路１０ａ及び第２回路１０ｂのベースメタルとして形成されている。

導体５０のＸ軸方向の幅５０Ｗ２は、第１領域Ｒ１のＸ軸方向の幅と略同じ、又は、第１領域Ｒ１のＸ軸方向の幅より小さい。導体５０のＸ軸方向の幅５０Ｗ２は、第２領域Ｒ２のＸ軸方向の幅と略同じ、又は、第２領域Ｒ２のＸ軸方向の幅より小さい。導体５０のＸ軸方向の幅５０Ｗ２を、第１領域Ｒ１のＸ軸方向の幅、及び、第２領域Ｒ２のＸ軸方向の幅と略同じにすることが望ましい。

導体５０のＹ軸方向の幅５０Ｗ３は、第１領域Ｒ１のＹ軸方向の幅と略同じ、又は、第１領域Ｒ１のＹ軸方向の幅より小さい。導体５０のＹ軸方向の幅５０Ｗ３は、第２領域Ｒ２のＹ軸方向の幅と略同じ、又は、第２領域Ｒ２のＹ軸方向の幅より小さい。導体５０のＹ軸方向の幅５０Ｗ３を、第１領域Ｒ１のＹ軸方向の幅、及び、第２領域Ｒ２のＹ軸方向の幅と略同じにすることが望ましい。

導体５０のＸ軸方向の幅５０Ｗ２は、第１領域Ｒ１のＸ軸方向の幅、及び、第２領域Ｒ２のＸ軸方向の幅より大きくても良い。また、導体５０のＹ軸方向の幅５０Ｗ３は、第１領域Ｒ１のＹ軸方向の幅、及び、第２領域Ｒ２のＹ軸方向の幅より大きくても良い。

本実施形態の半導体装置１１０において、導体５０が、第１回路１０ａによって定まる第１領域Ｒ１と、第２の回路１０ｂによって定まる第２領域Ｒ２と、の間に設けられている。このように半導体装置１１０に導体５０を設けると、隣り合う配線間に生じる相互インダクタンスを減少させ、各配線の自己インダクタンスを減少させることができる。導体５０によって寄生インダクタンスを減少させることができる。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる回路、端子、導体、スイッチング素子、コンデンサ、電極、ダイオード及び基板などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０ａ…第１回路、１０ｂ…第２回路、１０ａ１〜１０ａ４…アノード電極、１０ｃ１〜１０ｃ４…カソード電極、１０ｄ１〜１０ｄ４…ドレイン電極、１０ｓ１〜１０ｓ４…ソース電極、１１…第１基板、１１ａ、１２ａ、５０ａ…第１面、１１ｂ、１２ｂ、５０ｂ…第２面、１１ｐ、１２ｐ…ポスト、１２…第２基板、１５ａ、１５ｂ…回路、２０…Ｐ端子、３０…Ｎ端子、４０…ＡＣ端子、５０…導体、５０ｏ…開口、５０Ｗ１〜５０Ｗ３…幅、５１…環状導体、１、１００、１１０…半導体装置、ｃ１〜ｃ４…コンデンサ、Ｆ…周波数、Ｉ…インダクタンス、Ｉ_１、Ｉ_２、Ｉ_ｒ…電流、Ｌ、Ｌ１〜Ｌ１２、Ｌ_ｒ、Ｌ_ｉｓｏ…自己インダクタンス、Ｌ_ｃ…変化量、Ｍ、Ｍ_ｒ、Ｍ_ｉｓｏ…相互インダクタンス、ｐ１〜ｐ６…配線パターン、Ｔｒ１〜Ｔｒ４…スイッチング素子、Ｒ１…第１領域、Ｒ２…第２領域、Ｖ_１、Ｖ_２、Ｖ_ｒ…電圧、ＷＬ１〜ＷＬ１２…配線

Claims

互いに並列に接続されるスイッチング素子及びコンデンサをそれぞれ有する第１回路及び第２回路と、
前記第１回路によって定まる第１領域と、前記第２回路によって定まる第２領域と、の間に設けられた環状導体と、
前記第１回路及び前記第２回路に対して高電位側に設けられ、前記第１回路のスイッチング素子及びコンデンサの一端と、前記第２回路のスイッチング素子及びコンデンサの一端とに接続される第１端子と、
前記第１回路及び前記第２回路に対して低電位側に設けられ、前記第１回路のスイッチング素子及びコンデンサの他端と、前記第２回路のスイッチング素子及びコンデンサの他端とに接続される第２端子と、
前記環状導体の開口を挿通し、前記第１回路及び第２回路に接続されるＡＣ電位の第３端子と、
各端子間に設けられ、自己インダクタンスを有する複数の配線と、
を備えた半導体装置。
前記環状導体の前記スイッチング素子から前記コンデンサに向かう第１方向の幅は、前記第１領域の前記第１方向の幅以下、及び、前記第２領域の前記第１方向の幅以下である請求項１記載の半導体装置。
前記環状導体の大きさは、前記第１回路と前記第２回路との間の相互インダクタンスに基づいて決められる請求項１または２に記載の半導体装置。
前記環状導体と前記第１領域との間の間隔、及び、前記環状導体と前記第２領域との間の間隔は、前記第１回路と前記第２回路との間の相互インダクタンスに基づいて決められる請求項１〜３のいずれか１つに記載の半導体装置。
前記環状導体に直列に接続された第３回路をさらに備えた請求項１〜４のいずれか１つに記載の半導体装置。
前記スイッチング素子に並列接続されたダイオードをさらに備え、
前記スイッチング素子は、ソース電極と、ドレイン電極と、を有し、
前記ダイオードは、前記ソース電極に接続されるアノード電極と、前記ドレイン電極に接続されるカソード電極と、を有する請求項１〜５のいずれか１つに記載の半導体装置。
前記第１回路は、第１スイッチング素子と、前記第１スイッチング素子に直列に接続される第２スイッチング素子と、前記第１スイッチング素子及び前記第２スイッチング素子に並列に接続される第１コンデンサと、を有し、
前記第２回路は、第３スイッチング素子と、前記第３スイッチング素子に直列に接続される第４スイッチング素子と、前記第３スイッチング素子及び前記第４スイッチング素子に並列に接続される第２コンデンサと、を有する請求項１〜６のいずれか１つに記載の半導体装置。
前記第１端子は、前記第１スイッチング素子の一端、前記第１コンデンサの一端、前記第３スイッチング素子の一端、及び、前記第２コンデンサの一端に接続され、
前記第２端子は、前記第２スイッチング素子の一端、前記第１コンデンサの他端、前記第４スイッチング素子の一端、及び、前記第２コンデンサの他端に接続され、
前記第３端子は、前記第１スイッチング素子の他端、前記第２スイッチング素子の他端、前記第３スイッチング素子の他端、及び、前記第４スイッチング素子の他端に接続される請求項７記載の半導体装置。
前記環状導体は、第１端子、第２端子及び第３端子に接続されていない請求項１から８のいずれか１つに記載の半導体装置。