JP6268781B2

JP6268781B2 - Semiconductor device and manufacturing method of semiconductor device

Info

Publication number: JP6268781B2
Application number: JP2013149124A
Authority: JP
Inventors: 睦雄西川; 悠子藤本; 和宏松並
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Filing date: 2013-07-18
Publication date: 2018-01-31
Anticipated expiration: 2033-07-18

Description

この発明は、半導体装置および半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.

従来、半導体装置の基板上には、回路を構成する能動素子および受動素子が設けられている。能動素子は、例えば、トランジスタやダイオードなどである。また、受動素子は、例えば、抵抗やコンデンサなどである。さらに、一般的には、半導体装置の基板上には、これらの素子とは別に、アライメントマーカー部が設けられている。アライメントマーカー部は、ウェハ工程で素子を作製する際に、フォトマスクとウェハとの位置合わせを自動で行うための位置認識用のパターンとして用いられる。また、アライメントマーカー部は、アセンブリ工程における半導体チップのダイボンディング工程やワイヤボンディング工程において、チップの位置やチップ上の座標を自動認識するためのパターンとして用いられる。 Conventionally, an active element and a passive element constituting a circuit are provided on a substrate of a semiconductor device. The active element is, for example, a transistor or a diode. The passive element is, for example, a resistor or a capacitor. Further, in general, an alignment marker portion is provided separately from these elements on the substrate of the semiconductor device. The alignment marker portion is used as a position recognition pattern for automatically aligning the photomask and the wafer when an element is manufactured in the wafer process. The alignment marker portion is used as a pattern for automatically recognizing the position of the chip and the coordinates on the chip in the die bonding process and wire bonding process of the semiconductor chip in the assembly process.

アライメントマーカー部が設けられた半導体装置として、次の装置が提案されている。図１１は、従来の半導体装置のアライメントマーカー部の構造を示す平面図である。図１２は、図１１の切断線ＡＡ−ＡＡ’における断面構造を示す断面図である。図１１，１２は、下記特許文献１の図１，２である。層間絶縁膜１０４に複数の開口部１０５を形成し、その表面を金属膜１０６で被うことにより、金属膜１０６の表面を凹凸状にし、反射光を散乱させる。開口部１０５の大きさは、素子のコンタクトホールと同程度の大きさであり、画像認識装置で認識できない程度である。金属膜１０６の大きさは、画像認識装置で認識できる程度にする（例えば、下記特許文献１参照。）。 As a semiconductor device provided with an alignment marker portion, the following device has been proposed. FIG. 11 is a plan view showing a structure of an alignment marker portion of a conventional semiconductor device. FIG. 12 is a cross-sectional view showing a cross-sectional structure taken along section line AA-AA ′ of FIG. 11 and 12 are FIGS. 1 and 2 of Patent Document 1 below. A plurality of openings 105 are formed in the interlayer insulating film 104, and the surface thereof is covered with the metal film 106, thereby making the surface of the metal film 106 uneven and scattering the reflected light. The size of the opening 105 is about the same size as the contact hole of the element, and cannot be recognized by the image recognition apparatus. The size of the metal film 106 is set such that it can be recognized by an image recognition device (see, for example, Patent Document 1 below).

下記特許文献１では、金属膜で反射し散乱する光を積極的に用いることにより、半導体装置が傾いたり、パッシベーション膜の厚さがばらついても、アライメントマーカー部を精度良く認識させることができる。また、開口部およびコンタクトホールの大きさは画像認識装置で認識できない程度に小さいため、微細なパターンを認識可能な高価な画像認識装置を用いることなく、アライメントマーカー部を精度良く認識させることができる。このため、製造工程や製品単価の低コスト化が容易となる。図１１，１２において、符号１０１は半導体基板であり、符号１０２はＳｉＯ₂層であり、符号１０３はポリシリコン膜であり、符号１０７はパッシベーション膜である。 In Patent Document 1 described below, by actively using light reflected and scattered by a metal film, the alignment marker portion can be accurately recognized even if the semiconductor device is tilted or the thickness of the passivation film varies. In addition, since the size of the opening and the contact hole is so small that it cannot be recognized by the image recognition device, the alignment marker portion can be accurately recognized without using an expensive image recognition device capable of recognizing a fine pattern. . For this reason, it is easy to reduce the manufacturing process and the unit price of the product. 11 and 12, reference numeral 101 denotes a semiconductor substrate, reference numeral 102 denotes an SiO ₂ layer, reference numeral 103 denotes a polysilicon film, and reference numeral 107 denotes a passivation film.

また、近年、半導体装置は、集積度向上や低コスト化を目的としてゲート長や配線幅を微細化する傾向にある。微細化技術を適用した半導体装置の製造方法として、アルミニウム（Ａｌ）膜のパターニング用レジストマスクを露光する際にＡｌ膜で光が乱反射することを防ぐための反射防止膜をＡｌ膜上に形成する方法が提案されている（例えば、下記特許文献２参照。）。また、別の方法として、ヒューズ上に窒化チタン（ＴｉＮ）膜を残したまま、アライメントマーク上のＴｉＮ膜を除去することにより、ヒューズの反射防止を図りつつ、アライメントマークの読み取り精度を向上させた方法が提案されている（例えば、下記特許文献３参照。）。 In recent years, semiconductor devices have a tendency to miniaturize gate lengths and wiring widths for the purpose of improving the degree of integration and reducing costs. As a method for manufacturing a semiconductor device to which miniaturization technology is applied, an antireflection film is formed on an Al film to prevent light from being irregularly reflected by the Al film when the resist mask for patterning the aluminum (Al) film is exposed. A method has been proposed (see, for example, Patent Document 2 below). As another method, the TiN film on the alignment mark is removed while the titanium nitride (TiN) film is left on the fuse, thereby preventing the reflection of the fuse and improving the reading accuracy of the alignment mark. A method has been proposed (see, for example, Patent Document 3 below).

一般的に、反射防止膜にはＴｉＮ膜が用いられ、金属配線として形成されるＡｌ膜上に形成される。金属配線をＡｌ膜のみで構成する場合、金属配線のパターニング用レジストマスクを露光する際に金属配線で光が乱反射してしまい、パターン寸法の微細化を阻害する要因となっている。このため、下記特許文献２，３では、金属配線を構成する金属膜の最表面層として光を反射しにくいＴｉＮ膜を形成し、露光工程におけるパターン寸法の微細化を図っている。また、ＴｉＮ膜は、製品が加熱されたときや、製造工程において熱処理されたときにＡｌ膜から発生するヒロック（微細な突起）の成長を抑制する機能を有する。 In general, a TiN film is used as the antireflection film, and is formed on an Al film formed as a metal wiring. When the metal wiring is composed only of an Al film, light is irregularly reflected by the metal wiring when the resist mask for patterning the metal wiring is exposed, which is a factor that hinders the miniaturization of pattern dimensions. For this reason, in Patent Documents 2 and 3 below, a TiN film that hardly reflects light is formed as the outermost surface layer of the metal film constituting the metal wiring, and the pattern dimension is miniaturized in the exposure process. Further, the TiN film has a function of suppressing the growth of hillocks (fine protrusions) generated from the Al film when the product is heated or heat-treated in the manufacturing process.

特許第４９６７９０４号公報Japanese Patent No. 4967904 特許第３６９５１０６号公報Japanese Patent No. 3695106 特開２００５−０１２０７８号公報JP 2005-012078 A

しかしながら、上述した上記特許文献１では、金属膜で反射する光を用いてアライメントマーカー部の認識精度を向上させている。一方、上記特許文献２，３では、金属膜で光が反射することを防止する反射防止膜を設けることにより、例えばゲート長や配線幅の微細化を図っている。このため、上記特許文献１に上記特許文献２，３を適用した場合、上記特許文献１の機能が上記特許文献２，３の機能で相殺され、上記特許文献１のアライメントマーカー部の認識精度を向上させるという効果が得られなくなる（トレードオフ関係にある）。すなわち、上記特許文献１に記載のアライメントマーカー部が設けられた半導体装置では、微細化を図ることは難しいという問題がある。 However, in the above-described Patent Document 1, the recognition accuracy of the alignment marker portion is improved using light reflected by the metal film. On the other hand, in Patent Documents 2 and 3 described above, for example, the gate length and the wiring width are reduced by providing an antireflection film that prevents light from being reflected by the metal film. For this reason, when the said patent documents 2 and 3 are applied to the said patent document 1, the function of the said patent document 1 is canceled by the function of the said patent documents 2 and 3, and the recognition accuracy of the alignment marker part of the said patent document 1 is improved. The effect of improving cannot be obtained (there is a trade-off relationship). That is, the semiconductor device provided with the alignment marker portion described in Patent Document 1 has a problem that it is difficult to reduce the size.

この発明は、上述した従来技術による問題点を解消するため、位置認識精度が高く、かつ微細化を実現することができる半導体装置および半導体装置の製造方法を提供することを目的とする。 An object of the present invention is to provide a semiconductor device and a method of manufacturing the semiconductor device that can achieve high miniaturization with high position recognition accuracy in order to eliminate the above-described problems caused by the prior art.

上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、半導体基板上にアライメントマーカー部の設けられた半導体装置において、次の特徴を有する。前記アライメントマーカー部は、配線層、層間絶縁膜、位置検出用の第１金属膜、第２金属膜およびパッシベーション膜を備える。前記配線層は、前記半導体基板の表面に設けられている。前記層間絶縁膜は、前記半導体基板の表面に、前記配線層を覆うように設けられている。前記層間絶縁膜には、前記配線層に達する深さで設けられた複数の第１開口部が設けられている。前記第１金属膜は、前記層間絶縁膜の表面に、前記第１開口部の内壁に沿って、かつ前記配線層と接するように設けられ連続的に凹凸のある形状となっている。前記第２金属膜は、前記第１金属膜の表面に、前記第１金属膜の前記凹凸の凹部が露出されるように設けられている。前記第２金属膜は、外部からの入射光の反射を防止する材料からなる。前記パッシベーション膜は、前記層間絶縁膜と、前記第２金属膜と、の表面に設けられている。前記パッシベーション膜は、前記入射光を透過する材料からなる。 In order to solve the above-described problems and achieve the object, a semiconductor device according to the present invention has the following characteristics in a semiconductor device in which an alignment marker portion is provided on a semiconductor substrate. The alignment marker portion includes a wiring layer, an interlayer insulating film, a first metal film for position detection, a second metal film, and a passivation film. The wiring layer is provided on the surface of the semiconductor substrate. The interlayer insulating film is provided on the surface of the semiconductor substrate so as to cover the wiring layer. The interlayer insulating film is provided with a plurality of first openings provided at a depth reaching the wiring layer. The first metal film is provided on the surface of the interlayer insulating film along the inner wall of the first opening and in contact with the wiring layer, and has a continuously uneven shape. The second metal film is provided on the surface of the first metal film so that the concave and convex portions of the first metal film are exposed. The second metal film is made of a material that prevents reflection of incident light from the outside. The passivation film is provided on the surfaces of the interlayer insulating film and the second metal film. The passivation film is made of a material that transmits the incident light.

また、この発明にかかる半導体装置は、上述した発明において、前記パッシベーション膜および前記第２金属膜は、前記第１金属膜の周囲を囲む。前記パッシベーション膜および前記第２金属膜には、前記第１金属膜のすべての前記凹部を露出する１つの第２開口部が設けられていることを特徴とする。 In the semiconductor device according to the present invention, in the above-described invention, the passivation film and the second metal film surround the first metal film . The passivation film and the second metal film are provided with one second opening that exposes all the recesses of the first metal film.

また、この発明にかかる半導体装置は、上述した発明において、前記第１金属膜の前記凹凸は、前記第１金属膜の全面に連続的に形成されていることを特徴とする。 The semiconductor device according to the present invention is characterized in that, in the above-described invention, the unevenness of the first metal film is continuously formed on the entire surface of the first metal film.

また、この発明にかかる半導体装置は、上述した発明において、前記アライメントマーカー部の大きさは、位置検出するために用いる画像認識装置の一画素の大きさよりも大きいことを特徴とする。 The semiconductor device according to the present invention is characterized in that, in the above-described invention, the size of the alignment marker portion is larger than the size of one pixel of the image recognition device used for position detection.

また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板上に少なくとも二つ以上の前記アライメントマーカー部が設けられていることを特徴とする。 The semiconductor device according to the present invention is characterized in that, in the above-described invention, at least two or more alignment marker portions are provided on the semiconductor substrate.

また、上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置の製造方法は、半導体基板上に素子構造を形成するとともに、アライメントマーカー部を形成する半導体装置の製造方法であって、次の特徴を有する。まず、前記半導体基板の表面に、前記素子構造および前記アライメントマーカー部を構成する配線層を選択的に形成する配線層形成工程を行う。次に、前記半導体基板の表面に、前記配線層を覆うように、前記素子構造および前記アライメントマーカー部を構成する層間絶縁膜を形成する絶縁膜形成工程を行う。次に、前記層間絶縁膜に、前記配線層に達する深さで前記素子構造を構成するコンタクトホールを形成するとともに、前記アライメントマーカー部を構成する、前記コンタクトホールと同一の大きさの複数の第１開口部を形成する第１開口部形成工程を行う。次に、前記層間絶縁膜と、前記第１開口部と、の表面に位置検出用の第１金属膜を形成する第１金属膜形成工程を行う。次に、前記第１金属膜の表面に、外部からの入射光の反射を防止する材料からなる第２金属膜を形成する第２金属膜形成工程を行う。次に、前記層間絶縁膜と、前記第２金属膜と、の表面に、前記素子構造および前記アライメントマーカー部を構成するパッシベーション膜を形成する保護膜形成工程を行う。次に、前記第１開口部上の前記パッシベーション膜を除去して、前記第２金属膜を選択的に露出する第２開口部を形成する第１除去工程を行う。次に、前記第２開口部に露出する部分の前記第２金属膜を除去する第２除去工程を行う。 In order to solve the above-described problems and achieve the object, a method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device in which an element structure is formed on a semiconductor substrate and an alignment marker portion is formed. And has the following characteristics. First, a wiring layer forming step of selectively forming a wiring layer constituting the element structure and the alignment marker portion on the surface of the semiconductor substrate is performed. Next, an insulating film forming step is performed for forming an interlayer insulating film constituting the element structure and the alignment marker portion on the surface of the semiconductor substrate so as to cover the wiring layer. Next, a contact hole constituting the element structure is formed in the interlayer insulating film at a depth reaching the wiring layer, and a plurality of second holes having the same size as the contact hole constituting the alignment marker portion are formed. A first opening forming step for forming one opening is performed. Next, a first metal film forming step of forming a first metal film for position detection on the surfaces of the interlayer insulating film and the first opening is performed. Next, a second metal film forming step of forming a second metal film made of a material that prevents reflection of incident light from the outside is performed on the surface of the first metal film. Next, a protective film forming step is performed in which a passivation film that forms the element structure and the alignment marker portion is formed on the surfaces of the interlayer insulating film and the second metal film. Next, a first removal step is performed in which the passivation film on the first opening is removed to form a second opening that selectively exposes the second metal film. Next, a second removal step is performed to remove the portion of the second metal film exposed in the second opening.

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１除去工程では、すべての前記第１開口部を含む領域上の前記パッシベーション膜を除去することを特徴とする。 The method for manufacturing a semiconductor device according to the present invention is characterized in that, in the above-described invention, in the first removal step, the passivation film on the region including all the first openings is removed.

上述した発明によれば、光を散乱しやすい箇所をアライメントマーカー部に集中させることができるため、画像認識装置によるアライメントマーカー部の位置認識精度を向上させることができる。また、上述した発明によれば、アライメントマーカー部を構成する第１金属膜上に第１金属膜の凹部を露出するように第２金属膜を設けることにより、第１金属膜の凹凸によって光を反射している部分をさらに明るく強調することができる。また、上述した発明によれば、アライメントマーカー部の構造は、微細化技術を適用して半導体装置の素子構造を形成した後に、第１金属膜の凹凸（画像認識装置に認識させる部分）を露出させる工程を行うことが可能な構造となっている。このため、半導体装置の微細化によって、アライメントマーカー部の認識精度に悪影響が及ぶことはなく、認識精度の高いアライメントマーカー部を形成することができる。 According to the above-described invention, the location where light is easily scattered can be concentrated on the alignment marker portion, so that the position recognition accuracy of the alignment marker portion by the image recognition device can be improved. Further, according to the above-described invention, the second metal film is provided on the first metal film constituting the alignment marker portion so as to expose the concave portion of the first metal film, so that light is emitted by the unevenness of the first metal film. The reflected part can be emphasized more brightly. Further, according to the above-described invention, the structure of the alignment marker portion is exposed to the unevenness (the portion to be recognized by the image recognition device) of the first metal film after forming the element structure of the semiconductor device by applying the miniaturization technique. It is the structure which can perform the process to make. For this reason, the miniaturization of the semiconductor device does not adversely affect the recognition accuracy of the alignment marker portion, and an alignment marker portion with high recognition accuracy can be formed.

本発明にかかる半導体装置および半導体装置の製造方法によれば、位置認識精度を向上させることができるとともに、微細化を実現することができる。 According to the semiconductor device and the manufacturing method of the semiconductor device according to the present invention, it is possible to improve the position recognition accuracy and realize miniaturization.

実施の形態１にかかる半導体装置のアライメントマーカー部の構造を示す平面図である。3 is a plan view showing a structure of an alignment marker portion of the semiconductor device according to the first embodiment; FIG. 図１の切断線Ａ−Ａ’における断面構造を示す断面図である。FIG. 2 is a cross-sectional view showing a cross-sectional structure taken along a cutting line A-A ′ in FIG. 1. 実施の形態１にかかる半導体装置のアライメントマーカー部の製造途中の状態を示す断面図である。FIG. 6 is a cross-sectional view showing a state in the middle of manufacturing the alignment marker portion of the semiconductor device according to the first embodiment; 実施の形態１にかかる半導体装置のアライメントマーカー部の製造途中の状態を示す断面図である。FIG. 6 is a cross-sectional view showing a state in the middle of manufacturing the alignment marker portion of the semiconductor device according to the first embodiment; 実施の形態１にかかる半導体装置のアライメントマーカー部の製造途中の状態を示す断面図である。FIG. 6 is a cross-sectional view showing a state in the middle of manufacturing the alignment marker portion of the semiconductor device according to the first embodiment; 実施の形態１にかかる半導体装置のアライメントマーカー部の製造途中の状態を示す断面図である。FIG. 6 is a cross-sectional view showing a state in the middle of manufacturing the alignment marker portion of the semiconductor device according to the first embodiment; 実施の形態１にかかる半導体装置のアライメントマーカー部の製造途中の状態を示す断面図である。FIG. 6 is a cross-sectional view showing a state in the middle of manufacturing the alignment marker portion of the semiconductor device according to the first embodiment; 実施の形態１にかかる半導体装置のアライメントマーカー部の製造途中の状態を示す断面図である。FIG. 6 is a cross-sectional view showing a state in the middle of manufacturing the alignment marker portion of the semiconductor device according to the first embodiment; 実施の形態２にかかる半導体装置のアライメントマーカー部の構造を示す平面図である。6 is a plan view showing a structure of an alignment marker portion of a semiconductor device according to a second embodiment; FIG. 図９の切断線Ｂ−Ｂ’における断面構造を示す断面図である。FIG. 10 is a cross-sectional view showing a cross-sectional structure taken along section line B-B ′ of FIG. 9. 従来の半導体装置のアライメントマーカー部の構造を示す平面図である。It is a top view which shows the structure of the alignment marker part of the conventional semiconductor device. 図１１の切断線ＡＡ−ＡＡ’における断面構造を示す断面図である。FIG. 12 is a cross-sectional view showing a cross-sectional structure taken along a cutting line AA-AA ′ in FIG. 11.

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。 Exemplary embodiments of a semiconductor device and a method for manufacturing the semiconductor device according to the present invention will be explained below in detail with reference to the accompanying drawings. Note that, in the following description of the embodiments and the accompanying drawings, the same reference numerals are given to the same components, and duplicate descriptions are omitted.

（実施の形態１）
まず、実施の形態１にかかる半導体装置のアライメントマーカー部の平面構造について説明する。図１は、実施の形態１にかかる半導体装置のアライメントマーカー部の構造を示す平面図である。図１に示すように、実施の形態１にかかる半導体装置のアライメントマーカー部は、金属膜（第１金属膜）６の全面に例えばマトリクス状に設けられた凹部５で構成されている。金属膜６の下側（基板側）には、金属膜６と同様の例えば十字状の平面形状をしたポリシリコン膜（配線層）３が設けられている。凹部５は、金属膜６とポリシリコン膜３との間に設けられた層間絶縁膜４に形成された開口部内に金属膜６が落ち込んでなる窪みである。 (Embodiment 1)
First, the planar structure of the alignment marker portion of the semiconductor device according to the first embodiment will be described. FIG. 1 is a plan view showing the structure of the alignment marker portion of the semiconductor device according to the first embodiment. As shown in FIG. 1, the alignment marker portion of the semiconductor device according to the first embodiment is composed of, for example, recesses 5 provided in a matrix on the entire surface of the metal film (first metal film) 6. On the lower side (substrate side) of the metal film 6, a polysilicon film (wiring layer) 3 having, for example, a cross-shaped planar shape similar to the metal film 6 is provided. The recess 5 is a recess formed by dropping the metal film 6 into an opening formed in the interlayer insulating film 4 provided between the metal film 6 and the polysilicon film 3.

一つの凹部５の大きさは、画像認識装置の一画素サイズよりも小さい。すなわち、画像認識装置は、一つ一つの凹部５を認識することができない。一方、金属膜６は、画像認識装置で十分に認識される大きさである。具体的には、アセンブリ工程（組立工程）で用いられる画像認識装置の最小分解能は例えば８μｍである。凹部５の直径は、素子に形成される通常のコンタクトホール（不図示）と同程度の寸法であり、例えば１．２μｍ程度である。また、凹部５間の距離は、層間絶縁膜４に開口部を形成するためのラウンドエッチングの横方向（基板主面に平行な方向）への広がりを考慮して、例えば１．２μｍ程度、またはそれよりも大きい。 The size of one recess 5 is smaller than one pixel size of the image recognition device. That is, the image recognition apparatus cannot recognize each concave portion 5. On the other hand, the metal film 6 has a size that can be sufficiently recognized by the image recognition apparatus. Specifically, the minimum resolution of the image recognition apparatus used in the assembly process (assembly process) is, for example, 8 μm. The diameter of the recess 5 is about the same as that of a normal contact hole (not shown) formed in the element, for example, about 1.2 μm. The distance between the recesses 5 is, for example, about 1.2 μm in consideration of the spread in the lateral direction (direction parallel to the substrate main surface) of the round etching for forming the opening in the interlayer insulating film 4, or Bigger than that.

また、一般的に、ポリシリコン膜３の幅は、例えば５０〜２００μｍ程度である。したがって、ポリシリコン膜３と同形状の金属膜６には、切断線Ａ−Ａ’方向の一列分で、例えば２０個〜１００個程度の凹部５が配置される。金属膜６の全面においては、数百個〜数千個程度の凹部５が配置される。金属膜６の輪郭に沿って金属膜６の周囲を囲む窒化チタン（ＴｉＮ）膜（第２金属膜）７が設けられている。ＴｉＮ膜７の表面上には、パッシベーション膜８が設けられている。具体的には、パッシベーション膜８およびＴｉＮ膜７には１つの第２開口部９が設けられている。すなわち、１つのアライメントマーカー部に、１つの第２開口部９が設けられている。この第２開口部９に、金属膜６に設けられたすべての凹部５（以下、凹部５群とする）が露出されている。 In general, the width of the polysilicon film 3 is, for example, about 50 to 200 μm. Accordingly, in the metal film 6 having the same shape as the polysilicon film 3, for example, about 20 to 100 recesses 5 are arranged in one row in the cutting line A-A ′ direction. On the entire surface of the metal film 6, several hundred to several thousand concave portions 5 are arranged. A titanium nitride (TiN) film (second metal film) 7 surrounding the periphery of the metal film 6 is provided along the contour of the metal film 6. A passivation film 8 is provided on the surface of the TiN film 7. Specifically, one second opening 9 is provided in the passivation film 8 and the TiN film 7. That is, one second opening 9 is provided in one alignment marker portion. All the recesses 5 (hereinafter referred to as a recess 5 group) provided in the metal film 6 are exposed in the second opening 9.

次に、実施の形態１にかかる半導体装置のアライメントマーカー部の断面構造について説明する。図２は、図１の切断線Ａ−Ａ’における断面構造を示す断面図である。図２に示すように、実施の形態１にかかる半導体装置のアライメントマーカー部は、半導体基板１を用いて作製されている。半導体基板１の表面には、酸化膜（ＳｉＯ₂）層２が設けられている。ポリシリコン膜３は、ＳｉＯ₂層２の表面の一部に設けられている。ポリシリコン膜３は、半導体装置の図示しない領域に設けられた例えばＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造などの素子構造を構成するゲート電極として用いられていてもよい。 Next, a cross-sectional structure of the alignment marker portion of the semiconductor device according to the first embodiment will be described. FIG. 2 is a cross-sectional view showing a cross-sectional structure taken along a cutting line AA ′ in FIG. As shown in FIG. 2, the alignment marker portion of the semiconductor device according to the first embodiment is manufactured using a semiconductor substrate 1. An oxide film (SiO ₂ ) layer 2 is provided on the surface of the semiconductor substrate 1. The polysilicon film 3 is provided on a part of the surface of the SiO ₂ layer 2. The polysilicon film 3 may be used as a gate electrode constituting an element structure such as a MOS gate (metal-oxide film-insulated gate made of semiconductor) structure provided in a region (not shown) of the semiconductor device.

ポリシリコン膜３およびＳｉＯ₂層２の表面には、層間絶縁膜４が設けられている。層間絶縁膜４には、複数の第１開口部５ａが設けられている。第１開口部５ａは、層間絶縁膜４を深さ方向に貫通してポリシリコン膜３に達する。また、第１開口部５ａは、ポリシリコン膜３に近い部分よりもポリシリコン膜３から遠い部分の方が広く開口するような断面形状になっている。第１開口部５ａの、ポリシリコン膜３から遠い端部付近の側壁は、曲面になっている。このような形状の第１開口部５ａを層間絶縁膜４に設けることにより、層間絶縁膜４の上に設けられた金属膜６の形状が、画像認識装置から入射された光を散乱しやすい形状となる。 An interlayer insulating film 4 is provided on the surfaces of the polysilicon film 3 and the SiO ₂ layer 2. A plurality of first openings 5 a are provided in the interlayer insulating film 4. The first opening 5 a penetrates the interlayer insulating film 4 in the depth direction and reaches the polysilicon film 3. Further, the first opening 5 a has a cross-sectional shape in which a portion farther from the polysilicon film 3 is opened wider than a portion close to the polysilicon film 3. The side wall of the first opening 5a near the end far from the polysilicon film 3 is a curved surface. By providing the first opening 5a having such a shape in the interlayer insulating film 4, the shape of the metal film 6 provided on the interlayer insulating film 4 is a shape that easily scatters light incident from the image recognition device. It becomes.

金属膜６は、層間絶縁膜４の表面に設けられ層間絶縁膜４の第１開口部５ａを覆う。層間絶縁膜４の第１開口部５ａ内において、金属膜６は、第１開口部５ａの内壁に沿うように凹状をなしている。すなわち、金属膜６には、層間絶縁膜４の各第１開口部５ａ上にそれぞれ凹部５が設けられている。金属膜６の凹部５間の部分は、層間絶縁膜４上に位置して凸部をなす。このため、金属膜６には凹部５と凸部とが繰り返し配置されており、金属膜６は連続的に凹凸がある形状となっている。金属膜６は、例えばアルミニウム（Ａｌ）からなる。金属膜６は、第１開口部５ａを介してポリシリコン膜３に接する。すなわち、層間絶縁膜４の第１開口部５ａは、コンタクトホールとしての機能を有する。 The metal film 6 is provided on the surface of the interlayer insulating film 4 and covers the first opening 5 a of the interlayer insulating film 4. In the first opening 5a of the interlayer insulating film 4, the metal film 6 has a concave shape along the inner wall of the first opening 5a. That is, the metal film 6 is provided with the recess 5 on each first opening 5 a of the interlayer insulating film 4. A portion between the concave portions 5 of the metal film 6 is located on the interlayer insulating film 4 to form a convex portion. For this reason, the recessed part 5 and the convex part are repeatedly arrange | positioned at the metal film 6, and the metal film 6 becomes a shape with an unevenness | corrugation continuously. The metal film 6 is made of, for example, aluminum (Al). The metal film 6 is in contact with the polysilicon film 3 through the first opening 5a. That is, the first opening 5a of the interlayer insulating film 4 has a function as a contact hole.

金属膜６の端部は、層間絶縁膜４上に延在している。金属膜６の周囲には、層間絶縁膜４上にパッシベーション膜８が設けられている。パッシベーション膜８は、光を透過する材料からなる。パッシベーション膜８の端部は、金属膜６の端部上に延在している。金属膜６の端部上には、パッシベーション膜８との間に、ＴｉＮ膜７が設けられている。すなわち、ＴｉＮ膜７は、金属膜６の輪郭に沿って設けられている。ＴｉＮ膜７は、光が乱反射することを防止する反射防止膜として機能する。パッシベーション膜８の金属膜６側の端部側面（第２開口部９の側壁）は、金属膜６に近い部分よりも金属膜６から遠い部分の方が広く開口するような断面形状になってもよいし、半導体基板１の主面に垂直な断面形状になっていてもよい。 An end portion of the metal film 6 extends on the interlayer insulating film 4. A passivation film 8 is provided on the interlayer insulating film 4 around the metal film 6. The passivation film 8 is made of a material that transmits light. The end portion of the passivation film 8 extends on the end portion of the metal film 6. On the end portion of the metal film 6, a TiN film 7 is provided between the metal film 6 and the passivation film 8. That is, the TiN film 7 is provided along the contour of the metal film 6. The TiN film 7 functions as an antireflection film that prevents light from being irregularly reflected. The end side surface of the passivation film 8 on the metal film 6 side (side wall of the second opening 9) has a cross-sectional shape such that a portion farther from the metal film 6 is wider than a portion near the metal film 6. Alternatively, the cross section may be perpendicular to the main surface of the semiconductor substrate 1.

このようなアライメントマーカー部においては、画像認識装置から半導体装置に入射光が照射されると、金属膜６で光が反射し、金属膜６の凹凸の一つ一つで反射光の散乱が発生する。金属膜６の凹凸は、金属膜６の全面に形成されている。このため、反射光の散乱は、金属膜６の全面で発生する。すなわち、金属膜６の全面で反射光が均等に散乱される。金属膜６の凹部５の一つ一つは画像認識装置によって認識されないが、金属膜６に複数の凹部５を所定の模様となるように配置することにより、光を散乱している箇所が金属膜６に集中するとともに、光を散乱している箇所の面積を拡大することができる。凹部５による模様を画像認識装置の最小分解能より大きくすることにより、画像認識装置によって散乱光を集中して発している部分の模様が認識されるため、アライメントマーカー部の位置が検出可能となる。 In such an alignment marker portion, when incident light is irradiated from the image recognition device to the semiconductor device, the light is reflected by the metal film 6 and scattering of the reflected light occurs at each of the irregularities of the metal film 6. To do. The unevenness of the metal film 6 is formed on the entire surface of the metal film 6. For this reason, scattering of the reflected light occurs on the entire surface of the metal film 6. That is, the reflected light is scattered evenly over the entire surface of the metal film 6. Each of the recesses 5 of the metal film 6 is not recognized by the image recognition device, but by disposing the plurality of recesses 5 in the metal film 6 so as to have a predetermined pattern, a portion where light is scattered is made of metal While concentrating on the film | membrane 6, the area of the location which is scattering light can be expanded. By making the pattern formed by the recess 5 larger than the minimum resolution of the image recognition device, the pattern of the portion where the scattered light is concentrated is recognized by the image recognition device, so that the position of the alignment marker portion can be detected.

また、金属膜６の周囲にＴｉＮ膜７を設けることにより、アライメントマーカー部には、光を散乱しやすい箇所（金属膜６の凹凸）と、光が反射しにくい箇所（ＴｉＮ膜７）とが隣接して存在することになる。すなわち、製品としての半導体装置において、最も光を反射して明るく見える部分と、最も光を反射せずに暗く見える部分とが隣接して存在していることとなり、このように明暗が生じることによって、光を反射して明るく見える部分がさらに明るく強調される。したがって、画像認識装置によるアライメントマーカー部の位置認識精度をさらに向上させることができる。アライメントマーカー部は、半導体基板上の少なくとも２箇所以上に設けられている。これによって、相対的に位置が判断される。 Further, by providing the TiN film 7 around the metal film 6, the alignment marker portion has a portion that easily scatters light (unevenness of the metal film 6) and a location that hardly reflects light (TiN film 7). It will be adjacent. In other words, in a semiconductor device as a product, a portion that looks bright by reflecting the most light and a portion that looks dark without reflecting the most light are adjacent to each other. , The portion that looks bright by reflecting the light is further emphasized brighter. Therefore, the position recognition accuracy of the alignment marker portion by the image recognition device can be further improved. The alignment marker part is provided in at least two places on the semiconductor substrate. Thereby, the relative position is determined.

また、上述したように素子のコンタクトホールの大きさは、画像認識装置の最小分解能よりも小さいため、画像認識装置によって素子のコンタクトホールが認識されることはない。したがって、アライメントマーカー部と素子のコンタクトホールとを明確に区別することができ、画像認識装置によって素子のコンタクトホールがアライメントマーカー部として誤って認識されることを防止することができる。したがって、また、アライメントマーカー部と、例えばＩＣ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）を構成するＭＯＳトランジスタのボンディングパッドとを区別することができる。 Further, as described above, since the size of the contact hole of the element is smaller than the minimum resolution of the image recognition apparatus, the contact hole of the element is not recognized by the image recognition apparatus. Therefore, the alignment marker part and the contact hole of the element can be clearly distinguished, and the contact hole of the element can be prevented from being erroneously recognized as the alignment marker part by the image recognition device. Therefore, it is also possible to distinguish the alignment marker portion from the bonding pad of the MOS transistor that constitutes, for example, an IC (Integrated Circuit).

次に、実施の形態１にかかる半導体装置のアライメントマーカー部の製造方法について説明する。図３〜８は、実施の形態１にかかる半導体装置のアライメントマーカー部の製造途中の状態を示す断面図である。まず、図３に示すように、例えば熱酸化によりシリコン（Ｓｉ）からなる半導体基板１の表面層にＳｉＯ₂層２を形成する。次に、ＳｉＯ₂層２の表面にポリシリコン膜３を堆積した後、パターニングおよびエッチングによりポリシリコン膜３を例えば十字状の平面形状にする。次に、図４に示すように、ポリシリコン膜３の形成されたＳｉＯ₂層２の全面に層間絶縁膜４を堆積する。 Next, a method for manufacturing the alignment marker portion of the semiconductor device according to the first embodiment will be described. 3-8 is sectional drawing which shows the state in the middle of manufacture of the alignment marker part of the semiconductor device concerning Embodiment 1. FIGS. First, as shown in FIG. 3, the SiO ₂ layer 2 is formed on the surface layer of the semiconductor substrate 1 made of silicon (Si), for example, by thermal oxidation. Next, after depositing a polysilicon film 3 on the surface of the SiO ₂ layer 2, the polysilicon film 3 is formed into a cross-shaped planar shape by patterning and etching, for example. Next, as shown in FIG. 4, an interlayer insulating film 4 is deposited on the entire surface of the SiO ₂ layer 2 on which the polysilicon film 3 is formed.

次に、図５に示すように、ラウンドエッチングと呼ばれる等方性エッチングにより、ポリシリコン膜３が露出されない程度に浅い深さで層間絶縁膜４を選択的に除去し、略円弧状の溝を例えば等間隔に配置されるように複数形成する。次に、コンタクトエッチングと呼ばれる異方性エッチングにより、層間絶縁膜４の、溝底面とポリシリコン膜３とに挟まれた部分をポリシリコン膜３に到達するまで除去する。これによって、層間絶縁膜４に、半導体基板１に近い部分よりも半導体基板１から遠い部分の方が広く開口するような断面形状の第１開口部５ａが形成される。 Next, as shown in FIG. 5, isotropic etching called round etching is used to selectively remove the interlayer insulating film 4 at such a shallow depth that the polysilicon film 3 is not exposed to form a substantially arc-shaped groove. For example, a plurality are formed so as to be arranged at equal intervals. Next, the portion of the interlayer insulating film 4 sandwiched between the groove bottom and the polysilicon film 3 is removed by anisotropic etching called contact etching until the polysilicon film 3 is reached. As a result, a first opening 5 a having a cross-sectional shape is formed in the interlayer insulating film 4 such that a portion farther from the semiconductor substrate 1 is wider than a portion near the semiconductor substrate 1.

次に、図６に示すように、層間絶縁膜４の第１開口部５ａを覆うように層間絶縁膜４の表面に金属膜６を形成する。層間絶縁膜４には第１開口部５ａが形成されているため、金属膜６の第１開口部５ａ上の部分に凹部５が形成され、金属膜６の全面が連続的な凹凸のある形状となる。次に、金属膜６の表面にＴｉＮ膜７を形成する。次に、パターニングおよびエッチングにより、金属膜６およびＴｉＮ膜７をポリシリコン膜３と同様の平面形状にする。金属膜６およびＴｉＮ膜７の周囲には、層間絶縁膜４が露出される。次に、図７に示すように、ＴｉＮ膜７および層間絶縁膜４の全面にパッシベーション膜８を形成する。 Next, as shown in FIG. 6, a metal film 6 is formed on the surface of the interlayer insulating film 4 so as to cover the first opening 5 a of the interlayer insulating film 4. Since the first opening 5a is formed in the interlayer insulating film 4, the concave portion 5 is formed in the portion of the metal film 6 on the first opening 5a, and the entire surface of the metal film 6 has a continuous uneven shape. It becomes. Next, a TiN film 7 is formed on the surface of the metal film 6. Next, the metal film 6 and the TiN film 7 are formed into the same planar shape as the polysilicon film 3 by patterning and etching. The interlayer insulating film 4 is exposed around the metal film 6 and the TiN film 7. Next, as shown in FIG. 7, a passivation film 8 is formed on the entire surface of the TiN film 7 and the interlayer insulating film 4.

次に、図８に示すように、例えばドライエッチングにより、金属膜６の凹部５群を含む範囲を覆う部分のパッシベーション膜８を除去して開口部８ａを形成し、ＴｉＮ膜７を露出させる。次に、例えばドライエッチングにより、パッシベーション膜８の開口部８ａに露出するＴｉＮ膜７を除去して金属膜６を露出させる。これにより、金属膜６の周囲を囲むようにＴｉＮ膜７が残るとともに、パッシベーション膜８およびＴｉＮ膜７の第２開口部９に、金属膜６の凹部５群が露出される。これによって、図１に示すように実施の形態１にかかる半導体装置のアライメントマーカー部の製造工程が完了する。 Next, as shown in FIG. 8, for example, by dry etching, the portion of the passivation film 8 covering the range including the recess 5 group of the metal film 6 is removed to form an opening 8a, and the TiN film 7 is exposed. Next, the metal film 6 is exposed by removing the TiN film 7 exposed in the opening 8a of the passivation film 8 by dry etching, for example. As a result, the TiN film 7 remains so as to surround the metal film 6, and the recess 5 group of the metal film 6 is exposed in the passivation film 8 and the second opening 9 of the TiN film 7. Thereby, the manufacturing process of the alignment marker portion of the semiconductor device according to the first embodiment is completed as shown in FIG.

上述した実施の形態１にかかる半導体装置のアライメントマーカー部の製造方法において、半導体基板１、ＳｉＯ₂層２、ポリシリコン膜３、層間絶縁膜４、金属膜６、ＴｉＮ膜７およびパッシベーション膜８には、一般的なＩＣを構成する例えばＭＯＳトランジスタを製造する際に形成される層を流用したり、一般的なＩＣを製造する際の形成工程を流用することができる。具体的には、例えば、ＳｉＯ₂層２は、ＬＯＣＯＳ層を流用することができる。ポリシリコン膜３は、ＭＯＳトランジスタのゲート電極に用いるポリシリコン膜を流用することができる。層間絶縁膜４およびパッシベーション膜８は、ＭＯＳゲート構造に用いるものをそのまま流用することができる。 In the method of manufacturing the alignment marker portion of the semiconductor device according to the first embodiment described above, the semiconductor substrate 1, the SiO ₂ layer 2, the polysilicon film 3, the interlayer insulating film 4, the metal film 6, the TiN film 7, and the passivation film 8 are formed. For example, a layer formed when manufacturing a MOS transistor constituting a general IC, for example, or a formation process when manufacturing a general IC can be used. Specifically, for example, the LOCOS layer can be used for the SiO ₂ layer 2. As the polysilicon film 3, a polysilicon film used for the gate electrode of the MOS transistor can be used. As the interlayer insulating film 4 and the passivation film 8, those used for the MOS gate structure can be used as they are.

層間絶縁膜４は、例えばＨＴＯ膜、ＢＰＳＧ膜またはＴＥＯＳ膜などと呼ばれるＳｉＯ₂膜である。パッシベーション膜８は、例えばシリコン酸化膜（ＳｉＯ₂）とシリコン窒化膜（ＳｉＮ）の積層膜である。金属膜６およびＴｉＮ膜７は、ボンディングパッドなどの形成工程と同じ工程を流用することができる。さらに、第１開口部５ａは、ポリシリコンのゲート電極に金属のゲート電極を接続するためのコンタクトホールを形成する際に同時に形成することができる。したがって、実施の形態１にかかる半導体装置のアライメントマーカー部の構造は、ＩＣを製造するプロセスであれば、容易に集積可能な構造である。また、アライメントマーカー部を形成するにあたって、新たな工程が追加されないため、コストの増加を招かない。 The interlayer insulating film 4 is a SiO ₂ film called, for example, an HTO film, a BPSG film, or a TEOS film. The passivation film 8 is a laminated film of, for example, a silicon oxide film (SiO ₂ ) and a silicon nitride film (SiN). For the metal film 6 and the TiN film 7, the same process as that for forming the bonding pad or the like can be used. Further, the first opening 5a can be formed at the same time when the contact hole for connecting the metal gate electrode to the polysilicon gate electrode is formed. Therefore, the structure of the alignment marker portion of the semiconductor device according to the first embodiment is a structure that can be easily integrated as long as it is a process for manufacturing an IC. Further, since no new process is added when forming the alignment marker portion, the cost is not increased.

また、アライメントマーカー部のＴｉＮ膜７を選択的に除去する工程は、製造工程の最後に行われる。これにより、ＩＣを構成する半導体装置の素子構造を構成する金属膜の全面に反射防止膜となるＴｉＮ膜７を形成することにより例えばゲート長や配線幅の微細化を図った場合であっても、製造工程の最後にアライメントマーカー部のＴｉＮ膜７を選択的に除去することができる。このため、アライメントマーカー部のＴｉＮ膜７を除去する工程によって、半導体装置の微細化が妨げられることはない。また、微細化技術を適用して半導体装置の素子構造を形成したとしても、製造工程の最後にアライメントマーカー部のＴｉＮ膜７を選択的に除去して金属膜６の凹部５群を露出させるため、半導体装置の微細化によってアライメントマーカー部の認識精度に悪影響が及ぶことはない。これにより、認識精度の高いアライメントマーカー部を形成することができる。 The step of selectively removing the TiN film 7 in the alignment marker portion is performed at the end of the manufacturing process. Thus, even when the gate length and the wiring width are reduced, for example, by forming the TiN film 7 serving as an antireflection film on the entire surface of the metal film constituting the element structure of the semiconductor device constituting the IC. The TiN film 7 in the alignment marker portion can be selectively removed at the end of the manufacturing process. For this reason, the process of removing the TiN film 7 in the alignment marker portion does not prevent the miniaturization of the semiconductor device. Further, even when the element structure of the semiconductor device is formed by applying the miniaturization technique, the TiN film 7 in the alignment marker portion is selectively removed at the end of the manufacturing process to expose the concave portions 5 of the metal film 6. The recognition accuracy of the alignment marker portion is not adversely affected by the miniaturization of the semiconductor device. Thereby, an alignment marker part with high recognition accuracy can be formed.

以上、説明したように、実施の形態１によれば、光を散乱しやすい箇所（金属膜の凹凸）をアライメントマーカー部に集中させることができるため、画像認識装置によるアライメントマーカー部の位置認識精度を向上させることができる。また、実施の形態１によれば、アライメントマーカー部を構成する金属膜の周囲を囲むように反射防止膜となるＴｉＮ膜を設けることにより、金属膜の凹凸によって光を反射している部分をさらに明るく強調することができる。また、実施の形態１によれば、アライメントマーカー部の構造は、微細化技術を適用して半導体装置の素子構造を形成した後に、第１金属膜の凹凸（画像認識装置に認識させる部分）を露出させる工程を行うことが可能な構造となっている。このため、半導体装置の微細化によって、アライメントマーカー部の認識精度に悪影響が及ぶことはなく、認識精度の高いアライメントマーカー部を形成することができる。したがって、半導体装置の微細化と位置認識精度の向上との両立が可能となる。また、実施の形態１によれば、半導体装置の微細化と位置認識精度の向上とを両立するにあたって、新たな工程が追加されないため、製造コストが増加することを防止することができる。 As described above, according to the first embodiment, it is possible to concentrate the portion (unevenness of the metal film) that easily scatters light on the alignment marker portion, and thus the position recognition accuracy of the alignment marker portion by the image recognition device. Can be improved. In addition, according to the first embodiment, by providing the TiN film serving as an antireflection film so as to surround the metal film constituting the alignment marker portion, the portion that reflects light by the unevenness of the metal film is further reduced. Can be emphasized brightly. Further, according to the first embodiment, the structure of the alignment marker part is the unevenness of the first metal film (the part to be recognized by the image recognition apparatus) after the element structure of the semiconductor device is formed by applying the miniaturization technique. It has a structure capable of performing the exposing process. For this reason, the miniaturization of the semiconductor device does not adversely affect the recognition accuracy of the alignment marker portion, and an alignment marker portion with high recognition accuracy can be formed. Therefore, both miniaturization of the semiconductor device and improvement of position recognition accuracy can be achieved. In addition, according to the first embodiment, a new process is not added to achieve both the miniaturization of the semiconductor device and the improvement of the position recognition accuracy, so that it is possible to prevent an increase in manufacturing cost.

（実施の形態２）
次に、実施の形態２にかかる半導体装置のアライメントマーカー部の構造について説明する。図９は、実施の形態２にかかる半導体装置のアライメントマーカー部の構造を示す平面図である。図１０は、図９の切断線Ｂ−Ｂ’における断面構造を示す断面図である。実施の形態２にかかる半導体装置のアライメントマーカー部が実施の形態１にかかる半導体装置のアライメントマーカー部と異なる点は、パッシベーション膜１８およびＴｉＮ膜１７の第２開口部１９に、金属膜１６の１つの凹部１５を露出させる点である。すなわち、１つのアライメントマーカー部に、凹部１５と同数の第２開口部１９が設けられている。この場合、実施の形態１にかかる半導体装置のアライメントマーカー部の製造方法において、パッシベーション膜１８およびＴｉＮ膜１７を選択的に除去する際に、金属膜１６の凹部１５上の部分のみパッシベーション膜１８およびＴｉＮ膜１７を除去し、金属膜１６の凹部１５間に形成される凸部上にパッシベーション膜１８およびＴｉＮ膜１７を残せばよい。図９，１０において、符号１４は層間絶縁膜、符号１５ａは層間絶縁膜の第１開口部である。 (Embodiment 2)
Next, the structure of the alignment marker portion of the semiconductor device according to the second embodiment will be described. FIG. 9 is a plan view showing the structure of the alignment marker portion of the semiconductor device according to the second embodiment. FIG. 10 is a cross-sectional view showing a cross-sectional structure taken along the cutting line BB ′ of FIG. The alignment marker portion of the semiconductor device according to the second embodiment is different from the alignment marker portion of the semiconductor device according to the first embodiment in that the metal film 16 is formed in the second opening 19 of the passivation film 18 and the TiN film 17. The point is that the two recesses 15 are exposed. That is, the same number of second openings 19 as the recesses 15 are provided in one alignment marker portion. In this case, in the method of manufacturing the alignment marker portion of the semiconductor device according to the first embodiment, when the passivation film 18 and the TiN film 17 are selectively removed, only the portion of the metal film 16 on the recess 15 and the passivation film 18 The TiN film 17 may be removed, and the passivation film 18 and the TiN film 17 may be left on the convex portions formed between the concave portions 15 of the metal film 16. 9 and 10, reference numeral 14 denotes an interlayer insulating film, and reference numeral 15a denotes a first opening of the interlayer insulating film.

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、光を散乱し反射しやすい箇所（金属膜の凹凸）と、光が反射しにくい箇所（ＴｉＮ膜）とがさらに隣接して存在することとなるため、アライメントマーカー部の認識精度をより向上させることができる。 As described above, according to the second embodiment, the same effect as in the first embodiment can be obtained. Further, according to the second embodiment, a location where the light is easily scattered and reflected (unevenness of the metal film) and a location where the light is not easily reflected (TiN film) are further adjacent to each other. The recognition accuracy of the marker part can be further improved.

以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、アライメントマーカー部を構成する金属膜の平面形状を十字状としているが、これに限るものではない。また、上述した実施の形態１では、金属膜の端部上にＴｉＮ膜を設けているが、金属膜の外側に金属膜を囲むようにＴｉＮ膜を設けてもよい。 The present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention. For example, in each of the above-described embodiments, the planar shape of the metal film constituting the alignment marker portion is a cross shape, but is not limited thereto. In the first embodiment described above, the TiN film is provided on the end portion of the metal film. However, the TiN film may be provided outside the metal film so as to surround the metal film.

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、車載用、産業用、医療用などに用いられる半導体装置の製造に有用であり、特に、ワイヤボンディングやダイボンディングなどのアセンブリ工程に適している。 As described above, the semiconductor device and the method for manufacturing the semiconductor device according to the present invention are useful for manufacturing a semiconductor device used for in-vehicle use, industrial use, medical use, and the like, and in particular, assemblies such as wire bonding and die bonding. Suitable for process.

１半導体基板
２ＳｉＯ₂層
３ポリシリコン膜
４，１４層間絶縁膜
５，１５金属膜の凹部
５ａ，１５ａ層間絶縁膜の第１開口部
６，１６金属膜
７，１７ＴｉＮ膜
８，１８パッシベーション膜
９，１９パッシベーション膜およびＴｉＮ膜の第２開口部 1 semiconductor substrate 2 SiO ₂ layer 3 polysilicon film 4 and 14 recesses 5a of the interlayer insulating film 5 and 15 metal layer, the first opening 6, 16 metal films 15a interlayer insulating film 7, 17 TiN film 8 and 18 a passivation film 9, 19 Second opening of passivation film and TiN film

Claims

In a semiconductor device provided with an alignment marker portion on a semiconductor substrate,
The alignment marker portion is
A wiring layer provided on the surface of the semiconductor substrate;
An interlayer insulating film provided on the surface of the semiconductor substrate so as to cover the wiring layer;
A plurality of first openings provided in the interlayer insulating film at a depth reaching the wiring layer;
A first metal film for position detection which is provided on the surface of the interlayer insulating film along the inner wall of the first opening and in contact with the wiring layer and has a continuously uneven shape;
A second metal film made of a material for preventing reflection of incident light from the outside, provided on the surface of the first metal film so that the concave and convex portions of the first metal film are exposed;
A passivation film made of a material that transmits the incident light, provided on the surface of the interlayer insulating film and the second metal film;
Equipped with a,
The passivation film and the second metal film surround the first metal film;
The semiconductor device, wherein the passivation film and the second metal film are provided with one second opening that exposes all the recesses of the first metal film .

The semiconductor device according to claim 1, wherein the unevenness of the first metal film is continuously formed on the entire surface of the first metal film.

3. The semiconductor device according to claim 1, wherein the size of the alignment marker portion is larger than the size of one pixel of the image recognition device used for position detection.

The semiconductor device according to claim 1, wherein at least two or more alignment marker portions are provided on the semiconductor substrate.

A method of manufacturing a semiconductor device that forms an element structure on a semiconductor substrate and forms an alignment marker portion,
A wiring layer forming step of selectively forming a wiring layer constituting the element structure and the alignment marker portion on the surface of the semiconductor substrate;
An insulating film forming step of forming an interlayer insulating film constituting the element structure and the alignment marker portion on the surface of the semiconductor substrate so as to cover the wiring layer;
A plurality of first openings having the same size as the contact holes and forming the alignment marker portion are formed in the interlayer insulating film at a depth reaching the wiring layer. A first opening forming step for forming
A first metal film forming step of forming a first metal film for position detection on a surface of the interlayer insulating film and the first opening;
A second metal film forming step of forming a second metal film made of a material that prevents reflection of incident light from the outside on the surface of the first metal film;
A protective film forming step of forming a passivation film constituting the element structure and the alignment marker portion on the surface of the interlayer insulating film and the second metal film;
Removing the passivation film on the first opening to form a second opening that selectively exposes the second metal film;
A second removal step of removing the portion of the second metal film exposed in the second opening;
Including
In the first removing step, the passivation film on a region including all the first openings is removed.