JP2008218624A - Identification mark and semiconductor device - Google Patents
Identification mark and semiconductor device Download PDFInfo
- Publication number
- JP2008218624A JP2008218624A JP2007052496A JP2007052496A JP2008218624A JP 2008218624 A JP2008218624 A JP 2008218624A JP 2007052496 A JP2007052496 A JP 2007052496A JP 2007052496 A JP2007052496 A JP 2007052496A JP 2008218624 A JP2008218624 A JP 2008218624A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- film
- recognition mark
- reflection
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
Description
本発明は、光学的な認識に使用される認識マーク、および当該認識マークを備えた半導体装置に関する。 The present invention relates to a recognition mark used for optical recognition, and a semiconductor device including the recognition mark.
半導体集積回路装置（以下、半導体装置という。）の製造工程は、半導体基板上に半導体装置を作りこむウエハ工程と、ウエハ工程が完了した半導体基板を個々の半導体チップ（以下、チップという。）に分割し、組立を行う組立工程とに分けることができる。組立工程では、まず、ダイシング等により半導体基板がチップに分割される。半導体基板の分割に際し、半導体基板は粘着性を有するダイシングシート等に貼り付けられる。このため、分割された各チップは、ダイシングシート上に配列された状態で保持される。そして、当該ダイシングシートからピックアップされたチップが組立に使用される。このようなピックアップを行う装置は、ピックアップの際に画像認識によりチップの有無を判別している。このような画像認識を行うために、各チップ上には、認識マークが形成されている。 A manufacturing process of a semiconductor integrated circuit device (hereinafter referred to as a semiconductor device) includes a wafer process in which a semiconductor device is formed on a semiconductor substrate and a semiconductor substrate in which the wafer process is completed into individual semiconductor chips (hereinafter referred to as chips). It can be divided into an assembly process for dividing and assembling. In the assembly process, first, the semiconductor substrate is divided into chips by dicing or the like. When the semiconductor substrate is divided, the semiconductor substrate is attached to an adhesive dicing sheet or the like. For this reason, each divided | segmented chip | tip is hold | maintained in the state arranged on the dicing sheet. A chip picked up from the dicing sheet is used for assembly. An apparatus that performs such pickup determines the presence or absence of a chip by image recognition at the time of pickup. In order to perform such image recognition, a recognition mark is formed on each chip.
図１９は、一般的なＭＯＳ（Metal Oxide Semiconductor）型半導体装置の製造プロセスにより形成された、従来の認識マークの構造の一例を示す図である。図１９（ａ）は認識マークの平面図であり、図１９（ｂ）は、図１９（ａ）のＸ−Ｘ線における断面図である。 FIG. 19 is a diagram showing an example of the structure of a conventional recognition mark formed by a manufacturing process of a general MOS (Metal Oxide Semiconductor) type semiconductor device. FIG. 19A is a plan view of the recognition mark, and FIG. 19B is a cross-sectional view taken along line XX in FIG.
図１９（ｂ）の例では、シリコン基板１０１上にＬＯＣＯＳ（Local Oxidation of Silicon）膜１０３が形成されており、ＬＯＣＯＳ膜１０３上にＢＰＳＧ（Boro-Phospho Silicate Glass）膜１０４が形成されている。ＢＰＳＧ膜１０４上には、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜１０５が形成されている。ここで、ＢＰＳＧ膜１０４は、シリコン基板１０１の表面に形成された半導体素子と、ＢＰＳＧ膜１０４上に形成される配線との間の層間絶縁膜であり、ＴＥＯＳ膜１０５は、ＢＰＳＧ膜１０４上に形成される配線と、ＴＥＯＳ膜１０５上に形成される配線との間の層間絶縁膜である。
In the example of FIG. 19B, a LOCOS (Local Oxidation of Silicon)
ＴＥＯＳ膜１０５上には、十字型パターンからなる認識マーク１００が形成されている。当該認識マーク１００は、矩形パターン１１０によって囲まれている。当該矩形パターン１１０は、認識マーク領域を示す機能を有するパターンであり、認識マークに必須のパターンではない。
On the TEOS
図１９（ａ）の例では、認識マーク１００および矩形パターン１１０はアルミニウム（Ａｌ）等の金属膜１０７により構成されている。金属膜１０７は、チップ上の半導体回路を構成する配線（ここでは、ＴＥＯＳ膜５上に形成される配線）を形成するために使用される。したがって、認識マーク１００は、当該配線の形成工程において形成される。近年、配線形成工程では、微細な配線の安定した加工を実現するために、金属膜１０７上には、窒化チタン（ＴｉＮ）膜等からなる反射防止膜１１１が形成されている。反射防止膜１１１は、金属膜１０７にパターン形成を行うためのリソグラフィ工程において、反射光を低減させて加工精度を確保する機能と、金属膜１０７の酸化を防止して配線の信頼性を確保する機能とを有している。なお、ＴＥＯＳ膜１０５上には、認識マーク１００を被覆する窒化シリコン（ＳｉＮ）膜１０６が保護膜として形成されている。なお、図１９（ａ）では、ＳｉＮ膜６の図示を省略している。
In the example of FIG. 19A, the
図１９に示す認識マーク１００の画像認識は、十字型パターン形成領域における光の反射率と、十字型パターンの周囲で金属膜７が存在しない領域における光の反射率とが異なることを利用して行われる。すなわち、半導体装置の表面を光学的に観察したときに、反射率の差から生じるコントラストにより認識マークの形状を検出する。そして、ダイシングシート上における各チップ位置において、所定形状（ここでは、十字型）の認識マークが検出できた場合にはそのチップをピックアップする。また、所定の認識マークが検出できなかった場合には、その位置にチップが存在しないと判定し、次のチップ位置に移動する。
The image recognition of the
なお、チップ上の認識マークの認識率を向上させる技術として、例えば、特許文献１、２に開示された技術がある。特許文献１は、反射率の低い絶縁膜等で形成されたパターンの認識力を向上させるため、Ａｌ膜等の高反射率膜をパターンの形状に沿って設ける技術を開示している。また、特許文献２は、平面部からなる垂直反射率が高いパターンと、凹凸部からなる垂直反射率が低いパターンとを有する、認識マークが開示されている。
図１９の構造を有する認識マークでは金属膜１０７上に反射防止膜１１１が形成されているため、認識マーク１００（十字型パターン）形成領域の光の反射率は比較的小さい。このため、認識マーク形成領域の反射率と、金属膜１０７が形成されていない周辺領域の反射率との差が約６％程度になる。このような状況下で、画像認識によりチップの有無を確実に認識するためには、画像認識において、半導体装置の表面を観察した画像から認識マーク１００の形状を抽出するための判定基準を厳密に設定する必要があった。
In the recognition mark having the structure of FIG. 19, since the
しかしながら、上述の組立工程は、出荷先のユーザにおいて行われることもある。この場合、半導体装置は非分割状態（ウエハ状態）でユーザに供給され、ユーザが上述のピックアップを行う。したがって、画像認識によるチップ有無の判定は、ユーザが有するピックアップ装置が実施することになる。このため、ユーザが有するピックアップ装置において、上述の判定基準の設定ができなければ、認識マーク１００を画像認識により検出することができず、誤認識が多発する。このような状況を回避するためには、ユーザ側のピックアップ装置の画像認識力に依存することのない、高い認識率を有する認識マークをチップ上に形成することが必要である。さらに、このような認識マークは、半導体装置の製造コストを増大させることがないように、半導体装置の形成に必要な工程のみを含むウエハ工程において形成できる必要がある。
However, the assembly process described above may be performed by a user at the shipping destination. In this case, the semiconductor device is supplied to the user in a non-divided state (wafer state), and the user performs the above pickup. Therefore, the determination of the presence / absence of a chip by image recognition is performed by a pickup device possessed by the user. For this reason, if the above-mentioned determination criteria cannot be set in the pickup device possessed by the user, the
上述の特許文献１および特許文献２に開示された認識マークでは、特別な工程を付加することなく形成する場合、高反射率膜や反射パターンが配線層により構成されることになる。このため、上述の問題を解決することはできない。
In the recognition marks disclosed in
本発明は、上記従来の事情を鑑みて提案されたものであって、新たな工程を追加することなく、画像認識により確実に、かつ容易に認識することができる認識マークおよび当該認識マークを備えた半導体装置を提供することを目的とする。 The present invention has been proposed in view of the above-described conventional circumstances, and includes a recognition mark that can be reliably and easily recognized by image recognition without adding a new process, and the recognition mark. An object of the present invention is to provide a semiconductor device.
上述の課題を解決するため、本発明は以下の技術的手段を採用している。まず、本発明は、半導体基板上に形成され、光学的に認識される認識用マークを前提としている。そして、本発明に係る認識マークは、半導体基板の主面に形成された絶縁膜と、当該絶縁膜の表面に形成された金属膜からなる反射パターンとを備える。また、本認識マークは、反射パターンよりも上層に形成された絶縁膜からなり、平面視において反射パターンの周縁部に隣接する領域を被覆する反射抑制パターンを備える。ここで、周縁部とは、反射パターンのエッジから所定距離の範囲にある反射パターン上の領域を指す。また、隣接する領域とは、隣合う両領域の端部が完全に一致している場合だけでなく、両領域の端部の間に間隙が存在する場合であっても、両領域の端部が完全に一致している場合と同様の効果を奏する状態を含む。 In order to solve the above-described problems, the present invention employs the following technical means. First, the present invention is premised on a recognition mark formed on a semiconductor substrate and optically recognized. The recognition mark according to the present invention includes an insulating film formed on the main surface of the semiconductor substrate and a reflective pattern made of a metal film formed on the surface of the insulating film. The recognition mark is made of an insulating film formed in an upper layer than the reflection pattern, and includes a reflection suppression pattern that covers a region adjacent to the peripheral edge of the reflection pattern in plan view. Here, the peripheral portion refers to a region on the reflection pattern within a predetermined distance from the edge of the reflection pattern. In addition, the adjacent region is not only the case where the end portions of both adjacent regions completely match, but also the case where there is a gap between the end portions of both regions. Includes a state in which the same effect as in the case where is completely matched.
本構成によれば、認識マークのエッジ近傍における光の反射率の差を従来に比べて増大させることができる。この結果、認識マークの認識率を向上させることができる。 According to this configuration, the difference in light reflectance near the edge of the recognition mark can be increased as compared with the conventional case. As a result, the recognition rate of the recognition mark can be improved.
上記構成において、反射抑制パターンは、例えば、平面視において反射パターンの周縁部を除く反射パターンの内側の領域を被覆するパターンとすることができる。 In the above configuration, the reflection suppression pattern can be, for example, a pattern that covers a region inside the reflection pattern excluding the peripheral portion of the reflection pattern in plan view.
また、反射抑制パターンは、平面視において反射パターンの外側の領域、あるいは、平面視において反射パターンの外側の領域および反射パターンの周縁部を被覆するパターンとすることもできる。この場合、反射パターンは、反射パターン領域の反射率を、反射抑制パターン被覆領域の反射率よりも小さい状態にする反射抑制部を備えてもよい。本構成では、反射パターン領域の光の反射率を低減することにより、認識マークのエッジ近傍における光の反射率の差を従来に比べて増大させることができる。反射抑制部は、例えば、反射パターンの表面に設けられた傾斜面により構成することができる。 In addition, the reflection suppression pattern can be a pattern that covers a region outside the reflection pattern in a plan view, or a region outside the reflection pattern in a plan view and a peripheral portion of the reflection pattern. In this case, the reflection pattern may include a reflection suppression unit that makes the reflectance of the reflection pattern region smaller than the reflectance of the reflection suppression pattern coating region. In this configuration, the light reflectance difference in the vicinity of the edge of the recognition mark can be increased compared to the conventional case by reducing the light reflectance in the reflective pattern region. The reflection suppressing unit can be configured by, for example, an inclined surface provided on the surface of the reflection pattern.
また、本発明に係る他の認識マークは、半導体基板の主面に形成された絶縁膜と、当該絶縁膜の表面に形成された金属膜からなる反射パターンとを備える。また、本認識マークは、反射パターンよりも上層に形成された絶縁膜からなり、平面視において反射パターンの周縁部のみを被覆する帯状の反射抑制パターンを備える。本構成によっても、同様の効果を得ることができる。 Another recognition mark according to the present invention includes an insulating film formed on the main surface of the semiconductor substrate and a reflective pattern made of a metal film formed on the surface of the insulating film. In addition, the recognition mark is made of an insulating film formed in an upper layer than the reflection pattern, and includes a strip-like reflection suppression pattern that covers only the peripheral edge of the reflection pattern in plan view. The same effect can be obtained by this configuration.
以上の構成は、例えば、反射パターンを最上層配線を形成するための金属膜で形成し、反射抑制パターンをポリイミド膜等の最終保護膜で形成することで実現できる。すなわち、認識マークを形成するための特別な工程を必要としない。 The above configuration can be realized, for example, by forming the reflection pattern with a metal film for forming the uppermost layer wiring and forming the reflection suppression pattern with a final protective film such as a polyimide film. That is, a special process for forming the recognition mark is not required.
一方、本発明に係るさらに他の認識マークは、半導体基板表面に形成された絶縁膜の開口部から露出する半導体基板表面からなる反射パターンを備える。また、上記絶縁膜よりも上層に形成された絶縁膜からなり、平面視において反射パターンの周縁部に隣接する領域を被覆する反射抑制パターンを備える。本構成においても、上述の構成と同様の効果を得ることができる。 On the other hand, still another recognition mark according to the present invention includes a reflection pattern formed on the surface of the semiconductor substrate exposed from the opening of the insulating film formed on the surface of the semiconductor substrate. Moreover, it is made of an insulating film formed in an upper layer than the insulating film, and includes a reflection suppression pattern that covers a region adjacent to the peripheral edge of the reflection pattern in plan view. Also in this configuration, the same effect as the above configuration can be obtained.
本構成において、反射抑制パターンは、平面視において反射パターンの外側の領域、あるいは、平面視において前記反射パターンの外側の領域および前記反射パターンの周縁部を被覆するパターンとすることができる。 In this configuration, the reflection suppression pattern can be a pattern that covers a region outside the reflection pattern in plan view, or a region that covers the region outside the reflection pattern and the peripheral edge of the reflection pattern in plan view.
また、反射パターンを構成する半導体基板表面が、反射パターン領域の反射率を、前記反射抑制パターン被覆領域の反射率よりも小さい状態にする反射抑制部を備えてもよい。この場合、反射抑制部は、半導体基板表面に設けられた傾斜面により構成することができる。また、反射抑制部は、半導体基板表面に形成された凹部と、当該凹部に充填された絶縁膜とにより構成することもできる。このような半導体基板表面の傾斜面や凹部は、ＯＥＩＣ（Optical Electric Integrate Circuit）等を含む半導体装置を製造するプロセスでは、特別な工程を付加することなく形成することが可能である。 Moreover, the semiconductor substrate surface which comprises a reflective pattern may be provided with the reflection suppression part which makes the reflectance of a reflective pattern area | region smaller than the reflectance of the said reflection suppression pattern coating | coated area | region. In this case, the reflection suppressing portion can be configured by an inclined surface provided on the surface of the semiconductor substrate. Further, the reflection suppressing portion can be configured by a recess formed on the surface of the semiconductor substrate and an insulating film filled in the recess. Such inclined surfaces and recesses on the surface of the semiconductor substrate can be formed without adding special steps in the process of manufacturing a semiconductor device including an OEIC (Optical Electric Integrate Circuit).
さらに、本発明に係るさらに他の認識マークは、半導体基板の主面に形成された絶縁膜と、当該絶縁膜上に、断面形状が三角形である線状または点状の、複数の金属膜からなる反射パターンと、当該反射パターンを被覆する絶縁膜とを備える。上記金属膜の断面形状は、三角形に代えて台形であってもよい。 Furthermore, another recognition mark according to the present invention includes an insulating film formed on the main surface of the semiconductor substrate, and a plurality of metal films having a triangular or linear cross-section on the insulating film. A reflection pattern, and an insulating film covering the reflection pattern. The cross-sectional shape of the metal film may be a trapezoid instead of a triangle.
また、本発明に係るさらに他の認識マークは、半導体基板の主面に形成された絶縁膜と、当該絶縁膜上に形成された金属膜からなるとともに、複数の開口部を有する反射パターンと、当該反射パターンを被覆する絶縁膜とを備える。 Further, another recognition mark according to the present invention comprises an insulating film formed on the main surface of the semiconductor substrate, a reflective film having a plurality of openings, and a metal film formed on the insulating film, And an insulating film covering the reflective pattern.
以上の構成によっても、認識マークのエッジ近傍における光の反射率の差を従来に比べて増大させることができる。 Also with the above configuration, the difference in light reflectance near the edge of the recognition mark can be increased as compared with the conventional case.
また、以上のような認識マークを備えた半導体装置によれば、組立工程におけるチップ自動認識を確実に行うことができ、誤認識の発生を防止することができる。 Further, according to the semiconductor device provided with the recognition mark as described above, automatic chip recognition in the assembly process can be reliably performed, and occurrence of erroneous recognition can be prevented.
本発明によれば、認識マークを構成する反射パターンと、反射パターンの周囲の領域の反射率との差を大きくすることができる。このため、認識マークの認識率を向上させることができ、組立工程におけるチップ誤認識を防止することができる。また、本発明の認識マークは、特別な工程を追加することなく形成することができるため、製造コストを増大させることもない。さらに、半導体装置の製造プロセスに応じた、認識マークの構造を選択することができる。 According to the present invention, the difference between the reflection pattern constituting the recognition mark and the reflectance of the area around the reflection pattern can be increased. For this reason, the recognition rate of a recognition mark can be improved and chip | tip recognition mistake in an assembly process can be prevented. Moreover, since the recognition mark of the present invention can be formed without adding a special process, the manufacturing cost is not increased. Furthermore, the structure of the recognition mark can be selected according to the manufacturing process of the semiconductor device.
以下、本発明の実施形態について、図面を参照しながら説明する。以下の実施形態では、十字型の反射パターンにより構成された認識マークを備えた半導体装置により本発明を具体化している。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the present invention is embodied by a semiconductor device provided with a recognition mark constituted by a cross-shaped reflection pattern.
（第１の実施形態）
第１の実施形態では、ＳｉＮ膜等からなる保護膜上に、最終保護膜としてポリイミド膜を備える半導体装置に好適な構成について説明する。公知のように、最終保護膜は、組立工程において、半導体チップに機械的な損傷が加わることを防止する機能や、半導体チップを樹脂パッケージ封止した際に、半導体チップに加わる応力を緩和する機能を有している。
(First embodiment)
In the first embodiment, a configuration suitable for a semiconductor device including a polyimide film as a final protective film on a protective film made of a SiN film or the like will be described. As is well known, the final protective film has a function to prevent mechanical damage to the semiconductor chip during the assembly process, and a function to relieve stress applied to the semiconductor chip when the semiconductor chip is sealed with a resin package. have.
図１は、本発明に係る第１の実施形態の半導体装置が備える認識マークの構造を示す図である。図１（ａ）は、認識マークの構造を示す平面図である。また、図１（ｂ）は、図１（ａ）のＡ−Ａ線における断面図である。 FIG. 1 is a diagram showing the structure of a recognition mark provided in the semiconductor device according to the first embodiment of the present invention. FIG. 1A is a plan view showing the structure of the recognition mark. Moreover, FIG.1 (b) is sectional drawing in the AA line of Fig.1 (a).
図１（ａ）および図１（ｂ）に示すように、本実施形態の認識マーク１０は、金属膜からなる十字型パターン２１（反射パターン）と、十字型パターン２１上に形成された、絶縁膜からなる十字型パターン２２（反射抑制パターン）を備える。また、認識マーク１０の周囲には認識マーク１０を囲む矩形パターン２３が設けられている。
As shown in FIGS. 1A and 1B, the
以下、図１に示す認識マーク１０の形成方法を図１（ｂ）を参照しながら簡単に説明する。まず、シリコン基板１上に熱酸化法等によりＬＯＣＯＳ膜３が形成される。ＬＯＣＯＳ膜３は、半導体装置において、素子分離として機能する。図１に図示しない領域のシリコン基板１上には、ＬＯＣＯＳ膜３が形成されない領域が存在し、当該領域に、ＭＯＳ型トランジスタ等の半導体素子が形成される。半導体素子を形成する過程で、図１に示す領域（以下、認識マーク形成領域という。）に、ゲート絶縁膜やゲート電極を形成するための各種薄膜が堆積される。本実施形態では、認識マーク形成領域に堆積されたこれらの薄膜は、各薄膜に対するエッチング工程において除去される。
Hereinafter, a method of forming the
半導体素子が形成されたシリコン基板１上には、ＢＰＳＧ膜４がＣＶＤ（Chemical Vapor Deposition）法等により形成される。ＢＰＳＧ膜４は、シリコン基板１の表面に形成された半導体素子と、ＢＰＳＧ膜４上に形成される配線との間の層間絶縁膜である。図１に図示しない領域のＢＰＳＧ膜４には、シリコン基板１に形成された半導体素子と、ＢＰＳＧ膜４上に形成される配線とを電気的に接続するためのコンタクトホールが形成される。このとき、認識マーク形成領域のＢＰＳＧ膜４は、エッチングマスクで被覆されておりエッチングされない。この後、ＢＰＳＧ膜４上には、コンタクトホール内にコンタクトプラグを形成するための導体膜や、ＢＰＳＧ膜４上に配線を形成するための導体膜が堆積される。認識マーク形成領域のＢＰＳＧ膜４上に堆積されたこれらの導体膜は、各導体膜に対するエッチング工程において除去される。
On the
続いて、ＢＰＳＧ膜４上に、ＣＶＤ法等によりＴＥＯＳ膜５が形成される。ＴＥＯＳ膜５は、ＢＰＳＧ膜４上に形成される配線と、ＴＥＯＳ膜５上に形成される配線との間の層間絶縁膜である。図１に図示しない領域のＴＥＯＳ膜５には、例えば、ＢＰＳＧ膜４上に形成された配線と、ＴＥＯＳ膜５上に形成される配線とを電気的に接続するためのビアホールが形成される。このとき、認識マーク形成領域のＴＥＯＳ膜５はエッチングマスクで被覆されておりエッチングされない。この後、ＴＥＯＳ膜５上には、ビアホール内にビアプラグを形成するための導体膜が堆積される。認識マーク形成領域のＴＥＯＳ膜５上に堆積された導体膜は、当該導体膜に対するエッチング工程において除去される。
Subsequently, a
次いで、ＴＥＯＳ膜５上に、配線を形成するための金属膜であるＡｌ膜７が堆積される。Ａｌ膜７上には、ＴｉＮ膜、あるいはＴｉＮ膜とＴｉ膜との積層膜等からなる反射防止膜１１が堆積される。ここで、反射防止膜１１は、Ａｌ膜７にパターン形成を行うためのリソグラフィ工程において、反射光を低減させて加工精度を確保する機能と、Ａｌ膜７の酸化を防止してＡｌ配線の信頼性を確保する機能とを有している。Ａｌ膜７および反射防止膜１１は、例えば、スパッタリング法等により堆積することができる。
Next, an
本実施形態においても、従来と同様に、認識マーク１０を構成する十字型パターン２１および認識マーク１０の周囲を囲む矩形パターン２３は、Ａｌ膜７と反射防止膜１１との積層膜により構成されている。これらのパターン２１、２３は、Ａｌ膜７と反射防止膜１１との積層膜に対して、公知のリソグラフィ技術およびエッチング技術を適用することにより形成される。このとき、図１に図示しないＴＥＯＳ膜５上には、Ａｌ膜７および反射防止膜１１の積層膜からなる配線パターンが形成される。
Also in the present embodiment, the
Ａｌ膜７および反射防止膜１１の積層膜に対するパターン形成が完了した後、ＴＥＯＳ膜５上には、保護膜であるＳｉＮ膜６がＣＶＤ法等により形成される。また、ＳｉＮ膜６上には、最終保護膜２であるポリイミド膜２が形成される。なお、図１（ａ）では、ポリイミド膜２とＡｌ膜７との間に存在するＳｉＮ膜６の図示を省略している。
After the pattern formation for the laminated film of the
図１（ａ）および図１（ｂ）に示すように、本実施形態では、Ａｌ膜７と反射防止膜１１との積層膜からなる十字型パターン２１上にポリイミド膜２からなる十字型パターン２２が形成されている。十字型パターン２２は、図１に図示しない領域に形成された、ポリイミド膜２に開口部を形成する工程において、公知のリソグラフィ技術により同時に形成される。なお、当該工程は、半導体回路と外部回路とを電気的に接続するために使用される電極パッド上のポリイミド膜２に開口部を形成する工程である。図１（ａ）に示すように、ポリイミド膜２からなる十字型パターン２２は、平面視において、十字型パターン２１に内包されている。なお、ポリイミド膜２の膜厚は３〜４μｍである。
As shown in FIGS. 1A and 1B, in this embodiment, a
図１の例では、十字型パターン２１上でポリイミド膜２が形成された領域（反射抑制パターン被覆領域）の可視光の反射率は約２０％である。また、十字型パターン２１上でポリイミド膜２が形成されていない領域（反射パターン領域）の可視光の反射率は約３１％である。したがって、可視光の反射率の差は１１％程度となる。このように、本実施形態によれば、Ａｌ膜７からなる十字型パターン２１の周縁部と、その内側の領域との光の反射率の差を大きくすることができる。これにより、画像認識のために取得される認識マークの画像では、Ａｌ膜７からなる十字型パターン２１の周縁部と、その内側の領域とのコントラストが大きくなる。このため、画像認識により認識マーク１０を容易にかつ確実に検出することができる。この結果、画像認識における誤認識を低減することができ、確実にチップの有無を判別することができる。
In the example of FIG. 1, the visible light reflectance of an area where the
上記では、認識マークが、十字型の反射パターン上に、平面視において反射パターンの周縁部を除く反射パターンの内側の領域を被覆する十字型の反射抑制パターンを備えた構成を説明した。しかしながら、反射抑制パターンは、平面視において反射パターンの周縁部に隣接する領域を被覆する構成であれば、同様の効果を得ることができる。 In the above description, the configuration in which the recognition mark includes the cross-shaped reflection suppression pattern that covers the area inside the reflection pattern excluding the peripheral portion of the reflection pattern in plan view on the cross-shaped reflection pattern has been described. However, the same effect can be obtained if the reflection suppression pattern is configured to cover a region adjacent to the peripheral edge of the reflection pattern in plan view.
図２は、本実施形態の認識マークの変形例の構造を示す図である。図１と同様に、図２（ａ）が認識マークの構造を示す平面図であり、図２（ｂ）が、図２（ａ）のＢ−Ｂ線における断面図である。また、図２（ａ）では、図１（ａ）と同様に、ポリイミド膜２とＡｌ膜７との間に存在するＳｉＮ膜６の図示を省略している。
FIG. 2 is a diagram showing a structure of a modified example of the recognition mark of the present embodiment. As in FIG. 1, FIG. 2A is a plan view showing the structure of the recognition mark, and FIG. 2B is a cross-sectional view taken along line BB in FIG. 2A, illustration of the
図２の例では、ポリイミド膜２からなるパターン２４（反射抑制パターン）が、図１に示したポリイミド膜２のパターン２２を反転させた形状を有している。すなわち、平面視において、十字型パターン２１と矩形パターン２３とに囲まれた領域にポリイミド膜２のパターン２４が形成されている。当該パターン２４は十字型の開口部を有し、当該十字型の開口部に十字型パターン２１が位置している。ポリイミド膜２からなるパターン２４は、図１の例と同様に、電極パッド上のポリイミド膜２に開口部を形成する工程において形成される。
In the example of FIG. 2, the pattern 24 (reflection suppression pattern) made of the
本構成では、ポリイミド膜２からなるパターン２４が形成された領域の可視光の反射率は約１３％である。また、十字型パターン２１が形成された領域の可視光の反射率は約２４％である。したがって、可視光の反射率の差は１１％程度となる。この結果、図１の例と同様に、画像認識による認識マークの認識率を向上させることができる。
In this configuration, the visible light reflectance of the region where the
また、反射抑制パターンは、平面視において反射パターンの周縁部のみを被覆する帯状のパターンであってもよい。図３は、本実施形態の認識マークの他の変形例の構造を示す図である。図１および図２と同様に、図３（ａ）が認識マークの構造を示す平面図であり、図３（ｂ）が、図３（ａ）のＣ−Ｃ線における断面図である。また、図３（ａ）では、図１（ａ）および図２（ａ）と同様に、ポリイミド膜２とＡｌ膜７との間に存在するＳｉＮ膜６の図示を省略している。
Further, the reflection suppression pattern may be a belt-like pattern that covers only the peripheral edge of the reflection pattern in plan view. FIG. 3 is a diagram showing the structure of another modification of the recognition mark of the present embodiment. Similar to FIGS. 1 and 2, FIG. 3A is a plan view showing the structure of the recognition mark, and FIG. 3B is a cross-sectional view taken along the line CC of FIG. 3A. 3A, illustration of the
図３の例では、ポリイミド膜２のパターン２５（反射抑制パターン）が、Ａｌ膜７からなる十字型パターン２１の周縁部に沿って２μｍ程度の幅で形成されている。ポリイミド膜２からなるパターン２５は、図１および図２に示した例と同様に、電極パッド上のポリイミド膜２に開口部を形成する工程において形成される。
In the example of FIG. 3, the pattern 25 (reflection suppression pattern) of the
本構成においても、図１および図２に示した例と同様に、ポリイミド膜２からなるパターン２５が形成された領域の可視光の反射率と、当該パターン２３で囲まれた領域内のＡｌ膜７からなる十字型パターン２１が形成された領域の反射率との差を大きくすることができる。この結果、画像認識による認識マークの認識率を向上させることができる。
Also in this configuration, similarly to the example shown in FIGS. 1 and 2, the visible light reflectance in the region where the
以上説明したように、本実施形態では、認識マークを構成する十字型パターンの周縁部と、当該周縁部に隣接する領域との反射率の差を大きくすることができる。この結果、画像認識により認識マークを容易にかつ確実に検出することができ、認識マークの認識率を向上させることができる。 As described above, in this embodiment, it is possible to increase the difference in reflectance between the peripheral portion of the cross pattern constituting the recognition mark and the region adjacent to the peripheral portion. As a result, the recognition mark can be detected easily and reliably by image recognition, and the recognition rate of the recognition mark can be improved.
なお、以上の構造で使用される各膜は一般的なＭＯＳ型半導体装置の製造プロセスにおいて使用される膜を例示したものであり、認識マークを構成する反射パターンの周縁部と、当該周縁部に隣接する領域との反射率の差を大きくすることができる構成であれば、各膜の材質は、上記説明で例示した材料と異なってもよい。 Each film used in the above structure is an example of a film used in a general MOS type semiconductor device manufacturing process, and the peripheral part of the reflection pattern constituting the recognition mark and the peripheral part. The material of each film may be different from the material exemplified in the above description as long as the difference in reflectance between adjacent regions can be increased.
また、反射抑制パターン（上記ではポリイミド膜２のパターン）は、一体のパターンに限らず、線状パターンや点状パターンの集合体として構成してもよい。この場合、線状パターンや点状パターンの密度を変更することにより、反射抑制パターン形成領域の反射率を調整することが可能となる。
Further, the reflection suppression pattern (the pattern of the
（第２の実施形態）
第１の実施形態では、認識マークを構成する反射パターンをＡｌ膜および反射防止膜で形成したが、当該反射パターンは、シリコン基板によって構成することも可能である。そこで、本発明の第２の実施形態では、シリコン基板を露出させることにより構成した反射パターンを備える認識マークについて説明する。図４は、本実施形態の半導体装置が備える認識マークの構造を示す図である。図４（ａ）は、認識マークの構造を示す平面図である。また、図４（ｂ）は、図４（ａ）のＤ−Ｄ線における断面図である。
(Second Embodiment)
In the first embodiment, the reflection pattern constituting the recognition mark is formed of the Al film and the antireflection film, but the reflection pattern can also be formed of a silicon substrate. Therefore, in the second embodiment of the present invention, a recognition mark having a reflection pattern configured by exposing a silicon substrate will be described. FIG. 4 is a view showing the structure of the recognition mark provided in the semiconductor device of this embodiment. FIG. 4A is a plan view showing the structure of the recognition mark. FIG. 4B is a cross-sectional view taken along the line DD in FIG.
図４に示すように、シリコン基板１上によりＬＯＣＯＳ膜３が形成されている。本実施形態では、ＬＯＣＯＳ膜３が、十字型の開口部３１と、当該十字型開口部３１を囲む矩形の各辺を構成する開口部３３とを有している。このような開口部３１、３３は、例えば、以下のようにして形成される。まず、シリコン基板１上にＣＶＤ法等によりＳｉＮ膜（図示せず）が堆積される。当該ＳｉＮ膜にリソグラフィ技術およびエッチング技術を適用することにより、開口部３１、３３の形成領域を被覆するＳｉＮ膜のパターンが形成される。当該ＳｉＮ膜パターンが形成されたシリコン基板１を熱酸化することにより、ＬＯＣＯＳ膜３が形成される。このとき、ＳｉＮ膜パターンにより被覆された領域にはＬＯＣＯＳ膜３は形成されない。この後、エッチングによりＳｉＮ膜パターンを除去することで、十字型開口部３１と、当該十字型開口部３１を矩形状に囲む各辺を構成する開口部３３とが形成される。
As shown in FIG. 4, a
開口部３１、３３が形成されたＬＯＣＯＳ膜３上には、第１の実施形態と同様に、半導体装置を構成する各種薄膜が堆積される。しかしながら、本実施形態では、認識マーク２０の反射パターンを構成するシリコン基板１を最表面に露出させるために、認識マーク形成領域に成膜された各薄膜（ここでは、ＢＰＳＧ膜４、ＴＥＯＳ膜５、および図４に示す領域には形成されていないＡｌ膜、ゲート絶縁膜、ゲート電極を構成する膜等の他の膜）に、矩形の開口部（例えば、ＢＰＳＧ膜４の開口部４１、ＴＥＯＳ膜５の開口部５１）を設けている。各膜の開口部は、その膜が層間絶縁膜である場合には、当該層間絶縁膜にコンタクトホールやビアホール等の開口部を形成する工程で同時に形成される。また、その膜が配線等に使用される膜である場合には、配線パターンを形成するエッチング工程で同時に形成される。なお、図４では、認識マーク形成領域において、ＢＰＳＧ膜４およびＴＥＯＳ膜５以外の膜は、全て除去されている。
Various thin films constituting the semiconductor device are deposited on the
また、ＴＥＯＳ膜５上に保護膜として形成されるＳｉＮ膜６に対しては、十字型開口部３１のみを露出させるための十字型の開口部６１が設けられている。すなわち、開口部６１の開口端は、開口部３１の開口端に沿って設けられている。開口部６１は、上述の電極パッド上に開口部を形成する工程において同時に形成される。この場合、ＳｉＮ膜６は、下層のＴＥＯＳ膜５やＢＰＳＧ膜４に設けられた開口部の側面を被覆している。したがって、ＴＥＯＳ膜５の開口部５１やＢＰＳＧ膜４の開口部４１から、水分等が半導体装置に浸入することはない。また、各膜の開口部における段差に起因して、上層に形成した膜の開口部を形成するエッチング工程においてエッチング不良が生じるこがある。本実施形態では、このようなエッチング不要を防止するため、図４（ｂ）に示すように、ＬＯＣＯＳ膜３の開口部３３よりもＢＰＳＧ膜４の開口部４１を広く形成している。同様に、ＢＰＳＧ膜４の開口部４１よりもＴＥＯＳ膜５の開口部５１を広く形成している。例えば、ＢＰＳＧ膜４の膜厚が７００ｎｍであり、ＴＥＯＳ膜５の膜厚が８００ｎｍである場合、開口部４１の開口端は、開口部３３の開口端よりも１μｍ程度後退させればよい。また、開口部５１の開口端は、開口部４１の開口端よりも１μｍ程度後退させればよい。
A
本構成では、認識マーク２０において、反射パターン領域（十字型開口部３１内でシリコン基板表面が露出している領域）の可視光の反射率は約４１％である。また、反射抑制パターン被覆領域（十字型開口部３１の周囲でＳｉＮ膜６が被覆している領域）の可視光の反射率は約３１％である。したがって、可視光の反射率の差は１０％程度となる。このように、本実施形態によれば、シリコン基板表面により構成された十字型の反射パターンの周縁部と、その外側の領域との光の反射率の差を大きくすることができる。このため、画像認識により認識マーク２０を容易にかつ確実に検出することができる。この結果、第１の実施形態と同様に、画像認識による認識マークの認識率を向上させることができる。
In this configuration, in the
なお、上記では、開口部６１の開口端を、平面視において反射パターン領域の外側に配置したが、開口部６１の開口端は、反射パターン（十字型開口部３１内でシリコン基板表面が露出している領域）の周縁部上に配置してもよい。
In the above description, the opening end of the
また、上記では、最終保護膜を備えない構成について説明したが、本実施形態は、最終保護膜を備えた半導体装置に対しても適用可能である。図５は、最終保護膜を備えた半導体装置が備える認識マークの構造を示す図である。図５（ａ）は、認識マークの構造を示す平面図である。また、図５（ｂ）は、図５（ａ）のＥ−Ｅ線における断面図である。図５の例では、平面視において、ＳｉＮ膜６の開口部６１およびＬＯＣＯＳ膜３の開口部３３を内包する開口部２６が最終保護膜であるポリイミド膜２に形成されている。
In the above description, the configuration not including the final protective film has been described. However, the present embodiment can also be applied to a semiconductor device including the final protective film. FIG. 5 is a diagram showing the structure of the recognition mark provided in the semiconductor device provided with the final protective film. FIG. 5A is a plan view showing the structure of the recognition mark. FIG. 5B is a cross-sectional view taken along the line E-E in FIG. In the example of FIG. 5, the
ポリイミド膜２を形成することにより、認識マーク２０を囲むように形成した開口部３３の外側の領域における可視光の反射率は約１３％となる。このため、図４の例に比べて十字型に露出したシリコン基板１における反射率と、その周囲（ポリイミド膜２に被覆された領域）の反射率との差が大きくなる。この結果、図４に示した事例よりも、画像認識による認識マークの認識率を向上させることができる。
By forming the
なお、以上の構造で使用される各膜は一般的なＭＯＳ型半導体装置の製造プロセスにおいて使用される膜を例示したものであり、認識マークを構成する反射パターンの周縁部と、当該周縁部に隣接する領域との反射率の差を大きくすることができる構成であれば、各膜の材質は、上記説明で例示した材料と異なってもよい。 Each film used in the above structure is an example of a film used in a general MOS type semiconductor device manufacturing process, and the peripheral part of the reflection pattern constituting the recognition mark and the peripheral part. The material of each film may be different from the material exemplified in the above description as long as the difference in reflectance between adjacent regions can be increased.
（第３の実施形態）
以上では、一般的なＭＯＳ型半導体装置の製造プロセスに好適な構成を説明した。第１および第２の実施形態に示した構造は、ＯＥＩＣ（Optical Electric Integrate Circuit）の製造プロセスにも適用可能であるが、これらの製造プロセスでは、より好適な実現することができる。そこで、本発明の第３の実施形態では、ＯＥＩＣの製造プロセスに好適な認識マークについて説明する。図６は、本実施形態の半導体装置が備える認識マークの構造を示す図である。図６（ａ）は、認識マークの構造を示す平面図である。また、図６（ｂ）は、図６（ａ）のＦ−Ｆ線における断面図である。
(Third embodiment)
The configuration suitable for the manufacturing process of a general MOS type semiconductor device has been described above. The structures shown in the first and second embodiments can be applied to an OEIC (Optical Electric Integrate Circuit) manufacturing process, but can be realized more suitably in these manufacturing processes. Accordingly, in the third embodiment of the present invention, a recognition mark suitable for the OEIC manufacturing process will be described. FIG. 6 is a view showing the structure of the recognition mark provided in the semiconductor device of this embodiment. FIG. 6A is a plan view showing the structure of the recognition mark. FIG. 6B is a cross-sectional view taken along the line FF in FIG.
図６（ｂ）に示すように、本実施形態の認識マーク３０は、第２の実施形態と同様に表面に十字型に露出させたシリコン基板１からなる反射パターンを備える。また、本実施形態の認識マーク３０は、反射パターンの形状に沿った開口部６１を有するＳｉＮ膜６からなる反射抑制パターンを備えている。また、本実施形態では、反射パターンの表面に、傾斜面により構成された反射抑制部が設けられている。ここでは、露出したシリコン基板１に溝部３５を形成することにより傾斜面を形成している。反射抑制部は、反射パターンの反射率を低下させる機能を有している。したがって、本実施形態の認識マークでは、第１および第２の実施形態とは異なり、反射パターン領域における光の反射率が、反射抑制パターン被覆領域（ＳｉＮ膜６に被覆された領域）における光の反射率よりも小さくなる。
As shown in FIG. 6B, the
図７、図８および図９は、本実施形態の認識マーク３０を形成する手順を示す工程断面図である。図７（ａ）に示すように、まず、表面にエピタキシャル成長したシリコン層（図示せず）を備えるＰ型のシリコン基板１の全面に熱酸化法により３５ｎｍ程度の膜厚を有する酸化膜８が形成される。酸化膜８上には、ＣＶＤ法等により、膜厚が１２０ｎｍ程度のＳｉＮ膜９が形成される。
7, 8, and 9 are process cross-sectional views illustrating a procedure for forming the
次いで、公知のリソグラフィ技術およびエッチング技術を適用して、図７（ｂ）に示すように、酸化膜８とＳｉＮ膜９との積層膜からなるマスクパターンが形成される。当該マスクパターンは、ＬＯＣＯＳ膜３の非形成領域を被覆している。続いて、図７（ｃ）に示すように、当該マスクパターンをマスクとしたエッチングにより、深さが５００ｎｍ程度のトレンチ３４がシリコン基板１に形成される。この状態で、熱酸化を行うことにより、図７（ｄ）に示すようにトレンチ３４の内部にＬＯＣＯＳ膜３が形成される。その後、図８（ａ）に示すように、ＳｉＮ膜９および酸化膜８がエッチング等により除去される。
Next, by applying a known lithography technique and etching technique, as shown in FIG. 7B, a mask pattern made of a laminated film of the
この段階で、図７〜図９に図示しない領域のシリコン基板１上にトランジスタ等の半導体素子が形成される。半導体素子を形成する過程で、認識マーク形成領域に成膜された各種薄膜は、その膜に対するエッチング工程において全て除去される。半導体素子の形成が完了すると、層間絶縁膜としてＢＰＳＧ膜４が形成され、図８（ｂ）に示すように、認識マーク形成領域のＢＰＳＧ膜４に開口部４１が形成される。この開口部４１は、図示しない領域のＢＰＳＧ膜４にコンタクトホールを形成する工程で形成される。
At this stage, a semiconductor element such as a transistor is formed on the
続いて、図示しない領域のＢＰＳＧ膜４上に配線が形成される。配線を形成する過程で、認識マーク形成領域に成膜された各種薄膜は、その膜に対するエッチング工程において全て除去される。
Subsequently, a wiring is formed on the
配線の形成が完了すると、層間絶縁膜としてＴＥＯＳ膜５が形成され、当該ＴＥＯＳ膜５に、図８（ｃ）に示すように、ＢＰＳＧ膜４の開口部４１を内包する開口部５１が形成される。この開口部５１は、図示しない領域のＴＥＯＳ膜５にビアホールを形成する工程で形成される。図示しない領域のＴＥＯＳ膜５上には、配線や外部接続用の電極パッドが形成される。その過程で、認識マーク形成領域に成膜された各種薄膜は、その膜に対するエッチング工程において全て除去される。配線の形成が完了すると、保護膜としてＳｉＮ膜６が形成され、当該ＳｉＮ膜６に開口部６１が形成される。図８（ｄ）に示すように、ＳｉＮ６の開口部６１は、ＢＰＳＧ膜４の開口部４１およびＴＥＯＳ膜５の開口部５１に内包されている。また、ＢＰＳＧ膜４の開口部４１の側面およびＴＥＯＳ膜５の開口部５１の側面は、ＳｉＮ膜６によって被覆されている。なお、ＳｉＮ膜６の開口部６１は、上記電極パッドを露出させる開口部を保護膜６に形成する工程で形成される。
When the formation of the wiring is completed, a
続いて、図９（ａ）に示すように、ＳｉＮ６の開口部６１に露出したＬＯＣＯＳ膜３上に、リソグラフィ技術によりレジストパターン１２が形成される。当該レジストパターン１２は、以下で形成される溝部３５の非形成領域を被覆している。レジストパターン１２をマスクとしたＬＯＣＯＳ膜３のエッチングにより、図９（ｂ）に示すようにレジストパターン１２に対応するＬＯＣＯＳ膜３のパターン３６が形成される。
Subsequently, as shown in FIG. 9A, a resist
レジストパターン１２が除去された後、ＬＯＣＯＳ膜３からなるパターン３６をマスクとして、シリコン基板１がエッチングされる。当該エッチングは、例えば、水酸化カリウム溶液（ＫＯＨ）等のアルカリ溶液をエッチャントとしたウエットエッチングにより行うことができる。これにより、図９（ｃ）に示すように、シリコン基板１に溝部３５が形成される。溝部３５の形成が完了すると、図９（ｄ）に示すように、マスクとして使用したＬＯＣＯＳ膜３のパターン３６が除去され、認識マーク３０の形成が完了する。本実施形態では、以上の工程により、十字型開口部３１内に、その一端から他端にわたる溝部３５が複数形成される（図６（ａ）参照。）。
After the resist
なお、図９（ａ）〜図９（ｄ）に示した工程は、ＯＥＩＣプロセスの工程の一部であり、認識マーク３０を形成するために新たな追加した工程ではない。ＯＥＩＣプロセスでは、図６から図９には図示していない領域において、最終保護膜形成後、リソグラフィ工程、シリコン基板エッチング工程、レジスト除去工程を経て、ミラー領域と呼ぶ別の半導体レーザチップを配置するための領域がシリコン基板に形成される。この場合、エッチング工程において、ミラー領域のシリコン基板側面は４５度の傾斜になるように形成される。これにより、ミラー領域に配置された半導体レーザチップから出射された光が４５度のシリコン基板側壁で反射し、シリコン基板１の表面側へ光を取り出すことができる。すなわち、図９（ａ）の工程は、ミラー領域を形成するためのレジストパターンを形成するリソグラフィ工程である。図９（ｂ）の工程は、ミラー領域形成位置の酸化膜を除去する工程である。図９（ｃ）の工程は、シリコン基板をエッチングによりミラー領域を形成するエッチング工程である。図９（ｄ）の工程は、レジストを除去する工程である。
9A to 9D are a part of the OEIC process and are not newly added steps for forming the
以上のようにして形成された認識マーク３０の十字型の反射パターン領域（十字型開口部３１内でシリコン基板表面が露出している領域）における可視光の反射率はシリコン基板１に形成された溝部３５の側壁の角度により変化する。例えば、側壁が溝部３５の底面に対して４５度傾斜している場合は約１７％である。このとき、認識マーク３０周辺の反射抑制パターン被覆領域（ＳｉＮ膜６により被覆された領域）における可視光の反射率は約３１％である。したがって、可視光の反射率の差は１４％程度となる。この結果、第１および第２の実施形態と同様に、画像認識による認識マークの認識率を向上させることができる。
The visible light reflectance of the
このように、本実施形態によれば、シリコン基板表面により構成された十字型の反射パターンの周縁部と、その外側の領域との光の反射率の差を大きくすることができる。この結果、第１の実施形態と同様に、画像認識による認識マークの認識率を向上させることができる。 As described above, according to the present embodiment, it is possible to increase the difference in light reflectance between the peripheral portion of the cross-shaped reflection pattern formed by the silicon substrate surface and the outer region. As a result, the recognition rate of recognition marks by image recognition can be improved as in the first embodiment.
なお、上記では、開口部６１の開口端を、平面視において反射パターン領域の外側に配置したが、開口部６１の開口端は、反射パターンの周縁部上に配置してもよい。また、以上の構造で使用される各膜は一般的なＯＥＩＣの製造プロセスにおいて使用される膜を例示したものであり、認識マークを構成する反射パターンの周縁部と、当該周縁部に隣接する領域との反射率の差を大きくすることができる構成であれば、各膜の材質は、上記説明で例示した材料と異なってもよい。
In the above description, the opening end of the
（第４の実施形態）
本実施形態では、第３の実施形態の認識マークと同様に、ＯＥＩＣの製造プロセスに好適な認識マークについて説明する。図１０は、本実施形態の半導体装置が備える認識マークの構造を示す図である。図１０（ａ）は、認識マークの構造を示す平面図である。また、図１０（ｂ）は、図１０（ａ）のＧ−Ｇ線における断面図である。
(Fourth embodiment)
In the present embodiment, a recognition mark suitable for the OEIC manufacturing process will be described in the same way as the recognition mark of the third embodiment. FIG. 10 is a view showing the structure of the recognition mark provided in the semiconductor device of this embodiment. FIG. 10A is a plan view showing the structure of the recognition mark. Moreover, FIG.10 (b) is sectional drawing in the GG line | wire of Fig.10 (a).
図１０（ｂ）に示すように、本実施形態の認識マーク４０は、第３の実施形態と同様にシリコン基板１に溝部３５が形成されている。そして、溝部３５上にＡｌ膜７および反射防止膜１１からなる積層膜により構成された十字型パターン２１からなる反射パターンを備えた構造になっている。なお、本実施形態では、十字型パターン２１の表面に、傾斜面により構成された反射抑制部が設けられている。このため、第３の実施形態と同様に、反射パターン領域における光の反射率が、反射抑制パターン被覆領域（ＳｉＮ膜６に被覆された領域）における光の反射率よりも小さくなる。
As shown in FIG. 10B, the
図１１および図１２は、本実施形態の認識マーク４０を形成する手順を示す工程断面図である。第３の実施形態と同様に、まず、表面にエピタキシャル成長したシリコン層を備えるＰ型のシリコン基板１の全面に熱酸化法により３５ｎｍ程度の膜厚を有する酸化膜８が形成される。酸化膜８上には、ＣＶＤ法等により、膜厚が１２０ｎｍ程度のＳｉＮ膜９が形成される（図１１（ａ））。
11 and 12 are process cross-sectional views illustrating a procedure for forming the
次いで、公知のリソグラフィ技術およびエッチング技術を適用して、酸化膜８とＳｉＮ膜９との積層膜からなるマスクパターンが形成される。当該マスクパターンは、ＬＯＣＯＳ膜３の非形成領域を被覆している。当該マスクパターンをマスクとしたエッチングにより、深さが５００ｎｍ程度のトレンチ３４がシリコン基板１に形成される（図１１（ｂ））。この状態で、熱酸化を行うことにより、トレンチ３４の内部にＬＯＣＯＳ膜３が形成される。ＳｉＮ膜９および酸化膜８は、ＬＯＣＯＳ膜３が形成された後、エッチング等により除去される（図１１（ｃ））。
Next, a mask pattern composed of a laminated film of the
本実施形態では、続いて、認識マーク形成領域のシリコン基板１に溝部３５が形成される。ここでは、リソグラフィ技術により、ＬＯＣＯＳ膜３が形成されたシリコン基板１上に、溝部３５の形成領域に開口部を有するレジストパターン１２が形成される。当該レジストパターン１２をマスクとしたエッチングにより、以降で形成される十字型パターン２１直下のシリコン基板１に溝部３５が形成される。当該エッチングは、例えば、ＫＯＨなどのアルカリ溶液を用いた異方性ウエットエッチングにより行うことができる。溝部３５の形成が完了すると、レジストパターン１２が除去される（図１２（ａ））。なお、本実施形態では、第３の実施形態において説明したミラー領域を形成するエッチング工程を、ＬＯＣＯＳ膜３形成直後に実施している。溝部３５は、当該エッチング工程により形成される。
In the present embodiment, subsequently, a
本実施形態では、この段階で、図１１および図１２に図示しない領域のシリコン基板１上にトランジスタ等の半導体素子が形成される。半導体素子を形成する過程で、認識マーク形成領域に成膜された各種薄膜は、その膜に対するエッチング工程において全て除去される。半導体素子の形成が完了すると、図１２（ｂ）に示すように、層間絶縁膜としてＢＰＳＧ膜４が形成される。
In this embodiment, at this stage, a semiconductor element such as a transistor is formed on the
続いて、ＢＰＳＧ膜４上に配線が形成される。本実施形態では、当該工程で、認識マークを構成する十字型パターン２１と、十字型パターン２１を囲む矩形パターン２３が形成される。図１２の例では、当該工程で、まず、ＢＰＳＧ膜４上にＡｌ膜７と、ＴｉＮ膜およびＴｉ膜の積層膜からなる反射防止膜１１とが形成される。そして、Ａｌ膜７と反射防止膜１１とからなる積層膜に対して公知のリソグラフィ技術およびエッチング技術を適用することにより、十字型パターン２１、矩形パターン２３、および図示しない配線パターンが形成される（図１２（ｃ））。
Subsequently, a wiring is formed on the
以降、ＴＥＯＳ膜５および保護膜であるＳｉＮ膜６が形成される。本実施形態では、ＴＥＯＳ膜５およびＳｉＮ膜６に、平面視において、十字型パターン２１および矩形パターン２３を内包する開口部５１および開口部６１がそれぞれ形成される（図１２（ｄ））。開口部５１はＴＥＯＳ膜５にビアホールを形成する工程において形成され、開口部６１は図示しない領域のＳｉＮ膜６に電極パッドに対応する開口部を形成する工程においてそれぞれ形成される。なお、図１２（ｄ）に示すように、ＳｉＮ膜６の開口部６１は、ＴＥＯＳ膜５の開口部５１に内包されている。このため、ＴＥＯＳ膜５の開口部５１の側面は、ＳｉＮ膜６により被覆されている。
Thereafter, a
以上のようにして形成された認識マーク４０では、シリコン基板１に形成された溝部３５の側壁の角度に応じて、十字型パターン２１表面の傾斜面の角度が変化する。このため、十字型の反射パターン領域における可視光の反射率は、シリコン基板１に形成された溝部３５の側壁の角度により変化する。例えば、側壁が溝部３５の底面に対して４５度傾斜している場合は約１８％である。このとき、認識マーク４０周辺の反射抑制パターン被覆領域（ＳｉＮ膜６により被覆された領域）における可視光の反射率は約３１％である。したがって、可視光の反射率の差は１３％程度となる。この結果、第１〜第３の実施形態と同様に、画像認識による認識マークの認識率を向上させることができる。
In the
なお、本実施形態では、認識マーク上のＴＥＯＳ膜５およびＳｉＮ膜６を除去した構成としたが、認識マーク上にＴＥＯＳ膜５またはｉＮ膜６が残存していてもよい。また、上記では、開口部６１の開口端を、平面視において矩形パターン２３の外側に配置したが、開口部６１の開口端は、十字型パターン２１の周縁部に隣接する位置、または周縁部上に配置してもよい。さらに、ＳｉＮ膜６上に、最終保護膜としてポリイミド膜を形成する製造プロセスである場合には、ＳｉＮ膜６上に最終保護膜を形成してもよい。いずれの場合であっても、画像認識による認識マークの認識率を向上させることができる。
In this embodiment, the
（第５の実施形態）
本発明に係る第５の実施形態では、例えばエピタキシャル成長したシリコン基板１にバイポーラトランジスタを形成する場合等に好適な他の認識マークの構成を説明する。図１３は本実施形態の半導体装置が備える認識マークの構造を示す図である。図１３（ａ）は、認識マークの構造を示す平面図である。また、図１３（ｂ）は、図１３（ａ）のＨ−Ｈ線における断面図である。
(Fifth embodiment)
In the fifth embodiment according to the present invention, the configuration of another recognition mark suitable for forming a bipolar transistor on the epitaxially grown
図１３に示すように、本実施形態の認識マーク５０は、第２の実施形態と同様に、シリコン基板１の一部を十字型に露出させた反射パターンを備える。また、本実施形態の認識マーク５０は、反射パターンの形状に沿った開口部６１を有するＳｉＮ膜６からなる反射抑制パターンを備えている。さらに、本実施形態の認識マーク５０は、露出したシリコン基板１に、溝部内に絶縁膜が充填された反射抑制部３７が設けられている。このため、本実施形態では、第３の実施形態と同様に、反射パターン領域における光の反射率が、反射抑制パターン被覆領域（ＳｉＮ膜６に被覆された領域）における光の反射率よりも小さくなる。
As shown in FIG. 13, the
図１４は、本実施形態の認識マーク５０を形成する手順を示す工程断面図である。第３および第４の実施形態と同様に、まず、表面にエピタキシャル成長したシリコン層を備えるＰ型のシリコン基板１の全面に熱酸化法により３５ｎｍ程度の膜厚を有する酸化膜８が形成される。酸化膜８上には、ＣＶＤ法等により、膜厚が１２０ｎｍ程度のＳｉＮ膜９が形成される（図１４（ａ））。
FIG. 14 is a process cross-sectional view illustrating a procedure for forming the
次いで、公知のリソグラフィ技術およびエッチング技術を適用して、酸化膜８とＳｉＮ膜９との積層膜からなるマスクパターンが形成される。当該マスクパターンは、ＬＯＣＯＳ膜３の形成領域に対応する開口部を有するパターンである。本実施形態では、反射パターンを構成するシリコン基板１の表面にもＬＯＣＯＳ膜３が形成される。当該マスクパターンをマスクとしたエッチングにより、深さが５００ｎｍ程度のトレンチ３４がシリコン基板１に形成される（図１４（ｂ））。本実施形態では、反射パターンを構成するシリコン基板１の表面にもトレンチ３４が形成される。この状態で、熱酸化を行うことにより、トレンチ３４の内部にＬＯＣＯＳ膜３が形成される。ＳｉＮ膜９および酸化膜８は、ＬＯＣＯＳ膜３が形成された後、エッチング等により除去される（図１１（ｃ））。これにより、十字型開口部３１と、当該十字型開口部３１を矩形状に囲む各辺を構成する開口部３３とが形成される。同時に、十字型開口部３１の一端から他端にわたって、トレンチ３４にＬＯＣＯＳ膜３が充填された反射抑制部３７が形成される（図１３（ａ）参照）。なお、反射抑制部は、開口部３１内に島状に形成されてもよい。
Next, a mask pattern composed of a laminated film of the
この後、第３の実施形態において、図８（ａ）からと同様に図８（ｄ）を用いて説明した同様の工程により、半導体素子、ＢＰＳＧ膜４、ＢＰＳＧ膜４上の配線、ＴＥＯＳ膜５、ＴＥＯＳ膜５上の配線、およびＳｉＮ膜６が形成される。このとき、各工程において、認識マーク上に形成された各種薄膜は、その膜をエッチングする工程において除去される。これにより、図１４（ｄ）に示すように、認識マーク形成領域に開口部４１、５１、６１をそれぞれ有するＢＰＳＧ膜４、ＴＥＯＳ膜５、ＳｉＮ膜６が形成される。なお、本実施形態では、ＢＰＳＧ膜４の開口部４１は、ＴＥＯＳ膜５の開口部５１に内包されている。また、ＳｉＮ膜６の開口部６１は、ＢＰＳＧ膜４の開口部４１およびＴＥＯＳ膜５の開口部５１に内包されている。このため、ＢＰＳＧ膜４の開口部４１の側面およびＴＥＯＳ膜５の開口部５１の側面は、ＳｉＮ膜６により被覆されている。さらに、ＳｉＮ膜６の開口部６１は、図１３（ａ）に示すように、十字型の反射パターンの形状に沿って設けられている。
Thereafter, in the third embodiment, the semiconductor element, the
以上のようにして形成された認識マーク５０の十字型の反射パターン領域における可視光の反射率は、シリコン基板１に形成された反射抑制部３７を構成するＬＯＣＯＳ膜３の面積により変化する。例えば、反射抑制部３７を構成するＬＯＣＯＳ膜３の面積が、反射抑制部が形成されていない場合の十字型の反射パターンの面積の７０％を占める場合、反射率は約２２％である。このとき、認識マーク５０の周辺の反射抑制パターン被覆領域（ＳｉＮ膜６により被覆された領域）における可視光の反射率は約３１％である。したがって、可視光の反射率の差は９％程度となる。この結果、上述の各実施形態と同様に、画像認識による認識マークの認識率を向上させることができる。
The reflectance of visible light in the cross-shaped reflection pattern region of the
なお、十字型パターンに形成するトレンチ３４の深さは、特に限定されない。また、ＳｉＮ膜６上に、最終保護膜としてポリイミド膜を形成する製造プロセスである場合には、ＳｉＮ膜６上に最終保護膜を形成してもよい。いずれの場合であっても、画像認識による認識マークの認識率を向上させることができる。また、各膜の材質は、上述の材料に限定されるものではなく、半導体装置の製造プロセスで使用される任意の材料を使用することができる。
（第６の実施形態）
本実施形態では、例えば、ＭＯＳ型トランジスタの製造プロセス等に好適な他の認識マークの構成を説明する。図１５は本実施形態の半導体装置が備える認識マークの構造を示す図である。図１５（ａ）は、認識マークの構造を示す平面図である。また、図１５（ｂ）は、図１５（ａ）のＩ−Ｉ線における断面図である。なお、図１５（ａ）では、ポリイミド膜２とＡｌ膜７との間に存在するＳｉＮ膜６の図示を省略している。
The depth of the
(Sixth embodiment)
In the present embodiment, for example, a configuration of another recognition mark suitable for a manufacturing process of a MOS transistor will be described. FIG. 15 is a view showing the structure of a recognition mark provided in the semiconductor device of this embodiment. FIG. 15A is a plan view showing the structure of the recognition mark. FIG. 15B is a cross-sectional view taken along the line II of FIG. In FIG. 15A, the
図１５に示すように、本実施形態の認識マーク６０の反射パターンは、断面が三角状のＡｌ膜７からなる複数の線状パターン７１によって構成されている。線状パターン７１は、ストライプ状に配置されており、全体として十字型パターン２１になっている。
As shown in FIG. 15, the reflection pattern of the
図１６は、本実施形態の認識マーク６０を形成する手順を示す工程断面図である。第１の実施形態と同様に、シリコン基板１上にＬＯＣＯＳ膜３が形成される。当該状態で、図１６に図示しない領域のシリコン基板１上に半導体素子が形成される。この過程で認識マーク形成領域に堆積された各種薄膜は、その薄膜に対するエッチング工程で全て除去される。その後、第１の実施形態において説明した手順により、シリコン基板１上にＢＰＳＧ膜４、ＴＥＯＳ膜５、Ａｌ膜７、およびＴｉＮ膜やＴｉＮ膜とＴｉ膜の積層膜等からなる反射防止膜１１が順に形成される。また、反射防止膜１１上には、Ａｌ膜７および反射防止膜１１の積層膜に対してパターン形成を行うためのレジスト膜１３が形成される（図１６（ａ））。
FIG. 16 is a process cross-sectional view illustrating a procedure for forming the
本実施形態の反射パターン２１を構成する線状パターン７１は、Ａｌ膜７および反射防止膜１１の積層膜に対してパターン露光を行う工程で使用される露光装置の解像度限界未満の線幅で設計される。これにより、露光および現像を経て形成された認識マーク形成領域のレジストパターン１４の断面形状を、図１６（ｂ）に示すように、三角形（あるいは、台形）にすることができる。なお、図示しない領域に形成される半導体回路を構成する配線は、露光装置の解像度限界以上の線幅で設計されているため、当該配線に対応するレジストパターンの断面形状は矩形となる。また、レジストパターン１４の高さは、半導体回路を構成する配線に対応するレジストパターンの高さよりも低くなる。
The
レジストパターン１４をマスクとして、反射防止膜１１およびＡｌ膜７のエッチングを行うと、図１６（ｃ）に示すように、断面形状がほぼ三角形のＡｌ膜７からなる線状パターン７１が形成される。これは、エッチングにより、レジストパターン１４の断面形状が転写されるためである。また、反射防止膜１１は、Ａｌ膜７の断面形状が三角形になること、およびレジストパターン１４の高さが、半導体回路を構成する配線に対応するレジストパターンの高さよりも低いことに起因して、エッチングの過程で除去される。なお、半導体回路を構成する配線は、露光装置の解像度限界以上の線幅で設計されているため、当該エッチングにより、断面形状が矩形のパターンになる。したがって、本実施形態の認識マークを採用しても、半導体回路の特性は従来と同一である。
When the
エッチングが完了すると、図１６（ｄ）に示すように、保護膜であるＳｉＮ膜６が形成される。なお、ＳｉＮ膜６が形成された後、上述の電極パッド上のＳｉＮ膜６に開口部が形成されるが、認識マーク形成領域のＳｉＮ膜６上にはエッチングマスクが形成されるため、エッチングされない。
When the etching is completed, as shown in FIG. 16D, a
以上のようにして形成された反射パターン２１は、断面形状が三角形の線状パターン７１の集合体である。このような反射パターン２１では、線状パターン７１の傾斜面の部分に反射防止膜１１がなく、線状パターン７１の側面（傾斜面）において、光が反射する。このため、表面から見た光の反射率が向上する。反射パターン領域における可視光の反射率は、線状パターン７１の断面形状や線状パターンの密度によって変化する。例えば、十字型領域の全面積に対して線状パターン７１の総底面積が５０％を占める場合、反射率は約４５％である。このとき、認識マーク６０の周辺領域における可視光の反射率は約３１％である。したがって、可視光の反射率の差は１４％程度となる。この結果、上述の各実施形態と同様に、画像認識による認識マークの認識率を向上させることができる。
The
このように本実施形態によれば、新たな工程を追加することなく、画像認識による認識マークの認識率を向上させることができる。なお、上記では、反射パターン２１を断面形状が三角形の線状パターン７１の集合体として構成したが、反射パターンは、断面形状が三角形の点状パターンの集合体として構成してもよい。また、本実施形態では、特に好ましい形態として、ＴＥＯＳ膜５上に形成されたＡｌ膜、すなわち最上層の配線層により反射パターンを構成したが、他の配線層により反射パターンを構成してもよい。さらに、ＳｉＮ膜６上に、最終保護膜としてポリイミド膜を形成する製造プロセスである場合には、ＳｉＮ膜６上に最終保護膜を形成してもよい。いずれの場合であっても、画像認識による認識マークの認識率を向上させることができる。また、各膜の材質は、上述の材料に限定されるものではなく、半導体装置の製造プロセスで使用される任意の材料を使用することができる。
As described above, according to the present embodiment, the recognition rate of recognition marks by image recognition can be improved without adding a new process. In the above description, the
（第７の実施形態）
第６の実施形態では、反射パターンを、断面形状が三角形の線状パターン（あるいは、点状パターン）の集合体として構成した。しかしながら、反射パターンが、側面が傾斜面である線状パターンあるいは点状パターンの集合体であっても、同様の効果を得ることができる。そこで、本実施形態では、反射パターンを、断面形状が台形の線状パターンの集合体として構成した事例を説明する。図１７は本実施形態の半導体装置が備える認識マークの構造を示す図である。図１７（ａ）は、認識マークの構造を示す平面図である。また、図１７（ｂ）は、図１７（ａ）のＪ−Ｊ線における断面図である。なお、図１７（ａ）では、ポリイミド膜２とＡｌ膜７との間に存在するＳｉＮ膜６の図示を省略している。
(Seventh embodiment)
In the sixth embodiment, the reflection pattern is configured as an aggregate of linear patterns (or dot patterns) having a triangular cross-sectional shape. However, the same effect can be obtained even if the reflection pattern is a collection of linear patterns or dotted patterns whose side surfaces are inclined surfaces. Therefore, in the present embodiment, an example will be described in which the reflection pattern is configured as an assembly of linear patterns having a trapezoidal cross-sectional shape. FIG. 17 is a view showing the structure of a recognition mark provided in the semiconductor device of this embodiment. FIG. 17A is a plan view showing the structure of the recognition mark. Moreover, FIG.17 (b) is sectional drawing in the JJ line | wire of Fig.17 (a). In FIG. 17A, the illustration of the
図１７に示すように、本実施形態の認識マーク７０の反射パターン２１は、Ａｌ膜７および反射防止膜１１の積層膜からなる複数の線状パターン７２によって構成されている。線状パターン７２は、ストライプ状に配置されており、全体として十字型になっている。また、線状パターン７２は、断面形状が台形になっている。
As shown in FIG. 17, the
台形の断面形状を有する線状パターン７２は、Ａｌ膜７および反射防止膜１１からなる積層膜のエッチング条件で、例えばドライエッチング時のプラズマパワーを上げることやエッチングガスとしての塩素ガス比を低下させるなどにより形成することができる。また、側面の傾斜角度も、プラズマパワーや塩素ガス比を変えることにより調整可能である。このため、第６の実施形態のように、反射パターンを構成する線状パターンの線幅を解像度限界未満の線幅にする必要がない。なお、他の構造の形成方法は、上述の実施形態において説明しているため、ここでは省略する。
The
本実施形態の反射パターン２１は、側面に傾斜面を備えた線状パターン７２により構成されている。このような反射パターン２１では、線状パターン７２の傾斜面において、光が反射する。傾斜面には反射防止膜１１が存在しないため、効率良く光が反射する。また、本実施形態では、反射パターン２１をＢＰＳＧ膜４とＴＥＯＳ膜５との間に形成される金属膜により形成している。加えて、線状パターン７２の断面形状が台形のため反射パターン２１上に形成されるＴＥＯＳ膜５、およびＳｉＮ膜６のパターンカバレッジが向上する。このため、ＳｉＮ膜６表面をより平坦にすることができる。以上のことから、表面から見た光の反射率を向上させることができる。
The
反射パターン領域における可視光の反射率は、線状パターン７２の傾斜面の角度や線状パターン７２の密度によって変化する。例えば、十字型領域の全面積に対して線状パターン７２の総底面積が５０％、傾斜面の角度が４５度である場合、反射率は約５７％である。このとき、認識マーク７０の周辺領域における可視光の反射率は約３１％となる。したがって、可視光の反射率の差は１４％程度となる。この結果、上述の各実施形態と同様に、画像認識による認識マークの認識率を向上させることができる。
The reflectance of visible light in the reflection pattern region varies depending on the angle of the inclined surface of the
このように本実施形態によれば、新たな工程を追加することなく、画像認識による認識マークの認識率を向上させることができる。なお、上記では、反射パターン２１を断面形状が台形の線状パターン７２の集合体として構成したが、反射パターンは、断面形状が台形の点状パターンの集合体として構成してもよい。また、本実施形態では、特に好ましい形態として、ＢＰＳＧ膜４上に形成されたＡｌ膜、すなわち最上層から２番目の配線層により反射パターンを構成したが、他の配線層により反射パターンを構成してもよい。さらに、ＳｉＮ膜６上に、最終保護膜としてポリイミド膜を形成する製造プロセスである場合には、ＳｉＮ膜６上に最終保護膜を形成してもよい。いずれの場合であっても、画像認識による認識マークの認識率を向上させることができる。また、各膜の材質は、上述の材料に限定されるものではなく、半導体装置の製造プロセスで使用される任意の材料を使用することができる。
As described above, according to the present embodiment, the recognition rate of recognition marks by image recognition can be improved without adding a new process. In the above description, the
（第８の実施形態）
本実施形態では、例えば、ＭＯＳ型トランジスタの製造プロセス等に好適な他の認識マークの構成を説明する。図１８は本実施形態の半導体装置が備える認識マークの構造を示す図である。図１８（ａ）は、認識マークの構造を示す平面図である。また、図１８（ｂ）は、図１８（ａ）のＫ−Ｋ線における断面図である。なお、図１８（ａ）では、ポリイミド膜２とＡｌ膜７との間に存在するＳｉＮ膜６の図示を省略している。
(Eighth embodiment)
In the present embodiment, for example, a configuration of another recognition mark suitable for a manufacturing process of a MOS transistor will be described. FIG. 18 is a view showing the structure of a recognition mark provided in the semiconductor device of this embodiment. FIG. 18A is a plan view showing the structure of the recognition mark. FIG. 18B is a cross-sectional view taken along the line KK in FIG. In FIG. 18A, the
図１５に示すように、本実施形態の認識マーク８０の反射パターンは、従来と同様に十字型パターンにより構成されている。そして、本実施形態では、十字型パターン２１（反射パターン）に多数の矩形状の開口部７３を設けている。当該開口部７３は、Ａｌ膜７および反射防止膜１１の積層膜をパターニングする工程において形成される。例えば、十字型パターン２１の最大幅が５μｍである場合、開口部７３の寸法は０．５μｍ角とすることができる。
As shown in FIG. 15, the reflection pattern of the
このように十字型パターン２１に開口部７３を形成することにより、反射パターン内の金属膜の割合が減少する。また、多数の開口部７３を形成することにより、ＳｉＮ膜６の表面に凹凸が形成される。この凹凸により、表面から入射する光は乱反射される。これらにより、十字型パターン２１全体として光の反射率が低下する。
By forming the
反射パターン領域における可視光の反射率は、開口部７３の大きさとピッチによって変化する。例えば、十字型領域の全面積に対して開口部７３の総面積が５０％である場合、反射率は約２１％である。このとき、認識マーク８０の周辺領域における可視光の反射率は約３１％となる。したがって、可視光の反射率の差は１０％程度となる。この結果、上述の各実施形態と同様に、画像認識による認識マークの認識率を向上させることができる。
The reflectance of visible light in the reflection pattern region varies depending on the size and pitch of the
このように本実施形態によれば、新たな工程を追加することなく、画像認識による認識マークの認識率を向上させることができる。なお、開口部の形状は矩形状に限定されるものではなく任意の形状とすることができる。また、開口部は帯状であってもよく、さらに、十字型パターン２１の一端から他端にわたって形成されてもよい。また、帯状の開口部を格子状に設けてもよい。この場合、十字型パターン２１は、線状パターンあるいは点状パターンの集合体になる。また、ＳｉＮ膜６上に、最終保護膜としてポリイミド膜を形成する製造プロセスである場合には、ＳｉＮ膜６上に最終保護膜を形成してもよい。さらに、各膜の材質は、上述の材料に限定されるものではなく、半導体装置の製造プロセスで使用される任意の材料を使用することができる。
As described above, according to the present embodiment, the recognition rate of recognition marks by image recognition can be improved without adding a new process. Note that the shape of the opening is not limited to a rectangular shape, and may be an arbitrary shape. Further, the opening may be in a band shape, and may be formed from one end of the
以上説明したように、本発明によれば、認識マークを構成する反射パターンと、反射パターンの周囲の領域の反射率との差を大きくすることができる。このため、認識マークの認識率を向上させることができ、組立工程におけるチップ誤認識を防止することができる。また、本発明の認識マークは、特別な工程を追加することなく形成することができるため、製造コストを増大させることもない。さらに、半導体装置の製造プロセスに応じた、認識マークの構造を選択することができる。また、以上のような認識マークを備えた半導体装置によれば、組立工程におけるチップ自動認識を確実に行うことができ、誤認識の発生を防止することができる。 As described above, according to the present invention, it is possible to increase the difference between the reflection pattern constituting the recognition mark and the reflectance of the area around the reflection pattern. For this reason, the recognition rate of a recognition mark can be improved and chip | tip recognition mistake in an assembly process can be prevented. Moreover, since the recognition mark of the present invention can be formed without adding a special process, the manufacturing cost is not increased. Furthermore, the structure of the recognition mark can be selected according to the manufacturing process of the semiconductor device. Further, according to the semiconductor device provided with the recognition mark as described above, automatic chip recognition in the assembly process can be reliably performed, and occurrence of erroneous recognition can be prevented.
なお、本発明は、以上で説明した各実施形態に限定されるものではなく、本発明の効果を奏する範囲において、種々の変形および応用が可能である。上記各実施形態では、認識マークが十字型の反射パターンを備えた構成を説明したが、反射パターンの形状は任意に設計することができる。また、各実施形態において、Ａｌ膜７上に反射防止膜１１を形成することは必須ではなく、反射防止膜１１を有しない構成であっても同様の効果を得ることができる。
In addition, this invention is not limited to each embodiment demonstrated above, A various deformation | transformation and application are possible in the range with the effect of this invention. In each of the embodiments described above, the configuration in which the recognition mark includes the cross-shaped reflection pattern has been described. However, the shape of the reflection pattern can be arbitrarily designed. In each embodiment, it is not essential to form the
本発明は、認識率を向上できるという効果を有し、認識マークおよび当該マークを備えた半導体装置として有用である。 The present invention has an effect that the recognition rate can be improved, and is useful as a recognition mark and a semiconductor device including the mark.
１ シリコン基板（半導体基板）
２ ポリイミド膜
３ ＬＯＣＯＳ膜
４ ＢＰＳＧ膜
５ ＴＥＯＳ膜
６ ＳｉＮ膜
７ Ａｌ膜（金属膜）
８ 酸化膜
９ ＳｉＮ膜
１０、２０、３０、４０、５０、６０、７０、８０ 認識マーク
１１ 反射防止膜
３４ トレンチ
３５ 溝部
７３ 開口部
1 Silicon substrate (semiconductor substrate)
2
8 Oxide film 9
Claims (16)
前記半導体基板の主面に形成された絶縁膜と、
前記絶縁膜の表面に形成された金属膜からなる反射パターンと、
前記反射パターンよりも上層に形成された絶縁膜からなり、平面視において前記反射パターンの周縁部に隣接する領域を被覆する反射抑制パターンと、
を備えたことを特徴とする認識マーク。 A recognition mark formed on a semiconductor substrate and optically recognized,
An insulating film formed on the main surface of the semiconductor substrate;
A reflective pattern made of a metal film formed on the surface of the insulating film;
A reflection suppression pattern that is formed of an insulating film formed in an upper layer than the reflection pattern and covers a region adjacent to the peripheral edge of the reflection pattern in plan view;
A recognition mark characterized by comprising.
前記半導体基板の主面に形成された絶縁膜と、
前記絶縁膜の表面に形成された金属膜からなる反射パターンと、
前記反射パターンよりも上層に形成された絶縁膜からなり、平面視において前記反射パターンの周縁部のみを被覆する帯状の反射抑制パターンと、
を備えたことを特徴とする認識マーク。 A recognition mark formed on a semiconductor substrate and optically recognized,
An insulating film formed on the main surface of the semiconductor substrate;
A reflective pattern made of a metal film formed on the surface of the insulating film;
It consists of an insulating film formed in an upper layer than the reflective pattern, and a strip-shaped antireflection pattern that covers only the peripheral edge of the reflective pattern in plan view;
A recognition mark characterized by comprising.
半導体基板表面に形成された絶縁膜の開口部から露出する半導体基板表面からなる反射パターンと、
前記絶縁膜よりも上層に形成された絶縁膜からなり、平面視において前記反射パターンの周縁部に隣接する領域を被覆する反射抑制パターンと、
を備えたことを特徴とする認識マーク。 A recognition mark formed on a semiconductor substrate and optically recognized,
A reflection pattern comprising a semiconductor substrate surface exposed from an opening of an insulating film formed on the semiconductor substrate surface;
A reflection suppression pattern that is formed of an insulating film formed in an upper layer than the insulating film, and covers a region adjacent to the peripheral edge of the reflective pattern in plan view;
A recognition mark characterized by comprising.
前記半導体基板の主面に形成された絶縁膜と、
前記絶縁膜上に、断面形状が三角形である線状または点状の、複数の金属膜からなる反射パターンと、
前記反射パターンを被覆する絶縁膜と、
を備えたことを特徴とする認識マーク。 A recognition mark formed on a semiconductor substrate and optically recognized,
An insulating film formed on the main surface of the semiconductor substrate;
On the insulating film, a reflective pattern consisting of a plurality of metal films in the form of a triangle having a triangular cross-section, and
An insulating film covering the reflective pattern;
A recognition mark characterized by comprising.
前記半導体基板の主面に形成された絶縁膜と、
前記絶縁膜上に形成された金属膜からなるとともに、複数の開口部を有する反射パターンと、
前記反射パターンを被覆する絶縁膜と、
を備えたことを特徴とする認識マーク。 A recognition mark formed on a semiconductor substrate and optically recognized,
An insulating film formed on the main surface of the semiconductor substrate;
A reflection pattern comprising a metal film formed on the insulating film and having a plurality of openings,
An insulating film covering the reflective pattern;
A recognition mark characterized by comprising.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007052496A JP2008218624A (en) | 2007-03-02 | 2007-03-02 | Identification mark and semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007052496A JP2008218624A (en) | 2007-03-02 | 2007-03-02 | Identification mark and semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008218624A true JP2008218624A (en) | 2008-09-18 |
Family
ID=39838327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007052496A Pending JP2008218624A (en) | 2007-03-02 | 2007-03-02 | Identification mark and semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2008218624A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012064967A (en) * | 2011-11-28 | 2012-03-29 | Fuji Electric Co Ltd | Semiconductor device and method of manufacturing the same |
| JP2016103618A (en) * | 2014-11-29 | 2016-06-02 | 日亜化学工業株式会社 | Light-emitting device |
| CN111293148A (en) * | 2020-02-20 | 2020-06-16 | 绵阳京东方光电科技有限公司 | Display device, display panel and manufacturing method thereof |
-
2007
- 2007-03-02 JP JP2007052496A patent/JP2008218624A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012064967A (en) * | 2011-11-28 | 2012-03-29 | Fuji Electric Co Ltd | Semiconductor device and method of manufacturing the same |
| JP2016103618A (en) * | 2014-11-29 | 2016-06-02 | 日亜化学工業株式会社 | Light-emitting device |
| CN111293148A (en) * | 2020-02-20 | 2020-06-16 | 绵阳京东方光电科技有限公司 | Display device, display panel and manufacturing method thereof |
| CN111293148B (en) * | 2020-02-20 | 2022-08-19 | 绵阳京东方光电科技有限公司 | Display device, display panel and manufacturing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100604903B1 (en) | Semiconductor wafer with improved step coverage and fabrication method of the same | |
| TWI406404B (en) | Solid-state imaging device, method for manufacturing the same and imaging apparatus | |
| US9245851B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| US20100007035A1 (en) | Semiconductor device and method of manufacturing the same | |
| US9640683B2 (en) | Electrical contact structure with a redistribution layer connected to a stud | |
| JP4967904B2 (en) | Semiconductor device | |
| US20140035139A1 (en) | Semiconductor device and method of manufacturing the same | |
| TWI731134B (en) | Fabry-Peru Interference Filter | |
| JP2010232400A (en) | Semiconductor substrate, method of manufacturing semiconductor substrate, and semiconductor package | |
| JP2008218624A (en) | Identification mark and semiconductor device | |
| JP4248355B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
| KR100919588B1 (en) | Method for fabricating semiconductor device | |
| JP4338490B2 (en) | Manufacturing method of optical semiconductor integrated circuit device | |
| WO2022198888A1 (en) | Method for manufacturing semiconductor structure, and semiconductor structure | |
| JP2002270688A (en) | Manufacturing method of semiconductor device | |
| JP5656501B2 (en) | Semiconductor device and manufacturing method thereof | |
| WO2004068591A1 (en) | Method for fabricating semiconductor device and acceleration sensor | |
| JP2006041552A (en) | Semiconductor device and its manufacturing method | |
| US20100270672A1 (en) | Semiconductor device | |
| JP4969871B2 (en) | Integrated circuit manufacturing method | |
| JP4483542B2 (en) | Manufacturing method of light receiving element | |
| JP2005166900A (en) | Semiconductor device and its manufacturing method | |
| JP6268781B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
| TWI740162B (en) | Chip package | |
| TWI717911B (en) | Display apparayus |