JP6218815B2 - コンピューティング環境においてトランザクション実行に関連付けられた処理を実行するための方法、システム、およびプログラム（トランザクション実行における制限された命令） - Google Patents

コンピューティング環境においてトランザクション実行に関連付けられた処理を実行するための方法、システム、およびプログラム（トランザクション実行における制限された命令） Download PDF

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Description

１つまたは複数の態様は、一般にマルチプロセッシング・コンピューティング環境に関し、特にそのようなコンピューティング環境内のトランザクション処理に関する。
複数の中央処理装置（ＣＰＵ）による同一のストレージ位置の更新は、マルチプロセッサ・プログラミングの長年の課題である。ＡＮＤのような単純な論理演算も含めて、ストレージ位置を更新する多くの命令が、その位置への多重アクセスによって更新を行う。例えば、最初にストレージ位置をフェッチし、次いで、更新結果を戻して格納する。
複数のＣＰＵが安全に同一のストレージ位置を更新するために、その位置に対するアクセスがシリアル化される。１つの命令、すなわちＩＢＭ（Ｒ）により以前に提供されたＳ／３６０アーキテクチャで導入されたTEST AND SET命令は、ストレージ位置のインターロック更新を提供した。インターロック更新とは、他のＣＰＵおよび入力／出力（Ｉ／Ｏ）サブシステム（例えば、チャネル・サブシステム）により観察されるとき、命令のストレージ・アクセス全体がアトミックに行われるように見えることを意味する。その後、ＩＢＭ（Ｒ）により提供されるＳ／３７０アーキテクチャが、インターロック更新を実行するより高度な手段を提供し、かつロック・ワード（または、セマフォ）として一般的に知られるものの実装を可能にするCOMPARE AND SWAPおよびCOMPARE DOUBLE AND SWAP命令を導入した。COMPARE AND SWAP AND PURGEおよびCOMPARE ANDSWAP AND STOREを含む近年追加された命令は、追加的なインターロック更新能力を提供している。しかしながら、これらの命令は全て、単一のストレージ位置のみに対してインターロックを提供する。
二重連結リストに要素を加える際等に、より複雑なプログラム技術では、複数のストレージ位置のインターロック更新を必要とすることがある。そのような操作では、他のＣＰＵおよびＩ／Ｏサブシステムにより観察されるとき、正方向ポインタおよび逆方向ポインタの両方が同時に更新されるように見える。そのような複数の位置更新を行うために、プログラムは、ロック・ワードのような別個の単一のシリアル化ポイントを用いるように強制される。しかしながら、ロック・ワードは、保証されるよりかなり粗いレベルのシリアル化を提供することがあり、例えば、２つの要素だけが更新されるとしても、ロック・ワードは何百万の要素のキュー全体をシリアル化することがある。プログラムは、より細かい粒子のシリアル化（例えば、ロック・ポイントの階層）を使用するようにデータを構築することができるが、それにより、その階層に違反した場合の潜在的なデッドロック状況、および１つもしくは複数のロックを保持する間にプログラムがエラーに遭遇した場合またはロックを取得できない場合の復旧の問題等、さらなる問題がもたらされる。
上記に加えて、例外条件を生じることも生じないこともある一連の命令をプログラムが実行できる多数のシナリオがある。例外条件が発生しない場合、プログラムは続行するが、例外が認識された場合、プログラムは、変更アクションを行ってその例外条件を除去することができる。一例として、Ｊａｖａ（Ｒ）は、例えば、投機的実行、関数の部分的インライン化、またはポインタ・ヌル・チェックの再順序付け、あるいはその組合せにおいて、そのような実行を活用することができる。Ｊａｖａ（Ｒ）およびＪａｖａ（Ｒ）ベースの全ての商標およびロゴは、オラクルまたはその関連会社あるいはその両方の商標または登録商標である。
インターナショナル・ビジネス・マシーンズ・コーポレーションにより提供されるＩＢＭ ｚ／ＯＳ（Ｒ）およびその前身のような、典型的なオペレーティング・システム環境において、プログラムは回復環境を確立して、プログラムが遭遇し得るあらゆるプログラム例外条件を遮断する。プログラムが例外を遮断しない場合、典型的には、オペレーティング・システムが対処するよう準備していない例外のために、オペレーティング・システムはプログラムを異常終了する。そのような環境の確立および活用は、費用がかかり複雑である。ＩＢＭ、ｚ／ＯＳ、（以下で参照する）ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｒ）、（以下で参照する）ｚ／ＶＭ（Ｒ）、（以下で参照する）ＰＲ／ＳＭ（Processor Resource/Systems Manager）（商標）、（以下で参照する）Ｐｏｗｅｒ Ｓｙｓｔｅｍｓ（商標）、および（以下で参照する）Ｓｙｓｔｅｍ ｘ（Ｒ）は、世界中の多くの法域で登録されたインターナショナル・ビジネス・マシーンズ・コーポレーションの商標である。
米国特許第５，５５１，０１３号 米国特許第６，００９，２６１号 米国特許第５，５７４，８７３号 米国特許第６，３０８，２５５号 米国特許第６，４６３，５８２号 米国特許第５，７９０，８２５号
IBM Publication, "z/Architecture - Principles of Operation,"Publication No. SA22-7932-08, 9th Edition, August 2010
したがって、当技術分野において上述の問題に対処する必要がある。
コンピューティング環境においてトランザクション実行に関連付けられた処理を実行するためのコンピュータ・プログラム製品の提供によって、従来技術の欠点が克服され、利点がもたらされる。コンピュータ・プログラム製品は、処理回路によって読み取り可能であり、方法を実行するための処理回路により実行するための命令を格納するコンピュータ可読ストレージ媒体を備える。この方法は、例えば、プロセッサによって、トランザクションの一部として実行される命令を取得するステップであって、トランザクションは、選択されたトランザクションの完了まで主メモリへのトランザクション・ストアのコミットを効果的に遅延させる、ステップと、１つまたは複数のトランザクション開始命令によって設定された１つまたは複数の制御から、１つまたは複数の有効な制御を計算するステップと、プロセッサによって、命令がトランザクション内で実行を禁止された選択的に制限された命令であるかどうかを決定するステップであって、計算された１つまたは複数の有効な制御に基づいて決定するステップと、命令が選択的に制限されているかどうかに基づいて、命令に関連付けられた処理を実行するステップとを含む。
第１の態様では、本発明は、コンピューティング環境においてトランザクション実行に関連付けられた処理を実行するための方法であって、プロセッサによって、トランザクションの一部として実行される命令を取得するステップであって、前記トランザクションは、選択されたトランザクションの完了まで主メモリへのトランザクション・ストアのコミットを効果的に遅延させる、前記取得するステップと、１つまたは複数のトランザクション開始命令によって設定された１つまたは複数の制御から、１つまたは複数の有効な制御を計算するステップと、前記プロセッサによって、前記命令が前記トランザクション内で実行を禁止された選択的に制限された命令であるかどうかを決定するステップであって、前記計算された１つまたは複数の有効な制御に基づく前記決定するステップと、前記命令が選択的に制限されているかどうかに基づいて、前記命令に関連付けられた処理を実行するステップとを含む方法を提供する。
さらに別の態様では、本発明は、コンピューティング環境においてトランザクション実行に関連付けられた処理を実行するためのコンピュータ・システムであって、メモリと、前記メモリと通信するプロセッサとを備え、方法を実行するように構成され、前記方法は、プロセッサによって、トランザクションの一部として実行される命令を取得するステップであって、前記トランザクションは、選択されたトランザクションの完了まで主メモリへのトランザクション・ストアのコミットを効果的に遅延させる、前記取得するステップと、１つまたは複数のトランザクション開始命令によって設定された１つまたは複数の制御から、１つまたは複数の有効な制御を計算するステップと、前記プロセッサによって、前記命令が前記トランザクション内で実行を禁止される選択的に制限された命令であるかどうかを決定するステップであって、前記計算された１つまたは複数の有効な制御に基づく前記決定するステップと、前記命令が選択的に制限されているかどうかに基づいて、前記命令に関連付けられた処理を実行するステップとを含む、コンピュータ・システムを提供する。
さらなる態様では、本発明は、コンピューティング環境においてトランザクション実行に関連付けられた処理を実行するためのコンピュータ・プログラム製品であって、処理回路によって読み取り可能であり、方法を実行するための前記処理回路により実行するための命令を格納するコンピュータ可読ストレージ媒体を備え、方法は、プロセッサによって、トランザクションの一部として実行される命令を取得するステップであって、前記トランザクションは、選択されたトランザクションの完了まで主メモリへのトランザクション・ストアのコミットを効果的に遅延させる、前記取得するステップと、１つまたは複数のトランザクション開始命令によって設定された１つまたは複数の制御から、１つまたは複数の有効な制御を計算するステップと、前記プロセッサによって、前記命令が前記トランザクション内で実行を禁止された選択的に制限された命令であるかどうかを決定するステップであって、前記計算された１つまたは複数の有効な制御に基づく前記決定するステップと、前記命令が選択的に制限されているかどうかに基づいて、前記命令に関連付けられた処理を実行するステップとを含む、コンピュータ・プログラム製品を提供する。
さらなる態様では、本発明は、コンピューティング環境においてトランザクション実行に関連付けられた処理を実行するためのコンピュータ・プログラム製品であって、処理回路によって読み取り可能であり、本発明のステップを実行するための方法を実行するための、処理回路により実行するための命令を格納するコンピュータ可読ストレージ媒体を備える、コンピュータ・プログラム製品を提供する。
さらに別の態様によれば、本発明は、コンピュータ可読媒体に格納され、デジタル・コンピュータの内部メモリ内にロード可能なコンピュータ・プログラムであって、このプログラムがコンピュータ上で実行されるときに、本発明のステップを実行するためのソフトウェア・コード部分を含む、コンピュータ・プログラムを提供する。
また、１つまたは複数の実施形態に関する方法およびシステムが本明細書に説明され特許請求される。さらに、１つまたは複数の実施形態に関するサービスも本明細書に説明され特許請求され得る。
さらなる特徴および利点も実現される。他の実施形態および態様が本明細書に詳細に説明され、特許請求される発明の一部とみなされる。
次に、本発明について、以下の図面に示すような好ましい実施形態を参照して単に例として説明する。
本発明の好ましい実施形態が実装され得る、従来技術によるコンピューティング環境の一実施形態を示す図である。 本発明の好ましい実施形態による、TRANSACTION BEGIN（TBEGIN）命令の一例を示す図である。 本発明の好ましい実施形態による、図２のTBEGIN命令のフィールドのさらなる細部の一実施形態を示す図である。 本発明の好ましい実施形態による、TRANSACTION BEGINconstrained（TBEGINC）命令の一例を示す図である。 本発明の好ましい実施形態による、図４のTBEGINC命令のフィールドのさらなる細部の一実施形態を示す図である。 本発明の好ましい実施形態による、TRANSACTION END（TEND）命令の一例を示す図である。 本発明の好ましい実施形態による、TRANSACTION ABORT（TABORT）命令の一例を示す図である。 本発明の好ましい実施形態による、ネストされたトランザクションの一例を示す図である。 本発明の好ましい実施形態による、NONTRANSACTIONAL STORE（NTSTG）命令の一例を示す図である。 本発明の好ましい実施形態による、EXTRACT TRANSACTIONNESTING DEPTH（ETND）命令の一例を示す図である。 本発明の好ましい実施形態による、トランザクション診断ブロックの一例を示す図である。 本発明の好ましい実施形態による、関連するアボート・コードおよび条件コードとともにアボートの例示的な理由を示す図である。 本発明の好ましい実施形態による、TBEGINC命令の実行に関連付けられた論理の一実施形態を示す図である。 本発明の好ましい実施形態による、TBEGIN命令の実行に関連付けられた論理の一実施形態を示す図である。 本発明の好ましい実施形態による、TEND命令の実行に関連付けられた論理の一実施形態を示す図である。 本発明の好ましい実施形態による、トランザクション内での制限された命令の処理に関連付けられた論理の一例を示す図である。 本発明の好ましい実施形態による、トランザクション内での制限された命令の処理に関連付けられた論理の一例を示す図である。 本発明の好ましい実施形態による、制限された命令を選択的に許可する制御を更新するための論理の一例を示す図である。 本発明の好ましい実施形態による、キュー要素の二重連結リストにキュー要素を挿入する例を示す図である。 本発明の好ましい実施形態による、キュー要素の二重連結リストにキュー要素を挿入する例を示す図である。 本発明の好ましい実施形態が実装され得る、従来技術によるコンピュータ・プログラム製品の一実施形態を示す図である。 本発明の好ましい実施形態による、ホスト・コンピュータ・システムの一実施形態を示す図である。 本発明の好ましい実施形態が実装され得る、従来技術によるコンピュータ・システムのさらなる例を示す図である。 本発明の好ましい実施形態が実装され得る、従来技術によるコンピュータ・ネットワークを含むコンピュータ・システムの別の例を示す図である。 本発明の好ましい実施形態による、コンピュータ・システムの種々の要素の一実施形態を示す図である。 本発明の好ましい実施形態による、図２５のコンピュータ・システムの実行ユニットの一実施形態を示す図である。 本発明の好ましい実施形態による、図２５のコンピュータ・システムの分岐ユニットの一実施形態を示す図である。 本発明の好ましい実施形態による、図２５のコンピュータ・システムのロード／ストア・ユニットの一実施形態を示す図である。 本発明の好ましい実施形態による、エミュレートされたホスト・コンピュータ・システムの一実施形態を示す図である。
一態様によれば、トランザクション実行（ＴＸ）ファシリティが提供される。このファシリティは、命令についてのトランザクション処理を提供し、１つまたは複数の実施形態では、以下に説明されるような異なる実行モード、ならびにネストされたレベルのトランザクション処理を提供する。
トランザクション実行ファシリティは、トランザクション実行（ＴＸ）モードと呼ばれるＣＰＵ状態を導入する。ＣＰＵのリセット後、ＣＰＵはＴＸモードにはない。ＣＰＵは、TRANSACTION BEGIN（トランザクション開始）命令によりＴＸモードに入る。ＣＰＵは、（ａ）最外（outermost）TRANSACTION END（トランザクション終了）命令（より詳細には後続の内部および外部上）により、または（ｂ）トランザクションがアボートされることにより、ＴＸモードを終了する。ＴＸモードにある間、他のＣＰＵおよびＩ／Ｏサブシステムにより観察されるとき、ＣＰＵによるストレージ・アクセスは、ブロック・コンカレント（block-concurrent）であるように見える。ストレージ・アクセスは、（ａ）最外トランザクションがアボートすることなく終了したときに、ストレージにコミットされる（すなわち、例えば、キャッシュまたはＣＰＵにローカルなバッファにおいて行われた更新が、伝搬され実メモリに格納され、他のＣＰＵに可視となる）、または（ｂ）トランザクションがアボートされた場合に廃棄される。
トランザクションはネストすることができる。すなわち、ＣＰＵは、ＴＸモードにある間、別のTRANSACTION BEGIN命令を実行することができる。ＣＰＵがＴＸモードに入るようにする命令は、最外TRANSACTION BEGINと呼ばれ、同様に、プログラムは最外トランザクション内にあるといわれる。TRANSACTION BEGINの後続の実行は、内部命令と呼ばれ、プログラムは、内部トランザクションを実行している。モデルは、最小ネスティング深さ、およびモデル依存の最大ネスティング深さを提供する。EXTRACT TRANSACTION NESTING DEPTH命令は、現在のネスティング深さ値を返し、さらに別の実施形態では、最大ネスティング深さ値を返すことができる。この技術は、「平坦化されたネスティング（flattened nesting）」と呼ばれるモデルを使用し、このモデルでは、任意のネスティング深さにおけるアボート条件により、全てのレベルのトランザクションがアボートされ、最外TRANSACTION BEGINに続く命令に制御が返される。
トランザクションの処理中、両方のアクセスが同じキャッシュ・ライン内のいずれかの位置に対するものであり、かつアクセスの一方または両方がストアである場合に、１つのＣＰＵにより行われるトランザクション・アクセスは、（ａ）別のＣＰＵにより行われるトランザクション・アクセスもしくは非トランザクション・アクセス、または（ｂ）Ｉ／Ｏサブシステムにより行われる非トランザクション・アクセスのいずれかと競合するといわれる。言い換えれば、トランザクション実行が生産的であるために、ＣＰＵは、コミットするまでトランザクション・アクセスを行っているように観察されない。このプログラム・モデルは、例えば、百万個の要素の二重連結リスト内の２つのポイントを更新するような、特定の環境では非常に有効なことがある。しかしながら、このプログラム・モデルは、トランザクション・アクセスが行われるストレージ位置に対する競合が多くある場合、あまり有効ではないことがある。
トランザクション実行の１つのモデル（本明細書では、制約なしトランザクションと呼ばれる）では、トランザクションがアボートされると、プログラムは、アボート条件がもはや存在しないことを期待してトランザクションの再駆動を試みること、または同等の非トランザクション経路に「フォールバック」することができる。トランザクション実行の別のモデル（本明細書では、制約付きトランザクションと呼ばれる）では、アボートされたトランザクションは、ＣＰＵにより自動的に再駆動され、制約違反がなければ、制約付きトランザクションの最終的な完了が保証される。
トランザクションを開始するとき、プログラムは、（ａ）トランザクションがアボートされた場合、どの汎用レジスタがオリジナルの内容に復元されるか、（ｂ）トランザクションが、例えば浮動小数点レジスタおよび浮動小数点制御レジスタを含む、浮動小数点レジスタのコンテキストを変更することを許可されるかどうか、（ｃ）トランザクションがアクセス・レジスタ（ＡＲ）を変更することを許可されるかどうか、および（ｄ）特定のプログラム例外条件が、割り込みを発生させないようにブロックされるかどうか等、種々の制御を指定することができる。制約なしトランザクションがアボートされた場合、種々の診断情報を提供することができる。例えば、制約なしトランザクションを開始する最外TBEGIN命令は、プログラムが指定したトランザクション診断ブロック（ＴＤＢ）を指定することができる。さらに、トランザクションが、プログラム割り込みまたは解釈実行を終了させる条件に起因してアボートされた場合、それぞれ、ＣＰＵのプリフィックス領域内のＴＤＢまたはホストの状態記述により指定されるＴＤＢも使用され得る。
種々のタイプのレジスタが上記に示されている。これらは、本明細書でさらに詳細に説明される。汎用レジスタは、一般算術演算および論理演算においてアキュムレータとして使用することができる。一実施形態では、各レジスタは、６４個のビット位置を含み、１６個の汎用レジスタがある。汎用レジスタは、番号０〜１５によって識別され、命令内の４ビットのＲフィールドによって指定される。いくつかの命令では、数個のＲフィールドを有することによって、複数の汎用レジスタのアドレス指定を規定する。いくつかの命令では、特定の汎用レジスタの使用が、命令のＲフィールドによって明示的に指定されるのではなく、暗黙指定される。
一般算術演算および論理演算においてアキュムレータとして使用されるのに加えて、１６個の汎用レジスタのうちの１５個は、アドレス生成におけるベース・アドレスおよび指標レジスタとしても使用される。これらの場合、レジスタは、命令内の４ビットのＢフィールドまたはＸフィールドによって指定される。ＢフィールドまたはＸフィールドにおける０の値は、適用されるべきベースまたは指標がないことを指定し、したがって、汎用レジスタ０は、ベース・アドレスまたは指標を含むものとして指定されない。
浮動小数点命令は、１組の浮動小数点レジスタを使用する。一実施形態では、ＣＰＵは１６個の浮動小数点レジスタを有する。浮動小数点レジスタは、番号０〜１５によって識別され、浮動小数点命令内の４ビットのＲフィールドによって指定される。各浮動小数点レジスタは、６４ビットの長さであり、短い（３２ビット）または長い（６４ビット）浮動小数点オペランドを含むことができる。
浮動小数点制御（ＦＰＣ）レジスタは、マスク・ビット、フラグ・ビット、データ例外コード、および丸めモード・ビットを含む３２ビット・レジスタであり、浮動小数点演算の処理の際に使用される。
さらに、一実施形態では、ＣＰＵは、各々が６４ビット位置を有する１６個の制御レジスタを有する。レジスタにおけるビット位置は、（以下に説明される）プログラム・イベント記録（ＰＥＲ）のようなシステム内の特定のファシリティに割り当てられ、演算を行うことができることを指定するためまたはファシリティが必要とする特別な情報を与えるために使用される。一実施形態では、以下に説明されるように、トランザクション・ファシリティのために、ＣＲ０（ビット８および９）ならびにＣＲ２（ビット６１〜６３）が使用される。
例えば、ＣＰＵは、０〜１５の番号が付された１６個のアクセス・レジスタを有する。アクセス・レジスタは、アドレス空間制御要素（ＡＳＣＥ）の間接的指定を含む３２個のビット位置からなる。アドレス空間制御要素は、対応するアドレス空間への参照を変換するための動的アドレス変換（ＤＡＴ）機構により使用されるパラメータである。ＣＰＵが（プログラム状況ワード（ＰＳＷ）内のビットにより制御される）アクセス・レジスタ・モードと呼ばれるモードにあるとき、ストレージ・オペランド参照のための論理アドレスを指定するために使用される命令Ｂフィールドが、アクセス・レジスタを指定し、アクセス・レジスタにより指定されるアドレス空間制御要素が、行われている参照のためにＤＡＴにより使用される。いくつかの命令では、Ｂフィールドの代わりにＲフィールドが使用される。アクセス・レジスタの内容をロードし格納するため、および１つのアクセス・レジスタの内容を別のアクセス・レジスタに移動するための命令が与えられる。
アクセス・レジスタ１〜１５の各々は、任意のアドレス空間を指定することができる。アクセス・レジスタ０は、一次命令空間を指定する。アクセス・レジスタ１〜１５の１つを使用してアドレス空間を指定する場合、ＣＰＵは、アクセス・レジスタの内容を変換することにより、どのアドレス空間が指定されているのかを決定する。アクセス・レジスタ０を使用してアドレス空間を指定する場合、ＣＰＵは、そのアクセス・レジスタを、一次命令空間を指定しているものとして扱い、アクセス・レジスタの実際の内容を検査しない。したがって、１６個のアクセス・レジスタは、任意の時点で、一次命令空間、および最大１５個の他の空間を指定することができる。
一実施形態では、複数のタイプのアドレス空間が存在する。アドレス空間は、各々の番号をストレージ内のバイト位置と関連付けることを可能にする特定の変換パラメータを伴う連続した整数番号のシーケンス（仮想アドレス）である。シーケンスは、０から始まり左から右へ進む。
例えば、ＩＢＭ ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅにおいて、仮想アドレスがＣＰＵにより（主メモリとしても知られる）主ストレージにアクセスするために使用されると、仮想アドレスは、最初に、動的アドレス変換（ＤＡＴ）によって実アドレスに変換され、次いで、プリフィックス付加によって絶対アドレスに変換される。ＤＡＴは、１から５レベルのテーブル（ページ、セグメント、領域３、領域２、および領域１）を変換パラメータとして使用することができる。特定のアドレス空間のための最も高いレベルのテーブルの指定（起点および長さ）は、アドレス空間制御要素と呼ばれ、これは、ＤＡＴによる使用のために制御レジスタにおいて見出されるか、またはアクセス・レジスタにより指定される。代替的に、アドレス空間のためのアドレス空間制御要素は、実空間指定とすることができ、これは、ＤＡＴが、いずれのテーブルも使用することなく、単に仮想アドレスを実アドレスとして扱うことによって、仮想アドレスを変換することを示す。
ＤＡＴは、その時々において、異なる制御レジスタ内のアドレス空間制御要素またはアクセス・レジスタにより指定されるアドレス空間制御要素を使用する。その選択は、現ＰＳＷで指定される変換モードによって決定される。４つの変換モード、すなわち一次空間モード、二次空間モード、アクセス・レジスタ・モード、およびホーム空間モードが利用可能である。変換モードに応じて、異なるアドレス空間がアドレス指定可能である。
ＣＰＵが一次空間モードまたは二次空間モードにある場合はいつでも、ＣＰＵは、２つのアドレス空間すなわち一次アドレス空間および二次アドレス空間に属する仮想アドレスを変換することができる。ＣＰＵがアクセス・レジスタ・モードにある場合はいつでも、ＣＰＵは、最大１６個のアドレス空間の仮想アドレス、すなわち一次アドレス空間および最大１５個のＡＲ指定アドレス空間を変換することができる。ＣＰＵがホーム空間モードにある場合はいつでも、ＣＰＵは、ホーム・アドレス空間の仮想アドレスを変換することができる。
一次アドレス空間は、一次仮想アドレスからなるため、そのように識別され、一次仮想アドレスは、一次アドレス空間制御要素（ＡＳＣＥ）によって変換される。同様に、二次アドレス空間は、二次ＡＳＣＥによって変換された二次仮想アドレスからなり、ＡＲ指定アドレス空間は、ＡＲ指定ＡＳＣＥによって変換されたＡＲ指定仮想アドレスからなり、ホーム・アドレス空間は、ホームＡＳＣＥによって変換されたホーム仮想アドレスからなる。一次ＡＳＣＥおよび二次ＡＳＣＥはそれぞれ、制御レジスタ１および７内にある。ＡＲ指定ＡＳＣＥは、制御レジスタ２、５および８を使用してアクセス・レジスタ変換（ＡＲＴ）と呼ばれるプロセスを通して配置されるＡＳＮ第２テーブル・エントリ内にある。ホームＡＳＣＥは、制御レジスタ１３内にある。
本明細書で説明されるトランザクション・ファシリティの１つまたは複数の態様を組み込んで使用するためのコンピューティング環境の一実施形態を、図１を参照して説明する。
図１を参照すると、一例として、コンピューティング環境１００は、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅに基づいている。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅについては、IBM Publication, “z/Architecture -Principles of Operation,” Publication No. SA22-7932-08,9th Edition, August 2010に記載されている。
本明細書で使用される他の名称は、インターナショナル・ビジネス・マシーンズ・コーポレーションまたは他の会社の登録商標、商標、または製品名であり得る。
一例として、コンピューティング環境１００は、１つまたは複数の制御ユニット１０８を介して１つまたは複数の入力／出力（Ｉ／Ｏ）デバイス１０６に結合された中央プロセッサ複合体（ＣＰＣ）１０２を含む。中央プロセッサ複合体１０２は、例えば、１つまたは複数の中央プロセッサ１１０、１つまたは複数のパーティション１１２（例えば、論理パーティション（ＬＰ））、論理パーティション・ハイパーバイザ１１４、および入力／出力サブシステム１１５を含み、その各々を以下に説明する。
中央プロセッサ１１０は、論理パーティションに割り当てられた物理プロセッサ・リソースである。特に、各論理パーティション１１２は、パーティションに割り当てられた物理プロセッサ１１０の全てまたは割り当て分を各々が表す、１つまたは複数の論理プロセッサを有する。特定のパーティション１１２の論理プロセッサは、そのパーティションに対して基礎をなすプロセッサ・リソース１１０が予約されるように、そのパーティション専用であってもよく、基礎をなすプロセッサ・リソースが別のパーティションに対して潜在的に利用可能であるように、別のパーティションと共有されてもよい。
論理パーティションは、別個のシステムとして機能し、１つまたは複数のアプリケーションを有し、また随意的に、論理パーティションごとに異なり得る常駐オペレーティング・システムを有する。一実施形態では、オペレーティング・システムは、ＩＢＭにより提供されるｚ／ＯＳオペレーティング・システム、ｚ／ＶＭオペレーティング・システム、ｚ／Ｌｉｎｕｘオペレーティング・システム、またはＴＰＦオペレーティング・システムである。論理パーティション１１２は、プロセッサ１１０上で実行されているファームウェアが実装する論理パーティション・ハイパーバイザ１１４によって管理される。本明細書で用いられる場合、ファームウェアは、例えば、プロセッサのマイクロコードまたはミリコードあるいはその両方を含む。ファームウェアは、例えば、より上位レベルのマシン・コードの実装に用いられる、ハードウェア・レベルの命令またはデータ構造体あるいはその両方を含む。一実施形態では、ファームウェアは、例えば、典型的には、信頼できるソフトウェアを含むマイクロコードまたは基礎をなすハードウェアに特有のマイクロコードとして供給される独自のコードを含み、システム・ハードウェアへのオペレーティング・システムのアクセスを制御する。
論理パーティションおよび論理パーティション・ハイパーバイザの各々は、中央プロセッサに関連付けられた中央ストレージのそれぞれのパーティション内に常駐する１つまたは複数のプログラムを含む。論理パーティション・ハイパーバイザ１１４の一例は、ＩＢＭプロセッサ・リソース／システム・マネージャ（ＰＲ／ＳＭ）である。
入力／出力サブシステム１１５は、入力／出力デバイス１０６と（主メモリとしても知られる）主ストレージとの間の情報の流れを方向付ける。入力／出力サブシステム１１５は、中央処理複合体に結合され、中央処理複合体の一部とすることもまたはそれとは別個のものとすることもできる。Ｉ／Ｏサブシステムは、入力／出力デバイスと直接通信するタスクから中央プロセッサを解放し、データ処理が入力／出力処理と同時に進行することを可能にする。通信を提供するために、Ｉ／ＯサブシステムはＩ／Ｏ通信アダプタを利用する。例えば、チャネル、Ｉ／Ｏアダプタ、ＰＣＩカード、イーサネット（Ｒ）・カード、小型コンピュータ・ストレージ・インターフェース（ＳＣＳＩ）カード等を含む、種々のタイプの通信アダプタがある。本明細書で説明される特定の例では、Ｉ／Ｏ通信アダプタはチャネルであり、したがって、Ｉ／Ｏサブシステムは、本明細書ではチャネル・サブシステムと呼ばれる。しかしながら、これは一例にすぎない。他のタイプのＩ／Ｏサブシステムを使用することもできる。
Ｉ／Ｏサブシステムは、入力／出力デバイス１０６との間の情報の流れを管理する際に、１つまたは複数の入力／出力経路を通信リンクとして使用する。この特定の例では、通信アダプタはチャネルであるので、これらの経路はチャネル経路と呼ばれる。
上述のコンピューティング環境は、使用可能なコンピューティング環境の一例にすぎない。これらに限定されるものではないが、区分化されていない環境、他の区分化された環境、またはエミュレートされた環境、あるいはその組合せを含む他の環境が使用されてもよく、実施形態は、いずれか１つの環境に限定されない。
１つまたは複数の態様によれば、トランザクション実行ファシリティは、ＣＰＵの機能強化であり、これは、（トランザクションとして知られる）一連の命令をＣＰＵが実行できる手段を提供し、それらのストレージ位置の更新を含む複数のストレージ位置へのアクセスをすることができる。他のＣＰＵおよびＩ／Ｏサブシステムにより観察されるとき、トランザクションは、（ａ）単一のアトミック操作として全体的に完了されるか、または（ｂ）潜在的に、トランザクションがこれまでに実行されたという証拠を残さずにアボートされる（本明細書で説明される特定の条件を除く）。したがって、成功裏に完了したトランザクションは、典型的なマルチプロセッシング・モデルにおいて必要とされる何らかの特別なロッキングなしに、多数のストレージ位置を更新することができる。
トランザクション実行ファシリティは、例えば、１つまたは複数の制御、１つまたは複数の命令、制約付き実行および制約なし実行を含むトランザクション処理、ならびにアボート処理を含み、その各々を以下にさらに説明する。
一実施形態では、トランザクション・アボート・プログラム状況ワード（ＰＳＷ）、トランザクション診断ブロック（ＴＤＢ）アドレス、およびトランザクション・ネスティング深さを含む３つの特殊用途の制御、５つの制御レジスタのビット、ならびに、TRANSACTION BEGIN（制約付きおよび制約なし）、TRANSACTIONEND、EXTRACT TRANSACTION NESTING DEPTH、TRANSACTION ABORT、およびNONTRANSACTIONAL STOREを含む６つの汎用命令が、トランザクション実行ファシリティを制御するために使用される。このファシリティは、インストールされるとき、例えば、構成内の全てのＣＰＵ内にインストールされる。ファシリティの表示は、一実装形態ではビット７３であり、１の場合、トランザクション実行ファシリティがインストールされることを示す。
トランザクション実行ファシリティがインストールされると、構成は、制約なしトランザクション実行ファシリティ、および随意的に制約付きトランザクション実行ファシリティを提供し、その各々を以下に説明する。例として、ファシリティの表示５０および７３が共に１であるとき、制約付きトランザクション実行ファシリティがインストールされる。両方のファシリティ表示は、特定の位置でメモリに格納される。
本明細書で用いられる場合、命令名TRANSACTION BEGINは、簡略記号TBEGIN（制約なしトランザクションに対するTRANSACTION BEGIN）および簡略記号TBEGINC（制約付きトランザクションに対するTRANSACTION BEGIN）を有する命令を指す。特定の命令に関する説明は、命令名およびそれに続く丸括弧または角括弧内の簡略記号、または単に簡略記号によって示される。
TRANSACTION BEGIN（TBEGIN）命令の形式の一実施形態を図２、図３に示す。一例として、TBEGIN命令２００は、制約なしトランザクション開始動作を指定するオペコードを含むオペコード・フィールド２０２と、ベース・フィールド（Ｂ１）２０４と、変位フィールド（Ｄ１）２０６と、即値フィールド（Ｉ２）２０８とを含む。Ｂ１フィールドが０でないとき、Ｂ１２０４が指定する汎用レジスタの内容をＤ１２０６に付加して第１のオペランド・アドレスを取得する。
Ｂ１フィールドが０でないとき、以下が適用される。
トランザクション・ネスティング深さが最初に０のとき、第１のオペランド・アドレスは、トランザクションがアボートされた場合に種々の診断情報を格納することができる（以下にさらに説明される）TBEGIN指定ＴＤＢと呼ばれる２５６バイトのトランザクション診断ブロックの位置を指定する。ＣＰＵが一次空間モードまたはアクセス・レジスタ・モードにあるとき、第１のオペランド・アドレスは、一次アドレス空間内の位置を指定する。ＣＰＵが二次空間モードまたはホーム空間モードにあるとき、第１のオペランド・アドレスは、それぞれ、二次アドレス空間またはホーム・アドレス空間内の位置を指定する。ＤＡＴがオフのとき、トランザクション診断ブロック（ＴＤＢ）アドレス（ＴＤＢＡ）は、実ストレージ内の位置を指定する。
第１のオペランドに対するストア・アクセス可能性が判断される。アクセス可能である場合、オペランドの論理アドレスは、トランザクション診断ブロック・アドレス（ＴＤＢＡ）内に配置され、ＴＤＢＡは有効である。
ＣＰＵがすでに制約なしトランザクション実行モードにあるとき、ＴＤＢＡは変更されず、アクセス可能性について第１のオペランドが試験されるかどうかは予測不能である。
Ｂ１フィールドが０のとき、第１のオペランドについてアクセス例外が検出されず、最外TBEGIN命令についてＴＤＢＡは無効である。
一例では、Ｉ２フィールドのビットが次のように定義される。
汎用レジスタ保存マスク（General Register Save Mask、ＧＲＳＭ）２１０（図３）： Ｉ２フィールドのビット０〜７は、汎用レジスタ保存マスク（ＧＲＳＭ）を含む。ＧＲＳＭの各ビットは、汎用レジスタの偶数−奇数対を表し、ここで、ビット０はレジスタ０および１を表し、ビット１はレジスタ２および３を表し、以下同様である。最外TBEGIN命令のＧＲＳＭにおけるビットが０のとき、対応するレジスタ対は保存されない。最外TBEGIN命令のＧＲＳＭにおけるビットが１のとき、対応するレジスタ対は、プログラムが直接アクセスできないモデル依存位置に保存される。
トランザクションがアボートした場合、最外TBEGIN命令が実行されたときに、保存されたレジスタ対がその内容に復元される。トランザクションがアボートするとき、全ての他の（保存されていない）汎用レジスタの内容が復元されるのではない。
汎用レジスタ保存マスクは、最外のものを除いて、全てのTBEGINで無視される。
ＡＲ変更許可（Allow AR Modification）（Ａ）２１２： Ａ制御、すなわちＩ２フィールドのビット１２は、トランザクションがアクセス・レジスタを変更することを許可されるかどうかを制御する。有効なＡＲ変更許可制御は、現在のネスティング・レベルおよび全ての外部レベルに対するTBEGIN命令におけるＡ制御の論理積（ＡＮＤ）である。
有効なＡ制御が０の場合に、いずれかのアクセス・レジスタを変更する試みがされた場合は、トランザクションは、アボート・コード１１（制限された命令）でアボートされる。有効なＡ制御が１の場合に、（いずれの他のアボート条件もなく）アクセス・レジスタが変更される場合は、トランザクションはアボートされない。
浮動小数点演算許可（Allow Floating Point Operation）（Ｆ）２１４： Ｆ制御、すなわちＩ２フィールドのビット１３は、トランザクションが特定の浮動小数点命令を実行することを許可されるかどうかを制御する。有効な浮動小数点演算許可制御は、現在のネスティング・レベルおよび全ての外部レベルに対するTBEGIN命令におけるＦ制御の論理積である。
有効なＦ制御が０である場合、（ａ）浮動小数点命令を実行する試みがされた場合、トランザクションは、アボート・コード１１（制限された命令）でアボートされ、（ｂ）浮動小数点制御レジスタ（ＦＰＣＲ）のバイト２におけるデータ例外コード（ＤＸＣ）は、いずれのデータ例外プログラム例外条件によっても設定されない。有効なＦ制御が１である場合、（ａ）（いずれの他のアボート条件もなく）浮動小数点命令を実行する試みがされた場合、トランザクションはアボートされず、（ｂ）ＦＰＣＲにおけるＤＸＣはデータ例外プログラム例外条件によって設定することができる。
プログラム割り込みフィルタリング制御（Program InterruptionFiltering Control、ＰＩＦＣ）２１６： Ｉ２フィールドのビット１４〜１５は、プログラム割り込みフィルタリング制御（ＰＩＦＣ）である。ＰＩＦＣは、ＣＰＵがトランザクション実行モードにある間に発生するプログラム例外条件（例えば、アドレス指定例外、データ例外、操作例外、保護例外等）の特定のクラスが割り込みをもたらすかどうかを制御する。
有効なＰＩＦＣは、現在のネスティング・レベルおよび全ての外部レベルに対するTBEGIN命令におけるＰＩＦＣの最高値である。有効なＰＩＦＣが０のとき、全てのプログラム例外条件は、割り込みをもたらす。有効なＰＩＦＣが１のとき、１および２のトランザクション実行クラスを有するプログラム例外条件は、割り込みをもたらす。（例外の重大度に応じて、各プログラム例外条件は少なくとも１つのトランザクション実行クラスを割り当てられる。重大度は、トランザクション実行の反復実行の際の復元の可能性、およびオペレーティング・システムが割り込みを見る必要があるかどうかに基づく。）有効なＰＩＦＣが２のとき、トランザクション実行クラスが１であるプログラム例外条件は、割り込みをもたらす。３のＰＩＦＣが予約される。
Ｉ２フィールドのビット８〜１１（命令のビット４０〜４３）は予約され、０を含む必要があり、他の場合には、プログラムが将来互換性をもって動作できないことがある。
図４、図５を参照して、TRANSACTION BEGIN constrained（TBEGINC）命令の形式の一実施形態を説明する。一例では、TBEGINC３００は、制約付きトランザクション開始動作を指定するオペコードを含むオペコード・フィールド３０２と、ベース・フィールド（Ｂ１）３０４と、変位フィールド（Ｄ１）３０６と、即値フィールド（Ｉ２）３０８とを含む。Ｂ１３０４が指定する汎用レジスタの内容をＤ１３０６に付加して、第１のオペランド・アドレスを取得する。しかしながら、制約付きトランザクション開始命令では、ストレージにアクセスするために第１のオペランド・アドレスが使用されない。代わりに、命令のＢ１フィールドが０を含み、他の場合には、指定例外が認識される。
一実施形態では、Ｉ２フィールドは種々の制御を含み、その一例が図５に示される。
一例では、Ｉ２フィールドのビットが次のように定義される。
汎用レジスタ保存マスク（ＧＲＳＭ）３１０： Ｉ２フィールドのビット０〜７は、汎用レジスタ保存マスク（ＧＲＳＭ）を含む。ＧＲＳＭの各ビットは、汎用レジスタの偶数−奇数対を表し、ここで、ビット０はレジスタ０および１を表し、ビット１はレジスタ２および３を表し、以下同様である。ＧＲＳＭにおけるビットが０のとき、対応するレジスタ対は保存されない。ＧＲＳＭにおけるビットが１のとき、対応するレジスタ対は、プログラムが直接アクセスできないモデル依存位置に保存される。
トランザクションがアボートした場合、最外TRANSACTION BEGIN命令が実行されたときに、保存されたレジスタ対がその内容に復元される。制約付きトランザクションがアボートするとき、全ての他の（保存されていない）汎用レジスタの内容が復元されるのではない。
TBEGINCを使用して制約なしトランザクション実行モードで実行を継続するとき、汎用レジスタ保存マスクは無視される。
ＡＲ変更許可（Ａ）３１２： Ａ制御、すなわちＩ２フィールドのビット１２は、トランザクションがアクセス・レジスタを変更することを許可されるかどうかを制御する。有効なＡＲ変更許可制御は、現在のネスティング・レベルおよびあらゆる外部TBEGINまたはTBEGINC命令に対するTBEGINC命令におけるＡ制御の論理積である。
有効なＡ制御が０の場合に、いずれかのアクセス・レジスタを変更する試みがされた場合は、トランザクションは、アボート・コード１１（制限された命令）でアボートされる。有効なＡ制御が１の場合に、（いずれの他のアボート条件もなく）アクセス・レジスタが変更される場合は、トランザクションはアボートされない。
Ｉ２フィールドのビット８〜１１および１３〜１５（命令のビット４０〜４３および４５〜４７）は予約され、０を含む必要がある。
TRANSACTION BEGIN命令の終わりは、その形式を図６に示すTRANSACTION END（TEND）命令によって指定される。一例として、TEND命令４００は、トランザクション終了動作を指定するオペコードを含むオペコード・フィールド４０２を含む。
トランザクション実行ファシリティに関して多数の用語が用いられ、したがって単に便宜のため、用語のリストを以下にアルファベット順で示す。一実施形態では、これらの用語は次のように定義される。
アボート： TRANSACTION END命令の前にトランザクションが終了し、０のトランザクション・ネスティング深さをもたらすとき、トランザクションがアボートする。一実施形態では、トランザクションがアボートすると、以下が行われる。
全てのレベルのトランザクションにより行われたトランザクション・ストア・アクセスが廃棄される（すなわち、コミットされない）。
全てのレベルのトランザクションにより行われた非トランザクション・ストア・アクセスがコミットされる。
最外TRANSACTION BEGIN命令の汎用レジスタ保存マスク（ＧＲＳＭ）により指定されたレジスタが、トランザクション実行より前のレジスタの内容（すなわち、最外TRANSACTION BEGIN命令の実行時のレジスタの内容）に復元される。最外TRANSACTIONBEGIN命令の汎用レジスタ保存マスクにより指定されていない汎用レジスタは、復元されない。
アクセス・レジスタ、浮動小数点レジスタ、および浮動小数点制御レジスタは、復元されない。トランザクションがアボートすると、トランザクション実行中にこれらのレジスタに対してなされた全ての変更が保持される。
トランザクションは、制限された命令の実行の試み、制限されたリソースの変更の試み、トランザクションの競合、種々のＣＰＵリソースの超過、任意の解釈実行インターセプト条件、任意の割り込み、TRANSACTION ABORT命令、および他の理由を含む、様々な理由に起因してアボートされることがある。トランザクション・アボート・コードは、トランザクションをアボートできる特定の理由を提供する。
図７を参照して、TRANSACTION ABORT（TABORT）命令の形式の一例を説明する。一例として、TABORT命令５００は、トランザクション・アボート操作を指定するオペコードを含むオペコード・フィールド５０２と、ベース・フィールド（Ｂ２）５０４と、変位フィールド（Ｄ２）５０６とを含む。Ｂ２フィールドが０でないとき、Ｂ２５０４が指定する汎用レジスタの内容をＤ２５０６に付加して、第２のオペランド・アドレスを取得し、他の場合には、第２のオペランド・アドレスはＤ２フィールドのみから形成され、Ｂ２フィールドは無視される。第２のオペランド・アドレスは、データをアドレス指定するために使用されず、代わりに、アドレスは、アボート処理中にトランザクション診断ブロックに配置されるトランザクション・アボート・コードを形成する。第２のオペランド・アドレスについてのアドレス計算はアドレス算術演算の規則に従い、２４ビット・アドレッシング・モードではビット０〜２９が０に設定され、３１ビット・アドレッシング・モードではビット０〜３２が０に設定される。
コミット： 最外TRANSACTION END命令の完了の際、ＣＰＵは、トランザクション（すなわち、最外トランザクションおよび任意のネストされたレベル）によって行われたストア・アクセスをコミットし、それらが他のＣＰＵおよびＩ／Ｏサブシステムに可視となるようにする。他のＣＰＵおよびＩ／Ｏサブシステムにより観察されるとき、トランザクションの全てのネストされたレベルによって行われた全てのフェッチおよびストア・アクセスは、コミットが行われたときに単一の同時操作として行われるように見える。
汎用レジスタ、アクセス・レジスタ、浮動小数点レジスタ、および浮動小数点制御レジスタの内容は、コミット・プロセスによって変更されない。トランザクションのストアがコミットされる際、トランザクション実行中にこれらのレジスタに対して行われるいずれの変更も保持される。
競合： １つのＣＰＵによって行われたトランザクション・アクセスは、両方のアクセスが同じキャッシュ・ライン内のいずれかの位置に対するものであり、かつアクセスの１つまたは複数がストアである場合、（ａ）別のＣＰＵによって行われたトランザクション・アクセスもしくは非トランザクション・アクセス、または（ｂ）Ｉ／Ｏサブシステムによって行われた非トランザクション・アクセスと競合する。
競合が概念的シーケンスにおいて検出できない場合でも、ＣＰＵの命令の投機的実行によって競合を検出することができる。
制約付きトランザクション（Constrained Transaction）： 制約付きトランザクションは、制約付きトランザクション実行モードで実行されるトランザクションであり、以下の制限を受ける。
汎用命令のサブセットが利用可能である。
制限された数の命令を実行することができる。
制限された数のストレージ・オペランド位置にアクセスすることできる。
トランザクションが単一のネスティング・レベルに制限される。
割り込みの反復または他のＣＰＵまたはＩ／Ｏサブシステムとの競合がない場合、制約付きトランザクションは最終的に完了し、したがって、アボート・ハンドラ・ルーチンが必要ない。制約付きトランザクションを以下に詳細に説明する。
ＣＰＵがすでに制約なしトランザクション実行モードにある間にTRANSACTIONBEGIN constrained（TBEGINC）命令が実行されると、実行は、ネストされた制約なしトランザクションとして継続する。
制約付きトランザクション実行モード（Constrained TransactionalExecution Mode）： トランザクション・ネスティング深さが０であり、トランザクションがTBEGINC命令により開始されたとき、ＣＰＵは、制約付きトランザクション実行モードに入る。ＣＰＵが制約付きトランザクション実行モードにある間、トランザクション・ネスティング深さは１である。
ネストされたトランザクション（Nested Transaction）： ＣＰＵが制約なしトランザクション実行モードにある間にTRANSACTION BEGIN命令が出されると、トランザクションがネストされる。
トランザクション実行ファシリティは、平坦化されたネスティングと呼ばれるモデルを使用する。平坦化されたネスティングモードでは、内部トランザクションにより行われたストアは、最外トランザクションがそのストアをコミットするまで、他のＣＰＵおよびＩ／Ｏサブシステムにより観察することができない。同様に、トランザクションがアボートした場合、全てのネストされたトランザクションがアボートし、全てのネストされたトランザクションの全てのトランザクション・ストアが廃棄される。
ネストされたトランザクションの一例を図８に示す。図示されるように、第１のTBEGIN６００が最外トランザクション６０１を開始し、TBEGIN６０２が第１のネストされたトランザクションを開始し、TBEGIN６０４が第２のネストされたトランザクションを開始する。この例では、TBEGIN６０４およびTEND６０６は、最内トランザクション６０８を定義する。TEND６１０が実行されると、トランザクション・ストアが、最外トランザクションおよび全ての内部トランザクションに対してコミットされる６１２。
制約なしトランザクション（Nonconstrained Transaction）： 制約なしトランザクションとは、制約なしトランザクション実行モードで実行されるトランザクションである。制約なしトランザクションは、制約付きトランザクションのような方法では制限されないが、依然として様々な理由によりアボートされ得る。
制約なしトランザクション実行モード（NonconstrainedTransaction Execution Mode）： トランザクションがTBEGIN命令により開始されると、ＣＰＵは制約なしトランザクション実行モードに入る。ＣＰＵが制約なしトランザクション実行モードにある間、トランザクション・ネスティング深さは、１から最大トランザクション・ネスティング深さまで変化し得る。
非トランザクション・アクセス（Non-Transactional Access）： 非トランザクション・アクセスは、ＣＰＵがトランザクション実行モードにないときに、ＣＰＵにより行われるストレージ・オペランド・アクセスである（すなわち、トランザクション外の典型的なストレージ・アクセスである）。さらに、Ｉ／Ｏサブシステムによって行われるアクセスは、非トランザクション・アクセスである。さらに、NONTRANSACTIONAL STORE命令を使用して、ＣＰＵが制約なしトランザクション実行モードにある間に非トランザクション・ストア・アクセスを行わせることができる。
図９を参照して、NONTRANSACTIONAL STORE命令の形式の一実施形態を説明する。一例として、NONTRANSACTIONAL STORE命令７００は、非トランザクション・ストア操作を指定するオペコードを指定する複数のオペコード・フィールド７０２ａ、７０２ｂと、その内容が第１のオペランドと呼ばれるレジスタを指定するレジスタ・フィールドＲ１７０４と、指標フィールド（Ｘ２）７０６と、ベース・フィールド（Ｂ２）７０８と、第１の変位フィールド（ＤＬ２）７１０と、第２の変位フィールド（ＤＨ２）７１２とを含む。Ｘ２およびＢ２フィールドにより指定される汎用レジスタの内容を、ＤＨ２およびＤＬ２フィールドの内容の連結の内容に付加して、第２のオペランド・アドレスを形成する。Ｘ２フィールドまたはＢ２フィールドのいずれかあるいは両方が０のとき、対応するレジスタは加算に関与しない。
６４ビットの第１のオペランドは、第２のオペランド位置において、変更されずに非トランザクション的に配置される。
ＤＨ２およびＤＬ２フィールドの連結により形成された変位は、２０ビットの符号付き２進整数として扱われる。
第２のオペランドは、ダブル・ワード境界上に位置合わせされ、他の場合には、指定例外が認識され操作が抑制される。
外部／最外トランザクション（Outer/Outermost Transaction）： より低い番号のトランザクション・ネスティング深さを有するトランザクションが、外部トランザクションである。トランザクション・ネスティング深さの値が１のトランザクションが、最外トランザクションである。
最外TRANSACTION BEGIN命令は、トランザクション・ネスティング深さが最初に０であるときに実行されるものである。最外TRANSACTION END命令は、トランザクション・ネスティング深さを１から０に移行させるものである。この実施形態では、制約付きトランザクションは最外トランザクションである。
プログラム割り込みフィルタリング（Program InterruptionFiltering）： 特定の例外条件に起因してトランザクションがアボートされたとき、プログラムは、随意的に、割り込みが発生するのを防止することができる。この技術は、プログラム割り込みフィルタリングと呼ばれる。プログラム割り込みフィルタリングは、割り込みのトランザクション・クラス、TRANSACTION BEGIN命令からの有効なプログラム割り込みフィルタリング制御、および制御レジスタ０におけるトランザクション実行プログラム割り込みフィルタリング・オーバーライドを受ける。
トランザクション： トランザクションは、ＣＰＵがトランザクション実行モードにある間に行われたストレージ・オペランド・アクセス、および変更された選択された汎用レジスタを含む。制約なしトランザクションの場合、ストレージ・オペランド・アクセスは、トランザクション・アクセスおよび非トランザクション・アクセスの両方を含むことができる。制約付きトランザクションの場合、ストレージ・オペランド・アクセスはトランザクション・アクセスに限定される。他のＣＰＵおよびＩ／Ｏサブシステムにより観察されるとき、トランザクション実行モードにある間にＣＰＵにより行われた全てのストレージ・オペランド・アクセスは、単一の同時操作として行われるように見える。トランザクションがアボートされた場合、トランザクション・ストア・アクセスは廃棄され、最外TRANSACTION BEGIN命令の汎用レジスタ保存マスクにより指定されるいずれのレジスタも、トランザクション実行より前のレジスタの内容に復元される。
トランザクション・アクセス（Transaction Access）： トランザクション・アクセスとは、NONTRANSACTIONAL STORE命令により行われたアクセスを除いた、ＣＰＵがトランザクション実行モードにある間に行われたストレージ・オペランド・アクセスである。
トランザクション実行モード（Transactional Execution Mode）： トランザクション実行モードという用語（トランザクション実行モード（transaction execution mode）としても知られる）は、制約なしトランザクション実行モードおよび制約付きトランザクション実行モードの両方の共通操作を説明する。したがって、操作を説明するとき、制約なしおよび制約付きという用語は、トランザクション実行モードを限定するために使用される。
トランザクション・ネスティング深さが０のとき、ＣＰＵはトランザクション実行モードにない（非トランザクション実行モードとも呼ばれる）。
ＣＰＵにより観察されるとき、トランザクション実行モードで行われたフェッチおよびストアは、トランザクション実行モードにない間に行われたものと異ならない。
ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一実施形態では、トランザクション実行ファシリティは、制御レジスタ０のビット８〜９、制御レジスタ２のビット６１〜６３、トランザクション・ネスティング深さ、トランザクション診断ブロック・アドレス、およびトランザクション・アボート・プログラム状況ワード（ＰＳＷ）の制御下にある。
最初のＣＰＵリセットに続いて、制御レジスタ０のビット位置８〜９、制御レジスタ２のビット位置６２〜６３、およびトランザクション・ネスティング深さの内容が、０に設定される。トランザクション実行制御すなわち制御レジスタ０のビット８が０のとき、ＣＰＵをトランザクション実行モードに入れることはできない。
種々の制御に関するさらなる詳細を以下に説明する。
示されるように、トランザクション実行ファシリティは、制御レジスタ０の２個のビットおよび制御レジスタ２の３個のビットによって制御される。例えば、以下の通りである。
制御レジスタ０のビット： 一実施形態では、ビット割り当ては以下のようになる。
トランザクション実行制御（ＴＸＣ）： 制御レジスタ０のビット８はトランザクション実行制御である。このビットは、トランザクション実行ファシリティがプログラムによって使用可能かどうかを、制御プログラム（例えば、オペレーティング・システム）が示すことができる機構を提供する。ビット８は、トランザクション実行モードに成功裏に入るために、１であるべきである。
制御レジスタ０のビット８が０のとき、EXTRACT TRANSACTIONNESTING DEPTH、TRANSACTION BEGINおよびTRANSACTION END命令を実行する試みは、特別な操作実行をもたらす。
図１０を参照して、EXTRACT TRANSACTION NESTING DEPTH命令の形式の一実施形態を説明する。一例として、EXTRACT TRANSACTION NESTING DEPTH命令８００は、トランザクション・ネスティング深さ抽出操作を示すオペコードを指定するオペコード・フィールド８０２と、汎用レジスタを指定するレジスタ・フィールドＲ１８０４とを含む。
現在のトランザクション・ネスティング深さは、汎用レジスタＲ１のビット４８〜６３に配置される。レジスタのビット０〜３１は変更されないままであり、レジスタのビット３２〜４７は０に設定される。
さらに別の実施形態では、最大トランザクション・ネスティング深さもビット１６〜３１内のような汎用レジスタＲ１内に配置される。
トランザクション実行プログラム割り込みフィルタリング・オーバーライド（ProgramInterruption Filtering Override、ＰＩＦＯ）： 制御レジスタ０のビット９は、トランザクション実行プログラム割り込みフィルタリング・オーバーライドである。このビットは、TRANSACTION BEGIN命令（複数可）により指定または暗黙指定された有効なプログラム割り込みフィルタリング制御に関わらず、ＣＰＵがトランザクション実行モードにある間に発生するあらゆるプログラム例外条件が割り込みをもたらすことを制御プログラムが保証することができる機構を提供する。
制御レジスタ２のビット： 一実施形態では、割り当ては以下の通りである。
トランザクション診断範囲（ＴＤＳ）： 制御レジスタ２のビット６１は、レジスタのビット６２〜６３におけるトランザクション診断制御（ＴＤＣ）の適用性を次のように制御する。
ＴＤＳ
値 意味
ＴＤＣは、ＣＰＵが問題状態にあるかスーパーバイザ状態にあるかに関わらず適用される。
ＴＤＣは、ＣＰＵが問題状態にあるときのみ適用される。ＣＰＵがスーパーバイザ状態にあるとき、処理はＴＤＣが０を含んでいるのと同様である。
トランザクション診断制御（ＴＤＣ）： 制御レジスタのビット６２〜６３は、診断目的でトランザクションをランダムにアボートさせるために使用できる２ビットの符号なし整数である。一実施形態では、ＴＤＣの符号化は以下の通りである。
ＴＤＣ
値 意味
正常動作。ＴＤＣの結果としてトランザクションはアボートされない。
ランダム命令において、ただし最外TRANSACTION END命令の実行前に、全てのトランザクションをアボートする。
ランダム命令において、ランダム・トランザクションをアボートする。
予約
０でないＴＤＣに起因してトランザクションがアボートしたとき、以下のいずれかを行うことができる。
アボート・コードは、コード７〜１１、１３〜１６、または２５５のいずれかに設定され、コードの値はＣＰＵによりランダムに選択され、条件コードはアボート・コードに対応して設定される。アボート・コードを以下にさらに説明する。
制約なしトランザクションの場合、条件コードは１に設定される。この場合、アボート・コードは適用可能でない。
ＴＤＣ値１が実装されるかどうかはモデル依存である。実装されない場合、１の値は、あたかも２が指定されたかのように機能する。
制約付きトランザクションの場合、１のＴＤＣ値は、あたかも２のＴＤＣ値が指定されたかのように扱われる。
３のＴＤＣ値が指定された場合、結果は予測不能である。
トランザクション診断ブロック・アドレス（ＴＤＢＡ）
命令のＢ１フィールドが０でないとき、最外TRANSACTIONBEGIN（TBEGIN）命令の第１のオペランド・アドレスから、有効なトランザクション診断ブロック・アドレス（ＴＤＢＡ）が設定される。ＣＰＵが一次空間またはアクセス・レジスタ・モードにあるとき、ＴＤＢＡは、一次アドレス空間内の位置を指定する。ＣＰＵが二次空間またはホーム空間モードにあるとき、ＴＤＢＡは、それぞれ、二次アドレス空間またはホーム・アドレス空間内の位置を指定する。ＤＡＴ（動的アドレス変換）がオフのとき、ＴＤＢＡは、実ストレージ内の位置を指定する。
トランザクションが後でアボートされる場合、TBEGIN指定ＴＤＢと呼ばれるトランザクション診断ブロックを突き止めるために、ＴＤＢＡがＣＰＵにより使用される。ＴＤＢＡの右端の３つのビットは０であり、これはTBEGIN指定ＴＤＢがダブル・ワード境界上にあることを意味する。
最外TRANSACTION BEGIN（TBEGIN）命令のＢ１フィールドが０のとき、トランザクション診断ブロック・アドレスは無効であり、トランザクションが後でアボートされる場合、TBEGIN指定ＴＤＢは格納されない。
トランザクション・アボートＰＳＷ（ＴＡＰＳＷ）
TRANSACTION BEGIN（TBEGIN）命令の実行中、ネスティング深さが最初に０であるとき、トランザクション・アボートＰＳＷは現ＰＳＷの内容に設定され、トランザクション・アボートＰＳＷの命令アドレスは、次の順次命令（すなわち、最外TBEGINに続く命令）を指定する。TRANSACTION BEGINconstrained（TBEGINC）命令の実行中、ネスティング深さが最初に０であるとき、トランザクション・アボートＰＳＷは、トランザクション・アボートＰＳＷの命令アドレスが（TBEGINCに続く次の順次命令ではなく）TBEGINC命令を指定することを除いて、現ＰＳＷの内容に設定される。
トランザクションがアボートされると、トランザクション・アボートＰＳＷにおける条件コードが、アボート条件の重大度を示すコードに置き換えられる。その後、割り込みをもたらさない原因に起因してトランザクションがアボートされた場合、ＰＳＷは、トランザクション・アボートＰＳＷからロードされ、割り込みをもたらす理由に起因してトランザクションがアボートされた場合、トランザクション・アボートＰＳＷは、割り込み旧ＰＳＷとして格納される。
トランザクション・アボートＰＳＷは、いずれの内部TRANSACTION BEGIN命令の実行中にも変更されない。
トランザクション・ネスティング深さ（ＴＮＤ）
トランザクション・ネスティング深さは、例えば、TRANSACTION BEGIN命令が条件コード０で完了するたびに増分し、TRANSACTION END命令が完了するたびに減分する、１６ビットの符号なし値である。トランザクション・ネスティング深さは、トランザクションがアボートされたときまたはＣＰＵのリセットにより、０にリセットされる。
一実施形態では、１５の最大ＴＮＤが実装される。
一実装形態では、ＣＰＵが制約付きトランザクション実行モードにあるとき、トランザクション・ネスティング深さが１である。さらに、最大ＴＮＤは４ビットの値として表すことができるが、ＴＮＤは、トランザクション診断ブロックにおける検査を容易にするために、１６ビットの値であるように定義される。
トランザクション診断ブロック（ＴＤＢ）
トランザクションがアボートされたとき、以下のように種々の状態情報をトランザクション診断ブロック（ＴＤＢ）に保存することができる。
TBEGIN指定ＴＤＢ： 制約なしトランザクションについて、最外TBEGIN命令のＢ１フィールドが０でないとき、命令の第１のオペランド・アドレスがTBEGIN指定ＴＤＢを指定する。これは、アプリケーションのアボート・ハンドラにより検査することができる、アプリケーション・プログラム指定の位置である。
プログラム割り込み（ＰＩ）ＴＤＢ： 制約なしトランザクションが、フィルタリングされないプログラム例外条件に起因してアボートされた場合、または制約付きトランザクションがいずれかのプログラム例外条件に起因してアボートされた（すなわち、プログラム割り込みをもたらすいずれかの条件が認識されている）場合、ＰＩ−ＴＤＢは、プリフィックス領域内の位置に格納される。これは、オペレーティング・システムが提供できる任意の診断報告において、オペレーティング・システムが検査またはログアウトするのに利用可能である。
インターセプトＴＤＢ： トランザクションが、インターセプトをもたらす（すなわち、条件により、解釈実行が終了し制御がホスト・プログラムに戻る）いずれかのプログラム例外条件に起因してアボートされた場合、ＴＤＢは、ゲスト・オペレーティング・システムについての状態記述ブロックにおいて指定された位置に格納される。
一実施形態では、TBEGIN指定ＴＤＢは、ＴＤＢアドレスが有効であるとき（すなわち、最外TBEGIN命令のＢ１フィールドが０でないとき）にのみ格納される。
非フィルタリング（unfiltered）プログラム例外条件に起因するアボートの場合、ＰＩ−ＴＤＢまたはインターセプトＴＤＢのいずれか１つのみが格納される。したがって、１つのアボートについて、０、１、または２個のＴＤＢが格納され得る。
ＴＤＢの各々の一例に関するさらなる詳細を以下に説明する。
TBEGIN指定ＴＤＢ： 有効なトランザクション診断ブロック・アドレスによって指定された２５６バイトの位置である。トランザクション診断ブロック・アドレスが有効であるとき、TBEGIN指定ＴＤＢはトランザクション・アボート上に格納される。TBEGIN指定ＴＤＢは、最外TRANSACTION BEGIN命令の実行時に有効である全てのストレージ保護機構の影響下にある。TBEGIN指定ＴＤＢの任意の部分についてのＰＥＲ（プログラム・イベント記録）ストレージ変更イベントは、トランザクション・アボート処理中ではなく、最外TBEGINの実行中に検出される。
ＰＥＲの１つの目的は、プログラムのデバッグを支援することである。ＰＥＲにより、例えば、プログラムを以下のタイプのイベントに変更することが可能になる。
成功裏の分岐命令の実行。分岐ターゲット位置が指定されたストレージ領域内にあるときにのみイベントを発生させる選択肢が与えられる。
指定されたストレージ領域からの命令のフェッチ。
指定されたストレージ領域の内容の変更。ストレージ領域が指定されたアドレス空間内にあるときにのみイベントを発生させる選択肢が与えられる。
STORE USING REAL ADDRESS命令の実行
TRANSACTION END命令の実行
プログラムは、ストレージ変更イベントに伴ってのみSTORE USING REALADDRESSについてのイベントを指定できる点を除いて、上記のタイプのイベントの１つまたは複数が認識されることを選択的に指定することができる。ＰＥＲイベントに関する情報は、プログラム割り込みによりプログラムに提供され、割り込みの原因は、割り込みコードにおいて識別される。
トランザクション診断ブロック・アドレスが有効でないとき、TBEGIN指定ＴＤＢは格納されない。
プログラム割り込みＴＤＢ： 実位置６，１４４〜６，３９９（１８００〜１８ＦＦｈｅｘ）である。プログラム割り込みに起因してトランザクションがアボートされるとき、プログラム割り込みＴＤＢが格納される。他の原因によりトランザクションがアボートされるとき、プログラム割り込みＴＤＢの内容は予測不能である。
プログラム割り込みＴＤＢは、いずれの保護機構の影響下にもない。プログラム割り込み中にプログラム割り込みＴＤＢが格納されたとき、プログラム割り込みＴＤＢについてＰＥＲストレージ変更イベントは検出されない。
インターセプトＴＤＢ： 状態記述の位置４８８〜４９５により指定される２５６バイトのホスト実位置である。インターセプトＴＤＢは、アボートされたトランザクションが、ゲスト・プログラム割り込みインターセプト（つまり、インターセプト・コード８）をもたらすときに格納される。他の原因によりトランザクションがアボートされるとき、インターセプトＴＤＢの内容は予測不能である。インターセプトＴＤＢは、いずれの保護機構の影響下にもない。
図１１に示すように、一実施形態では、トランザクション診断ブロック９００のフィールドは以下の通りである。
形式９０２： バイト０は、次のように妥当性および形式の表示を含む。
値 意味
ＴＤＢの残りのフィールドは予測不能である。
形式−１ ＴＤＢ、残りのフィールドは以下に説明される。
予約
形式フィールドが０であるＴＤＢは、ヌルＴＤＢと呼ばれる。
フラグ９０４： バイト１は、次のような種々の表示を含む。
競合トークン妥当性（ＣＴＶ）： トランザクションがフェッチまたはストア競合（すなわち、それぞれアボート・コード９または１０）に起因してアボートされるとき、バイト１のビット０は、競合トークン妥当性表示である。ＣＴＶ表示が１のとき、ＴＤＢのバイト１６〜２３における競合トークン９１０は、競合が検出された論理アドレスを含む。ＣＴＶ表示が０であるとき、ＴＤＢのバイト１６〜２３は予測不能である。
トランザクションが、フェッチまたはストア競合以外のいずれかの理由のためにアボートされたとき、バイト１のビット０は、０として格納される。
制約付きトランザクション表示（ＣＴＩ）： ＣＰＵが制約付きトランザクション実行モードにあるとき、バイト１のビット１は１に設定される。ＣＰＵが制約なしトランザクション実行モードにあるとき、バイト１のビット１は０に設定される。
予約： バイト１のビット２〜７は予約され、０として格納される。
トランザクション・ネスティング深さ（ＴＮＤ）９０６： トランザクションがアボートされたとき、バイト６〜７はトランザクション・ネスティング深さを含む。
トランザクション・アボート・コード（ＴＡＣ）９０８： バイト８〜１５は、６４ビットの符号なしトランザクション・アボート・コードを含む。各コード・ポイントは、トランザクションがアボートされる理由を示す。
トランザクションがプログラム割り込み以外の条件のためにアボートされたとき、トランザクション・アボート・コードがプログラム割り込みＴＤＢ内に格納されるかどうかは、モデル依存である。
競合トークン９１０： フェッチまたはストア競合（すなわち、それぞれアボート・コード９および１０）に起因してアボートされたトランザクションの場合、バイト１６〜２３は、競合が検出されたストレージ位置の論理アドレスを含む。競合トークンは、ＣＴＶビットすなわちバイト１のビット０が１であるときに意味をもつ。
ＣＴＶビットが０のとき、バイト１６〜２３は予測不能である。
ＣＰＵによる投機的実行のため、競合トークンは、トランザクションの概念的実行シーケンスにより必ずしもアクセスされないストレージ位置を指定することができる。
アボートされたトランザクション命令アドレス（ＡＴＩＡ）９１２： バイト２４〜３１は、アボートが検出されたときに実行していた命令を識別する命令アドレスを含む。トランザクションがアボート・コード２、５、６、１１、１３、もしくは２５６、またはこれより大きいアボート・コードに起因してアボートされたとき、あるいはトランザクションがアボート・コード４または１３に起因してアボートされ、かつプログラム例外条件が無効化しているとき、ＡＴＩＡは、実行されていた命令を直接指し示す。アボート・コード４または１２に起因してトランザクションがアボートされ、かつプログラム例外条件が無効化していないとき、ＡＴＩＡは、実行されていた命令を超えて指し示す。
トランザクションがアボート・コード７〜１０、１４〜１６、または２５５に起因してアボートされたとき、ＡＴＩＡは必ずしもアボートを引き起こすまさにその命令を示さないが、トランザクション内のそれより前または後の命令を指し示し得る。
トランザクションが、実行タイプ（execute-type）命令のターゲットである命令に起因してアボートされた場合、ＡＴＩＡは、実行タイプ命令を識別し、上述のようなアボート・コードに応じて、命令を指し示すかまたは命令を超えて指し示す。ＡＴＩＡは、実行タイプ命令のターゲットを示さない。
トランザクションがアボートされると、ＡＴＩＡはアドレッシング・モードの影響下にある。２４ビット・アドレッシング・モードでは、フィールドのビット０〜４０は０を含む。３１ビット・アドレッシング・モードでは、フィールドのビット０〜３２は０を含む。
プログラム割り込み以外の条件に起因してトランザクションがアボートされたとき、アボートされたトランザクション命令アドレスがプログラム割り込みＴＤＢに格納されるかどうかは、モデル依存である。
アボート・コード４または１２に起因してトランザクションがアボートされプログラム例外条件が無効化していないとき、ＡＴＩＡは、アボートを引き起こす命令を指し示さない。ＡＴＩＡから、割り込み長さコード（ＩＬＣ）により示されるハーフワードの数を減算することによって、抑制または終了している条件においてまたは完了している非ＰＥＲイベントに対して、アボートを引き起こす命令を識別することができる。ＰＥＲイベントに起因してトランザクションがアボートされ他のプログラム例外条件が存在しないとき、ＡＴＩＡは予測不能である。
トランザクション診断ブロック・アドレスが有効であるとき、TBEGIN指定ＴＤＢのバイト３６〜３９におけるプログラム割り込み識別（ＰＩＩＤ）において、ＩＬＣを検査することができる。フィルタリングが適用されないときは、実ストレージにおいてＰＩＩＤの位置１４０〜１４３においてＩＬＣを検査することができる。
例外アクセス識別（ＥＡＩＤ）９１４： 特定のフィルタリング済みプログラム例外条件に起因してアボートされたトランザクションについて、TBEGIN指定ＴＤＢのバイト３２が例外アクセス識別を含む。前掲のPrinciplesof Operationに述べられるように、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一例においては、ＥＡＩＤの形式およびこれが格納される事例は、例外条件が割り込みをもたらすときの実位置１６０に記述されるものと同じである。
プログラム割り込みをもたらすあらゆる例外条件を含む他の理由によりアボートされたトランザクションについては、バイト３２は予測不能である。プログラム割り込みＴＤＢにおいて、バイト３２は予測不能である。
このフィールドは、トランザクション診断ブロック・アドレスにより指定されるＴＤＢ内にのみ格納され、他の場合には、フィールドは予約される。ＥＡＩＤは、制御されたアクセス・リストまたはＤＡＴ保護、ＡＳＣＥタイプ、ページ変換、領域第１変換、領域第２変換、領域第３変換、およびセグメント変換プログラムの例外条件に対してのみ格納される。
データ例外コード（ＤＸＣ）９１６： フィルタリング済みデータ例外プログラム例外条件に起因してアボートされたトランザクションについては、TBEGIN指定ＴＤＢのバイト３３は、データ例外コードを含む。前掲のPrinciplesof Operationに述べられるように、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一例においては、ＤＸＣの形式およびこれが格納される事例は、例外条件が割り込みをもたらすときの実位置１４７に記述されるものと同じである。一例において、位置１４７はＤＸＣを含む。
プログラム割り込みをもたらすあらゆる例外条件を含む他の理由によりアボートされたトランザクションについては、バイト３３は予測不能である。プログラム割り込みＴＤＢにおいて、バイト３３は予測不能である。
このフィールドは、トランザクション診断ブロック・アドレスにより指定されるＴＤＢ内にのみ格納され、他の場合には、フィールドは予約される。ＤＸＣは、データ・プログラム例外条件に対してのみ格納される。
プログラム割り込み識別（ＰＩＩＤ）９１８： フィルタリング済みプログラム例外条件に起因してアボートされたトランザクションについて、TBEGIN指定ＴＤＢのバイト３６〜３９は、プログラム割り込み識別を含む。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一例において、ＰＩＩＤの形式は、ＰＩＩＤのビット１３〜１４における命令長コードが、例外条件が検出された命令に対して個別のものであることを除いて、（前掲のPrinciples of Operationに述べられるように）条件が割り込みをもたらすときの実位置１４０〜１４３に記述されるものと同じである。
プログラム割り込みをもたらす例外条件を含む他の理由によりアボートされたトランザクションについては、バイト３６〜３９は予測不能である。プログラム割り込みＴＤＢにおいて、バイト３６〜３９は予測不能である。
このフィールドは、トランザクション診断ブロック・アドレスにより指定されたＴＤＢ内にのみ格納され、他の場合には、フィールドは予約される。プログラム割り込み識別は、プログラム例外条件に対してのみ格納される。
変換例外識別（ＴＥＩＤ）９２０： 以下のフィルタリング済みプログラム例外条件のいずれかに起因してアボートされたトランザクションに対して、TBEGIN指定ＴＤＢのバイト４０〜４７は、変換例外識別を含む。
制御されたアクセス・リストまたはＤＡＴ保護
ＡＳＣＥタイプ
ページ変換
領域第１変換
領域第２変換
領域第３変換
セグメント変換例外
前掲のPrinciples of Operationに述べられるように、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一例においては、ＴＥＩＤの形式は、条件が割り込みをもたらすときの実位置１６８〜１７５に記述されるものと同じである。
プログラム割り込みをもたらす例外条件を含む他の理由によりアボートされたトランザクションについては、バイト４０〜４７は予測不能である。プログラム割り込みＴＤＢにおいて、バイト４０〜４７は予測不能である。
このフィールドは、トランザクション診断ブロック・アドレスにより指定されたＴＤＢ内にのみ格納され、他の場合には、フィールドは予約される。
ブレーク・イベント・アドレス（Breaking Event Address）９２２： フィルタリング済みプログラム例外条件に起因してアボートされたトランザクションに対して、TBEGIN指定ＴＤＢのバイト４８〜５５は、ブレーク・イベント・アドレスを含む。前掲のPrinciplesof Operationに述べられるように、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一例においては、ブレーク・イベント・アドレスの形式は、条件が割り込みをもたらすときの実位置２７２〜２７９に記述されるものと同じである。
プログラム割り込みをもたらす例外条件を含む他の理由によりアボートされたトランザクションについては、バイト４８〜５５は予測不能である。プログラム割り込みＴＤＢにおいて、バイト４８〜５５は予測不能である。
このフィールドは、トランザクション診断ブロック・アドレスにより指定されたＴＤＢ内にのみ格納され、他の場合には、フィールドは予約される。
以下にブレーク・イベントに関するさらなる詳細を説明する。
ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一実施形態では、ＰＥＲ−３ファシリティがインストールされると、ＰＥＲ−３ファシリティは、ＣＰＵの順次実行においてブレークを生じさせる最後の命令のアドレスをプログラムに提供する。ブレーク・イベント・アドレスの記録を、ワイルド分岐検出のためのデバッグ支援として用いることができる。このファシリティは、例えば、ブレーク・イベント・アドレス・レジスタと呼ばれる、ＣＰＵにおける６４ビット・レジスタを提供する。TRANSACTION ABORT以外の命令が、順次命令の実行においてブレークを生じさせる（すなわち、ＰＳＷ内の命令アドレスが、命令長によりインクリメントされるのではなく、置き換えられる）たびに、その命令のアドレスが、ブレーク・イベント・アドレス・レジスタ内に配置される。ＰＥＲが表示されるかどうかを問わず、プログラム割り込みが発生するたびに、ブレーク・イベント・アドレス・レジスタの現在の内容が実ストレージ位置２７２〜２７９に配置される。
ブレーク・イベントを引き起こす命令が、実行タイプ命令（EXECUTEまたはEXECUTE RELATIVE LONG）のターゲットである場合、その実行タイプ命令をフェッチするために使用される命令アドレスが、ブレーク・イベント・アドレス・レジスタ内に配置される。
ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一実施形態では、以下の命令、すなわち、BRANCHAND LINK（BAL、BALR）；BRANCH AND SAVE（BAS、BASR）；BRANCH AND SAVE AND SET MODE（BASSM）；BRANCH AND SET MODE（BSM）；BRANCH AND STACK（BAKR）；BRANCH ON CONDITION（BC、BCR）；BRANCH ON COUNT（BCT、BCTR、BCTG、BCTGR）；BRANCH ON INDEX HIGH（BXH、BXHG）；BRANCH ONINDEX LOW OR EQUAL（BXLE、BXLEG）；BRANCH RELATIVE ON CONDITION（BRC）；BRANCH RELATIVE ON CONDITION LONG（BRCL）；BRANCH RELATIVE ON COUNT（BRCT、BRCTG）；BRANCH RELATIVE ON INDEX HIGH（BRXH、BRXHG）；BRANCHRELATIVE ON INDEX LOW OR EQUAL（BRXLE、BRXLG）；COMPARE AND BRANCH（CRB、CGRB）；COMPAREAND BRANCH RELATIVE（CRJ、CGRJ）；COMPARE IMMEDIATE AND BRANCH（CIB、CGIB）；COMPARE IMMEDIATE AND BRANCH RELATIVE（CIJ、CGIJ）；COMPARELOGICAL AND BRANCH（CLRB、CLGRB）；COMPARE LOGICAL AND BRANCH RELATIVE（CLRJ、CLGRJ）；COMPARE LOGICAL IMMEDIATE AND BRANCH（CLIB、CLGIB）；およびCOMPARELOGICAL IMMEDIATE AND BRANCH RELATIVE（CLIJ、CLGIJ）の１つが分岐をもたらすたびに、ブレーク・イベントが発生すると考えられる。
また、以下の命令、すなわち、BRANCH AND SET AUTHORITY（BSA）；BRANCH IN SUBSPACE GROUP（BSG）；BRANCH RELATIVE AND SAVE（BRAS）；BRANCH RELATIVE AND SAVE LONG（BRASL）；LOAD PSW（LPSW）；LOAD PSW EXTENDED（LPSWE）；PROGRAM CALL（PC）；PROGRAMRETURN（PR）；PROGRAM TRANSFER（PT）；PROGRAM TRANSFER WITH INSTANCE（PTI）；RESUME PROGRAM（RP）；およびTRAP（TRAP2、TRAP4）の１つが完了するたびに、ブレーク・イベントが発生すると考えられる。
ブレーク・イベントは、（暗黙的に、またはTRANSACTION ABORT命令の結果として）トランザクションがアボートされた結果として生じるのではないと考えられる。
モデル依存診断情報９２４： バイト１１２〜１２７は、モデル依存診断情報を含む。
１２（フィルタリング済みプログラム割り込み）を除く全てのアボート・コードについて、モデル依存診断情報が、格納される各ＴＤＢに保存される。
一実施形態では、モデル依存診断情報は次のものを含む。
バイト１１２〜１１９は、トランザクション実行分岐表示（ＴＸＢＩ）と呼ばれる６４ビットのベクトルを含む。ベクトルの最初の６３ビットの各々は、次のように、ＣＰＵがトランザクション実行モードであった間の分岐命令の実行の結果を示す。
値 意味
命令は分岐なしに完了した。
命令は分岐して完了した。
ビット０は、最初のこうした分岐命令の結果を表し、ビット１は、第２のこうした命令の結果を表し、以下同様である。
ＣＰＵがトランザクション実行モードにある間に６３より少ない分岐命令が実行された場合、分岐命令に対応しない右端のビットが０に設定される（ビット６３を含む）。６３より多い分岐命令が実行されたとき、ＴＸＢＩのビット６３は１に設定される。
ＴＸＢＩ内のビットは、以下のものを除いて、上記に列挙した、ブレーク・イベントを生じさせることができる命令によって設定される。
いずれの制限された命令もＴＸＢＩ内にビットを設定させない
例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの命令において、BRANCH ONCONDITION、BRANCH RELATIVE ON CONDITION、もしくはBRANCH RELATIVE ON CONDITION LONG命令のＭ１フィールドが０であるとき、または以下の命令のＲ２フィールドが０のとき、命令の実行によりＴＸＢＩ内にビットが設定されるかどうかは、モデル依存である。
BRANCH AND LINK（BALR）;BRANCH AND SAVE（BASR）；BRANCH AND SAVE AND SET MODE（BASSM）；BRANCH AND SET MODE（BSM）；BRANCH ON CONDITION（BCR）；およびBRANCH ON COUNT（BCTR、BCTGR）
ホスト・アクセス例外により生じたアボート条件について、バイト１２７のビット位置０が１に設定される。他の全てのアボート条件について、バイト１２７のビット位置０が０に設定される。
ロード／ストア・ユニット（ＬＳＵ）により検出されたアボート条件に対して、バイト１２７の右端の５ビットは、原因の表示を含む。ＬＳＵにより検出されなかったアボート条件に対して、バイト１２７が予約される。
汎用レジスタ９３０： バイト１２８〜２５５は、トランザクションがアボートされたときの汎用レジスタ０〜１５の内容を含む。レジスタは、昇順に格納され、バイト１２８〜１３５の汎用レジスタ０から始まり、次いでバイト１３６〜１４３の汎用レジスタ１であり、以下同様である。
予約： 他の全てのフィールドは予約される。特に断りがない限り、予約されるフィールドの内容は予測不能である。
他のＣＰＵおよびＩ／Ｏサブシステムにより観察されるとき、トランザクション・アボート中のＴＤＢ（複数可）のストアは、あらゆる非トランザクション・ストア後に行われる多重アクセス参照である。
トランザクションが実行する即値構成の範囲外の原因により、トランザクションがアボートされることがある。例えば、（ＬＰＡＲまたはｚ／ＶＭ等の）ハイパーバイザにより認識された一時的イベントにより、トランザクションがアボートされることがある。
トランザクション診断ブロック内に与えられる情報は、診断目的を意図しており実質的に正しい。しかしながら、即値構成の範囲外のイベントによりアボートが発生することがあるため、アボート・コードまたはプログラム割り込み識別のような情報は、構成内の条件を正確に反映しないことがあり、したがって、プログラム・アクションを決定するために使用すべきではない。
ＴＤＢ内に保存された診断情報に加えて、いずれかのデータ例外プログラム例外条件に起因してトランザクションがアボートされ、かつＡＦＰレジスタ制御すなわち制御レジスタ０のビット４５と有効な浮動小数点演算許可制御（Ｆ）との両方が１であるとき、フィルタリングがプログラム例外条件に適用されるかどうかに関わらず、データ例外コード（ＤＸＣ）が、浮動小数点制御レジスタ（ＦＰＣＲ）のバイト２に配置される。トランザクションがアボートされ、かつＡＦＰレジスタ制御または有効な浮動小数点演算許可制御のいずれかあるいは両方が０であるとき、ＤＸＣは、ＦＰＣＲに配置されない。
一実施形態では、本明細書に示されるように、トランザクション実行ファシリティがインストールされたとき、以下の汎用命令が与えられる。
EXTRACT TRANSACTION NESTING DEPTH
NONTRANSACTIONAL STORE
TRANSACTION ABORT
TRANSACTION BEGIN
TRANSACTION END
ＣＰＵがトランザクション実行モードにあるとき、特定の命令を実行する試みが制限され、トランザクションがアボートされる。
制約付きトランザクション実行モードで発行されたとき、制限された命令を実行する試みが、トランザクション制約プログラム割り込みをもたらすこともあり、またはあたかもトランザクションが制約されていないかのように実行を進行させることがある。
ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一例では、制限された命令は、例として以下の非特権命令、すなわち、COMPARE AND SWAP AND STORE；MODIFY RUNTIMEINSTRUMENTATION CONTROLS；PERFORM LOCKED OPERATION；Ｍ１フィールドのコードが６または７であるときのPREFETCH DATA （RELATIVE LONG）；Ｍ３フィールドが０でありＲ１フィールドのコードが６または７であるときのSTORE CHARACTERS UNDER MASK HIGH；STOREFACILITY LIST EXTENDED；STORE RUNTIME INSTRUMENTATIONCONTROLS；SUPERVISOR CALL；およびTESTRUNTIME INSTRUMENTATION CONTROLSを含む。
上記のリストにおいて、COMPARE AND SWAP AND STOREおよびPERFORM LOCKED OPERATIONは、ＴＸモードにおいて基本命令を用いてより効果的に実装できる複合命令である。PREFETCH DATAおよびPREFETCH DATA RELATIVE LONGについての事例は、６および７のコードがキャッシュ・ラインを解放するときに制限され、トランザクションの完了前に潜在的にデータのコミットを必要とする。SUPERVISOR CALLは、それが割り込みを発生させる（割り込みがトランザクションをアボートさせる）ときに制限される。
以下に列挙される条件下で、次の命令が制限される。
命令のＲ２フィールドが０でなく分岐トレースがイネーブルにされたときのBRANCH AND LINK（BALR）、BRANCH AND SAVE （BASR）、およびBRANCH AND SAVE AND SET MODE
Ｒ２フィールドが０でなくモード・トレースがイネーブルにされたときのBRANCH AND SAVE AND SET MODEおよびBRANCH ANDSET MODE、モード・トレースがイネーブルにされたときのSET ADDRESSING MODE
監視イベント条件が認識されたときのMONITOR CALL
上記のリストは、トレース・エントリを形成できる命令を含む。これらの命令がトランザクション的に実行することを許可されトレース・エントリを形成し、その後トランザクションがアボートされた場合、制御レジスタ１２におけるトレース・テーブル・ポインタが進められるが、トレース・テーブルへのストアは廃棄される。このことは、トレース・テーブル内に一貫性のないギャップを残し、したがって、命令は、トレース・エントリを形成する場合に制限される。
ＣＰＵがトランザクション実行モードにあるとき、以下の命令、すなわち、CIPHERMESSAGE；CIPHER MESSAGE WITH CFB；CIPHER MESSAGE WITH CHAINING；CIPHER MESSAGEWITH COUNTER；CIPHER MESSAGE WITH OFB；COMPRESSION CALL；COMPUTE INTERMEDIATEMESSAGE DIGEST；COMPUTE LAST MESSAGE DIGEST；COMPUTE MESSAGE AUTHENTICATION CODE；CONVERTUNICODE-16 TO UNICODE-32；CONVERT UNICODE-16 TOUNICODE-8；CONVERT UNICODE-32 TO UNICODE-16；CONVERT UNICODE-32 TO UNICODE-8；CONVERTUNICODE-8 TO UNICODE-16；CONVERT UNICODE-8 TO UNICODE-32；PERFORM CRYPTOGRAPHIC COMPUTATION；RUNTIMEINSTRUMENTATION OFF；およびRUNTIME INSTRUMENTATION ONが制限されるかどうかはモデル依存である。
上記命令の各々は、ハードウェア・コプロセッサにより現在実装されているか、または過去のマシンで実装されたかのいずれかであり、したがって制限されると考えられる。
有効なＡＲ変更許可（Ａ）制御が０のとき、以下の命令、すなわち、COPY ACCESS；LOAD ACCESS MULTIPLE；LOAD ADDRESS EXTENDED；およびSET ACCESSが制限される。
上記の命令の各々により、アクセス・レジスタの内容が変更される。TRANSACTIONBEGIN命令のＡ制御が０である場合、プログラムは、アクセス・レジスタの変更が許可されないことを明示的に表示する。
有効な浮動小数点演算許可（Ｆ）制御が０であるとき、浮動小数点命令が制限される。
特定の環境下で、以下の命令、すなわち、EXTRACT CPU TIME；EXTRACT PSW；STORE CLOCK；STORE CLOCK EXTENDED；およびSTORE CLOCK FASTを制限することができる。
上記の命令の各々は、解釈実行状態記述におけるインターセプト制御を受ける。ハイパーバイザがこれらの命令についてのインターセプト制御を設定した場合、それらの実行は、ハイパーバイザの実装のために延長され、したがって、これらの命令はインターセプトが発生する場合に制限されると考えられる。
制限された命令を実行する試みにより、制約なしトランザクションがアボートされると、トランザクション診断ブロック内のトランザクション・アボート・コードは１１（制限された命令）に設定され、条件コードは３に設定されるが、次の場合を除く。すなわち、制約なしトランザクションが、他の場合には特権操作例外をもたらす命令を実行する試みに起因してアボートされたとき、アボート・コードが１１（制限された命令）に設定されるかまたは４（特権操作プログラム割り込みの認識の結果もたらされる非フィルタリング・プログラム割り込み）に設定されるかは、予測不能である。制約なしトランザクションが、Ｍ１フィールド内のコードが６もしくは７のときのPREFETCH DATA（RELATIVE LONG）、またはＭ３フィールドが０でありＲ１フィールド内のコードが６もしくは７のときのSTORE CHARACTERS UNDER MASK HIGHを実行する試みに起因して、アボートされたとき、アボート・コードが１１（制限された命令）に設定されるかまたは１６（キャッシュ・アザー（cache other））に設定されるかは、予測不能である。MONITOR CALLを実行する試みに起因して制約なしトランザクションがアボートされ、監視イベント条件および指定例外条件の両方が存在するとき、アボート・コードが１１もしくは４に、またはプログラム割り込みがフィルタリングされている場合に１２に設定されるかどうかは、予測不能である。
制約付きトランザクションにおいて、付加的な命令を制限することができる。これらの命令は、制約なしトランザクションにおいて制限されるように現在定義されていないが、将来のプロセッサ上での制約なしトランザクションにおける特定の環境下で制限され得る。
特定の制限された命令は、将来のプロセッサ上ではトランザクション実行モードにおいて許可され得る。したがって、プログラムは、制限された命令を実行する試みに起因してアボートされるトランザクションに依存すべきではない。TRANSACTION ABORT命令は、確実にトランザクションをアボートさせるために使用されるべきである。
制約なしトランザクションにおいて、プログラムは、制限された命令に起因してアボートするトランザクションを収容するための代替的な非トランザクション・コード経路を提供しなければならない。
動作において、トランザクション・ネスティング深さが０であるとき、条件コード０をもたらすTRANSACTION BEGIN（TBEGIN）命令の実行により、ＣＰＵが制約なしトランザクション実行モードに入る。トランザクション・ネスティング深さが０であるとき、条件コード０をもたらすTRANSACTION BEGIN constrained（TBEGINC）命令の実行により、ＣＰＵが制約付きトランザクション実行モードに入る。
特に明示的に断りがある場合を除いて、非トランザクション実行に適用される全ての規則は、トランザクション実行にも適用される。以下は、ＣＰＵがトランザクション実行モードにある間の処理の付加的な特徴である。
ＣＰＵが制約なしトランザクション実行モードにあるとき、条件コード０をもたらすTRANSACTIONBEGIN命令の実行により、ＣＰＵは制約なしトランザクション実行モードのままとなる。
ＣＰＵにより観察されるとき、トランザクション実行モードで行われたフェッチおよびストアは、トランザクション実行モードでないときに行われたフェッチおよびストアと異ならない。他のＣＰＵおよびＩ／Ｏサブシステムにより観察されるとき、ＣＰＵがトランザクション実行モードにある間に行われた全てのストレージ・オペランド・アクセスは、単一のブロック・コンカレント・アクセスであるように見える。すなわち、他のＣＰＵおよびＩ／Ｏ（例えば、チャネル）プログラムにより観察されるとき、ハーフワード、ワード、ダブル・ワード、またはクワッドワード内の全てのバイトへのアクセスは、ブロック・コンカレントに見えるように指定される。ハーフワード、ワード、ダブル・ワード、またはクワッドワードは、このセクションではブロックと呼ばれる。フェッチ・タイプ参照がブロック内でコンカレントに見えるように指定されると、ブロック内に含まれるバイトがフェッチされている間、別のＣＰＵまたはＩ／Ｏプログラムによるそのブロックへのストア・アクセスは許可されない。ストア・タイプ参照がブロック内でコンカレントに見えるように指定されると、ブロック内に含まれるバイトがストアされる間、別のＣＰＵまたはＩ／Ｏプログラムによるブロックへのアクセス、すなわちフェッチまたはストアは許可されない。
命令およびＤＡＴのためのストレージ・アクセス、ならびにＡＲＴ（アクセス・レジスタ・テーブル）テーブル・フェッチは、非トランザクション規則に従う。
ＣＰＵは、通常、トランザクション・ネスティング深さを０に移行させ、この場合はトランザクションが完了するTRANSACTION END命令によって、トランザクション実行モードを終了する。
ＣＰＵが、TRANSACTION END命令の完了によってトランザクション実行モードを終了すると、トランザクション実行モードにある間に行われた全てのストアがコミットされる。すなわち、他のＣＰＵおよびＩ／Ｏサブシステムにより観察されるとき、ストアは、単一のブロック・コンカレント操作として行われるように見える。
トランザクションは、種々の原因により暗黙的にアボートされ得る、またはTRANSACTIONABORT命令により明示的にアボートされ得る。トランザクション・アボートの例示的な可能な原因、対応するアボート・コード、およびトランザクション・アボートＰＳＷに配置される条件コードを以下に説明する。
外部割り込み： トランザクション・アボート・コードは２に設定され、トランザクション・アボートＰＳＷの条件コードは２に設定される。トランザクション・アボートＰＳＷは、外部割り込み処理の一部として外部旧ＰＳＷとして格納される。
プログラム割り込み（非フィルタリング）： 割り込みをもたらすプログラム例外条件（すなわち、非フィルタリング条件）により、トランザクションがコード４でアボートされる。トランザクション・アボートＰＳＷの条件コードは、そのプログラム割り込みコード特有に設定される。トランザクション・アボートＰＳＷは、プログラム割り込み処理の一部としてプログラムの旧ＰＳＷとして格納される。
他の場合には操作例外に起因してアボートされるトランザクションをもたらす命令が、代替的な結果をもたらすことがあり、制約なしトランザクションでは、トランザクションは、代わりにアボート・コード１１（制限された命令）でアボートすることができ、制約付きトランザクションでは、操作例外の代わりに、トランザクション制約プログラム割り込みが認識され得る。
いずれかの他の非フィルタリング・プログラム例外条件と共にＰＥＲ（プログラム・イベント記録）イベントが認識されると、条件コードは３に設定される。
マシン・チェック割り込み： トランザクション・アボート・コードは５に設定され、トランザクション・アボートＰＳＷの条件コードは２に設定される。トランザクション・アボートＰＳＷは、マシン・チェック割り込み処理の一部として、マシン・チェック旧ＰＳＷとして格納される。
Ｉ／Ｏ割り込み： トランザクション・アボート・コードは６に設定され、トランザクション・アボートＰＳＷの条件コードは２に設定される。トランザクション・アボートＰＳＷは、Ｉ／Ｏ割り込み処理の一部として、Ｉ／Ｏ旧ＰＳＷとして格納される。
フェッチ・オーバーフロー： トランザクションが、ＣＰＵがサポートするより多い位置からフェッチしようと試みたとき、フェッチ・オーバーフロー条件が検出される。トランザクション・アボート・コードは７に設定され、条件コードは２または３のいずれかに設定される。
ストア・オーバーフロー： トランザクションが、ＣＰＵがサポートするより多い位置にストアしようと試みたとき、ストア・オーバーフロー条件が検出される。トランザクション・アボート・コードは８に設定され、条件コードは２または３に設定される。
フェッチまたはストア・オーバーフロー・アボートに応じて条件コードを２または３とするのを可能にすることにより、ＣＰＵが潜在的に再試行可能な状況を示すことが可能になる（例えば、条件コード２は、トランザクションの再実行が生産的であり得ることを示し、条件コード３は、再実行を推奨しない）。
フェッチ競合： フェッチ競合条件は、別のＣＰＵまたはＩ／Ｏサブシステムが、このＣＰＵによってトランザクション的にフェッチされた位置にストアしようと試みたときに検出される。トランザクション・アボート・コードは９に設定され、条件コードは２に設定される。
ストア競合： ストア競合条件は、別のＣＰＵまたはＩ／Ｏサブシステムが、このＣＰＵによりトランザクション実行中に格納された位置にアクセスしようと試みるときに検出される。トランザクション・アボート・コードは１０に設定され、条件コードは２に設定される。
制限された命令： ＣＰＵがトランザクション実行モードにあるとき、制限された命令を実行する試みにより、トランザクションがアボートされる。トランザクション・アボート・コードは１１に設定され、条件コードは３に設定される。
ＣＰＵが制約付きトランザクション実行モードにあるとき、制限された命令を実行する試みが、トランザクション制約プログラム割り込みをもたらすか、または制限された命令に起因するアボートをもたらすかは、予測不能である。トランザクションは、依然としてアボートされるが、アボート・コードはいずれの原因も表示し得る。
プログラム例外条件（フィルタリング済み）： 割り込みをもたらさないプログラム例外条件（すなわち、フィルタリング済み条件）は、トランザクション・アボート・コード１２でトランザクションをアボートさせる。条件コードは、３に設定される。
ネスティング深さ超過： ネスティング深さ超過条件は、トランザクション・ネスティング深さが、構成に対する最大許容可能値であり、かつTRANSACTION BEGIN命令が実行されたときに検出される。トランザクションは、トランザクション・アボート・コード１３でアボートされ、条件コードは３に設定される。
キャッシュ・フェッチ関連条件： トランザクションによりフェッチされたストレージ位置に関連する条件が、ＣＰＵのキャッシュ回路によって検出される。トランザクションは、トランザクション・アボート・コード１４でアボートされ、条件コードは２または３のいずれかに設定される。
キャッシュ・ストア関連条件： トランザクションにより格納されたストレージ位置に関連する条件は、ＣＰＵのキャッシュ回路によって検出される。トランザクションは、トランザクション・アボート・コード１５でアボートされ、条件コードは２または３のいずれかに設定される。
キャッシュ・アザー条件： キャッシュ・アザー条件は、ＣＰＵのキャッシュ回路によって検出される。トランザクションは、トランザクション・アボート・コード１６でアボートされ、条件コードは２または３のいずれかに設定される。
トランザクションの実行中、ＣＰＵが同じ絶対アドレスにマッピングされた異なる論理アドレスを使用して命令またはストレージ・オペランドにアクセスする場合、トランザクションがアボートされるかどうかはモデル依存である。トランザクションが、同じ絶対アドレスにマッピングされた異なる論理アドレスを使用するアクセスに起因してアボートされた場合、条件に応じて、アボート・コード１４、１５、または１６が設定される。
その他の条件： その他の条件とは、トランザクションをアボートさせるＣＰＵにより認識される任意の他の条件である。トランザクション・アボート・コードは２５５に設定され、条件コードは２または３のいずれかに設定される。
複数の構成が同じマシン（例えば、論理パーティションまたは仮想マシン）内で実行されているとき、トランザクションは、外部マシン・チェックまたは異なる構成で行われたＩ／Ｏ割り込みに起因してアボートされ得る。
上記に例を与えたが、対応するアボート・コードおよび条件コードでのトランザクション・アボートの他の原因が提供されてもよい。例えば、原因が再起動割り込みであってもよく、この場合、トランザクション・アボート・コードは１に設定され、トランザクション・アボートＰＳＷの条件コードは２に設定される。トランザクション・アボートＰＳＷは、再起動処理の一部として再起動−旧ＰＳＷとして格納される。さらに別の例として、原因は、スーパーバイザ呼び出し条件とすることができ、この場合、アボート・コードは３に設定され、トランザクション・アボートＰＳＷの条件コードは３に設定される。他のまたは異なる例も可能である。
注記：
その他の条件は、以下のいずれかからもたらされ得る。
ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅにおける、COMPARE AND REPLACE DATTABLE ENTRY、COMPARE AND SWAP AND PURGE、INVALIDATE DAT TABLE ENTRY、INVALIDATE PAGETABLE ENTRY、ＮＱ制御が０でありＳＫ制御が１であるPERFORM FRAME MANAGEMENTFUNCTION、ＮＱ制御が０であり構成内の別のＣＰＵにより実行されるSET STORAGE KEYEXTENDED等の命令；条件コードが２に設定される。
リセット、再起動もしくは停止、または同等のSIGNAL PROCESSOR命令のようなオペレータ機能がＣＰＵ上で実行される。
上記に列挙されないいずれかの他の条件；条件コードが２または３に設定される。
フェッチおよびストア競合が検出された位置は、同一キャッシュ・ライン内のどの場所であってもよい。
特定の条件下で、ＣＰＵは、類似のアボート条件を区別できないことがある。例えば、フェッチまたはストア・オーバーフローは、それぞれのフェッチまたはストア競合と区別できないことがある。
ＣＰＵによる複数の命令経路の投機的実行により、こうした条件が概念的シーケンスで行われない場合でも、競合またはオーバーフロー条件に起因してトランザクションがアボートされる。制約付きトランザクション実行モードにある間、ＣＰＵは、投機的実行を一時的に禁止し、こうした競合またはオーバーフローを投機的に検出することなくトランザクションが完了する試みを可能にする。
TRANSACTION ABORT命令の実行により、トランザクションがアボートする。第２のオペランド・アドレスからトランザクション・アボート・コードが設定される。条件コードは、第２のオペランド・アドレスのビット６３が０であるかまたは１であるかによって、それぞれ２または３のいずれかに設定される。
図１２は、トランザクション診断ブロックに格納された例示的なアボート・コードおよび対応する条件コード（ＣＣ）を要約する。図１２の説明は、１つの特定の実装形態を示す。他の実装形態および値の符号化も可能である。
一実施形態では、上述のように、トランザクション・ファシリティは、制約付きトランザクションおよび制約なしトランザクションの両方、ならびにそれらと関連付けられた処理を提供する。最初に制約付きトランザクションを説明し、次に制約なしトランザクションを説明する。
制約付きトランザクションは、フォールバック経路なしにトランザクション・モードで実行される。これは、コンパクトな機能に有用な処理のモードである。他のＣＰＵまたはＩ／Ｏサブシステムとの割り込みの反復または競合（すなわち、トランザクションが成功裏に完了することを許容しない条件により生じる）がない場合、制約付きトランザクションは最終的に完了し、したがって、アボート・ハンドラ・ルーチンは必要とされず指定されない。例えば、アドレス指定することができない条件の違反（例えば、０での除算）、トランザクションの完了を可能にしない条件（例えば、命令の実行を可能にしないタイマー割り込み、ホットＩ／Ｏ等）、または制約付きトランザクションに関連付けられた制限または制約の違反がない場合、トランザクションは最終的に完了する。
制約付きトランザクションは、トランザクション・ネスティング深さが最初に０であるとき、TRANSACTIONBEGIN constrained（TBEGINC）命令により開始される。一実施形態では、制約付きトランザクションは、以下の制約を受ける。
トランザクションは、TRANSACTION BEGIN constrained（TBEGINC）命令およびTRANSACTION END命令を含まない、３２を超えない命令を実行する。
トランザクション内の全ての命令は、TRANSACTION BEGINconstrained（TBEGINC）命令および任意のTRANSACTIONEND命令を含む、ストレージの２５６連続バイト内にある。
制限された命令に加えて、次の制限が制約付きトランザクションに適用される。
命令は、例えば、加算、減算、乗算、除算、シフト、ローテート等を含む、汎用命令と呼ばれる命令に限定される。
分岐命令は、次のもの（列挙された命令は、一例においてｚ／Ａｒｃｈｉｔｅｃｔｕｒｅのものである）に限定される。
Ｍ１フィールドは０でなく、ＲＩ２フィールドは正の値を含む、BRANCH RELATIVE ON CONDITION
Ｍ１フィールドは０でなく、ＲＩ２フィールドは、アドレスのラップアラウンドを生じさせない正の値を含む、BRANCH RELATIVE ON CONDITION LONG
Ｍ３フィールドは０でなく、ＲＩ４フィールドは正の値を含む、COMPARE AND BRANCH RELATIVE、COMPAREIMMEDIATE AND BRANCH RELATIVE、COMPARE LOGICAL ANDBRANCH RELATIVE、およびCOMPARE LOGICAL IMMEDIATE AND BRANCHRELATIVE（すなわち、０でない分岐マスクを有する前方分岐のみ）
TRANSACTION ENDおよび特定のオペランド・シリアル化をもたらす命令を除いた、シリアル化機能をもたらす命令が制限される。
ストレージ間操作（Storage-and-storage operation、ＳＳ−）および延長オペコードを有するストレージ間操作（ＳＳＥ−）命令が制限される。
以下の（この例ではｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの）汎用命令の全てが制限される、すなわち、CHECKSUM；CIPHER MESSAGE；CIPHER MESSAGE WITH CFB；CIPHER MESSAGE WITHCHAINING；CIPHER MESSAGE WITH COUNTER；CIPHER MESSAGE WITH OFB；COMPARE AND FORMCODEWORD；COMPARE LOGICAL LONG；COMPARELOGICAL LONG EXTENDED；COMPARE LOGICAL LONG UNICODE；COMPARE LOGICAL STRING；COMPARE UNTILSUBSTRING EQUAL；COMPRESSION CALL；COMPUTE INTERMEDIATE MESSAGE DIGEST；COMPUTELAST MESSAGE DIGEST；COMPUTE MESSAGE AUTHENTICATION CODE；CONVERT TO BINARY；CONVERT TO DECIMAL；CONVERT UNICODE-16 TO UNICODE-32；CONVERTUNICODE-16 TO UNICODE-8；CONVERT UNICODE-32 TOUNICODE-16；CONVERT UNICODE-32 TO UNICODE-8；CONVERT UNICODE-8 TO UNICODE-16；CONVERTUNICODE-8 TO UNICODE-32；DIVIDE；DIVIDELOGICAL；DIVIDE SINGLE；EXECUTE；EXECUTE RELATIVE LONG；EXTRACT CACHEATTRIBUTE；EXTRACT CPU TIME；EXTRACTPSW；EXTRACT TRANSACTION NESTING DEPTH；LOAD AND ADD；LOAD AND ADD LOGICAL；LOAD AND AND；LOAD AND EXCLUSIVE OR；LOAD AND OR；LOAD PAIR DISJOINT；LOAD PAIR FROM QUADWORD；MONITOR CALL；MOVE LONG；MOVE LONG EXTENDED；MOVE LONG UNICODE；MOVE STRING；NON-TRANSACTIONAL STORE；PERFORMCRYPTOGRAPHIC COMPUTATION；PREFETCH DATA；PREFETCH DATA RELATIVE LONG；RUNTIMEINSTRUMENTATION EMIT；RUNTIME INSTRUMENTATION NEXT；RUNTIME INSTRUMENTATION OFF；RUNTIMEINSTRUMENTATION ON；SEARCH STRING；SEARCH；STRING UNICODE；SET ADDRESSING MODE；Ｍ３フィールドが０でありＲ１フィールドのコードが６または７であるときのSTORE CHARACTERS UNDER MASK HIGH；STORE CLOCK；STORE CLOCK EXTENDED；STORE CLOCK FAST；STORE FACILITY LIST EXTENDED；STORE PAIR TOQUADWORD；TEST ADDRESSING MODE；TRANSACTIONABORT；TRANSACTION BEGIN（TBEGINおよびTBEGINCの両方）；TRANSLATE AND TEST EXTENDED；TRANSLATE AND TEST REVERSE EXTENDED；TRANSLATEEXTENDED；TRANSLATE ONE TO ONE；TRANSLATEONE TO TWO TRANSLATE TWO TO ONE；およびTRANSLATE TWO TO TWOが制限される。
トランザクションのストレージ・オペランドは、４個を超えないオクトワード（octoword）にアクセスする。注記： LOAD ON CONDITIONおよびSTORE ON CONDITIONは、条件コードに関わらず、ストレージを参照すると考えられる。オクトワードは、例えば、３２バイト境界上の３２連続バイトのグループである。
このＣＰＵ上で実行されるトランザクション、または他のＣＰＵまたはＩ／Ｏサブシステムによるストアは、TRANSACTION BEGIN constrained（TBEGINC）命令で始まるストレージの２５６バイトを含む、いずれの４Ｋバイト・ブロック内のストレージ・オペランドにもアクセスしない。
トランザクションは、同じ絶対アドレスにマッピングされた異なる論理アドレスを使用して、命令または格納オペランドにアクセスしない。
LOAD ACCESS MULTIPLE、LOAD MULTIPLE、LOAD MULTIPLE HIGH、STORE ACCESS MULTIPLE、STORE MULTIPLE、およびSTORE MULTIPLE HIGHについてオペランド参照が単一のオクトワード内にあることを除いて、トランザクションにより行われるオペランド参照は、単一のダブル・ワード内となる。
制約付きトランザクションが、上記に列挙した制約１〜７のいずれかに違反する場合、（ａ）トランザクション制約プログラム割り込みが認識されるか、または（ｂ）さらなる制約違反が依然としてトランザクション制約付きプログラム割り込みをもたらし得ることを除いて、あたかもトランザクションは制約されていないかのように実行が進行するかのいずれかである。どのアクションがとられるかは予測不能であり、とられるアクションは、どの制約が違反されたかに基づいて異なり得る。
上述のように、制約違反、割り込みの反復、または他のＣＰＵまたはＩ／Ｏサブシステムとの競合がない場合、制約付きトランザクションは最終的に完了する。
トランザクションが以下の基準を満たす場合、制約付きトランザクションを成功裏に完了する可能性が向上する。
発行された命令が、最大３２より少ない。
ストレージ・オペランド参照が、最大４オクトワードより少ない。
ストレージ・オペランド参照が、同一のキャッシュ・ライン上にある。
同じ位置に対するストレージ・オペランド参照が、全てのトランザクションによって同じ順序で行われる。
制約付きトランザクションは、必ずしもその最初の実行で成功裏に完了することが保証されていない。しかしながら、列挙された制約のいずれにも違反しない制約付きトランザクションがアボートされた場合、ＣＰＵは、回路を利用して、トランザクションの実行の反復が後で成功することを保証する。
制約付きトランザクション内で、TRANSACTION BEGINは制限された命令であり、したがって、制約付きトランザクションをネストすることはできない。
制約付きトランザクションによる上記の制約１〜７のいずれかの違反は、プログラム・ループをもたらし得る。
制約付きトランザクションの制限は、比較およびスワップ（compare-and-swap）ループの制限に類似している。他のＣＰＵおよびＩ／Ｏサブシステムからの潜在的な干渉のため、COMPARE AND SWAP命令が常に条件コード０で完了するというアーキテクチャ上の保証はない。制約付きトランザクションは、フェッチもしくはストア競合アボートまたはホット割り込みの形で類似の干渉を受けることがある。ＣＰＵは、フェアネス・アルゴリズムを使用して、いずれの制約違反もない場合に、制約付きトランザクションが最終的に完了することを保証する。
制約付きトランザクションを完了するために必要とされる反復回数を決定するために、プログラムは、汎用レジスタのカウンタを利用することができ、このカウンタは汎用レジスタ保存マスクに影響されない。例を以下に示す。
LH1 １５，０ ゼロ再試行カウンタ
ループ TBEGINC ０（０），Ｘ‘ＦＥ００’ ＧＲ０〜１３を保持する
AHI １５，１ カウンタを増分する
…
… 制約付きトランザクション実行コード
…
TEND トランザクションの終了
ここで、Ｒ１５は反復されたトランザクション試行カウントを含む。
この例では、レジスタ１４および１５の両方は復元されないことに留意されたい。また、いくつかのモデルでは、ＣＰＵがTBEGINC命令の完了後でAHI命令の完了前にアボート条件を検出した場合、汎用レジスタ１５のカウントが低いことに留意されたい。
ＣＰＵにより観察されるとき、トランザクション実行モードで行われるフェッチおよびストアは、トランザクション実行モードにない間に行われるフェッチおよびストアと異ならない。
一実施形態では、ユーザ（すなわち、トランザクションを作成するユーザ）は、トランザクションが制約されるかどうかを選択する。図１３を参照して、制約付きトランザクションの処理、特にTBEGINC命令に関連付けられた処理に関連付けられた論理の一実施形態を説明する。TBEGINC命令の実行により、ＣＰＵは、制約付きトランザクション実行モードに入るかまたは制約なし実行モードにとどまる。TBEGINCを実行しているＣＰＵ（すなわち、プロセッサ）は、図１３の論理を実行する。
図１３を参照すると、TBEGINC命令の実行に基づいて、シリアル化機能が実行される（ステップ１１００）。シリアル化機能または操作は、概念的に後のストレージ・アクセス（および、関連ビット参照およびビット設定変更）が行われる前に、他のＣＰＵおよびＩ／Ｏサブシステムにより観察されるとき、ＣＰＵによる全ての概念的に前のストレージ・アクセス（および、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅについては、一例として、関連ビット参照およびビット設定変更）を完了することを含む。シリアル化は、ＡＲＴテーブル・エントリおよびＤＡＴテーブル・エントリ・フェッチと関連したものを除いた、ストレージおよびストレージ・キーへの全てのＣＰＵアクセスのシーケンスに影響を及ぼす。
トランザクション実行モードにあるＣＰＵにより観察されるとき、シリアル化は（上述のように）正常に働く。他のＣＰＵおよびＩ／Ｏサブシステムにより観察されるとき、ＣＰＵがトランザクション実行モードにある間に行われるシリアル化操作は、トランザクション・ネスティング深さを０に減分する（正常終了）TRANSACTION END命令の結果として、またはトランザクションがアボートされた結果として、ＣＰＵがトランザクション実行モードを終了するときに行われる。
シリアル化の実行に続いて、例外が認識されるかどうかの決定が行われる（問い合わせ１１０２）。認識される場合、例外が処理される（ステップ１１０４）。例えば、トランザクション実行制御、すなわち制御レジスタ０のビット８が０である場合、特殊な操作例外が認識され操作が抑制される。さらに別の例として、命令のＢ１フィールドすなわちビット１６〜１９が０でない場合、指定例外が認識され操作が抑制され、TBEGINCが実行タイプ命令のターゲットである場合、実行例外が認識され操作が抑制され、トランザクション実行ファシリティが構成内にインストールされていない場合、操作例外が認識され操作が抑制される。ＣＰＵがすでに制約付きトランザクション実行モードにある場合、制約付きトランザクション例外プログラム例外（transaction constrained exception program exception）が認識され操作が抑制される。さらに、トランザクション・ネスティング深さが１だけ増分されたとき、モデル依存最大トランザクション・ネスティング深さを超過した場合、トランザクションはアボート・コード１３でアボートされる。他のまたは異なる例外が認識され処理されることも可能である。
しかしながら、例外がない場合、トランザクション・ネスティング深さが０であるかどうかの決定が行われる（問い合わせ１１０６）。トランザクション・ネスティング深さが０である場合、トランザクション診断ブロック・アドレスが無効であると考えられ（ステップ１１０８）、トランザクション・アボートＰＳＷは、トランザクション・アボートＰＳＷの命令アドレスが次の順次命令ではなくTBEGINC命令を指定する点を除いて、現ＰＳＷの内容から設定され（ステップ１１１０）、汎用レジスタ保存マスクにより指定されるような汎用レジスタの対の内容は、プログラムにより直接アクセス可能ではないモデル依存の位置に保存される（ステップ１１１２）。さらに、ネスティング深さが１に設定される（ステップ１１１４）。加えて、浮動小数点演算許可（Ｆ）およびプログラム割り込みフィルタリング制御（ＰＩＦＣ）の有効値が０に設定される（ステップ１１１６）。さらに、ＡＲ変更許可（Ａ）制御の有効値、すなわち命令のＩ２フィールドのビット１２フィールドが決定される（ステップ１１１８）。例えば、有効なＡ制御は、現在のレベルおよびいずれかの外部TBEGIN命令に対するTBEGINC命令におけるＡ制御の論理積である。
問い合わせ１１０６に戻ると、トランザクション・ネスティング深さが０より大きい場合、ネスティング深さが１だけ増分される（ステップ１１２０）。さらに、浮動小数点演算許可（Ｆ）の有効値は０に設定され、プログラム割り込みフィルタリング制御（ＰＩＦＣ）の有効値は変更されない（ステップ１１２２）。次いで、処理はステップ１１１８を続行する。一実施形態では、トランザクションの成功裏の開始は、条件コード０をもたらす。これで、TBEGINC命令の実行に関連付けられた論理の一実施形態が終了する。
一実施形態では、上記に与えられた例外チェックを様々な順序で行うことができる。例外チェックについての１つの具体的順序は次の通りである。
一般的な場合のプログラム割り込み条件の優先順位と同じ優先順位を有する例外
Ｂ１フィールドが０でない値を含むことに起因する指定例外
トランザクション・ネスティング深さ超過に起因するアボート
正常完了に起因する条件コード０
さらに、１つまたは複数の実施形態では以下が適用される。
汎用レジスタ保存マスクにより保存されるように指定されたレジスタは、トランザクションがアボートされた場合にのみ復元され、トランザクションがTRANSACTION ENDによって正常に終了したときには復元されない。最外TRANSACTIONBEGIN命令のＧＲＳＭにより指定されたレジスタのみがアボートの際に復元される。Ｉ２フィールドは、制約付きトランザクションにより変更される入力値を与える全てのレジスタ対を指定しなければならない。したがって、トランザクションがアボートされた場合、制約好きトランザクションが再実行されたときに入力レジスタ値がオリジナルの内容に復元される。
ほとんどのモデルにおいて、汎用レジスタ保存マスク内に保存および復元することが必要とされるレジスタの最小数を指定することにより、TRANSACTION BEGINのときにもトランザクションがアボートされたときにも、性能の改善を実現することができる。
以下は、現在のトランザクション・ネスティング深さ（ＴＮＤ）に基づき、ＴＮＤが０でないとき、ＣＰＵが制約なしトランザクション実行モードにあるかまたは制約付きトランザクション実行モードにあるかに関する、TRANSACTION BEGIN命令（TBEGINおよびTBEGINCの両方）の結果を示す。
命令 ＴＮＤ＝０
TBEGIN 制約なしトランザクション実行モードを入力する
TBEGINC 制約付きトランザクション実行モードを入力する
命令 ＴＮＤ＞０
TBEGIN ＮＴＸモード ＣＴＸモード
制約付きトランザクション 制約付きトランザクション例外
実行モードで継続する
TBEGINC 制約なしトランザクション 制約付きトランザクション例外
実行モードで継続する
説明：
ＣＴＸ ＣＰＵは制約付きトランザクション実行モードにある
ＮＴＸ ＣＰＵは制約なしトランザクション実行モードにある
ＴＮＤ 命令の開始におけるトランザクション・ネスティング深さ
本明細書に説明されるように、一態様では、制約付きトランザクションはそれが完了できないようにする条件を含まないことを仮定して、制約付きトランザクションは完了を保証される。完了することを確実にするために、トランザクションを実行しているプロセッサ（例えば、ＣＰＵ）は、いくつかのアクションを行うことができる。例えば、制約付きトランザクションはアボート条件を有する場合、ＣＰＵが、一時的に、
アウト・オブ・オーダ実行を禁止し、
競合するストレージ位置に他のＣＰＵがアクセスすることを禁止し、
アボート処理のランダム遅延を発生させ、かつ／または、
成功裏の完了を促進する他の手段を発動する。
要約すると、制約付きトランザクションの処理は、以下の通りである。
すでに制約付きＴＸモードにある場合、制約付きトランザクション例外が認識される。
現在のＴＮＤ（トランザクション・ネスティング深さ）＞０の場合、実行は、あたかも制約なしトランザクションであるかのように進行する
有効なＦ制御は０に設定される
有効なＰＩＦＣは変更しないままである
外部制約なしＴＸが、制約付きＴＸを使用することも使用しないこともあるサービス機能を呼び出すことを可能にする。
現在のＴＮＤ＝０の場合、
トランザクション診断ブロック・アドレスは無効である
アボートの際に命令指定ＴＤＢは格納されない
トランザクション・アボートＰＳＷをTBEGINCのアドレスに設定する
次の順次命令ではない
モデル依存位置に保存されたＧＲＳＭにより指定された汎用レジスタ対は、プログラムによりアクセス可能でない
トランザクション・トークンが（Ｄ２オペランドから）随意的に形成される。トランザクション・トークンは、トランザクションの識別子である。トランザクション・トークンは、ストレージ・オペランド・アドレスまたは他の値と等しいことがある。
有効Ａ＝TBEGINC Ａおよび任意の外部Ａ
ＴＮＤが増分される
ＴＮＤが０から１に移行する場合、ＣＰＵは制約付きＴＸモードに入る
他の場合には、ＣＰＵは制約なしＴＸモードにあるままである
命令はＣＣ０により完了する
例外：
Ｂ１フィールドが０でない場合、指定例外（ＰＩＣ（プログラム割り込みコード）０００６）
トランザクション実行制御（ＣＲ０．８）が０の場合、特殊操作例外（ＰＩＣ ００１３ｈｅｘ）
制約付きＴＸモードで発行された場合、トランザクション制約例外（ＰＩＣ ００１８ｈｅｘ）
制約付きトランザクション実行ファシリティがインストールされていない場合、操作例外（ＰＩＣ ０００１）
命令が実行タイプ命令のターゲットである場合、実行例外（ＰＩＣ ０００３）
ネスティング深さを超過した場合、アボート・コード１３
制約付きトランザクションにおけるアボート条件：
アボートＰＳＷはTBEGINC命令を指し示す
これに続く命令ではない
アボート条件によりＴＸ全体が再駆動される
フェイル経路（fail path）なし
ＣＰＵは、再駆動時に成功裏に完了することを確実にするための特別な手段をとる
持続的な競合、割り込み、または制約違反がないと仮定すると、トランザクションは最終的に完了することが保証される。
制約違反：
ＰＩＣ ００１８ｈｅｘは、トランザクション制約の違反を示す
または、トランザクションは、あたかも制約なしであるかのように実行される
上述のように、随意的である制約付きトランザクション処理に加えて、一実施形態では、トランザクション・ファシリティは、制約なしトランザクション処理も提供する。図１４を参照して、制約なしトランザクションの処理および、特にTBEGIN命令に関連付けられた処理に関するさらなる詳細を説明する。TBEGIN命令の実行により、ＣＰＵを、制約なしトランザクション実行モードに入らせる、または制約なしトランザクション実行モードのままにする。TBEGINを実行するＣＰＵ（すなわち、プロセッサ）が、図１４の論理を実行する。
図１４を参照すると、TBEGIN命令の実行に基づいて、（上述の）シリアル化機能が実行される（ステップ１２００）。シリアル化の実行に続いて、例外が認識されるかどうかの決定が行われる（問い合わせ１２０２）。認識される場合、例外が処理される（ステップ１２０４）。例えば、トランザクション実行制御、すなわち制御レジスタ０のビット８が０である場合、特殊操作例外が認識され操作が抑制される。さらに、プログラム割り込みフィルタリング制御、すなわち命令のＩ２フィールドのビット１４〜１５が３の値を含む場合、指定例外が認識され操作が抑制される、または第１のオペランド・アドレスはダブル・ワード境界を指定しない。トランザクション実行ファシリティが構成内にインストールされていない場合、操作例外が認識され操作が抑制され、TBEGINが実行タイプ命令のターゲットである場合、実行例外が認識され操作が抑制される。加えて、ＣＰＵが制約付きトランザクション実行モードにある場合、トランザクション制約例外プログラム例外が認識され操作が抑制される。さらに、トランザクション・ネスティング深さが、１だけ増分されたときにモデル依存最大トランザクション・ネスティング深さを超えた場合、トランザクションはアボート・コード１３によりアボートされる。
さらに、命令のＢ１フィールドが０でなく、ＣＰＵがトランザクション実行モードにないとき、すなわちトランザクション・ネスティング深さが０のとき、第１のオペランドに対するストア・アクセス可能性が決定される。ストアのために第１のオペランドにアクセスできない場合、アクセス例外が認識され、操作は、特定のアクセス例外条件に応じて、無効化されるか、抑制されるか、終了されるかのいずれかである。加えて、第１のオペランドについてのいずれのＰＥＲストレージ変更イベントも認識される。Ｂ１フィールドが０でなく、ＣＰＵがすでにトランザクション実行モードにあるとき、第１のオペランドに対するストア・アクセス可能性が決定されるかどうか、および第１のオペランドに関してＰＥＲストレージ変更イベントが検出されるかどうかは、予測不能である。Ｂ１フィールドが０である場合、第１のオペランドはアクセスされない。
例外チェックに加えて、ＣＰＵがトランザクション実行モードにある（すなわち、トランザクション・ネスティング深さが０である）かどうかの判断が行われる（問い合わせ１２０６）。ＣＰＵがトランザクション実行モードにない場合、選択された汎用レジスタ対の内容が保存される（ステップ１２０８）。特に、汎用レジスタ保存マスクにより指定される汎用レジスタ対の内容は、プログラムにより直接アクセス可能でないモデル依存位置に保存される。
さらに、命令のＢ１フィールドが０であるかどうかの決定が行われる（問い合わせ１２１０）。Ｂ１フィールドが０と等しくない場合、第１のオペランド・アドレスは、トランザクション診断ブロック・アドレス内に配置され（ステップ１２１４）、トランザクション診断ブロック・アドレスは有効である。さらに、トランザクション・アボートＰＳＷが、現ＰＳＷの内容から設定される（ステップ１２１６）。トランザクション・アボートＰＳＷの命令アドレスは、次の順次命令（すなわち、最外TBEGINに続く命令）を指定する。
さらに、ＡＲ変更許可（Ａ）制御の有効値、すなわち命令のＩ２フィールドのビット１２が決定される（ステップ１２１８）。有効なＡ制御は、現在のレベルおよび全ての外部レベルに対するTBEGIN命令におけるＡ制御の論理積である。加えて、浮動小数点演算許可（Ｆ）制御の有効値、すなわち命令のＩ２フィールドのビット１３が決定される（ステップ１２２０）。有効なＦ制御は、現在のレベルおよび全ての外部レベルに対するTBEGIN命令におけるＦ制御の論理積である。さらに、プログラム割り込みフィルタリング制御（ＰＩＦＣ）の有効値、すなわち命令のＩ２フィールドのビット１４〜１５が決定される（ステップ１２２２）。有効なＰＩＦＣ値は、現在のレベルおよび全ての外部レベルに対するTBEGIN命令における最高値である。
さらに、１の値がトランザクション・ネスティング深さに加えられ（ステップ１２２４）、命令は条件コードを０に設定することにより完了する（ステップ１２２６）。トランザクション・ネスティング深さが０から１に移行すると、ＣＰＵは制約なしトランザクション実行モードに入り、他の場合には、ＣＰＵは制約なしトランザクション実行モードにあるままである。
問い合わせ１２１０に戻って、Ｂ１が０と等しいとき、トランザクション診断ブロック・アドレスは無効であり（ステップ１２１１）、処理はステップ１２１８を続行する。同様に、ＣＰＵがトランザクション実行モードにある場合（問い合わせ１２０６）、処理はステップ１２１８を続行する。
結果として得られるTBEGINの実行の条件コードは、例えば、以下のものを含む。
トランザクション開始の成功
…
…
…
プログラム例外は、例えば、以下のものを含む。
アクセス（ストア、第１のオペランド）
操作（トランザクション実行ファシリティがインストールされていない）
特殊操作
指定
（制限された命令に起因する）トランザクション制約
一実施形態では、上記に与えられた例外チェックは、様々な順序で行うことができる。例外チェックについての１つの具体的順序は次の通りである。
一般的場合のプログラム割り込み条件の優先順位と同じ優先順位を有する例外
予約されたＰＩＦＣ値に起因する指定例外
第１のオペランド・アドレスがダブル・ワード境界上にないことに起因する指定例外
アクセス例外（Ｂ１フィールドが０でないとき）
最大トランザクション・ネスティング深さ超過に起因するアボート
正常終了に起因する条件コード０
注記：
Ｂ１フィールドが０でないとき、以下が適用される。
最外トランザクションが開始されると、トランザクションが決してアボートしない場合でも、アクセス可能トランザクション診断ブロック（ＴＤＢ）が与えられる。
ＴＤＢのアクセス可能性がネストされたトランザクションについて試験されるかどうかは予測不能であるため、任意のネストされたTBEGIN命令に対してアクセス可能なＴＤＢを与えなければならない。
Ｂ１フィールドが０でない任意のTBEGINの実行、およびＢ１フィールドが０でない最外TBEGINにより開始されたトランザクションに対して行われる任意のアボート処理の実行は、Ｂ１フィールドが０であるときよりも低速であり得る。
汎用レジスタ保存マスクにより保存されるよう指定されたレジスタは、一実施形態では、トランザクションがアボートした場合にのみ復元され、トランザクションがTRANSACTION ENDによって正常に終了したときには復元されない。最外TRANSACTIONBEGIN命令のＧＲＳＭにより指定されたレジスタのみがアボートの際に復元される。
Ｉ２フィールドは、トランザクションにより変更される入力値を与える全てのレジスタ対を指定しなければならない。したがって、トランザクションがアボートされた場合、アボート・ハンドラが入力されたときに、入力レジスタ値は、そのオリジナルの内容に復元される。
TRANSACTION BEGIN（TBEGIN）命令は、トランザクションが成功裏に開始されたかどうかを判断する条件分岐命令が後に続くと予想される。
トランザクションが、割り込みをもたらさない条件に起因してアボートされた場合、トランザクション・アボートＰＳＷにより指定された命令が制御（すなわち、最外TRANSACTION BEGIN（TBEGIN）に続く命令）を受け取る。TRANSACTION BEGIN（TBEGIN）命令により設定された条件コードに加えて、トランザクションがアボートするとき、条件コード１〜３も設定される。
したがって、最外TRANSACTION BEGIN（TBEGIN）命令に続く命令シーケンスは、この例では、TBEGIN命令がコード０のみを設定したとしても、４つの条件コード全てを収容できなければならない。
ほとんどのモデルにおいて、汎用レジスタ保存マスク内に保存および復元することが必要とされるレジスタの最小数を指定することにより、TRANSACTION BEGINのときにもトランザクションがアボートされたときにも、性能の改善を実現することができる。
制約なしトランザクション実行モードにある間、プログラムは、アクセス・レジスタまたは（浮動小数点制御レジスタを含む）浮動小数点レジスタを変更することができるサービス機能を呼び出すことができる。こうしたサービス・ルーチンは、入力時に変更されたレジスタを保存し、終了時にそれらを復元することができるが、トランザクションは、ルーチンが正常終了する前にアボートされることがある。ＣＰＵが制約なしトランザクション実行モードにある間、呼び出しプログラムが、これらのレジスタを保存する準備をしていない場合、レジスタのサービス機能の変更を許容できないことがある。
制約なしトランザクション実行モードにある間のアクセス・レジスタの不注意による変更を防止するために、プログラムは、ＡＲ変更許可制御、すなわちTRANSACTION BEGIN命令のＩ２フィールドのビット１２を０に設定することができる。同様に、浮動小数点レジスタの不注意による変更を防止するために、プログラムは、浮動小数点演算許可制御、すなわちTBEGIN命令のＩ２フィールドのビット１３を０に設定することができる。
TRANSACTION BEGIN（TBEGIN）命令の実行中に認識されるプログラム例外条件は、いずれかの外部TBEGIN命令により設定された有効なプログラム割り込みフィルタリング制御を受ける。最外TBEGIN命令の実行中に認識されるプログラム例外条件は、フィルタリングを受けない。
複数のストレージ位置をシリアル化手法で更新するために、従来のコード・シーケンスは、ロック・ワード（セマフォ）を採用することができる。（ａ）複数のストレージ位置の更新を実施するためにトランザクション実行を用いる場合、（ｂ）プログラムが、トランザクションがアボートする場合に呼び出される「フォールバック」経路も提供する場合、および（ｃ）フォールバック経路がロック・ワードを採用する場合、トランザクション実行経路も、ロックの利用可能性について試験しなければならず、ロックが利用可能でない場合、TRANSACTION END命令によってトランザクションを終了し、フォールバック経路に分岐する。このことは、シリアル化されたリソースがトランザクション的に更新されているかどうかに関わらず、シリアル化されたリソースへの整合的なアクセスを保証する。代替的に、プログラムは、ロックが利用可能でない場合にアボートし得るが、アボート処理は、単にTENDを介してトランザクションを終了するよりも著しく遅くなり得る。
有効なプログラム割り込みフィルタリング制御（ＰＩＦＣ）が０より大きい場合、ＣＰＵは大部分のデータ例外プログラム割り込みをフィルタリングする。有効な浮動小数点演算許可（Ｆ）制御が０である場合、データ例外プログラム例外条件に起因するアボートの結果として、浮動小数点制御レジスタにおいて、データ例外コード（ＤＸＣ）は設定されない。このシナリオ（フィルタリングが適用され、有効なＦ制御が０である）において、ＤＸＣが検査される唯一の位置は、TBEGIN指定ＴＤＢ内である。こうした状況においてプログラムのアボート・ハンドラがＤＸＣを検査する場合、有効なトランザクション診断ブロック・アドレス（ＴＤＢＡ）が設定されるように、汎用レジスタＢ１は０以外であるべきである。最外TBEGIN命令のTBEGIN指定ＴＤＢに対してＰＥＲストレージ変更または０アドレス検出条件が存在し、かつＰＥＲイベント抑制が適用されない場合、命令の実行中にＰＥＲイベントが認識され、したがって、いずれかの他のアボート条件が存在するかどうかに関わらず、トランザクションが直ちにアボートされる。
一実施形態では、TBEGIN命令は、TBEGINに続く次の順次命令となるように、トランザクション・アボート・アドレスを暗黙的に設定する。このアドレスは、条件コード（ＣＣ）に応じて分岐するかどうかを決定する条件分岐命令となることが意図される。成功裏のTBEGINはＣＣ０を設定し、一方、アボートされたトランザクションはＣＣ１、ＣＣ２、またはＣＣ３を設定する。
一実施形態では、TBEGIN命令は、トランザクションがアボートされた場合に情報が格納されるトランザクション診断ブロック（ＴＤＢ）のアドレスを指定する随意的なストレージ・オペランドを与える。
さらに、TBEGIN命令は、
汎用レジスタのどの対が、トランザクション実行の開始時に保存され、トランザクションがアボートされた場合に復元されるかを示す、汎用レジスタ保存マスク（ＧＲＳＭ）、
トランザクションがアクセス・レジスタを変更する場合に、トランザクションのアボートを可能にするビット（Ａ）、
トランザクションが浮動小数点命令を実行しようと試みる場合に、トランザクションのアボートを可能にするビット（Ｆ）、および、
トランザクションがアボートされた場合に、個々のトランザクション・レベルがプログラム割り込みの実際の提示をバイパスすることを可能にするプログラム割り込みフィルタリング制御（ＰＩＦＣ）
を含む即値オペランドを与える。
Ａ、ＦおよびＰＩＦＣ制御は、様々なネスティング・レベルで異なり、内部トランザクション・レベルが終了したときに前のレベルに復旧することができる。
さらに、TBEGIN（または、別の実施形態ではTBEGINC）を使用してトランザクション・トークンを形成する。随意的に、トークンを、TEND命令によって形成されたトークンと照合することができる。一例として、各TBEGIN（またはTBEGINC）命令について、トークンは第１のオペランド・アドレスから形成することができる。このトークンは、（ベース・レジスタが０でないときにのみ行われるＴＤＢアドレス設定と異なり）ベース・レジスタが０であるかどうかに関係なく形成することができる。０でないベース・レジスタで実行された各TRANSACTION END命令について、そのストレージ・オペランドから同様のトークンが形成される。トークンが一致しない場合、プログラム例外が認識され、対になっていない命令のプログラムに警告することができる。
トークンの照合は、TENDステートメントがTBEGIN（またはTBEGINC）と適切に対にされることを保証することによって、ソフトウェアの信頼性を改善することを意図する機構を提供する。TBEGIN命令が特定のネスティング・レベルで実行されると、トークンは、トランザクションのこのインスタンスを識別するストレージ・オペランド・アドレスから形成される。対応するTEND命令が実行されると、トークンは、その命令のストレージ・オペランド・アドレスから形成され、ＣＰＵは、ネスティング・レベルについての開始トークンを終了トークンと比較する。トークンが一致しない場合、例外条件が認識される。モデルは、特定のネスティング・レベル数に対してのみトークンの照合を実施する（または、どのネスティング・レベルに対しても実施しない）ことが可能である。トークンはストレージ・オペランド・アドレスの全てのビットに関与しないことがあり、つまり、ハッシングまたは他の方法を介してビットを組み合わせてもよい。トークンは、TBEGIN命令により、そのストレージ・オペランドにアクセスされていない場合でも形成することができる。
要約すると、制約なしトランザクションの処理は、以下の通りである。
ＴＮＤ＝０の場合、
Ｂ１γ＝０の場合、トランザクション診断ブロック・アドレスは第１のオペランド・アドレスから設定される。
トランザクション・アボートＰＳＷは、次の順次命令アドレスに設定される。
Ｉ２フィールドにより指定される汎用レジスタ対は、モデル依存位置に保存される。
プログラムにより直接アクセス可能でない
有効なＰＩＦＣ、Ａ、およびＦ制御が計算される
有効なＡ＝TBEGIN Ａおよび任意の外部Ａ
有効なＦ＝TBEGIN Ｆおよび任意の外部Ｆ
有効なＰＩＦＣ＝ｍａｘ（TBEGIN ＰＩＦＣ、任意の外部ＰＩＦＣ)
トランザクション・ネスティング深さ（ＴＮＤ）が増分される
ＴＮＤが０から１に移行する場合、ＣＰＵはトランザクション実行モードに入る
条件コードが０に設定される
TBEGINに続く命令が制御を受け取ると、
TBEGINの成功がＣＣ０により示される
アボートされたトランザクションが、０でないＣＣにより示される
例外：
ネスティング深さ超過の場合、アボート・コード１３
Ｂ１フィールドが０でなく、ストア操作に関してストレージ・オペランドにアクセスできない場合、アクセス例外（種々のＰＩＣの１つ）
TBEGIN命令が実行タイプ命令のターゲットである場合、実行例外（ＰＩＣ ０００３）
トランザクション実行ファシリティがインストールされていない場合、操作例外（ＰＩＣ ０００１）
次のいずれかの場合、ＰＩＣ ０００６
ＰＩＦＣが無効である（３の値）
第２のオペランド・アドレスがダブル・ワードに位置合わせされていない
トランザクション実行制御（ＣＲ０．８）が０である場合、ＰＩＣ ００１３ｈｅｘ
制約付きＴＸモードで発行された場合、ＰＩＣ ００１８ｈｅｘ
上に示されるように、トランザクションは、制約付きであってもまたは制約なしであっても、TRANSACTIONEND（TEND）命令により終了させることができる。図１５を参照して、TRANSACTION END（TEND）命令の処理に関するさらなる詳細を説明する。TENDを実行するＣＰＵ（すなわち、プロセッサ）は、図１５の論理を実行する。
図１５を参照すると、最初に、TEND命令を取得する（例えば、フェッチする、受け取る等）プロセッサに基づいて、種々の例外チェックが行われ、例外がある場合（問い合わせ１３００）、例外が処理される（ステップ１３０２）。例えば、TRANSACTION ENDが実行タイプ命令のターゲットである場合、操作は抑制され実行例外が認識され、トランザクション実行制御、すなわちＣＲ０のビット８が０である場合、特殊操作例外が認識され操作が抑制される。さらに、トランザクション実行ファシリティが構成内にインストールされていない場合、操作例外が認識され操作が抑制される。
問い合わせ１３００に戻ると、例外が認識されない場合、トランザクション・ネスティング深さが（例えば１だけ）減分される（ステップ１３０４）。減分後にトランザクション・ネスティング深さが０であるかどうかの決定が行われる（問い合わせ１３０６）。
トランザクション・ネスティング深さが０の場合、トランザクション（および、もしあれば、このトランザクションがその一部であるトランザクションのネスト内の他のトランザクション）により行われる全てのストア・アクセスがコミットされる（ステップ１３０８）。さらに、ＣＰＵはトランザクション実行モードを終了し（ステップ１３１０）、命令は完了する（ステップ１３１２）。
問い合わせ１３０６に戻ると、トランザクション・ネスティング深さが０と等しくない場合、TRANSACTIONEND命令はすぐに完了する。
操作の開始時にＣＰＵがトランザクション実行モードにある場合、条件コードは０に設定され、他の場合には、条件コードは２に設定される。
有効な浮動小数点演算許可（Ｆ）制御、ＡＲ変更許可（Ａ）制御、およびプログラム割り込みフィルタリング制御（ＰＩＦＣ）は、終了されたレベルを開始したTRANSACTION BEGIN命令の前のそれぞれの値にリセットされることに留意されたい。さらに、操作の完了時に、シリアル化機能が実行される。
最外TRANSACTION END命令の完了時に認識されるＰＥＲ命令フェッチおよびトランザクション終了イベントにより、トランザクションはアボートされない。
一例では、TEND命令はベース・フィールドＢ２および変位フィールドＤ２も含み、これらは結合されて（例えば、加算して）第２のオペランド・アドレスを生成する。この例では、トークンの照合を行うことができる。例えば、Ｂ２が０でないとき、第２のオペランド・アドレスの選択されたビットは、対応するTBEGINにより形成されたトランザクション・トークンと照合される。不一致がある場合、例外がある（例えば、ＰＩＣ ０００６）。
一態様によれば、トランザクション内の特定の命令の実行が制限される。すなわち、一実施形態では、全ての命令をトランザクション的に実行することを許可することは、例えば、以下の理由から実際的ではない。
命令は、トランザクション実行ファシリティの能力を超えて、メモリの非常に広い範囲にアクセスして、結果をコミットする前に変更をバッファすることがある。
１つのＣＰＵによるトランザクション実行の間、他のＣＰＵおよびＩ／Ｏサブシステムによるストレージ・アクセスが遅延され得る。命令は、ＣＰＵまたはチャネル（または他のＩ／Ｏサブシステム・コンポーネント）による他のアクセスを遅延させるのに実際的な期間よりも長い期間にわたって実行することがある。
命令は、トランザクション・ストレージ・アクセスを実行することができない（コプロセッサなどの）ＣＰＵのコンポーネントによって実施され得る。
このため、いくつかの命令は、トランザクション実行中に制限される。さらに、制約付きトランザクションにおける最終的な完了の保証のため、制約付きトランザクションにおいて、さらなる命令が制限される。これらの制限に関するさらなる詳細については、TBEGINおよびTBEGINCの説明で上述されている。
一実施形態では、制限された命令は、例えば、制御およびＩ／Ｏ命令（すなわち、特権および半特権命令）、トレースまたは監視イベント・カウントを引き起こす命令、SUPERVISOR CALL命令、ハードウェア・コプロセッサ支援（例えば、メッセージ・セキュリティ支援（message security assists）、圧縮呼び出し（compressioncall））を用いる命令、ならびに、ハイパーバイザによってインターセプトされる命令を含む、複数のクラスに分類することができる。さらに、いくつかのタイプの命令は、TBEGIN/TBEGINCでの制御に基づいて選択的に制限される。これらの命令は、アクセス・レジスタおよび浮動小数点命令を変更する命令を含む。制限された命令にトランザクションで遭遇した場合、そのトランザクションはアボートされる（例えば、アボート・コード１１）。
図１６〜１８を参照して、トランザクション処理における制限された命令の管理に関連付けられた論理の一実施形態を説明する。この論理は、プロセッサによって実行される。実行される動作は異なる順序で実行されてもよく、または、その動作の１つまたは複数が随意的または暗黙的に実行されてもよく、あるいはその両方でもよい。
初めに図１６を参照すると、トランザクションの実行が、例えば、TBEGINまたはTBEGINC命令によって開始される（ステップ１４００）。例えば、TRANSACTIONBEGIN命令のオペレーション・コードによって示されるように、開始されるトランザクションのタイプ、すなわち、制約なしトランザクションであるかまたは制約付きトランザクションであるかの決定が行われる（ステップ１４０２）。その後、トランザクション内で命令が開始される（ステップ１４０４）。次いで、後でより詳細に説明するように、制約なしトランザクションまたは制約付きトランザクションであるというトランザクションのタイプに関わらずに命令が制限されるかどうかの決定が行われる（問い合わせ１４０６）。トランザクションのタイプに関わらず命令が制限される場合、トランザクションが（例えば、TBEGINCによって開始された）制約付きトランザクションであるかどうかの決定がさらに行われる（問い合わせ１４０８）。トランザクションが制約付きトランザクションである場合、トランザクション制約非フィルタリング・プログラム割り込みアボート・コード（transaction constraint non-filtered program interruption abort code）によってアボートされる（かつ割り込みが与えられる）（ステップ１４１０）。そうでない場合、トランザクションは、制限された命令のアボート・コードによってアボートされる（ステップ１４１２）。
問い合わせ１４０６に戻ると、トランザクションのタイプに関わらず命令が制限されるのではない場合、命令が制約付きトランザクションについてのみ制限されるかどうかをさらに決定する（問い合わせ１４１４）。この決定は、命令のオペコードを制約付きトランザクションについて制限されたオペコードのリストと比較することによって、または他の機構によって行うことができる。命令がいずれのタイプのトランザクションについても制限されていない場合、命令が実行される（ステップ１４１６）。そうでなく、命令が制約付きトランザクションについてのみ制限される場合、トランザクションが制約付きトランザクションであるかどうかの決定が行われる（問い合わせ１４１８）。トランザクションが制約なしトランザクションである場合、命令が実行される。しかしながら、トランザクションが制約付きトランザクションである場合は、制約付きトランザクションをあたかも制約なしトランザクションであるかのように実行することができるかどうかの検査が行われる（問い合わせ１４２０）。制約付きトランザクションを制約なしトランザクションとして扱うことができる場合、命令が実行される（ステップ１４１６）。そうでない場合、処理はステップ１４１０を続行し、命令がアボートされる。
図１７を参照して、トランザクションのタイプに関わらず命令が制限されるかどうかを決定することのさらなる詳細を説明する。最初に、命令が、制限された命令のクラスにあるかどうか、すなわち、トランザクション・タイプに関わらず制限された命令として示される命令であるかどうかの決定が行われる（問い合わせ１４３０）。一実施形態では、制限された命令のクラスは、制御およびＩ／Ｏ命令、トレースまたは監視イベント・カウントを引き起こす命令、SUPERVISOR CALL命令、ハードウェア・コプロセッサ支援を用いる命令、ならびに、ハイパーバイザによってインターセプトされる命令を含む。この決定は、命令のオペコードを、制限された命令のクラス内のオペコードまたは制限された命令のリスト内のオペコードと比較することによって行うことができる。他の機構も可能である。
命令が制限された命令のクラスにある場合、命令が制限される（ステップ１４３４）。しかしながら、命令が制限された命令のクラスにない場合、１つまたは複数のTRANSACTION BEGIN命令の制御に基づいて選択的に制限されるものとして命令が示されるかどうかの決定がさらに行われる（問い合わせ１４３２）。すなわち、命令が制限されていることを有効なアクセス・レジスタ変更許可制御または有効な浮動小数点演算許可制御が示すかどうかの決定が行われる。そのように示される場合、トランザクションが制限される（ステップ１４３４）。そうでない場合、命令は、トランザクションのタイプに関わらずに制限されるものとはみなされず（ステップ１４３６）、処理は問い合わせ１４１４（図１６）を続行して、命令が制約付きトランザクションについてのみ制限されるかどうかを決定する。
上述のように、特定のタイプの命令が所与のトランザクション内で実行され得るかどうかを選択的に決定するために、TRANSACTION BEGIN命令の１つまたは複数の制御が使用される。例えば、アクセス・レジスタ、浮動小数点レジスタ、または浮動小数点制御レジスタ、あるいはその全部など、いくつかのタイプのレジスタは、トランザクションのアボートの際に復元されないため、トランザクションのアボート・ハンドラ回復ルーチンが、そうしたレジスタの変更に、またはさらに浮動小数点コンテキストの命令の実行に対応することができないことがある。本明細書で用いられる場合、浮動小数点コンテキストは、浮動小数点レジスタまたは浮動小数点制御レジスタを検査または変更することができる任意の命令を含む。したがって、そのような変更／アクセスが許容されるかどうかを示す機構が用いられる。特に、アボート・ハンドラが最外レベルの処理を表すので、また、アクセス・レジスタ変更または浮動小数点演算が内部のネスティング・レベルで行われることがあるので、レジスタの変更またはコンテキスト命令の実行が許可されるかどうかを示す機構が提供される。この機構は、例えば、TRANSACTION BEGIN命令での制御を含む。
一実施形態では、制御は、アクセス・レジスタ変更許可制御である「Ａ」制御、および浮動小数点演算許可制御である「Ｆ］制御を含む。トランザクションはネストすることができ、したがって、ネスティングのレベルごとに制御のセットがある。有効なＡおよびＦ制御は、全てのネスティング・レベルで同じタイプの全ての制御の論理積である。したがって、有効な制御は、現在のネスティング・レベルおよびそれより低い全てのレベルの最も低い許容されるもの(the least permissive)である。しかしながら、ネストされたトランザクションにおいて、TRANSACTION END命令が実行されるたびに、有効な制御は、より低いネスティング・レベルのものに戻される。例えば、一連のネストされたTBEGIN命令は、ネスティング・レベル１、２、３、４、および５においてＡ制御が１、１、０、１、および０に設定され得る。したがって、ネスティング深さ１および２では、アクセス・レジスタ変更が許可されるが、ネスティング・レベルが３以上では、アクセス・レジスタ変更が許可されない。プログラムがネスティング・レベル３から２に移行して戻ると、アクセス・レジスタ変更が再び許可されることになる。同様の動作がＦ制御に適用される。
図１８を参照して、ネスティング・レベルが減少するのに従って制御を更新する一実施形態を説明する。一例では、プロセッサがこの論理を実行する。最初に、例えば、TRANSACTION BEGIN命令の実行に基づいて、トランザクションが開始される（ステップ１４５０）。このトランザクションは、トランザクションのネストの一部である場合もそうでない場合もある。TRANSACTION BEGIN命令は、特定のレジスタを更新できるかどうか、したがって、特定の命令を実行できるかどうかを示すために使用される１つまたは複数の制御を含む。例えば、TBEGIN命令がＡおよびＦ制御を含み、制御の各々はそれぞれ、適切な変更／アクセスが許可されない場合に０に設定され、変更／アクセスが許可される場合に１に設定される。さらに、TBEGINC命令は、同様に０または１に設定されるＡ制御を含む。これらの制御の値を使用して、TRANSACTION BEGIN命令の実行に基づいて、上述のように、Ａ制御の有効値またはＦ制御の有効値あるいはその両方を決定する（ステップ１４５２）。
ある時点で、トランザクションを終了することができる（ステップ１４５４）。これが最外トランザクションの終了（すなわち、トランザクションのネストの最外トランザクション、またはトランザクションのネストの一部ではないトランザクションの終了）であるかどうかの決定が行われる（問い合わせ１４５６）。それが最外トランザクションの終了でない場合、１つまたは複数の有効な制御が更新される（ステップ１４５８）。一例では、制御は、終了したトランザクションから制御を含めることなく有効な制御を再計算することによって更新される。問い合わせ１４５６に戻ると、最外トランザクションの終了である場合、処理は完了する。
トランザクション内で特定の命令の実行を制限する機構について上述した。例として、特定のクラスの命令が制限されるか、または、特定のタイプの命令が実行を許可されるかどうかを選択的に示す制御が提供されるか、あるいはその両方である。例えば、アクセス・レジスタを変更できるかどうかを示し、したがって、そのようなレジスタを変更する命令が実行できるかどうかを示す制御が提供される。さらに別の例として、浮動小数点演算を実行できるかどうかを示す制御が提供される。
さらに、上記で提供されるのは、マルチプロセッサの性能を著しく改善させる可能性をもたらす、ロックのような典型的な（粗い粒度の）シリアル化を用いずに、メモリにおける複数の不連続オブジェクトを更新する有効な手段である。すなわち、ロックおよびセマフォのような典型的な技術により与えられるより粗い粒度のストレージ・アクセス命令を実施することなく、複数の不連続オブジェクトが更新される。面倒な復旧のセットアップなしに投機的実行が与えられ、単純な小さいフットプリントの更新のために制約付きトランザクションが与えられる。
トランザクション実行は、これらに限定されるものではないが、部分的インライン化、投機的処理、およびロック省略（lock elision）を含む、様々なシナリオで用いることができる。部分的インライン化では、実行される経路内に含まれる部分的領域はTBEGIN／TENDにおいてラップされる。TABORTを内部に含んで、側部出口（side-exit)で状態をロールバックすることができる。Ｊａｖａ（Ｒ）におけるような投機では、トランザクションを用いて、逆参照ポインタ上でのヌルチェックを遅延させて、エッジをループさせることができる。ポインタがヌルである場合、トランザクションは、TBEGIN／TEND内に含まれるTABORTを使用して安全にアボートすることができる。
ロック省略については、その使用の一例を図１９および図２０を参照して説明し、またコード片を以下に示す。
図１９は、複数のキュー要素１５０２ａ〜１５０２ｄの二重連結リスト１５００を示す。新しいキュー要素１５０２ｅがキュー要素の二重連結リスト１５００に挿入される。各キュー要素１５０２ａ〜１５０２ｅは、正方向ポインタ１５０４ａ〜１５０４ｅおよび逆方向ポインタ１５０６ａ〜１５０６ｅを含む。図２０に示すように、キュー要素１５０２ｅをキュー要素１５０２ｂと１５０２ｃとの間に加えるためには、（１）キュー要素１５０２ｂを指し示すように逆方向ポインタ１５０６ｅを設定する、（２）キュー要素１５０２ｃを指し示すように正方向ポインタ１５０４ｅを設定する、（３）キュー要素１５０２ｅを指し示すように逆方向ポインタ１５０６ｃを設定する、および（４）キュー要素１５０２ｅを指し示すように正方向ポインタ１５０４ｂを設定する。
図１９および図２０に対応する例示的なコード片は、以下の通りである。
Ｒ１−挿入される新しいキュー要素のアドレス。
Ｒ２−挿入ポイントのアドレス。新しい要素は、その要素がＲ２により指し示される前に挿入される。
NEW USING QEL, R1
CURR USING QEL, R2
LHIR15, 10再試行カウントをロードする
LOOP TBEGIN TDB, X’C000’ トランザクションを開始する（GR0〜3を保存する）
JNZABORTED０でないＣＣはアボートされたことを意味する
LGR3, CURR.BWD 前の要素を指し示す
PREV USING QEL, R3アドレス指定可能にする
STGR1, PREV.FWD 前の正方向ポインタを更新する
STGR1, CURR.BWD 現在の逆方向ポインタを更新する
STGR2, NEW.FWD 新しい正方向ポインタを更新する
STGR3, NEW.BWD 新しい逆方向ポインタを更新する
TENDトランザクションを終了する
…
ABORTED JONO_RETRYＣＣ３：再試行不能アボート
JCTR15, LOOPトランザクションを数回再試行する
JNO_RETRY１０Ｘの後は成功せず、厳しい方法で実行する
一例では、トランザクションがロック省略のために用いられるがフォールバック経路がロックを用いる場合、トランザクションは、少なくともそのロック・ワードをフェッチして、それが利用可能かを確認する。プロセッサは、別のＣＰＵがロックに非トランザクション的にアクセスを行った場合、トランザクションがアボートすることを保証する。
本明細書で用いられる場合、ストレージ、中央ストレージ、主ストレージ、メモリ、および主メモリは、慣例によって暗黙的にまたは明示的に、特に断りのない限り、交換可能に用いられる。さらに、一実施形態では、トランザクションの有効な遅延は、選択されたトランザクションの完了まで、主メモリへのトランザクション・ストアのコミットを遅延させることを含み、別の実施形態では、トランザクションの有効な遅延は、メモリに対するトランザクション更新を可能にするが、古い値を保持し、アボートの際にメモリを古い値に復元することを含む。
当業者であれば理解するように、１つまたは複数の態様は、システム、方法またはコンピュータ・プログラム製品として具体化することができる。したがって、１つまたは複数の態様は、完全にハードウェアの実施形態、完全にソフトウェアの実施形態（ファームウェア、常駐ソフトウェア、マイクロコード等を含む）、またはソフトウェアの態様とハードウェアの態様とを組み合わせた実施形態の形態をとることができ、本明細書においては、これらは全て、一般的に「回路」、「モジュール」または「システム」と呼ぶことがある。さらに、１つまたは複数の態様は、媒体に具体化されたコンピュータ可読プログラム・コードを有する、１つまたは複数のコンピュータ可読媒体に具体化されたコンピュータ・プログラム製品の形態をとることができる。
１つまたは複数のコンピュータ可読媒体のいずれかの組合せを用いることもできる。コンピュータ可読媒体は、コンピュータ可読ストレージ媒体とすることができる。コンピュータ可読ストレージ媒体は、例えば、これらに限定されるものではないが、電子、磁気、光学、電磁気、赤外線もしくは半導体のシステム、装置もしくはデバイス、またはこれらの任意の適切な組合せとすることができる。コンピュータ可読ストレージ媒体のより具体的な例（非網羅的なリスト）としては、１つまたは複数の配線を有する電気的接続、ポータブル・コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、消去可能なプログラム可能読み出し専用メモリ（ＥＰＲＯＭまたはフラッシュ・メモリ）、光ファイバ、ポータブル・コンパクト・ディスク型読み出し専用メモリ（ＣＤ−ＲＯＭ）、光記憶装置、磁気記憶装置、または上記の任意の適切な組合せが挙げられる。本文書の文脈では、コンピュータ可読ストレージ媒体は、命令実行システム、装置もしくはデバイスによってまたはそれらと関連して用いるためのプログラムを収容または格納することが可能な、任意の有形媒体とすることができる。
次に図２１を参照すると、一例において、コンピュータ・プログラム製品１６００は、例えば、１つまたは複数の実施形態を提供し容易にするように、コンピュータ可読プログラム・コード手段または論理１６０４を格納するための、１つまたは複数の非一時的コンピュータ可読ストレージ媒体１６０２を含む。
コンピュータ可読媒体上に具体化されたプログラム・コードは、これらに限定されるものではないが、無線、有線、光ファイバ・ケーブル、ＲＦ等、またはこれらの任意の適切な組合せを含む、適切な媒体を使用して伝送することができる。
１つまたは複数の実施形態のための動作を実行するためのコンピュータ・プログラム・コードは、Ｊａｖａ（Ｒ）、Ｓｍａｌｌｔａｌｋ（Ｒ）、Ｃ＋＋等のようなオブジェクト指向型プログラミング言語、および「Ｃ」プログラミング言語等のような従来の手続き型プログラミング言語、アセンブラ、または類似のプログラミング言語を含む、１つまたは複数のプログラミング言語の任意の組合せで記述することができる。プログラム・コードは、全体をユーザのコンピュータ上で実行することができ、独立型ソフトウェア・パッケージとして一部をユーザのコンピュータ上で実行することができ、一部をユーザのコンピュータ上で実行し、一部を遠隔コンピュータ上で実行することができ、または全体を遠隔コンピュータもしくはサーバ上で実行することができる。後者のシナリオでは、遠隔コンピュータがローカル・エリア・ネットワーク（ＬＡＮ）もしくは広域ネットワーク（ＷＡＮ）を含む任意のタイプのネットワークを通じてユーザのコンピュータに接続されるか、または（例えば、インターネット・サービス・プロバイダを用いたインターネットを通じて）外部コンピュータへの接続をなすことができる。
１つまたは複数の実施形態は、本明細書において、方法、装置（システム）およびコンピュータ・プログラム製品のフローチャート図またはブロック図あるいはその両方を参照して説明される。フローチャート図またはブロック図あるいはその両方の各ブロック、ならびにフローチャート図またはブロック図あるいはその両方におけるブロックの組合せは、コンピュータ・プログラム命令によって実装できることが理解されるであろう。これらのコンピュータ・プログラム命令を、汎用コンピュータ、専用コンピュータ、または他のプログラム可能データ処理装置のプロセッサに与えて、マシンを製造し、その結果、コンピュータまたは他のプログラム可能データ処理装置のプロセッサによって実行される命令が、フローチャート図またはブロック図あるいはその両方の１つまたは複数のブロックにおいて指定された機能／動作を実装するための手段を生成するようにすることができる。
これらのコンピュータ・プログラム命令を、コンピュータ、他のプログラム可能データ処理装置、または他のデバイスを特定の方式で機能させるように指示することができるコンピュータ可読媒体内に格納し、その結果、そのコンピュータ可読媒体内に格納された命令が、フローチャート図またはブロック図あるいはその両方の１つまたは複数のブロックにおいて指定された機能／動作を実装する命令を含む製品を製造するようにすることもできる。
コンピュータ・プログラム命令を、コンピュータ、他のプログラム可能データ処理装置、または他のデバイス上にロードして、そのコンピュータ、他のプログラム可能装置、または他のデバイス上で一連の動作ステップを行わせてコンピュータ実装プロセスを生成し、それにより、そのコンピュータまたは他のプログラム可能装置上で実行される命令が、フローチャート図またはブロック図あるいはその両方の１つまたは複数のブロックにおいて指定された機能／動作を実施するためのプロセスを提供するようにすることもできる。
図面内のフローチャートおよびブロック図は、種々の実施形態による、システム、方法、およびコンピュータ・プログラム製品の可能な実装のアーキテクチャ、機能、および動作を示す。この点に関して、フローチャートまたはブロック図内の各ブロックは、指定された論理機能（複数可）を実行するための１つまたは複数の実行可能な命令を含む、モジュール、セグメント、またはコードの一部を表すことができる。いくつかの代替的な実装では、ブロック内に記された機能は、図面内に記された順序とは異なる順序で行われることがあることにも留意すべきである。例えば、連続して示された２つのブロックは、関与する機能に応じて、実際には実質的に同時に実行されることもあり、またはこれらのブロックは、ときには逆の順序で実行されることもある。ブロック図またはフローチャート図あるいはその両方の各ブロック、ならびにブロック図またはフローチャート図あるいはその両方におけるブロックの組合せは、指定された機能または動作を行う専用ハードウェアベースのシステム、または専用ハードウェアとコンピュータ命令との組合せによって実装することができることにも留意されたい。
上記に加えて、１つまたは複数の態様は、顧客環境の管理を提供するサービス・プロバイダによって供与、提供、配置、管理、サービス等を行うことができる。例えば、サービス・プロバイダは、１または複数の顧客のために１つまたは複数の態様を実施するコンピュータ・コードまたはコンピュータ・インフラストラクチャあるいはその両方の作成、保守、サポート等を行うことができる。見返りに、サービス・プロバイダは、例として、予約申し込みまたは報酬契約あるいはその両方により顧客から支払いを受けることができる。付加的にまたは代替的に、サービス・プロバイダは、１または複数の第三者に対する広告コンテンツの販売から支払いを受けることができる。
一態様では、１つまたは複数の実施形態を実施するために、アプリケーションを配置することができる。一例として、アプリケーションの配置は、１つまたは複数の実施形態を実施するように動作可能なコンピュータ・インフラストラクチャを提供することを含む。
さらに別の態様として、コンピュータ可読コードをコンピュータ・システムに統合することを含む、コンピューティング・インフラストラクチャを配置することができ、そこでは、コードは、コンピュータ・システムと協働して、１つまたは複数の実施形態を実施することができる。
さらに別の態様として、コンピュータ可読コードをコンピュータ・システムに統合することを含む、コンピューティング・インフラストラクチャを統合するためのプロセスを提供することができる。コンピュータ・システムは、コンピュータ可読媒体を含み、ここで、コンピュータ媒体は１つまたは複数の実施形態を含む。コードは、コンピュータ・システムと協働して、１つまたは複数の実施形態を実施することができる。
種々の実施形態が上述されたが、これらは単に例にすぎない。例えば、１つまたは複数の実施形態を組み込んで使用するために、他のアーキテクチャのコンピューティング環境を使用することができる。さらに、異なる命令、命令形式、命令フィールド、または命令の値、あるいはその組合せを使用することができる。さらに、異なる、他の、かつ／または追加の制限／制約を、提供／使用することもできる。多くの変形が可能である。
さらに、他のタイプのコンピューティング環境も有益であり使用され得る。一例として、プログラム・コードを格納または実行あるいはその両方をするのに適しており、システム・バスを介してメモリ要素に直接または間接的に結合された少なくとも２つのプロセッサを含む、データ処理システムを使用することができる。メモリ要素は、例えば、プログラム・コードの実際の実行中に用いられるローカル・メモリ、大容量記憶装置、および、実行中に大容量記憶装置からコードを取り出さなければならない回数を減らすために少なくともいくつかのプログラム・コードの一時的なストレージを提供するキャッシュ・メモリを含む。
入力／出力すなわちＩ／Ｏデバイス（これらに限定されるものではないが、キーボード、ディスプレイ、ポインティング・デバイス、ＤＡＳＤ、テープ、ＣＤ、ＤＶＤ、サムドライブおよび他のメモリ媒体等を含む）は、直接システムに結合することもでき、または介在するＩ／Ｏコントローラを介してシステムに結合することができる。ネットワーク・アダプタをシステムに結合させて、データ処理システムが、介在する私的ネットワークまたは公衆ネットワークを通じて他のデータ処理システムまたは遠隔プリンタもしくはストレージ・デバイスに結合できるようにすることもできる。モデム、ケーブル・モデム、およびイーサネット（Ｒ）・カードは、ネットワーク・アダプタの利用可能なタイプのうちのほんの数例である。
図２２を参照すると、１つまたは複数の実施形態を実装するためのホスト・コンピュータ・システム５０００の代表的なコンポーネントが表されている。代表的なホスト・コンピュータ５０００は、コンピュータ・メモリ（すなわち、中央ストレージ）５００２と通信する１つまたは複数のＣＰＵ５００１と、他のコンピュータもしくはＳＡＮ等との通信のためのストレージ媒体デバイス５０１１およびネットワーク５０１０に対するＩ／Ｏインターフェースとを含む。ＣＰＵ５００１は、アーキテクチャ化命令セットおよびアーキテクチャ化機能を有するアーキテクチャに準拠している。ＣＰＵ５００１は、アクセス・レジスタ変換（ＡＲＴ）５０１２を有することができ、これは、プログラム・アドレス（仮想アドレス）をメモリの実アドレスに変換するための動的アドレス変換（ＤＡＴ）５００３により用いられるアドレス空間を選択するためのＡＲＴルックアサイド・バッファ（ＡＬＢ）５０１３を含む。ＤＡＴは、典型的には、後でコンピュータ・メモリ５００２のブロックにアクセスしたときにアドレス変換による遅延を必要とせずに済むように変換をキャッシュに入れるための、変換ルックアサイド・バッファ（ＴＬＢ）５００７を含む。典型的には、キャッシュ５００９は、コンピュータ・メモリ５００２とプロセッサ５００１との間で用いられる。キャッシュ５００９は、複数のＣＰＵが利用できる大型キャッシュと、大型キャッシュと各ＣＰＵとの間のより小型で高速な（下位レベルの）キャッシュとを有する階層構造とすることができる。いくつかの実装形態では、下位レベルのキャッシュは、命令フェッチおよびデータ・アクセスのための個別の下位レベル・キャッシュを提供するように分割される。一実施形態では、ＴＸファシリティについては、トランザクション診断ブロック（ＴＤＢ）５１００および１つまたは複数のバッファ５１０１を、キャッシュ５００９およびメモリ５００２の１つまたは複数に格納することができる。一例では、ＴＸモードにおいて、データは最初にＴＸバッファに格納され、ＴＸモードが終了すると（例えば、最外TEND）、バッファ内のデータは、メモリに格納（コミット）されるか、または、アボートがある場合、バッファ内のデータが廃棄される。
一実施形態では、命令は、命令フェッチ・ユニット５００４によりメモリ５００２からキャッシュ５００９を介してフェッチされる。命令は、命令デコード・ユニット５００６内でデコードされ（いくつかの実施形態においては他の命令と共に）１つまたは複数の命令実行ユニット５００８にディスパッチされる。典型的には、いくつかの実行ユニット５００８、例えば、算術演算実行ユニット、浮動小数点実行ユニットおよび分岐命令実行ユニットが用いられる。さらに、ＴＸファシリティの一実施形態では、種々のＴＸ制御５１１０を用いることができる。命令は、実行ユニットにより、必要に応じて命令が指定するレジスタまたはメモリからのオペランドにアクセスすることにより実行される。オペランドがメモリ５００２からアクセスされる（ロードされるまたはストアされる）場合には、典型的には、ロード／ストア・ユニット５００５が、実行されている命令の制御下でアクセスを取り扱う。命令は、ハードウェア回路もしくは内部マイクロコード（ファームウェア）、またはこの両方の組合せで実行することができる。
ＴＸファシリティの態様によると、プロセッサ５００１は、ＰＳＷ５１０２（例えばＴＸまたはアボートＰＳＷあるいはその両方）、ネスティング深さ５１０４、ＴＤＢＡ５１０６、および１つまたは複数の制御レジスタ５１０８も含む。
前述のように、コンピュータ・システムは、ローカル（または、主）ストレージ内の情報、ならびに、アドレス指定、保護、ならびに参照および変更記録を含む。アドレス指定のいくつかの態様は、アドレスの形式、アドレス空間の概念、アドレスの種々のタイプ、および１つのタイプのアドレスが別のタイプのアドレスに変換される方法を含む。主ストレージの一部は、恒久的に割り当てられたストレージ位置を含む。主ストレージは、システムに、直接アドレス可能なデータの高速アクセス・ストレージを提供する。データおよびプログラムの両方とも、これらが処理される前に（入力デバイスから）主ストレージにロードされる。
主ストレージは、キャッシュと呼ばれることがある、１つまたは複数のより小型の高速アクセス・バッファ・ストレージを含むことができる。キャッシュは、典型的には、ＣＰＵまたはＩ／Ｏプロセッサと物理的に関連付けられる。物理的構造の、性能を除いた効果および別個のストレージ媒体の使用は、一般に、プログラムにより観察することができない。
命令およびデータ・オペランドに対して、別個のキャッシュを維持することができる。キャッシュ内の情報は、キャッシュ・ブロックまたはキャッシュ・ライン（または、略してライン）と呼ばれる整数境界上の連続バイトで維持される。モデルは、キャッシュ・ラインのサイズをバイト単位で返すEXTRACT CACHE ATTRIBUTE命令を提供することができる。モデルはまた、データまたは命令キャッシュへのストレージのプリフェッチまたはキャッシュからのデータの解放を行うPREFETCH DATAおよびPREFETCH DATA RELATIVE LONG命令も提供することができる。
ストレージは、ビットの水平の長い文字列として見ることができる。ほとんどの操作では、ストレージへのアクセスは、左から右の順で進行する。ビットの文字列は、８ビット単位で細分される。この８ビットの単位はバイトと呼ばれ、これは全ての情報形式の基本構成単位である。ストレージ内の各バイト位置は、負でない固有の整数により識別され、この整数が、バイト位置のアドレス、すなわち簡単にはバイト・アドレスである。隣接するバイト位置は連続するアドレスを有し、左端の０から始まって左から右へ順に進行する。アドレスは、符号なしの２進整数であり、２４ビット、３１ビット、または６４ビットである。
情報は、ストレージとＣＰＵまたはチャネル・サブシステムとの間で、一度に１バイトずつまたは１グループのバイトで伝送される。特に断りのない限り、例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅにおいて、ストレージ内のバイト・グループは、グループの左端のバイトによりアドレス指定される。グループ内のバイト数は、実行される操作により暗黙的または明示的に指定される。ＣＰＵ操作に使用される場合、バイト・グループはフィールドと呼ばれる。各バイト・グループ内において、例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅでは、ビットは、左から右の順に番号付けされる。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅでは、左端のビットを「高位」ビットと呼び、右端のビットを「低位」ビットと呼ぶことがある。しかしながら、ビット番号はストレージ・アドレスではない。アドレス指定できるのはバイトだけである。ストレージ内の１つのバイトの個々のビットに対して操作を行うために、そのバイト全体がアクセスされる。１バイトの中のビットには、（例えば、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅでは）左から右に０から７までの番号が付けられる。１つのアドレスの中のビットには、２４ビット・アドレスの場合は、８〜３１または４０〜６３の番号が付けられ、または３１ビット・アドレスの場合は、１〜３１または３３〜６３の番号が付けられ、または６４ビット・アドレスの場合は、０〜６３の番号が付けられる。一例では、ビット８〜３１および１〜３１は、３２ビット幅の位置（例えばレジスタ）にあるアドレスに適用され、一方、ビット４０〜６３および３３〜６３は、６４ビット幅の位置にあるアドレスに適用される。複数バイトの任意の他の固定長形式において、形式を構成するビットは、０から始まって連続的に番号が付けられる。エラー検出のため、また好ましくは訂正のため、各バイトまたはバイト・グループと共に１または複数の検査ビットを伝送することができる。こうした検査ビットは、マシンにより自動的に生成され、プログラムにより直接制御することはできない。ストレージ容量は、バイト数で表現される。ストレージ・オペランド・フィールドの長さが命令の操作コードで暗黙指定される場合、そのフィールドは固定長を有するといわれ、この長さは１、２、４、８、または１６バイトとすることができる。いくつかの命令に対しては、より大きいフィールドが暗黙指定される。ストレージ・オペランド・フィールドの長さが暗黙指定されず、明示的に指定される場合は、そのフィールドは可変長を有するといわれる。可変長オペランドは、１バイトの増分により（またはいくつかの命令では、２バイトの倍数または他の倍数で）長さが変化し得る。情報がストレージ内に配置されると、ストレージへの物理的パスの幅が格納されるフィールドの長さより大きい場合であっても、指定したフィールドに含まれているバイト位置のみの内容が置き換えられる。
情報の特定の単位は、ストレージ内の整数境界上にあるべきである。境界は、そのストレージ・アドレスがバイトでの単位の長さの倍数である場合に、情報の単位に対して整数であると呼ばれる。整数境界上にある２、４、８、１６、および３２バイトのフィールドには特別な名前が与えられる。ハーフワードは、２バイト境界上にある２個の連続したバイトのグループであり、命令の基本構成単位である。ワードは、４バイト境界上にある４個の連続したバイトのグループである。ダブル・ワードは、８バイト境界上にある８個の連続したバイトのグループである。クワッドワードは、１６バイト境界上にある１６個の連続したバイトのグループである。オクトワードは、３２バイト境界上にある３２個の連続したバイトのグループである。ストレージ・アドレスが、ハーフワード、ワード、ダブル・ワード、クワッドワード、およびオクトワードを指定するとき、そのアドレスの２進表現はそれぞれ、１個、２個、３個、４個、または５個の右端の０ビットを含む。命令は、２バイト整数境界上にあるべきである。ほとんどの命令のストレージ・オペランドは、境界位置合わせ要件を有さない。
命令およびデータ・オペランドに対して別個のキャッシュを実装するデバイスにおいては、ストアが後にフェッチされる命令を変更するかどうかに関わらず、命令が後にそこからフェッチされるキャッシュ・ラインにプログラムが格納される場合、著しい遅延が生じ得る。
一例では、実施形態は、ソフトウェア（ライセンス内部コード、ファームウェア、マイクロコード、ミリコード、ピココード等とも呼ばれる場合があるが、そのいずれも１つまたは複数の実施形態と整合性がある）により実施することができる。図２２を参照すると、１つまたは複数の態様を具体化するソフトウェア・プログラム・コードは、ＣＤ−ＲＯＭドライブ、テープドライブ、またはハードドライブのような長期ストレージ媒体デバイス５０１１から、ホスト・システム５０００のプロセッサ５００１によってアクセスすることができる。ソフトウェア・プログラム・コードは、ディスケット、ハードドライブ、またはＣＤ−ＲＯＭのようなデータ処理システムと共に使用するための種々の既知の媒体のいずれかの上で具体化することができる。コードは、そのような媒体で配布されてもよく、または、ユーザに対し、１つのコンピュータ・システムのコンピュータ・メモリ５００２またはストレージからネットワーク５０１０を介して他のコンピュータ・システムへ、そうした他のシステムのユーザが使用するために配布されてもよい。
ソフトウェア・プログラム・コードは、種々のコンピュータ・コンポーネントおよび１つまたは複数のアプリケーション・プログラムの機能および相互作用を制御するオペレーティング・システムを含む。プログラム・コードは、通常、ストレージ媒体デバイス５０１１から相対的により高速のコンピュータ・ストレージ５００２にページングされ、そこでプロセッサ５００１による処理のために利用可能になる。ソフトウェア・プログラム・コードをメモリ内、物理的媒体上で具体化し、かつ／またはネットワークを介してソフトウェア・コードを配布する技術および方法は周知であり、ここではこれ以上論じない。プログラム・コードは、有形の媒体（これらに限定されるものではないが、電子メモリ・モジュール（ＲＡＭ）、フラッシュ・メモリ、コンパクト・ディスク（ＣＤ）、ＤＶＤ、磁気テープ等を含む）上に作成され格納されたとき、「コンピュータ・プログラム製品」と呼ばれることが多い。コンピュータ・プログラム製品媒体は、典型的には、処理回路による実行のために、好ましくはコンピュータ・システム内の処理回路によって読み取り可能である。
図２３は、１つまたは複数の実施形態を実施することができる代表的なワークステーションまたはサーバ・ハードウェア・システムを示す。図２３のシステム５０２０は、任意の周辺機器を含む、パーソナル・コンピュータ、ワークステーション、またはサーバ等の代表的なベース・コンピュータ・システム５０２１を含む。ベース・コンピュータ・システム５０２１は、１つまたは複数のプロセッサ５０２６と、既知の技術にしたがってプロセッサ（複数可）５０２６とシステム５０２１の他のコンポーネントを接続し、これらの間の通信を可能にするために用いられるバスとを含む。バスは、プロセッサ５０２６を、例えば、ハードドライブ（例えば、磁気媒体、ＣＤ、ＤＶＤおよびフラッシュ・メモリのいずれかを含む）またはテープドライブを含むことができる、メモリ５０２５および長期ストレージ５０２７に接続する。システム５０２１はまた、バスを介して、マイクロプロセッサ５０２６を、キーボード５０２４、マウス５０２３、プリンタ／スキャナ５０３０、または他のインターフェース機器、あるいはこれらの組合せといった、１つまたは複数のインターフェース機器に接続する、ユーザ・インターフェース・アダプタを含むこともでき、他のインターフェース機器は、タッチ・センシティブ・スクリーン、デジタル化された入力パッド等の任意のユーザ・インターフェース機器とすることができる。バスはまた、ディスプレイ・アダプタを介して、ＬＣＤスクリーンまたはモニタ等のディスプレイ装置５０２２をマイクロプロセッサ５０２６にも接続する。
システム５０２１は、ネットワーク５０２９と通信５０２８をすることができるネットワーク・アダプタを介して、他のコンピュータまたはコンピュータのネットワークと通信することができる。例示的なネットワーク・アダプタは、通信チャネル、トークン・リング、イーサネット（Ｒ）またはモデムである。代替的に、システム５０２１は、ＣＤＰＤ（セルラー・デジタル・パケット・データ）カードのような無線インターフェースを使用して通信することもできる。システム５０２１は、ローカル・エリア・ネットワーク（ＬＡＮ）または広域ネットワーク（ＷＡＮ）内のそうした他のコンピュータと関連付けることができ、またはシステム５０２１は、別のコンピュータ等とのクライアント／サーバ構成におけるクライアントとすることができる。これら構成の全て、ならびに適切な通信ハードウェアおよびソフトウェアは、当技術分野において知られている。
図２４は、１つまたは複数の実施形態を実施することができるデータ処理ネットワーク５０４０を示す。データ処理ネットワーク５０４０は、各々が複数の個々のワークステーション５０４１、５０４２、５０４３、５０４４を含むことができる、無線ネットワークおよび有線ネットワークのような複数の個々のネットワークを含むことができる。さらに、当業者であれば理解するように、１つまたは複数のＬＡＮを含むことができ、ＬＡＮは、ホスト・プロセッサに結合された複数のインテリジェント・ワークステーションを含むことができる。
さらに図２４を参照すると、ネットワークはまた、ゲートウェイ・コンピュータ（クライアント・サーバ５０４６）、またはアプリケーション・サーバ（データ・リポジトリにアクセスすることができ、ワークステーション５０４５から直接アクセスすることもできる遠隔サーバ５０４８）のような、メインフレーム・コンピュータまたはサーバを含むこともできる。ゲートウェイ・コンピュータ５０４６は、各個々のネットワークへの入力点として働く。ゲートウェイは、１つのネットワーク・プロトコルを別のものに接続するときに必要とされる。ゲートウェイ５０４６は、通信リンクによって別のネットワーク（例えば、インターネット５０４７）に結合できることが好ましい。ゲートウェイ５０４６はまた、通信リンクを使用して、１つまたは複数のワークステーション５０４１、５０４２、５０４３、５０４４に直接結合することもできる。ゲートウェイ・コンピュータは、インターナショナル・ビジネス・マシーンズ・コーポレーションから入手可能なＩＢＭ ｅＳｅｒｖｅｒ Ｓｙｓｔｅｍ ｚサーバを使用して実装することができる。
図２３および図２４を同時に参照すると、１つまたは複数の態様を具体化することができるソフトウェア・プログラム・コード５０３１には、ＣＤ−ＲＯＭドライブまたはハードドライブのような長期ストレージ媒体５０２７において、システム５０２０のプロセッサ５０２６によってアクセスすることができる。ソフトウェア・プログラム・コードは、ディスケット、ハードドライブ、またはＣＤ−ＲＯＭのような、データ処理システムと共に用いるための種々の既知の媒体のいずれかの上で具体化することができる。コードは、そのような媒体で配布されてもよく、または、ユーザ５０５０、５０５１に対し、１つのコンピュータ・システムのメモリまたはストレージからネットワークを介して他のコンピュータ・システムへ、そうした他のシステムのユーザが使用するために配布されてもよい。
代替的に、プログラム・コードをメモリ５０２５内で具体化し、プロセッサ・バスを使用してプロセッサ５０２６によってプログラム・コードにアクセスすることができる。このようなプログラム・コードは、種々のコンピュータ・コンポーネントおよび１つまたは複数のアプリケーション・プログラム５０３２の機能および相互作用を制御するオペレーティング・システムを含む。プログラム・コードは、通常、ストレージ媒体５０２７から高速メモリ５０２５にページングされ、そこでプロセッサ５０２６による処理のために利用可能になる。ソフトウェア・プログラム・コードをメモリ内、物理的媒体上で具体化し、かつ／またはネットワークを介してソフトウェア・コードを配布する技術および方法は周知であり、ここではこれ以上論じない。プログラム・コードは、有形の媒体（これらに限定されるものではないが、電子メモリ・モジュール（ＲＡＭ）、フラッシュ・メモリ、コンパクト・ディスク（ＣＤ）、ＤＶＤ、磁気テープ等を含む）上に作成され格納されたとき、「コンピュータ・プログラム製品」と呼ばれることが多い。コンピュータ・プログラム製品媒体は、典型的には、処理回路による実行のために、好ましくはコンピュータ・システム内の処理回路によって読み取り可能である。
プロセッサが最も容易に利用できるキャッシュ（通常、プロセッサの他のキャッシュよりも高速で小さい）は、最下位（Ｌ１またはレベル１）のキャッシュであり、主ストア（主メモリ）は、最上位レベルのキャッシュ（３つのレベルがある場合にはＬ３）である。最下位レベルのキャッシュは、実行されるマシン命令を保持する命令キャッシュ（Ｉ−キャッシュ）と、データ・オペランドを保持するデータ・キャッシュ（Ｄ−キャッシュ）とに分割されることが多い。
図２５を参照すると、プロセッサ５０２６についての例示的なプロセッサの実施形態が示される。典型的には、メモリ・ブロックをバッファに入れてプロセッサ性能を向上させるために、１つまたは複数のレベルのキャッシュ５０５３が用いられる。キャッシュ５０５３は、使用される可能性が高いメモリ・データのキャッシュ・ラインを保持する高速バッファである。典型的なキャッシュ・ラインは、６４、１２８、または２５６バイトのメモリ・データである。データをキャッシュに入れるのではなく、命令をキャッシュに入れるために、別個のキャッシュが用いられることが多い。キャッシュ・コヒーレンス（メモリおよびキャッシュ内のラインのコピーの同期）は、多くの場合、当技術分野において周知の種々の「スヌープ（snoop）」アルゴリズムによって与えられる。プロセッサ・システムの主メモリ・ストレージ５０２５は、キャッシュと呼ばれることが多い。４つのレベルのキャッシュ５０５３を有するプロセッサ・システムにおいて、主ストレージ５０２５は、典型的にはより高速であり、コンピュータ・システムが利用できる不揮発性ストレージ（ＤＡＳＤ、テープ等）の一部だけを保持するので、レベル５（Ｌ５）のキャッシュと呼ばれることがある。主ストレージ５０２５は、オペレーティング・システムによって主ストレージ５０２５との間でページングされるデータのページを「キャッシュに入れる」。
プログラム・カウンタ（命令カウンタ）５０６１は、実行される現行の命令のアドレスを常時監視している。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅプロセッサのプログラム・カウンタは６４ビットであり、従来のアドレッシング制限をサポートするために、３１ビットまたは２４ビットに切り捨てることができる。プログラム・カウンタは、典型的には、コンテキスト・スイッチの際に持続するように、コンピュータのＰＳＷ（プログラム状況ワード）内で具体化される。したがって、例えば、オペレーティング・システムにより、プログラム・カウンタ値を有する進行中のプログラムに割り込みをかけることが可能である（プログラム環境からオペレーティング・システム環境へのコンテキスト・スイッチ）。プログラムのＰＳＷは、プログラムがアクティブでない間、プログラム・カウンタ値を保持し、オペレーティング・システムが実行されている間、オペレーティング・システムの（ＰＳＷ内の）プログラム・カウンタが使用される。典型的には、プログラム・カウンタは、現行の命令のバイト数に等しい量だけ増分される。ＲＩＳＣ（縮小命令セット・コンピューティング）命令は、典型的には固定長であり、ＣＩＳＣ（複合命令セット・コンピューティング）命令は、典型的には可変長である。ＩＢＭｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの命令は、２、４、または６バイトの長さを有するＣＩＳＣ命令である。例えば、コンテキスト・スイッチ操作または分岐命令の分岐成立（Branch taken）操作により、プログラム・カウンタ５０６１が変更される。コンテキスト・スイッチ操作において、現行のプログラム・カウンタ値は、（条件コードのような）実行されるプログラムについての他の状態情報と共にプログラム状況ワード内に保存され、実行される新しいプログラム・モジュールの命令を指し示す新しいプログラム・カウンタ値がロードされる。分岐成立操作を行い、分岐命令の結果をプログラム・カウンタ５０６１にロードすることにより、プログラムが判断を下すことまたはプログラム内でループすることを可能にする。
典型的には、プロセッサ５０２６の代わりに命令をフェッチするために、命令フェッチ・ユニット５０５５が用いられる。フェッチ・ユニットは、「次の順次命令」、分岐成立命令のターゲット命令、またはコンテキスト・スイッチの後のプログラムの最初の命令のいずれかをフェッチする。今日の命令フェッチ・ユニットは、プリフェッチされた命令を使用できる可能性に基づいて、命令を投機的にプリフェッチするプリフェッチ技術を用いることが多い。例えば、フェッチ・ユニットは、次の順次命令を含む１６バイトの命令と、付加的なバイトのさらなる順次命令とをフェッチすることができる。
次いで、フェッチされた命令が、プロセッサ５０２６によって実行される。一実施形態では、フェッチされた命令（複数可）は、フェッチ・ユニットのディスパッチ・ユニット５０５６に渡される。ディスパッチ・ユニットは命令（複数可）をデコードし、デコードされた命令（複数可）についての情報を適切なユニット５０５７、５０５８、５０６０に転送する。実行ユニット５０５７は、典型的には、命令フェッチ・ユニット５０５５からデコードされた算術命令についての情報を受け取り、命令のオペコードに従ってオペランドに関する算術演算を行う。オペランドは、好ましくは、メモリ５０２５、アーキテクチャ化レジスタ５０５９、または実行される命令の即値フィールドのいずれかから、実行ユニット５０５７に与えられる。実行の結果は、格納された場合には、メモリ５０２５、レジスタ５０５９、または（制御レジスタ、ＰＳＷレジスタ等のような）他のマシン・ハードウェア内に格納される。
仮想アドレスは、動的アドレス変換５０６２、随意的にアクセス・レジスタ変換５０６３を使用して、実アドレスに変換される。
プロセッサ５０２６は、典型的には、命令の機能を実行するための１つまたは複数のユニット５０５７、５０５８、５０６０を有する。図２６を参照すると、実行ユニット５０５７は、インターフェース論理５０７１を介して、アーキテクチャ化汎用レジスタ５０５９、デコード／ディスパッチ・ユニット５０５６、ロード・ストア・ユニット５０６０、および他のプロセッサ・ユニット５０６５と通信５０７１することができる。実行ユニット５０５７は、いくつかのレジスタ回路５０６７、５０６８、５０６９を使用して、算術論理演算ユニット（ＡＬＵ）５０６６が動作する情報を保持することができる。ＡＬＵは、加算、減算、乗算、および除算のような算術演算、ならびに、論理積、論理和および排他的論理和（ＸＯＲ）、ローテートおよびシフトのような論理関数を実行する。ＡＬＵは、設計に依存する専用の演算をサポートすることが好ましい。他の回路は、例えば条件コードおよび回復サポート論理を含む、他のアーキテクチャ化ファシリティ５０７２を提供することができる。典型的には、ＡＬＵ演算の結果は、出力レジスタ回路５０７０に保持され、この出力レジスタ回路５０７０が、結果を種々の他の処理機能に転送することができる多数のプロセッサ・ユニットの構成が存在し、本説明は、一実施形態の代表的な理解を与えることのみを意図している。
例えばＡＤＤ命令は、算術および論理機能を有する実行ユニット５０５７で実行され、一方、例えば浮動小数点命令は、特化された浮動小数点能力を有する浮動小数点実行部で実行される。実行ユニットは、オペランドに対してオペコードが定めた関数を実行することにより、命令が特定したオペランドに対して動作することが好ましい。例えば、ＡＤＤ命令は、命令のレジスタ・フィールドによって特定された２つのレジスタ５０５９内に見出されるオペランドに対して、実行ユニット５０５７により実行することができる。
実行ユニット５０５７は、２つのオペランドに対して算術加算を実行し、結果を第３オペランドに格納し、ここで第３オペランドは、第３のレジスタであってもまたは２つのソース・レジスタのいずれかであってもよい。実行ユニットは、シフト、ローテート、論理積、論理和、および排他的論理和のような種々の論理関数、ならびに加算、減算、乗算、除算のいずれかを含む種々の代数関数を実行することができる算術論理演算ユニット（ＡＬＵ）５０６６を用いることが好ましい。ＡＬＵ５０６６には、スカラ演算のために設計されたものがあり、浮動小数点のために設計されたものもある。データは、アーキテクチャに応じて、ビッグ・エンディアン（最下位のバイトが最も高いバイト・アドレスである）、またはリトル・エンディアン（最下位のバイトが最も低いバイト・アドレスである）とすることができる。ＩＢＭ ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅは、ビッグ・エンディアンである。符号付きフィールドは、アーキテクチャに応じて、符号および大きさ、１の補数、または２の補数とすることができる。２の補数における負の値または正の値はＡＬＵ内で加法しか必要としないため、ＡＬＵが減算能力を設計する必要がないという点で、２の補数は有利である。数値は、通常、省略表現で記述され、１２ビット・フィールドは、４，０９６バイトブロックのアドレスを定め、通常、例えば４Ｋバイト（キロバイト）ブロックのように記述される。
図２７を参照すると、分岐命令を実行するための分岐命令情報が、典型的には、分岐ユニット５０５８に送られ、この分岐ユニット５０５８は、多くの場合、分岐履歴テーブル５０８２のような分岐予測アルゴリズムを使用して、他の条件付き演算が完了する前に分岐の結果を予測する。条件付き演算が完了する前に、現行の分岐命令のターゲットがフェッチされ、投機的に実行される。条件付き演算が完了すると、投機的に実行された分岐命令は、条件付き演算の条件および投機された結果に基づいて、完了されるかまたは破棄される。典型的な分岐命令は、条件コードを試験し、条件コードが分岐命令の分岐要件を満たす場合、ターゲット・アドレスに分岐することができ、ターゲット・アドレスは、例えば、命令のレジスタ・フィールドまたは即値フィールド内に見出されるものを含むいくつかの数に基づいて計算することができる。分岐ユニット５０５８は、複数の入力レジスタ回路５０７５、５０７６、５０７７と、出力レジスタ回路５０８０とを有するＡＬＵ５０７４を用いることができる。分岐ユニット５０５８は、例えば、汎用レジスタ５０５９、デコード・ディスパッチ・ユニット５０５６、または他の回路５０７３と通信５０８１することができる。
例えば、オペレーティング・システムによって開始されるコンテキスト・スイッチ、コンテキスト・スイッチを発生させるプログラム例外またはエラー、コンテキスト・スイッチを発生させるＩ／Ｏ割り込み信号、または（マルチスレッド環境における）複数のプログラムのマルチスレッド活動を含む様々な理由により、命令のグループの実行に割り込みがかけられることがある。コンテキスト・スイッチ動作は、現在実行中のプログラムについての状態情報を保存し、次いで、起動される別のプログラムについての状態情報をロードすることが好ましい。状態情報は、例えば、ハードウェア・レジスタまたはメモリ内に保存することができる。状態情報は、実行される次の命令を指し示すプログラム・カウンタ値と、条件コードと、メモリ変換情報と、アーキテクチャ化されたレジスタのコンテンツとを含むことが好ましい。コンテキスト・スイッチの活動は、ハードウェア回路、アプリケーション・プログラム、オペレーティング・システム・プログラム、またはファームウェア・コード（マイクロコード、ピココード、またはライセンス内部コード（ＬＩＣ））単独であるいはその組合せで実施することができる。
プロセッサは、命令により定義された方法に従ってオペランドにアクセスする。命令は、命令の一部の値を使用して即値オペランドを与えることができ、汎用レジスタまたは専用レジスタ（例えば、浮動小数点レジスタ）のいずれかを明示的に指し示す１つまたは複数のレジスタ・フィールドを与えることができる。命令は、オペコード・フィールドによってオペランドとして識別されるインプライド・レジスタ（implied register）を用いることができる。命令は、オペランドのためのメモリ位置を用いることができる。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの長変位ファシリティ（long displacement facility）により例示されるように、オペランドのメモリ位置を、レジスタ、即値フィールド、またはレジスタと即値フィールドの組合せによって与えることができ、命令は、ベース・レジスタ、索引レジスタ、および即値フィールド（変位フィールド）を定め、これらが、例えば互いに加算されてメモリ内のオペランドのアドレスをもたらす。ここでの位置は、典型的には、特に断りのない限り、主メモリ（主ストレージ）内の位置を意味する。
図２８を参照すると、プロセッサは、ロード／ストア・ユニット５０６０を使用して、ストレージにアクセスする。ロード／ストア・ユニット５０６０は、メモリ５０５３内のターゲット・オペランドのアドレスを取得し、オペランドをレジスタ５０５９または別のメモリ５０５３の位置にロードすることによってロード操作を行うことができ、あるいは、メモリ５０５３内のターゲット・オペランドのアドレスを取得し、レジスタ５０５９または別のメモリ５０５３の位置から取得したデータをメモリ５０５３内のターゲット・オペランドの位置に格納することによって、ストア操作を行うことができる。ロード／ストア・ユニット５０６０は、投機的なものであってもよく、命令シーケンスに対してアウト・オブ・オーダ式の順序でメモリにアクセスすることができるが、ロード／ストア・ユニット５０６０は、プログラムに対して、命令がイン・オーダ式に実行されたという外観を維持することになる。ロード／ストア・ユニット５０６０は、汎用レジスタ５０５９、デコード／ディスパッチ・ユニット５０５６、キャッシュ／メモリ・インターフェース５０５３、または他の要素５０８３と通信５０８４することができ、ストレージ・アドレスを計算し、かつ、パイプライン処理を順に行って操作をイン・オーダ式に保持するための、種々のレジスタ回路５０８６、５０８７、５０８８、および５０８９、ＡＬＵ５０８５、ならびに制御論理５０９０を含む。一部の動作は、アウト・オブ・オーダ式とすることができるが、ロード／ストア・ユニットは、アウト・オブ・オーダ式動作が、プログラムに対して、当技術分野において周知のようなイン・オーダ式に実行されたように見えるようにする機能を提供する。
好ましくは、アプリケーション・プログラムが「見ている」アドレスは、仮想アドレスと呼ばれることが多い。仮想アドレスは、「論理アドレス」および「実効アドレス」と呼ばれることもある。これらの仮想アドレスは、これらに限定されるものではないが、単に仮想アドレスをオフセット値にプリフィックス付加すること、１つまたは複数の変換テーブルを介して仮想アドレスを変換することを含む、種々の動的アドレス変換（ＤＡＴ）技術の１つによって、物理的メモリ位置にリダイレクトされるという点で仮想のものであり、変換テーブルは、少なくともセグメント・テーブルおよびページ・テーブルを単独でまたは組み合わせて含むことが好ましく、セグメント・テーブルは、ページ・テーブルを指し示すエントリを有することが好ましい。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅでは、領域第１テーブル、領域第２テーブル、領域第３テーブル、セグメント・テーブル、および随意的なページ・テーブルを含む、変換の階層構成が提供される。アドレス変換の性能は、仮想アドレスを関連した物理的メモリ位置にマッピングするエントリを含む変換ルックアサイド・バッファ（ＴＬＢ）を用いることにより改善されることが多い。ＤＡＴが変換テーブルを使用して仮想アドレスを変換したときに、エントリが作成される。次いで、後に仮想アドレスを用いることで、低速の順次変換テーブル・アクセスではなく、高速のＴＬＢのエントリを用いることが可能になる。ＴＬＢの内容は、ＬＲＵ（Least Recently Used）を含む種々の置換アルゴリズムによって管理することができる。
プロセッサがマルチプロセッサ・システムのプロセッサである場合には、各プロセッサは、コヒーレンシのために、Ｉ／Ｏ、キャッシュ、ＴＬＢ、およびメモリといった共有リソースをインターロック状態に保持する責任を負う。キャッシュ・コヒーレンシを保持する際に、一般的には「スヌープ」技術が用いられる。スヌープ環境においては、共有を容易にするために、各キャッシュ・ラインを、共有状態、排他的状態、変更状態、無効状態等のいずれか１つの状態にあるものとしてマーク付けすることができる。
Ｉ／Ｏユニット５０５４（図２５）は、プロセッサに、例えば、テープ、ディスク、プリンタ、ディスプレイ、およびネットワークを含む周辺機器に取り付けるための手段を与える。Ｉ／Ｏユニットは、ソフトウェア・ドライバによってコンピュータ・プログラムに提示されることが多い。ＩＢＭ（Ｒ）によるＳｙｓｔｅｍ ｚのようなメインフレームにおいては、チャネル・アダプタおよびオープン・システム・アダプタが、オペレーティング・システムと周辺機器との間に通信をもたらすメインフレームのＩ／Ｏユニットである。
さらに、他のタイプのコンピューティング環境が、１つまたは複数の態様から利益を得ることができる。一例として、環境は、特定のアーキテクチャ（例えば、命令実行、アドレス変換等のアーキテクチャ化された機能、およびアーキテクチャ化されたレジスタを含む）またはそのサブセットを（例えば、プロセッサおよびメモリを有するネイティブ・コンピュータ・システム上で）エミュレートするエミュレータ（例えば、ソフトウェアまたは他のエミュレーション機構）を含むことができる。このような環境では、エミュレータを実行しているコンピュータが、エミュレートされる機能とは異なるアーキテクチャを有することがあっても、エミュレータの１つまたは複数のエミュレーション機能により、１つまたは複数の実施形態が実施され得る。一例として、エミュレーション・モードでは、エミュレートされる特定の命令または操作がデコードされ、適切なエミュレーション機能が構築され、個々の命令または操作を実施する。
エミュレーション環境では、ホスト・コンピュータは、例えば、命令およびデータを格納するためのメモリと、メモリから命令をフェッチし、随意的に、フェッチされた命令のためのローカル・バッファリングを提供するための命令フェッチ・ユニットと、フェッチされた命令を受信し、フェッチされた命令のタイプを決定するための命令デコード・ユニットと、命令を実行するための命令実行ユニットとを含む。実行は、データをメモリからレジスタ内にロードすること、データをレジスタから再びメモリに格納すること、またはデコード・ユニットにより決定されるように、何らかのタイプの算術演算または論理演算を実行することを含むことができる。一例では、各ユニットは、ソフトウェアで実装される。例えば、ユニットが実行する演算は、エミュレータ・ソフトウェア内の１つまたは複数のサブルーチンとして実装される。
より具体的には、メインフレームにおいて、アーキテクチャ化されたマシン命令は、プログラマによって、多くの場合コンパイラ・アプリケーションを介して、今日ではたいてい「Ｃ」プログラマによって使用される。ストレージ媒体内に格納されたこれらの命令は、ｚ／ＡｒｃｈｉｔｅｃｔｕｒｅのＩＢＭサーバにおいて、または代替的に他のアーキテクチャを実行するマシンにおいて、ネイティブに実行することができる。これらの命令は、既存および将来のＩＢＭメインフレーム・サーバにおいて、またＩＢＭ（Ｒ）の他のマシン（例えば、ＩＢＭ Ｐｏｗｅｒ Ｓｙｓｔｅｍｓ（商標）サーバおよびＩＢＭ Ｓｙｓｔｅｍ ｘ（Ｒ）サーバ）上で、エミュレートすることができる。これらの命令は、ＩＢＭ（Ｒ）、インテル（Ｒ）、ＡＭＤ等によって製造されたハードウェアを使用して種々のマシン上でＬｉｎｕｘを実行しているマシンにおいて実行することができる。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ下でそのハードウェア上で実行することに加えて、Ｌｉｎｕｘ（Ｒ）を用いること、ならびに、一般に実行がエミュレーション・モードにあるＨｅｒｃｕｌｅｓ、ＵＭＸ、またはＦＳＩ（Ｆｕｎｄａｍｅｎｔａｌ Ｓｏｆｔｗａｒｅ，Ｉｎｃ）によるエミュレーションを用いるマシンを用いることもできる。エミュレーション・モードでは、ネイティブ・プロセッサによって、エミュレーション・ソフトウェアが実行され、エミュレートされたプロセッサのアーキテクチャをエミュレートする。インテルは、米国および他の国におけるインテル・コーポレーションまたはその子会社の商標または登録商標である。Ｌｉｎｕｘは、米国、他の国、または両方におけるLinus Torvaldsの登録商標である。
ネイティブ・プロセッサは、一般的に、エミュレートされたプロセッサのエミュレーションを実行するためにファームウェアまたはネイティブ・オペレーティング・システムのいずれかを含むエミュレーション・ソフトウェアを実行する。エミュレーション・ソフトウェアは、エミュレートされたプロセッサ・アーキテクチャの命令のフェッチと実行を担当する。エミュレーション・ソフトウェアは、エミュレートされたプログラム・カウンタを維持し、命令境界を常時監視している。エミュレーション・ソフトウェアは、一度に１つまたは複数のエミュレートされたマシン命令をフェッチし、ネイティブ・プロセッサにより実行するために、その１つまたは複数のエミュレートされたマシン命令を、対応するネイティブ・マシン命令のグループに変換することができる。これらの変換された命令は、より速い変換を達成できるようにキャッシュに入れることができる。それにも関わらず、エミュレーション・ソフトウェアは、エミュレートされたプロセッサ・アーキテクチャのアーキテクチャ規則を維持して、オペレーティング・システムおよびエミュレートされたプロセッサのために書かれたアプリケーションが正確に動作することを保証しなければならない。さらに、エミュレーション・ソフトウェアは、これらに限定されるものではないが、制御レジスタ、汎用レジスタ、浮動小数点レジスタ、例えばセグメント・テーブルおよびページ・テーブルを含む動的アドレス変換機能、割り込み機構、コンテキスト・スイッチ機構、時刻（ＴＯＤ）クロック、ならびにＩ／Ｏサブシステムへのアーキテクチャ化インターフェースを含む、エミュレートされたプロセッサのアーキテクチャによって識別されるリソースを提供して、オペレーティング・システムまたはエミュレートされたプロセッサ上で実行するように設計されたアプリケーション・プログラムが、エミュレーション・ソフトウェアを有するネイティブ・プロセッサ上で実行できるようにする。
エミュレートされた特定の命令がデコードされ、個々の命令の機能を実行するためのサブルーチンが呼び出される。エミュレートされたプロセッサの機能をエミュレートするエミュレーション・ソフトウェア機能は、例えば、「Ｃ」サブルーチンもしくはドライバにおいて、または好ましい実施形態の説明を理解した後で当業者の技術の範囲内にあるような特定のハードウェアのためにドライバを提供する他の何らかの方法で実装される。Beausoleil他による「Multiprocessor for HardwareEmulation」という名称の米国特許第５，５５１，０１３号、Scalzi他による「Preprocessing of Stored Target Routines for Emulating IncompatibleInstructions on a Target Processor」という名称の米国特許第６，００９，２６１号、Davidian et al他による「Decoding GuestInstruction to Directly Access Emulation Routines that Emulate the GuestInstructions」という名称の米国特許第５，５７４，８７３号、Gorishek他による「Symmetrical Multiprocessing Bus and Chipset Used for CoprocessorSupport Allowing Non-Native Code to Run in a System」という名称の米国特許第６，３０８，２５５号、Lethin他による「Dynamic Optimizing Object CodeTranslator for Architecture Emulation and Dynamic Optimizing Object CodeTranslation Method」という名称の米国特許第６，４６３，５８２号、Eric Trautによる「Method for Emulating Guest Instructions on a Host Computer ThroughDynamic Recompilation of Host Instructions」という名称の米国特許第５，７９０，８２５号、および他の多くを含むがこれらに限定されない、種々のソフトウェアおよびハードウェア・エミュレーションの特許は、当業者が利用可能なターゲット・マシンのための異なるマシン用に設計された命令形式のエミュレーションを達成する様々な既知の方法を示す。
図２９では、ホスト・アーキテクチャのホスト・コンピュータ・システム５０００’をエミュレートする、エミュレートされたホスト・コンピュータ・システム５０９２の例を提示する。エミュレートされたホスト・コンピュータ・システム５０９２では、ホスト・プロセッサ（ＣＰＵ）５０９１は、エミュレートされたホスト・プロセッサ（または、仮想ホスト・プロセッサ）であり、ホスト・コンピュータ５０００’のプロセッサ５０９１のものとは異なるネイティブな命令セット・アーキテクチャを有するエミュレーション・プロセッサ５０９３を含む。エミュレートされたホスト・コンピュータ・システム５０９２は、エミュレーション・プロセッサ５０９３がアクセス可能なメモリ５０９４を有する。例示的な実施形態では、メモリ５０９４は、ホスト・コンピュータ・メモリ５０９６の部分と、エミュレーション・ルーチン５０９７の部分とに区分化される。ホスト・コンピュータ・メモリ５０９６は、ホスト・コンピュータ・アーキテクチャに従い、エミュレートされたホスト・コンピュータ・システム５０９２のプログラムに利用可能である。エミュレーション・プロセッサ５０９３は、エミュレートされたプロセッサ５０９１のもの以外のアーキテクチャのアーキテクチャ化された命令セットのネイティブ命令を実行し、このネイティブ命令は、エミュレーション・ルーチン・メモリ５０９７から取得されたものであり、また、エミュレーション・プロセッサ５０９３は、シーケンスおよびアクセス／デコード・ルーチンにおいて取得される１つまたは複数の命令を用いることにより、ホスト・コンピュータ・メモリ５０９６の中のプログラム由来の実行のためのホスト命令にアクセスすることができ、このシーケンスおよびアクセス／デコード・ルーチンは、アクセスされたホスト命令（複数可）をデコードして、アクセスされたホスト命令の機能をエミュレートするためのネイティブ命令実行ルーチンを決定することができる。ホスト・コンピュータ・システム５０００’のアーキテクチャのために定められた、例えば、汎用レジスタ、制御レジスタ、動的アドレス変換、およびＩ／Ｏサブシステムのサポート、ならびにプロセッサ・キャッシュといったファシリティを含む他のファシリティを、アーキテクチャ化ファシリティ・ルーチンによってエミュレートすることができる。エミュレーション・ルーチンは、エミュレーション・ルーチンの性能を高めるために、エミュレーション・プロセッサ５０９３において利用可能な（汎用レジスタ、および仮想アドレスの動的変換といった）機能を利用することもできる。ホスト・コンピュータ５０００’の機能をエミュレートする際にプロセッサ５０９３を補助するために、専用のハードウェアおよびオフ・ロード・エンジンを設けることもできる。
本明細書で用いられる用語は、特定の実施形態を説明する目的のためのものにすぎず、限定を意図したものではない。本明細書で用いられる場合、単数形「１つの（a）」、「１つの（an）」および「その（the）」は、文脈が特に明示しない限り、複数形も同様に含むことを意図したものである。「含む（comprises）」または「含んでいる（comprising）」あるいはその両方の用語は、本明細書で用いられる場合、記述された特徴、整数、ステップ、動作、要素、またはコンポーネント、あるいはその組合せの存在を指示するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、コンポーネント、またはそれらの群、あるいはその組合せの存在または追加を排除するものではないこともさらに理解されるであろう。
添付の特許請求の範囲に存在する場合、ミーンズまたはステップ・プラス・ファンクション要素の全てに対応する構造、材料、動作、および均等物は、明確に特許請求された他の請求要素と組み合わせて機能を実施するための任意の構造、材料、または動作を含むことが意図される。１つまたは複数の実施形態の記述は、例示および説明のために提示されたものであり、網羅的であることまたは開示した形態に限定することを意図したものではない。当業者には、多くの変更形態および変形形態が明らかであろう。実施形態は、種々の態様および実際の用途を最もよく説明するために、また、企図される特定の使用に適するように種々の変更を有する種々の実施形態を他の当業者が理解できるように選択され記述された。

Claims (17)

  1. コンピューティング環境においてトランザクション実行に関連付けられた処理を実行する方法であって、
    プロセッサによって、トランザクションの一部として実行される命令を取得するステップであって、前記トランザクションは、選択されたトランザクションの完了まで主メモリへのトランザクション・ストアのコミットを効果的に遅延させる、前記取得するステップと、
    １つまたは複数のトランザクション開始命令によって設定された１つまたは複数の制御から、１つまたは複数の有効な制御を計算するステップであって、前記１つまたは複数の有効な制御は、アクセス・レジスタを変更することが許可されるかどうかを示す有効なアクセス・レジスタ変更許可制御と、指定された浮動小数点命令を実行することが許可されるかどうかを示す有効な浮動小数点演算許可制御とのうちの少なくとも一方を含む、前記計算するステップと、
    前記プロセッサによって、前記命令が前記トランザクション内で実行を禁止される選択的に制限された命令であるかどうかを決定するステップであって、前記計算された１つまたは複数の有効な制御に基づく前記決定するステップと、
    前記命令が選択的に制限されているかどうかに基づいて、前記命令に関連付けられた処理を実行するステップと
    を含む方法。
  2. 前記実行するステップは、前記命令が制限された命令であることに基づいて、前記トランザクションをアボートするステップを含む、請求項１に記載の方法。
  3. 前記実行するステップは、前記トランザクションをアボートするステップに基づいて、前記１つまたは複数のトランザクション開始命令のうちの１つのトランザクション開始命令によって識別されるトランザクション診断ブロックに、アボート・コードを格納し、条件コードを設定するステップをさらに含む、請求項２に記載の方法。
  4. 前記実行するステップは、前記命令が制限された命令でないことを前記決定するステップが示すことに基づいて、前記命令を実行するステップを含む、請求項１ないし３のいずれかに記載の方法。
  5. 複数のトランザクション開始命令を実行して複数のトランザクションを開始するステップであって、前記複数のトランザクションはトランザクションのネストを形成し、前記トランザクションのネストは前記トランザクションを含む、前記開始するステップと、
    前記有効なアクセス・レジスタ変更許可制御の値を決定するステップであって、前記複数のトランザクション開始命令の前記アクセス・レジスタ変更許可制御の論理ＡＮＤを実行するステップを含む前記決定するステップと
    をさらに含む、請求項１に記載の方法。
  6. 前記命令は、あるトランザクションについて制限され別のトランザクションについて制限されないという点で、選択的に制限される、請求項１ないし５のいずれかに記載の方法。
  7. 前記方法は、前記トランザクションで実行される別の命令を取得し、前記別の命令がトランザクション処理について制限された命令であるかどうかを検査するステップをさらに含み、処理を前記実行するステップは、前記別の命令が制限されていることに基づいて、前記トランザクションをアボートする、請求項１ないし６のいずれかに記載の方法。
  8. 前記方法は、前記トランザクションが制約付きトランザクションであるか制約なしトランザクションであるかを決定するステップをさらに含み、前記別の命令が制限されているかどうかを前記決定するステップは、前記トランザクションが制約付きであるか制約なしであるかに基づく、請求項７に記載の方法。
  9. 前記別の命令が制約付きトランザクションにおいてのみ制限されている場合に、前記制約付きトランザクションを制約なしトランザクションとして扱って前記別の命令を実行するステップをさらに含む、請求項８に記載の方法。
  10. 前記トランザクションが制約付きトランザクションであるか制約なしトランザクションであるかを決定するステップと、
    前記トランザクションが制約付きトランザクションであること、および前記命令が制限されていることに基づいて、割り込みを行うステップと
    をさらに含む、請求項１ないし９のいずれかに記載の方法。
  11. コンピューティング環境においてトランザクション命令に関連付けられた処理を実行するためのコンピュータ・システムであって、
    メモリと、
    前記メモリと通信するプロセッサと
    を備え、方法を実行するように構成され、前記方法は、
    プロセッサによって、トランザクションの一部として実行される命令を取得するステップであって、前記トランザクションは、選択されたトランザクションの完了まで主メモリへのトランザクション・ストアのコミットを効果的に遅延させる、前記取得するステップと、
    １つまたは複数のトランザクション開始命令によって設定された１つまたは複数の制御から、１つまたは複数の有効な制御を計算するステップであって、前記１つまたは複数の有効な制御は、アクセス・レジスタを変更することが許可されるかどうかを示す有効なアクセス・レジスタ変更許可制御と、指定された浮動小数点命令を実行することが許可されるかどうかを示す有効な浮動小数点演算許可制御とのうちの少なくとも一方を含む、前記計算するステップと、
    前記プロセッサによって、前記命令が前記トランザクション内で実行を禁止される選択的に制限された命令であるかどうかを決定するステップであって、前記計算された１つまたは複数の有効な制御に基づく前記決定するステップと、
    前記命令が選択的に制限されているかどうかに基づいて、前記命令に関連付けられた処理を実行するステップと
    を含む、コンピュータ・システム。
  12. 前記実行するステップは、前記命令が制限された命令であることに基づいて、前記トランザクションをアボートするステップを含み、前記実行するステップは、前記トランザクションをアボートすることに基づいて、前記１つまたは複数のトランザクション開始命令のうちの１つのトランザクション開始命令によって識別されるトランザクション診断ブロックに、アボート・コードを格納し、条件コードを設定するステップをさらに含む、請求項１１に記載のコンピュータ・システム。
  13. 前記方法は、前記トランザクションで実行される別の命令を取得し、前記別の命令がトランザクション処理について制限された命令であるかどうかを検査するステップをさらに含み、処理を前記実行するステップは、前記別の命令が制限されていることに基づいて、前記トランザクションをアボートする、請求項１１または１２のいずれかに記載のコンピュータ・システム。
  14. 前記方法は、前記トランザクションが制約付きトランザクションであるか制約なしトランザクションであるかを決定するステップをさらに含み、前記別の命令が制限されているかどうかを前記決定するステップは、前記トランザクションが制約付きであるか制約なしであるかに基づく、請求項１３に記載のコンピュータ・システム。
  15. 前記方法は、
    前記トランザクションが制約付きトランザクションであるか制約なしトランザクションであるかを決定するステップと、
    前記トランザクションが制約付きトランザクションであること、および前記命令が制限されていることに基づいて、割り込みを行うステップと
    をさらに含む、請求項１１ないし１４のいずれかに記載のコンピュータ・システム。
  16. コンピューティング環境においてトランザクション実行に関連付けられた処理を実行するためのコンピュータ・プログラムであって、
    請求項１ないし１０のいずれか１項に記載の方法の各ステップを、コンピュータに実行させる、コンピュータ・プログラム。
  17. 請求項１６記載の前記コンピュータ・プログラムをコンピュータ可読ストレージ媒体に記録した、ストレージ媒体。
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