JP6215536B2 - Field effect transistor having a CNT channel in a direction orthogonal to the carrier transport direction - Google Patents
Field effect transistor having a CNT channel in a direction orthogonal to the carrier transport direction Download PDFInfo
- Publication number
- JP6215536B2 JP6215536B2 JP2013018375A JP2013018375A JP6215536B2 JP 6215536 B2 JP6215536 B2 JP 6215536B2 JP 2013018375 A JP2013018375 A JP 2013018375A JP 2013018375 A JP2013018375 A JP 2013018375A JP 6215536 B2 JP6215536 B2 JP 6215536B2
- Authority
- JP
- Japan
- Prior art keywords
- channel
- source electrode
- cnt
- gate
- cnts
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
本発明は、半導体装置に好適なカーボンナノチューブの束群を用いた電界効果トランジスタ、及びその製造方法に関する。 The present invention relates to a field effect transistor using a bundle of carbon nanotubes suitable for a semiconductor device, and a manufacturing method thereof.
電気自動車の制御には高出力かつ低消費電力のトランジスタが必要とされる。とくに近年、０．１アンペアレベルの電流を制御するトランジスタに対するニーズが高い。また、バッテリーの有効利用という点からトランジスタがオフした状態で流れてしまう電流（リーク電流）を抑制したトランジスタに対するニーズも高い。
ここで、トランジスタで高出力、即ち、大電流を制御するためには、チャネルの長さを短くすることにより、チャネルの抵抗値を小さくすることが有効である。加えて、チャネルの断面積を大きくすることにより、チャネルに流れるキャリアの数を増やす事も有効である。また、電解液やイオン液体からなる液体電解質をゲートに採用した場合、液体電解質とチャネルの表面との接触面積が大きくなり、複数本のチャネルの表面に対して、瞬時かつ一括にゲート絶縁層として機能する電気二重層を生じさせることができ、スイッチング素子としての応答性が向上するので、ゲートとして液体電解質を採用することが有効である。
Control of an electric vehicle requires a transistor with high output and low power consumption. In particular, in recent years, there is a great need for a transistor that controls a current of 0.1 ampere level. In addition, there is a high need for a transistor that suppresses a current (leakage current) that flows when the transistor is turned off from the viewpoint of effective use of the battery.
Here, in order to control a high output, that is, a large current with a transistor, it is effective to reduce the channel resistance value by reducing the channel length. In addition, it is also effective to increase the number of carriers flowing in the channel by increasing the cross-sectional area of the channel. In addition, when a liquid electrolyte consisting of an electrolyte or ionic liquid is used for the gate, the contact area between the liquid electrolyte and the channel surface increases, and the gate insulating layer can be instantaneously and collectively applied to the surface of multiple channels. Since a functioning electric double layer can be generated and the responsiveness as a switching element is improved, it is effective to employ a liquid electrolyte as the gate.
一方で、近年、半導体材料として広く利用されているシリコンに比べて、高い電子（正孔）移動度を有するカーボンナノチューブ（以下、「ＣＮＴ」と呼ぶ）を用いた電界効果トランジスタ（以下、「ＦＥＴ」と呼ぶ）の研究が行われている。
ＣＮＴは、原子１個分の厚みで炭素原子が６角形のハニカム構造を形成するグラフェンシートと呼ばれるシート状の物質が円筒状に巻かれた形状を有する。炭素原子の最外殻電子４個のうち、３個の電子は隣接する炭素原子との共有結合のために使われているが、未結合の４番目の電子は、グラフェンシートの平面の上下に垂直に伸びた軌道に存在する。この軌道はグラフェンシート全体にわたって広がっている。このシートの上下に広がる電子が、障害となるものに衝突することなくバリスティック伝導（無散乱で電子が走行する）に近い移動を行い得ることから、ＣＮＴは高い電子（正孔）移動度を有し、電気抵抗が小さいという性質を有する。実際、シリコンの電子移動度が約１．５×１０４ｃｍ２／Ｖ・ｓであるのに比べて、ＣＮＴの電子移動度は約１．０×１０５ｃｍ２／Ｖ・ｓであり、１０倍程度大きい。
On the other hand, a field effect transistor (hereinafter referred to as “FET”) using carbon nanotubes (hereinafter referred to as “CNT”) having higher electron (hole) mobility than silicon that is widely used as a semiconductor material in recent years. ") Is being studied.
The CNT has a shape in which a sheet-like substance called a graphene sheet, which forms a honeycomb structure having a hexagonal carbon atom with a thickness of one atom, is wound in a cylindrical shape. Of the four outermost electrons of a carbon atom, three are used for covalent bonds with adjacent carbon atoms, but the fourth unbonded electron is above and below the plane of the graphene sheet. It exists in a vertically extending orbit. This orbit extends throughout the graphene sheet. Since electrons spreading above and below the sheet can move close to ballistic conduction (electrons travel without scattering) without colliding with obstacles, CNT has high electron (hole) mobility. And has a property of low electrical resistance. In fact, the electron mobility of CNT is about 1.0 × 10 5 cm 2 / V · s compared to the electron mobility of silicon is about 1.5 × 10 4 cm 2 / V · s, About 10 times larger.
ところで、ＣＮＴの合成方法として広く知られているレーザーアブレーション法、アークプラズマ法、化学気相成長法（ＣＶＤ法）等を用いて得られるＣＮＴの長さは、数μｍ程度である。このＣＮＴをチャネルとして使用し、しかもソース電極とドレイン電極の間を連続する１本のＣＮＴで接続しようとすると、ソース電極とドレイン電極との間の距離を数μｍ以下にする必要がある。しかしながら、ソース電極とドレイン電極との間の距離が短すぎると、トンネル効果によるリーク電流が増大し、ＦＥＴの主たる目的である電流のスイッチング素子としての用途を果たさない。 By the way, the length of CNT obtained by using a laser ablation method, an arc plasma method, a chemical vapor deposition method (CVD method) or the like widely known as a CNT synthesis method is about several μm. When this CNT is used as a channel and the connection between the source electrode and the drain electrode is made with one continuous CNT, the distance between the source electrode and the drain electrode needs to be several μm or less. However, if the distance between the source electrode and the drain electrode is too short, the leakage current due to the tunnel effect increases, and it does not serve as a current switching element that is the main purpose of the FET.
このため、ＣＮＴを用いた従来のＦＥＴでは、ソース電極とドレイン電極との間の距離よりも短い複数本の短尺ＣＮＴをソース電極とドレイン電極との間に分散させたチャネルによって、ソース電極とドレイン電極とを接続する方法が採られてきた（例えば、特許文献１及び特許文献２）。 For this reason, in a conventional FET using CNTs, a source electrode and a drain are formed by a channel in which a plurality of short CNTs shorter than the distance between the source electrode and the drain electrode are dispersed between the source electrode and the drain electrode. Methods for connecting electrodes have been employed (for example, Patent Document 1 and Patent Document 2).
このような特許文献１及び特許文献２に記載されたトランジスタは、ソース電極とドレイン電極との間の距離よりも短い複数の短尺ＣＮＴをソース電極とドレイン電極との間に分散させたチャネル構造を有する。
そして、特許文献１及び特許文献２のチャネルは、短い複数の短尺ＣＮＴを分散液により分散させてチャネルを形成するものであるので、１）チャネルに電子（正孔）輸送の障害となる分散液が残留する、２）構造上ＣＮＴ同士の接点が多いために接触抵抗が増大する、３）分散液中にＣＮＴを高分散させるためにＣＮＴの密度に制限がある上にランダムな方向に分散しているので電極との接触面積が小さい等のため、チャネルの抵抗及びチャネル−電極界面の抵抗が増大してしまうおそれがあった。即ち、これら１）〜３）の性質は、ソース電極とドレイン電極との間の電気抵抗を増大させる方向に作用するため、ソース電極とドレイン電極との間の電流はせいぜい１２０μＡ／ｍｍ（ドレイン電極とソース電極との間の電圧：ＶＤＳ＝５．０Ｖ、ゲート電極とソース電極との間の電圧：ＶＧＳ＝７．０Ｖ）程度であって、０．１アンペアレベルの電流の制御が要求される電気自動車用パワーデバイスには用いることができなかった。
Such transistors described in Patent Document 1 and Patent Document 2 have a channel structure in which a plurality of short CNTs shorter than the distance between the source electrode and the drain electrode are dispersed between the source electrode and the drain electrode. Have.
The channels of Patent Document 1 and Patent Document 2 are formed by dispersing a plurality of short short CNTs with a dispersion liquid to form a channel. 1) Dispersion liquid that obstructs electron (hole) transport in the channel. 2) Contact resistance increases due to many contact points between the CNTs in the structure. 3) In order to disperse the CNTs in the dispersion liquid, the density of the CNTs is limited and the CNTs are dispersed in a random direction. Therefore, since the contact area with the electrode is small, the resistance of the channel and the resistance of the channel-electrode interface may increase. That is, since the properties 1) to 3) act in the direction of increasing the electrical resistance between the source electrode and the drain electrode, the current between the source electrode and the drain electrode is at most 120 μA / mm (drain electrode). Between the gate electrode and the source electrode: V DS = 5.0 V, and the voltage between the gate electrode and the source electrode: V GS = 7.0 V), and it is necessary to control a current of 0.1 ampere level. It could not be used for power devices for electric vehicles.
チャネルの抵抗を下げ、導電特性を向上させるためには、チャネルの半導体が規則正しく配置されていることが望ましい。特許文献３に記載されたトランジスタは、電子（正孔）の輸送方向に対して、直交する向きに金ナノロッドからなるチャネルを配置している。しかし、チャネルが金ナノロッドであるため、ＣＮＴに比べると電子（正孔）移動度が小さく、０．１アンペアレベルの電流を制御することができない。 In order to reduce the resistance of the channel and improve the conductive characteristics, it is desirable that the semiconductors of the channel are regularly arranged. In the transistor described in Patent Document 3, a channel made of gold nanorods is arranged in a direction orthogonal to the electron (hole) transport direction. However, since the channel is a gold nanorod, the electron (hole) mobility is smaller than that of CNT, and a current of 0.1 ampere level cannot be controlled.
また、一般的に、チャネルを高い電子（正孔）移動度の材料への置換する、若しくはチャネルの断面積を増やす等の手法によって、オン時の電流を上げようとすると、その分だけオフ時のリーク電流が増加する傾向がある。 In general, if the channel is replaced with a material with high electron (hole) mobility, or if the channel current is increased by increasing the cross-sectional area of the channel, the amount of off-time is increased accordingly. The leakage current tends to increase.
このように、チャネルの抵抗値を下げて、チャネルに大電流を制御するという要求と、リーク電流を抑制しなければならないという制約と、を同時に満たすトランジスタを作成することは困難であった。 As described above, it has been difficult to produce a transistor that simultaneously satisfies the demand for controlling a large current in the channel by reducing the resistance value of the channel and the restriction that the leakage current must be suppressed.
本発明は、このような状況に鑑みてなされたものであり、配向性を有するＣＮＴ束群のみからなるチャネルを用いて、優れたスイッチング作用を保持しつつ、０．１アンペアオーダーの電流を制御可能な電界効果トランジスタを提供することを目的とする。 The present invention has been made in view of such a situation, and uses a channel composed only of a group of CNT bundles having an orientation to control a current of 0.1 ampere order while maintaining an excellent switching action. An object is to provide a possible field effect transistor.
（１）本発明は、ソース電極と、ドレイン電極と、ゲートと、前記ソース電極と前記ドレイン電極との間に設けられたＣＮＴの束群からなるチャネルと、を具備する電界効果トランジスタであって、前記ＣＮＴの束群は、同一方向に配向した複数本のＣＮＴからなるＣＮＴ束の集合体であり、ＣＮＴの束群自体としても配向性を有しており、前記ソース電極と前記ドレイン電極とを結ぶ最短距離の直線に対して直交方向に配向し、かつ、前記ＣＮＴの束群を構成するＣＮＴの平均長さ（Ｌｃｎｔ）がゲート幅（Ｗｇａｔｅ）以上である、ことを特徴とする。
（１）の発明によれば、ソース電極３とドレイン電極４との間を金属性ＣＮＴが連続して接続してしまうことをできるだけ回避することができる。
(1) The present invention is a field effect transistor comprising a source electrode, a drain electrode, a gate, and a channel composed of a bundle of CNTs provided between the source electrode and the drain electrode. The CNT bundle group is an aggregate of CNT bundles composed of a plurality of CNTs oriented in the same direction, and the CNT bundle group itself has orientation, and the source electrode and the drain electrode And the average length (Lcnt) of CNTs constituting the bundle group of CNTs is equal to or greater than the gate width (Wgate).
According to the invention of (1), it is possible to avoid as much as possible that metallic CNTs are continuously connected between the source electrode 3 and the drain electrode 4.
（２）本発明は、前記ＣＮＴの束群は、隣接するＣＮＴ同士との接点を介して、前記ソース電極と前記ドレイン電極との間を接続するものを含む、ことを特徴とする。
（２）の発明によれば、従来の分散液を用いたチャネル（後述する図５（ａ））に比べて、キャリア輸送の障害となる分散液を含まず、高い電子移動度を有するＣＮＴのみでチャネルが構成させるため導電性が高く、より大きい電流を制御することができる。
(2) The present invention is characterized in that the bundle group of the CNT includes a connection between the source electrode and the drain electrode through a contact point between adjacent CNTs.
According to the invention of (2), compared with a channel using a conventional dispersion liquid (FIG. 5A described later), only a CNT having a high electron mobility without including a dispersion liquid that hinders carrier transport. Therefore, since the channel is formed, the conductivity is high, and a larger current can be controlled.
（３）本発明は、前記ゲートは、液体電解質からなることを特徴とする。
（３）の発明によれば、チャネルの表面に液体電解質が密着性よく含浸し、ゲート参照電極に電圧を印加した際に、液体電解質と個々のチャネルの表面に瞬時かつ一括にゲート絶縁層として機能する電気二重層が生じるため、スイッチング素子としての応答性が向上する。
(3) The present invention is characterized in that the gate is made of a liquid electrolyte.
According to the invention of (3), when the surface of the channel is impregnated with the liquid electrolyte with good adhesion and a voltage is applied to the gate reference electrode, the surface of the liquid electrolyte and each channel is instantaneously and collectively formed as a gate insulating layer. Since a functioning electric double layer is generated, responsiveness as a switching element is improved.
（４）本発明は、前記ＣＮＴの束群を形成するＣＮＴの密度は、１．０×１０９〜１．０×１０１２本／ｃｍ２である、ことを特徴とする。
（４）の発明によれば、チャネルの本数及び断面積が従来のものに比べて飛躍的に増大する点に加え、同一方向に配向した複数本のＣＮＴからなるＣＮＴ束の集合体であり、ＣＮＴの束群自体としても配向性を有しているため、電極とチャネルがその界面において良好な接触状態を実現しており、チャネル−電極間の電気抵抗が小さい。よって、電界効果トランジスタとして制御可能な電流値を向上させることができる。
(4) The present invention is characterized in that the density of CNTs forming the bundle group of CNTs is 1.0 × 10 9 to 1.0 × 10 12 pieces / cm 2 .
According to the invention of (4), in addition to the point that the number of channels and the cross-sectional area increase dramatically compared to the conventional one, it is an aggregate of CNT bundles composed of a plurality of CNTs oriented in the same direction, Since the CNT bundle group itself has orientation, the electrode and the channel realize a good contact state at the interface, and the electrical resistance between the channel and the electrode is small. Therefore, the current value that can be controlled as a field effect transistor can be improved.
（５）本発明は、前記ＣＮＴの束群は、先端放電型ラジカルＣＶＤ法によって合成された、ことを特徴とする。
（５）の発明によれば、ソース電極とドレイン電極とを連続して接続できる長さ以上のＣＮＴの束群を合成できるため、分散液を用いずにＣＮＴのみから構成される電界効果トランジスタのチャネルを製造することができる。
(5) The present invention is characterized in that the bundle of CNTs is synthesized by a tip discharge radical CVD method.
According to the invention of (5), since it is possible to synthesize a bundle of CNTs having a length that can connect the source electrode and the drain electrode continuously, a field effect transistor composed only of CNTs without using a dispersion liquid. A channel can be manufactured.
（６）本発明は、ソース電極と、ドレイン電極と、ゲートと、前記ソース電極と前記ドレイン電極との間に設けられたＣＮＴの束群からなるチャネルと、を具備する電界効果トランジスタの製造方法であって、先端放電型ラジカルＣＶＤ法によって前記ＣＮＴの束群を合成し、基板上に、ソース電極と、ドレイン電極と、ＣＮＴの束群からなるチャネルと、液体電解質からなるゲートと、を形成し、前記ＣＮＴの束群は同一方向に配向した複数本のＣＮＴからなるＣＮＴ束の集合体であり、ＣＮＴの束群自体としても配向性を有しているおり、前記ソース電極と前記ドレイン電極とを結ぶ最短距離の直線に対して直交方向に配向し、かつ、ＣＮＴの束群を構成するＣＮＴの平均長さ（Ｌｃｎｔ）がゲート幅（Ｗｇａｔｅ）以上である、
ことを特徴とする。
（６）の発明によれば、ソース電極３とドレイン電極４との間を金属性ＣＮＴが連続して接続してしまうことをできるだけ回避し、リーク電流が流れることを抑制するとともに、０．１アンペアレベルの電流を制御することができる。
(6) The present invention provides a method for manufacturing a field effect transistor comprising a source electrode, a drain electrode, a gate, and a channel formed of a bundle of CNTs provided between the source electrode and the drain electrode. The CNT bundle group is synthesized by a radical discharge radical CVD method, and a source electrode, a drain electrode, a channel made of the CNT bundle group, and a gate made of a liquid electrolyte are formed on the substrate. The CNT bundle group is an aggregate of CNT bundles composed of a plurality of CNTs oriented in the same direction, and the CNT bundle group itself has orientation, and the source electrode and the drain electrode And the average length (Lcnt) of the CNTs constituting the bundle group of CNTs is equal to or greater than the gate width (Wgate).
It is characterized by that.
According to the invention of (6), it is avoided as much as possible that the metallic CNTs are continuously connected between the source electrode 3 and the drain electrode 4, the leakage current is prevented from flowing, and 0.1 Ampere level current can be controlled.
（７）本発明は、前記ゲートは液体電解質からなるように製造されることを特徴とする。
（７）の発明によれば、チャネルの表面に液体電解質が密着性よく含浸し、ゲート参照電極に電圧を印加した際に、液体電解質と個々のチャネルの表面に瞬時かつ一括にゲート絶縁層として機能する電気二重層が生じるため、スイッチング素子としての応答性が向上する。
(7) The present invention is characterized in that the gate is made of a liquid electrolyte.
According to the invention of (7), when the surface of the channel is impregnated with the liquid electrolyte with good adhesion and a voltage is applied to the gate reference electrode, the surface of the liquid electrolyte and the individual channels are instantaneously and collectively formed as a gate insulating layer. Since a functioning electric double layer is generated, responsiveness as a switching element is improved.
本発明によれば、ＣＮＴの束群のみからなるチャネルを用いてソース電極とドレイン電極との間に０．１アンペアレベルの電流を制御することができ、かつこれを制御可能な電界効果トランジスタを提供することができる。 According to the present invention, a field effect transistor capable of controlling a current of 0.1 ampere level between a source electrode and a drain electrode using a channel composed only of a bundle group of CNTs and controlling the current is provided. Can be provided.
以下、本発明の一実施形態に係る電界効果トランジスタ１（以下、必要に応じ「ＦＥＴ１」呼ぶ）について図面を適宜参照しつつ説明する。
［第一実施形態］
Hereinafter, a field effect transistor 1 according to an embodiment of the present invention (hereinafter referred to as “FET 1” as necessary) will be described with reference to the drawings as appropriate.
[First embodiment]
［構成］
図２は、本発明の一実施形態に係る電界効果トランジスタの構成を示す模式図である。
本発明の一実施形態に係るＦＥＴ１は、基板２、ソース電極３、ドレイン電極４、導電性樹脂５、絶縁性樹脂６、チャネル７、ゲート８、ゲート参照電極９、及び配線１０から構成される。
[Constitution]
FIG. 2 is a schematic diagram showing a configuration of a field effect transistor according to an embodiment of the present invention.
An FET 1 according to an embodiment of the present invention includes a substrate 2, a source electrode 3, a drain electrode 4, a conductive resin 5, an insulating resin 6, a channel 7, a gate 8, a gate reference electrode 9, and a wiring 10. .
基板２は、ガラスで構成されるが、例えば、ポリエチレンナフタレート等の樹脂フィルムやプラスチックであってもよい。
基板２上の一部の領域には、直方体の形状からなるソース電極３及びドレイン電極４がそれぞれ互いに対面するように配置されている。ソース電極３及びドレイン電極４は、各々、チタン及びそのチタンの周囲を金が被覆したもので構成されている。
導電性樹脂５は、導電性エポキシ樹脂又は銀ペーストで構成され、ソース電極３及びドレイン電極４の周囲を覆うように配置されている。
絶縁性樹脂６は、絶縁性エポキシ樹脂で構成され、導電性樹脂５の外周を覆うように配置されている。
The substrate 2 is made of glass, but may be a resin film such as polyethylene naphthalate or a plastic, for example.
In a partial region on the substrate 2, a source electrode 3 and a drain electrode 4 each having a rectangular parallelepiped shape are arranged so as to face each other. Each of the source electrode 3 and the drain electrode 4 is composed of titanium and a titanium covered with gold.
The conductive resin 5 is made of a conductive epoxy resin or silver paste, and is disposed so as to cover the periphery of the source electrode 3 and the drain electrode 4.
The insulating resin 6 is made of an insulating epoxy resin and is disposed so as to cover the outer periphery of the conductive resin 5.
チャネル７は、同一方向に配向した複数本のＣＮＴからなるＣＮＴ束の集合体（以下、必要に応じ「ＣＮＴの束群」と呼ぶ）として構成され、ソース電極３とドレイン電極４とを接続するように配置されている。
ここで、本発明のチャネル７を構成するＣＮＴの束群を構成するＣＮＴの長さは、少なくともゲート幅Ｗｇａｔｅ（Ｗｇａｔｅの定義については後述する）よりも長くなっており、ＣＮＴはソース電極３とドレイン電極４とを結ぶ直線に対して直交方向に向けて束になって配置される。また、本発明のチャネル７を構成するＣＮＴは、その単位面積当たりの本数が１．０×１０９〜１．０×１０１２本／ｃｍ２という高密度で形成されている。
このように、ゲート幅Ｗｇａｔｅよりも長く、従来のＣＮＴを用いたＦＥＴデバイスのチャネル数の比にならないほど高密度化されたＣＮＴをチャネル７に用いることで、本発明のＦＥＴ１では、従来例のような分散処理（短い複数の短尺ＣＮＴを分散液により分散させてチャネル７を形成する処理）を行わずに、ＦＥＴとしての役割を付与することができる。加えて、電子（正孔）輸送を担うキャリアの本数及び断面積の増大によって、チャネルに流れる電流値が飛躍的に増大する。
そして、本発明のＦＥＴ１では、チャネル７内に電子（正孔）輸送の障害となる分散液が残留することもなく、また、チャネル７がゲート８に効率よく含浸されてチャネル７及びゲート８間の接触面積が大きくなるので、ゲート参照電極９に電圧を印加した際に、ゲート８と個々のチャネル７の表面に瞬時かつ一括にゲート絶縁層として機能する電気二重層が生じるため、更には電極とチャネル７がその界面において良好な接触状態を実現しているため、チャネル及びチャネル−電極間の電気抵抗が小さく、０．１アンペアレベルの電流を制御することができる。
The channel 7 is configured as an aggregate of CNT bundles composed of a plurality of CNTs oriented in the same direction (hereinafter referred to as “CNT bundle group” if necessary), and connects the source electrode 3 and the drain electrode 4. Are arranged as follows.
Here, the length of the CNT constituting the bundle of CNTs constituting the channel 7 of the present invention is at least longer than the gate width Wgate (the definition of Wgate will be described later). They are arranged in a bundle in a direction orthogonal to the straight line connecting the drain electrode 4. In addition, the CNTs constituting the channel 7 of the present invention are formed at a high density of 1.0 × 10 9 to 1.0 × 10 12 / cm 2 per unit area.
In this way, the FET 1 of the present invention uses the CNT that is longer than the gate width Wgate and has a higher density than the ratio of the number of channels of the FET device using the conventional CNT in the channel 7. Without performing such a dispersion process (a process of forming a channel 7 by dispersing a plurality of short CNTs with a dispersion liquid), a role as an FET can be provided. In addition, the value of the current flowing through the channel increases dramatically due to the increase in the number of carriers responsible for electron (hole) transport and the cross-sectional area.
In the FET 1 of the present invention, no dispersion liquid that obstructs electron (hole) transport remains in the channel 7, and the channel 7 is efficiently impregnated in the gate 8, so that the channel 7 and the gate 8 are not impregnated. Therefore, when a voltage is applied to the gate reference electrode 9, an electric double layer that functions as a gate insulating layer instantaneously and collectively is formed on the surfaces of the gate 8 and the individual channels 7. Since the channel 7 and the channel 7 realize a good contact state at the interface, the electrical resistance between the channel and the channel-electrode is small, and a current of 0.1 ampere level can be controlled.
なお、チャネル７を形成する複数のＣＮＴの束構造は、例えば、図１の模式図で示すようになっている。即ち、ＣＮＴの束構造は、半導体性ＣＮＴ１１と金属性ＣＮＴ１２とから構成され、その比率はおおよそ２：１で構成されている。これは、ＣＮＴがグラフェンシートを巻いた形状を有するものであり、ＣＮＴの構造上の違いにより半導体的性質と金属的性質とを有するＣＮＴがおおよそ２：１の比率で存在することに起因している。
図１において、白丸が黒丸に重なるように巻かれたＣＮＴは、アームチェア型ＣＮＴと呼ばれ、金属的性質を示す。一方、白丸がそれ以外の丸と重なる様に巻かれた場合であるカイラル型ＣＮＴ及びジグザグ型ＣＮＴは、半導体的性質を示す。つまり、図１のＣＮＴは、１／３程度がアームチェア型ＣＮＴ、２／３程度がカイラル型ＣＮＴ又はジグザグ型ＣＮＴから構成されることから、半導体的性質を有するＣＮＴと、金属的性質を有するＣＮＴがおおよそ２：１の比率となる。
The bundle structure of a plurality of CNTs forming the channel 7 is, for example, as shown in the schematic diagram of FIG. That is, the CNT bundle structure is composed of semiconducting CNTs 11 and metallic CNTs 12, and the ratio is approximately 2: 1. This is because CNT has a shape in which a graphene sheet is wound, and CNTs having semiconducting properties and metallic properties exist in a ratio of approximately 2: 1 due to the difference in structure of CNTs. Yes.
In FIG. 1, CNTs wound so that white circles overlap with black circles are called armchair CNTs and exhibit metallic properties. On the other hand, chiral CNTs and zigzag CNTs, which are wound when white circles overlap with other circles, exhibit semiconducting properties. In other words, about 1/3 of the CNTs in FIG. 1 are composed of armchair CNTs, and about 2/3 are composed of chiral CNTs or zigzag CNTs, so that they have semiconducting CNTs and metallic properties. The ratio of CNT is approximately 2: 1.
図３は、本発明に係る一実施形態のチャネルに用いるＣＮＴの幾何的条件を説明する模式図である。チャネル７は、複数のＣＮＴが束ねられた束構造として構成され、ソース電極３とドレイン電極４との最短距離となる直線に直交するような配向性をもって配置されている。
ここで、図３に示すように、ソース電極３とドレイン電極４との最短距離となる直線の長さＬｇａｔｅを「ゲート長」と呼ぶ。また、基板２の平面に並行であって、ソース電極３とドレイン電極４との最短距離となる直線に直角な方向を「ゲート幅方向」と呼び、チャネル７のゲート幅方向の長さＷｇａｔｅを「ゲート幅」と呼ぶ。そして、チャネル７として用いられるＣＮＴの束群を構成するＣＮＴ長さの平均、即ち、平均長さＬｃｎｔを「チャネル長」と呼ぶ。さらに、基板２の平面に垂直な方向を「ゲート高さ方向」と呼び、チャネル７のゲート高さ方向の寸法を「ゲートの厚み」と呼ぶ。
なお、本実施形態においては、例えばゲート長Ｌｇａｔｅ及びゲート幅Ｗｇａｔｅはいずれも１ｍｍであり、ゲートの厚み（基板２の平面に垂直な方向の厚み）は３００μｍである。あるいは、ゲート長Ｌｇａｔｅは、１インチ（２．５４ｍｍ）程度であってもよい。なお、チャネル７の構成としては、チャネル７の表面にめっき処理を施して形成されたものであってもよい。
FIG. 3 is a schematic diagram for explaining the geometric conditions of the CNT used in the channel according to the embodiment of the present invention. The channel 7 is configured as a bundle structure in which a plurality of CNTs are bundled, and is arranged with an orientation that is orthogonal to a straight line that is the shortest distance between the source electrode 3 and the drain electrode 4.
Here, as shown in FIG. 3, the length Lgate of the straight line that is the shortest distance between the source electrode 3 and the drain electrode 4 is referred to as “gate length”. A direction parallel to the plane of the substrate 2 and perpendicular to the straight line that is the shortest distance between the source electrode 3 and the drain electrode 4 is called a “gate width direction”, and the length Wgate of the channel 7 in the gate width direction is This is called “gate width”. The average CNT length constituting the bundle of CNTs used as the channel 7, that is, the average length Lcnt is called “channel length”. Further, the direction perpendicular to the plane of the substrate 2 is called “gate height direction”, and the dimension of the channel 7 in the gate height direction is called “gate thickness”.
In this embodiment, for example, the gate length Lgate and the gate width Wgate are both 1 mm, and the thickness of the gate (the thickness in the direction perpendicular to the plane of the substrate 2) is 300 μm. Alternatively, the gate length Lgate may be about 1 inch (2.54 mm). Note that the channel 7 may be formed by plating the surface of the channel 7.
そして、本発明のチャネル７としては、そのＣＮＴの束群の配向がソース電極３とドレイン電極４との間の電子（正孔）の輸送方向に直交するように形成されることが望ましいともいえる。即ち、ＣＮＴの束群の配向が、ソース電極３とドレイン電極４との最短距離となる直線に対して直交することが望ましい。
ＣＮＴの配向がソース電極３とドレイン電極４との間の電子（正孔）の輸送方向に平行になるほど、ソース電極３及びドレイン電極４間に輸送される電子（正孔）が同じ１本の（あるいはその近傍の）金属性ＣＮＴ上を移動しやすくなり、チャネル７の導電性が向上するが、リーク電流も増加する傾向にある。これに対し、ＣＮＴの配向がソース電極３とドレイン電極４との間の電子（正孔）の輸送方向に直交するようになるほど、またＣＮＴが高密度になるほど、ソース電極３及びドレイン電極４間に輸送される電子（正孔）は隣接するＣＮＴ間を移動するので導電性も高いうえに、ソース電極３とドレイン電極４との間を金属性ＣＮＴの経路が少なくなるため、リーク電流を抑止することができる。したがって、高出力かつ低リーク電流のＦＥＴ１を得るためには、ＣＮＴの配向がソース電極３とドレイン電極４との間の電子（正孔）の輸送方向に直交することが望ましい。
The channel 7 of the present invention is preferably formed so that the orientation of the bundle group of CNTs is orthogonal to the transport direction of electrons (holes) between the source electrode 3 and the drain electrode 4. . That is, it is desirable that the orientation of the bundle group of CNTs is orthogonal to the straight line that is the shortest distance between the source electrode 3 and the drain electrode 4.
The more the orientation of the CNT becomes parallel to the transport direction of electrons (holes) between the source electrode 3 and the drain electrode 4, the more electrons (holes) transported between the source electrode 3 and the drain electrode 4 It becomes easy to move on the metallic CNT (or in the vicinity thereof) and the conductivity of the channel 7 is improved, but the leakage current also tends to increase. On the other hand, as the orientation of the CNT becomes orthogonal to the transport direction of electrons (holes) between the source electrode 3 and the drain electrode 4, and as the density of the CNT increases, the distance between the source electrode 3 and the drain electrode 4 increases. Electrons (holes) that are transported to the lane move between adjacent CNTs, so that they are highly conductive and the number of metallic CNT paths between the source electrode 3 and the drain electrode 4 is reduced, so that leakage current is suppressed. can do. Therefore, in order to obtain a FET 1 having a high output and a low leakage current, it is desirable that the orientation of the CNTs be orthogonal to the electron (hole) transport direction between the source electrode 3 and the drain electrode 4.
図４は、チャネルとして配置されたＣＮＴの配向性の違いを説明する概念図である。
図４（ａ）に示すＣＮＴからなるチャネル７は、本発明に対する参考例であり、ＣＮＴの延伸方向がソース電極３とドレイン電極４との最短距離となる直線に平行となるように、ＣＮＴを配置している。
一方、図４（ｂ）に示すＣＮＴの束構造からなるチャネル７は、本発明の望ましい実施形態であり、ＣＮＴの延伸方向がソース電極３とドレイン電極４との最短距離となる直線に直交するような配向性を有するＣＮＴから形成されている。
ソース電極３とドレイン電極４との間を結ぶ直線の方向は、ほぼ電子（正孔）の輸送方向であるともいえるから、図４（ａ）のＣＮＴは、電子（正孔）の輸送方向に平行な配向性をもって配置され、図４（ｂ）のＣＮＴは、電子（正孔）の輸送方向に直交するような配向性をもって配置されているといえる。
本発明におけるＣＮＴは、後述する先端放電型ラジカルＣＶＤ法により合成される長尺かつ高密度・高配向のＣＮＴの束群が用いられる。このため、従来の分散液を用いたチャネル（後述する図５（ａ））よりも導電性が高い。しかも、図４（ｂ）の実施形態では、図４（ａ）の参考例に比して、金属性ＣＮＴにより形成される導電経路を少なくできるため、リーク電流を抑制することができる。
FIG. 4 is a conceptual diagram illustrating the difference in orientation of CNTs arranged as channels.
The channel 7 made of CNT shown in FIG. 4A is a reference example for the present invention, and the CNT is aligned so that the extending direction of the CNT is parallel to the straight line that is the shortest distance between the source electrode 3 and the drain electrode 4. It is arranged.
On the other hand, the channel 7 having the CNT bundle structure shown in FIG. 4B is a preferred embodiment of the present invention, and the extending direction of the CNT is orthogonal to the straight line that is the shortest distance between the source electrode 3 and the drain electrode 4. It is formed from CNTs having such orientation.
Since the direction of the straight line connecting the source electrode 3 and the drain electrode 4 is almost the electron (hole) transport direction, the CNT in FIG. 4A is in the electron (hole) transport direction. It can be said that the CNTs of FIG. 4B are arranged with a parallel orientation, and are arranged with an orientation that is orthogonal to the electron (hole) transport direction.
As the CNT in the present invention, a bundle of long, high-density and highly-oriented CNTs synthesized by a tip discharge radical CVD method described later is used. For this reason, the conductivity is higher than the channel using the conventional dispersion (FIG. 5A described later). In addition, in the embodiment of FIG. 4B, since the conductive path formed by the metallic CNT can be reduced as compared with the reference example of FIG. 4A, the leakage current can be suppressed.
次に、図５を参照しつつ、チャンネル７の構造を説明する。
図５は、従来技術と本発明のチャネル構造の違いを説明する概念図である。
図５（ａ）は、従来技術（例えば、特許文献１）に記載されたチャネルの概念図である。図５（ｂ）は、本発明の一実施形態としてのチャネルの概念図である。
図５（ａ）に示されるチャネルは、半導体性ＣＮＴ１１と、金属性ＣＮＴ１２と、それら以外にも断片化処理及び分散処理に由来する分散溶媒１４、界面活性剤１５、金属微粒子１６等の不純物を含む。さらに、断片化処理では、ＣＮＴの側壁に亀裂等が生じやすいため、図５（ａ）に示されるチャネル７は、欠陥のあるＣＮＴ１７を含む。これら不純物や欠陥のあるＣＮＴは、導電特性の低下及びスイッチング特性の低下の原因となる。さらに、従来技術のチャネルは、ＣＮＴの密度に制限があるうえに、ＣＮＴがランダムな方向に分散しているので、電極との接触面積が小さくなり、大電流を制御することができない。
Next, the structure of the channel 7 will be described with reference to FIG.
FIG. 5 is a conceptual diagram illustrating the difference between the channel structure of the prior art and the present invention.
FIG. 5A is a conceptual diagram of a channel described in the prior art (for example, Patent Document 1). FIG. 5B is a conceptual diagram of a channel as an embodiment of the present invention.
The channel shown in FIG. 5A contains semiconducting CNTs 11 and metallic CNTs 12 and impurities such as the dispersion solvent 14, surfactant 15, and metal fine particles 16 derived from the fragmentation process and the dispersion process. Including. Furthermore, in the fragmentation process, cracks and the like are likely to occur on the side walls of the CNTs, and therefore the channel 7 shown in FIG. 5A includes defective CNTs 17. These impurities and defective CNTs cause deterioration in conductive characteristics and switching characteristics. Furthermore, in the channel of the prior art, the density of CNTs is limited and the CNTs are dispersed in a random direction. Therefore, the contact area with the electrode is reduced, and a large current cannot be controlled.
一方、図５（ｂ）に示す、本発明の一実施形態としてのチャネル７は、半導体性ＣＮＴ１１と金属性ＣＮＴ１２のみから構成されるため、上述のような、ＣＮＴ以外の不純物や欠陥のあるＣＮＴの本数が減少する。これらの作用によって、優れた導電特性を示す。加えて、ゲート８として液体電解質を用いた場合には、ゲート８がチャネル７の厚み方向へ効率よく含浸し、ＣＮＴとゲート８の接触面積を大きくすることができる。このため、本発明のＦＥＴ１では、０．１アンペアレベルの電流を制御することが可能である。 On the other hand, the channel 7 as an embodiment of the present invention shown in FIG. 5B is composed of only the semiconducting CNTs 11 and the metallic CNTs 12, so that the CNT having impurities or defects other than CNTs as described above. The number of will decrease. By these actions, excellent conductive properties are exhibited. In addition, when a liquid electrolyte is used as the gate 8, the gate 8 can be efficiently impregnated in the thickness direction of the channel 7, and the contact area between the CNT and the gate 8 can be increased. For this reason, the FET 1 of the present invention can control a current of 0.1 ampere level.
ここで、１本のＣＮＴは巨視的には十分に直線ではあるが、厳密には曲がりや捻りが存在するため「直線」ではない（例えば、後述する図７の部分拡大図として示すとおりである）。 Here, one CNT is macroscopically straight enough, but strictly speaking, it is not a "straight line" because of bending and twisting (for example, as shown in a partially enlarged view of FIG. 7 described later). ).
また、本発明のチャネル７の構造を別の視点から見ると、チャネル７に用いられるＣＮＴは、以下の要件（ａ）〜（ｃ）を満たすともいえる。
（ａ）チャネル７に用いられるＣＮＴの束群は、以下の式（１）を満たすものが望ましい。
Ｗｇａｔｅ≦Ｌｃｎｔ ・・・（１）
上記のＣＮＴの束群を構成するＣＮＴの平均長さＬｃｎｔ、ゲート幅Ｗｇａｔｅは、図３に概念図としたとおりである。
（ｂ）チャネル７に用いられるＣＮＴの束群の本数密度が、１．０×１０９〜１．０×１０１２本／ｃｍ２であること。
（ｃ）チャネル７に用いられるＣＮＴの束群は、前記ソース電極と前記ドレイン電極とを結ぶ最短距離の直線に対して直交方向に配向していること。
Further, when the structure of the channel 7 of the present invention is viewed from another viewpoint, it can be said that the CNT used for the channel 7 satisfies the following requirements (a) to (c).
(A) It is desirable that the bundle of CNTs used for the channel 7 satisfy the following formula (1).
Wgate ≦ Lcnt (1)
The average length Lcnt and the gate width Wgate of the CNTs constituting the CNT bundle group are as conceptually shown in FIG.
(B) The number density of the bundle group of CNT used for the channel 7 is 1.0 * 10 < 9 > -1.0 * 10 < 12 > / cm < 2 >.
(C) The bundle of CNTs used for the channel 7 is oriented in a direction orthogonal to the straight line with the shortest distance connecting the source electrode and the drain electrode.
上記の要件（ａ）〜（ｃ）について、以下、説明する。
要件（ａ）は、チャネル７に用いられるＣＮＴの束群を構成するＣＮＴの平均長さＬｃｎｔが、ゲート幅Ｗｇａｔｅよりも長い長尺ＣＮＴであることを意味する。チャネルを構成する個々のＣＮＴには曲がりや捻りが存在するため、厳密には直線では無い。従って、必然的に本発明のＣＮＴの束群を構成するＣＮＴの平均長さＬｃｎｔは、ゲート幅Ｗｇａｔｅよりも長くなる。よって、チャネル７部分の実効的なチャネル幅（ゲート幅）を確保するために、かかる要件を有することが望ましい。
The requirements (a) to (c) will be described below.
The requirement (a) means that the average length Lcnt of the CNTs constituting the CNT bundle group used for the channel 7 is a long CNT longer than the gate width Wgate. Strictly speaking, the individual CNTs constituting the channel are not straight because there are bends and twists. Accordingly, the average length Lcnt of the CNTs constituting the CNT bundle group of the present invention is necessarily longer than the gate width Wgate. Therefore, it is desirable to have such a requirement in order to ensure an effective channel width (gate width) of the channel 7 portion.
また、要件（ｂ）は、チャネル７に用いられるＣＮＴの本数密度が、１．０×１０９〜１．０×１０１２本／ｃｍ２である。本発明のチャネル７に用いられるＣＮＴは、後述する先端放電型ラジカルＣＶＤ法によって合成される。この構成により、ソース電極３とドレイン電極４との間で輸送される電子（正孔）は、高密度に隣接しているＣＮＴ間を移動するので、ソース電極３とドレイン電極４との間を金属性ＣＮＴの経路が少なくなるため、リーク電流を抑止することができる。 The requirement (b) is that the number density of CNTs used for the channel 7 is 1.0 × 10 9 to 1.0 × 10 12 pieces / cm 2 . The CNT used for the channel 7 of the present invention is synthesized by a tip discharge radical CVD method described later. With this configuration, electrons (holes) transported between the source electrode 3 and the drain electrode 4 move between the CNTs adjacent to each other at a high density, and therefore between the source electrode 3 and the drain electrode 4. Since there are fewer paths for metallic CNT, leakage current can be suppressed.
さらに、要件（ｃ）は、ＣＮＴの束群の配向性に関する要件である。
チャネル７に用いられるＣＮＴの束群は、前記ソース電極と前記ドレイン電極とを結ぶ最短距離の直線に対して直交方向に配向していることで、ソース電極３とドレイン電極４との間を金属性ＣＮＴが連続して接続してしまうことをできるだけ回避している。
Furthermore, requirement (c) is a requirement relating to the orientation of the bundle group of CNTs.
The bundle group of CNTs used for the channel 7 is oriented in a direction orthogonal to the straight line with the shortest distance connecting the source electrode and the drain electrode, so that a metal is formed between the source electrode 3 and the drain electrode 4. The continuous connection of the conductive CNTs is avoided as much as possible.
再び、図２に戻って、本発明の第一実施形態に係る電界効果トランジスタ１の構成を説明する。ゲート８は食塩水であって、基板２、絶縁性樹脂６及びチャネル７に触れる様に液層内に満たされている。特に、チャネル７に対しては、本発明のチャネル７は従来例のような分散処理を行っていないため、ゲート８が、チャネル７の厚み方向（基板２の平面に垂直な方向）へ効率よく含浸している。なお、ゲート８は、食塩水に代えて、リン酸緩衝生理食塩水（ＰＢＳ、又はこれらに塩化水素・水酸化ナトリウム等を加えたもの）、水酸化カリウム、シュウ酸塩、フタル酸塩、中性リン酸塩、ホウ酸塩の溶液等の液体電解質でもよい。液体電解質をゲートとして採用した場合、低い電圧であっても電場によって電解液中のイオンが移動して液体電解質と個々のチャネル７の表面に瞬時かつ一括にゲート絶縁層として機能する電気二重層が生じる。よって、低消費電力のトランジスタを実現することができる。
ゲート参照電極９は、銀の周囲を塩化銀で覆うように構成された銀−塩化銀電極であり、ゲート８の液体電解質の溶液内に浸漬されている。
そして、ゲート参照電極９に電圧が加えられると、ＣＮＴの外周を覆うように電気二重層によるゲート絶縁層１３が形成されることになる。
Returning to FIG. 2 again, the configuration of the field effect transistor 1 according to the first embodiment of the present invention will be described. The gate 8 is a saline solution, and is filled in the liquid layer so as to touch the substrate 2, the insulating resin 6, and the channel 7. In particular, for the channel 7, since the channel 7 of the present invention is not subjected to the dispersion processing as in the conventional example, the gate 8 is efficiently in the thickness direction of the channel 7 (direction perpendicular to the plane of the substrate 2). Impregnated. The gate 8 is a phosphate buffered saline (PBS or a solution obtained by adding hydrogen chloride / sodium hydroxide, etc.), potassium hydroxide, oxalate, phthalate, medium, instead of saline. Liquid electrolytes such as soluble phosphate and borate solutions may be used. When a liquid electrolyte is employed as a gate, ions in the electrolyte move due to an electric field even at a low voltage, and an electric double layer that functions as a gate insulating layer instantaneously and collectively on the surface of the liquid electrolyte and individual channels 7 is formed. Arise. Thus, a transistor with low power consumption can be realized.
The gate reference electrode 9 is a silver-silver chloride electrode configured to cover the periphery of silver with silver chloride, and is immersed in the liquid electrolyte solution of the gate 8.
When a voltage is applied to the gate reference electrode 9, a gate insulating layer 13 made of an electric double layer is formed so as to cover the outer periphery of the CNT.
［製造方法］
次に、ＦＥＴ１の製造方法について図６〜図１０を参照しつつ説明する。
図６は、本発明に係る一実施形態としての電界効果トランジスタに用いるＣＮＴを合成するプラズマＣＶＤ装置の概略図である。
本実施形態におけるチャネル７は、先端放電型ラジカルＣＶＤ法（以下、「プラズマＣＶＤ法」と呼ぶ）によって合成されるＣＮＴから構成される。本実施形態におけるプラズマＣＶＤ法によるＣＮＴの合成装置が、プラズマＣＶＤ装置３０である。プラズマＣＶＤ装置３０は、図６に示すように、チャンバー３１と、基板加熱部３２、基板３３、基板ホルダ３４、マイクロ波導波管３５と、マイクロ波導波管３５から伸びるアンテナ３６と、から構成される。そして、チャンバー３１は、内部に原料ガス３７を導入するための入口である原料ガス導入部３８と、外部に原料ガス３７を排出するための原料ガス排出部３９と、を備えている。
[Production method]
Next, a method for manufacturing the FET 1 will be described with reference to FIGS.
FIG. 6 is a schematic view of a plasma CVD apparatus for synthesizing CNTs used in a field effect transistor as one embodiment according to the present invention.
The channel 7 in this embodiment is composed of CNT synthesized by a tip discharge radical CVD method (hereinafter referred to as “plasma CVD method”). The plasma CVD apparatus 30 is an apparatus for synthesizing CNTs by plasma CVD in this embodiment. As shown in FIG. 6, the plasma CVD apparatus 30 includes a chamber 31, a substrate heating unit 32, a substrate 33, a substrate holder 34, a microwave waveguide 35, and an antenna 36 extending from the microwave waveguide 35. The The chamber 31 includes a source gas introduction unit 38 that is an inlet for introducing the source gas 37 therein, and a source gas discharge unit 39 for discharging the source gas 37 to the outside.
ここで、プラズマＣＶＤ装置３０を用いたＣＮＴの製造方法を説明する。
原料ガス３７は、炭化水素ガスであり、メタンやアセチレン等が好適である。
まず、基板３３上には鉄粒子等の触媒４０が高密度に配置される。触媒４０は、コバルトと鉄の合金、ニッケルと鉄の合金が用いられてもよい。次に、基板３３から離れたアンテナ３６の先端部４１でプラズマを発生させ、プラズマがプラズマ発生領域４２内の原料ガス３７を分解することにより、基板３３の上にＣＮＴが合成される。
本プラズマＣＶＤ装置は、マイクロ波の定在波の腹がちょうどアンテナ３６の先端部４１に位置するよう設計されているため、６０Ｗという低電力で放電可能である。また、基板３３とアンテナ３６の先端部４１との距離ｄは、上下に可動な基板ホルダ３４によって自由に調整することができるので、プラズマを触媒４０から離れた場所で発生させることができる。このため、触媒４０がプラズマによって損傷を受けにくく、触媒４０の活性時間が伸びることになるので、数ｍｍという長尺かつ垂直に配向し、かつ単位面積当たりの本数が１．０×１０９〜１．０×１０１２本／ｃｍ２という高密度のＣＮＴを合成することができる。
Here, the manufacturing method of CNT using the plasma CVD apparatus 30 is demonstrated.
The source gas 37 is a hydrocarbon gas, and methane, acetylene, or the like is preferable.
First, the catalyst 40 such as iron particles is arranged on the substrate 33 at a high density. The catalyst 40 may be an alloy of cobalt and iron, or an alloy of nickel and iron. Next, plasma is generated at the tip 41 of the antenna 36 away from the substrate 33, and the plasma decomposes the source gas 37 in the plasma generation region 42, thereby synthesizing CNTs on the substrate 33.
Since this plasma CVD apparatus is designed so that the antinode of the microwave standing wave is located at the front end 41 of the antenna 36, it can be discharged with a low power of 60W. Further, since the distance d between the substrate 33 and the tip portion 41 of the antenna 36 can be freely adjusted by the substrate holder 34 that is movable up and down, plasma can be generated at a location away from the catalyst 40. For this reason, the catalyst 40 is not easily damaged by the plasma, and the active time of the catalyst 40 is extended. Therefore, the catalyst 40 is oriented as long and vertically as several mm, and the number per unit area is 1.0 × 10 9 to A high-density CNT of 1.0 × 10 12 / cm 2 can be synthesized.
上述のプラズマＣＶＤ法におるＣＮＴの合成を、６９０℃、２０Ｔｏｒｒ、６０Ｗ、の条件下で行うことにより、長尺なＣＮＴを合成することができる。
図７は、本発明に係る一実施形態としてプラズマＣＶＤ法を用いて合成したＣＮＴのＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）像を示す図である。なお、図７の右上の写真はこのＳＥＭ像の部分拡大図である。
基板に垂直な方向に成長した自立するＣＮＴ（フォレストと呼ばれる）が合成されているのがわかる。従来の方法では、ＣＮＴの長さはせいぜい数μｍであったのに対し、プラズマＣＶＤ法によれば、図７に示すように、１ｍｍ程度の厚さに成長していることがわかる。このように長尺のＣＮＴ束は、分散液を用いた加工をせずにそのまま切り出してチャネル７として用いることができるため、以降、必要に応じて自立型ＣＮＴと呼ぶ。そして、図７の右上のＣＮＴの部分拡大図から、個々のＣＮＴは、基板に垂直な方向に配向して伸びている。
By performing CNT synthesis in the above-described plasma CVD method under the conditions of 690 ° C., 20 Torr, and 60 W, long CNTs can be synthesized.
FIG. 7 is a diagram showing an SEM (Scanning Electron Microscopy) image of CNT synthesized using the plasma CVD method as one embodiment according to the present invention. The upper right photograph in FIG. 7 is a partially enlarged view of this SEM image.
It can be seen that free-standing CNT (called a forest) grown in a direction perpendicular to the substrate is synthesized. According to the conventional method, the length of the CNT is at most several μm, whereas according to the plasma CVD method, it is found that the CNT grows to a thickness of about 1 mm as shown in FIG. In this way, the long CNT bundle can be cut out as it is without being processed using the dispersion liquid and used as the channel 7, and is hereinafter referred to as a self-standing CNT as necessary. Then, from the partially enlarged view of the CNT in the upper right of FIG. 7, each CNT extends in the direction perpendicular to the substrate.
図８は、本発明に係る一実施形態としてプラズマＣＶＤ法を用いて合成したＣＮＴのＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）像を示す図である。図８は、複数のＣＮＴが、束になった束構造を形成していることを示している。 FIG. 8 is a diagram showing a TEM (Transmission Electron Microscopy) image of CNT synthesized using the plasma CVD method as one embodiment according to the present invention. FIG. 8 shows that a plurality of CNTs form a bundled bundle structure.
上記のプラズマＣＶＤ法により合成した長尺のＣＮＴの組成比率は、単層ＣＮＴが８２％、２層ＣＮＴが１８％を占める。そして、単層ＣＮＴの平均直径は２．２ｎｍ、２層ＣＮＴの平均直径は３．７ｎｍであった。 The composition ratio of the long CNT synthesized by the above plasma CVD method is 82% for single-walled CNT and 18% for double-walled CNT. The average diameter of single-walled CNTs was 2.2 nm, and the average diameter of double-walled CNTs was 3.7 nm.
次に、本発明の一実施形態に係るＦＥＴ１の製造方法について図９及び図１０を参照しつつ説明する。
図９は、本発明の一実施形態に係るＦＥＴ１の製造手順を示すフローチャートである。図１０は、本発明の一実施形態に係るＦＥＴ１の製造方法の概略図を示している。図１０の（ａ）〜（ｄ）はＦＥＴ１を上方向から俯瞰した図であり、図１０の（ａ’）〜（ｅ’）はＦＥＴ１の側面方向から見た図である。図１０（ａ）〜（ｄ）は、それぞれ図１０（ａ’）〜（ｅ’）に対応している。さらに、図９のステップＳ１２は、図１０（ａ）及び（ａ’）に、図９のステップＳ１３は、図１０（ｂ）及び（ｂ’）に、図９のステップＳ１４は、図１０（ｃ）及び（ｃ’）に、図９のステップＳ１５及びＳ１６は、図１０（ｄ）及び（ｄ’）に、図９のステップＳ１７は、図１０（ｅ’）に対応している。
Next, the manufacturing method of FET1 which concerns on one Embodiment of this invention is demonstrated, referring FIG.9 and FIG.10.
FIG. 9 is a flowchart showing a manufacturing procedure of the FET 1 according to the embodiment of the present invention. FIG. 10 shows a schematic diagram of a method of manufacturing the FET 1 according to one embodiment of the present invention. 10A to 10D are views of the FET 1 viewed from above, and FIGS. 10A to 10E are views of the FET 1 viewed from the side. FIGS. 10A to 10D correspond to FIGS. 10A to 10E, respectively. Further, step S12 in FIG. 9 is shown in FIGS. 10A and 10A, step S13 in FIG. 9 is shown in FIGS. 10B and 10B, and step S14 in FIG. 9, steps S15 and S16 in FIG. 9 correspond to FIGS. 10 (d) and 10 (d ′), and step S17 in FIG. 9 corresponds to FIG. 10 (e ′).
本発明の第一実施形態に係るＦＥＴ１の作成は、次のような手順により実行される。 The creation of the FET 1 according to the first embodiment of the present invention is executed by the following procedure.
ステップＳ１１において、プラズマＣＶＤ装置３０により、チャネル幅（ゲート幅Ｗｇａｔｅ）の３〜５倍程度の長さのＣＮＴを合成する。 In step S11, the plasma CVD apparatus 30 synthesizes CNTs having a length of about 3 to 5 times the channel width (gate width Wgate).
ステップＳ１２において、ステップ１において合成したＣＮＴをチャネル幅（ゲート幅Ｗｇａｔｅ）の２倍程度の長さになるようにＣＮＴを基板から剥がし取り、ガラスからなる基板２の上に絶縁性樹脂（図示しない）を用いて固定する。この固定されたＣＮＴがチャネル７である（図１０（ａ）及び（ａ’）参照）。 In step S12, the CNT synthesized in step 1 is peeled off from the substrate so as to have a length about twice the channel width (gate width Wgate), and an insulating resin (not shown) is formed on the substrate 2 made of glass. ) To fix. This fixed CNT is the channel 7 (see FIGS. 10A and 10A).
ステップＳ１３において、チタンの周囲を金が被覆して構成されるソース電極３及びドレイン電極４を、ソース電極３とドレイン電極４との間の距離が１ｍｍになるように蒸着する（図１０（ｂ）及び（ｂ’）参照）。 In step S13, the source electrode 3 and the drain electrode 4 configured by covering the titanium with gold are deposited so that the distance between the source electrode 3 and the drain electrode 4 is 1 mm (FIG. 10B). ) And (b ′)).
ステップＳ１４において、別のガラス基板２上に、ステップＳ１３において作成したＣＮＴのチャネル７と、ソース電極３及びドレイン電極４を移し替える（図１０（ｃ）及び（ｃ’）参照）。 In step S14, the CNT channel 7, the source electrode 3 and the drain electrode 4 prepared in step S13 are transferred onto another glass substrate 2 (see FIGS. 10C and 10C).
ステップＳ１５において、ソース電極３及びドレイン電極４にそれぞれ配線１０を導電性樹脂５（伝導性エポキシ樹脂又は銀ペースト）で電気的に接合する（図１０（ｄ）及び（ｄ’）参照）。 In step S15, the wiring 10 is electrically joined to the source electrode 3 and the drain electrode 4 with a conductive resin 5 (conductive epoxy resin or silver paste), respectively (see FIGS. 10D and 10D).
ステップＳ１６において、絶縁性樹脂６（絶縁性エポキシ樹脂）によりソース電極３と、ドレイン電極４及び配線１０を覆い、液体電解質からなるゲート８に直接暴露することを防止する（図１０（ｄ）及び（ｄ’）参照）。 In step S16, the source electrode 3, the drain electrode 4 and the wiring 10 are covered with the insulating resin 6 (insulating epoxy resin) to prevent direct exposure to the gate 8 made of a liquid electrolyte (FIG. 10 (d) and (See (d ′)).
ステップＳ１７において、絶縁性樹脂６による壁２０を設け、液体電解質を貯留できる液槽とし、液体電解質からなるゲート８に、ゲート参照電極９を浸漬させる（図１０（ｅ’）参照）。 In step S17, the wall 20 made of the insulating resin 6 is provided to form a liquid tank in which the liquid electrolyte can be stored, and the gate reference electrode 9 is immersed in the gate 8 made of the liquid electrolyte (see FIG. 10 (e ')).
［動作］
次に、上述のように、プラズマＣＶＤ法により合成したＣＮＴを用いて作成したＦＥＴ１の動作について図１１及び図１２を参照しつつ説明する。
図１１は、本発明に係る一実施形態としての電界効果トランジスタのＣＮＴの束構造による電子（正孔）輸送経路の形成を示す概念図である。
本発明に係る一実施形態としてのトランジスタにおいては、電子（正孔）は、隣接するＣＮＴに移りながら、ＣＮＴ側壁上を移動して、ソース電極３とドレイン電極４の間を移動する。チャネル７は、ゲート幅方向に配向しているので、ゲート長方向に配向している場合に比べ、ソース電極３とドレイン電極４との間の金属性ＣＮＴのみによる経路が少ない。よって、ゲート参照電極９とソース電極３との間に電圧を印加していない場合、図１１（ａ）に示すように、電気二重層は形成されず、リーク電流は抑制される。
[Operation]
Next, the operation of the FET 1 created using the CNT synthesized by the plasma CVD method as described above will be described with reference to FIGS.
FIG. 11 is a conceptual diagram showing formation of an electron (hole) transport path by a CNT bundle structure of a field effect transistor as an embodiment according to the present invention.
In the transistor according to an embodiment of the present invention, electrons (holes) move between the source electrode 3 and the drain electrode 4 while moving on the CNT side wall while moving to adjacent CNTs. Since the channel 7 is oriented in the gate width direction, there are fewer paths due to only metallic CNT between the source electrode 3 and the drain electrode 4 than in the case where it is oriented in the gate length direction. Therefore, when no voltage is applied between the gate reference electrode 9 and the source electrode 3, as shown in FIG. 11A, the electric double layer is not formed, and the leakage current is suppressed.
一方、ゲート参照電極９とソース電極３との間に電圧を印加した場合、各々のＣＮＴのチャネル７に対して一括かつ均一に液体電解質からなるゲート８との界面に電気二重層１９が形成される。この電気二重層１９を介してＣＮＴチャネル７に電界が作用することで、ソース電極３とドレイン電極４との間に流れる電流の制御が可能になる。図１１（ｂ）に示すように、半導体性ＣＮＴ１１の表面周囲に電気二重層１９が形成され、隣接するＣＮＴに移りながらソース電極３とドレイン電極４との間に電子（正孔）が輸送される。これらの効果によって、スイッチング作用が実現され、高出力の制御ができる。 On the other hand, when a voltage is applied between the gate reference electrode 9 and the source electrode 3, an electric double layer 19 is formed at the interface with the gate 8 made of a liquid electrolyte all together and uniformly with respect to the channel 7 of each CNT. The When an electric field acts on the CNT channel 7 via the electric double layer 19, the current flowing between the source electrode 3 and the drain electrode 4 can be controlled. As shown in FIG. 11B, an electric double layer 19 is formed around the surface of the semiconducting CNT 11, and electrons (holes) are transported between the source electrode 3 and the drain electrode 4 while moving to adjacent CNTs. The With these effects, a switching action is realized and high output control can be performed.
図１２は、本発明に係る一実施形態としての電界効果トランジスタの性能評価を示す図である。
ゲート８とソース電極３の間の電圧（以下、「ゲート参照電極−ソース電極間電圧」と呼ぶ）ＶＧＳを０．０Ｖ、０．５Ｖ、１．０Ｖ、１．５Ｖ、２．０Ｖに設定し、ドレイン電極４とソース電極３の間の電圧（以下、「ドレイン−ソース電極間電圧」と呼ぶ）ＶＤＳを印加した際のソース電極３とドレイン電極４との間に流れる電流（以下、「ドレイン−ソース電極間電流」と呼ぶ）ＩＤＳが図１２に示されている。
ゲート参照電極−ソース電極間電圧ＶＧＳ＝０．０Ｖの場合とゲート参照電極−ソース電極間電圧ＶＧＳ＝０．５Ｖの場合とで、ドレイン−ソース電極間電流ＩＤＳに大差がない。これは、ゲート参照電極−ソース電極間電圧ＶＧＳが０．０Ｖ〜０．５Ｖの範囲では、チャネル７に十分に電気二重層が形成されていないためと考えられる。
その後、ゲート参照電極−ソース電極間電圧ＶＧＳが１．０Ｖ以上になると、ゲート参照電極−ソース電極間電圧ＶＧＳが大きくなるほどドレイン−ソース電極間電流ＩＤＳがよく流れることが図１２からわかる。つまり、ゲート参照電極−ソース電極間電圧ＶＧＳ＝０．５Ｖ以上では、ゲート参照電極−ソース電極間電圧ＶＧＳが０．５Ｖ、１．０Ｖ、１．５Ｖ、２．０Ｖの順に大きくなるほど、ソース電極３とドレイン電極４の間の抵抗（ＶＤＳ／ＩＤＳ）は、２．０×１０２Ω、１．０×１０２Ω、５５．５Ω、２１.１Ωの順に小さくなり、本発明のＦＥＴ１がトランジスタとして機能していることがわかる。
なお、ゲート参照電極−ソース電極間電圧ＶＧＳが０．５Ｖ、１．０Ｖ、１．５Ｖ、２．０Ｖの場合のＦＥＴ１のオン抵抗値を、測定に用いたＦＥＴ１の実際のゲート幅Ｗｇａｔｅ、厚み、ゲート長Ｌｇａｔｅを考慮して体積抵抗率に換算すると、７．８×１０−２、４．０×１０−２Ω・ｃｍ、２．２×１０−２Ω・ｃｍ、８．０×１０−３Ω・ｃｍとなる。
以上のように、本発明のＦＥＴ１では、ドレイン−ソース電極間電圧ＶＤＳ＝２．０Ｖ、ゲート参照電極−ソース電極間電圧ＶＧＳ＝２．０Ｖにおいて、ドレイン−ソース電極間電流ＩＤＳ＝９５ｍＡ／ｍｍの電流、即ち０．１アンペアレベルの電流を制御することができる。
なお、本発明では、ゲート参照電極９に電圧を印加していない場合、ソース電極３とドレイン電極４との間に電圧を印加しても、チャネル７に電流（いわゆるリーク電流）がほとんど流れない（ドレイン−ソース電極間電圧ＶＤＳ＝２．０Ｖ、ゲート参照電極−ソース電極間電圧ＶＧＳ＝２．０Ｖにおいて、ドレイン−ソース電極間電流ＩＤＳ＝１０ｍＡ以下程度のリーク電流）。これは、本発明のＦＥＴ１において、チャネル７のＣＮＴがゲート幅方向の配向性をもって配置されているためである。
以上のように、本発明のＦＥＴ１は、リーク電流を抑制しつつ、０．１アンペアレベルの電流を制御することができる。
FIG. 12 is a diagram showing a performance evaluation of a field effect transistor as an embodiment according to the present invention.
Voltage between gate 8 and source electrode 3 (hereinafter referred to as “gate reference electrode-source electrode voltage”) V GS is set to 0.0 V, 0.5 V, 1.0 V, 1.5 V, and 2.0 V The voltage between the drain electrode 4 and the source electrode 3 (hereinafter referred to as “the drain-source electrode voltage”) VDS when the voltage V DS is applied (hereinafter referred to as the current flowing between the source electrode 3 and the drain electrode 4). It referred to as - "drain source electrode between current") I DS is shown in Figure 12.
There is no significant difference between the drain-source electrode current I DS between the gate reference electrode-source electrode voltage V GS = 0.0 V and the gate reference electrode-source electrode voltage V GS = 0.5 V. This is presumably because the electric double layer is not sufficiently formed in the channel 7 when the gate reference electrode-source electrode voltage V GS is in the range of 0.0 V to 0.5 V.
After that, when the gate reference electrode-source electrode voltage V GS becomes 1.0 V or more, it can be seen from FIG. 12 that the drain-source electrode current I DS flows well as the gate reference electrode-source electrode voltage V GS increases. . That is, when the gate reference electrode-source electrode voltage V GS is 0.5 V or higher, the gate reference electrode-source electrode voltage V GS increases in the order of 0.5 V, 1.0 V, 1.5 V, and 2.0 V. The resistance (V DS / I DS ) between the source electrode 3 and the drain electrode 4 decreases in the order of 2.0 × 10 2 Ω, 1.0 × 10 2 Ω, 55.5 Ω, and 21.1 Ω. It can be seen that the FET 1 of the above functions as a transistor.
Note that the on-resistance value of the FET 1 when the gate reference electrode-source electrode voltage V GS is 0.5 V, 1.0 V, 1.5 V, and 2.0 V is the actual gate width Wgate of the FET 1 used for the measurement, When converted to volume resistivity in consideration of thickness and gate length Lgate, 7.8 × 10 −2 , 4.0 × 10 −2 Ω · cm, 2.2 × 10 −2 Ω · cm, 8.0 × 10 −3 Ω · cm.
As described above, in the FET 1 of the present invention, the drain-source electrode current I DS = 95 mA when the drain-source electrode voltage V DS = 2.0 V and the gate reference electrode-source electrode voltage V GS = 2.0 V. / Mm current, that is, a current of 0.1 ampere level can be controlled.
In the present invention, when no voltage is applied to the gate reference electrode 9, even if a voltage is applied between the source electrode 3 and the drain electrode 4, almost no current (so-called leak current) flows through the channel 7. (When the drain-source electrode voltage V DS = 2.0 V and the gate reference electrode-source electrode voltage V GS = 2.0 V, the drain-source electrode current I DS is about 10 mA or less). This is because in the FET 1 of the present invention, the CNTs of the channel 7 are arranged with an orientation in the gate width direction.
As described above, the FET 1 of the present invention can control the current of 0.1 ampere level while suppressing the leakage current.
以上説明したように、本実施形態では、電界効果トランジスタ１は、ソース電極３と、ドレイン電極４と、ゲート８と、ソース電極３とドレイン電極４との間に設けられた複数の長尺ＣＮＴからなるチャネル７と、を具備しており、チャネル７に用いられるＣＮＴは、自立型のＣＮＴ（分散液を用いて加工されていないＣＮＴ）であるので、分散液を用いておらず、不純物がないため、導電特性がよく、分散液を用いたチャネル７よりもより大きな電流を制御することができる。さらに、ソース電極３とドレイン電極４との最短距離となる直線に直交するように配置されており、ソース電極３とドレイン電極４との間を金属性ＣＮＴが連続して接続していないため、リーク電流を抑制できるという効果を有する。 As described above, in the present embodiment, the field effect transistor 1 includes the source electrode 3, the drain electrode 4, the gate 8, and a plurality of long CNTs provided between the source electrode 3 and the drain electrode 4. Since the CNT used for the channel 7 is a self-standing CNT (CNT that has not been processed using the dispersion liquid), the dispersion liquid is not used, and the impurities are Therefore, the conductive property is good, and a larger current can be controlled than in the channel 7 using the dispersion liquid. Furthermore, since it is arranged so as to be orthogonal to the straight line that is the shortest distance between the source electrode 3 and the drain electrode 4, the metallic CNT is not continuously connected between the source electrode 3 and the drain electrode 4, This has the effect of suppressing the leakage current.
要するに、本実施形態では、自立型のＣＮＴ（分散液を用いて加工されていないＣＮＴ）が、ソース電極３とドレイン電極４との最短距離となる直線に直交するように配置されているため、０．１アンペアレベルの電流を制御することができるうえに、リーク電流の抑制も可能である電界効果トランジスタが実現される。 In short, in the present embodiment, the self-standing CNT (CNT not processed using the dispersion liquid) is arranged so as to be orthogonal to the straight line that is the shortest distance between the source electrode 3 and the drain electrode 4. A field effect transistor capable of controlling a current of 0.1 ampere level and suppressing a leakage current is realized.
なお、上述した本発明の一実施形態に係るＦＥＴ１の製造手順において、ステップＳ１５とステップＳ１６との間で、ソース電極３とドレイン電極４との間に比較的大きな電圧を印加してＣＮＴからなるチャネル７に比較的大きな電流を流すことで、金属性ＣＮＴを選択除去し、チャネル７における金属性ＣＮＴの比率を下げるイニシャライズ処理を行うことは、適宜、行うことができる。 In the above-described manufacturing procedure of the FET 1 according to the embodiment of the present invention, a relatively large voltage is applied between the source electrode 3 and the drain electrode 4 between Step S15 and Step S16, and the FET 1 is made of CNT. It is possible to appropriately perform the initialization process for selectively removing the metallic CNTs by flowing a relatively large current through the channel 7 and reducing the ratio of the metallic CNTs in the channel 7.
さらに、金属性ＣＮＴを選択的に除去し、半導体性ＣＮＴのみのＣＮＴをチャネル７として用いることもできる。この場合、金属性ＣＮＴを全て焼ききる程の大きな電圧を印加するようなイニシャライズが必要となる。この半導体性ＣＮＴのみからなるＣＮＴをチャネル７に用いることにより、リーク電流を抑制することができる。 Furthermore, it is possible to selectively remove metallic CNTs and use CNTs only of semiconducting CNTs as the channel 7. In this case, it is necessary to initialize such that a voltage large enough to burn all the metallic CNTs is applied. Leakage current can be suppressed by using the CNTs made only of this semiconducting CNT for the channel 7.
以上、本発明の実施形態について説明したが、この実施形態は、例示に過ぎず、本発明の技術的範囲を限定するものではない。本発明はその他の様々な実施形態を取ることが可能であり、さらに、本発明の要旨を逸脱しない範囲で、省略や置換等種々の変更を行うことができる。これら実施形態やその変形は、本明細書等に記載された発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 As mentioned above, although embodiment of this invention was described, this embodiment is only an illustration and does not limit the technical scope of this invention. The present invention can take other various embodiments, and various modifications such as omission and replacement can be made without departing from the gist of the present invention. These embodiments and modifications thereof are included in the scope and gist of the invention described in this specification and the like, and are included in the invention described in the claims and the equivalents thereof.
１・・・電界効果トランジスタ
２・・・基板
３・・・ソース電極
４・・・ドレイン電極
５・・・導電性樹脂
６・・・絶縁性樹脂
７・・・チャネル
８・・・ゲート
９・・・ゲート参照電極
１０・・・配線
１１・・・半導体性ＣＮＴ
１２・・・金属性ＣＮＴ
１４・・・分散溶媒
１５・・・界面活性剤
１６・・・金属微粒子
１７・・・欠陥のあるＣＮＴ
１８・・・電子（正孔）の移動方向
１９・・・電気二重層
２０・・・壁
３０・・・プラズマＣＶＤ装置
３１・・・チャンバー
３２・・・基板加熱部
３３・・・基板
３４・・・基板ホルダ
３５・・・マイクロ波導波管
３６・・・アンテナ
３７・・・原料ガス
３８・・・原料ガス導入部
３９・・・原料ガス排出部
４０・・・触媒
４１・・・先端部
４２・・・プラズマ発生領域
DESCRIPTION OF SYMBOLS 1 ... Field effect transistor 2 ... Substrate 3 ... Source electrode 4 ... Drain electrode 5 ... Conductive resin 6 ... Insulating resin 7 ... Channel 8 ... Gate 9. ..Gate reference electrode 10 ... wiring 11 ... semiconductor CNT
12 ... Metal CNT
14 ... Dispersing solvent 15 ... Surfactant 16 ... Metal fine particle 17 ... Defect CNT
18 ... Electron (hole) moving direction 19 ... Electric double layer 20 ... Wall 30 ... Plasma CVD apparatus 31 ... Chamber 32 ... Substrate heating unit 33 ... Substrate 34 ..Substrate holder 35 ... microwave waveguide 36 ... antenna 37 ... source gas 38 ... source gas introduction part 39 ... source gas discharge part 40 ... catalyst 41 ... tip part 42 ... Plasma generation region
Claims (6)
前記カーボンナノチューブの束群は、前記ソース電極と前記ドレイン電極とを結ぶ最短距離の直線に対して直交方向に配向し、かつ、前記カーボンナノチューブの束群を構成するカーボンナノチューブの平均長さ（Ｌｃｎｔ）がゲート幅（Ｗｇａｔｅ）以上である、
ことを特徴とする電界効果トランジスタ。 An aggregate of carbon nanotube bundles composed of a plurality of carbon nanotubes oriented in the same direction provided between the source electrode, the drain electrode, the gate, and the source electrode and the drain electrode, and the aggregate itself A field effect transistor comprising a channel composed of a bundle of carbon nanotubes having orientation as well,
The carbon nanotube bundle group is oriented in a direction orthogonal to the straight line of the shortest distance connecting the source electrode and the drain electrode, and the average length of the carbon nanotubes constituting the carbon nanotube bundle group (Lcnt) ) Is greater than or equal to the gate width (Wgate),
A field effect transistor.
ことを特徴とする、請求項１に記載の電界効果トランジスタ。 The bundle group of the carbon nanotubes includes one that connects between the source electrode and the drain electrode through a contact point between adjacent carbon nanotubes.
The field effect transistor according to claim 1, wherein:
先端放電型ラジカルＣＶＤ法によって前記カーボンナノチューブの束群を合成し、
基板上に、前記ソース電極と、前記ドレイン電極と、前記カーボンナノチューブの束群と、液体電解質からなるゲートと、を形成し、
前記カーボンナノチューブの束群は、同一方向に配向した複数本のカーボンナノチューブからなるカーボンナノチューブ束の集合体であり、集合体自体としても配向性を有しており、前記ソース電極と前記ドレイン電極とを結ぶ最短距離の直線に対して直交方向に配向し、かつ、前記カーボンナノチューブの束群を構成するカーボンナノチューブの平均長さ（Ｌｃｎｔ）がゲート幅（Ｗｇａｔｅ）以上である
ことを特徴とする電界効果トランジスタの製造方法。 A method of manufacturing a field effect transistor comprising a source electrode, a drain electrode, a gate, and a channel formed of a bundle of carbon nanotubes provided between the source electrode and the drain electrode,
Synthesize the bundle of carbon nanotubes by the tip discharge radical CVD method,
On the substrate, forming the source electrode, the drain electrode, the bundle of carbon nanotubes, and a gate made of a liquid electrolyte,
The bundle of carbon nanotubes is an aggregate of carbon nanotube bundles composed of a plurality of carbon nanotubes oriented in the same direction, and has an orientation as the aggregate itself, and the source electrode, the drain electrode, And an average length (Lcnt) of carbon nanotubes constituting the bundle group of carbon nanotubes is equal to or greater than a gate width (Wgate). Effect transistor manufacturing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013018375A JP6215536B2 (en) | 2013-02-01 | 2013-02-01 | Field effect transistor having a CNT channel in a direction orthogonal to the carrier transport direction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013018375A JP6215536B2 (en) | 2013-02-01 | 2013-02-01 | Field effect transistor having a CNT channel in a direction orthogonal to the carrier transport direction |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014150174A JP2014150174A (en) | 2014-08-21 |
| JP6215536B2 true JP6215536B2 (en) | 2017-10-18 |
Family
ID=51572925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013018375A Expired - Fee Related JP6215536B2 (en) | 2013-02-01 | 2013-02-01 | Field effect transistor having a CNT channel in a direction orthogonal to the carrier transport direction |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6215536B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102003031B1 (en) * | 2017-12-21 | 2019-07-25 | 주식회사 엔디디 | Bio-sensing device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5092500B2 (en) * | 2007-03-30 | 2012-12-05 | 富士通株式会社 | Carbon nanotube device and manufacturing method thereof |
| WO2008129992A1 (en) * | 2007-04-16 | 2008-10-30 | Nec Corporation | Semiconductor device and its manufacturing method |
| JP5269352B2 (en) * | 2007-06-08 | 2013-08-21 | 学校法人早稲田大学 | Single-walled carbon nanotube manufacturing method, semiconductor wiring structure manufacturing method, field emission display electronic component manufacturing method, and probe manufacturing method |
| JP2009032819A (en) * | 2007-07-25 | 2009-02-12 | Fujitsu Ltd | Manufacturing method of electronic-device, and electronic device using the method |
| JPWO2009087793A1 (en) * | 2008-01-11 | 2011-05-26 | 独立行政法人科学技術振興機構 | FIELD EFFECT TRANSISTOR, METHOD FOR PRODUCING FIELD EFFECT TRANSISTOR, INTERMEDIATE AND SECOND INTERMEDIATE |
| JP2010123765A (en) * | 2008-11-20 | 2010-06-03 | Nec Corp | Semiconductor device, method of manufacturing the same, and method of driving the same |
-
2013
- 2013-02-01 JP JP2013018375A patent/JP6215536B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2014150174A (en) | 2014-08-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Graham et al. | How do carbon nanotubes fit into the semiconductor roadmap? | |
| US7622732B1 (en) | Heterostructure nanotube devices | |
| JP3823784B2 (en) | Nanowire and manufacturing method thereof, and nanonetwork using the same, manufacturing method of nanonetwork, carbon structure, and electronic device | |
| TWI422032B (en) | Concentric gate nanotube transistor devices | |
| Xiong et al. | Three-dimensional graphene/MnO2 nanowalls hybrid for high-efficiency electrochemical supercapacitors | |
| CN105810746B (en) | N-type TFT | |
| JP6215535B2 (en) | Field effect transistor | |
| TW201121124A (en) | Nano-structured lithium-sulfur battery and method of making same | |
| CN105810748B (en) | N-type TFT | |
| US7462890B1 (en) | Nanotube transistor integrated circuit layout | |
| CN105810587B (en) | The preparation method of N-type TFT | |
| JP6215536B2 (en) | Field effect transistor having a CNT channel in a direction orthogonal to the carrier transport direction | |
| US20080074026A1 (en) | Field emission electron source and method of manufacturing the same | |
| JP6215537B2 (en) | Manufacturing method of semiconductor device using carbon nanotube bundle group suitable for semiconductor device, and semiconductor device | |
| CN105810747B (en) | N-type TFT | |
| Rashid | Review of:" Nano Fullerenes with The Ability to Store Electrostatic Energy That can be Used as Nano Supercapacitors With Very High Capacity | |
| Sepahvand et al. | Growth of carbon nano tubes on copper substrate suitable for lithium ion battery anode | |
| CN105810586B (en) | The preparation method of N-type TFT | |
| CN1549280A (en) | Method for raising electrical property of nano-materials | |
| Tsai et al. | Electronic and transport properties of a molecular junction with asymmetric contacts | |
| KR101242349B1 (en) | Carbon nanotube electronic device and manufacturing method for the same | |
| Nogami et al. | Converting an insulating silicon nanochain to a conducting carbon nanotube by electrical breakdown | |
| Zhu et al. | In-situ opening aligned carbon nanotube films/arrays for multichannel ballistic transport in electrical interconnect | |
| JP2008135413A (en) | Semiconductor device and manufacturing method thereof | |
| JP2009231631A (en) | Field effect transistor using carbon nanotube and its manufacturing method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160129 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160606 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20161220 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170110 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170302 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170829 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170921 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6215536 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |