JP6215535B2 - Field effect transistor - Google Patents
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Description
本発明は、液体電解質をゲートとして使用し、カーボンナノチューブの束群をチャネルに用いた電界効果トランジスタに関する。 The present invention relates to a field effect transistor using a liquid electrolyte as a gate and using a bundle of carbon nanotubes as a channel.
電気自動車の制御には高出力かつ低消費電力のトランジスタが必要とされる。とくに近年、アンペアレベルの大電流を制御することができるトランジスタに対するニーズが高い。
ここで、トランジスタで高出力、即ち、大電流を制御するためには、チャネルの長さを短くすることにより、チャネルの抵抗値を小さくすることが有効である。加えて、チャネルの断面積を大きくすることにより、チャネルに流れるキャリアの数を増やす事も有効である。また、電解液やイオン液体からなる液体電解質をゲートに採用した場合、液体電解質とチャネルの表面との接触面積が大きくなり、複数本のチャネルの表面に対して、瞬時かつ一括にゲート絶縁層として機能する電気二重層を生じさせることができ、スイッチング素子としての応答性が向上するので、ゲートとして液体電解質を採用することが有効である。
特許文献１には、互いに対向するソース電極とドレイン電極の間に複数の短い柱状の半導体を配置してチャネルの長さを短く、チャネルの断面積を大きく確保しつつ、その半導体の周囲にイオン液体を充填したゲートを備えたトランジスタが開示されている。
Control of an electric vehicle requires a transistor with high output and low power consumption. In particular, in recent years, there is a high need for a transistor capable of controlling a large ampere level current.
Here, in order to control a high output, that is, a large current with a transistor, it is effective to reduce the channel resistance value by reducing the channel length. In addition, it is also effective to increase the number of carriers flowing in the channel by increasing the cross-sectional area of the channel. In addition, when a liquid electrolyte consisting of an electrolyte or ionic liquid is used for the gate, the contact area between the liquid electrolyte and the channel surface increases, and the gate insulating layer can be instantaneously and collectively applied to the surface of multiple channels. Since a functioning electric double layer can be generated and the responsiveness as a switching element is improved, it is effective to employ a liquid electrolyte as the gate.
In Patent Document 1, a plurality of short columnar semiconductors are arranged between a source electrode and a drain electrode facing each other to shorten the channel length and ensure a large cross-sectional area of the channel. A transistor with a liquid filled gate is disclosed.
一方で、近年、半導体材料として広く利用されているシリコンに比べて、高い電子（正孔）移動度を有するカーボンナノチューブ（以下、「ＣＮＴ」と呼ぶ）を用いた電界効果トランジスタ（以下、「ＦＥＴ」と呼ぶ）の研究が行われている。
ＣＮＴは、原子１個分の厚みで炭素原子が６角形のハニカム構造を形成するグラフェンシートと呼ばれるシート状の物質が円筒状に巻かれた形状を有する。炭素原子の最外殻電子４個のうち、３個の電子は隣接する炭素原子との共有結合のために使われているが、未結合の４番目の電子は、グラフェンシートの平面の上下に垂直に伸びた軌道に存在する。この軌道はグラフェンシート全体にわたって広がっている。このシートの上下に広がる電子が、障害となるものに衝突することなくバリスティック伝導（無散乱で電子が走行する）に近い移動を行い得ることから、ＣＮＴは高い電子（正孔）移動度を有し、電気抵抗が小さいという性質を有する。実際、シリコンの電子移動度が約１．５×１０４ｃｍ２／Ｖ・ｓであるのに比べて、ＣＮＴの電子移動度は約１．０×１０５ｃｍ２／Ｖ・ｓであり、１０倍程度大きい。
On the other hand, a field effect transistor (hereinafter referred to as “FET”) using carbon nanotubes (hereinafter referred to as “CNT”) having higher electron (hole) mobility than silicon that is widely used as a semiconductor material in recent years. ") Is being studied.
The CNT has a shape in which a sheet-like substance called a graphene sheet, which forms a honeycomb structure having a hexagonal carbon atom with a thickness of one atom, is wound in a cylindrical shape. Of the four outermost electrons of a carbon atom, three are used for covalent bonds with adjacent carbon atoms, but the fourth unbonded electron is above and below the plane of the graphene sheet. It exists in a vertically extending orbit. This orbit extends throughout the graphene sheet. Since electrons spreading above and below the sheet can move close to ballistic conduction (electrons travel without scattering) without colliding with obstacles, CNT has high electron (hole) mobility. And has a property of low electrical resistance. In fact, the electron mobility of CNT is about 1.0 × 10 5 cm 2 / V · s compared to the electron mobility of silicon is about 1.5 × 10 4 cm 2 / V · s, About 10 times larger.
ところで、ＣＮＴの合成方法として広く知られているレーザーアブレーション法、アークプラズマ法、化学気相成長法（ＣＶＤ法）等を用いて得られるＣＮＴの長さは、数μｍ程度である。このＣＮＴを特許文献１における柱状の半導体チャネルとして使用し、しかもソース電極とドレイン電極の間を連続する１本のＣＮＴで接続しようとすると、ソース電極とドレイン電極との間の距離を数μｍ以下にする必要がある。しかしながら、ソース電極とドレイン電極との間の距離が短すぎると、トンネル効果によるリーク電流が増大し、ＦＥＴの主たる目的である電流のスイッチング素子としての用途を果たさない。 By the way, the length of CNT obtained by using a laser ablation method, an arc plasma method, a chemical vapor deposition method (CVD method) or the like widely known as a CNT synthesis method is about several μm. When this CNT is used as a columnar semiconductor channel in Patent Document 1 and an attempt is made to connect the source electrode and the drain electrode with a single continuous CNT, the distance between the source electrode and the drain electrode is several μm or less. It is necessary to. However, if the distance between the source electrode and the drain electrode is too short, the leakage current due to the tunnel effect increases, and it does not serve as a current switching element that is the main purpose of the FET.
このため、ＣＮＴを用いた従来のＦＥＴでは、ソース電極とドレイン電極との間の距離よりも短い複数本の短尺ＣＮＴをソース電極とドレイン電極との間に分散させたチャネルによって、ソース電極とドレイン電極とを接続する方法が採られてきた（例えば、特許文献２及び特許文献３）。 For this reason, in a conventional FET using CNTs, a source electrode and a drain are formed by a channel in which a plurality of short CNTs shorter than the distance between the source electrode and the drain electrode are dispersed between the source electrode and the drain electrode. Methods for connecting electrodes have been employed (for example, Patent Document 2 and Patent Document 3).
このような特許文献２及び特許文献３に記載されたトランジスタは、ソース電極とドレイン電極との間の距離よりも短い複数の短尺ＣＮＴをソース電極とドレイン電極との間に分散させたチャネル構造を有することから、ソース電極とドレイン電極との間を連続する１本の金属性ＣＮＴが存在しない。
そして、特許文献２及び特許文献３のチャネルは、短い複数の短尺ＣＮＴを分散液により分散させてチャネルを形成するものであるので、１）チャネルに電子（正孔）輸送の障害となる分散液が残留する、２）構造上ＣＮＴ同士の接点が多いために接触抵抗が増大する、３）分散液中にＣＮＴを高分散させるためＣＮＴの密度に制限がある上にランダムな方向に分散しているので電極との接触面積が小さい等のため、チャネル及びチャネル−電極界面の抵抗が増大してしまうおそれがあった。すなわち、これら１）〜３）の性質は、ソース電極とドレイン電極との間の電気抵抗を増大させる方向に作用するため、ソース電極とドレイン電極との間の電流はせいぜい１２０μＡ／ｍｍ（ドレイン電極とソース電極との間の電圧：ＶＤＳ＝５．０Ｖ、ゲート電極とソース電極との間の電圧：ＶＧＳ＝７．０Ｖ）程度であって、数アンペアレベルの大電流の制御が要求される電気自動車用パワーデバイスには用いることができなかった。
Such transistors described in Patent Document 2 and Patent Document 3 have a channel structure in which a plurality of short CNTs shorter than the distance between the source electrode and the drain electrode are dispersed between the source electrode and the drain electrode. Therefore, there is no single metallic CNT continuous between the source electrode and the drain electrode.
The channels of Patent Document 2 and Patent Document 3 are formed by dispersing a plurality of short short CNTs with a dispersion liquid to form a channel. 1) Dispersion liquid that obstructs electron (hole) transport in the channel. 2) Contact resistance increases due to many contact points between CNTs in the structure. 3) High dispersion of CNTs in the dispersion liquid limits the density of CNTs and disperses them in random directions. Since the contact area with the electrode is small, the resistance of the channel and the channel-electrode interface may increase. That is, since the properties 1) to 3) act in the direction of increasing the electrical resistance between the source electrode and the drain electrode, the current between the source electrode and the drain electrode is at most 120 μA / mm (drain electrode). Between the gate electrode and the source electrode: V DS = 5.0 V, and the voltage between the gate electrode and the source electrode: V GS = 7.0 V), and control of a large current of several amperes is required. It could not be used for power devices for electric vehicles.
このように、ＣＮＴを用いたＦＥＴとして、高出力と低消費電力を同時に実現するトランジスタを作成することは困難であった。 Thus, it has been difficult to create a transistor that simultaneously realizes high output and low power consumption as an FET using CNTs.
本発明は、配向性を有するＣＮＴの束群のみからなるチャネルを用いてソース電極とドレイン電極との間に数アンペアレベルの大電流を制御することができ、かつこれを制御可能な電界効果トランジスタを提供することを目的とする。 The present invention can control a large current of several amperes between a source electrode and a drain electrode by using a channel composed only of a bundle group of CNTs having orientation, and a field effect transistor capable of controlling this. The purpose is to provide.
（１）本発明は、ソース電極と、ドレイン電極と、ゲートと、前記ソース電極と前記ドレイン電極との間に設けられたＣＮＴの束群からなるチャネルと、を具備する電界効果トランジスタ（例えば、後述の実施形態の電界効果トランジスタＦＥＴ１）であって、前記ＣＮＴの束群は、同一方向に配向した複数本のＣＮＴからなるＣＮＴ束の集合体であり、ＣＮＴの束群自体としても配向性を有しており、前記ソース電極と前記ドレイン電極とを結ぶ最短距離の直線に対して平行に配向し、かつ、前記ＣＮＴの束群を構成するＣＮＴの平均長さがゲート長（Ｌｇａｔｅ）以上である、ことを特徴とする、電界効果トランジスタを提供する。
（１）の発明によれば、優れた配向性を有する長尺なＣＮＴの束群が、ソース電極とドレイン電極との間を架橋しているため、電極とチャネルがその界面において良好な接触状態を実現しているため、チャネル−電極間の電気抵抗が小さく、電界効果トランジスタとして制御可能な電流値を向上させることができる。
(1) The present invention provides a field effect transistor comprising a source electrode, a drain electrode, a gate, and a channel composed of a bundle of CNTs provided between the source electrode and the drain electrode (for example, In the field effect transistor FET1) of the embodiment described later, the CNT bundle group is an aggregate of CNT bundles composed of a plurality of CNTs oriented in the same direction, and the CNT bundle group itself has orientation. And having an average length of CNTs constituting the bundle group of CNTs equal to or longer than a gate length (Lgate), and oriented parallel to the straight line of the shortest distance connecting the source electrode and the drain electrode. A field effect transistor is provided.
According to the invention of (1), since the long CNT bundle group having excellent orientation bridges between the source electrode and the drain electrode, the electrode and the channel are in good contact at the interface. Therefore, the electrical resistance between the channel and the electrode is small, and the current value that can be controlled as a field effect transistor can be improved.
（２）本発明は、前記ゲートは、液体電解質からなることを特徴とする、ことを特徴とする。
（２）の発明によれば、チャネルの表面に液体電解質が密着性よく含浸し、ゲート参照電極に電圧を印加した際に、液体電解質と個々のチャネルの表面に瞬時かつ一括にゲート絶縁層として機能する電気二重層が生じるため、スイッチング素子としての応答性が向上する。
(2) The present invention is characterized in that the gate is made of a liquid electrolyte.
According to the invention of (2), when the surface of the channel is impregnated with the liquid electrolyte with good adhesion and a voltage is applied to the gate reference electrode, the surface of the liquid electrolyte and each channel is instantaneously and collectively formed as a gate insulating layer. Since a functioning electric double layer is generated, responsiveness as a switching element is improved.
（３）本発明は、前記ＣＮＴの束群を形成するＣＮＴの密度は、１．０×１０９〜１．０×１０１２本／ｃｍ２である、ことを特徴とする。
（３）の発明によれば、チャネルの本数及び断面積が従来のものに比べて飛躍的に増大する点に加え、同一方向に配向した複数本のＣＮＴからなるＣＮＴ束の集合体であり、ＣＮＴの束群自体としても配向性を有しているため、ＣＮＴ同士の接触する接点が多くなり、導電経路の選択肢が増える。更に後述する電子（正孔）輸送経路の最適化等が起こる。また、電極とチャネルがその界面において良好な接触状態を実現しているため、チャネル−電極間の電気抵抗が小さい。これらによって、電界効果トランジスタとして制御可能な電流値を飛躍的に向上させることができる。
(3) The present invention is characterized in that the density of CNTs forming the bundle group of CNTs is 1.0 × 10 9 to 1.0 × 10 12 pieces / cm 2 .
According to the invention of (3), in addition to the point that the number of channels and the cross-sectional area increase dramatically compared to the conventional one, it is an aggregate of CNT bundles composed of a plurality of CNTs oriented in the same direction, Since the CNT bundle group itself has orientation, the number of contact points between the CNTs increases, and the choice of the conductive path increases. Furthermore, optimization of an electron (hole) transport route, which will be described later, occurs. In addition, since the electrode and the channel realize a good contact state at the interface, the electrical resistance between the channel and the electrode is small. As a result, the current value that can be controlled as a field effect transistor can be dramatically improved.
（４）本発明は、前記ＣＮＴの束群は、先端放電型ラジカルＣＶＤ法によって合成された、ことを特徴とする。
（４）の発明によれば、ソース電極とドレイン電極とを連続して接続できる長さ以上の長尺なＣＮＴの束群を合成できるため、分散液を用いずにＣＮＴのみから構成される電界効果トランジスタのチャネルを製造することができる。
(4) The present invention is characterized in that the bundle of CNTs is synthesized by a tip discharge radical CVD method.
According to the invention of (4), since it is possible to synthesize a bundle group of CNTs having a length longer than the length capable of continuously connecting the source electrode and the drain electrode, an electric field composed only of CNTs without using a dispersion liquid. The channel of the effect transistor can be manufactured.
（５）本発明は、ソース電極と、ドレイン電極と、ゲートと、前記ソース電極と前記ドレイン電極との間に設けられたＣＮＴの束群からなるチャネルと、を具備する電界効果トランジスタ（例えば、後述の実施形態の電界効果トランジスタＦＥＴ１）の製造方法であって、先端放電型ラジカルＣＶＤ法によって前記ＣＮＴの束群を合成し、基板上に、ソース電極と、ドレイン電極と、ＣＮＴの束群からなるチャネルと、液体電解質からなるゲートと、を形成し、前記ＣＮＴの束群は、同一方向に配向した複数本のＣＮＴからなるＣＮＴ束の集合体であり、ＣＮＴの束群自体としても配向性を有しており、前記ソース電極と前記ドレイン電極とを結ぶ最短距離の直線に対して平行方向に配向し、かつ、前記ＣＮＴの束群を形成する個々のＣＮＴの平均長さがゲート長（Ｌｇａｔｅ）以上である、ことを特徴とする。
（５）の発明によれば、ＣＮＴの束群が、ソース電極とドレイン電極との間を連続して接続しているため、チャネルの電気抵抗値が小さく、更には電極とチャネルがその界面において良好な接触状態を実現しているため、チャネル−電極間の電気抵抗が小さく、アンペアレベルの大電流を制御する電界効果トランジスタを製造することができる。
(5) The present invention provides a field effect transistor comprising a source electrode, a drain electrode, a gate, and a channel composed of a bundle of CNTs provided between the source electrode and the drain electrode (for example, A method of manufacturing a field effect transistor FET1) according to an embodiment described later, wherein a bundle group of the CNTs is synthesized by a tip discharge radical CVD method, and a source electrode, a drain electrode, and a bundle of CNTs are formed on a substrate. The CNT bundle group is an aggregate of CNT bundles composed of a plurality of CNTs oriented in the same direction, and the CNT bundle group itself is also oriented. Individual CNTs that are oriented in a direction parallel to the straight line of the shortest distance connecting the source electrode and the drain electrode and that form a bundle group of the CNTs The average is the gate length (Lgate) or more in length, and wherein the.
According to the invention of (5), since the bundle group of CNTs continuously connects the source electrode and the drain electrode, the electrical resistance value of the channel is small, and furthermore, the electrode and the channel are at the interface. Since a good contact state is realized, it is possible to manufacture a field effect transistor that has a small electrical resistance between the channel and the electrode and controls a large ampere level current.
本発明によれば、ＣＮＴ束群のみからなるチャネルを用いてソース電極とドレイン電極との間に数アンペアレベルの大電流を制御することができ、かつこれを制御可能なＦＥＴを提供することができる。 According to the present invention, it is possible to provide a FET capable of controlling a large current of several amperes between a source electrode and a drain electrode using a channel composed only of a CNT bundle group and capable of controlling this. it can.
以下、本発明の一実施形態に係る電界効果トランジスタ１（以下、必要に応じ「ＦＥＴ１」と呼ぶ）について図面を適宜参照しつつ説明する。 Hereinafter, a field effect transistor 1 according to an embodiment of the present invention (hereinafter referred to as “FET 1” as necessary) will be described with reference to the drawings as appropriate.
［構成］
図２は、本発明の一実施形態に係る電界効果トランジスタ１の構成の模式図である。
本発明の一実施形態に係るＦＥＴ１は、基板２、ソース電極３、ドレイン電極４、導電性樹脂５、絶縁性樹脂６、チャネル７、ゲート８、ゲート参照電極９、及び配線１０から構成される。
[Constitution]
FIG. 2 is a schematic diagram of a configuration of the field effect transistor 1 according to an embodiment of the present invention.
An FET 1 according to an embodiment of the present invention includes a substrate 2, a source electrode 3, a drain electrode 4, a conductive resin 5, an insulating resin 6, a channel 7, a gate 8, a gate reference electrode 9, and a wiring 10. .
基板２は、ガラスで構成されるが、例えば、ポリエチレンナフタレート等の樹脂フィルムやプラスチックであってもよい。
基板２上の一部の領域には、直方体の形状からなるソース電極３及びドレイン電極４がそれぞれ互いに対面するように配置されている。ソース電極３及びドレイン電極４は、各々、チタン及びそのチタンの周囲を金が被覆したもので構成されている。
導電性樹脂５は、導電性エポキシ樹脂又は銀ペーストで構成され、ソース電極３及びドレイン電極４の周囲を覆うように配置されている。
絶縁性樹脂６は、絶縁性エポキシ樹脂で構成され、導電性樹脂５の外周を覆うように配置されている。
The substrate 2 is made of glass, but may be a resin film such as polyethylene naphthalate or a plastic, for example.
In a partial region on the substrate 2, a source electrode 3 and a drain electrode 4 each having a rectangular parallelepiped shape are arranged so as to face each other. Each of the source electrode 3 and the drain electrode 4 is composed of titanium and a titanium covered with gold.
The conductive resin 5 is made of a conductive epoxy resin or silver paste, and is disposed so as to cover the periphery of the source electrode 3 and the drain electrode 4.
The insulating resin 6 is made of an insulating epoxy resin and is disposed so as to cover the outer periphery of the conductive resin 5.
チャネル７は、同一方向に配向した複数本のＣＮＴからなるＣＮＴ束の集合体（以下、必要に応じ「ＣＮＴの束群」と呼ぶ）として構成され、ソース電極３とドレイン電極４とを接続するように配置されている。
ここで、本発明のチャネル７を構成するＣＮＴの束群は、その長さが少なくともソース電極３とドレイン電極４との間の距離よりも長くなっており、個々のＣＮＴがソース電極３とドレイン電極４との間を連続して接続するようになっている。また、本発明のチャネル７を構成するＣＮＴは、その単位面積当たりの本数が１．０×１０９〜１．０×１０１２本／ｃｍ２という高密度で形成されている。
このように、ソース電極３及びドレイン電極４間の距離よりも長く、従来のＣＮＴを、用いたＦＥＴデバイスのチャネル数の比にならないほど高密度化されたＣＮＴをチャネル７に用いることで、本発明のＦＥＴ１では、従来例のような分散処理（短い複数の短尺ＣＮＴを分散液により分散させてチャネル７を形成する処理）を行わずに、ＦＥＴとしての役割を付与することができる。加えて、電子（正孔）輸送を担うキャリアの本数及び断面積の増大によって、チャネルに流れる電流値が飛躍的に増大する。
そして、本発明のＦＥＴ１では、チャネル７内に電子（正孔）輸送の障害となる分散液が残留することもなく、また、チャネル７がゲート８に効率よく含浸されてチャネル７及びゲート８間の接触面積が大きくなるので、ゲート参照電極９に電圧を印加した際に、ゲート８と個々のチャネル７の表面に瞬時かつ一括にゲート絶縁層として機能する電気二重層が生じるため、更にはソース電極３及びドレイン電極４とチャネル７がその界面において良好な接触状態を実現しているため、チャネル−電極間の電気抵抗が小さく、アンペアレベルの大電流を制御することができる。
The channel 7 is configured as an aggregate of CNT bundles composed of a plurality of CNTs oriented in the same direction (hereinafter referred to as “CNT bundle group” if necessary), and connects the source electrode 3 and the drain electrode 4. Are arranged as follows.
Here, the bundle group of the CNTs constituting the channel 7 of the present invention has a length that is at least longer than the distance between the source electrode 3 and the drain electrode 4, and each CNT is separated from the source electrode 3 and the drain electrode 4. The electrode 4 is connected continuously. In addition, the CNTs constituting the channel 7 of the present invention are formed at a high density of 1.0 × 10 9 to 1.0 × 10 12 / cm 2 per unit area.
In this way, the CNTs that are longer than the distance between the source electrode 3 and the drain electrode 4 and are densified so that the conventional CNT does not become the ratio of the number of channels of the FET device used are used for the channel 7. In the FET 1 of the invention, the role as an FET can be imparted without performing a dispersion process (a process for forming a channel 7 by dispersing a plurality of short CNTs with a dispersion) as in the conventional example. In addition, the value of the current flowing through the channel increases dramatically due to the increase in the number and cross-sectional area of carriers responsible for electron (hole) transport.
In the FET 1 of the present invention, no dispersion liquid that obstructs electron (hole) transport remains in the channel 7, and the channel 7 is efficiently impregnated in the gate 8, so that the channel 7 and the gate 8 are not impregnated. Since the contact area of the gate reference electrode 9 is increased, an electric double layer that functions as a gate insulating layer is generated instantaneously and collectively on the surfaces of the gate 8 and the individual channels 7 when a voltage is applied to the gate reference electrode 9. Since the electrode 3 and the drain electrode 4 and the channel 7 are in good contact at the interface, the electrical resistance between the channel and the electrode is small, and a large ampere level current can be controlled.
なお、チャネル７を形成する複数のＣＮＴの束構造は、例えば、図１の模式図で示すようになっている。すなわち、ＣＮＴの束構造は、半導体性ＣＮＴ１１と金属性ＣＮＴ１２とから構成され、その比率はおおよそ２：１で構成されている。これは、ＣＮＴがグラフェンシートを巻いたような形状を有するものであり、ＣＮＴの構造上の違いにより半導体的性質と金属的性質とを有するＣＮＴがおおよそ２：１の比率で存在することに起因している。
図１において、白丸が黒丸に重なるように巻かれたＣＮＴは、アームチェア型ＣＮＴと呼ばれ、金属的性質を示す。一方、白丸がそれ以外の丸と重なる様に巻かれた場合であるカイラル型ＣＮＴ及びジグザグ型ＣＮＴは、半導体的性質を示す。つまり、図１のＣＮＴは、１／３程度がアームチェア型ＣＮＴ、２／３程度がカイラル型ＣＮＴ又はジグザグ型ＣＮＴから構成されることから、半導体的性質を有するＣＮＴと、金属的性質を有するＣＮＴがおおよそ２：１の比率となる。
The bundle structure of a plurality of CNTs forming the channel 7 is, for example, as shown in the schematic diagram of FIG. That is, the CNT bundle structure is composed of semiconducting CNTs 11 and metallic CNTs 12, and the ratio is approximately 2: 1. This is due to the fact that CNTs have a shape like a graphene sheet wound, and CNTs having semiconducting properties and metallic properties exist in a ratio of approximately 2: 1 due to structural differences in CNTs. doing.
In FIG. 1, CNTs wound so that white circles overlap with black circles are called armchair CNTs and exhibit metallic properties. On the other hand, chiral CNTs and zigzag CNTs, which are wound when white circles overlap with other circles, exhibit semiconducting properties. In other words, about 1/3 of the CNTs in FIG. 1 are composed of armchair CNTs, and about 2/3 are composed of chiral CNTs or zigzag CNTs, so that they have semiconducting CNTs and metallic properties. The ratio of CNT is approximately 2: 1.
図２は、本発明に係る一実施形態としての電界効果トランジスタのチャネルに用いるＣＮＴの模式図である。チャネル７は、複数のＣＮＴが束ねられた束構造として構成され、ソース電極３とドレイン電極４とを架橋するように配置されている。
ここで、図３に示すように、ソース電極３とドレイン電極４との最短距離となる直線の長さＬｇａｔｅを「ゲート長」と呼ぶ。また、基板２の平面に並行であって、ソース電極３とドレイン電極４との最短距離となる直線に直角な方向を「ゲート幅方向」と呼び、チャネル７のゲート幅方向の長さＷｇａｔｅを「ゲート幅」と呼ぶ。そして、チャネル７として用いられるＣＮＴの束群を構成するＣＮＴの長さの平均（以下、「カーボンナノチューブの束群の平均長さ」と呼ぶ）、即ち、平均長さＬｃｎｔを「チャネル長」と呼ぶ。さらに、基板２の平面に垂直な方向を「ゲート高さ方向」と呼び、チャネル７のゲート高さ方向の寸法を「ゲートの厚み」と呼ぶ。
なお、本実施形態においては、例えばゲート長Ｌｇａｔｅ及びゲート幅Ｗｇａｔｅはいずれも１ｍｍであり、ゲートの厚み（基板２の平面に垂直な方向の厚み）は３００μｍである。あるいは、ゲート長Ｌｇａｔｅは、１インチ（２．５４ｍｍ）程度であってもよい。
FIG. 2 is a schematic view of a CNT used for a channel of a field effect transistor as an embodiment according to the present invention. The channel 7 is configured as a bundle structure in which a plurality of CNTs are bundled, and is arranged so as to bridge the source electrode 3 and the drain electrode 4.
Here, as shown in FIG. 3, the length Lgate of the straight line that is the shortest distance between the source electrode 3 and the drain electrode 4 is referred to as “gate length”. A direction parallel to the plane of the substrate 2 and perpendicular to the straight line that is the shortest distance between the source electrode 3 and the drain electrode 4 is called a “gate width direction”, and the length Wgate of the channel 7 in the gate width direction is This is called “gate width”. The average length of the CNTs constituting the bundle of CNTs used as the channel 7 (hereinafter referred to as “average length of the bundle of carbon nanotubes”), that is, the average length Lcnt is referred to as “channel length”. Call. Further, the direction perpendicular to the plane of the substrate 2 is called “gate height direction”, and the dimension of the channel 7 in the gate height direction is called “gate thickness”.
In this embodiment, for example, the gate length Lgate and the gate width Wgate are both 1 mm, and the thickness of the gate (the thickness in the direction perpendicular to the plane of the substrate 2) is 300 μm. Alternatively, the gate length Lgate may be about 1 inch (2.54 mm).
そして、本発明のチャネル７としては、そのＣＮＴの配向がソース電極３とドレイン電極４との間の電子（正孔）の輸送方向に平行となるように形成されることが望ましいともいえる。すなわち、ＣＮＴの配向が、ソース電極３とドレイン電極４との最短距離となる直線に対して平行であることが望ましい。
ＣＮＴの配向がソース電極３とドレイン電極４との間の電子（正孔）の輸送方向に平行になるほど、ソース電極３及びドレイン電極４間に輸送される電子（正孔）が同じ１本の（あるいはその近傍の）ＣＮＴ上を移動しやすくなり、隣り合うＣＮＴ間の移動が少なくなる分だけチャネル７の抵抗が下がるからである。したがって、高出力のＦＥＴ１を得るためには、ＣＮＴの配向がソース電極３とドレイン電極４との間の電子（正孔）の輸送方向に平行であることが望ましい。
It can be said that the channel 7 of the present invention is desirably formed so that the orientation of the CNTs is parallel to the transport direction of electrons (holes) between the source electrode 3 and the drain electrode 4. That is, it is desirable that the orientation of the CNTs be parallel to a straight line that is the shortest distance between the source electrode 3 and the drain electrode 4.
The more the orientation of the CNT becomes parallel to the transport direction of electrons (holes) between the source electrode 3 and the drain electrode 4, the more electrons (holes) transported between the source electrode 3 and the drain electrode 4 This is because it becomes easier to move on (or in the vicinity of) the CNTs, and the resistance of the channel 7 decreases by the amount of movement between adjacent CNTs. Therefore, in order to obtain a high-power FET 1, it is desirable that the orientation of the CNTs is parallel to the electron (hole) transport direction between the source electrode 3 and the drain electrode 4.
また、本発明のチャネル７の構造を別の視点から見ると、束構造を構成するＣＮＴのうち、ＣＮＴがソース電極３とドレイン電極４との間を連続して接続するものを含むよう構成されることが望ましいともいえる。
ソース電極３とドレイン電極４の間が１本の連続したＣＮＴで接続されていた方が、従来例のように、短いＣＮＴ同士を複数繋いだ場合よりも、各ＣＮＴ間の接触抵抗がない分だけ、チャネル７の抵抗が小さくなるからである。つまり、高出力のＦＥＴ１を得るという観点からは、ＣＮＴの束群は、ソース電極３とドレイン電極４との間を連続して接続するＣＮＴを含むよう構成されていることも大切である。
Further, when the structure of the channel 7 of the present invention is viewed from another viewpoint, the CNTs constituting the bundle structure are configured to include those in which the CNTs continuously connect the source electrode 3 and the drain electrode 4. It can be said that it is desirable.
When the source electrode 3 and the drain electrode 4 are connected by one continuous CNT, there is no contact resistance between the CNTs as compared with the case where a plurality of short CNTs are connected as in the conventional example. This is because the resistance of the channel 7 is reduced. That is, from the viewpoint of obtaining a high-power FET 1, it is also important that the bundle group of CNTs includes a CNT that continuously connects the source electrode 3 and the drain electrode 4.
再び、図２に戻って、本発明の第一実施形態に係る電界効果トランジスタ１の構成を説明する。ゲート８は食塩水であって、基板２、絶縁性樹脂６及びチャネル７に触れる様に液層内に満たされている。特に、チャネル７に対しては、本発明のチャネル７は従来例のような分散処理を行っていないため、ゲート８が、チャネル７の厚み方向（基板２の平面に垂直な方向）へ効率よく含浸している。なお、ゲート８は、食塩水に代えて、リン酸緩衝生理食塩水（ＰＢＳ、又はこれらに塩化水素・水酸化ナトリウム等を加えたもの）、水酸化カリウム、シュウ酸塩、フタル酸塩、中性リン酸塩、ホウ酸塩の溶液等の電解液やイオン液体でもよい。
ゲート参照電極９は、銀の周囲を塩化銀で覆うように構成された銀−塩化銀電極であり、ゲート８の液体電解質の溶液内に浸漬されている。
なお、ゲート参照電極９に電圧が加えられると、ＣＮＴの外周を覆うように電気二重層によるゲート絶縁層１３が形成されることになる。
Returning to FIG. 2 again, the configuration of the field effect transistor 1 according to the first embodiment of the present invention will be described. The gate 8 is a saline solution, and is filled in the liquid layer so as to touch the substrate 2, the insulating resin 6, and the channel 7. In particular, for the channel 7, since the channel 7 of the present invention is not subjected to the dispersion processing as in the conventional example, the gate 8 is efficiently in the thickness direction of the channel 7 (direction perpendicular to the plane of the substrate 2) Impregnated. The gate 8 is a phosphate buffered saline (PBS or a solution obtained by adding hydrogen chloride / sodium hydroxide, etc.), potassium hydroxide, oxalate, phthalate, medium, instead of saline. Electrolytic solutions and ionic liquids such as a solution of basic phosphate and borate may be used.
The gate reference electrode 9 is a silver-silver chloride electrode configured to cover the periphery of silver with silver chloride, and is immersed in the liquid electrolyte solution of the gate 8.
When a voltage is applied to the gate reference electrode 9, a gate insulating layer 13 made of an electric double layer is formed so as to cover the outer periphery of the CNT.
次に、図４を参照しつつ、本発明のチャネル７の構造を説明する。
図４は、従来技術と本発明のチャネル７構造の違いを説明する概念図である。
図４（ａ）は、従来技術（例えば、特許文献１）に記載されたチャネルの概念図である。図４（ｂ）は、本発明の一実施形態としてのチャネル７の概念図である。
図４（ａ）に示されるチャネルは、半導体性ＣＮＴ１１と、金属性ＣＮＴ１２と、それら以外にも断片化処理及び分散処理に由来する分散溶媒１４、界面活性剤１５、金属微粒子１６等の不純物を含む。さらに、断片化処理では、ＣＮＴの側壁に亀裂等が生じやすいため、図４（ａ）に示されるチャネルは、欠陥のあるＣＮＴ１７を含む。これら不純物や欠陥のあるＣＮＴは、導電特性の低下及びスイッチング特性の低下の原因となる。さらに、従来技術のチャネルは、分散液中にＣＮＴを高分散させるためＣＮＴの密度に制限があるうえに、ＣＮＴがランダムな方向に分散しているので、電極との接触面積が小さくなり、大電流を制御することができない。
Next, the structure of the channel 7 of the present invention will be described with reference to FIG.
FIG. 4 is a conceptual diagram illustrating the difference between the prior art and the channel 7 structure of the present invention.
FIG. 4A is a conceptual diagram of a channel described in the prior art (for example, Patent Document 1). FIG. 4B is a conceptual diagram of the channel 7 as an embodiment of the present invention.
The channel shown in FIG. 4 (a) contains semiconducting CNT11, metallic CNT12, and impurities such as dispersion solvent 14, surfactant 15 and metal fine particles 16 derived from fragmentation treatment and dispersion treatment. Including. Furthermore, in the fragmentation process, cracks or the like are likely to occur on the side walls of the CNTs, so the channel shown in FIG. 4A includes the defective CNTs 17. These impurities and defective CNTs cause deterioration in conductive characteristics and switching characteristics. Furthermore, in the prior art channel, the density of CNTs is limited because CNTs are highly dispersed in the dispersion, and since the CNTs are dispersed in a random direction, the contact area with the electrode is reduced, resulting in a large size. The current cannot be controlled.
一方、図４（ｂ）に示す、本発明の一実施形態としてのチャネル７は、半導体性ＣＮＴ１１と金属性ＣＮＴ１２のみから構成されるため、上述のような、ＣＮＴ以外の不純物を含まない。さらには断片化処理等も不要のため、欠陥のあるＣＮＴの本数が減少する。これらの作用によって優れた導電特性を示す。このため、ゲート８として液体電解質を用いた場合には、ゲート８がチャネル７の厚み方向へ効率よく含浸し、チャネル７とゲート８の接触面積を大きくすることができる。更には、チャネル７が配向していることからソース電極及びドレイン電極とチャネル７がその界面において良好な接触状態を実現しているため、チャネル−電極間の電気抵抗が小さい。上述のように、本発明のＦＥＴ１では、チャネル−ゲート間、チャネル−電極間の接触面積が大きいことに加え、チャネルに高い電子移動度を誇るＣＮＴが、単位面積当たりの本数が１．０×１０９〜１．０×１０１２本／ｃｍ２という高密度で形成されたものをもちいることから、アンペアレベルの大電流を制御することが可能である。 On the other hand, the channel 7 as an embodiment of the present invention shown in FIG. 4B is composed of only the semiconducting CNTs 11 and the metallic CNTs 12, and thus does not contain impurities other than CNTs as described above. Furthermore, since the fragmentation process is unnecessary, the number of defective CNTs is reduced. Due to these effects, excellent conductive properties are exhibited. Therefore, when a liquid electrolyte is used as the gate 8, the gate 8 can be efficiently impregnated in the thickness direction of the channel 7, and the contact area between the channel 7 and the gate 8 can be increased. Further, since the channel 7 is oriented, the source electrode and the drain electrode and the channel 7 realize a good contact state at the interface, and thus the electrical resistance between the channel and the electrode is small. As described above, in the FET 1 of the present invention, in addition to the large contact area between the channel and the gate and between the channel and the electrode, the CNT having high electron mobility in the channel has a number per unit area of 1.0 ×. Since a high density of 10 9 to 1.0 × 10 12 lines / cm 2 is used, it is possible to control a large ampere level current.
［製造方法］
次に、ＦＥＴ１の製造方法について図５〜図９を参照しつつ説明する。
図５は、本発明に係る一実施形態としての電界効果トランジスタのＣＮＴを合成するプラズマＣＶＤ装置の概略図である。
本実施形態におけるチャネル７は、先端放電型ラジカルＣＶＤ法（以下、「プラズマＣＶＤ法」と呼ぶ）によって合成されるＣＮＴから構成される。本実施形態におけるプラズマＣＶＤ法によるＣＮＴの合成装置が、プラズマＣＶＤ装置３０である。プラズマＣＶＤ装置３０は、図５に示すように、チャンバー３１と、基板加熱部３２、基板３３、基板ホルダ３４、マイクロ波導波管３５と、マイクロ波導波管３５から伸びるアンテナ３６と、から構成される。そして、チャンバー３１は、内部に原料ガス３７を導入するための入口である原料ガス導入部３８と、外部に原料ガス３７を排出するための原料ガス排出部３９と、を備えている。
[Production method]
Next, the manufacturing method of FET1 is demonstrated, referring FIGS.
FIG. 5 is a schematic view of a plasma CVD apparatus for synthesizing CNT of a field effect transistor as one embodiment according to the present invention.
The channel 7 in this embodiment is composed of CNT synthesized by a tip discharge radical CVD method (hereinafter referred to as “plasma CVD method”). The plasma CVD apparatus 30 is an apparatus for synthesizing CNTs by plasma CVD in this embodiment. As shown in FIG. 5, the plasma CVD apparatus 30 includes a chamber 31, a substrate heating unit 32, a substrate 33, a substrate holder 34, a microwave waveguide 35, and an antenna 36 extending from the microwave waveguide 35. The The chamber 31 includes a source gas introduction unit 38 that is an inlet for introducing the source gas 37 therein, and a source gas discharge unit 39 for discharging the source gas 37 to the outside.
ここで、プラズマＣＶＤ装置３０を用いたＣＮＴの製造方法を説明する。
原料ガス３７は、炭化水素ガスであり、メタンやアセチレン等が好適である。
まず、基板３３上には鉄粒子等の触媒４０が高密度に配置される。触媒４０は、コバルトと鉄の合金、ニッケルと鉄の合金が用いられてもよい。次に、基板３３から離れたアンテナ３６の先端部４１でプラズマを発生させ、プラズマがプラズマ発生領域４２内の原料ガス３７を分解することにより、基板３３の上にＣＮＴが合成される。
本プラズマＣＶＤ装置は、マイクロ波の定在波の腹がちょうどアンテナ３６の先端部４１に位置するよう設計されているため、６０Ｗという低電力で放電可能である。また、基板３３とアンテナ３６の先端部４１との距離ｄは、上下に可動な基板ホルダ３４によって自由に調整することができるので、プラズマを触媒４０から離れた場所で発生させることができる。このため、触媒４０がプラズマによって損傷を受けにくく、触媒４０の活性時間が伸びることになるので、数ｍｍという長尺かつ垂直に配向し、かつ単位面積当たりの本数が１．０×１０９〜１．０×１０１２本／ｃｍ２という高密度のＣＮＴを合成することができる。
Here, the manufacturing method of CNT using the plasma CVD apparatus 30 is demonstrated.
The source gas 37 is a hydrocarbon gas, and methane, acetylene, or the like is preferable.
First, the catalyst 40 such as iron particles is arranged on the substrate 33 at a high density. The catalyst 40 may be an alloy of cobalt and iron, or an alloy of nickel and iron. Next, plasma is generated at the tip 41 of the antenna 36 away from the substrate 33, and the plasma decomposes the source gas 37 in the plasma generation region 42, thereby synthesizing CNTs on the substrate 33.
Since this plasma CVD apparatus is designed so that the antinode of the microwave standing wave is located at the front end 41 of the antenna 36, it can be discharged with a low power of 60W. Further, since the distance d between the substrate 33 and the tip portion 41 of the antenna 36 can be freely adjusted by the substrate holder 34 that is movable up and down, plasma can be generated at a location away from the catalyst 40. For this reason, the catalyst 40 is not easily damaged by the plasma, and the active time of the catalyst 40 is extended. Therefore, the catalyst 40 is oriented as long and vertically as several mm, and the number per unit area is 1.0 × 10 9 to A high-density CNT of 1.0 × 10 12 / cm 2 can be synthesized.
上述のプラズマＣＶＤ法におるＣＮＴの合成を、６９０℃、２０Ｔｏｒｒ、６０Ｗ、の条件下で行うことにより、長尺なＣＮＴを合成することができる。
図６は、本発明に係る一実施形態としてプラズマＣＶＤ法を用いて合成したＣＮＴのＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）像を示す図である。なお、図６の右上の写真はこのＳＥＭ像の部分拡大図である。
基板に垂直な方向に成長した自立するＣＮＴ（フォレストと呼ばれる）が合成されているのがわかる。従来の方法では、ＣＮＴの長さはせいぜい数μｍであったのに対し、プラズマＣＶＤ法によれば、図６に示すように、１ｍｍ程度の厚さに成長していることがわかる。そして、図６の右上のＣＮＴの部分拡大図から、個々のＣＮＴは、基板に垂直な方向に配向して伸びている。
By performing CNT synthesis in the above-described plasma CVD method under the conditions of 690 ° C., 20 Torr, and 60 W, long CNTs can be synthesized.
FIG. 6 is a view showing an SEM (Scanning Electron Microscopy) image of CNT synthesized using the plasma CVD method as one embodiment according to the present invention. Note that the upper right photograph in FIG. 6 is a partially enlarged view of this SEM image.
It can be seen that free-standing CNT (called a forest) grown in a direction perpendicular to the substrate is synthesized. In the conventional method, the length of the CNT is at most several μm, whereas according to the plasma CVD method, it is found that the CNT grows to a thickness of about 1 mm as shown in FIG. And from the partial enlarged view of the CNT in the upper right of FIG. 6, each CNT extends in the direction perpendicular to the substrate.
図７は、本発明に係る一実施形態としてプラズマＣＶＤ法を用いて合成したＣＮＴのＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）像を示す図である。図７から、複数のＣＮＴが、束になった束構造を形成している。 FIG. 7 is a diagram showing a TEM (Transmission Electron Microscopy) image of CNT synthesized using a plasma CVD method as an embodiment according to the present invention. From FIG. 7, a plurality of CNTs form a bundle structure in a bundle.
上記のプラズマＣＶＤ法により合成した長尺のＣＮＴの組成比率は、単層ＣＮＴが８２％、２層ＣＮＴが１８％を占める。そして、単層ＣＮＴの平均直径は２．２ｎｍ、２層ＣＮＴの平均直径は３．７ｎｍであった。 The composition ratio of the long CNT synthesized by the above plasma CVD method is 82% for single-walled CNT and 18% for double-walled CNT. The average diameter of single-walled CNTs was 2.2 nm, and the average diameter of double-walled CNTs was 3.7 nm.
次に、本発明の一実施形態に係るＦＥＴ１の製造方法について図８及び図９を参照しつつ説明する。
図８は、本発明の一実施形態に係るＦＥＴ１の製造手順を示すフローチャートである。図９は、本発明の一実施形態に係るＦＥＴ１の製造方法の概略図を示している。図９の（ａ）〜（ｄ）はＦＥＴ１を上方向から俯瞰した図であり、図９の（ａ’）〜（ｅ’）はＦＥＴ１の側面方向から見た図である。図９（ａ）〜（ｄ）は、それぞれ図９（ａ’）〜（ｅ’）に対応している。さらに、図８のステップＳ１２は、図９（ａ）及び（ａ’）に、図８のステップＳ１３は、図９（ｂ）及び（ｂ’）に、図８のステップＳ１４は、図９（ｃ）及び（ｃ’）に、図８のステップＳ１５及びＳ１６は、図９（ｄ）及び（ｄ’）に、図８のステップＳ１７は、図９（ｅ’）に対応している。
Next, the manufacturing method of FET1 which concerns on one Embodiment of this invention is demonstrated, referring FIG.8 and FIG.9.
FIG. 8 is a flowchart showing a manufacturing procedure of the FET 1 according to the embodiment of the present invention. FIG. 9 shows a schematic diagram of a method of manufacturing the FET 1 according to one embodiment of the present invention. 9A to 9D are views of the FET 1 viewed from above, and FIGS. 9A to 9E are views of the FET 1 viewed from the side. FIGS. 9A to 9D correspond to FIGS. 9A to 9E, respectively. Further, step S12 in FIG. 8 is shown in FIGS. 9A and 9A, step S13 in FIG. 8 is shown in FIGS. 9B and 9B, and step S14 in FIG. Steps S15 and S16 in FIG. 8 correspond to FIGS. 9 (d) and (d ′), and step S17 in FIG. 8 corresponds to FIG. 9 (e ′).
本発明の第一実施形態に係るＦＥＴ１の作成は、次のような手順により実行される。 The creation of the FET 1 according to the first embodiment of the present invention is executed by the following procedure.
ステップＳ１１において、プラズマＣＶＤ装置３０により、ゲート長Ｌｇａｔｅの３〜５倍程度の長さのＣＮＴを合成する。 In step S11, the plasma CVD apparatus 30 synthesizes CNTs having a length of about 3 to 5 times the gate length Lgate.
ステップＳ１２において、ステップ１において合成したＣＮＴをゲート長Ｌｇａｔｅの２倍程度の長さになるようにＣＮＴを基板から剥がし取り、ガラスからなる基板２の上に絶縁性樹脂（図示しない）を用いて固定する。この固定されたＣＮＴがチャネル７である（図９（ａ）及び（ａ’）参照）。 In step S12, the CNT synthesized in step 1 is peeled off from the substrate so as to be about twice as long as the gate length Lgate, and an insulating resin (not shown) is used on the substrate 2 made of glass. Fix it. This fixed CNT is the channel 7 (see FIGS. 9A and 9A).
ステップＳ１３において、チタンの周囲を金が被覆して構成されるソース電極３及びドレイン電極４を、ソース電極３とドレイン電極４との間の距離（すなわちゲート長）が１ｍｍになるように蒸着する（図９（ｂ）及び（ｂ’）参照）。 In step S13, the source electrode 3 and the drain electrode 4 configured by covering titanium with gold are deposited so that the distance between the source electrode 3 and the drain electrode 4 (that is, the gate length) is 1 mm. (See FIGS. 9B and 9B).
ステップＳ１４において、別のガラス基板２上に、ステップＳ１３において作成したＣＮＴのチャネル７と、ソース電極３及びドレイン電極４を移し替える（図９（ｃ）及び（ｃ’）参照）。 In step S14, the CNT channel 7 prepared in step S13, and the source electrode 3 and the drain electrode 4 are transferred onto another glass substrate 2 (see FIGS. 9C and 9C).
ステップＳ１５において、ソース電極３及びドレイン電極４にそれぞれ配線１０を導電性樹脂５（伝導性エポキシ樹脂又は銀ペースト）で電気的に接合する（図９（ｄ）及び（ｄ’）参照）。 In step S15, the wiring 10 is electrically joined to the source electrode 3 and the drain electrode 4 with a conductive resin 5 (conductive epoxy resin or silver paste), respectively (see FIGS. 9D and 9D).
ステップＳ１６において、絶縁性樹脂６（絶縁性エポキシ樹脂）によりソース電極３と、ドレイン電極４及び配線１０を覆い、液体電解質からなるゲート８に直接暴露することを防止する（図９（ｄ）及び（ｄ’）参照）。 In step S16, the source electrode 3, the drain electrode 4 and the wiring 10 are covered with the insulating resin 6 (insulating epoxy resin) to prevent direct exposure to the gate 8 made of a liquid electrolyte (FIG. 9 (d) and (See (d ′)).
ステップＳ１７において、絶縁性樹脂６による壁２０を設け、液体電解質を貯留できる液槽とし、液体電解質からなるゲート８に、ゲート参照電極９を浸漬させる（図９（ｅ’）参照）。 In step S17, the wall 20 made of the insulating resin 6 is provided to form a liquid tank in which the liquid electrolyte can be stored, and the gate reference electrode 9 is immersed in the gate 8 made of the liquid electrolyte (see FIG. 9 (e ')).
［動作］
次に、上述のように、プラズマＣＶＤ法により合成したＣＮＴを用いて作成したＦＥＴ１の動作について説明する。
ゲート参照電極９に、電圧がゼロの状態から電圧を印加すると、チャネル７の個々のＣＮＴとゲート８の液体電解質との界面に電気二重層によるゲート絶縁層１３が形成される。ゲート８は、液体電解質であるため、ＣＮＴとの密着性がよく、容易かつ均一に電界をチャネル７に作用させることができるため、高速にゲート絶縁層１３を形成することができる。
そして、当該ゲート絶縁層１３を介してＣＮＴチャネル７に電界が作用するので、このときにソース電極３とドレイン電極４との間に電圧を印加しておくと、ソース電極３とドレイン電極４との間に電流が流れる。
[Operation]
Next, the operation of the FET 1 created using the CNT synthesized by the plasma CVD method as described above will be described.
When a voltage is applied to the gate reference electrode 9 from a state in which the voltage is zero, a gate insulating layer 13 of an electric double layer is formed at the interface between each CNT of the channel 7 and the liquid electrolyte of the gate 8. Since the gate 8 is a liquid electrolyte, it has good adhesion to the CNTs, and an electric field can be applied to the channel 7 easily and uniformly, so that the gate insulating layer 13 can be formed at high speed.
Since an electric field acts on the CNT channel 7 via the gate insulating layer 13, if a voltage is applied between the source electrode 3 and the drain electrode 4 at this time, the source electrode 3 and the drain electrode 4 Current flows between the two.
図１０は、本発明に係る一実施形態としての電界効果トランジスタの性能評価を示す図である。
ゲート参照電極９とソース電極３の間の電圧（以下、「ゲート参照電極−ソース電極間電圧」と呼ぶ）ＶＧＳを０Ｖ、０．５Ｖ、１．０Ｖ、１．５Ｖ、２．０Ｖに設定し、ドレイン電極４とソース電極３の間の電圧（以下、「ドレイン−ソース電極間電圧」と呼ぶ）ＶＤＳを印加した際のドレイン電極４−ソース電極３間に流れる電流（以下、「ドレイン−ソース電極間電流」と呼ぶ）ＩＤＳが図１０に示されている。
ゲート参照電極−ソース電極間電圧ＶＧＳ＝０Ｖの場合とゲート参照電極−ソース電極間電圧ＶＧＳ＝０．５Ｖの場合とで、ドレイン−ソース電極間電流ＩＤＳに大差がない。これは、ゲート参照電極−ソース電極間電圧ＶＧＳが０．０Ｖ〜０．５Ｖの範囲では、チャネル７に十分に電気二重層が形成されていないためと考えられる。
その後、ゲート参照電極−ソース電極間電圧ＶＧＳが１．０Ｖ以上になると、ゲート参照電極−ソース電極間電圧ＶＧＳが大きくなるほどドレイン−ソース電極間電流ＩＤＳがよく流れることを図１０は示している。つまり、ゲート参照電極−ソース電極間電圧ＶＧＳ＝０．５Ｖ以上では、ゲート参照電極−ソース電極間電圧ＶＧＳが０．５Ｖ、１．０Ｖ、１．５Ｖ、２．０Ｖの順に大きくなるほど、ソース電極３とドレイン電極４の間の抵抗（ＶＤＳ／ＩＤＳ）は、３．１Ω、１．８Ω、１．２Ω、１．０Ωの順に小さくなり、本発明のＦＥＴ１がトランジスタとして機能していることが分かる。
なお、ゲート参照電極−ソース電極間電圧ＶＧＳが０．５Ｖ、１．０Ｖ、１．５Ｖ、２．０Ｖの場合のＦＥＴ１のオン抵抗値を、測定に用いたＦＥＴ１の実際のゲート幅Ｗｇａｔｅ、厚み及びゲート長Ｌｇａｔｅを考慮して体積抵抗率に換算すると、１．２×１０−３Ω・ｃｍ、７．０×１０−４Ω・ｃｍ、４．７×１０−４Ω・ｃｍ、４．０×１０−４Ω・ｃｍとなる。
以上のように、本発明のＦＥＴ１では、ドレイン−ソース電極間電圧ＶＤＳ＝２．０Ｖ、ゲート参照電極−ソース電極間電圧ＶＧＳ＝２．０Ｖにおいて、ドレイン−ソース電極間電流ＩＤＳ＝２．０Ａ／ｍｍの電流、すなわちアンペアレベルの大電流を制御することができる。
FIG. 10 is a diagram showing a performance evaluation of a field effect transistor as an embodiment according to the present invention.
Voltage between gate reference electrode 9 and source electrode 3 (hereinafter referred to as “gate reference electrode-source electrode voltage”) V GS is set to 0V, 0.5V, 1.0V, 1.5V, 2.0V The current flowing between the drain electrode 4 and the source electrode 3 (hereinafter referred to as “drain”) when a voltage V DS between the drain electrode 4 and the source electrode 3 (hereinafter referred to as “drain-source electrode voltage”) V DS is applied. - referred to as a source electrode between the current ") I DS is shown in Figure 10.
There is no significant difference between the drain-source electrode current I DS between the gate reference electrode-source electrode voltage V GS = 0 V and the gate reference electrode-source electrode voltage V GS = 0.5 V. This is presumably because the electric double layer is not sufficiently formed in the channel 7 when the gate reference electrode-source electrode voltage V GS is in the range of 0.0 V to 0.5 V.
Thereafter, when the gate reference electrode-source electrode voltage V GS becomes 1.0 V or more, FIG. 10 shows that the drain-source electrode current I DS flows more frequently as the gate reference electrode-source electrode voltage V GS increases. ing. That is, when the gate reference electrode-source electrode voltage V GS is 0.5 V or higher, the gate reference electrode-source electrode voltage V GS increases in the order of 0.5 V, 1.0 V, 1.5 V, and 2.0 V. The resistance (V DS / I DS ) between the source electrode 3 and the drain electrode 4 decreases in the order of 3.1Ω, 1.8Ω, 1.2Ω, and 1.0Ω, and the FET 1 of the present invention functions as a transistor. I understand that.
Note that the on-resistance value of the FET 1 when the gate reference electrode-source electrode voltage V GS is 0.5 V, 1.0 V, 1.5 V, and 2.0 V is the actual gate width Wgate of the FET 1 used for the measurement, When converted into volume resistivity in consideration of thickness and gate length Lgate, 1.2 × 10 −3 Ω · cm, 7.0 × 10 −4 Ω · cm, 4.7 × 10 −4 Ω · cm, 4 0.0 × 10 −4 Ω · cm.
As described above, in the FET 1 of the present invention, the drain-source electrode current I DS = 2 at the drain-source electrode voltage V DS = 2.0 V and the gate reference electrode-source electrode voltage V GS = 2.0 V. It is possible to control a current of 0.0 A / mm, that is, a large current of an ampere level.
ところで、本発明では、ゲート参照電極９に電圧を印加していない場合であっても、ソース電極３とドレイン電極４との間に電圧を印加すると、チャネル７に電流（いわゆるリーク電流）が流れる。これは、本発明のＦＥＴ１において、少なくとも１本の連続した金属性ＣＮＴがソース電極３とドレイン電極４とを接続していることに伴うものである。
例えば、本発明では、ドレイン−ソース電極間電圧ＶＤＳ＝２．０Ｖ、ゲート参照電極−ソース電極間電圧ＶＧＳ＝０．０Ｖにおいて、ドレイン−ソース電極間電流ＩＤＳ＝０．６Ａ／ｍｍの電流が流れている（前述の体積低効率に勘案すると、１．３×１０−３Ω・ｃｍ（２．０Ｖ／０．６５Ａ×１０μｍ×３μｍ／１０μｍ）である）。
しかしながら、本発明のＦＥＴ１の用途として、リーク電流の存在を気にしない用途を考慮すれば、本発明のＦＥＴ１で生じるリーク電流は実使用上問題になることはない。むしろ、本発明のＦＥＴ１は、その高出力用のＦＥＴ１としての有用性が高いことは、既に述べたとおりである。
By the way, in the present invention, even when no voltage is applied to the gate reference electrode 9, if a voltage is applied between the source electrode 3 and the drain electrode 4, a current (so-called leak current) flows through the channel 7. . This is due to the fact that at least one continuous metallic CNT connects the source electrode 3 and the drain electrode 4 in the FET 1 of the present invention.
For example, in the present invention, the drain-source electrode current I DS = 0.6 A / mm at the drain-source electrode voltage V DS = 2.0 V and the gate reference electrode-source electrode voltage V GS = 0.0 V. Current is flowing (in consideration of the volume low efficiency described above, it is 1.3 × 10 −3 Ω · cm (2.0 V / 0.65 A × 10 μm × 3 μm / 10 μm)).
However, if the application of the FET 1 of the present invention considers an application that does not care about the existence of the leakage current, the leakage current generated in the FET 1 of the present invention does not cause a problem in practical use. Rather, as described above, the FET 1 of the present invention is highly useful as the FET 1 for high output.
以上のように、プラズマＣＶＤ法によって合成されたＣＮＴをチャネル７に用いた本発明のＦＥＴ１は、以下の特徴を有する。
（１）単位面積当たりのＣＮＴの本数が１．０×１０９〜１．０×１０１２本／ｃｍ２という高密度であるので、ＦＥＴ１全体、ソース及びゲート単位面積あたりにおけるチャネル数が飛躍的に増大し、電流値及び電流密度の大幅な向上が可能となる。
（２）個々のＣＮＴが数ｍｍという長尺であるために、連続するＣＮＴによってドレイン−ソース電極間を接続することが可能となる。このため、短いＣＮＴ同士を複数繋いだ場合よりも、その接触抵抗が無い分だけ、チャネル抵抗の大幅な軽減が可能となる。
（３）チャネル７は複数のＣＮＴが束ねられた複数本の束（バンドル）構造を形成しており、個々の束において、電子（正孔）輸送経路の最適化が見込まれる。
（４）チャネル７に分散処理を行わず、かつ、ゲート８に液体電解質を用いることで、ゲート８がチャネル７の厚み方向へ効率よく含浸し、ＣＮＴとゲート８の接触面積を大きくすることができる。このため、チャネル７を構成する各ＣＮＴの表面に電気二重層が形成され、ドレイン−ソース電極間にアンペアレベルの大電流を制御することができ、かつこれを制御可能なＦＥＴを提供することができる。
As described above, the FET 1 of the present invention using the CNT synthesized by the plasma CVD method for the channel 7 has the following characteristics.
(1) Since the number of CNTs per unit area is as high as 1.0 × 10 9 to 1.0 × 10 12 pieces / cm 2, the number of channels per unit area of the entire FET 1, source and gate is dramatically increased. The current value and the current density can be greatly improved.
(2) Since each CNT is as long as several millimeters, it is possible to connect the drain-source electrodes by continuous CNTs. For this reason, the channel resistance can be greatly reduced by the amount of no contact resistance compared to the case where a plurality of short CNTs are connected.
(3) The channel 7 forms a plurality of bundle structures in which a plurality of CNTs are bundled, and the electron (hole) transport path is expected to be optimized in each bundle.
(4) Dispersion treatment is not performed on the channel 7 and a liquid electrolyte is used for the gate 8, so that the gate 8 can be efficiently impregnated in the thickness direction of the channel 7 and the contact area between the CNT and the gate 8 can be increased. it can. For this reason, an electric double layer is formed on the surface of each CNT constituting the channel 7, and an ampere level large current can be controlled between the drain and source electrodes, and an FET capable of controlling this can be provided. it can.
図１１は、本発明に係る一実施形態としての電界効果トランジスタのＣＮＴの束構造による電子（正孔）輸送経路の最適化を示す概念図である。
ＣＮＴの束構造の周囲に、電気二重層によるゲートが形成されることで以下の効果が表れる。
１．送距離ショートカット経路
本発明のＣＮＴは、その単位面積当たりのＣＮＴの本数が１．０×１０９〜１．０×１０１２本／ｃｍ２という高密度を有している。このような高密度なＣＮＴの束構造内には、半導体性ＣＮＴ同士が接触する接点が多く存在する。電子（正孔）は、接点による分岐の度に、ソース電極からドレイン電極までの輸送距離が最も短くなる経路を選択することになるので、結果としてショートカット経路が形成される。
２．高伝導チャネルシフト経路
上記のような高密度なＣＮＴの束構造内には、半導体性ＣＮＴと金属性ＣＮＴが接触する接点も多く存在することになる。チャネル７に形成された電気二重層によって半導体性ＣＮＴから輸送される電子（正孔）が、ある接点による分岐において、より伝導度の高い金属性チャネルにシフトする経路が形成される。
３．欠陥チャネル迂回経路
上記のような高密度なＣＮＴの束構造を採用することで、本来ならば電子（正孔）の輸送が行えない、破断点等を持つ欠陥ＣＮＴが存在する場合であっても、ＣＮＴ同士の接触する接点による分岐において、欠陥が無いＣＮＴに迂回する経路が形成される。
FIG. 11 is a conceptual diagram showing optimization of an electron (hole) transport path by a CNT bundle structure of a field effect transistor as one embodiment according to the present invention.
By forming a gate with an electric double layer around the bundle structure of CNTs, the following effects appear.
1. Transmission distance shortcut path The CNT of the present invention has a high density of 1.0 × 10 9 to 1.0 × 10 12 pcs / cm 2 per unit area. In such a high-density CNT bundle structure, there are many contacts where semiconducting CNTs contact each other. Electrons (holes) select a path that has the shortest transport distance from the source electrode to the drain electrode every time the contact is branched, and as a result, a shortcut path is formed.
2. High-conducting channel shift path In the bundle structure of high-density CNTs as described above, there are many contacts at which semiconducting CNTs and metallic CNTs are in contact. A path is formed in which electrons (holes) transported from the semiconducting CNTs by the electric double layer formed in the channel 7 are shifted to a metallic channel having higher conductivity at a certain contact point.
3. Defect channel detour path By adopting a high-density CNT bundle structure as described above, even if there is a defect CNT with a break point or the like that cannot originally transport electrons (holes) In the branch by the contact point between the CNTs, a path detouring to the CNT having no defect is formed.
本発明のＦＥＴ１では、上述の送距離ショートカット経路、高伝導チャネルシフト経路、欠陥チャネル迂回経路は、チャネル全体の電流の抵抗値を小さくするよう寄与するため、これらの効果によってドレイン−ソース間電流が飛躍的に増大するといえる。
以上より、プラズマＣＶＤ法によって合成したＣＮＴをチャネル７に用いることで、ドレイン−ソース電極間にアンペアレベルの大電流を制御することができ、これを制御可能なＦＥＴの作成が可能となる。
In the FET 1 of the present invention, the above-mentioned transmission distance shortcut path, high-conductivity channel shift path, and defective channel bypass path contribute to reduce the resistance value of the current of the entire channel. It can be said that it will increase dramatically.
As described above, by using the CNT synthesized by the plasma CVD method for the channel 7, it is possible to control a large ampere level current between the drain and source electrodes, and it is possible to create an FET capable of controlling this.
以上説明したように、本発明では、電界効果トランジスタ１は、ソース電極３及びドレイン電極４と、ソース電極３とドレイン電極４との間に設けられた複数の長尺ＣＮＴからなるチャネル７と、液体電解質からなるゲート８を具備しており、ＣＮＴの束群は、ソース電極３とドレイン電極４を連続して接続しているＣＮＴを含む。
たとえば、本発明の電界効果トランジスタ１のチャネル７は、ゲートとドレイン電極との間の電圧がゼロの場合、体積抵抗率が１．３×１０−３Ω・ｃｍ以下である。また、本発明のチャネル７を構成するＣＮＴの配向は、前記ソース電極と前記ドレイン電極とを結ぶ最短距離の直線に対して平行に配向し、かつ、前記ＣＮＴの束群を構成するＣＮＴの平均長さ（Ｌｃｎｔ）がゲート長（Ｌｇａｔｅ）以上である。
そして、かかる構成を有しているため、電界効果トランジスタ１がオンした場合であっても、体積抵抗率が小さく、アンペアレベルの大電流を制御することができる。また、ゲートが液体電解質であるため、低い電圧であっても液体電解質とチャネル７の表面に容易に電気二重層が生じ、低消費電力でアンペアレベルの大電流を制御することができる。さらに、ゲートが液体電解質であるため、ＣＮＴからなるチャネル７の表面と、液体電解質との間の密着性がよく、高い電子（正孔）移動度がもたらされ、応答性の高いトランジスタを実現することができる。
As described above, in the present invention, the field effect transistor 1 includes the source electrode 3 and the drain electrode 4, the channel 7 made of a plurality of long CNTs provided between the source electrode 3 and the drain electrode 4, A gate 8 made of a liquid electrolyte is provided, and the bundle group of CNTs includes CNTs that continuously connect the source electrode 3 and the drain electrode 4.
For example, the channel 7 of the field effect transistor 1 of the present invention has a volume resistivity of 1.3 × 10 −3 Ω · cm or less when the voltage between the gate and the drain electrode is zero. The orientation of the CNTs constituting the channel 7 of the present invention is parallel to the shortest distance straight line connecting the source electrode and the drain electrode, and the average of the CNTs constituting the bundle group of the CNTs The length (Lcnt) is greater than or equal to the gate length (Lgate).
And since it has such a structure, even when the field effect transistor 1 is turned on, the volume resistivity is small, and a large ampere level current can be controlled. Further, since the gate is a liquid electrolyte, an electric double layer is easily generated on the surface of the liquid electrolyte and the channel 7 even at a low voltage, and a large ampere level current can be controlled with low power consumption. Furthermore, since the gate is a liquid electrolyte, the adhesion between the surface of the channel 7 made of CNT and the liquid electrolyte is good, high electron (hole) mobility is brought about, and a highly responsive transistor is realized. can do.
要するに、本発明では、電界効果トランジスタが、液体電解質からなるゲート８と、ソース電極３とドレイン電極４を連続して接続しているＣＮＴを含む長尺でかつ高密度なＣＮＴの束群からなるチャネル７とを備えているため、高出力、低消費電力、高速応答が実現される。 In short, in the present invention, the field effect transistor is composed of a long and high-density bundle of CNTs including a gate 8 made of a liquid electrolyte and CNTs that continuously connect the source electrode 3 and the drain electrode 4. Since the channel 7 is provided, high output, low power consumption, and high-speed response are realized.
なお、上述した本発明の一実施形態に係るＦＥＴ１の製造手順におけるステップＳ１５とステップＳ１６との間で、ソース電極３とドレイン電極４との間に比較的大きな電圧を印加してＣＮＴからなるチャネル７に比較的大きな電流を制御することで、金属性ＣＮＴを選択除去し、チャネル７における金属製ＣＮＴの比率を下げるイニシャライズ処理を行うことは、適宜、行うことができる。 A channel made of CNT by applying a relatively large voltage between the source electrode 3 and the drain electrode 4 between step S15 and step S16 in the manufacturing procedure of the FET 1 according to the embodiment of the present invention described above. It is possible to appropriately perform the initialization process for selectively removing the metallic CNTs and controlling the ratio of the metallic CNTs in the channel 7 by controlling a relatively large current.
以上、本発明の実施形態について説明したが、この実施形態は、例示に過ぎず、本発明の技術的範囲を限定するものではない。本発明はその他の様々な実施形態を取ることが可能であり、さらに、本発明の要旨を逸脱しない範囲で、省略や置換等種々の変更を行うことができる。これら実施形態やその変形は、本明細書等に記載された発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 As mentioned above, although embodiment of this invention was described, this embodiment is only an illustration and does not limit the technical scope of this invention. The present invention can take other various embodiments, and various modifications such as omission and replacement can be made without departing from the gist of the present invention. These embodiments and modifications thereof are included in the scope and gist of the invention described in this specification and the like, and are included in the invention described in the claims and the equivalents thereof.
１・・・電界効果トランジスタ
２・・・基板
３・・・ソース電極
４・・・ドレイン電極
５・・・導電性樹脂
６・・・絶縁性樹脂
７・・・チャネル
８・・・ゲート
９・・・ゲート参照電極
１０・・・配線
１１・・・半導体性ＣＮＴ
１２・・・金属性ＣＮＴ
１３・・・ゲート絶縁層
１４・・・分散溶媒
１５・・・界面活性剤
１６・・・金属微粒子
１７・・・欠陥のあるＣＮＴ
２０・・・壁
３０・・・プラズマＣＶＤ装置
３１・・・チャンバー
３２・・・基板加熱部
３３・・・基板
３４・・・基板ホルダ
３５・・・マイクロ波導波管
３６・・・アンテナ
３７・・・原料ガス
３８・・・原料ガス導入部
３９・・・原料ガス排出部
４０・・・触媒
４１・・・先端部
４２・・・プラズマ発生領域
DESCRIPTION OF SYMBOLS 1 ... Field effect transistor 2 ... Substrate 3 ... Source electrode 4 ... Drain electrode 5 ... Conductive resin 6 ... Insulating resin 7 ... Channel 8 ... Gate 9. ..Gate reference electrode 10 ... wiring 11 ... semiconductor CNT
12 ... Metal CNT
13 ... Gate insulating layer 14 ... Dispersing solvent 15 ... Surfactant 16 ... Metal fine particle 17 ... Defective CNT
20 ... Wall 30 ... Plasma CVD apparatus 31 ... Chamber 32 ... Substrate heating unit 33 ... Substrate 34 ... Substrate holder 35 ... Microwave waveguide 36 ... Antenna 37 ..Source gas 38 ... Source gas introduction part 39 ... Source gas discharge part 40 ... Catalyst 41 ... Tip part 42 ... Plasma generation region
Claims (4)
前記カーボンナノチューブの束構造は、カイラル型カーボンナノチューブと、ジグザグ型カーボンナノチューブと、アームチェア型カーボンナノチューブと、を含み、
前記カーボンナノチューブの束の構造の２／３を前記カイラル型カーボンナノチューブ又は前記ジグザグ型カーボンナノチューブが占めており、
前記カーボンナノチューブの束群は、前記ソース電極と前記ドレイン電極とを結ぶ最短距離の直線に対して平行に配向し、かつ、前記カーボンナノチューブの束群を構成するカーボンナノチューブの平均長さ（Ｌｃｎｔ）がゲート長（Ｌｇａｔｅ）以上である、
ことを特徴とする電界効果トランジスタ。 An aggregate of carbon nanotube bundles composed of a plurality of carbon nanotubes oriented in the same direction provided between the source electrode, the drain electrode, the gate, and the source electrode and the drain electrode, and the aggregate itself A field effect transistor comprising a channel composed of a bundle of carbon nanotubes having orientation as well,
The bundle structure of the carbon nanotubes includes a chiral carbon nanotube, a zigzag carbon nanotube, and an armchair carbon nanotube,
The chiral carbon nanotube or the zigzag carbon nanotube occupies 2/3 of the carbon nanotube bundle structure,
The bundle of carbon nanotubes is oriented parallel to the straight line with the shortest distance connecting the source electrode and the drain electrode, and the average length (Lcnt) of the carbon nanotubes constituting the bundle of carbon nanotubes Is greater than or equal to the gate length (Lgate),
A field effect transistor.
先端放電型ラジカルＣＶＤ法によって前記カーボンナノチューブを合成し、Synthesize the carbon nanotubes by tip discharge radical CVD method,
基板上に、ソース電極と、ドレイン電極と、カーボンナノチューブの束群と、液体電解質からなるゲートと、を形成し、On the substrate, a source electrode, a drain electrode, a bundle of carbon nanotubes, and a gate made of a liquid electrolyte are formed,
前記カーボンナノチューブの束構造は、カイラル型カーボンナノチューブと、ジグザグ型カーボンナノチューブと、アームチェア型カーボンナノチューブと、を含み、The bundle structure of the carbon nanotubes includes a chiral carbon nanotube, a zigzag carbon nanotube, and an armchair carbon nanotube,
前記カーボンナノチューブの束の構造の２／３を前記カイラル型カーボンナノチューブ又は前記ジグザグ型カーボンナノチューブが占めており、The chiral carbon nanotube or the zigzag carbon nanotube occupies 2/3 of the carbon nanotube bundle structure,
前記カーボンナノチューブの束群は、同一方向に配向した複数本のカーボンナノチューブからなるカーボンナノチューブ束の集合体であり、集合体自体としても配向性を有しており、前記ソース電極と前記ドレイン電極とを結ぶ最短距離の直線に対して平行に配向し、かつ、前記カーボンナノチューブの束群を構成するカーボンナノチューブの平均長さがゲート長（Ｌｇａｔｅ）以上である、The bundle of carbon nanotubes is an aggregate of carbon nanotube bundles composed of a plurality of carbon nanotubes oriented in the same direction, and has an orientation as the aggregate itself, and the source electrode, the drain electrode, And the average length of the carbon nanotubes constituting the bundle of carbon nanotubes is not less than the gate length (Lgate).
ことを特徴とする電界効果トランジスタの製造方法。A method of manufacturing a field effect transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013018374A JP6215535B2 (en) | 2013-02-01 | 2013-02-01 | Field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013018374A JP6215535B2 (en) | 2013-02-01 | 2013-02-01 | Field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014150173A JP2014150173A (en) | 2014-08-21 |
| JP6215535B2 true JP6215535B2 (en) | 2017-10-18 |
Family
ID=51572924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013018374A Expired - Fee Related JP6215535B2 (en) | 2013-02-01 | 2013-02-01 | Field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6215535B2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015077629A1 (en) | 2013-11-21 | 2015-05-28 | Atom Nanoelectronics, Inc. | Devices, structures, materials and methods for vertical light emitting transistors and light emitting displays |
| US10541374B2 (en) | 2016-01-04 | 2020-01-21 | Carbon Nanotube Technologies, Llc | Electronically pure single chirality semiconducting single-walled carbon nanotube for large scale electronic devices |
| US10847757B2 (en) | 2017-05-04 | 2020-11-24 | Carbon Nanotube Technologies, Llc | Carbon enabled vertical organic light emitting transistors |
| CN111149232A (en) * | 2017-05-08 | 2020-05-12 | 碳纳米管技术有限责任公司 | Manufacture of carbon nanotube thin film transistor substrate and display integration thereof |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017508A (en) * | 2001-07-05 | 2003-01-17 | Nec Corp | Field effect transistor |
| JP2005101424A (en) * | 2003-09-26 | 2005-04-14 | Sony Corp | Method for manufacturing field-effect semiconductor device |
| CN1953935B (en) * | 2004-05-14 | 2010-05-05 | 索尼德国有限责任公司 | Composite materials comprising carbon nanotubes and metal carbonates |
| JP4864358B2 (en) * | 2005-06-28 | 2012-02-01 | 富士通株式会社 | Manufacturing method of carbon nanowire transistor |
| JP5092500B2 (en) * | 2007-03-30 | 2012-12-05 | 富士通株式会社 | Carbon nanotube device and manufacturing method thereof |
| JP5269352B2 (en) * | 2007-06-08 | 2013-08-21 | 学校法人早稲田大学 | Single-walled carbon nanotube manufacturing method, semiconductor wiring structure manufacturing method, field emission display electronic component manufacturing method, and probe manufacturing method |
| JP2009032819A (en) * | 2007-07-25 | 2009-02-12 | Fujitsu Ltd | Manufacturing method of electronic-device, and electronic device using the method |
| JP5347964B2 (en) * | 2007-09-07 | 2013-11-20 | 日本電気株式会社 | Semiconductor device using carbon nanotube film and method for manufacturing the same |
| WO2009087793A1 (en) * | 2008-01-11 | 2009-07-16 | National Institute Of Japan Science And Technology Agency | Field-effect transistor, field-effect transistor manufacturing method, intermediate and secondary intermediate |
| WO2009133891A1 (en) * | 2008-04-30 | 2009-11-05 | 国立大学法人大阪大学 | Vertical field effect transistor |
| JP2010123765A (en) * | 2008-11-20 | 2010-06-03 | Nec Corp | Semiconductor device, method of manufacturing the same, and method of driving the same |
-
2013
- 2013-02-01 JP JP2013018374A patent/JP6215535B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2014150173A (en) | 2014-08-21 |
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| Date | Code | Title | Description |
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