JP6198337B2

JP6198337B2 - Semiconductor device

Info

Publication number: JP6198337B2
Application number: JP2014130473A
Authority: JP
Inventors: 裕史竹田
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2014-06-25
Filing date: 2014-06-25
Publication date: 2017-09-20
Anticipated expiration: 2027-12-25
Also published as: JP2014209653A

Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

半導体素子の高耐圧化を図るため、素子分離技術として、トレンチ素子分離技術の開発が進められている。トレンチ素子分離技術は、半導体層の表面から掘り下げられた素子分離用トレンチ内に誘電体を埋設することにより分離部を形成し、この分離部により、素子が形成される素子形成領域を、他の素子形成領域から絶縁分離する技術である。この分離部は、たとえば、素子形成領域を取り囲む環状（帯環状）を有しており、その幅が、熱酸化処理（パターン形成中やパターン形成後の熱酸化処理）の際に素子分離用トレンチの周囲に過剰な応力が生じない範囲内に設定されている。 In order to increase the breakdown voltage of semiconductor elements, a trench element isolation technique is being developed as an element isolation technique. In the trench element isolation technology, an isolation part is formed by embedding a dielectric in an element isolation trench dug down from the surface of a semiconductor layer. This is a technique for insulating and isolating from an element formation region. The isolation portion has, for example, an annular shape (band annular shape) surrounding the element formation region, and the width thereof is an element isolation trench during thermal oxidation processing (thermal oxidation processing during pattern formation or after pattern formation). It is set within a range where excessive stress does not occur around.

一方、半導体層上には、アライメントパターンや番号表示パターンなど、種々のパターンが形成されている。これらのパターンは、所期の目的に応じた幅を有している。
これらのパターンは、分離部と同時に形成することができる。すなわち、パターン用トレンチを、半導体層の表面から、素子分離用トレンチと同じ深さに掘り下げて形成し、このパターン用トレンチ内に誘電体を埋設することにより、パターンを得ることができる。 On the other hand, various patterns such as an alignment pattern and a number display pattern are formed on the semiconductor layer. These patterns have a width according to the intended purpose.
These patterns can be formed simultaneously with the separation portion. That is, a pattern can be obtained by forming a pattern trench by digging it from the surface of the semiconductor layer to the same depth as the element isolation trench, and burying a dielectric in the pattern trench.

特開２００６−２７８６５７号公報JP 2006-278657 A

半導体装置の製造工程には、通常、シリコン基板の表面に酸化シリコン膜を形成するための熱酸化処理が含まれる。
ところが、パターンの幅が素子分離用トレンチの幅よりも狭い場合には、パターン形成中に熱酸化処理（ライナー熱酸化処理）が行われると、素子分離トレンチの内壁面に形成される酸化膜同士が干渉し合い、パターン用トレンチの周囲に過剰な応力が生じ、シリコン基板に結晶欠陥が生じるおそれがある。また、パターンの幅が素子分離用トレンチの幅よりも広い場合には、その素子分離用トレンチ内にエッチング残渣が残存していることが多く、パターン形成中に熱酸化処理が行われると、パターン用トレンチの周囲に過剰な応力が生じ、シリコン基板に結晶欠陥が生じるおそれがある。 The manufacturing process of a semiconductor device usually includes a thermal oxidation process for forming a silicon oxide film on the surface of a silicon substrate.
However, when the width of the pattern is narrower than the width of the element isolation trench, if thermal oxidation (liner thermal oxidation) is performed during pattern formation, the oxide films formed on the inner wall surface of the element isolation trench Interfere with each other, and an excessive stress is generated around the pattern trench, which may cause crystal defects in the silicon substrate. In addition, when the width of the pattern is wider than the width of the element isolation trench, an etching residue often remains in the element isolation trench, and if thermal oxidation is performed during pattern formation, There is a possibility that excessive stress is generated around the trench for use and crystal defects are generated in the silicon substrate.

さらに、パターンの形成後に熱酸化処理が行われると、パターン用トレンチ内の誘電体が膨張するおそれがある。パターンの幅が素子分離用トレンチの幅と異なっているため、誘電体の膨張によって、パターン用トレンチの周囲に過剰な応力が生じ、シリコン基板に結晶欠陥が生じるおそれがある。
パターン用トレンチは、各パターンの目的に応じた所望の形状に形成されているために、角部を有していることが多い。パターン用トレンチの角部では、とくに応力集中が生じ易く、熱酸化処理によって、この角部から結晶欠陥が生じる可能性が高い。 Furthermore, if a thermal oxidation process is performed after the pattern is formed, the dielectric in the pattern trench may expand. Since the width of the pattern is different from the width of the element isolation trench, excessive expansion of stress around the pattern trench may occur due to the expansion of the dielectric, which may cause crystal defects in the silicon substrate.
Since the pattern trench is formed in a desired shape according to the purpose of each pattern, it often has corners. Stress concentration is particularly likely to occur at the corner of the pattern trench, and there is a high possibility that crystal defects will be generated from this corner by the thermal oxidation treatment.

このような結晶欠陥が素子形成領域にまで広がると、素子形成領域に形成されている半導体素子の性能に悪影響を与える。
そこで、本発明の目的は、パターン用トレンチの周囲に結晶欠陥が生じても、その結晶欠陥が広範囲に広がるのを防止することができる半導体装置を提供することである。 When such crystal defects spread to the element formation region, the performance of the semiconductor element formed in the element formation region is adversely affected.
Accordingly, an object of the present invention is to provide a semiconductor device capable of preventing a crystal defect from spreading over a wide range even if a crystal defect occurs around a pattern trench.

前記の目的を達成するための請求項１記載の発明は、表面、前記表面の反対側に位置する裏面、ならびに、前記表面および前記裏面を接続する側面を有する半導体チップと、前記半導体チップの前記表面から掘り下がった素子分離用トレンチに誘電体を埋設することにより形成され、一定幅を有し、半導体素子が形成される素子形成領域を取り囲む環状をなし、当該素子形成領域をその周囲から絶縁分離するための分離部と、前記半導体チップの前記表面から掘り下がったパターン用トレンチに誘電体を埋設することにより形成され、前記分離部と異なる幅を有するパターンと、前記半導体チップの前記表面から掘り下がった環状パターン用トレンチに誘電体を埋設することにより形成され、前記分離部と同じ幅を有し、前記パターンを取り囲む環状をなす環状パターンとを含み、前記パターンは、角部を有しており、前記環状パターンに含まれる曲部の曲率半径は、１１μｍ以上である、半導体装置である。 The invention object of claim 1, wherein for achieving a surface, the back surface located opposite to said surface, and a semiconductor chip having a side surface connecting the front surface and the back surface, said semiconductor chip Formed by embedding a dielectric in an element isolation trench dug down from the surface, it has a constant width and forms a ring surrounding the element formation region where the semiconductor element is formed, and the element formation region is insulated from its surroundings a separation unit for separating, from the digging down a pattern for a trench from the semiconductor chip the surface of the formed by burying a dielectric, and a pattern having different widths and the separation unit, the surface of the semiconductor chip It is formed by embedding a dielectric in an annular pattern trench that has been dug down, and has the same width as the separation part, and the pattern is removed. And a circular pattern constituting a non-cyclic, the pattern has corners, the radius of curvature of the curved portion that is included in the annular pattern is more 11 [mu] m, which is a semiconductor device.

この構成によれば、環状パターン用トレンチに誘電体が埋設されることにより環状パターンが形成される。この環状パターンは、分離部と同じ幅を有している。すなわち、環状パターンの幅は、環状パターン用トレンチの周囲に過剰な応力を生じさせないような大きさに設定されている。また、環状パターンが無端状であり、しかも環状パターンに含まれる曲部の曲率半径が１１μｍ以上にされているので、環状パターン用トレンチには、角部が存在しない。そのため、熱酸化処理などの熱処理が施されても、環状パターン用トレンチの周囲に過剰な応力が生じるのを防止することができる。その結果、環状パターン用トレンチの周囲に結晶欠陥が生じることを防止することができる。 According to this configuration, the annular pattern is formed by burying the dielectric in the annular pattern trench. This annular pattern has the same width as the separation part. That is, the width of the annular pattern is set to a size that does not cause excessive stress around the annular pattern trench. Further, since the annular pattern is endless and the radius of curvature of the curved portion included in the annular pattern is 11 μm or more, the annular pattern trench has no corners. Therefore, even if heat treatment such as thermal oxidation is performed, it is possible to prevent excessive stress from being generated around the annular pattern trench. As a result, it is possible to prevent crystal defects from occurring around the annular pattern trench.

そして、環状パターンは、パターンの周囲を取り囲むように形成されている。したがって、パターン用トレンチの周囲に結晶欠陥が生じても、その結晶欠陥を、環状パターン内に止めることができる。
これにより、パターン用トレンチの周囲に結晶欠陥が生じても、その結晶欠陥が広範囲に広がるのを防止することができる。 The annular pattern is formed so as to surround the periphery of the pattern. Therefore, even if a crystal defect occurs around the pattern trench, the crystal defect can be stopped in the annular pattern.
Thereby, even if a crystal defect occurs around the pattern trench, the crystal defect can be prevented from spreading over a wide range.

上記目的を達成するための請求項２記載の発明は、表面、前記表面の反対側に位置する裏面、ならびに、前記表面および前記裏面を接続する側面を有する半導体チップと、前記半導体チップの前記表面から掘り下がった素子分離用トレンチに誘電体を埋設することにより形成され、半導体素子が形成される素子形成領域を取り囲む環状をなし、当該素子形成領域をその周囲から絶縁分離するための分離部と、前記半導体チップの前記表面から掘り下がったパターン用トレンチに誘電体を埋設することにより形成されたパターンと、前記半導体チップの前記表面から掘り下がった環状パターン用トレンチに誘電体を埋設することにより形成され、前記パターンを取り囲む環状をなす環状パターンとを含み、前記パターンは、角部を有しており、前記環状パターンは、角部を有していない、半導体装置である。  In order to achieve the above object, the invention according to claim 2 is directed to a semiconductor chip having a front surface, a back surface opposite to the front surface, a side surface connecting the front surface and the back surface, and the front surface of the semiconductor chip. An isolation portion is formed by embedding a dielectric in an element isolation trench dug down from, forming an annular shape surrounding an element formation region in which a semiconductor element is formed, and isolating the element formation region from its periphery A pattern formed by embedding a dielectric in the pattern trenches dug from the surface of the semiconductor chip, and embedding a dielectric in the annular pattern trenches dug from the surface of the semiconductor chip. An annular pattern formed and surrounding the pattern, the pattern having corners, Serial cyclic pattern does not have a corner, which is a semiconductor device.
この構成によれば、環状パターン用トレンチに誘電体が埋設されることにより環状パターンが形成される。この環状パターンは、環状であり、しかも、角部を有していない。そのため、熱酸化処理などの熱処理が施されても、環状パターン用トレンチの周囲に過剰な応力が生じるのを防止することができる。その結果、環状パターン用トレンチの周囲に結晶欠陥が生じることを防止することができる。  According to this configuration, the annular pattern is formed by burying the dielectric in the annular pattern trench. This annular pattern is annular and has no corners. Therefore, even if heat treatment such as thermal oxidation treatment is performed, it is possible to prevent excessive stress from being generated around the annular pattern trench. As a result, it is possible to prevent crystal defects from occurring around the annular pattern trench.
そして、環状パターンは、パターンの周囲を取り囲むように形成されている。したがって、パターン用トレンチの周囲に結晶欠陥が生じても、その結晶欠陥を、環状パターン内に止めることができる。  The annular pattern is formed so as to surround the periphery of the pattern. Therefore, even if a crystal defect occurs around the pattern trench, the crystal defect can be stopped in the annular pattern.
請求項３記載の発明は、前記半導体チップの前記側面は、切断面からなる、請求項１または２に記載の半導体装置である。  A third aspect of the present invention is the semiconductor device according to the first or second aspect, wherein the side surface of the semiconductor chip is a cut surface.
請求項４記載の発明は、前記半導体チップは、前記表面の法線方向から見た平面視において四角形状に形成されている、請求項１〜３のいずれか一項に記載の半導体装置である。  A fourth aspect of the present invention is the semiconductor device according to any one of the first to third aspects, wherein the semiconductor chip is formed in a quadrangular shape in a plan view as viewed from the normal direction of the surface. .
請求項５記載の発明は、前記パターンは、前記平面視において前記半導体チップの前記表面の隅部に形成されている、請求項４に記載の半導体装置である。  A fifth aspect of the present invention is the semiconductor device according to the fourth aspect, wherein the pattern is formed at a corner of the surface of the semiconductor chip in the plan view.

請求項６記載の発明は、前記角部を有する前記パターンは、番号表示パターンを含む、請求項１〜５のいずれか一項に記載の半導体装置である。
請求項７記載の発明は、前記分離部、前記パターンおよび前記環状パターンは、ディープトレンチアイソレーション構造を有している、請求項１〜６のいずれか一項に記載の半導体装置である。請 Motomeko 6 the described invention, the pattern having the angle portion includes a number display pattern, a semiconductor device according to any one of claims 1-5.
A seventh aspect of the present invention is the semiconductor device according to any one of the first to sixth aspects, wherein the separation portion, the pattern, and the annular pattern have a deep trench isolation structure.

請求項８記載の発明は、複数の前記パターンを、一つの前記環状パターンで取り囲んでいる、請求項１〜７のいずれか一項に記載の半導体装置である。
上記目的を達成するための請求項９記載の発明は、半導体チップに対応するチップ領域、および、前記チップ領域を区画するダイシング領域が設定された表面を有する半導体層と、前記チップ領域において、前記半導体層の前記表面から掘り下がった素子分離用トレンチに誘電体を埋設することにより形成され、半導体素子が形成される素子形成領域を取り囲む環状をなし、当該素子形成領域をその周囲から絶縁分離するための分離部と、前記チップ領域において、前記半導体層の前記表面から掘り下がったチップ側パターン用トレンチに誘電体を埋設することにより形成されたチップ側パターンと、前記チップ領域において、前記半導体層の前記表面から掘り下がったチップ側環状パターン用トレンチに誘電体を埋設することにより形成され、前記チップ側パターンを取り囲む環状をなすチップ側環状パターンとを含み、前記チップ側パターンは、角部を有しており、前記チップ側環状パターンは、角部を有していない、半導体装置である。
この構成によれば、チップ側環状パターン用トレンチに誘電体が埋設されることによりチップ側環状パターンが形成される。このチップ側環状パターンは、環状であり、しかも、角部を有していない。そのため、熱酸化処理などの熱処理が施されても、チップ側環状パターン用トレンチの周囲に過剰な応力が生じるのを防止することができる。その結果、チップ側環状パターン用トレンチの周囲に結晶欠陥が生じることを防止することができる。
そして、チップ側環状パターンは、チップ側パターンの周囲を取り囲むように形成されている。したがって、チップ側パターン用トレンチの周囲に結晶欠陥が生じても、その結晶欠陥を、チップ側環状パターン内に止めることができる。
請求項１０記載の発明は、前記チップ側パターンは、番号表示パターンを含む、請求項９に記載の半導体装置である。
請求項１１記載の発明は、前記ダイシング領域において、前記半導体層の前記表面から掘り下がったダイシング側パターン用トレンチに誘電体を埋設することにより形成されたダイシング側パターンと、前記ダイシング領域において、前記半導体層の前記表面から掘り下がったダイシング側環状パターン用トレンチに誘電体を埋設することにより形成され、前記ダイシング側パターンを取り囲む環状をなすダイシング側環状パターンとをさらに含み、前記ダイシング側パターンは、角部を有しており、前記ダイシング側環状パターンは、角部を有していない、請求項９または１０に記載の半導体装置である。
この構成によれば、ダイシング側環状パターン用トレンチに誘電体が埋設されることによりダイシング側環状パターンが形成される。このダイシング側環状パターンは、環状であり、しかも、角部を有していない。そのため、熱酸化処理などの熱処理が施されても、ダイシング側環状パターン用トレンチの周囲に過剰な応力が生じるのを防止することができる。その結果、ダイシング側環状パターン用トレンチの周囲に結晶欠陥が生じることを防止することができる。
そして、ダイシング側環状パターンは、ダイシング側パターンの周囲を取り囲むように形成されている。したがって、ダイシング側パターン用トレンチの周囲に結晶欠陥が生じても、その結晶欠陥を、ダイシング側環状パターン内に止めることができる。
請求項１２記載の発明は、前記ダイシング側パターンは、アライメントパターンを含む、請求項１１に記載の半導体装置である。 Invention according to claim 8, a plurality of the patterns and surrounds one of said annular pattern, a semiconductor device according to any one of claims 1-7.
The invention according to claim 9 for achieving the above object is characterized in that a chip region corresponding to a semiconductor chip, a semiconductor layer having a surface on which a dicing region for partitioning the chip region is set, and the chip region, Formed by embedding a dielectric in an element isolation trench dug down from the surface of the semiconductor layer, forming an annular shape surrounding the element formation region where the semiconductor element is formed, and isolating the element formation region from its periphery And a chip side pattern formed by embedding a dielectric in a chip side pattern trench dug from the surface of the semiconductor layer in the chip region, and in the chip region, the semiconductor layer Formed by embedding a dielectric in the chip side annular pattern trench dug down from the surface of An annular chip-side annular pattern surrounding the chip-side pattern, the chip-side pattern has corners, and the chip-side annular pattern does not have corners in a semiconductor device is there.
According to this configuration, the chip-side annular pattern is formed by burying the dielectric in the chip-side annular pattern trench. This tip-side annular pattern is annular and does not have corners. Therefore, even if heat treatment such as thermal oxidation treatment is performed, it is possible to prevent excessive stress from being generated around the chip-side annular pattern trench. As a result, it is possible to prevent crystal defects from occurring around the chip-side annular pattern trench.
The chip-side annular pattern is formed so as to surround the periphery of the chip-side pattern. Therefore, even if a crystal defect occurs around the chip side pattern trench, the crystal defect can be stopped in the chip side annular pattern.
A tenth aspect of the present invention is the semiconductor device according to the ninth aspect, wherein the chip side pattern includes a number display pattern.
The invention according to claim 11 is a dicing side pattern formed by burying a dielectric in a dicing side pattern trench dug down from the surface of the semiconductor layer in the dicing region, and in the dicing region, A dicing side annular pattern formed by embedding a dielectric material in a dicing side annular pattern trench dug down from the surface of the semiconductor layer, and forming a ring surrounding the dicing side pattern, the dicing side pattern comprising: 11. The semiconductor device according to claim 9, wherein the semiconductor device has corner portions, and the dicing side annular pattern does not have corner portions.
According to this configuration, the dicing side annular pattern is formed by burying the dielectric in the dicing side annular pattern trench. This dicing side annular pattern is annular and has no corners. Therefore, even if heat treatment such as thermal oxidation is performed, it is possible to prevent excessive stress from being generated around the dicing side annular pattern trench. As a result, it is possible to prevent crystal defects from occurring around the dicing side annular pattern trench.
The dicing side annular pattern is formed so as to surround the periphery of the dicing side pattern. Therefore, even if a crystal defect occurs around the dicing side pattern trench, the crystal defect can be stopped in the dicing side annular pattern.
A twelfth aspect of the present invention is the semiconductor device according to the eleventh aspect, wherein the dicing side pattern includes an alignment pattern.

本発明の一実施形態に係る半導体装置の構造を模式的に示す平面図である。It is a top view showing typically the structure of the semiconductor device concerning one embodiment of the present invention. 素子形成領域および分離部を拡大して示す平面図である。It is a top view which expands and shows an element formation area and a separation part. アライメントパターンおよび第１環状パターンを拡大して示す平面図である。It is a top view which expands and shows an alignment pattern and a 1st annular pattern. 番号表示パターンおよび第２環状パターンを拡大して示す平面図である。It is a top view which expands and shows a number display pattern and a 2nd cyclic | annular pattern. 図１に示す半導体装置の製造工程の一部を模式的に示す断面図である。FIG. 4 is a cross-sectional view schematically showing part of the manufacturing process of the semiconductor device shown in FIG. 1.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を模式的に示す平面図である。
半導体装置１は、たとえばシリコンからなる半導体層２を備えている。半導体層２には、トランジスタなどの複数の半導体素子が形成される素子形成領域３が設定されている。図１では、識別を容易にするために、素子形成領域３にハッチングが付して示されている。半導体層２の表層部には、素子形成領域３の周囲に、素子形成領域３とそれ以外の領域と絶縁分離するための分離部４が形成されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a plan view schematically showing the structure of a semiconductor device according to an embodiment of the present invention.
The semiconductor device 1 includes a semiconductor layer 2 made of, for example, silicon. In the semiconductor layer 2, an element formation region 3 in which a plurality of semiconductor elements such as transistors are formed is set. In FIG. 1, the element formation region 3 is hatched for easy identification. In the surface layer portion of the semiconductor layer 2, a separation portion 4 is formed around the element formation region 3 to insulate and separate the element formation region 3 from other regions.

この半導体層２は、格子状に設定されたダイシシングライン５に沿って切断されることにより、複数の矩形状の半導体チップ６の個片に切り分けられる。すなわち、半導体層２上には、各半導体チップ６の間を直線上に延びる一定幅のダイシングライン５が設定されている。半導体層２の表層部には、このダイシングライン５上には、マスクを半導体層２上に位置合わせるためのパターンとしてのアライメントパターン７Ａ，７Ｂ（ダイシング側パターン）が形成されている。半導体層２の表層部には、各アライメントパターン７Ａ，７Ｂを取り囲むように第１環状パターン８（ダイシング側環状パターン）が形成されている。 The semiconductor layer 2 is cut into individual pieces of a plurality of rectangular semiconductor chips 6 by cutting along the dicing lines 5 set in a lattice shape. That is, on the semiconductor layer 2, a dicing line 5 having a constant width extending linearly between the semiconductor chips 6 is set. In the surface layer portion of the semiconductor layer 2, alignment patterns 7 A and 7 B (dicing side patterns) are formed on the dicing line 5 as patterns for aligning the mask on the semiconductor layer 2. A first annular pattern 8 (dicing side annular pattern) is formed on the surface layer portion of the semiconductor layer 2 so as to surround the alignment patterns 7A and 7B.

また、半導体層２の表層部には、各半導体チップ６の隅部となる領域に、たとえば管理番号または製造番号などの番号を表示するための番号表示パターン９（チップ側パターン）が形成されている。番号表示パターン９には、たとえば、図１に示すような「Ｌ」［Ｂ］「５」の文字や数字からなるパターンが含まれている。半導体層２の表層部には、この番号表示パターン９を取り囲むように第２環状パターン１０（チップ側環状パターン）が形成されている。 In the surface layer portion of the semiconductor layer 2, a number display pattern 9 (chip side pattern) for displaying a number such as a management number or a manufacturing number is formed in a region to be a corner of each semiconductor chip 6. Yes. The number display pattern 9 includes, for example, a pattern made up of letters and numbers “L” [B] “5” as shown in FIG. A second annular pattern 10 (chip-side annular pattern) is formed on the surface layer portion of the semiconductor layer 2 so as to surround the number display pattern 9.

図２は、素子形成領域および分離部を拡大して示す平面図である。
分離部４は、素子形成領域３を取り囲むように形成された略四角環状のパターンである。分離部４は、ディープトレンチアイソレーション構造（ＤＴＩ：Deep Trench Isolation）を有しており、半導体層２の表面から掘り下げて形成された素子分離用トレンチ１１内に、たとえばＳｉＯ_２からなる誘電体１２が埋設されることにより形成されている。分離部４は、全周にわたって一定の幅ａ（たとえば、３μｍ）に設定されている。この幅ａは、後述するライナー熱酸化処理時に、素子分離用トレンチ１１の周囲に過剰な応力が生じないような大きさである。また、パターン形成後の熱酸化処理時に、素子分離用トレンチ１１内の誘電体１２が膨張しても、素子分離用トレンチ１１の周囲に過剰な応力が生じないような大きさである。 FIG. 2 is an enlarged plan view showing the element formation region and the separation portion.
The separation portion 4 is a substantially square annular pattern formed so as to surround the element formation region 3. The isolation part 4 has a deep trench isolation structure (DTI: Deep Trench Isolation), and a dielectric 12 made of, for example, SiO ₂ is formed in an element isolation trench 11 formed by digging down from the surface of the semiconductor layer 2. Is formed by being embedded. The separation part 4 is set to a constant width a (for example, 3 μm) over the entire circumference. The width a is such that excessive stress does not occur around the element isolation trench 11 during liner thermal oxidation processing to be described later. Further, even when the dielectric 12 in the element isolation trench 11 expands during the thermal oxidation process after pattern formation, the size is such that excessive stress does not occur around the element isolation trench 11.

分離部４は、その分離部４の各辺をなす直線部４Ａと、分離部４の各隅をなす屈曲部４Ｂとを備えている。屈曲部４Ｂは、円弧状に形成されており、その外周縁における曲率半径ｃ１が１１μｍ以上に設定されている。
図３は、アライメントパターンおよび第１環状パターンを拡大して示す平面図である。
アライメントパターン７Ａ，７Ｂの構成について、アライメントパターン７Ａを例にとって説明する。アライメントパターン７Ａは、互いに平行に延びる複数（たとえば４つ）の直線部１３を有している。各直線部１３の幅は、ｂ（ｂ＞ａ、たとえば、６μｍ）である。各直線部１３は、半導体層２の表面から掘り下げて形成されたアライメントパターン用トレンチ１４内に、たとえばＳｉＯ_２からなる誘電体１５が埋設されることにより形成されている。アライメントパターン用トレンチ１４は、各直線部１３の端部において、角部２３を有している。 The separation part 4 includes a straight part 4A forming each side of the separation part 4 and a bent part 4B forming each corner of the separation part 4. The bent portion 4B is formed in an arc shape, and the radius of curvature c1 at the outer peripheral edge is set to 11 μm or more.
FIG. 3 is an enlarged plan view showing the alignment pattern and the first annular pattern.
The configuration of the alignment patterns 7A and 7B will be described using the alignment pattern 7A as an example. The alignment pattern 7A has a plurality of (for example, four) linear portions 13 extending in parallel with each other. The width of each linear portion 13 is b (b> a, for example, 6 μm). Each linear portion 13 is formed by burying a dielectric 15 made of, for example, SiO ₂ in an alignment pattern trench 14 formed by digging down from the surface of the semiconductor layer 2. The alignment pattern trench 14 has a corner 23 at the end of each straight line 13.

第１環状パターン８は、一定幅を有し、略四角環状をなすものである。第１環状パターン８の幅は、分離部４の幅ａと同じ大きさに設定されている。第１環状パターン８は、半導体層２の表面から掘り下げて形成された第１環状パターン用トレンチ１６内に、たとえばＳｉＯ_２からなる誘電体１７が埋設されることにより形成されている。第１環状パターン８は、その第１環状パターン８の各辺をなす直線部８Ａと、第１環状パターン８の各隅をなす屈曲部８Ｂとを備えている。屈曲部８Ｂは、円弧状に形成されており、その外周縁における曲率半径ｃ２が１１μｍ以上に設定されている。 The first annular pattern 8 has a certain width and forms a substantially square annular shape. The width of the first annular pattern 8 is set to the same size as the width a of the separation part 4. The first annular pattern 8 is formed by burying a dielectric 17 made of, for example, SiO ₂ in a first annular pattern trench 16 formed by digging down from the surface of the semiconductor layer 2. The first annular pattern 8 includes a straight portion 8A that forms each side of the first annular pattern 8 and a bent portion 8B that forms each corner of the first annular pattern 8. The bent portion 8B is formed in an arc shape, and the radius of curvature c2 at the outer peripheral edge thereof is set to 11 μm or more.

第１環状パターン８が無端状であり、しかも第１環状パターン８に含まれる屈曲部８Ｂの外周縁における曲率半径ｃ２が１１μｍ以上であるため、第１環状パターン用トレンチ１６には、角部が存在しない。
図４は、番号表示パターンおよび第２環状パターンを拡大して示す平面図である。
番号表示パターン９は、「Ｌ」「Ｂ」「５」の文字（数字）形状にそれぞれ形成された３つの文字部２２Ａ，２２Ｂ，２２Ｃを有している。各文字部２２を構成するパターンは一定の幅ｄ（ｄ＜ａ、たとえば、２μｍ）を有している。各文字部２２は、半導体層２の表面から掘り下げて形成された番号表示パターン用トレンチ１８内に、たとえばＳｉＯ２からなる誘電体１９が埋設されることにより形成されている。番号表示パターン用トレンチ１８は、各直線部１３の端部および屈曲部において、多数の角部２４を有している（図４には、文字部２２Ａの角部２４のみを図示）。 Since the first annular pattern 8 is endless and the radius of curvature c2 at the outer peripheral edge of the bent portion 8B included in the first annular pattern 8 is 11 μm or more, the first annular pattern trench 16 has corners. not exist.
FIG. 4 is an enlarged plan view showing the number display pattern and the second annular pattern.
Numbered display pattern 9 has an "L", "B", "5" in the character (numeral) formed respectively in the shape of three character portions 22A, 22B, and 22C. The pattern constituting each character portion 22 has a certain width d (d <a, for example, 2 μm). Each character portion 22 is formed by burying a dielectric 19 made of, for example, SiO 2 in a number display pattern trench 18 formed by digging down from the surface of the semiconductor layer 2. The number display pattern trench 18 has a large number of corners 24 at the end portions and the bent portions of the straight portions 13 (only the corner portions 24 of the character portions 22A are shown in FIG. 4).

第２環状パターン１０は、一定幅を有し、略四角環状をなすものである。第２環状パターン１０の幅は、分離部４の幅ａと同じ大きさに設定されている。第２環状パターン１０は、半導体層２の表面から掘り下げて形成された第２環状パターン用トレンチ２０内に、たとえばＳｉＯ_２からなる誘電体２１が埋設されることにより形成されている。第２環状パターン１０は、その第２環状パターン１０の各辺をなす直線部１０Ａと、第２環状パターン１０の各隅をなす屈曲部１０Ｂとを備えている。屈曲部１０Ｂは、円弧状に形成されており、その外周縁における曲率半径ｃ３が１１μｍ以上に設定されている。 The second annular pattern 10 has a certain width and forms a substantially square annular shape. The width of the second annular pattern 10 is set to the same size as the width a of the separation part 4. The second annular pattern 10 is formed by burying a dielectric 21 made of, for example, SiO ₂ in a second annular pattern trench 20 formed by digging down from the surface of the semiconductor layer 2. The second annular pattern 10 includes a straight portion 10 </ b> A that forms each side of the second annular pattern 10, and a bent portion 10 </ b> B that forms each corner of the second annular pattern 10. The bent portion 10B is formed in an arc shape, and the curvature radius c3 at the outer peripheral edge is set to 11 μm or more.

第２環状パターン１０が無端状であり、しかも第２環状パターン１０に含まれる屈曲部１０Ｂの外周縁における曲率半径ｃ３が１１μｍ以上であるため、第２環状パターン用トレンチ２０には、角部が存在しない。
このような半導体装置の製造工程では、半導体層２の表面上にＳｉＯ_２からなる酸化膜３１が形成され、酸化膜３１上にＳｉＮ（窒化シリコン）層３２が形成される。これらＳｉＮ層３２および酸化膜３１がエッチングによりパターニングされることによりハードマスク３３が形成され、このハードマスク３３を利用したエッチングにより、図５（ａ）に示すように、素子分離用トレンチ１１、アライメントパターン用トレンチ１４、番号表示パターン用トレンチ１８、第１環状パターン用トレンチ１６および第２環状パターン用トレンチ２０が形成される。 Since the second annular pattern 10 is endless and the radius of curvature c3 at the outer peripheral edge of the bent portion 10B included in the second annular pattern 10 is 11 μm or more, the second annular pattern trench 20 has corners. not exist.
In the manufacturing process of such a semiconductor device, an oxide film 31 made of SiO ₂ is formed on the surface of the semiconductor layer 2, and a SiN (silicon nitride) layer 32 is formed on the oxide film 31. The SiN layer 32 and the oxide film 31 are patterned by etching to form a hard mask 33. By etching using the hard mask 33, as shown in FIG. A pattern trench 14, a number display pattern trench 18, a first annular pattern trench 16 and a second annular pattern trench 20 are formed.

その後、レジストパターンが除去された後、図５（ｂ）に示すように、ハードマスク３３を残したまま、ライナー熱酸化処理が行われることにより、各トレンチ１１，１４，１８，１６，２０の内面に、ＳｉＯ_２からなる犠牲酸化膜３４が形成される。このとき、幅ａの素子分離用トレンチ１１、第１環状パターン用トレンチ１６および第２環状パターン用トレンチ２０には、その周囲に過剰な応力は生じない。一方、幅ａよりも広い幅ｂのアライメントパターン用トレンチ１４や、幅ａよりも狭い幅ｄの番号表示パターン用トレンチ１８には、その周囲に過剰な応力が生じるおそれがある。 Then, after the resist pattern is removed, as shown in FIG. 5B, the liner thermal oxidation process is performed with the hard mask 33 left, so that the trenches 11, 14, 18, 16, and 20 are formed. A sacrificial oxide film 34 made of SiO ₂ is formed on the inner surface. At this time, no excessive stress is generated around the element isolation trench 11 having the width a, the first annular pattern trench 16 and the second annular pattern trench 20. On the other hand, excessive stress may occur around the alignment pattern trench 14 having a width b wider than the width a and the number display pattern trench 18 having a width d narrower than the width a.

次に、図５（ｃ）に示すように、熱酸化処理によって、半導体層２の表面上に誘電体層３０が堆積される。誘電体層３０は、素子分離用トレンチ１１、アライメントパターン用トレンチ１４、番号表示パターン用トレンチ１８、第１環状パターン用トレンチ１６および第２環状パターン用トレンチ２０を埋め尽くし、半導体層２の表面全域を覆うような厚さに形成される。その後、エッチバックにより、トレンチ１１，１４，１８，１６，２０およびハードマスク３３の外方に存在する誘電体層３０が除去される。このエッチバックは、誘電体層３０の表面がＳｉＮ膜の表面とほぼ面一となるまで続行される。その後、誘電体３０のトレンチ１１，１４，１８，１６，２０外の部分、ＳｉＮ層３２および犠牲酸化膜２１が除去される。これにより、半導体層２の表面が露出する。これにより、図５（ｄ）に示すように、素子分離用トレンチ１１、アライメントパターン用トレンチ１４、番号表示パターン用トレンチ１８、第１環状パターン用トレンチ１６および第２環状パターン用トレンチ２０内に、誘電体１２，１５，１９，１７，２１が埋設されて、分離部４、アライメントパターン７Ａ，７Ｂ、番号表示パターン９、第１環状パターン８および第２環状パターン１０が得られる。 Next, as shown in FIG. 5C, a dielectric layer 30 is deposited on the surface of the semiconductor layer 2 by thermal oxidation. The dielectric layer 30 fills the element isolation trench 11, alignment pattern trench 14, number display pattern trench 18, first annular pattern trench 16 and second annular pattern trench 20, and covers the entire surface of the semiconductor layer 2. It is formed to a thickness so as to cover. Thereafter, the dielectric layer 30 existing outside the trenches 11, 14, 18, 16, 20 and the hard mask 33 is removed by etch back. This etch back is continued until the surface of the dielectric layer 30 is substantially flush with the surface of the SiN film. Thereafter, portions of the dielectric 30 outside the trenches 11, 14, 18, 16, and 20, the SiN layer 32, and the sacrificial oxide film 21 are removed. Thereby, the surface of the semiconductor layer 2 is exposed. As a result, as shown in FIG. 5D, in the element isolation trench 11, the alignment pattern trench 14, the number display pattern trench 18, the first annular pattern trench 16, and the second annular pattern trench 20, The dielectrics 12, 15, 19, 17, and 21 are embedded, and the separation part 4, the alignment patterns 7A and 7B, the number display pattern 9, the first annular pattern 8, and the second annular pattern 10 are obtained.

この実施形態によれば、第１環状パターン用トレンチ１６に誘電体１７が埋設されることにより第１環状パターン８が形成される。この第１環状パターン８は、分離部４と同じ幅ａを有している。すなわち、第１環状パターン８の幅は、第１環状パターン用トレンチ１６の周囲に過剰な応力を生じさせないような大きさに設定されている。また、第１環状パターン８が無端状であり、しかも第１環状パターン８に含まれる屈曲部８Ｂの曲率半径ｃ２が１１μｍ以上にされているので、第１環状パターン用トレンチ１６には、角部が存在しない。そのため、熱酸化処理などの熱処理が施されても、第１環状パターン用トレンチ１６の周囲に過剰な応力が生じるのを防止することができる。その結果、第１環状パターン用トレンチ１６の周囲に結晶欠陥が生じることを防止することができる。 According to this embodiment, the first annular pattern 8 is formed by burying the dielectric 17 in the first annular pattern trench 16. The first annular pattern 8 has the same width a as that of the separation part 4. That is, the width of the first annular pattern 8 is set so as not to cause excessive stress around the first annular pattern trench 16. In addition, since the first annular pattern 8 is endless and the curvature radius c2 of the bent portion 8B included in the first annular pattern 8 is 11 μm or more, the first annular pattern trench 16 has a corner portion. Does not exist. Therefore, even if heat treatment such as thermal oxidation treatment is performed, it is possible to prevent excessive stress from being generated around the first annular pattern trench 16. As a result, it is possible to prevent crystal defects from occurring around the first annular pattern trench 16.

そして、第１環状パターン８は、アライメントパターン７Ａ，７Ｂの周囲を取り囲むように形成されている。したがって、アライメントパターン用トレンチ１４の周囲に結晶欠陥が生じても、その結晶欠陥を、第１環状パターン８内に止めることができる。
また、第２環状パターン用トレンチ２０に誘電体２１が埋設されることにより第２環状パターン１０が形成される。この第２環状パターン１０は、分離部４と同じ幅ａを有している。すなわち、第２環状パターン１０の幅は、第２環状パターン用トレンチ２０の周囲に過剰な応力を生じさせないような大きさに設定されている。また、第２環状パターン１０が無端状であり、しかも第２環状パターン１０に含まれる屈曲部１０Ｂの曲率半径ｃ３が１１μｍ以上にされているので、第２環状パターン用トレンチ２０には、角部が存在しない。そのため、熱酸化処理などの熱処理が施されても、第２環状パターン用トレンチ２０の周囲に過剰な応力が生じるのを防止することができる。その結果、第２環状パターン用トレンチ２０の周囲に結晶欠陥が生じることを防止することができる。 The first annular pattern 8 is formed so as to surround the periphery of the alignment patterns 7A and 7B. Therefore, even if a crystal defect occurs around the alignment pattern trench 14, the crystal defect can be stopped in the first annular pattern 8.
The second annular pattern 10 is formed by burying the dielectric 21 in the second annular pattern trench 20. The second annular pattern 10 has the same width a as that of the separation part 4. That is, the width of the second annular pattern 10 is set to a size that does not cause excessive stress around the second annular pattern trench 20. Further, since the second annular pattern 10 is endless, and the curvature radius c3 of the bent portion 10B included in the second annular pattern 10 is 11 μm or more, the second annular pattern trench 20 includes a corner portion. Does not exist. Therefore, even if heat treatment such as thermal oxidation treatment is performed, it is possible to prevent excessive stress from being generated around the second annular pattern trench 20. As a result, it is possible to prevent the occurrence of crystal defects around the second annular pattern trench 20.

そして、第２環状パターン１０は、番号表示パターン９の周囲を取り囲むように形成されている。したがって、番号表示パターン用トレンチ１８の周囲に結晶欠陥が生じても、その結晶欠陥を、第２環状パターン１０内に止めることができる。
その結果、アライメントパターン用トレンチ１４や番号表示パターン用トレンチ１８に結晶欠陥が生じても、その結晶欠陥が広範囲に広がるのを防止することができる。 The second annular pattern 10 is formed so as to surround the number display pattern 9. Therefore, even if a crystal defect occurs around the number display pattern trench 18, the crystal defect can be stopped in the second annular pattern 10.
As a result, even if a crystal defect occurs in the alignment pattern trench 14 or the number display pattern trench 18, the crystal defect can be prevented from spreading over a wide range.

以上、本発明の一実施形態を説明したが、この発明は、他の形態で実施することもできる。
たとえば、前述の説明では、アライメントパターン７Ａ，７Ｂとして、複数の直線部１３を有するものを例に挙げて説明したが、アライメントパターンが、複数個の矩形状のパターンを格子状に配列したものを含む構成であってもよい。 As mentioned above, although one Embodiment of this invention was described, this invention can also be implemented with another form.
For example, in the above description, the alignment patterns 7A and 7B have been described by taking as an example one having a plurality of linear portions 13. However, the alignment pattern is obtained by arranging a plurality of rectangular patterns in a lattice pattern. It may be the composition which includes.

また、前述の説明では、番号表示パターン９に「Ｌ」「Ｂ」「５」の文字（数字）が描かれているとして説明したが、これ以外の文字や数字が描かれていてもよい。また、文字や数字に限られず、記号が描かれていてもよい。
さらに、アライメントパターン７Ａ，７Ｂや番号表示パターン９に限られず、それ以外のパターン、たとえば合わせズレ測定パターンの周囲を、環状パターンで取り囲むようにしてもよい。 In the above description, the number display pattern 9 has been described on the assumption that the characters (numbers) “L”, “B”, and “5” are drawn, but other characters and numbers may be drawn. Moreover, it is not restricted to a character and a number, The symbol may be drawn.
Furthermore, the present invention is not limited to the alignment patterns 7A and 7B and the number display pattern 9, and other patterns, for example, a misalignment measurement pattern may be surrounded by an annular pattern.

また、各環状パターン８，１０が直線部８Ａ，１０Ａと屈曲部８Ｂ，１０Ｂを備えているものとして説明したが、これらの他に湾曲部が設けられていてもよい。さらに、湾曲部だけで環状パターンが構成されていてもよいし、湾曲部が直線部８Ａ，１０Ａや屈曲部８Ｂ，１０Ｂと組み合わせられて環状パターンが構成されていてもよい。この場合、その湾曲部の曲率半径が１１μｍ以上にされている必要がある。 Moreover, although each cyclic | annular pattern 8 and 10 demonstrated as what was provided with linear part 8A, 10A and bending part 8B, 10B, the curved part may be provided in addition to these. Furthermore, the annular pattern may be configured only by the curved portion, or the annular pattern may be configured by combining the curved portion with the straight portions 8A and 10A and the bent portions 8B and 10B. In this case, the radius of curvature of the curved portion needs to be 11 μm or more.

さらにまた、分離部４にディープトレンチアイソレーション構造が採用された場合を例に挙げて説明したが、分離部４に、シャロートレンチアイソレーション構造（ＳＴＩ：Shallow Trench Isolation）その他のトレンチアイソレーション構造が採用される場合にも、本発明を適用することができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 Furthermore, although the case where the deep trench isolation structure is employed in the isolation part 4 has been described as an example, the isolation part 4 has a shallow trench isolation structure (STI: Shallow Trench Isolation) and other trench isolation structures. The present invention can also be applied when employed.
In addition, various design changes can be made within the scope of matters described in the claims.

１半導体装置
２半導体層
３素子形成領域
４分離部
７Ａ，７Ｂアライメントパターン（パターン）
８第１環状パターン
８Ｂ屈曲部（曲部）
９番号表示パターン（パターン）
１０第２環状パターン
１０Ｂ屈曲部（曲部）
１１素子分離用トレンチ
１２誘電体
１４アライメントパターン用トレンチ
１５誘電体
１６第１環状パターン用トレンチ
１７誘電体
１８アライメントパターン用トレンチ
１９誘電体
２０第２環状パターン用トレンチ
２１誘電体 DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Semiconductor layer 3 Element formation area 4 Separation part 7A, 7B Alignment pattern (pattern)
8 First annular pattern 8B Bent part (curved part)
9 Number display pattern (pattern)
10 Second annular pattern 10B Bent part (curved part)
DESCRIPTION OF SYMBOLS 11 Element isolation trench 12 Dielectric material 14 Alignment pattern trench 15 Dielectric material 16 First annular pattern trench 17 Dielectric material 18 Alignment pattern trench 19 Dielectric material 20 Second annular pattern trench material 21 Dielectric material

Claims

A semiconductor chip having a front surface, a back surface located on the opposite side of the front surface, and a side surface connecting the front surface and the back surface;
The digging lowered isolation trenches from the semiconductor chip the surface of the formed by burying a dielectric, has a constant width, an annular shape surrounding the element formation region in which a semiconductor element is formed, the element formation region A separation part for insulating and isolating from the surroundings,
The digging down a pattern for a trench from the semiconductor chip the surface of the formed by burying a dielectric, and a pattern having different widths and the separation unit,
The digging down annular pattern trench from the semiconductor chip the surface of the formed by burying a dielectric, has the same width as the separating section, and a circular pattern constituting an annular surrounding the pattern,
The pattern has corners,
A semiconductor device in which a curvature radius of a curved portion included in the annular pattern is 11 μm or more.

  A semiconductor chip having a front surface, a back surface located on the opposite side of the front surface, and a side surface connecting the front surface and the back surface;
  Formed by embedding a dielectric in an element isolation trench dug from the surface of the semiconductor chip, forming an annular shape surrounding the element formation region where the semiconductor element is formed, and isolating the element formation region from its periphery A separation part for
  A pattern formed by embedding a dielectric in a pattern trench dug down from the surface of the semiconductor chip;
  An annular pattern formed by embedding a dielectric in an annular pattern trench dug down from the surface of the semiconductor chip, and including an annular pattern surrounding the pattern;
  The pattern has corners,
  The said annular pattern is a semiconductor device which does not have a corner | angular part.

The semiconductor device according to claim 1, wherein the side surface of the semiconductor chip is a cut surface.

The semiconductor device according to claim 1, wherein the semiconductor chip is formed in a quadrangular shape in a plan view as viewed from the normal direction of the surface.

The semiconductor device according to claim 4, wherein the pattern is formed at a corner of the surface of the semiconductor chip in the plan view.

The pattern having the angle portion comprises a number pattern, a semiconductor device according to any one of claims 1-5.

The separation portion, the pattern and the annular pattern, has a deep trench isolation structure, a semiconductor device according to any one of claims 1-6.

A plurality of said patterns and surrounds one of said annular pattern, a semiconductor device according to any one of claims 1-7.

  A chip region corresponding to the semiconductor chip, and a semiconductor layer having a surface on which a dicing region that partitions the chip region is set; and
  The chip region is formed by embedding a dielectric in an element isolation trench dug from the surface of the semiconductor layer, forming an annular shape surrounding the element formation region where the semiconductor element is formed, and the element formation region A separation part for insulating and separating from the surroundings;
  In the chip region, a chip side pattern formed by embedding a dielectric in a chip side pattern trench dug from the surface of the semiconductor layer;
  A chip-side annular pattern formed by embedding a dielectric in a chip-side annular pattern trench dug down from the surface of the semiconductor layer in the chip region and surrounding the chip-side pattern;
  The chip side pattern has a corner,
  The chip-side annular pattern is a semiconductor device having no corners.

The semiconductor device according to claim 9, wherein the chip-side pattern includes a number display pattern.

  In the dicing region, a dicing side pattern formed by embedding a dielectric in a dicing side pattern trench dug down from the surface of the semiconductor layer;
  A dicing side annular pattern that is formed by embedding a dielectric in a dicing side annular pattern trench dug down from the surface of the semiconductor layer in the dicing region, and forming an annular shape surrounding the dicing side pattern;
  The dicing side pattern has a corner,
  The semiconductor device according to claim 9, wherein the dicing side annular pattern has no corners.

The semiconductor device according to claim 11, wherein the dicing side pattern includes an alignment pattern.