JP4075625B2

JP4075625B2 - Manufacturing method of semiconductor device

Info

Publication number: JP4075625B2
Application number: JP2003019224A
Authority: JP
Inventors: 隆史荒川; 幹昌鈴木
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2003-01-28
Filing date: 2003-01-28
Publication date: 2008-04-16
Anticipated expiration: 2023-01-28
Also published as: JP2004235245A

Description

【０００１】
【発明の属する技術分野】
本発明は、素子内にトレンチが形成された構造を有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、トレンチを有する半導体装置としては、半導体基板の表面に形成されたトレンチ内にゲート電極が埋め込まれた、いわゆるトレンチゲート構造の縦型パワーＭＯＳＦＥＴがある。トレンチゲート構造の縦型パワーＭＯＳＦＥＴとしては、図７に示す構造のものが考えられる。
【０００３】
図７に示すパワーＭＯＳＦＥＴは、Ｎ⁺型シリコン基板１１と、ドリフト層となるＮ^-型層１２と、ベース層となるＰ型層１３と、ソース領域となるＮ⁺型領域１４とを有する半導体基板１５を有している。
【０００４】
そして、半導体基板１５の主表面には、半導体基板１５の表面からＰ型層１３を貫通して形成されたトレンチ１６の内壁にゲート絶縁膜１７が形成されており、トレンチ１６内にゲート電極１８が形成されている。このゲート電極１８は断面がＴ字形状となっている。また、Ｐ型層１３のゲート電極１８近傍がチャネル領域１３ａとなっている。
【０００５】
また、ゲート電極１８の表面上を含む半導体基板１５の表面上には、層間絶縁膜１９を介してソース電極２０が形成されており、層間絶縁膜１９に形成されたコンタクトホール２１を介してＮ⁺型領域１４とソース電極２０とが電気的に接続されている。半導体基板１５の裏面側にはドレイン電極２２が形成されている。
【０００６】
このような構造を有する半導体装置の製造方法としては、以下にて説明する方法が考えられる。
【０００７】
図８（ａ）〜（ｃ）、図９（ａ）〜（ｃ）、図１０（ａ）〜（ｃ）、図１１（ａ）〜（ｃ）に、図７に示す構造のＭＯＳＦＥＴの製造工程を示す。なお、図８（ａ）〜図１１（ａ）は図７中の１つのゲート電極１８を含む領域の断面図を示しており、図１１（ｂ）、（ｃ）は図７中の隣接する２つのゲート電極を含む領域の断面図を示している。
【０００８】
〔図８（ａ）に示す工程〕
Ｎ⁺型のシリコン基板１１の主表面上にエピタキシャル成長法によりＮ^-型層１２が形成された半導体基板（半導体ウェハ）１５に素子分離のためのフィールド絶縁膜を形成する。フィールド絶縁膜としては、例えばＬＯＣＯＳ法による酸化膜を形成する。
【０００９】
このとき、後にトレンチ１６（図７参照）を形成するためのフォトリソグラフィ工程において、図１２に示すように、マスク合わせを行うためのアライメントマークとしての段差を半導体ウェハ１５のうち、複数のチップを形成する領域４１を除く、非チップ形成予定領域に形成する。非チップ形成予定領域は、例えば、複数のチップの形成予定領域４１の間のスクライブラインとなる領域４２とする。なお、本明細書でいうチップの形成予定領域４１とはスクライブラインとなる領域４２を含まない領域のことである。
【００１０】
続いて、半導体基板１５の主表面上に絶縁膜３１を形成する。そして、トレンチ１６を形成するためのフォトリソグラフィ工程を行う。フォトリソグラフィ工程では、半導体基板１５の表面上にフォトレジスト３２を成膜し、フォトレジスト３２が成膜された半導体基板１５を露光装置にセットし、フォトマスクを通して露光することで、フォトレジスト３２にマスクパターンを転写する。
【００１１】
このとき、マスクパターンを転写する前に、露光装置の画像認識等によりアライメントマークとして形成された段差を読みとり、フォトマスクのマークと合わせ込むことで、半導体基板１５に対するフォトマスクの位置合わせを行う。これがマスク合わせである。その後、現像処理することで、フォトレジスト３２をパターニングする。
【００１２】
〔図８（ｂ）に示す工程〕
ドライエッチング工程により、パターニングされたフォトレジスト３２をマスクとして、絶縁膜３１をエッチングする。これにより、絶縁膜３１のうち、トレンチ１６の形成予定領域に対向する領域を開口する。その後、フォトレジスト３２を除去する。
【００１３】
〔図８（ｃ）に示す工程〕
開口部を有する絶縁膜３１をマスクとして、ドライエッチングにより、半導体基板１５の表面から厚さ方向に基板表面からの深さが１μｍ以上であり、幅が１μｍ程度であるトレンチ１６を形成する。このとき、図１２中のスクライブラインとなる領域４２に、図１３に示すように、後のフォトリソグラフィ工程でのマスク合わせのためのアライメントマーク用のトレンチ４３を形成する。
【００１４】
図１３（ａ）、（ｂ）にアライメントマーク用のトレンチの平面図と断面図を示す。図１３（ａ）、（ｂ）に示すように、このアライメントマーク５１の平面形状は、例えば十字形状となっており、アライメントマーク５１の全体がトレンチ４３により構成されている。なお、このトレンチ４３の開口幅を例えば６μｍとする。
【００１５】
〔図９（ａ）に示す工程〕
トレンチ形成のためのエッチングで発生した反応生成物を除去し、トレンチ１６の内壁に存在するこのエッチングによるダメージ除去を目的とした犠牲酸化、高温アニールを行う。なお、アライメントマーク５１を構成するトレンチ４３においても、同時に、ダメージ除去を行う。これにより、酸化膜３１の開口部の端面が後退し、開口部が広がる。
【００１６】
その後、ＩＣチップの形成予定領域４１のトレンチ１６の内壁表面に酸化膜等からなるゲート絶縁膜１７を形成すると同時に、スクライブラインとなる領域４２のトレンチ２の内壁表面にも絶縁膜１７を形成する。
【００１７】
〔図９（ｂ）に示す工程〕
トレンチ１６の内部を含む半導体基板１５（絶縁膜３１）の表面上にポリシリコン膜３３を成膜する。このとき、アライメントマークを構成するトレンチ４３の内部にもポリシリコン膜３３が埋め込まれる。
【００１８】
〔図９（ｃ）に示す工程〕
チップの形成予定領域４１およびスクライブラインとなる領域４２において、ポリシリコン膜３３をエッチングする。これにより、ＩＣチップの形成予定領域４１では、上部表面が半導体基板１５の表面よりも高く、断面がＴ字形状であるゲート電極１８を形成する。また、同様に、アライメントマーク５１を構成するトレンチ４３においても、埋め込まれたポリシリコン膜の断面形状をＴ字形状とする。
【００１９】
〔図１０（ａ）に示す工程〕
ドライエッチングにより、トレンチ１６形成用のマスクとして用いた絶縁膜３１を除去する。
【００２０】
〔図１０（ｂ）に示す工程〕
ゲート電極１８の表面を含む半導体基板１５の表面上に酸化膜３４を形成する。
【００２１】
〔図１０（ｃ）に示す工程〕
イオン注入によりＰ型層１３を形成するためのフォトリソグラフィ工程を行う。この工程においても、図示しないが酸化膜３４の上にフォトレジストを成膜し、アライメントマーク５１に基づいてマスク合わせを行う。そして、フォトレジストをパターニングすることで、半導体基板１５の表層のうち、イオン注入を行わない領域上にのみフォトレジストを残す。このフォトレジストをマスクとしたイオン注入を行うことで、Ｐ型層１３を形成する。その後、フォトレジストを除去する。
【００２２】
〔図１１（ａ）に示す工程〕
イオン注入によりＮ⁺型領域１４を形成するためのフォトリソグラフィ工程を行う。再度、酸化膜３４の上にフォトレジスト３５を成膜し、アライメントマーク５１に基づいてマスク合わせを行い、パターニングすることで、半導体基板１５の表層のうち、イオン注入を行わない領域上にのみフォトレジスト３５を残す。そして、このフォトレジスト３５をマスクとしたイオン注入により、Ｎ⁺型領域１４を形成する。その後、フォトレジスト３５を除去する。
【００２３】
〔図１１（ｂ）に示す工程〕
半導体基板１５の表面上にＢＰＳＧ等からなる層間絶縁膜１９を形成する。次に、層間絶縁膜１９にコンタクトホール２１を形成するためのフォトリソグラフィ工程を行う。層間絶縁膜１９の上にフォトレジスト３６を成膜し、この場合のいても、アライメントマーク５１に基づいてマスク合わせを行い、パターニングする。これにより、フォトレジスト３６のうち、コンタクトホール２１の形成予定領域に対向する領域を開口する。
【００２４】
〔図１１（ｃ）に示す工程〕
フォトレジスト３６をマスクとしたエッチングを行うことで、層間絶縁膜１９にコンタクトホール２１を形成する。そして、フォトレジスト３６を除去する。
【００２５】
その後、図示しないが、コンタクトホール２１内を含む層間絶縁膜１９の上にソース電極２０を形成する。また、Ｎ⁺型シリコン基板１１の裏面側にドレイン電極２２を形成する。これらの工程を経ることで、図７に示すパワーＭＯＳＦＥＴが製造される。
【００２６】
この方法では、図８（ｃ）に示す工程において、半導体基板１５のうち、ＩＣチップの形成予定領域４１にトレンチ１６を形成するとともに、スクライブラインとなる領域４２にアライメントマーク用のトレンチ４３を形成している。このように、半導体素子を形成するための工程と同時に、アライメントマークを形成することで、製造工程の増加を抑制することができる。
【００２７】
そして、トレンチ１６を形成した後の図１０（ｃ）、図１１（ａ）に示すように、Ｐ型層１３やＮ⁺型領域１４等の不純物拡散層をイオン注入により形成するためのフォトリソグラフィ工程では、トレンチ４３により形成したアライメントマーク５１に基づいて、マスク合わせを行っている。
【００２８】
同様に、図１１（ｂ）に示す層間絶縁膜１９にコンタクトホール２１を形成するためのフォトリソグラフィ工程においても、アライメントマーク５１に基づいてマスク合わせを行っている。
【００２９】
ここで、不純物拡散層をイオン注入により形成するためのフォトリソグラフィ工程や、コンタクトホール２１を形成するためのフォトリソグラフィ工程において、図８（ａ）に示す工程にてトレンチ１６を形成する際に用いたアライメントマークに基づいてマスク合わせを行う方法が考えられる。
【００３０】
しかし、この場合、トレンチ１６を形成するためのフォトリソグラフィ工程のマスク合わせにてズレが生じてしまうと、その後の不純物拡散層やコンタクトホール２１を形成するためのフォトリソグラフィ工程にて、トレンチ１６の位置に対して精度良くマスク合わせを行うことができない。つまり、トレンチ１６に対して直接マスク合わせを行えないことから、トレンチ１６の位置に対するマスク合わせ精度が低下してしまう。
【００３１】
これに対して、上述した製造方法では、トレンチ１６と同時に形成したトレンチ４３により構成されたアライメントマーク５１に基づいてマスク合わせを行うことから、図８（ａ）に示す工程にてトレンチ１６を形成する際に用いたアライメントマークに基づいてマスク合わせを行う場合よりも、トレンチ１６に対するマスク合わせを精度良く行うことができる。
【００３２】
【発明が解決しようとする課題】
上述した製造方法において、製造工程中に不純物等により半導体装置が汚染されたり、製造装置内が汚染されるのを抑制したいという要望がある。
【００３３】
そこで、本発明者らがこのような工程内での汚染を抑制する方法を検討したところ、以下の理由により、アライメントマーク５１を構成するトレンチ４３が工程内での汚染源になる可能性があることがわかった。
【００３４】
図９（ｂ）に示す工程では、半導体素子が形成されるチップ形成予定領域、つまり、ＩＣチップの形成予定領域４１のトレンチ１６の内部にポリシリコン膜３３を埋め込むと共に、アライメントマーク５１を構成するトレンチ４３の内部にもポリシリコン膜３３を埋め込んでいる。
【００３５】
このとき、アライメントマーク５１を構成するトレンチ４３の開口幅が、チップの形成予定領域４１に形成されるトレンチ１６の開口幅よりも大きい場合、図１４に示すように、このトレンチ４３にポリシリコンが完全に埋め込まれず、ボイド４４が発生する恐れがある。このため、このボイド４４にフォトレジストや塵等が入りこみ、工程内の汚染源となる可能性がある。
【００３６】
このような問題は、ゲート電極の断面形状がいわゆるＩ字形状、すなわち、ゲート電極の上部表面が半導体基板の表面と同じ高さ、もしくはそれよりも低い形状のトレンチゲート電極を有する縦型パワーＭＯＳＦＥＴや、トレンチゲート電極以外のトレンチキャパシタや、深さが１μｍ以上のトレンチ内に絶縁膜を埋め込むことで素子分離を行うトレンチ分離等のトレンチを有する構造の半導体装置の製造方法においても言える。
【００３７】
断面がＩ字形状のゲート電極を有する半導体装置は、先に説明した図８〜図１１の製造工程に対して、図９（ｃ）に示す工程にて、ポリシリコン膜３３がＩ字形状となるようにパターニングするように変更することで製造される。このとき、トレンチ４３の開口幅がＩＣチップの形成予定領域４１に形成されるトレンチ１６の開口幅よりも大きい場合、図１５に示すように、このトレンチ４３にポリシリコン膜３３が完全に埋め込まれず、ボイド４４が発生する恐れがある。
【００３８】
また、トレンチ分離の場合では、図示しないが、半導体ウェハのチップ形成予定領域内にトレンチを形成すると共に、スクライブラインにアライメントマークを構成するトレンチを形成する。そして、チップ形成予定領域内のトレンチ内に酸化膜等の絶縁膜を埋め込むと共に、アライメントマークを構成するトレンチ内にも絶縁膜を埋め込む。そして、トレンチ分離の形成後のフォトリソグラフィ工程では、このアライメントマークに基づいて、マスク合わせを行う方法が考えられる。
【００３９】
このときにおいても、アライメントマークを構成するトレンチの開口幅が、チップ形成予定領域のトレンチの開口幅よりも大きい場合、トレンチ内に埋め込み用の絶縁膜が完全に埋め込まれず、ボイドが発生する。このため、このボイドにレジストや塵等が入りこみ、工程内の汚染源となる可能性がある。
【００４０】
本発明は上記点に鑑みて、アライメントマークを形成するためにトレンチを形成し、その後の工程において、このトレンチ内にポリシリコンや酸化膜等の埋め込み膜を形成したとき、このトレンチ内にボイドが発生するのを抑制できる半導体装置の製造方法を提供することを目的とする。
【００４１】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、トレンチを形成する工程にて、チップ形成予定領域（４１）に第１のトレンチ（１６）を形成すると同時に、半導体ウェハ（１５）の非チップ形成予定領域（４２）に第２のトレンチ（２）を第１のトレンチ（１６）と同じ開口幅にて形成することでアライメントマーク（１）を形成する。埋め込み膜を形成する工程にて、第１のトレンチ（１６）および第２のトレンチ（２）の内部に埋め込み膜（１８、３）を形成する。その後、フォトリソグラフィ工程にて、アライメントマーク（１）に基づいて、マスク合わせを行うことを特徴としている。
【００４２】
通常、チップ形成予定領域に形成するトレンチは、埋め込み膜にてトレンチ内部が完全に充填されるような開口幅にて形成される。したがって、本発明では、非チップ形成予定領域にて、チップ形成予定領域に形成する第１のトレンチと同じ開口幅にて第２のトレンチを形成することから、第２のトレンチの内部に埋め込み膜を形成したとき、ボイドの発生を抑制することができる。
【００４３】
これにより、アライメントマークとしての第２のトレンチを形成したとき、このトレンチが工程内での汚染源となる可能性を抑えることができる。
【００４４】
また、埋め込み膜を形成した後のフォトリソグラフィ工程では、この第２のトレンチを基にして、マスク合わせを行うことで、第１のトレンチの位置に対して、精度良くマスク合わせを行うことができる。
【００４５】
例えば、アライメントマークの平面形状は、請求項２に示すように、第２のトレンチ（２）により縁取られた形状とすることができる。これにより、アライメントマーク自体の大きさを任意の大きさにて形成することができる。
【００４６】
請求項３に記載の発明では、トレンチを形成する工程にて、半導体ウェハ（１５）の表面上に開口部を有するマスク材（３１）を形成し、マスク材（３１）を用いたエッチングにより、チップ形成予定領域（４１）に第１のトレンチ（１６）を形成すると同時に、半導体ウェハ（１５）の非チップ形成予定領域（４２）に、第２のトレンチ（２）を第１のトレンチ（１６）と同じ開口幅にて形成する。埋め込み膜（１８）を形成する工程にて、非チップ形成予定領域（４２）にマスク材（３１）を残した状態で、第１のトレンチ（１６）および第２のトレンチ（２）の内部に、上部表面が半導体ウェハ（１５）の表面と同じ高さ、もしくは半導体ウェハ（１５）の表面よりも低くなるように埋め込み膜（１８、３）を形成すると共に、非チップ形成予定領域（４２）にマスク材（３１）の開口部の端面（３１ａ）により構成されたアライメントマーク（５）を形成する。その後、フォトリソグラフィ工程にて、アライメントマーク（５）に基づいて、マスク合わせを行うことを特徴としている。
【００４７】
ここで、トレンチ形成後のフォトリソグラフィ工程は、レジストを半導体ウェハの表面上に成膜した後、露光装置にて画像認識等により、半導体ウェハに形成されたアライメントマークを読みとることでマスク合わせを行う。
【００４８】
しかし、非チップ形成予定領域にて第２のトレンチ（２）によりアライメントマーク（１）を形成し、その後、第２のトレンチの内部に上部表面が半導体ウェハの表面と同じ高さとなるように埋め込み膜（１８、３）を形成し、さらに、トレンチを形成するときに用いたマスク材を除去した場合、第２のトレンチの内部が埋め込み膜で埋め込まれ、半導体ウェハ表面との間に段差が無くなるように平坦化されていることから、第２のトレンチにより形成されたアライメントマークを読みとることが困難な場合がある。
【００４９】
また、フォトリソグラフィ工程にてパターニングするための膜等が第２のトレンチを覆うように形成されている場合、第２のトレンチにより形成されたアライメントマークを読みとることが困難な場合がある。
【００５０】
そこで、請求項３に記載の発明では、第２のトレンチを第１のトレンチと同じ開口幅にて形成するだけでなく、さらに第１のトレンチおよび第２のトレンチの内部に、上部表面が半導体ウェハの表面と同じ高さ、もしくは半導体ウェハの表面よりも低い形状となるように、埋め込み膜を形成し、非チップ形成予定領域において、マスク材を除去せず残した状態とすることで、マスク材の開口部にてマスク材の表面と半導体ウェハの表面との間に段差を生じさせている。すなわち、マスク材の開口部の端面によりアライメントマーク（５）を形成している。
【００５１】
したがって、このように半導体ウェハの表面上方、すなわち、第２のトレンチよりも、露光装置に近い部分に別途アライメントマークとしての段差を設けていことから、露光装置にて画像認識等により第２のトレンチに形成されたアライメントマークを読みとる場合と比較して、アライメントマークの読みとりを容易に行うことができる。
【００５２】
また、請求項５に記載の発明では、トレンチを形成する工程にて、半導体ウェハ（１５）の表面上に開口部を有するマスク材（３１）を形成し、マスク材（３１）を用いたエッチングにより、チップ形成予定領域（４１）に第１のトレンチ（１６）を形成すると同時に、半導体ウェハ（１５）の非チップ形成予定領域（４２）に、第２のトレンチ（２）を第１のトレンチ（１６）と同じ開口幅にて形成する。導電性膜を形成する工程にて、マスク材（３１）を残した状態で、第１のトレンチ（１６）および第２のトレンチ（２）の内部に、上部表面が半導体ウェハ（１５）の表面よりも高く、マスク材（３１）の表面よりも低くなるように導電性膜（１８、３）を形成し、非チップ形成予定領域（４２）にてマスク材（３１）を除去することで、導電性膜（３）の半導体ウェハ（１５）の表面上方に突出した部分（３ａ）の端面（３ｃ）により構成されたアライメントマーク（４）を形成する。その後、フォトリソグラフィ工程にて、アライメントマーク（４）に基づいて、マスク合わせを行うことを特徴としている。
【００５３】
ここで、非チップ形成予定領域に第２のトレンチによりアライメントマークを形成し、その後、マスク材を残した状態で、第２のトレンチの内部に上部表面が半導体ウェハの表面よりも高く、マスク材の表面と同じ、もしくはそれよりも低くなるように導電性膜（１８、３）を形成し、さらにフォトリソグラフィ工程においても、マスク材を残した状態でマスク合わせを行う場合、埋め込み膜やフォトリソグラフィ工程にてパターニングするための膜等が第２のトレンチを覆うように形成されていることから、第２のトレンチにより形成されたアライメントマークを読みとることが困難な場合がある。
【００５４】
これに対して、請求項５に記載の発明では、第２のトレンチを第１のトレンチと同じ開口幅にて形成するだけでなく、さらに第１のトレンチおよび第２のトレンチの内部に、上部表面が半導体ウェハの表面よりも高くなるように導電性膜を形成すると共に、非チップ形成予定領域にて、マスク材を除去することで、半導体ウェハの表面上方に突出した部分と半導体ウェハの表面とに段差を生じさせている。すなわち、導電性膜の半導体ウェハの表面上方に突出した部分（３ａ）の端面（３ｃ）によりアライメントマーク（４）を形成している。
【００５５】
したがって、請求項５に記載の発明によれば、このように半導体ウェハの表面上方、すなわち、第２のトレンチよりも、露光装置に近い部分に別途アライメントマークとしての段差を設けていことから、露光装置にて画像認識等により第２のトレンチに形成されたアライメントマークを読みとる場合と比較して、アライメントマークの読みとりを容易に行うことができる。
【００５６】
アライメントマークの平面形状は、請求項４、６に示すように、例えば、マスク材（３１）の開口部や、導電性膜（３）により縁取られた形状とすることができる。これにより、アライメントマーク自体の大きさを任意の大きさにて形成することができる。
【００５７】
また、請求項７に示すように、チップ形成予定領域（４１）に開口幅が異なる複数の第１のトレンチ（１６）を形成する場合、トレンチを形成する工程にて、チップ形成予定領域（４１）に開口幅が異なる複数の第１のトレンチ（１６）を形成すると同時に、複数の第１のトレンチ（１６）のうち、開口幅が最も小さいトレンチと同じ開口幅にて、非チップ形成予定領域（４２）に第２のトレンチ（２）を形成することが好ましい。
【００５８】
また、請求項８に示すように、チップ形成予定領域（４１）にトレンチを形成する工程では、表面からの深さが１μｍ以上であるトレンチ（１６）を形成することが好ましい。
【００５９】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００６０】
【発明の実施の形態】
（第１実施形態）
本実施形態では、従来技術の欄と同様に、図７に示すトレンチゲート構造の縦型パワーＭＯＳＦＥＴの製造方法を例として、図８（ａ）〜（ｃ）、図９（ａ）〜（ｃ）、図１０（ａ）〜（ｃ）、図１１（ａ）〜（ｃ）を用いて説明する。なお、従来技術の欄にて説明した内容と同じ内容については、一部説明を省略する。
【００６１】
図８（ａ）〜（ｃ）に示す工程にて、フォトリソグラフィとドライエッチング工程により、半導体基板１５の主表面（一表面）にトレンチ１６を形成する。本実施形態では、このトレンチ１６の基板表面からの深さは例えば１〜３μｍとし、開口幅は例えば１μｍ程度とする。このとき、図１２中の各ＩＣチップが形成される領域４１の間のスクライブラインとなる領域４２に、図１に示すように、後のフォトリソグラフィ工程でのマスク合わせ用のアライメントマークとしてのトレンチ２を形成する。
【００６２】
図１（ａ）にアライメントマークの平面図を示し、図１（ｂ）に図１（ａ）中のＡ−Ａ線方向断面図を示す。本実施形態では、図１（ａ）、（ｂ）に示すように、アライメントマーク１の平面形状を、例えば、トレンチ２により縁取られた十字形状とする。また、このトレンチ２の開口幅２ａは、ＩＣチップの形成予定領域４１に形成するトレンチ１６と同様に１μｍ程度とする。
【００６３】
図９（ａ）に示す工程にてゲート絶縁膜を形成し、図９（ｂ）に示す工程にて、絶縁膜３１を残した状態で、ＩＣチップの形成予定領域４１のトレンチ１６およびスクライブライン領域のトレンチ２の内部を含む半導体基板１５の表面上にポリシリコン膜３３を堆積させる。なお、ポリシリコン膜３３の代わりに他の導電性膜を用いることもできる。
【００６４】
そして、図９（ｃ）に示す工程にて、ポリシリコン膜３３をエッチングすることで、チップ形成予定領域にゲート電極１８を形成する。このゲート電極１８の形成では、トレンチ６の内壁のダメージ除去処理のためのケミカルドライエッチング等にて、開口端が後退した絶縁膜３１を利用したエッチングにより、断面がＴ字形状のゲート電極１８を形成する。なお、ゲート電極１８の上部表面は半導体基板１５の表面よりも高く、かつ、絶縁膜３１の表面と同じか、もしくはそれよりも低くなっている。
【００６５】
このとき、ここでは図示しないが、スクライブラインとなる領域４２のトレンチ２においても、ゲート電極１８と同様にトレンチ２に埋め込まれたポリシリコン膜３３をパターニングし、断面がＴ字形状のポリシリコン膜３を形成する。続いて、図１０（ａ）に示す工程にて、トレンチ１６の形成用のマスクとして用いた絶縁膜３１を除去する。
【００６６】
これにより、図２（ｂ）に示すように、ポリシリコン膜３には端面３ｃが生じ、ポリシリコン膜３の表面と半導体基板１５の表面との間に段差が生じる。そして、この半導体基板１５の表面上方からこの半導体基板１５の表面をみたとき、図２（ａ）に示すように、スクライブラインとなる領域４２において、ポリシリコン膜３により縁取られた十字形状の図形４が形成される。
【００６７】
なお、このＴ字形状のポリシリコン膜３の断面形状において、ひさし部３ａの先端３ｂからトレンチ２の開口端２ａまでの長さ３ｄは、任意に設定することができる。
【００６８】
図１０（ｂ）に示す工程にて半導体基板１５の基板表面に酸化膜３４を形成する。
【００６９】
図１０（ｃ）に示す工程にてイオン注入を行う際のマスクを形成するためのフォトリソグラフィ工程を行う。この工程では表面上にフォトレジストを成膜した半導体基板１５を露光装置にセットし、フォトマスクを通した露光により、マスクパターンをフォトレジストに転写する。このとき、マスク合わせは、スクライブラインとなる領域４２に形成されたＴ字形状のポリシリコン膜３により構成された十字形状の図形をアライメントマーク４として、露光装置の画像認識等により読みとることで行う。
【００７０】
続いて、フォトレジストを現像処理することでパターニングし、このフォトレジストをマスクとしたイオン注入によりＰ型層１３を形成する。その後、このフォトレジストを除去する。
【００７１】
図１１（ａ）に示す工程にてイオン注入を行う際のマスクを形成するために再度フォトリソグラフィ工程を行う。この工程においても、図２（ａ）に示すように、スクライブラインとなる領域４２に形成されたＴ字形状のポリシリコン膜３の端面３ｃより構成された平面形状が十字形状であるアライメントマーク４に基づいてマスク合わせを行い、フォトレジスト３５をパターニングする。
【００７２】
そして、パターニングされたフォトレジスト３５をマスクとしたイオン注入により、Ｎ⁺型領域１４を形成する。
【００７３】
図１１（ｂ）に示す工程では、ゲート電極１８の表面上を含む半導体基板１５の表面上にＢＰＳＧ膜等により層間絶縁膜１９を形成する。このとき、図３に示すように、スクライブラインとなる領域４２においても、Ｔ字形状のポリシリコン膜３の上に層間絶縁膜１９が形成される。
【００７４】
その後、層間絶縁膜１９にエッチングによりコンタクトホール２１を形成する際のマスクを形成するためにフォトリソグラフィ工程を行う。この工程においても、図１０（ｃ）に示す工程と同様に、スクライブラインとなる領域４２に形成されたＴ字形状のポリシリコン膜３の端面３ｃにより構成された平面形状が十字形状のアライメントマーク４に基づいてマスク合わせを行い、フォトレジスト３６をパターニングする。これにより、フォトレジスト３６のうち、コンタクトホール２１の形成予定領域上に位置する領域を開口させる。
【００７５】
図１１（ｃ）に示す工程にて、パターニングされたフォトレジスト３６をマスクとしたエッチングを行うことで、層間絶縁膜１９にコンタクトホール２１を形成する。そして、フォトレジスト３６を除去する。
【００７６】
その後、従来の技術の欄にて説明したように、ソース電極２０、ドレイン電極２２を形成する。これらの工程を経ることで、図７に示すパワーＭＯＳＦＥＴを製造することができる。
【００７７】
上述したように、本実施形態では図８（ａ）〜（ｃ）に示す工程において、半導体基板１５（半導体ウェハ）のＩＣチップの形成予定領域４１にゲート電極を形成するためのトレンチ１６を形成すると共に、スクライブラインとなる領域４２に、トレンチ２を形成している。このとき、トレンチ２の開口幅をチップ形成予定領域のトレンチ１６の開口幅と同じ大きさとしている。
【００７８】
ここで、トレンチゲート電極を有する半導体装置では、通常、ＩＣチップの形成予定領域４１のトレンチ内にポリシリコン等の導電性膜を埋め込むことでゲート電極を形成したとき、トレンチの内部にボイドが発生しないように、狭い開口幅にてトレンチを形成している。
【００７９】
本実施形態では、スクライブラインとなる領域４２に形成したトレンチ２の開口幅をチップ形成予定領域のトレンチ１６と同じ大きさとしていることから、図３に示すように、トレンチ２の内部を完全にポリシリコン膜３３にて埋め込むことができ、ボイドが発生するのを抑制することができる。したがって、ボイドにフォトレジストや塵等が入り、ボイドが工程内の汚染源となるのを防ぐことができる。
【００８０】
また、本実施形態では、図９（ｃ）に示す工程にて、チップ形成予定領域４１のトレンチ１６の内部に埋め込まれたポリシリコン膜３３を断面がＴ字形状となるようにパターニングすると共に、スクライブラインとなる領域４２のトレンチ２の内部に埋め込まれたポリシリコン膜３３も断面がＴ字形状となるようにパターニングしている。その後、絶縁膜３１を除去することで、断面がＴ字形状のポリシリコン膜３による半導体基板１５の表面との段差を生じさせる。
【００８１】
そして、トレンチ１６を形成した後の図１０（ｃ）、図１１（ａ）に示すＰ型層１３、Ｎ⁺型領域１４をイオン注入にて形成する際のマスクを形成するためのフォトリソグラフィ工程や、図１１（ｂ）に示す層間絶縁膜１９にコンタクトホール２１をエッチングにより形成する際のマスクを形成するためのフォトリソグラフィ工程では、Ｔ字形状のポリシリコン膜３のうち、半導体基板１５の表面上の端面（ひさし部３ａの先端３ｂの端面）３ｃにより構成された十字形状のアライメントマーク４を、半導体基板１５の表面上方から露光装置の画像認識等により読みとることでマスク合わせを行っている。
【００８２】
ここで、図１０（ａ）に示す工程では、チップ形成予定領域の絶縁膜３１をエッチングにより除去すると共に、スクライブラインとなる領域４２の絶縁膜３１もエッチングにより除去していたが、図１０（ａ）に示す工程の前に、スクライブラインとなる領域４２の絶縁膜３１の上にフォトレジストを形成しておくことで、スクライブラインとなる領域４２の絶縁膜３１は除去せず、残した状態にすることもできる。
【００８３】
この場合では、図１０（ｃ）、図１１（ａ）、（ｂ）に示すフォトリソグラフィ工程において、トレンチ２により構成されたアライメントマーク１を露光装置の画像認識等により読みとることでマスク合わせを行う。アライメントマーク１がポリシリコン膜等の膜に覆われていても、アライメントマーク１を読みとることができるので、このようにしてトレンチ１６の位置に対してマスク合わせを行うこともできる。
【００８４】
しかし、図１０（ｃ）、図１１（ａ）に示す工程のように、トレンチ２がポリシリコン膜３により覆われている場合では、マスク合わせを行うとき、トレンチ２により形成されたアライメントマーク１を読みとるのが困難となる場合が生じる可能性がある。
【００８５】
また、図１１（ｂ）に示す工程では、トレンチ２がポリシリコン膜３だけでなく、さらに層間絶縁膜１９により覆われているため、アライメントマークを読みとるのが困難な場合が生じる可能性がある。
【００８６】
これに対して、本実施形態では、スクライブラインとなる領域４２において、トレンチ２の内部に埋め込んだポリシリコン膜３をＴ字形状にてパターニングし、絶縁膜３１を除去することで、別途、ポリシリコン膜３の表面と半導体基板１５の表面との間に段差を設け、アライメントマーク４を形成している。
【００８７】
このことから、図１０（ｃ）、図１１（ａ）、（ｂ）に示すフォトリソグラフィ工程でのマスク合わせにおいて、絶縁膜３１を除去せずトレンチ２により形成されたアライメントマーク１を読みとる場合と比較して、マスク合わせを容易に行うことができる。
【００８８】
また、本実施形態では、図１に示すように、アライメントマーク１の平面形状を十字形状とし、そのアライメントマーク１の縁部分にのみトレンチ２を形成している。すなわち、アライメントマーク１の平面形状をトレンチ２によって縁取られた十字形状としている。同様に、本実施形態では、アライメントマーク４の平面形状をポリシリコン膜３によって縁取られた十字形状としている。
【００８９】
しかしながら、アライメントマーク１およびアライメントマーク４の形状は露光装置の画像認識等により、アライメントマークの読みとりが可能であれば、アライメントマーク１およびアライメントマーク４全体をトレンチ２またはポリシリコン膜３により形成した十字形状とすることもできる。
【００９０】
ただし、マスク合わせのときにアライメントマークを認識するための図形の必要な大きさは、露光装置によって異なる。したがって、アライメントマークの図形を平面での十字形状とし、そのアライメントマーク全体をトレンチ２（ポリシリコン膜３）により形成した場合では、トレンチ２（ポリシリコン膜３）の幅が小さいため、認識できない場合がある。
【００９１】
このような場合、本実施形態のように所望の大きさの図形の縁部分にトレンチ２（ポリシリコン膜３）を形成することで、所望の大きさのアライメントマークを形成することができる。これにより、どのような種類の露光装置であっても、マスク合わせ時にアライメントマークを認識することができる。
【００９２】
（第２実施形態）
第１実施形態では、スクライブラインとなる領域４２のトレンチ２に埋め込まれたポリシリコン膜３の断面形状をＴ字形状とした場合を説明したが、以下に説明するように、ポリシリコン膜３の断面をいわゆるＩ字形状とすることもできる。
【００９３】
図４に本実施形態におけるトレンチゲート電極を有する半導体装置の断面図を示す。この半導体装置は、図７に示す半導体装置に対して、ゲート電極１８の断面形状が異なっているだけであり、その他の構造は同じであるため、図３と同じ構造部については同一の符号を付すことで説明を省略する。
【００９４】
この半導体装置は、ゲート電極１８の上部表面が半導体基板１５の表面と同等、もしくは半導体基板１５の表面よりも低くなるように形成されている。このような半導体装置を製造する場合では、図８〜図１１に示す製造工程を以下のように変更する。
【００９５】
図９（ｃ）に示す工程にて、絶縁膜３１を残した状態で、ＩＣチップの形成予定領域４１のトレンチ１６に埋め込まれたポリシリコン膜３３の最上部の表面が半導体基板１５の表面と同等もしくはそれよりも低くなるように、ポリシリコン膜３３をエッチングする。
【００９６】
このとき、スクライブラインとなる領域４２のトレンチ２に埋め込まれたポリシリコン膜３３もＩＣチップの形成予定領域４１と同様に、ポリシリコン膜３３の最上部の表面が半導体基板１５の表面と同等もしくはそれよりも低くなるようにエッチングする。
【００９７】
図１０（ａ）に示す工程では、ＩＣチップの形成予定領域４１にて、トレンチ１６の形成用のマスクとして用いた絶縁膜３１を除去し、スクライブラインとなる領域４２においては、絶縁膜３１の表面上にあらかじめフォトレジストによりマスクを形成しておくことで、絶縁膜３１を残した状態とする。その後、このフォトレジストを除去する。
【００９８】
これにより、図５（ｂ）に示すように、絶縁膜３１は開口端３１ａを有しているため、絶縁膜３１の表面と半導体基板１５の表面との間に段差が生じており、この段差により、図５（ａ）に示すように、平面形状が十字形状であるアライメントマーク５が構成される。なお、このアライメントマーク５は、絶縁膜３１の開口部により縁取られた形状となっている。
【００９９】
そして、図１０（ｃ）に示すＰ型層１３をイオン注入により形成する際のマスクを形成するためのフォトリソグラフィ工程においては、絶縁膜３１の開口端３１ａにより構成されたアライメントマークを露光装置の画像処理等により読みとることでマスク合わせを行う。
【０１００】
同様に、図１１（ａ）に示すＮ⁺型領域１４をイオン注入により形成する際のマスクを形成するためのフォトリソグラフィ工程においても、絶縁膜３１の開口端３１ａにより構成されたアライメントマーク５を読みとることでマスク合わせを行う。
【０１０１】
また、図１１（ｂ）に示す工程では、ＩＣチップの形成予定領域４１およびスクライブラインとなる領域４２の半導体基板１５の表面に層間絶縁膜１９を形成する。そして、層間絶縁膜１９にコンタクトホール２１をエッチングにより形成する際のマスクを形成するためのフォトリソグラフィ工程においても、図９に示すように、スクライブラインとなる領域４２における絶縁膜３１の開口端３１ａにより構成されたアライメントマーク５を読みとることでマスク合わせを行う。
【０１０２】
このように製造工程を変更することで、図４に示す半導体装置を製造することができる。
【０１０３】
本実施形態においても、図６に示すように、スクライブラインとなる領域４２に形成したトレンチ２の開口幅をチップ形成予定領域のトレンチ１６と同じ大きさとしていることから、トレンチ２の内部をポリシリコン膜３にて完全に埋め込むことができ、トレンチ２に埋め込まれたポリシリコン膜３にボイドが発生するのを抑制することができる。
【０１０４】
また、本実施形態では、スクライブラインとなる領域４２でのトレンチ２に埋め込まれたポリシリコン膜３を断面がＩ字形状にて形成したとき、絶縁膜３１を残した状態としている。
【０１０５】
ここで、絶縁膜３１を必ず残す必要はなく、絶縁膜３１を除去することもできる。この場合では、図１０（ｃ）、図１１（ａ）、（ｂ）に示すフォトリソグラフィ工程において、トレンチ２により構成されたアライメントマーク１を露光装置の画像認識等により読みとることでマスク合わせを行う。
【０１０６】
しかし、絶縁膜３１を除去した場合では、トレンチ２の内部に埋め込まれたポリシリコン膜３の最上部表面の位置が半導体基板１５の表面と同等の高さとなっている場合、スクライブラインとなる領域４２の表面が平坦となっているため、アライメントマークを露光装置の画像処理等により読みとることが困難となる場合が生じる可能性がある。
【０１０７】
また、図１１（ｂ）に示す工程では、トレンチ２が層間絶縁膜１９により覆われているため、アライメントマーク１を読みとるのが困難な場合が生じる可能性がある。
【０１０８】
これに対して、本実施形態では、図５（ａ）に示すように、半導体基板１５の表面上に、絶縁膜３１の開口部の端面３１ａによる段差を生じさせることで、絶縁膜３１の開口部により縁取られた十字形状のアライメントマーク５を形成している。そして、図１０（ｃ）、図１１（ａ）、（ｂ）に示す工程にて、このアライメントマーク５に基づいてマスク合わせをしている。これにより、絶縁膜３１が除去され、トレンチ２により形成されたアライメントマーク１に基づいてマスク合わせをする場合と比較して、トレンチ１６を形成した後のフォトリソグラフィ工程にて、マスク合わせを容易に行うことができる。
【０１０９】
（他の実施形態）
なお、上記した各実施形態では、トレンチ１６内にゲート電極１８を形成する工程の後に、Ｐ型層１３、Ｎ⁺型領域１４の不純物拡散層を形成する工程を行うパワーＭＯＳＦＥＴを有する半導体装置の製造方法を例として説明したが、トレンチ１６内にゲート電極１８を形成する工程の前に、Ｐ型層１３、Ｎ⁺型領域１４の不純物拡散層を形成する工程を行うパワーＭＯＳＦＥＴを有する半導体装置の製造方法においても本発明を適用することができる。
【０１１０】
また、上記した各実施形態では、Ｎチャネル型のトレンチゲート構造の縦型パワーＭＯＳＦＥＴを例として説明したが、各半導体層の導電型が反対の導電型であるＰチャネル型のトレンチゲート構造の縦型パワーＭＯＳＦＥＴを有する半導体装置の製造方法にも本発明を適用することができる。
【０１１１】
また、パワーＭＯＳＦＥＴに対してシリコン基板１１とドリフト層１２の導電型が相互に異なるＩＧＢＴ、トレンチキャパシタ等のトレンチゲート構造を有する半導体装置や、素子分離のためのトレンチ内に絶縁膜が配置されている半導体装置等のトレンチを有する構造の半導体装置の製造方法においても、本発明を適用することができる。なお、素子分離のためのトレンチ内に絶縁膜が配置されている半導体装置の製造方法では、特にトレンチの深さが表面から１μｍ以上である半導体装置を製造する場合に本発明を適用するのが好ましい。
【０１１２】
また、上記した各実施形態において、ＩＣチップの形成予定領域４１に開口幅が異なる複数のトレンチを形成する場合では、図８（ａ）〜（ｃ）に示す工程にて、ＩＣチップの形成予定領域４１に開口幅が異なる複数のトレンチを形成し、スクライブラインとなる領域４２に、それら複数のトレンチのうち、開口幅が最も小さいトレンチと同じ開口幅にて、トレンチ２を形成することが好ましい。
【図面の簡単な説明】
【図１】（ａ）は本発明の第１実施形態におけるトレンチにより形成されたアライメントマークの平面図であり、（ｂ）は（ａ）中のＡ−Ａ線方向断面図である。
【図２】（ａ）は本発明の第１実施形態におけるトレンチ内に埋め込まれたポリシリコンにより形成されたアライメントマークの平面図であり、（ｂ）は（ａ）中のＡ−Ａ線方向断面図である。
【図３】半導体基板の表面上に層間絶縁膜が形成された後の図２（ｂ）中の１つのトレンチ近傍を示す図である。
【図４】本発明の第２実施形態におけるトレンチゲート構造のパワーＭＯＳＦＥＴの断面図である。
【図５】（ａ）は本発明の第２実施形態におけるアライメントマークの平面図であり、（ｂ）は（ａ）中のＡ−Ａ線方向断面図である。
【図６】半導体基板の表面上に層間絶縁膜が形成された後の図５（ｂ）中の１つのトレンチ近傍を示す図である。
【図７】トレンチゲート構造のパワーＭＯＳＦＥＴの断面図である。
【図８】図７に示すパワーＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図９】図８に続くパワーＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図１０】図９に続くパワーＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図１１】図１０に続くパワーＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図１２】図７に示すパワーＭＯＳＦＥＴを製造する際に用いる半導体基板（半導体ウェハ）の平面図である。
【図１３】（ａ）は従来技術の欄にて説明するトレンチにより形成されたアライメントマークの平面図であり、（ｂ）はＡ−Ａ線方向断面図である。
【図１４】アライメントマークをトレンチにより形成したときの課題を説明するための図であり、（ａ）、（ｂ）はそれぞれ図１３（ａ）、（ｂ）に対応する図である。
【図１５】アライメントマークをトレンチにより形成したときの課題を説明するための図であり、図１３（ｂ）に対応する図である。
【符号の説明】
１、４、５…アライメントマーク、２…トレンチ、３…ポリシリコン膜、
１１…Ｎ⁺型シリコン基板、１２…Ｎ^-型層、１３…Ｐ型層、１４…Ｎ⁺型領域、
１５…半導体基板、１６…トレンチ、１７…ゲート絶縁膜、
１８、３３…ポリシリコン膜、１９…層間絶縁膜、２０…ソース電極、
２１…コンタクトホール、２２…ドレイン電極。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device having a structure in which a trench is formed in an element.
[0002]
[Prior art]
Conventionally, as a semiconductor device having a trench, there is a vertical power MOSFET having a so-called trench gate structure in which a gate electrode is embedded in a trench formed on a surface of a semiconductor substrate. As a vertical power MOSFET having a trench gate structure, a structure shown in FIG. 7 is conceivable.
[0003]
The power MOSFET shown in FIG. ⁺ Type silicon substrate 11 and N serving as a drift layer ^- Mold layer 12, P-type layer 13 serving as a base layer, and N serving as a source region ⁺ A semiconductor substrate 15 having a mold region 14 is included.
[0004]
On the main surface of the semiconductor substrate 15, a gate insulating film 17 is formed on the inner wall of a trench 16 formed through the P-type layer 13 from the surface of the semiconductor substrate 15, and a gate electrode 18 is formed in the trench 16. Is formed. The gate electrode 18 has a T-shaped cross section. Further, the vicinity of the gate electrode 18 of the P-type layer 13 is a channel region 13a.
[0005]
A source electrode 20 is formed on the surface of the semiconductor substrate 15 including the surface of the gate electrode 18 via an interlayer insulating film 19, and N via a contact hole 21 formed in the interlayer insulating film 19. ⁺ The mold region 14 and the source electrode 20 are electrically connected. A drain electrode 22 is formed on the back side of the semiconductor substrate 15.
[0006]
As a manufacturing method of the semiconductor device having such a structure, a method described below can be considered.
[0007]
FIGS. 8A to 8C, FIGS. 9A to 10C, FIGS. 10A to 11C, and FIGS. 11A to 11C show the manufacture of MOSFETs having the structure shown in FIG. A process is shown. 8A to 11A are cross-sectional views of a region including one gate electrode 18 in FIG. 7, and FIGS. 11B and 11C are adjacent to each other in FIG. A cross-sectional view of a region including two gate electrodes is shown.
[0008]
[Step shown in FIG. 8 (a)]
N ⁺ N on the main surface of the silicon substrate 11 of the type by epitaxial growth ^- A field insulating film for element isolation is formed on a semiconductor substrate (semiconductor wafer) 15 on which the mold layer 12 is formed. As the field insulating film, for example, an oxide film is formed by a LOCOS method.
[0009]
At this time, in a photolithography process for forming the trench 16 (see FIG. 7) later, as shown in FIG. 12, a step as an alignment mark for mask alignment is formed on a plurality of chips in the semiconductor wafer 15. It is formed in a non-chip formation scheduled area excluding the area 41 to be formed. The non-chip formation scheduled area is, for example, an area 42 that becomes a scribe line between the multiple chip formation scheduled areas 41. Note that the chip formation region 41 in this specification refers to a region that does not include the region 42 that becomes a scribe line.
[0010]
Subsequently, an insulating film 31 is formed on the main surface of the semiconductor substrate 15. Then, a photolithography process for forming the trench 16 is performed. In the photolithography process, a photoresist 32 is formed on the surface of the semiconductor substrate 15, the semiconductor substrate 15 on which the photoresist 32 is formed is set in an exposure apparatus, and exposed through a photomask. Transfer the mask pattern.
[0011]
At this time, before transferring the mask pattern, the step formed as the alignment mark is read by image recognition of the exposure apparatus and aligned with the mark on the photomask, thereby aligning the photomask with respect to the semiconductor substrate 15. This is mask alignment. Thereafter, the photoresist 32 is patterned by developing.
[0012]
[Step shown in FIG. 8B]
The insulating film 31 is etched by the dry etching process using the patterned photoresist 32 as a mask. As a result, a region of the insulating film 31 that faces the region where the trench 16 is to be formed is opened. Thereafter, the photoresist 32 is removed.
[0013]
[Step shown in FIG. 8C]
Using the insulating film 31 having the opening as a mask, a trench 16 having a depth of 1 μm or more from the surface of the semiconductor substrate 15 in the thickness direction from the surface of the semiconductor substrate 15 and a width of about 1 μm is formed by dry etching. At this time, as shown in FIG. 13, an alignment mark trench 43 for mask alignment in a later photolithography process is formed in a region 42 to be a scribe line in FIG.
[0014]
FIGS. 13A and 13B are a plan view and a cross-sectional view of an alignment mark trench. As shown in FIGS. 13A and 13B, the planar shape of the alignment mark 51 is, for example, a cross shape, and the entire alignment mark 51 is constituted by a trench 43. The opening width of the trench 43 is set to 6 μm, for example.
[0015]
[Step shown in FIG. 9A]
The reaction product generated by the etching for forming the trench is removed, and sacrificial oxidation and high-temperature annealing are performed for the purpose of removing damage caused by this etching existing on the inner wall of the trench 16. Note that damage is also removed from the trenches 43 constituting the alignment marks 51 at the same time. As a result, the end face of the opening of the oxide film 31 recedes and the opening widens.
[0016]
Thereafter, the gate insulating film 17 made of an oxide film or the like is formed on the inner wall surface of the trench 16 in the IC chip formation region 41, and at the same time, the insulating film 17 is also formed on the inner wall surface of the trench 2 in the region 42 serving as a scribe line. .
[0017]
[Step shown in FIG. 9B]
A polysilicon film 33 is formed on the surface of the semiconductor substrate 15 (insulating film 31) including the inside of the trench 16. At this time, the polysilicon film 33 is also buried inside the trench 43 constituting the alignment mark.
[0018]
[Step shown in FIG. 9C]
The polysilicon film 33 is etched in the chip formation scheduled area 41 and the area 42 to be a scribe line. Thus, in the IC chip formation planned region 41, the gate electrode 18 having an upper surface higher than the surface of the semiconductor substrate 15 and a T-shaped cross section is formed. Similarly, also in the trenches 43 constituting the alignment marks 51, the embedded polysilicon film has a T-shaped cross section.
[0019]
[Step shown in FIG. 10A]
The insulating film 31 used as a mask for forming the trench 16 is removed by dry etching.
[0020]
[Step shown in FIG. 10B]
An oxide film 34 is formed on the surface of the semiconductor substrate 15 including the surface of the gate electrode 18.
[0021]
[Step shown in FIG. 10 (c)]
A photolithography process is performed to form the P-type layer 13 by ion implantation. Also in this step, although not shown, a photoresist is formed on the oxide film 34 and mask alignment is performed based on the alignment mark 51. Then, by patterning the photoresist, the photoresist remains only on the surface layer of the semiconductor substrate 15 where no ion implantation is performed. By performing ion implantation using the photoresist as a mask, the P-type layer 13 is formed. Thereafter, the photoresist is removed.
[0022]
[Step shown in FIG. 11A]
N by ion implantation ⁺ A photolithography process for forming the mold region 14 is performed. Again, a photoresist 35 is formed on the oxide film 34, mask alignment is performed based on the alignment mark 51, and patterning is performed, so that only a region of the surface layer of the semiconductor substrate 15 where ion implantation is not performed is performed. The resist 35 is left. Then, by ion implantation using the photoresist 35 as a mask, N ⁺ A mold region 14 is formed. Thereafter, the photoresist 35 is removed.
[0023]
[Step shown in FIG. 11B]
An interlayer insulating film 19 made of BPSG or the like is formed on the surface of the semiconductor substrate 15. Next, a photolithography process for forming the contact hole 21 in the interlayer insulating film 19 is performed. A photoresist 36 is formed on the interlayer insulating film 19. Even in this case, mask alignment is performed based on the alignment mark 51 and patterning is performed. As a result, a region of the photoresist 36 that faces the region where the contact hole 21 is to be formed is opened.
[0024]
[Step shown in FIG. 11C]
The contact hole 21 is formed in the interlayer insulating film 19 by performing etching using the photoresist 36 as a mask. Then, the photoresist 36 is removed.
[0025]
Thereafter, although not shown, the source electrode 20 is formed on the interlayer insulating film 19 including the inside of the contact hole 21. N ⁺ A drain electrode 22 is formed on the back side of the mold silicon substrate 11. Through these steps, the power MOSFET shown in FIG. 7 is manufactured.
[0026]
In this method, in the step shown in FIG. 8C, the trench 16 is formed in the IC chip formation planned region 41 of the semiconductor substrate 15, and the alignment mark trench 43 is formed in the region 42 to be a scribe line. is doing. As described above, by forming the alignment mark simultaneously with the process for forming the semiconductor element, an increase in the manufacturing process can be suppressed.
[0027]
Then, as shown in FIGS. 10C and 11A after the trench 16 is formed, the P-type layer 13 and N ⁺ In the photolithography process for forming the impurity diffusion layer such as the mold region 14 by ion implantation, mask alignment is performed based on the alignment mark 51 formed by the trench 43.
[0028]
Similarly, in the photolithography process for forming the contact hole 21 in the interlayer insulating film 19 shown in FIG. 11B, mask alignment is performed based on the alignment mark 51.
[0029]
Here, in the photolithography process for forming the impurity diffusion layer by ion implantation and the photolithography process for forming the contact hole 21, it is used when forming the trench 16 in the process shown in FIG. A method of performing mask alignment based on the alignment mark that has been used can be considered.
[0030]
However, in this case, if a shift occurs in the mask alignment in the photolithography process for forming the trench 16, the trench 16 is not formed in the subsequent photolithography process for forming the impurity diffusion layer and the contact hole 21. Mask alignment cannot be performed accurately with respect to the position. That is, since mask alignment cannot be performed directly on the trench 16, the mask alignment accuracy with respect to the position of the trench 16 is lowered.
[0031]
On the other hand, in the manufacturing method described above, mask alignment is performed based on the alignment marks 51 formed by the trenches 43 formed at the same time as the trenches 16, so that the trenches 16 are formed in the process shown in FIG. The mask alignment with respect to the trench 16 can be performed with higher accuracy than when the mask alignment is performed based on the alignment mark used in the process.
[0032]
[Problems to be solved by the invention]
In the manufacturing method described above, there is a desire to suppress contamination of the semiconductor device due to impurities or the like during the manufacturing process or contamination of the manufacturing apparatus.
[0033]
Then, when the present inventors examined the method of suppressing the contamination in such a process, the trench 43 which comprises the alignment mark 51 may become a contamination source in a process for the following reasons. I understood.
[0034]
In the step shown in FIG. 9B, the polysilicon film 33 is buried in the trench formation area in which the semiconductor element is formed, that is, the IC chip formation area 41, and the alignment mark 51 is formed. A polysilicon film 33 is also embedded in the trench 43.
[0035]
At this time, when the opening width of the trench 43 constituting the alignment mark 51 is larger than the opening width of the trench 16 formed in the chip formation planned region 41, as shown in FIG. There is a risk of voids 44 being not completely embedded. For this reason, photoresist, dust, or the like may enter the void 44 and become a contamination source in the process.
[0036]
Such a problem is that a vertical power MOSFET having a trench gate electrode in which the cross-sectional shape of the gate electrode is a so-called I shape, that is, the upper surface of the gate electrode is the same height as or lower than the surface of the semiconductor substrate. It can also be said in a method of manufacturing a semiconductor device having a trench structure such as trench isolation for performing element isolation by embedding an insulating film in a trench capacitor other than the trench gate electrode or a trench having a depth of 1 μm or more.
[0037]
In the semiconductor device having the I-shaped gate electrode, the polysilicon film 33 is formed in an I-shape in the process shown in FIG. 9C in contrast to the manufacturing process shown in FIGS. It is manufactured by changing so as to be patterned. At this time, if the opening width of the trench 43 is larger than the opening width of the trench 16 formed in the IC chip formation planned region 41, the polysilicon film 33 is not completely embedded in the trench 43 as shown in FIG. There is a risk that a void 44 is generated.
[0038]
In the case of trench isolation, although not shown, a trench is formed in a chip formation scheduled region of a semiconductor wafer, and a trench constituting an alignment mark is formed on a scribe line. Then, an insulating film such as an oxide film is embedded in the trench in the chip formation scheduled region, and an insulating film is also embedded in the trench constituting the alignment mark. In the photolithography process after the trench isolation is formed, a method of performing mask alignment based on the alignment mark is conceivable.
[0039]
Even at this time, if the opening width of the trench constituting the alignment mark is larger than the opening width of the trench in the chip formation scheduled region, the insulating film for filling is not completely buried in the trench, and a void is generated. For this reason, a resist, dust, etc. may enter this void and may become a contamination source in the process.
[0040]
In view of the above points, the present invention forms a trench for forming an alignment mark, and when a buried film such as polysilicon or an oxide film is formed in the trench in a subsequent process, voids are formed in the trench. An object of the present invention is to provide a method for manufacturing a semiconductor device capable of suppressing the generation.
[0041]
[Means for Solving the Problems]
In order to achieve the above object, according to the first aspect of the present invention, in the step of forming the trench, the first trench (16) is formed in the chip formation scheduled region (41) and at the same time the semiconductor wafer (15) is formed. An alignment mark (1) is formed by forming the second trench (2) in the non-chip formation planned region (42) with the same opening width as the first trench (16). In the step of forming the buried film, the buried films (18, 3) are formed inside the first trench (16) and the second trench (2). Then, in the photolithography process, mask alignment is performed based on the alignment mark (1).
[0042]
Usually, the trench formed in the chip formation scheduled region is formed with an opening width such that the inside of the trench is completely filled with the buried film. Therefore, in the present invention, since the second trench is formed in the non-chip formation scheduled region with the same opening width as the first trench formed in the chip formation scheduled region, the buried film is formed inside the second trench. When the is formed, generation of voids can be suppressed.
[0043]
Thereby, when the 2nd trench as an alignment mark is formed, possibility that this trench may become a contamination source in a process can be suppressed.
[0044]
Further, in the photolithography process after the formation of the buried film, the mask alignment can be performed accurately with respect to the position of the first trench by performing the mask alignment based on the second trench. .
[0045]
For example, as shown in claim 2, the planar shape of the alignment mark can be a shape edged by the second trench (2). Thereby, the size of the alignment mark itself can be formed in an arbitrary size.
[0046]
In the invention according to claim 3, in the step of forming the trench, a mask material (31) having an opening on the surface of the semiconductor wafer (15) is formed, and etching using the mask material (31) is performed. At the same time when the first trench (16) is formed in the chip formation planned region (41), the second trench (2) is formed in the first trench (16) in the non-chip formation planned region (42) of the semiconductor wafer (15). ) With the same opening width. In the step of forming the buried film (18), the mask material (31) is left in the non-chip formation scheduled region (42), and the inside of the first trench (16) and the second trench (2). The embedded film (18, 3) is formed so that the upper surface is the same height as the surface of the semiconductor wafer (15) or lower than the surface of the semiconductor wafer (15), and the non-chip formation scheduled region (42) An alignment mark (5) constituted by the end face (31a) of the opening of the mask material (31) is formed. Thereafter, in the photolithography process, mask alignment is performed based on the alignment mark (5).
[0047]
Here, in the photolithography process after the trench formation, a resist is formed on the surface of the semiconductor wafer, and then mask alignment is performed by reading an alignment mark formed on the semiconductor wafer by image recognition using an exposure apparatus. .
[0048]
However, the alignment mark (1) is formed by the second trench (2) in the non-chip formation scheduled region, and then embedded in the second trench so that the upper surface is the same height as the surface of the semiconductor wafer. When the film (18, 3) is formed and the mask material used for forming the trench is removed, the inside of the second trench is filled with the buried film, and there is no step between the surface of the semiconductor wafer. Thus, it may be difficult to read the alignment mark formed by the second trench.
[0049]
In addition, when a film or the like for patterning in the photolithography process is formed so as to cover the second trench, it may be difficult to read the alignment mark formed by the second trench.
[0050]
Therefore, according to the third aspect of the present invention, not only the second trench is formed with the same opening width as the first trench, but also the upper surface is a semiconductor inside the first trench and the second trench. By forming a buried film so that it has the same height as the surface of the wafer, or a shape lower than the surface of the semiconductor wafer, and leaving the mask material in the non-chip formation planned area, A step is generated between the surface of the mask material and the surface of the semiconductor wafer at the opening of the material. That is, the alignment mark (5) is formed by the end face of the opening of the mask material.
[0051]
Accordingly, since a step as an alignment mark is separately provided above the surface of the semiconductor wafer, that is, closer to the exposure apparatus than the second trench, the second trench is formed by image recognition or the like in the exposure apparatus. Compared to the case of reading the alignment mark formed in the above, the alignment mark can be read easily.
[0052]
In the invention according to claim 5, in the step of forming the trench, a mask material (31) having an opening is formed on the surface of the semiconductor wafer (15), and etching using the mask material (31) is performed. As a result, the first trench (16) is formed in the chip formation planned region (41), and at the same time, the second trench (2) is formed in the non-chip formation planned region (42) of the semiconductor wafer (15). It is formed with the same opening width as (16). In the step of forming the conductive film, the upper surface is the surface of the semiconductor wafer (15) inside the first trench (16) and the second trench (2) with the mask material (31) remaining. The conductive film (18, 3) to be higher than the surface of the mask material (31), and removing the mask material (31) in the non-chip formation scheduled region (42), An alignment mark (4) constituted by an end face (3c) of a portion (3a) protruding above the surface of the semiconductor wafer (15) of the conductive film (3) is formed. Thereafter, in the photolithography process, mask alignment is performed based on the alignment mark (4).
[0053]
Here, the alignment mark is formed by the second trench in the non-chip formation scheduled region, and then the upper surface is higher than the surface of the semiconductor wafer inside the second trench with the mask material left, and the mask material. When the conductive film (18, 3) is formed so as to be the same as or lower than the surface of the substrate, and in the photolithography process, the mask alignment is performed with the mask material remaining, the embedded film or photolithography Since the film or the like for patterning in the process is formed so as to cover the second trench, it may be difficult to read the alignment mark formed by the second trench.
[0054]
On the other hand, in the invention according to claim 5, not only the second trench is formed with the same opening width as the first trench, but also the upper portion is provided inside the first trench and the second trench. The conductive film is formed so that the surface is higher than the surface of the semiconductor wafer, and the mask material is removed in the non-chip formation scheduled region, so that the portion protruding above the surface of the semiconductor wafer and the surface of the semiconductor wafer A difference in level is caused. That is, the alignment mark (4) is formed by the end face (3c) of the portion (3a) protruding above the surface of the semiconductor wafer of the conductive film.
[0055]
Therefore, according to the invention described in claim 5, since the step as the alignment mark is separately provided above the surface of the semiconductor wafer, that is, at a portion closer to the exposure apparatus than the second trench, exposure is performed. Compared with the case where the alignment mark formed in the second trench is read by image recognition or the like by the apparatus, the alignment mark can be read easily.
[0056]
As shown in claims 4 and 6, the planar shape of the alignment mark can be, for example, a shape bordered by the opening of the mask material (31) or the conductive film (3). Thereby, the size of the alignment mark itself can be formed in an arbitrary size.
[0057]
Further, as shown in claim 7, when a plurality of first trenches (16) having different opening widths are formed in the chip formation scheduled region (41), in the step of forming the trench, the chip formation planned region (41 ), A plurality of first trenches (16) having different opening widths are formed, and at the same time, a non-chip formation scheduled region with the same opening width as the trench having the smallest opening width among the plurality of first trenches (16). A second trench (2) is preferably formed in (42).
[0058]
Further, as shown in claim 8, in the step of forming the trench in the chip formation scheduled region (41), it is preferable to form the trench (16) having a depth of 1 μm or more from the surface.
[0059]
In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
[0060]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
In the present embodiment, as in the prior art column, the method for manufacturing the vertical power MOSFET having the trench gate structure shown in FIG. 7 is taken as an example in FIGS. 8A to 8C and FIGS. 9A to 9C. ), FIGS. 10A to 10C, and FIGS. 11A to 11C. Note that a part of the same contents as those described in the column of the prior art will be omitted.
[0061]
8A to 8C, the trench 16 is formed on the main surface (one surface) of the semiconductor substrate 15 by photolithography and a dry etching process. In this embodiment, the depth of the trench 16 from the substrate surface is, for example, 1 to 3 μm, and the opening width is, for example, about 1 μm. At this time, as shown in FIG. 1, a trench as an alignment mark for mask alignment in a later photolithography process is formed in a region 42 which becomes a scribe line between regions 41 where each IC chip is formed in FIG. 2 is formed.
[0062]
FIG. 1A shows a plan view of an alignment mark, and FIG. 1B shows a cross-sectional view in the direction of the line AA in FIG. In the present embodiment, as shown in FIGS. 1A and 1B, the planar shape of the alignment mark 1 is, for example, a cross shape bordered by a trench 2. Further, the opening width 2a of the trench 2 is set to about 1 μm similarly to the trench 16 formed in the formation region 41 of the IC chip.
[0063]
The gate insulating film is formed in the step shown in FIG. 9A, and the trench 16 and the scribe line in the formation region 41 of the IC chip are left with the insulating film 31 left in the step shown in FIG. 9B. A polysilicon film 33 is deposited on the surface of the semiconductor substrate 15 including the inside of the trench 2 in the region. Note that another conductive film may be used instead of the polysilicon film 33.
[0064]
Then, in the step shown in FIG. 9C, the polysilicon film 33 is etched to form the gate electrode 18 in the chip formation scheduled region. In the formation of the gate electrode 18, the gate electrode 18 having a T-shaped cross section is formed by etching using the insulating film 31 whose opening end is retreated by chemical dry etching or the like for removing damage on the inner wall of the trench 6. Form. Note that the upper surface of the gate electrode 18 is higher than the surface of the semiconductor substrate 15 and is the same as or lower than the surface of the insulating film 31.
[0065]
At this time, although not shown here, also in the trench 2 in the region 42 to be a scribe line, the polysilicon film 33 embedded in the trench 2 is patterned in the same manner as the gate electrode 18, and the polysilicon film having a T-shaped cross section 3 is formed. Subsequently, in the step shown in FIG. 10A, the insulating film 31 used as a mask for forming the trench 16 is removed.
[0066]
Thereby, as shown in FIG. 2B, an end face 3 c is generated in the polysilicon film 3, and a step is generated between the surface of the polysilicon film 3 and the surface of the semiconductor substrate 15. Then, when the surface of the semiconductor substrate 15 is viewed from above the surface of the semiconductor substrate 15, as shown in FIG. 2A, a cross-shaped figure bordered by the polysilicon film 3 in the region 42 to be a scribe line. 4 is formed.
[0067]
In the cross-sectional shape of the T-shaped polysilicon film 3, the length 3d from the tip 3b of the eaves portion 3a to the opening end 2a of the trench 2 can be arbitrarily set.
[0068]
An oxide film 34 is formed on the substrate surface of the semiconductor substrate 15 in the step shown in FIG.
[0069]
In the step shown in FIG. 10C, a photolithography step for forming a mask for performing ion implantation is performed. In this step, the semiconductor substrate 15 having a photoresist film formed on the surface is set in an exposure apparatus, and the mask pattern is transferred to the photoresist by exposure through a photomask. At this time, the mask alignment is performed by reading the cross-shaped figure formed of the T-shaped polysilicon film 3 formed in the region 42 serving as the scribe line as the alignment mark 4 by image recognition of the exposure apparatus. .
[0070]
Subsequently, the photoresist is patterned by developing, and the P-type layer 13 is formed by ion implantation using the photoresist as a mask. Thereafter, the photoresist is removed.
[0071]
In order to form a mask for ion implantation in the step shown in FIG. 11A, a photolithography step is performed again. Also in this step, as shown in FIG. 2A, the alignment mark 4 in which the planar shape constituted by the end surface 3c of the T-shaped polysilicon film 3 formed in the region 42 serving as a scribe line is a cross shape. Based on the above, mask alignment is performed and the photoresist 35 is patterned.
[0072]
Then, by ion implantation using the patterned photoresist 35 as a mask, N ⁺ A mold region 14 is formed.
[0073]
In the step shown in FIG. 11B, an interlayer insulating film 19 is formed by a BPSG film or the like on the surface of the semiconductor substrate 15 including the surface of the gate electrode 18. At this time, as shown in FIG. 3, the interlayer insulating film 19 is formed on the T-shaped polysilicon film 3 also in the region 42 to be a scribe line.
[0074]
Thereafter, a photolithography process is performed to form a mask for forming the contact hole 21 in the interlayer insulating film 19 by etching. Also in this step, as in the step shown in FIG. 10C, the planar shape formed by the end surface 3c of the T-shaped polysilicon film 3 formed in the region 42 to be a scribe line is a cross-shaped alignment mark. Mask matching is performed based on 4 and the photoresist 36 is patterned. As a result, a region of the photoresist 36 located on the region where the contact hole 21 is to be formed is opened.
[0075]
In the step shown in FIG. 11C, the contact hole 21 is formed in the interlayer insulating film 19 by performing etching using the patterned photoresist 36 as a mask. Then, the photoresist 36 is removed.
[0076]
Thereafter, as described in the section of the prior art, the source electrode 20 and the drain electrode 22 are formed. Through these steps, the power MOSFET shown in FIG. 7 can be manufactured.
[0077]
As described above, in the present embodiment, in the steps shown in FIGS. 8A to 8C, the trench 16 for forming the gate electrode is formed in the IC chip formation planned region 41 of the semiconductor substrate 15 (semiconductor wafer). At the same time, the trench 2 is formed in the region 42 to be a scribe line. At this time, the opening width of the trench 2 is the same as the opening width of the trench 16 in the chip formation scheduled region.
[0078]
Here, in a semiconductor device having a trench gate electrode, normally, when the gate electrode is formed by embedding a conductive film such as polysilicon in the trench of the formation area 41 of the IC chip, a void is generated inside the trench. In order to avoid this, the trench is formed with a narrow opening width.
[0079]
In this embodiment, since the opening width of the trench 2 formed in the region 42 serving as the scribe line is set to the same size as the trench 16 in the chip formation scheduled region, the inside of the trench 2 is completely formed as shown in FIG. It can be filled with the polysilicon film 33, and generation of voids can be suppressed. Therefore, it is possible to prevent the photoresist or dust from entering the void and the void from becoming a contamination source in the process.
[0080]
In the present embodiment, in the step shown in FIG. 9C, the polysilicon film 33 embedded in the trench 16 of the chip formation scheduled region 41 is patterned so that the cross section has a T shape, The polysilicon film 33 embedded in the trench 2 in the region 42 to be a scribe line is also patterned so that the cross section has a T shape. Thereafter, by removing the insulating film 31, a step is formed from the surface of the semiconductor substrate 15 by the polysilicon film 3 having a T-shaped cross section.
[0081]
Then, after the trench 16 is formed, the P-type layer 13, N shown in FIGS. ⁺ A photolithography process for forming a mask for forming the mold region 14 by ion implantation, or a mask for forming the contact hole 21 in the interlayer insulating film 19 shown in FIG. 11B by etching. In the photolithography process, a cross-shaped alignment mark 4 constituted by an end face (end face of the tip 3b of the eaves portion 3a) 3c on the surface of the semiconductor substrate 15 of the T-shaped polysilicon film 3 is formed on the semiconductor substrate. Mask alignment is performed by reading from above the surface 15 by image recognition of an exposure apparatus.
[0082]
Here, in the process shown in FIG. 10A, the insulating film 31 in the chip formation region is removed by etching and the insulating film 31 in the region 42 to be a scribe line is also removed by etching. Prior to the step shown in a), a photoresist is formed on the insulating film 31 in the region 42 to be a scribe line, so that the insulating film 31 in the region 42 to be a scribe line is not removed but left. It can also be.
[0083]
In this case, in the photolithography process shown in FIGS. 10C, 11A, and 11B, mask alignment is performed by reading the alignment mark 1 constituted by the trench 2 by image recognition or the like of the exposure apparatus. . Even if the alignment mark 1 is covered with a film such as a polysilicon film, the alignment mark 1 can be read, and thus the mask alignment can be performed on the position of the trench 16 in this way.
[0084]
However, when the trench 2 is covered with the polysilicon film 3 as in the steps shown in FIGS. 10C and 11A, the alignment mark 1 formed by the trench 2 is used when performing mask alignment. May be difficult to read.
[0085]
Further, in the process shown in FIG. 11B, since the trench 2 is covered not only by the polysilicon film 3 but also by the interlayer insulating film 19, it may be difficult to read the alignment mark. .
[0086]
On the other hand, in this embodiment, in the region 42 to be a scribe line, the polysilicon film 3 embedded in the trench 2 is patterned in a T shape, and the insulating film 31 is removed, so that the poly film is separately obtained. A step is provided between the surface of the silicon film 3 and the surface of the semiconductor substrate 15 to form the alignment mark 4.
[0087]
Therefore, in the mask alignment in the photolithography process shown in FIGS. 10C, 11A, and 11B, the alignment mark 1 formed by the trench 2 is read without removing the insulating film 31. In comparison, mask alignment can be performed easily.
[0088]
In the present embodiment, as shown in FIG. 1, the planar shape of the alignment mark 1 is a cross shape, and the trench 2 is formed only at the edge portion of the alignment mark 1. That is, the planar shape of the alignment mark 1 is a cross shape bordered by the trench 2. Similarly, in the present embodiment, the planar shape of the alignment mark 4 is a cross shape bordered by the polysilicon film 3.
[0089]
However, the shape of the alignment mark 1 and the alignment mark 4 is a cross in which the alignment mark 1 and the entire alignment mark 4 are formed by the trench 2 or the polysilicon film 3 if the alignment mark can be read by image recognition of an exposure apparatus. It can also be a shape.
[0090]
However, the required size of the figure for recognizing the alignment mark at the time of mask alignment differs depending on the exposure apparatus. Therefore, in the case where the shape of the alignment mark is a cross shape on a plane and the entire alignment mark is formed by the trench 2 (polysilicon film 3), the width of the trench 2 (polysilicon film 3) is small, so that it cannot be recognized. There is.
[0091]
In such a case, an alignment mark having a desired size can be formed by forming the trench 2 (polysilicon film 3) at the edge portion of the figure having a desired size as in this embodiment. Thereby, any type of exposure apparatus can recognize the alignment mark at the time of mask alignment.
[0092]
(Second Embodiment)
In the first embodiment, the case where the cross-sectional shape of the polysilicon film 3 embedded in the trench 2 in the region 42 serving as the scribe line is a T-shape has been described. However, as described below, The cross section may be a so-called I-shape.
[0093]
FIG. 4 shows a cross-sectional view of a semiconductor device having a trench gate electrode in the present embodiment. This semiconductor device is different from the semiconductor device shown in FIG. 7 only in the cross-sectional shape of the gate electrode 18, and the other structures are the same. The description is omitted by attaching.
[0094]
This semiconductor device is formed such that the upper surface of the gate electrode 18 is equal to the surface of the semiconductor substrate 15 or lower than the surface of the semiconductor substrate 15. In the case of manufacturing such a semiconductor device, the manufacturing process shown in FIGS. 8 to 11 is changed as follows.
[0095]
In the step shown in FIG. 9C, the top surface of the polysilicon film 33 embedded in the trench 16 in the IC chip formation region 41 is the surface of the semiconductor substrate 15 with the insulating film 31 left. The polysilicon film 33 is etched so as to be equal to or lower than that.
[0096]
At this time, the polysilicon film 33 embedded in the trench 2 in the region 42 to be a scribe line is also equal to the surface of the semiconductor substrate 15 in the uppermost surface of the polysilicon film 33, similarly to the IC chip formation region 41. Etching to be lower than that.
[0097]
In the step shown in FIG. 10A, the insulating film 31 used as a mask for forming the trench 16 is removed in the IC chip formation region 41, and the insulating film 31 is formed in the region 42 to be a scribe line. By forming a mask with a photoresist in advance on the surface, the insulating film 31 is left. Thereafter, the photoresist is removed.
[0098]
Thereby, as shown in FIG. 5B, since the insulating film 31 has the opening end 31a, a step is generated between the surface of the insulating film 31 and the surface of the semiconductor substrate 15. Thus, as shown in FIG. 5A, an alignment mark 5 having a cross shape in plan view is formed. The alignment mark 5 has a shape bordered by the opening of the insulating film 31.
[0099]
Then, in a photolithography process for forming a mask when forming the P-type layer 13 shown in FIG. 10C by ion implantation, an alignment mark constituted by the opening end 31a of the insulating film 31 is used as an exposure apparatus. Mask alignment is performed by reading by image processing or the like.
[0100]
Similarly, N shown in FIG. ⁺ Also in the photolithography process for forming a mask when forming the mold region 14 by ion implantation, mask alignment is performed by reading the alignment mark 5 formed by the opening end 31a of the insulating film 31.
[0101]
In the step shown in FIG. 11B, the interlayer insulating film 19 is formed on the surface of the semiconductor substrate 15 in the IC chip formation scheduled region 41 and the region 42 to be a scribe line. Also in the photolithography process for forming a mask for forming the contact hole 21 in the interlayer insulating film 19 by etching, as shown in FIG. 9, the opening end 31a of the insulating film 31 in the region 42 to be a scribe line. Mask alignment is performed by reading the alignment mark 5 formed by the above.
[0102]
The semiconductor device shown in FIG. 4 can be manufactured by changing the manufacturing process in this way.
[0103]
Also in this embodiment, as shown in FIG. 6, since the opening width of the trench 2 formed in the region 42 to be a scribe line is the same size as the trench 16 in the chip formation planned region, The silicon film 3 can be completely embedded, and generation of voids in the polysilicon film 3 embedded in the trench 2 can be suppressed.
[0104]
In the present embodiment, when the polysilicon film 3 embedded in the trench 2 in the region 42 to be a scribe line is formed with an I-shaped cross section, the insulating film 31 is left.
[0105]
Here, the insulating film 31 is not necessarily left, and the insulating film 31 can be removed. In this case, in the photolithography process shown in FIGS. 10C, 11A, and 11B, mask alignment is performed by reading the alignment mark 1 constituted by the trench 2 by image recognition or the like of the exposure apparatus. .
[0106]
However, when the insulating film 31 is removed, when the position of the uppermost surface of the polysilicon film 3 embedded in the trench 2 is the same height as the surface of the semiconductor substrate 15, a region that becomes a scribe line Since the surface of 42 is flat, it may be difficult to read the alignment mark by image processing or the like of the exposure apparatus.
[0107]
Further, in the step shown in FIG. 11B, since the trench 2 is covered with the interlayer insulating film 19, it may be difficult to read the alignment mark 1.
[0108]
On the other hand, in the present embodiment, as shown in FIG. 5A, a step due to the end surface 31a of the opening of the insulating film 31 is formed on the surface of the semiconductor substrate 15, thereby opening the insulating film 31. A cross-shaped alignment mark 5 bordered by the portion is formed. Then, in the steps shown in FIGS. 10C, 11A, and 11B, mask alignment is performed based on the alignment mark 5. Thereby, the insulating film 31 is removed, and the mask alignment can be easily performed in the photolithography process after the trench 16 is formed, as compared with the case where the mask alignment is performed based on the alignment mark 1 formed by the trench 2. It can be carried out.
[0109]
(Other embodiments)
In each of the embodiments described above, after the step of forming the gate electrode 18 in the trench 16, the P-type layer 13, N ⁺ The manufacturing method of the semiconductor device having the power MOSFET that performs the process of forming the impurity diffusion layer of the mold region 14 has been described as an example. However, before the process of forming the gate electrode 18 in the trench 16, the P-type layer 13, N ⁺ The present invention can also be applied to a method of manufacturing a semiconductor device having a power MOSFET that performs the step of forming an impurity diffusion layer in the mold region 14.
[0110]
In each of the above-described embodiments, the vertical power MOSFET having the N channel type trench gate structure has been described as an example. However, the vertical type of the P channel type trench gate structure in which the conductivity type of each semiconductor layer is the opposite conductivity type is described. The present invention can also be applied to a method of manufacturing a semiconductor device having a type power MOSFET.
[0111]
In addition, an insulating film is disposed in a semiconductor device having a trench gate structure such as an IGBT or a trench capacitor in which the conductivity types of the silicon substrate 11 and the drift layer 12 are different from each other with respect to the power MOSFET, or in a trench for element isolation. The present invention can also be applied to a method of manufacturing a semiconductor device having a trench structure, such as a semiconductor device. In the method of manufacturing a semiconductor device in which an insulating film is disposed in a trench for element isolation, the present invention is applied particularly when manufacturing a semiconductor device having a trench depth of 1 μm or more from the surface. preferable.
[0112]
Further, in each of the embodiments described above, when a plurality of trenches having different opening widths are formed in the IC chip formation planned region 41, the IC chip is scheduled to be formed in the steps shown in FIGS. Preferably, a plurality of trenches having different opening widths are formed in the region 41, and the trench 2 is formed in the region 42 serving as a scribe line with the same opening width as the trench having the smallest opening width among the plurality of trenches. .
[Brief description of the drawings]
FIG. 1A is a plan view of an alignment mark formed by a trench according to a first embodiment of the present invention, and FIG. 1B is a cross-sectional view taken along line AA in FIG.
FIG. 2A is a plan view of an alignment mark formed of polysilicon buried in a trench in the first embodiment of the present invention, and FIG. 2B is a line AA direction in FIG. It is sectional drawing.
FIG. 3 is a view showing the vicinity of one trench in FIG. 2B after an interlayer insulating film is formed on the surface of a semiconductor substrate.
FIG. 4 is a cross-sectional view of a power MOSFET having a trench gate structure according to a second embodiment of the present invention.
5A is a plan view of an alignment mark according to a second embodiment of the present invention, and FIG. 5B is a cross-sectional view in the direction of the AA line in FIG. 5A.
6 is a view showing the vicinity of one trench in FIG. 5B after an interlayer insulating film is formed on the surface of the semiconductor substrate. FIG.
FIG. 7 is a cross-sectional view of a power MOSFET having a trench gate structure.
8 is a cross-sectional view for explaining the method of manufacturing the power MOSFET shown in FIG.
FIG. 9 is a cross-sectional view for illustrating the method for manufacturing the power MOSFET, following FIG. 8;
FIG. 10 is a cross-sectional view for explaining the method for manufacturing the power MOSFET, following FIG. 9;
11 is a cross-sectional view for explaining the method for manufacturing the power MOSFET, following FIG. 10;
12 is a plan view of a semiconductor substrate (semiconductor wafer) used when manufacturing the power MOSFET shown in FIG. 7; FIG.
13A is a plan view of an alignment mark formed by a trench described in the section of the related art, and FIG. 13B is a cross-sectional view in the direction of the AA line.
FIGS. 14A and 14B are diagrams for explaining a problem when an alignment mark is formed by a trench, and FIGS. 14A and 14B are diagrams corresponding to FIGS. 13A and 13B, respectively. FIGS.
FIG. 15 is a diagram for explaining a problem when the alignment mark is formed by a trench, and is a diagram corresponding to FIG.
[Explanation of symbols]
1, 4, 5 ... alignment mark, 2 ... trench, 3 ... polysilicon film,
11 ... N ⁺ Type silicon substrate, 12 ... N ^- Mold layer, 13 ... P-type layer, 14 ... N ⁺ Mold area,
15 ... Semiconductor substrate, 16 ... Trench, 17 ... Gate insulating film,
18, 33 ... polysilicon film, 19 ... interlayer insulating film, 20 ... source electrode,
21 ... contact hole, 22 ... drain electrode.

Claims

Forming a trench (16) in a chip formation scheduled region (41) of a semiconductor wafer (15);
Forming a buried film (18) inside the trench (16);
In a method for manufacturing a semiconductor device, including a photolithography step performed after the step of forming the buried film (18),
In the step of forming the trench, the first trench (16) is formed in the chip formation planned region (41), and at the same time, the second trench (in the non-chip formation planned region (42) of the semiconductor wafer (15) is formed. 2) is formed with the same opening width as the first trench (16) to form the alignment mark (1),
In the step of forming the buried film, a buried film (18, 3) is formed inside the first trench (16) and the second trench (2),
In the photolithography step, mask alignment is performed based on the alignment mark (1).

2. The method of manufacturing a semiconductor device according to claim 1, wherein the planar shape of the alignment mark (1) is a shape bordered by the second trench (2).

Forming a trench (16) in a chip formation scheduled region (41) of a semiconductor wafer (15);
Forming a buried film (18) inside the trench (16);
In a method for manufacturing a semiconductor device, including a photolithography step performed after the step of forming the buried film (18),
In the step of forming the trench, a mask material (31) having an opening is formed on the surface of the semiconductor wafer (15), and the chip formation planned region (41) is formed by etching using the mask material (31). The first trench (16) is formed in the semiconductor wafer (15), and the second trench (2) is opened in the non-chip formation scheduled region (42) of the semiconductor wafer (15) in the same opening as the first trench (16). Formed in width,
In the step of forming the buried film (18), the first trench (16) and the second trench (2) are left with the mask material (31) left in the non-chip formation scheduled region (42). ), The embedded film (18, 3) is formed such that the upper surface is the same height as the surface of the semiconductor wafer (15) or lower than the surface of the semiconductor wafer (15), and Forming an alignment mark (5) constituted by an end face (31a) of the opening of the mask material (31) in a non-chip formation scheduled region (42);
In the photolithography process, the mask alignment is performed based on the alignment mark (5).

The method of manufacturing a semiconductor device according to claim 3, wherein the planar shape of the alignment mark (5) is a shape edged by the opening of the mask material (31).

Forming a trench (16) in a chip formation scheduled region (41) of a semiconductor wafer (15);
Forming a conductive film (18) inside the trench (16);
In the manufacturing method of the semiconductor device which has a photolithography process performed after the process of forming the conductive film (18),
In the step of forming the trench, a mask material (31) having an opening is formed on the surface of the semiconductor wafer (15), and the chip formation planned region (41) is formed by etching using the mask material (31). The first trench (16) is formed in the semiconductor wafer (15), and the second trench (2) is opened in the non-chip formation scheduled region (42) of the semiconductor wafer (15) in the same opening as the first trench (16). Formed in width,
In the step of forming the conductive film, the upper surface of the semiconductor wafer (inside the first trench (16) and the second trench (2) is left with the mask material (31) remaining. The conductive films (18, 3) are formed so as to be higher than the surface of 15) and at the same height as the surface of the mask material (31) or lower than the surface of the mask material (31). The end face of the portion (3a) protruding above the surface of the semiconductor wafer (15) of the conductive film (3) by removing the mask material (31) in the non-chip formation scheduled region (42) Forming an alignment mark (4) constituted by (3c);
In the photolithography step, mask alignment is performed based on the alignment mark (4).

6. The semiconductor device according to claim 5, wherein the planar shape of the alignment mark (4) is a shape bordered by the conductive film (3) embedded in the second trench (2). Production method.

In the step of forming the trench, a plurality of first trenches (16) having different opening widths are formed in the chip formation planned region (41), and at the same time, an opening width of the plurality of first trenches (16) is formed. 7. The semiconductor according to claim 1, wherein a second trench (2) is formed in the non-chip formation scheduled region (42) with the same opening width as the trench having the smallest width. Device manufacturing method.

The method of manufacturing a semiconductor device according to claim 1, wherein in the step of forming the trench, the trench (16) having a depth of 1 μm or more from the surface is formed.