JP6197420B2 - Wiring board - Google Patents
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- 229920005989 resin Polymers 0.000 claims description 23
- 239000011347 resin Substances 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 9
- 239000010410 layer Substances 0.000 description 51
- 238000000034 method Methods 0.000 description 34
- 238000004519 manufacturing process Methods 0.000 description 27
- 229910000679 solder Inorganic materials 0.000 description 24
- 239000011810 insulating material Substances 0.000 description 18
- 239000004020 conductor Substances 0.000 description 11
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 10
- 230000008569 process Effects 0.000 description 10
- 239000011889 copper foil Substances 0.000 description 9
- 239000000463 material Substances 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 239000002184 metal Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000011295 pitch Substances 0.000 description 7
- 239000011888 foil Substances 0.000 description 6
- 239000010949 copper Substances 0.000 description 5
- 239000011162 core material Substances 0.000 description 5
- 238000007772 electroless plating Methods 0.000 description 5
- 238000007747 plating Methods 0.000 description 5
- 238000005422 blasting Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 229910017755 Cu-Sn Inorganic materials 0.000 description 3
- 229910017927 Cu—Sn Inorganic materials 0.000 description 3
- 239000000654 additive Substances 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 description 3
- 238000001035 drying Methods 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- 238000000608 laser ablation Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- VTYYLEPIZMXCLO-UHFFFAOYSA-L Calcium carbonate Chemical compound [Ca+2].[O-]C([O-])=O VTYYLEPIZMXCLO-UHFFFAOYSA-L 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 2
- 239000004952 Polyamide Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910020830 Sn-Bi Inorganic materials 0.000 description 2
- 229910018728 Sn—Bi Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 229920002647 polyamide Polymers 0.000 description 2
- 239000012783 reinforcing fiber Substances 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- JOYRKODLDBILNP-UHFFFAOYSA-N Ethyl urethane Chemical compound CCOC(N)=O JOYRKODLDBILNP-UHFFFAOYSA-N 0.000 description 1
- ISWSIDIOOBJBQZ-UHFFFAOYSA-N Phenol Chemical compound OC1=CC=CC=C1 ISWSIDIOOBJBQZ-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 238000003848 UV Light-Curing Methods 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 125000000484 butyl group Chemical group [H]C([*])([H])C([H])([H])C([H])([H])C([H])([H])[H] 0.000 description 1
- 229910000019 calcium carbonate Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000012792 core layer Substances 0.000 description 1
- 238000001723 curing Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- XLJMAIOERFSOGZ-UHFFFAOYSA-M cyanate Chemical compound [O-]C#N XLJMAIOERFSOGZ-UHFFFAOYSA-M 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 238000013007 heat curing Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- KCTAWXVAICEBSD-UHFFFAOYSA-N prop-2-enoyloxy prop-2-eneperoxoate Chemical compound C=CC(=O)OOOC(=O)C=C KCTAWXVAICEBSD-UHFFFAOYSA-N 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000005488 sandblasting Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 238000001029 thermal curing Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- Production Of Multi-Layered Print Wiring Board (AREA)
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Description
本発明は配線基板およびその製造方法に関する。 The present invention relates to a wiring board and a manufacturing method thereof.
配線基板は、電子部品や半導体素子（ＬＳＩ等）を実装するために広く用いられている。そして、近年の電子機器の小型化、高機能化の要求に伴い、配線基板には、回路の高密度化や薄型化や高周波対応が望まれている。 Wiring boards are widely used for mounting electronic components and semiconductor elements (such as LSI). With recent demands for downsizing and higher functionality of electronic devices, circuit boards are desired to have higher circuit density, thinner thickness, and higher frequency response.
高密度な配線基板を製造する方法として、ビルドアップ法を用いた多層ビルドアップ配線板が知られている。この方法は、絶縁基板上に配線層を形成したコア層の上に絶縁層を形成し、さらにその上に配線層を形成し、さらに絶縁層を形成するという工程を繰り返すことにより、多層の配線基板を形成するというものである。 As a method for producing a high-density wiring board, a multilayer build-up wiring board using a build-up method is known. In this method, a multilayer wiring is formed by repeating the steps of forming an insulating layer on a core layer having a wiring layer formed on an insulating substrate, further forming a wiring layer thereon, and further forming an insulating layer. A substrate is formed.
このような配線基板に搭載される半導体集積回路（ＬＳＩ）も、更なる高機能化が求められ同一面積に対する端子数の増加が進行し、狭ピッチ化が進行している。狭ピッチ化に対しては球形状のはんだを介して配線基板に接続するフリップチップ接続により対応が進められている。しかし、はんだ材料のみでの接続では、はんだ材料のショート（接触）が発生するために、はんだボリュームを低減する必要がある。はんだボリューム低減を行うと、ＬＳＩと基板との接続距離が確保できず、ギャップが狭くなり、はんだ接続に利用したフラックスの洗浄性が悪くなるばかりか半導体集積回路と配線基板間に樹脂を充填するときのアンダーフィルの充填性も悪くなり、ボイドなどが発生しやすく、信頼性を低下させる問題がある。更なる狭ピッチに対して、ＬＳＩと基板とのギャップをできるだけ維持するために、ＬＳＩ側や基板側、もしくは両方に接続する部位の形状を高くした、ポスト形状の端子を設ける発明がなされている。特許文献１では、ソルダーレジスト開口部に、上部にバリア層（Ni）を有するメタルポスト（Cu）を設け、メタルポストの上部と側壁にはんだ材料にて覆う構造のポスト形状が開示されている。特許文献２では、ソルダーレジスト開口部に、導電性パッド（Ｃｕ ｏｒ Ｃｕ−Ｓｎ合金）、Ｃｕ−Ｓｎ合金とＮｉバリアを有するメタルポスト、Ｓｎ−Ｂｉ系はんだからなる端子を設けた構造が開示されている。 A semiconductor integrated circuit (LSI) mounted on such a wiring board is also required to have higher functions, and the number of terminals for the same area is increasing, and the pitch is being reduced. The narrow pitch is being dealt with by flip-chip connection that connects to the wiring board via a spherical solder. However, in the connection using only the solder material, a short (contact) of the solder material occurs, and thus it is necessary to reduce the solder volume. When the solder volume is reduced, the connection distance between the LSI and the substrate cannot be secured, the gap becomes narrow, the cleaning performance of the flux used for the solder connection is deteriorated, and the resin is filled between the semiconductor integrated circuit and the wiring substrate. In some cases, the underfill fillability also deteriorates, voids are easily generated, and the reliability is lowered. In order to maintain the gap between the LSI and the substrate as much as possible for further narrow pitches, an invention has been made to provide post-shaped terminals in which the shape of the portion connected to the LSI side, the substrate side, or both is increased. . Patent Document 1 discloses a post shape having a structure in which a metal post (Cu) having a barrier layer (Ni) is provided in an upper part of a solder resist opening, and the upper part and side walls of the metal post are covered with a solder material. Patent Document 2 discloses a structure in which a solder pad opening is provided with a conductive pad (Cu or Cu—Sn alloy), a metal post having a Cu—Sn alloy and a Ni barrier, and a terminal made of Sn—Bi solder. ing.
特許文献１には、ポスト上部のみにはんだ供給を行った構造が開示されているが、ポスト側壁へのはんだ流出が発生し、はんだ量制御が困難となり、ＬＳＩと基板との接続高さにバラツキが発生し、接続信頼性が劣化する課題がある。また、ポスト側面が金属となることから、側壁でのショートが構造上回避できない。一方、特許文献２ではＳｎ系材料（Ｃｕ−Ｓｎ、Ｓｎ−Ｂｉ）の割合が多く、従来のはんだのみで接続している状況との変化がないことから、キャップ維持及びショート回避が課題となる。 Patent Document 1 discloses a structure in which solder is supplied only to the upper portion of the post. However, solder outflow to the side wall of the post occurs, making it difficult to control the amount of solder, and the connection height between the LSI and the substrate varies. Occurs and connection reliability deteriorates. In addition, since the post side surface is made of metal, a short circuit on the side wall cannot be avoided structurally. On the other hand, in Patent Document 2, since the ratio of Sn-based materials (Cu-Sn, Sn-Bi) is large and there is no change from the situation where only conventional solder is connected, cap maintenance and short circuit avoidance are problems. .
また両文献の発明では、ソルダーレジスト開口部とのパターン合わせが必要となるため、ポストの合わせ精度が厳しく、安定した製造が困難となる。 In the inventions of both documents, since pattern matching with the opening of the solder resist is necessary, post alignment accuracy is strict and stable manufacturing becomes difficult.
本発明は、このような問題を解決するもので、フリップチップ接続の半導体集積回路と基板とのギャップを維持することができると共に、側壁でのショートを効果的に回避できる配線基板およびその製造方法を提供することを課題とする。 The present invention solves such problems, and can maintain a gap between a flip-chip-connected semiconductor integrated circuit and a substrate, and can effectively avoid a short circuit at a side wall, and a method of manufacturing the same. It is an issue to provide.
また、パターンあわせの必要が無く、狭ピッチ化を達成することができる配線基板およびその製造方法を提供することを課題とする。 It is another object of the present invention to provide a wiring board that does not require pattern matching and can achieve a narrow pitch and a manufacturing method thereof.
さらには、応力集中を効果的に分散させ、破断を回避できる配線基板およびその製造方法を提供する。 Furthermore, the present invention provides a wiring board capable of effectively dispersing stress concentration and avoiding breakage, and a manufacturing method thereof.
上記の課題を解決するための手段として、請求項１に記載の発明は、半導体集積回路をフリップチップ接続するため、ビアを介して隣接配線層と電気的に接続された電極（ビアランド）を有し、かつ、前記配線基板の表面を覆う絶縁樹脂層より前記絶縁樹脂層が突出したフリップチップ接続部を備える配線基板において、少なくとも、前記電極（ビアランド）の側面が前記絶縁樹脂層から露出し、かつ、前記絶縁樹脂層の突出した部分が前記配線基板の表面に対して垂直であることを特徴とする配線基板としたものである。 As means for solving the above problems, the invention according to claim 1 has an electrode (via land) electrically connected to an adjacent wiring layer through a via in order to flip-chip connect the semiconductor integrated circuit. And in a wiring board comprising a flip chip connecting portion in which the insulating resin layer protrudes from an insulating resin layer covering the surface of the wiring board, at least the side surface of the electrode ( via land) is exposed from the insulating resin layer, and in which the projecting portion of the insulating resin layer has a wiring board, wherein vertical der Rukoto to the surface of the wiring board.
また、請求項２に記載の発明は、請求項１に記載の配線基板の前記絶縁樹脂層の突出した部分の表面が前記電極（ビアランド）の側面と段差なくつながっていることを特徴とする配線基板としたものである。 The invention according to claim 2 is characterized in that the surface of the protruding portion of the insulating resin layer of the wiring board according to claim 1 is connected to the side surface of the electrode (via land) without any step. It is a substrate .
本発明の配線基板は、以上のような構成であるので、
凸部の端子構造によりＬＳＩと基板とのギャップを維持することができると共に、凸部の側壁でのショートを効果的に回避できる配線基板およびその製造方法とすることができる。
Since the wiring board of the present invention is configured as described above,
A gap between the LSI and the substrate can be maintained by the terminal structure of the convex portion, and a wiring substrate that can effectively avoid a short circuit on the side wall of the convex portion and a manufacturing method thereof can be provided.
また、ソルダーレジストを用いないため、パターンあわせの必要が無く、狭ピッチ化を達成することができる。 Further, since no solder resist is used, there is no need for pattern matching, and a narrow pitch can be achieved.
さらには、上部の電極部との接続界面が、絶縁材料にて保護されていることにより、応力集中を効果的に分散させ、破断を回避できる。 Furthermore, since the connection interface with the upper electrode portion is protected by the insulating material, the stress concentration can be effectively dispersed and breakage can be avoided.
本発明に関するプリント配線板を図面に基づいて説明する。図１は、本発明配線基板のフリップチップ接続部の実施形態を断面で示した説明図、図２〜７は本発明の配線基板の製造方法の実施形態を断面で示した説明図である。 A printed wiring board according to the present invention will be described with reference to the drawings. FIG. 1 is an explanatory view showing an embodiment of a flip chip connecting portion of a wiring board of the present invention in section, and FIGS. 2 to 7 are explanatory views showing an embodiment of a method for manufacturing a wiring board of the present invention in section.
本発明の配線基板の実施の形態例は、半導体集積回路をフリップチップ接続する配線基板であることを前提とする。図１に例示するように、フリップチップ接続部１００が、絶縁樹脂層面３０上に凸型電極として設けられ、導体で形成されたビア４０と、ビア４０上に形成された電極パターン２と、で形成され、ビア４０の全側面が絶縁材料３１で覆われ、絶縁樹脂層面３０上には、電極パターン２表面と絶縁材料３２表面との間にビア４０と電極パターン２の接続部が形成されている。 The embodiment of the wiring board according to the present invention is premised on a wiring board for flip-chip connecting semiconductor integrated circuits. As illustrated in FIG. 1, the flip-chip connecting portion 100 is provided as a convex electrode on the insulating resin layer surface 30, and includes a via 40 formed of a conductor and an electrode pattern 2 formed on the via 40. All the side surfaces of the via 40 are covered with the insulating material 31, and the connection portion between the via 40 and the electrode pattern 2 is formed on the insulating resin layer surface 30 between the surface of the electrode pattern 2 and the surface of the insulating material 32. Yes.
このような構成であって、絶縁樹脂層面３０上には、ビア４０よりも薄い絶縁材料が形成されており、ＬＳＩと基板とのギャップを確保することができ、アンダーフィルの安定
した充填性を確保でき、接続部の長期信頼性を確保することができる。また、ビア４０の全側面が絶縁材料３１で覆われていることから、はんだ材料の流入を効果的に回避し、はんだ量の制御が容易となりギャップ安定性の確保とともに、凸部の側壁でのショートを効果的に回避できる。
With such a configuration, an insulating material thinner than the via 40 is formed on the insulating resin layer surface 30, and a gap between the LSI and the substrate can be secured, and stable filling of the underfill is achieved. It is possible to ensure the long-term reliability of the connecting portion. Moreover, since all the side surfaces of the via 40 are covered with the insulating material 31, the inflow of the solder material can be effectively avoided, the amount of solder can be easily controlled, the gap stability can be ensured, and the side wall of the convex portion can be secured. Short circuit can be effectively avoided.
さらに、ソルダーレジストを用いないため、パターンあわせの必要が無く、狭ピッチ化を効率的に達成することができる。 Furthermore, since no solder resist is used, there is no need for pattern matching, and a narrow pitch can be achieved efficiently.
さらには、上部の電極部との接続界面が、絶縁材料にて保護されていることにより、応力集中を効果的に分散させ、接続界面の破断を回避できる。 Furthermore, since the connection interface with the upper electrode portion is protected by the insulating material, the stress concentration can be effectively dispersed and breakage of the connection interface can be avoided.
つぎに、本発明の配線基板の製造方法の実施の形態について、図面を用いて説明する。図２〜図４は、本願発明の配線基板の製造方法の第一の実施形態を、断面で示した説明図である。 Next, an embodiment of a method for manufacturing a wiring board according to the present invention will be described with reference to the drawings. 2-4 is explanatory drawing which showed 1st embodiment of the manufacturing method of the wiring board of this invention by the cross section.
本実施形態では概略、コアレス基板の製造方法の手法を用い、途中工程で分離可能なフレクシブルコア（支持体）面から積層を行う。所望の多層構造を形成した後に分離を行い、銅箔（導体層）をエッチングした後にフレクシブルコア面が露出した状態とし、ポスト形状（凸部）とする端子加工として、レーザアブレーション法、プラズマエッチング法、ブラスト法などのエッチング法にて表面からの掘り込みを行い、絶縁樹脂を除去する。絶縁樹脂除去の際、電極の傘部分（ビアランド）がレーザ加工などの遮蔽マスクとなり、ポスト（凸部）側面に絶縁樹脂が残り、所望の構造が形成できる。 In the present embodiment, generally, a method of manufacturing a coreless substrate is used, and lamination is performed from a flexible core (support) surface that can be separated in an intermediate process. After forming the desired multi-layer structure, separation is performed, and after etching the copper foil (conductor layer), the flexible core surface is exposed, and terminal processing to form a post shape (convex portion) is performed by laser ablation method, plasma etching method Then, the insulating resin is removed by digging from the surface by an etching method such as a blast method. When the insulating resin is removed, the umbrella portion (via land) of the electrode becomes a shielding mask for laser processing or the like, and the insulating resin remains on the side surface of the post (convex portion), so that a desired structure can be formed.
以下順を追って第一の実施形態について説明する。
本実施形態は、半導体集積回路をフリップチップ接続する配線基板の製造方法であることを前提とする。また、各工程において適宜洗浄、乾燥などの工程を含める。
Hereinafter, the first embodiment will be described in order.
This embodiment is based on the premise that the method is a method of manufacturing a wiring board in which a semiconductor integrated circuit is flip-chip connected. In addition, each process includes processes such as washing and drying as appropriate.
１．まず、剥離可能な導体層を設けた支持体１を用意する。
支持体にはその後の製造に必要なアライメントやガイドホールなどを設けても良い。また、支持体は工程中での剛性を確保する。
1. First, a support 1 provided with a peelable conductor layer is prepared.
The support may be provided with alignment, guide holes and the like necessary for subsequent manufacturing. Further, the support body ensures rigidity during the process.
支持体の材料を例示すれば、
・ エッチングにて除去できる金属としては、
Ｃｕ、Ｆｅ、Ｍｎ、Ａｌ、Ｎｉ、Ｃｒ、ステンレスを主体とする金属もしくは合金があげられる。途中工程で分離できるよう、複数の金属を外周のみ接着させた構成を用いても良い。支持体の片方のみに絶縁層と配線層とを積層した１枚板の場合、スライサーやウォータカッターにて周辺部を切断して分離しても良い。
２）銅箔を両面に設けた積層基板
積層基板の場合、複数の銅箔を重ねて分離できる領域を持たせる構造でもよく、ピーラブル銅箔を用いてもよい。
厚みや剛性の制御のため、コア材にプリプレグを重ねた構成により製造してよい。その場合、コア材に銅箔など積層に必要なアライメントパターンを設けても構わない。
For example, the support material
・ As a metal that can be removed by etching,
Examples thereof include metals or alloys mainly composed of Cu, Fe, Mn, Al, Ni, Cr, and stainless steel. You may use the structure which adhere | attached only the outer periphery of the some metal so that it can isolate | separate in an intermediate process. In the case of a single plate in which an insulating layer and a wiring layer are laminated only on one side of the support, the peripheral portion may be cut and separated with a slicer or a water cutter.
2) In the case of a laminated substrate provided with copper foil on both sides, a structure in which a plurality of copper foils can be overlapped and separated can be used, or peelable copper foil can be used.
You may manufacture by the structure which piled up the prepreg on the core material for thickness and rigidity control. In that case, you may provide the alignment pattern required for lamination | stacking, such as copper foil, in a core material.
２．つぎに、導体層上にビアランド２を形成する（図２（ａ））。 2. Next, the via land 2 is formed on the conductor layer (FIG. 2A).
３．つぎに、絶縁層３を形成する（図２（ｂ））。
具体的には、支持体１の両側に絶縁層を、真空ラミネータや真空プレス機により形成する方法が例示できる。
材料としては、
エポキシ系、アクリル系、ウレタン系、エポキシアクリレート系、フェノールエポキシ系
、ポリイミド系、ポリアミド系、シアネート系、液晶系を主体とする有機樹脂を、ガラスやポリアミド、液晶などからなる補強繊維に含浸させた材料が例示できる。さらに、シリカやブチル系有機材料、炭酸カルシウムなどによるフィラーを含んでいてもよい。また、前記有機材料にフィラーのみを含んだものを利用してもよい。
3. Next, the insulating layer 3 is formed (FIG. 2B).
Specifically, a method of forming insulating layers on both sides of the support 1 with a vacuum laminator or a vacuum press can be exemplified.
As a material,
Epoxy, acrylic, urethane, epoxy acrylate, phenol epoxy, polyimide, polyamide, cyanate, and liquid crystal based organic resins are impregnated into glass, polyamide, liquid crystal and other reinforcing fibers. Materials can be exemplified. Furthermore, a filler made of silica, a butyl organic material, calcium carbonate, or the like may be included. Moreover, you may utilize what contained only the filler in the said organic material.
４．絶縁層３にビア開口４１を設け、ビア４と配線５を形成する（図２（ｃ））。
なお図では、配線５としてビアランドのみ示し、回路配線は図示していない。
具体的に例示すれば、レーザ（ＣＯ２、ＵＶ、エキシマ）によりビア開口４１を形成するこのとき、支持体の銅箔（ビアランド２）がビア底部に露出する。
回路配線形成は、セミアディティブ法やサブトラクティブ法により形成させる。
（セミアディティブ法）
ビア開口４１を形成した後、無電解めっきを全面に行い、パターンめっき用のレジストにて回路となる部分が開口するパターンを無電解めっき上に形成する。
その後、無電解めっきを給電層として電解めっきを施し、パターンめっき用のレジスト開部内にめっき皮膜を析出させる。
電解めっき後は、レジストを剥離し、無電解めっきをエッチングすることで回路として完成させる。
（サブトラクティブ法）
ビア開口を形成した後、無電解めっきを全面に行い、電解めっきにて析出膜の厚みを増加させる。
その後、エッチング用のレジストを回路となる部分に残る様に形成し、レジストをエッチングマスクとしてウェットエッチングにてレジスト開口部よりめっき膜を除去する。
最後に、エッチング用のレジストを除去することで回路として完成させる。
4). A via opening 41 is provided in the insulating layer 3, and the via 4 and the wiring 5 are formed (FIG. 2C).
In the figure, only the via land is shown as the wiring 5, and the circuit wiring is not shown.
Specifically, when the via opening 41 is formed by laser (CO 2 , UV, excimer), the copper foil (via land 2) of the support is exposed at the bottom of the via.
The circuit wiring is formed by a semi-additive method or a subtractive method.
(Semi-additive method)
After the via opening 41 is formed, electroless plating is performed on the entire surface, and a pattern in which a portion to be a circuit is opened is formed on the electroless plating by a resist for pattern plating.
Then, electroplating is performed using electroless plating as a power supply layer, and a plating film is deposited in the resist opening for pattern plating.
After the electrolytic plating, the resist is removed, and the electroless plating is etched to complete the circuit.
(Subtractive method)
After the via opening is formed, electroless plating is performed on the entire surface, and the thickness of the deposited film is increased by electrolytic plating.
Thereafter, an etching resist is formed so as to remain in a circuit portion, and the plating film is removed from the resist opening by wet etching using the resist as an etching mask.
Finally, the etching resist is removed to complete the circuit.
５．つぎに、絶縁層３を形成する工程と、ビア４と配線５を形成する工程とを所望だけ繰り返し、多層構造６を形成する（図２（ｄ））。
本工程では、必要な回路の層数に合わせて、絶縁層とレーザ開口を含む配線形成を繰り返す。図では、７層を例示している。
5. Next, the process of forming the insulating layer 3 and the process of forming the via 4 and the wiring 5 are repeated as desired to form the multilayer structure 6 (FIG. 2D).
In this step, wiring formation including an insulating layer and a laser aperture is repeated in accordance with the number of necessary circuit layers. In the figure, seven layers are illustrated.
６．つぎに必要に応じて、多層構造６の最表面にソルダーレジスト７を形成する（図３（ｅ））。
具体的に例示すれば、ロールコーター、印刷にて塗布後、乾燥を実施し、フォトリソグラフィー法によりパターン形成する。その後、硬化処理として熱キュアやＵＶキュアを必要に応じて実施する。
6). Next, a solder resist 7 is formed on the outermost surface of the multilayer structure 6 as necessary (FIG. 3E).
Specifically, after coating by a roll coater and printing, drying is performed, and a pattern is formed by a photolithography method. Thereafter, thermal curing or UV curing is performed as necessary as a curing process.
７．つぎに、支持体１を剥離し（図３（ｆ））、残された導体層１１を除去しビアランド２を露出する（図４（ｇ））。 7). Next, the support 1 is peeled off (FIG. 3F), the remaining conductor layer 11 is removed, and the via land 2 is exposed (FIG. 4G).
８．つぎに、ビアランド２をマスクとして、絶縁層３を掘り込む（図４（ｈ））。
掘り込む方法として、レーザアブレーションが代表的であるが、それ以外の方法としては、サンドブラスト、ウェットブラスト、パウダーブラストなどのブラスト法、RIE（ReactiveIon Etching）、IBE（Ion Beam Etching）などプラズマ、イオン、電子を一方向に加速させたドライエッチングにより実施してもよい。
8). Next, the insulating layer 3 is dug using the via land 2 as a mask (FIG. 4H).
Laser ablation is a typical method of digging, but other methods include blasting methods such as sand blasting, wet blasting, and powder blasting, plasma, ions such as RIE (Reactive Ion Etching) and IBE (Ion Beam Etching), You may implement by the dry etching which accelerated the electron to one direction.
本発明では、ビアで形成された凸部のショートを回避するために、ビアランドに対しなるべく垂直方向に絶縁層を削除することが好ましく、したがって、ウェットエッチングなどではサイドエッチングが発生し垂直方向のみにエッチングし難く、あまり好ましくない。 In the present invention, it is preferable to delete the insulating layer in the vertical direction as much as possible with respect to the via land in order to avoid shorting of the convex portion formed by the via. Therefore, in the case of wet etching or the like, side etching occurs and the vertical direction only occurs. It is difficult to etch and is not preferable.
このようにして、ビア４で形成されたビア４０の全側面が絶縁材料３１で覆われ、絶縁
樹脂層面３０上には、ビア４０よりも薄い絶縁材料３２が形成された配線基板を製造できる。
In this manner, a wiring board in which the entire side surface of the via 40 formed by the via 4 is covered with the insulating material 31 and the insulating material 32 thinner than the via 40 is formed on the insulating resin layer surface 30 can be manufactured.
なお、ビアの上部に形成されている電極パターンは、上記の製造方法では、ビアランドとしているが、ビアの全側面が絶縁材料３１で覆われるように、ビアより幅の広いパターンとすればよい。 In the above manufacturing method, the electrode pattern formed on the upper part of the via is a via land. However, the electrode pattern may be wider than the via so that the entire side surface of the via is covered with the insulating material 31.
つぎに、本発明の配線基板の製造方法の第二の実施の形態について、説明する。図５〜図７は、本願発明の配線基板の製造方法の第二の実施形態を、断面で示した説明図である。本発明の配線基板は、前記の第一の実施形態と同様に、半導体集積回路をフリップチップ接続する配線基板であることを前提とする。また、各工程において適宜洗浄、乾燥などの工程を含める。 Next, a second embodiment of the method for manufacturing a wiring board according to the present invention will be described. 5-7 is explanatory drawing which showed 2nd embodiment of the manufacturing method of the wiring board of this invention by the cross section. The wiring board of the present invention is premised on being a wiring board for flip-chip connecting semiconductor integrated circuits, as in the first embodiment. In addition, each process includes processes such as washing and drying as appropriate.
１．まず、剥離可能な導体層２１を設けた支持体１を用意する。（図５（ａ））。 1. First, the support 1 provided with the peelable conductor layer 21 is prepared. (FIG. 5 (a)).
２．つぎに、絶縁層３を形成し（図５（ｂ））、
３．絶縁層３にビア開口を設け、ビア４と配線５を形成する（図５（ｃ））。
2. Next, the insulating layer 3 is formed (FIG. 5B),
3. Via openings are provided in the insulating layer 3, and vias 4 and wirings 5 are formed (FIG. 5C).
４．絶縁層３を形成する工程と、ビア４と配線５を形成する工程とを所望だけ繰り返し、多層構造６を形成する（図５（ｄ））。 4). The step of forming the insulating layer 3 and the step of forming the via 4 and the wiring 5 are repeated as desired to form the multilayer structure 6 (FIG. 5D).
５．つぎに必要に応じて、多層構造６の最表面にソルダーレジスト７を形成する（図６（ｅ））。 5. Next, a solder resist 7 is formed on the outermost surface of the multilayer structure 6 as necessary (FIG. 6E).
６．つぎに、支持体１を剥離し（図６（ｆ））、残された導体層１１を除去しビアランド用導体層２１を露出する（図７（ｇ））。 6). Next, the support 1 is peeled off (FIG. 6 (f)), the remaining conductor layer 11 is removed, and the via land conductor layer 21 is exposed (FIG. 7 (g)).
７．つぎに、導体層２１からビアランド２を形成する（図７（ｈ））。 7). Next, the via land 2 is formed from the conductor layer 21 (FIG. 7H).
８．つぎに、ビアランド２をマスクとして、絶縁層３を掘り込む（図７（ｉ））。 8). Next, the insulating layer 3 is dug using the via land 2 as a mask (FIG. 7 (i)).
このようにして実施形態一と同様に、ビア４０の全側面が絶縁材料３１で覆われ、絶縁樹脂層面３０上には、ビア４０よりも薄い絶縁材料３２が形成された配線基板を製造できる。 In this manner, as in the first embodiment, a wiring board in which the entire side surface of the via 40 is covered with the insulating material 31 and the insulating material 32 thinner than the via 40 is formed on the insulating resin layer surface 30 can be manufactured.
本発明の多層プリント基板の製造では、ビアランドをマスクとして絶縁層を掘り込む工程を有するが、垂直方向に掘り込むことから、ここでの掘り込み方法が、レーザアブレーション法、プラズマエッチング法、またはブラスト法が好ましく採用できる。 The production of the multilayer printed board of the present invention has a step of digging an insulating layer using a via land as a mask. However, since digging in the vertical direction, the digging method here is a laser ablation method, a plasma etching method, or a blasting method. The method can be preferably adopted.
以上のような実施形態からも明らかなように、本発明の配線基板、およびその製造方法は、凸部の端子構造によりＬＳＩと基板とのギャップを維持することができると共に、凸部の側壁でのショートを効果的に回避できる配線基板とすることができる。 As is clear from the above embodiments, the wiring board of the present invention and the manufacturing method thereof can maintain the gap between the LSI and the board by the terminal structure of the convex portion, and can be formed on the side wall of the convex portion. It is possible to provide a wiring board that can effectively avoid the short circuit.
また、ソルダーレジストを用いないため、パターンあわせの必要が無く、狭ピッチ化を達成することができる。 Further, since no solder resist is used, there is no need for pattern matching, and a narrow pitch can be achieved.
さらには、上部の電極パターンとビア４０との接続界面が、絶縁材料にて保護されていることにより、応力集中を効果的に分散させ、破断を回避できる。 Furthermore, since the connection interface between the upper electrode pattern and the via 40 is protected by an insulating material, the stress concentration can be effectively dispersed and fracture can be avoided.
本発明の配線基板の製造方法の実施例を述べる。本実施例は、第一の実施の形態に従って行った。 An embodiment of a method for manufacturing a wiring board according to the present invention will be described. This example was performed according to the first embodiment.
まず、ガラスクロスを含む０．４ｍｍ厚みのＦＲ−４をコア材とし、両面に０．０７ｍｍ厚のプリプレグとピーラブル銅箔（薄箔５μｍ、厚箔１８μｍ）を積層した支持体を用意した。その際、厚箔１８μｍ側を外側として積層した。その上に、ビアランドを形成した。 First, a support body in which 0.4 mm-thick FR-4 including glass cloth was used as a core material and 0.07 mm-thick prepreg and peelable copper foil (thin foil 5 μm, thick foil 18 μm) were laminated on both sides was prepared. At that time, the thick foil 18 μm side was laminated as the outside. A via land was formed thereon.
つぎに、補強繊維を含まないエポキシ系材料を真空ラミネータにより貼付を実施し、絶縁層を形成した。 Next, the epoxy-type material which does not contain a reinforcing fiber was stuck with the vacuum laminator, and the insulating layer was formed.
つぎに、ＵＶレーザによりビア底部開口がφ５０μｍとなるようにビア開口を形成し、その後、セミアディティブ法により配線を形成した。ビア開口は、Ｃｕめっきにより充填した。 Next, a via opening was formed by a UV laser so that the via bottom opening had a diameter of 50 μm, and then a wiring was formed by a semi-additive method. The via opening was filled with Cu plating.
つぎに、７層配線となるよう、積層を実施した。 Next, lamination was performed so as to form a seven-layer wiring.
つぎに、ソルダーレジストＳＲをロールコーターにて塗布し、７０℃で乾燥した後、露光・現像にて開口部を形成した。１８０℃で熱硬化後に１０００ｍＪ／ｃｍ２のＵＶ処理にて絶縁化を行った。 Next, the solder resist SR was applied with a roll coater, dried at 70 ° C., and then an opening was formed by exposure and development. After heat curing at 180 ° C., insulation was performed by UV treatment at 1000 mJ / cm 2 .
つぎに、外周部切断により、ピーラブル銅箔の薄箔と厚箔の界面を端部に露出させ、接着層にて分離を実施した。分離面は、厚箔のＣｕ箔が残っている状態である。 Next, the interface between the thin foil and the thick foil of the peelable copper foil was exposed at the end by cutting the outer periphery, and separation was performed with the adhesive layer. The separation surface is a state where a thick Cu foil remains.
つぎに、ピーラブル銅箔分離により厚箔（１８μｍ厚）が残っている状態から、ウェットエッチングにより、ビアランドのＣｕ端子を露出する。 Next, the Cu terminal of the via land is exposed by wet etching from the state in which the thick foil (18 μm thickness) remains by the peelable copper foil separation.
つぎに、ビアランドをマスクとし、絶縁層を掘り込み、ビア部の全側面が絶縁材料で覆われ、絶縁樹脂層面上には、ビア部よりも薄い絶縁材料が形成された配線基板を製造した。 Next, using the via land as a mask, an insulating layer was dug, and all the side surfaces of the via portion were covered with an insulating material, and a wiring board having an insulating material thinner than the via portion was formed on the insulating resin layer surface.
図８は、実施例の凸型電極の断面の写真である。このように、ビア部周囲が絶縁材料で覆われ、絶縁樹脂層面上には、ビア部よりも薄い絶縁材料が形成されている。 FIG. 8 is a photograph of a cross section of the convex electrode of the example. Thus, the periphery of the via portion is covered with the insulating material, and an insulating material thinner than the via portion is formed on the insulating resin layer surface.
１・・・支持体
２・・・ビアランド
２１・・・導体層
３・・・絶縁層
３０・・・絶縁樹脂層面
３１・・・絶縁材料
３２・・・薄い絶縁材料
４・・・ビア
４０・・・ビア
４１・・・ビア開口部
５・・・配線
６・・・多層構造
７・・・ソルダーレジスト
１１・・・導体層
１００・・・フリップチップ接続部
DESCRIPTION OF SYMBOLS 1 ... Support body 2 ... Via land 21 ... Conductor layer 3 ... Insulating layer 30 ... Insulating resin layer surface 31 ... Insulating material 32 ... Thin insulating material 4 ... Via 40. ..Via 41 ... via opening 5 ... wiring 6 ... multilayer structure 7 ... solder resist 11 ... conductor layer 100 ... flip chip connection part
Claims (2)
少なくとも、
前記電極（ビアランド）の側面が前記絶縁樹脂層から露出し、かつ、前記絶縁樹脂層の突出した部分が前記配線基板の表面に対して垂直であることを特徴とする配線基板。 In order to flip-chip-connect a semiconductor integrated circuit, the insulating resin layer has an electrode (via land) electrically connected to an adjacent wiring layer through a via, and the insulating resin layer covers the surface of the wiring substrate. In a wiring board having a protruding flip chip connecting portion ,
at least,
Wiring board side of the electrode (via land) is exposed from the insulating resin layer, and the protruding portion of the insulating resin layer has a vertical der Rukoto to the surface of the wiring board.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013145312A JP6197420B2 (en) | 2013-07-11 | 2013-07-11 | Wiring board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013145312A JP6197420B2 (en) | 2013-07-11 | 2013-07-11 | Wiring board |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015018945A JP2015018945A (en) | 2015-01-29 |
| JP6197420B2 true JP6197420B2 (en) | 2017-09-20 |
Family
ID=52439695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013145312A Active JP6197420B2 (en) | 2013-07-11 | 2013-07-11 | Wiring board |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6197420B2 (en) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11186335A (en) * | 1997-12-25 | 1999-07-09 | Hitachi Ltd | Circuit board, manufacture thereof and electronic apparatus using the same |
| US7105918B2 (en) * | 2004-07-29 | 2006-09-12 | Micron Technology, Inc. | Interposer with flexible solder pad elements and methods of manufacturing the same |
| JP5260215B2 (en) * | 2008-09-29 | 2013-08-14 | 日本特殊陶業株式会社 | Manufacturing method of wiring board with reinforcing material |
| US8563416B2 (en) * | 2011-07-29 | 2013-10-22 | International Business Machines Corporation | Coaxial solder bump support structure |
| JP5886617B2 (en) * | 2011-12-02 | 2016-03-16 | 新光電気工業株式会社 | Wiring substrate, manufacturing method thereof, and semiconductor package |
-
2013
- 2013-07-11 JP JP2013145312A patent/JP6197420B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2015018945A (en) | 2015-01-29 |
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