JP2016219530A - Wiring board and manufacturing method of the same - Google Patents

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靖裕 柴田
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明宏 林
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遼 神林
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Osamu Koga
修 古賀
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Abstract

PROBLEM TO BE SOLVED: To prevent an underfill resin implanted into a gap between a semiconductor integrated circuit chip and the wiring board for flip-chip mounting of the semiconductor integrated circuit chips in a wiring board where the semiconductor integrated circuit chip is flip-chip mounted, from spreading to a surface of the wiring board other than a predetermined region.SOLUTION: A wiring board including terminal electrodes arranged in an array shape on each of a plurality of wiring layers and on a surface of a resin insulation layer on the semiconductor integrated circuit chip mounting side, comprises on the surface of the resin insulation layer on the semiconductor integrated circuit chip mounting side, a rougher part of a frame-like pattern which surrounds the terminal electrodes arranged in the array shape.SELECTED DRAWING: Figure 2

Description

本発明は、フリップチップ方式で半導体集積回路チップを接続・搭載する配線基板に係り、詳しくは、半導体集積回路チップと配線基板間の隙間を充填するアンダーフィル用樹脂がチップ周辺へ展延するのを防止する配線基板及びその製造方法に関する。   The present invention relates to a wiring board for connecting and mounting a semiconductor integrated circuit chip by a flip chip method, and more specifically, an underfill resin that fills a gap between the semiconductor integrated circuit chip and the wiring board extends around the chip. The present invention relates to a wiring board and a manufacturing method thereof.

近年、モバイル化、省スペース化の進歩がめまぐるしく、半導体素子やチップを実装するための配線用基板は小型化、薄型化に向かっており、この流れは環境対策やコストダウンのニーズとも相まっている。高集積化をはじめとし、半導体パッケージにプロダクト・インテグレーション、モビリティ、信頼性、性能など、様々な面において高い要求への対応が求められている。   In recent years, the progress of mobile and space savings is rapidly progressing, and wiring boards for mounting semiconductor elements and chips are becoming smaller and thinner, and this trend is combined with needs for environmental measures and cost reduction. In addition to high integration, semiconductor packages are required to respond to high demands in various aspects such as product integration, mobility, reliability, and performance.

半導体パッケージ分野においては、フリップチップ・ボールグリッドアレイ（ＦＣＢＧＡ）のさらなる成長が期待されている。また、パッケージ・オン・パッケージ（ＰＯＰ）の成長が著しく、また３次元パッケージングの高集積化に対応した貫通ビアの開発等も日々続けられている。   In the semiconductor package field, further growth of flip chip ball grid array (FCBGA) is expected. In addition, package-on-package (POP) growth has been remarkable, and development of through vias corresponding to high integration of three-dimensional packaging has been continued every day.

特に、フリップチップ実装は、アレイ状に高密度配置された端子群を一括接続するもので、電気性能が優れる実装方式である。フリップチップ実装では、アンダーフィル樹脂を半導体集積回路チップと配線基板の間に注入し、そのアンダーフィル樹脂によって、半導体集積回路チップと配線基板のはんだ接続部の電気接点の機械的強度が保護される。   In particular, flip-chip mounting is a mounting method in which a group of terminals arranged in a high density in an array are connected together and has excellent electrical performance. In flip-chip mounting, underfill resin is injected between the semiconductor integrated circuit chip and the wiring board, and the mechanical strength of the electrical contacts at the solder connection portions of the semiconductor integrated circuit chip and the wiring board is protected by the underfill resin. .

フリップチップ実装によるパッケージの電気的特性や小型化機能等の優れた機能故に、プロセッサやワイヤレス機器の実装技術がワイヤボンドからフリップチップ実装にシフトしている。パッケージ基板については、ハイエンドデバイスの多くが、ワイヤボンドからフリップチップ実装へと乗り換え済みで、チップ上の実装密度の観点などによりバンプピッチの微細化はさらに追求されている。   Due to the excellent functions such as the electrical characteristics and miniaturization function of the package by flip chip mounting, the mounting technology of processors and wireless devices has shifted from wire bonding to flip chip mounting. As for package substrates, many high-end devices have already been switched from wire bonding to flip chip mounting, and further miniaturization of bump pitch has been pursued from the viewpoint of mounting density on the chip.

ここで、フリップチップ実装に用いるアンダーフィル樹脂の流動性を高め、隙間への浸透性を向上させるためにアンダーフィル樹脂の粘性を低くする事が望ましい。しかし、アンダーフィル樹脂の粘性を低くすると、アンダーフィル樹脂が、半導体集積回路チップが占めるべき領域外の配線基板表面へ薄く濡れ広がるブリード現象を発生する。それにより、アンダーフィル樹脂がチップ下のダイエリアの外の配線基板上に展延してしまう問題があった。   Here, it is desirable to lower the viscosity of the underfill resin in order to increase the fluidity of the underfill resin used for flip chip mounting and improve the permeability to the gap. However, if the viscosity of the underfill resin is lowered, a bleed phenomenon occurs in which the underfill resin spreads thinly and spreads on the surface of the wiring substrate outside the region that the semiconductor integrated circuit chip should occupy. As a result, there is a problem that the underfill resin spreads on the wiring substrate outside the die area under the chip.

微細化・高精細化が進むにつれて各チップの設置スペースも限られ、より厳密な位置精度を要求される。そのため、このアンダーフィル樹脂の、ブリード現象による、半導体集積回路チップと配線基板の隙間から配線基板表面の所定領域以外への展延の許容量は少ない。   As miniaturization and high definition progress, the installation space for each chip is limited, and stricter positional accuracy is required. For this reason, the underfill resin has a small allowable amount of spreading from the gap between the semiconductor integrated circuit chip and the wiring board due to the bleed phenomenon to a region other than the predetermined area on the surface of the wiring board.

そのために、従来は、特許文献１のように、アンダーフィル樹脂が半導体集積回路チップ裏面以外の基板上へ広く展延するのを防止するために、基板表面のソルダーレジストパターンから突出している樹脂堰き止め用の枠状のパターンを形成する取り組みがなされている。すなわち、ソルダーレジストのパターンを形成した後に、半導体集積回路チップ（以下、チップとも記す。）の近くの周囲に、ソルダーレジストパターン上に、所定のインクを用いて枠状のダム構造もしくは段付ソルダーレジストを形成している。   Therefore, conventionally, as in Patent Document 1, in order to prevent the underfill resin from spreading widely on the substrate other than the back surface of the semiconductor integrated circuit chip, a resin dam protruding from the solder resist pattern on the substrate surface is used. Efforts have been made to form a frame-like pattern for stopping. That is, after forming a solder resist pattern, a frame-shaped dam structure or stepped solder is formed on the solder resist pattern around the semiconductor integrated circuit chip (hereinafter also referred to as a chip) using a predetermined ink. A resist is formed.

特許文献２では、アンダーフィル樹脂を堰き止めるダムの表面を粗化するとアンダーフィル樹脂がはじかれないとして、そのダムの表面を未粗化状態にすることでアンダーフィル樹脂をはじかせてダムの効果を高める技術が提案されている。   In Patent Document 2, if the surface of the dam that dams up the underfill resin is roughened, the underfill resin is not repelled, and the underfill resin is repelled by making the surface of the dam unroughened. A technique for improving the above has been proposed.

また、特許文献３では、逆に半導体集積回路チップ周囲を囲むように環状の凹部を、配線基板最外層を組成する樹脂絶縁層に形成して、その凹部に樹脂を貯留することで展延を防止する技術が提案されている。   In Patent Document 3, on the contrary, an annular recess is formed in the resin insulating layer that constitutes the outermost layer of the wiring board so as to surround the periphery of the semiconductor integrated circuit chip, and the resin is stored in the recess so that the spreading is performed. Techniques to prevent it have been proposed.

更に、特許文献４の技術では、アンダーフィル樹脂が、半導体集積回路チップと配線基板の隙間から配線基板表面の所定領域以外に展延しないようにするために、半導体集積回路チップ搭載側のダイエリアの端子電極のアレイ状配列を囲むリング状の導体パターンを樹脂層表面に露出させて、そのリング状の導体パターンをアンダーフィル樹脂の展延を妨げるダムとする技術が提案されていた。   Further, in the technique of Patent Document 4, in order to prevent the underfill resin from spreading from the gap between the semiconductor integrated circuit chip and the wiring board to a region other than the predetermined area on the surface of the wiring board, the die area on the semiconductor integrated circuit chip mounting side is used. A technique has been proposed in which a ring-shaped conductor pattern surrounding the array of terminal electrodes is exposed on the surface of the resin layer, and the ring-shaped conductor pattern is a dam that prevents the underfill resin from spreading.

特開２００４−１７９５７６号公報JP 2004-179576 A 特開２００４−１７９５７８号公報JP 2004-179578 A 特開２０１０−１４１０１８号公報JP 2010-14410 A 特開２０１４−０６３８８１号公報JP 2014-063881 A

特許文献１と特許文献２に開示された技術は、ＦＣＢＧＡ基板の表面に凸状に突出するダムを形成する追加加工処理が加わることで、製品の製造歩留まりが低下する問題があった。更に、このダム構造が凸状に突出する表面の段差により、配線基板の所定の位置にはんだを設置する工程において、はんだ転写量が不均一になる問題がある。   The techniques disclosed in Patent Document 1 and Patent Document 2 have a problem in that the manufacturing yield of the product is reduced by adding an additional processing process for forming a convexly protruding dam on the surface of the FCBGA substrate. Furthermore, there is a problem that the amount of transferred solder becomes non-uniform in the step of installing solder at a predetermined position on the wiring board due to the step on the surface where the dam structure protrudes in a convex shape.

特許文献３に開示された技術においても、凹部を形成するために製造工程が複雑になり製品の製造歩留まりが低下する問題がある。そして、はんだを搭載する工程においても、凹部の存在によって、はんだの設置の位置の精度が悪くなる問題があった。そのため、はんだの設置位置の精度を良くするために、はんだ設置用のマスクを用いて、そのマスクをはんだ設置位置に位置合わせしてはんだを設置する必要があり、それにより製造コストが上昇する問題があった。   The technique disclosed in Patent Document 3 also has a problem in that the manufacturing process is complicated to form the recesses, and the manufacturing yield of the product is reduced. Even in the process of mounting the solder, there is a problem that the accuracy of the position of the solder is deteriorated due to the presence of the recess. Therefore, in order to improve the accuracy of the solder installation position, it is necessary to use a solder installation mask and align the mask with the solder installation position to install the solder, which increases the manufacturing cost. was there.

特許文献４の技術では、半導体集積回路チップを搭載する配線基板の面に金属の配線パターンの表面を露出させるので配線パターンの絶縁性が悪くなる問題があった。   In the technique of Patent Document 4, since the surface of the metal wiring pattern is exposed on the surface of the wiring board on which the semiconductor integrated circuit chip is mounted, there is a problem that the insulating property of the wiring pattern is deteriorated.

本発明の課題は、以上の問題を解決し、製造工程数を増やさずに、配線基板に実装する半導体集積回路チップと配線基板のはんだ接続部を保護するために注入されるアンダーフィル樹脂が、半導体集積回路チップと配線基板の隙間から配線基板表面の所定領域以外に展延させない構造を有する配線基板の提供を目的とする。   An object of the present invention is to solve the above problems, and without increasing the number of manufacturing steps, an underfill resin that is injected to protect a semiconductor integrated circuit chip to be mounted on a wiring board and a solder connection portion of the wiring board, An object of the present invention is to provide a wiring board having a structure that does not extend from a gap between the semiconductor integrated circuit chip and the wiring board to a predetermined area on the surface of the wiring board.

上記課題を達成するために、本発明は、複数の配線層と、半導体集積回路チップ搭載側の樹脂絶縁層表面にアレイ状配列の端子電極を備えた配線基板において、前記半導体集積回路チップ搭載側の樹脂絶縁層表面に、前記アレイ状配列の端子電極を囲む枠状のパターンの粗化部が形成されていることを特徴とする配線基板である。   In order to achieve the above object, the present invention provides a wiring board having a plurality of wiring layers and terminal electrodes arranged in an array on the surface of a resin insulating layer on the semiconductor integrated circuit chip mounting side. A roughened portion of a frame-shaped pattern surrounding the arrayed terminal electrodes is formed on the surface of the resin insulating layer.

また、本発明は、複数の配線層と、半導体集積回路チップ搭載側の樹脂絶縁層表面にアレイ状配列の端子電極を備えた配線基板において、前記半導体集積回路チップ搭載側の樹脂絶縁層表面にソルダーレジストパターンが形成され、前記端子電極が前記ソルダーレジストパターンの開口部分に露出され、前記ソルダーレジストパターンの表面に、前記アレイ状配列の端子電極を囲む枠状のパターンの粗化部が形成されていることを特徴とする配線基板である。   Further, the present invention provides a wiring board having a plurality of wiring layers and terminal electrodes arranged in an array on the surface of the resin insulating layer on the semiconductor integrated circuit chip mounting side, on the surface of the resin insulating layer on the semiconductor integrated circuit chip mounting side. A solder resist pattern is formed, the terminal electrode is exposed at an opening of the solder resist pattern, and a roughened portion of a frame-like pattern surrounding the arrayed terminal electrodes is formed on the surface of the solder resist pattern. It is the wiring board characterized by the above.

また、本発明は、複数の配線層と、半導体集積回路チップ搭載側の樹脂絶縁層表面にアレイ状配列の端子電極を備えた配線基板において、前記端子電極が前記半導体集積回路チップ搭載側の樹脂絶縁層表面の開口部分に露出され、前記樹脂絶縁層の表面に、前記アレイ状配列の端子電極を囲む枠状のパターンの粗化部が形成されていることを特徴とする配線基板である。   The present invention also provides a wiring board having a plurality of wiring layers and terminal electrodes arranged in an array on the surface of the resin insulating layer on the semiconductor integrated circuit chip mounting side, wherein the terminal electrodes are the resin on the semiconductor integrated circuit chip mounting side. The wiring board is characterized in that a roughened portion of a frame-like pattern is formed on the surface of the resin insulating layer, which is exposed at an opening on the surface of the insulating layer, and surrounds the arrayed terminal electrodes.

本発明は、この構成によって、配線基板の半導体集積回路チップ搭載エリアの外周の樹脂絶縁層又はソルダーレジストの表面に粗面化処理を施して形成した枠状の粗化部によって、アンダーフィル樹脂が粗化部の外側の配線基板上に濡れ広がるのを阻止することができる展延防止効果がある。   According to the present invention, the underfill resin is formed by the frame-shaped roughened portion formed by subjecting the surface of the resin insulating layer or the solder resist on the outer periphery of the semiconductor integrated circuit chip mounting area of the wiring board to this configuration. There is a spread preventing effect that can prevent wet spreading on the wiring substrate outside the roughened portion.

また、本発明は、上記の配線基板であって、前記粗化部がレーザーアブレーション処理によって形成されていることを特徴とする配線基板である。   In addition, the present invention is the above-described wiring board, wherein the roughened portion is formed by a laser ablation process.

また、本発明は、上記の配線基板であって、前記粗化部が多重の枠状のパターンで形成されていることを特徴とする配線基板である。   Moreover, the present invention is the above-described wiring board, wherein the roughened portion is formed in a multiple frame pattern.

また、本発明は、上記の配線基板であって、前記粗化部の枠状のパターンが、少なくとも一部が不連続なパターンであることを特徴とする配線基板である。   The present invention is the above-described wiring board, wherein the frame-like pattern of the roughened portion is a pattern in which at least a part is discontinuous.

また、本発明は、上記の配線基板であって、前記配線基板の中心層にコア基板を有することを特徴とする配線基板である。   According to another aspect of the present invention, there is provided the wiring board as described above, wherein a core board is provided in a central layer of the wiring board.

また、本発明は、上記の配線基板であって、前記配線基板がフリップチップ・ボールグリッドアレイ基板であることを特徴とする配線基板である。   The present invention is the above-described wiring board, wherein the wiring board is a flip chip / ball grid array substrate.

また、本発明は、少なくとも下記の工程（ａ）から（ｇ）を有することを特徴とする配線基板の製造方法である。
（ａ）配線パターンとスルーホールを形成したコア基板を製造する工程、
（ｂ）前記コア基板の上下面に樹脂絶縁層を形成する工程、
（ｃ）前記樹脂絶縁層にビアホールを形成する工程、
（ｄ）前記ビアホールを導電体で充填し上下面に配線パターンを形成する工程、
（ｅ）前記（ｂ）から（ｄ）の工程を所定数繰り返し、少なくとも上面にアレイ状配列の端子電極のパターンを形成する工程、
（ｆ）前記アレイ状配列の端子電極のパターンの上に、前記アレイ状配列の端子電極を露出させる開口パターンを有するソルダーレジストパターンを形成する工程、
（ｇ）レーザーアブレーション処理により、前記ソルダーレジストパターンの表面に、前記アレイ状配列の端子電極を囲む枠状のパターンの粗化部を形成する工程。 Moreover, this invention is a manufacturing method of the wiring board characterized by having the following process (a) to (g) at least.
(A) a step of manufacturing a core substrate on which a wiring pattern and a through hole are formed;
(B) forming a resin insulating layer on the upper and lower surfaces of the core substrate;
(C) forming a via hole in the resin insulating layer;
(D) filling the via holes with a conductor and forming wiring patterns on the upper and lower surfaces;
(E) repeating a predetermined number of steps (b) to (d) to form a pattern of terminal electrodes in an array on at least the upper surface;
(F) forming a solder resist pattern having an opening pattern for exposing the arrayed array of terminal electrodes on the arrayed array of terminal electrodes;
(G) A step of forming a roughened portion of a frame-like pattern surrounding the arrayed terminal electrodes on the surface of the solder resist pattern by laser ablation.

また、本発明は、上記の配線基板の製造方法であって、前記工程（ｆ）と（ｇ）の工程の間に、前記アレイ状配列の端子電極上にはんだバンプを形成する工程を有することを特徴とする配線基板の製造方法である。   Further, the present invention is the above-described method for manufacturing a wiring board, comprising a step of forming solder bumps on the terminal electrodes in the array arrangement between the steps (f) and (g). A method of manufacturing a wiring board characterized by the following.

また、本発明は、上記の配線基板の製造方法であって、前記工程(ｇ)の工程の後に、前
記アレイ状配列の端子電極上にはんだバンプを形成する工程を有することを特徴とする配線基板の製造方法である。 Further, the present invention is the above-described method for manufacturing a wiring board, comprising a step of forming solder bumps on the terminal electrodes in the array arrangement after the step (g). A method for manufacturing a substrate.

また、本発明は、上記の配線基板の製造方法であって、前記工程（ｆ）と（ｇ）の間の工程に、前記アレイ状配列の端子電極上にはんだバンプを形成する工程と、表面に出荷用の表面処理プラズマ洗浄を施す工程を有することを特徴とする配線基板の製造方法である。   Further, the present invention is a method for manufacturing the above-described wiring board, wherein a step between the steps (f) and (g) is formed with solder bumps on the arrayed terminal electrodes, A method of manufacturing a wiring board, comprising a step of performing surface treatment plasma cleaning for shipping.

また、本発明は、上記の配線基板の製造方法であって、前記工程(ｇ)の工程の後に、前記アレイ状配列の端子電極上にはんだバンプを形成する工程と、表面に出荷用の表面処理プラズマ洗浄を施す工程を有することを特徴とする配線基板の製造方法である。   Further, the present invention is a method for manufacturing the wiring board as described above, wherein after the step (g), a step of forming solder bumps on the terminal electrodes of the array arrangement, and a surface for shipping on the surface A method of manufacturing a wiring board, comprising: performing a process plasma cleaning.

また、本発明は、少なくとも下記の工程（ａ）から（ｇ）を有することを特徴とする配線基板の製造方法である。
（ａ）表面に積み重ねる多層配線構造を分離可能な剥離用支持基板を準備する工程、
（ｂ）表裏面に、半導体集積回路チップと接続するためのアレイ状配列の端子電極のパターンと樹脂絶縁層と、導電体で充填したビアホールと配線パターンを積み重ねる工程、
（ｃ）表裏面に、樹脂絶縁層と、導電体で充填したビアホールと配線パターンを積み重ねる工程を所定数繰り返し、前記剥離用支持基板の上下の層に多層配線構造を形成する工程、
（ｄ）表裏面に第１のソルダーレジストパターンを形成する工程、
（ｅ）前記剥離用支持基板から、上の層と下の層の多層配線構造を分離し、前記多層配線構造の前記剥離用支持基板側の面に前記アレイ状配列の端子電極のパターンを露出させる工程、
（ｆ）前記多層配線構造の前記剥離用支持基板側の面に、前記アレイ状配列の端子電極を露出させる開口部を有する第２のソルダーレジストパターンを形成する工程、
（ｇ）レーザーアブレーション処理により、第２のソルダーレジストパターンの表面に、前記アレイ状配列の端子電極を囲む枠状のパターンの粗化部を形成する工程。 Moreover, this invention is a manufacturing method of the wiring board characterized by having the following process (a) to (g) at least.
(A) a step of preparing a peeling support substrate capable of separating the multilayer wiring structure stacked on the surface;
(B) A process of stacking arrayed terminal electrode patterns and resin insulating layers, via holes filled with conductors, and wiring patterns on the front and back surfaces of the semiconductor integrated circuit chip,
(C) A step of stacking a resin insulating layer, via holes filled with a conductor, and a wiring pattern on the front and back surfaces a predetermined number of times, and forming a multilayer wiring structure on the upper and lower layers of the peeling support substrate;
(D) forming a first solder resist pattern on the front and back surfaces;
(E) An upper layer and a lower layer multilayer wiring structure are separated from the peeling support substrate, and the pattern of the terminal electrodes in the array arrangement is exposed on the surface of the multilayer wiring structure on the peeling support substrate side. The process of
(F) forming a second solder resist pattern having an opening for exposing the arrayed terminal electrodes on the surface of the multilayer wiring structure on the side of the peeling support substrate;
(G) A step of forming a rough portion of a frame-like pattern surrounding the arrayed terminal electrodes on the surface of the second solder resist pattern by laser ablation.

また、本発明は、上記の配線基板の製造方法であって、前記工程（ｆ）から（ｇ）の工程の間に、前記アレイ状配列の端子電極上にはんだバンプを形成する工程を有することを特徴とする配線基板の製造方法である。   Further, the present invention is the above-described method for manufacturing a wiring board, comprising a step of forming solder bumps on the terminal electrodes in the array arrangement between the steps (f) to (g). A method of manufacturing a wiring board characterized by the following.

また、本発明は、上記の配線基板の製造方法であって、前記工程（ｇ）の工程の後に、前記アレイ状配列の端子電極上にはんだバンプを形成する工程を有することを特徴とする配線基板の製造方法である。   In addition, the present invention provides the above-described method for manufacturing a wiring board, comprising the step of forming solder bumps on the terminal electrodes in the array arrangement after the step (g). A method for manufacturing a substrate.

また、本発明は、上記の配線基板の製造方法であって、前記工程（ｆ）から（ｇ）の工程の間に、前記アレイ状配列の端子電極上にはんだバンプを形成する工程と、表面に出荷用の表面処理プラズマ洗浄を施す工程を有することを特徴とする配線基板の製造方法である。   Further, the present invention is a method for manufacturing the above-described wiring board, wherein a step of forming solder bumps on the terminal electrodes in the array-like arrangement between the steps (f) to (g), and a surface A method of manufacturing a wiring board, comprising a step of performing surface treatment plasma cleaning for shipping.

また、本発明は、上記の配線基板の製造方法であって、前記工程（ｇ）の工程の後に、前記アレイ状配列の端子電極上にはんだバンプを形成する工程と、表面に出荷用の表面処理プラズマ洗浄を施す工程を有することを特徴とする配線基板の製造方法である。   In addition, the present invention provides a method for manufacturing the wiring board as described above, wherein after the step (g), a solder bump is formed on the arrayed terminal electrodes, and a surface for shipping is provided on the surface. A method of manufacturing a wiring board, comprising: performing a process plasma cleaning.

また、本発明は、少なくとも下記の工程（ａ）から（ｆ）を有することを特徴とする配線基板の製造方法である。
（ａ）表面に積み重ねる多層配線構造を分離可能な剥離用支持基板を準備する工程、
（ｂ）表裏面に、半導体集積回路チップと接続するためのアレイ状配列の端子電極のパタ
ーンと樹脂絶縁層と、導電体で充填したビアホールと配線パターンを積み重ねる工程、
（ｃ）表裏面に、樹脂絶縁層と、導電体で充填したビアホールと配線パターンを積み重ねる工程を所定数繰り返し、前記剥離用支持基板の上下の層に多層配線構造を形成する工程、
（ｄ）表裏面に第１のソルダーレジストパターンを形成する工程、
（ｅ）前記剥離用支持基板から、上の層と下の層の多層配線構造を分離し、前記多層配線構造の前記剥離用支持基板側の面に前記アレイ状配列の端子電極のパターンを露出させる工程、
（ｆ）レーザーアブレーション処理により、前記工程（ｅ）により露出された前記アレイ状配列の端子電極のパターンを囲む前記樹脂絶縁層の表面に枠状のパターンの粗化部を形成する工程。 Moreover, this invention is a manufacturing method of a wiring board characterized by having at least the following steps (a) to (f).
(A) a step of preparing a peeling support substrate capable of separating the multilayer wiring structure stacked on the surface;
(B) A process of stacking arrayed terminal electrode patterns and resin insulating layers, via holes filled with conductors, and wiring patterns on the front and back surfaces of the semiconductor integrated circuit chip,
(C) A step of stacking a resin insulating layer, via holes filled with a conductor, and a wiring pattern on the front and back surfaces a predetermined number of times, and forming a multilayer wiring structure on the upper and lower layers of the peeling support substrate;
(D) forming a first solder resist pattern on the front and back surfaces;
(E) An upper layer and a lower layer multilayer wiring structure are separated from the peeling support substrate, and the pattern of the terminal electrodes in the array arrangement is exposed on the surface of the multilayer wiring structure on the peeling support substrate side. The process of
(F) A step of forming a rough portion of a frame-like pattern on the surface of the resin insulating layer surrounding the pattern of the terminal electrodes in the array-like arrangement exposed in the step (e) by laser ablation.

また、本発明は、上記の配線基板の製造方法であって、前記工程（ｅ）から（ｆ）の工程の間に、前記アレイ状配列の端子電極上にはんだバンプを形成する工程を有することを特徴とする配線基板の製造方法である。   Further, the present invention is the above-described method for manufacturing a wiring board, comprising the step of forming solder bumps on the terminal electrodes in the array arrangement between the steps (e) to (f). A method of manufacturing a wiring board characterized by the following.

また、本発明は、上記の配線基板の製造方法であって、前記工程（ｆ）の工程の後に、前記アレイ状配列の端子電極上にはんだバンプを形成する工程を有することを特徴とする配線基板の製造方法である。   In addition, the present invention provides the above-described method for manufacturing a wiring board, comprising the step of forming solder bumps on the terminal electrodes in the array arrangement after the step (f). A method for manufacturing a substrate.

また、本発明は、上記の配線基板の製造方法であって、前記工程（ｅ）から（ｆ）の工程の間に、前記アレイ状配列の端子電極上にはんだバンプを形成する工程と、表面に出荷用の表面処理プラズマ洗浄を施す工程を有することを特徴とする配線基板の製造方法である。   Further, the present invention is a method for manufacturing the above-described wiring board, wherein a step of forming solder bumps on the terminal electrodes of the array-like arrangement between the steps (e) to (f), and a surface A method of manufacturing a wiring board, comprising a step of performing surface treatment plasma cleaning for shipping.

また、本発明は、上記の配線基板の製造方法であって、前記工程（ｆ）の工程の後に、前記アレイ状配列の端子電極上にはんだバンプを形成する工程と、表面に出荷用の表面処理プラズマ洗浄を施す工程を有することを特徴とする配線基板の製造方法である。   The present invention also provides a method for manufacturing the wiring board as described above, wherein after the step (f), a solder bump is formed on the arrayed terminal electrodes, and a surface for shipping is provided on the surface. A method of manufacturing a wiring board, comprising: performing a process plasma cleaning.

本発明は、アンダーフィル樹脂の展延防止対策として半導体集積回路チップ搭載エリアの外周のソルダーレジストパターンの表面に枠状の粗面化処理を施すことで粗化部を形成したものである。この粗化部により、アンダーフィル樹脂が粗化部の外側の配線基板上に濡れ広がるのを阻止することができる効果がある。   In the present invention, a roughened portion is formed by applying a frame-shaped roughening process to the surface of the solder resist pattern on the outer periphery of the semiconductor integrated circuit chip mounting area as a measure for preventing the spread of the underfill resin. This roughened portion has an effect of preventing the underfill resin from spreading on the wiring substrate outside the roughened portion.

また、この枠状の粗化部では、配線基板の表面の平坦化が確保でき、はんだ形成等に支障をきたす凹凸段差が存在しないため、はんだ工程の歩留まり、品質に影響を与えない効果がある。   In addition, this frame-shaped roughened portion can ensure the flatness of the surface of the wiring board and there is no uneven step that interferes with solder formation and the like, and therefore has the effect of not affecting the yield and quality of the soldering process. .

本発明の第１の実施形態の配線基板の構造を説明する（ａ）上面視の平面図と（ｂ）断面視の側面図である。1A is a plan view of a wiring board according to a first embodiment of the present invention, and FIG. 本発明の第１の実施形態の半導体集積回路チップと基板間に充填するアンダーフィル樹脂を模式的に示す概略断面図である。It is a schematic sectional drawing which shows typically the underfill resin with which it fills between the semiconductor integrated circuit chip and board | substrate of the 1st Embodiment of this invention. （ａ）〜（ｅ）本発明の第１の実施形態の配線基板の製造工程を説明する概略断面図（その１）である。(A)-(e) It is a schematic sectional drawing (the 1) explaining the manufacturing process of the wiring board of the 1st Embodiment of this invention. （ｆ）〜（ｈ）本発明の第１の実施形態の配線基板の製造工程を説明する概略断面図（その２）である。(F)-(h) It is a schematic sectional drawing (the 2) explaining the manufacturing process of the wiring board of the 1st Embodiment of this invention. （ｉ）〜（ｊ）本発明の第１の実施形態の配線基板への半導体集積回路チップを実装する製造工程を説明する概略断面図である。(I)-(j) It is a schematic sectional drawing explaining the manufacturing process which mounts the semiconductor integrated circuit chip on the wiring board of the 1st Embodiment of this invention. （ａ）〜（ｂ）本発明の第２の実施形態の剥離用支持基板の製造工程を説明する概略断面図である。(A)-(b) It is a schematic sectional drawing explaining the manufacturing process of the support substrate for peeling of the 2nd Embodiment of this invention. （ａ）〜（ｃ）本発明の第２の実施形態の配線基板の製造工程を説明する概略断面図（その１）である。(A)-(c) It is a schematic sectional drawing (the 1) explaining the manufacturing process of the wiring board of the 2nd Embodiment of this invention. （ｄ）〜（ｅ）本発明の第２の実施形態の配線基板の製造工程を説明する概略断面図（その２）である。(D)-(e) It is a schematic sectional drawing (the 2) explaining the manufacturing process of the wiring board of the 2nd Embodiment of this invention. （ｆ）〜（ｇ）本発明の第２の実施形態の配線基板の製造工程を説明する概略断面図（その３）である。(F)-(g) It is a schematic sectional drawing (the 3) explaining the manufacturing process of the wiring board of the 2nd Embodiment of this invention. （ｈ）〜（ｊ）本発明の第２の実施形態の配線基板の製造工程を説明する概略断面図（その４）である。(H)-(j) It is schematic sectional drawing (the 4) explaining the manufacturing process of the wiring board of the 2nd Embodiment of this invention.

＜第１の実施形態＞
本発明の第１の実施形態の配線基板１０の構造を図１（ａ）の平面図と図１（ｂ）の側断面図に示す。中心層にコア基板１を有する配線基板１０の樹脂絶縁層４の表面にソルダーレジストパターン２、９を形成し、そのソルダーレジストパターン２、９の開口部に第１の端子電極７と第２の端子電極８を露出させる。 <First Embodiment>
The structure of the wiring board 10 according to the first embodiment of the present invention is shown in the plan view of FIG. 1A and the side sectional view of FIG. Solder resist patterns 2 and 9 are formed on the surface of the resin insulating layer 4 of the wiring substrate 10 having the core substrate 1 in the center layer, and the first terminal electrodes 7 and the second terminals are formed in the openings of the solder resist patterns 2 and 9. The terminal electrode 8 is exposed.

配線基板１０の上面側には、図１（ａ）の平面図のように、ソルダーレジストパターン２の開口部から第１の端子電極７を露出させる。第１の端子電極７は、例えば、直径が概ね１００μｍ程度、ピッチが１５０μｍ程度に形成する。   On the upper surface side of the wiring substrate 10, the first terminal electrode 7 is exposed from the opening of the solder resist pattern 2 as shown in the plan view of FIG. For example, the first terminal electrode 7 is formed with a diameter of about 100 μm and a pitch of about 150 μm.

また、配線基板１０の下面側で、ソルダーレジストパターン９のソルダーレジスト開口部９ａから露出させる第２の端子電極８を、はんだボール２２を搭載用の端子電極として形成する。   Further, on the lower surface side of the wiring substrate 10, the second terminal electrode 8 exposed from the solder resist opening 9 a of the solder resist pattern 9 is formed using the solder ball 22 as a mounting terminal electrode.

配線基板１０の上面側の略中央部の、第１の端子電極７は、図１（ａ）の平面図のように、アレイ状（格子状）に配列する。そのアレイ状の第１の端子電極７には、半導体集積回路チップ４０のバンプ４１を電気接続する。配線基板１０のアレイ状の第１の端子電極７を囲む略矩形状の領域が、半導体集積回路チップ４０を搭載するダイエリアＡ（電子部品搭載領域）である。   The first terminal electrodes 7 at the substantially central portion on the upper surface side of the wiring board 10 are arranged in an array (lattice) as shown in the plan view of FIG. The bumps 41 of the semiconductor integrated circuit chip 40 are electrically connected to the arrayed first terminal electrodes 7. A substantially rectangular region surrounding the arrayed first terminal electrodes 7 of the wiring substrate 10 is a die area A (electronic component mounting region) on which the semiconductor integrated circuit chip 40 is mounted.

（粗化部）
本発明者は、鋭意研究の結果、ソルダーレジストパターン２の表面にレーザーアブレーション処理の粗面化処理により粗化部Ｒを形成すると、その粗化部Ｒが、半導体集積回路チップ４０のフリップチップ実装の際に、アンダーフィル樹脂Ｕをはじく事を実験により確認した。すなわち、特許文献２に記載された、ダムの表面の粗化部ではアンダーフィル樹脂Ｕがはじかれない、という記載とは相違する結果が得られるという知見を実験から得た。 (Roughening part)
As a result of diligent research, the present inventor formed a roughened portion R on the surface of the solder resist pattern 2 by a roughening process of laser ablation, and the roughened portion R was flip-chip mounted on the semiconductor integrated circuit chip 40. It was confirmed by experiment that the underfill resin U was repelled. That is, the knowledge that the result different from the description that the underfill resin U is not repelled in the roughening part of the surface of a dam described in patent document 2 was obtained from experiment.

そのため、本発明は、実験から得た知見に基づき、ソルダーレジストパターン２等の樹脂絶縁層の表面に、樹脂絶縁層の表面をレーザー光で粗化するレーザーアブレーション処理による粗面化処理を施すことで、ダイエリアＡを枠状に取り囲む、例えば幅が約５０μｍの、粗化部Ｒを形成することを特徴とする。   Therefore, the present invention is based on the knowledge obtained from the experiment, and the surface of the resin insulation layer such as the solder resist pattern 2 is subjected to a surface roughening process by a laser ablation process in which the surface of the resin insulation layer is roughened with a laser beam. Thus, a roughened portion R is formed which surrounds the die area A in a frame shape, for example, having a width of about 50 μm.

粗化部Ｒは、図１（ａ）の平面図の様に、枠状のパターンに形成することができる。粗化部Ｒは、一重の枠に限らず多重の枠状のパターンで取り囲む形態でも、枠の幅を場所によって変えた形に形成することもできる。   The roughened portion R can be formed in a frame-like pattern as shown in the plan view of FIG. The roughened portion R is not limited to a single frame, but can be formed in a form in which the width of the frame is changed depending on the location, even in a form surrounded by multiple frame patterns.

また、粗化部Ｒの枠状のパターンは、閉じた枠状のパターンに限らず、少なくとも一部
が不連続な枠状のパターンで形成することもできる。 Further, the frame-shaped pattern of the roughened portion R is not limited to a closed frame-shaped pattern, and can be formed as a frame-shaped pattern in which at least a part is discontinuous.

また、粗化部Ｒの形状は、正方形状の枠状のパターンに限定されず長方形や曲率を有する形状や角部が曲線となる形状、円形や楕円形としても良い。   The shape of the roughened portion R is not limited to a square frame pattern, and may be a rectangle, a shape having a curvature, a shape having a curved corner, a circle or an ellipse.

（端子電極）
なお、図１（ａ）では、第１の端子電極７の端子数を３６個で記載したが、第１の端子電極７の端子数は、通常は、数百から数千個に及ぶ。配線基板１０の上下面をソルダーレジストパターン２と９で被覆し、第１の端子電極７と第２の端子電極８をソルダーレジストパターン２と９の円形開口部に露出させる。 (Terminal electrode)
In FIG. 1A, the number of terminals of the first terminal electrode 7 is described as 36, but the number of terminals of the first terminal electrode 7 usually ranges from several hundred to several thousand. The upper and lower surfaces of the wiring substrate 10 are covered with the solder resist patterns 2 and 9, and the first terminal electrodes 7 and the second terminal electrodes 8 are exposed in the circular openings of the solder resist patterns 2 and 9.

（第１の端子電極）
図１（ｂ）の断面図の様に、配線基板１０内部は、（樹脂層／配線層）を所定数積層する。そして、配線基板１０の最上層の樹脂絶縁層４の上面に、アレイ配置された第１の端子電極７を形成し、その第１の端子電極７の間にソルダーレジストパターン２を形成して第１の端子電極７をソルダーレジストパターン２の間に埋設する。 (First terminal electrode)
As shown in the cross-sectional view of FIG. 1B, a predetermined number of (resin layer / wiring layer) are laminated inside the wiring board 10. Then, the first terminal electrodes 7 arranged in an array are formed on the upper surface of the uppermost resin insulating layer 4 of the wiring substrate 10, and the solder resist pattern 2 is formed between the first terminal electrodes 7. 1 terminal electrode 7 is buried between solder resist patterns 2.

（第２の端子電極）
同様にして、配線基板１０の最下層の樹脂絶縁層４の下面に、ピッチが長くアレイ配置された第２の端子電極８を形成し、その第２の端子電極８の間にソルダーレジストパターン９を形成して第２の端子電極８をソルダーレジストパターン９の間に埋設する。 (Second terminal electrode)
Similarly, a second terminal electrode 8 having a long pitch and arranged in an array is formed on the lower surface of the lowermost resin insulating layer 4 of the wiring board 10, and a solder resist pattern 9 is formed between the second terminal electrodes 8. And the second terminal electrode 8 is embedded between the solder resist patterns 9.

この配線基板１０の上面に形成した、半導体集積回路チップ４０と接続するための狭いピッチの第１の端子電極７を、それに内層で接続する配線の引き回しと配線層間のビアホール接続により、プリント基板に対応した広いピッチの第２の端子電極８に接続する。それにより、この配線基板１０が端子間のピッチを変換する。   The first terminal electrodes 7 having a narrow pitch for connecting to the semiconductor integrated circuit chip 40 formed on the upper surface of the wiring substrate 10 are connected to the printed circuit board by routing the wiring connected to the inner layer and via-hole connection between the wiring layers. A corresponding wide pitch second terminal electrode 8 is connected. Thereby, the wiring board 10 converts the pitch between the terminals.

（アンダーフィル樹脂の充填）
図２のように、配線基板１０上の所定の位置に半導体集積回路チップ４０をフリップチップ接続した後に、アンダーフィル樹脂Ｕを半導体集積回路チップ４０裏面腹部と配線基板１０の隙間のはんだ接続部以外の空間に充填することで半導体集積回路チップ４０をフリップチップ実装する。 (Filling with underfill resin)
As shown in FIG. 2, after the semiconductor integrated circuit chip 40 is flip-chip connected to a predetermined position on the wiring substrate 10, the underfill resin U is applied to a portion other than the solder connecting portion in the gap between the back surface of the semiconductor integrated circuit chip 40 and the wiring substrate 10. The semiconductor integrated circuit chip 40 is flip-chip mounted by filling the space.

アンダーフィル樹脂Ｕには、通常は液体状の熱硬化性樹脂が使われる。液体状のアンダーフィル樹脂Ｕは一般的に、温度が上昇すると粘性が低くなり、チップ下から外周に向けて展延し易くなる特性がある。アンダーフィル樹脂Ｕは、充填時にその粘性が適度に低くなる適切な温度で充填する。   For the underfill resin U, a liquid thermosetting resin is usually used. The liquid underfill resin U generally has a characteristic that the viscosity decreases as the temperature rises, and the liquid underfill resin U tends to spread from the bottom of the chip toward the outer periphery. The underfill resin U is filled at an appropriate temperature at which the viscosity becomes moderately low during filling.

そのアンダーフィル樹脂Ｕの展延を、ソルダーレジストパターン２の表面に枠状のパターンに形成した粗化部Ｒが防止する。   The spread of the underfill resin U is prevented by the roughened portion R formed in a frame-like pattern on the surface of the solder resist pattern 2.

もし、アンダーフィル樹脂Ｕが粗化部Ｒを乗り越えて濡れ広がる場合には、粗化部Ｒに十分な幅を確保することでアンダーフィル樹脂Ｕの展延の防止効果を大きくすることができる。粗化部Ｒの幅は、アンダーフィル樹脂Ｕの濡れ広がりが著しい部分だけを大きくしてもよい。   If the underfill resin U gets over the roughened portion R and spreads wet, securing the sufficient width to the roughened portion R can increase the effect of preventing the underfill resin U from spreading. The width of the roughened portion R may be increased only in a portion where the underfill resin U is significantly wetted and spread.

また、粗化部Ｒの枠の本数を２本以上にすることでアンダーフィル樹脂Ｕの展延の防止効果を大きくすることもできる。   Further, the effect of preventing the underfill resin U from spreading can be increased by increasing the number of frames of the roughened portion R to two or more.

アンダーフィル樹脂Ｕは、それを滴下した部位の近くでは、その周辺への濡れ広がり効
果が大きいが、滴下位置近くの粗化部Ｒの枠の幅を広げれば展延防止効果が高い。粘性の異なる種々のアンダーフィル樹脂Ｕに対しては、粗化部Ｒの枠の本数を変えることで対応が可能となる。 The underfill resin U has a large wet spreading effect around the portion where the underfill resin U is dropped, but has a high spread preventing effect if the width of the roughened portion R near the dropping position is widened. It is possible to cope with various underfill resins U having different viscosities by changing the number of frames of the roughened portion R.

また、アンダーフィル樹脂Ｕの流れを意図的に誘導するため、粗化部Ｒのパターンの少なくとも一部を不連続にするパターンに形成しても構わない。つまり、アンダーフィル樹脂Ｕが幅広く濡れ広がっても不具合が生じ無い位置に粗化部Ｒのパターンの不連続部を設けて、アンダーフィル樹脂Ｕをその部分で自由に濡れ広がらせることで、他の領域でのアンダーフィル樹脂Ｕの濡れ広がり圧力を減少させることができる。   Further, in order to intentionally induce the flow of the underfill resin U, at least a part of the pattern of the roughened portion R may be formed in a discontinuous pattern. In other words, by providing a discontinuous portion of the pattern of the roughened portion R at a position where no trouble occurs even if the underfill resin U spreads widely, the underfill resin U can be freely wetted and spread at that portion, It is possible to reduce the wetting spread pressure of the underfill resin U in the region.

（製造方法）
以下、図３から図５の工程図を参照して、本発明の第１の実施形態による配線基板１０の製造方法と、その配線基板１０上へ半導体集積回路チップ４０をフリップチップ実装する製造方法を説明する。 (Production method)
Hereinafter, with reference to the process diagrams of FIGS. 3 to 5, the manufacturing method of the wiring substrate 10 according to the first embodiment of the present invention and the manufacturing method of flip-chip mounting the semiconductor integrated circuit chip 40 on the wiring substrate 10. Will be explained.

本実施形態ではフリップチップ・ボールグリッドアレイ（ＦＣＢＧＡ）用の配線基板１０の製造方法を説明する。ＦＣＢＧＡ用の配線基板１０は、多面付けの枚葉方式で、コア基板１の上に樹脂絶縁層４と配線層を交互にビルドアップして配線基板１０を製造し、最後に断裁して個片のＦＣＢＧＡを製造する。   In the present embodiment, a method for manufacturing a wiring substrate 10 for a flip chip ball grid array (FCBGA) will be described. The wiring board 10 for FCBGA is a multi-sided single-wafer method, and the wiring board 10 is manufactured by alternately building up the resin insulating layers 4 and the wiring layers on the core board 1, and finally cut to individual pieces. Of FCBGA.

（工程１）
先ず、図３（ａ）のように、ガラスクロスを含む、厚さ１ｍｍ〜２ｍｍの難燃材のＦＲ４（Flame Retardant Type 4）等の絶縁樹脂材に、銅箔と銅めっきの層をエッチングして形成した配線パターン１ａと、又、スルーホール３が形成され、その壁面のスルーホールめっき３ａにより絶縁材の表裏の配線パターン１ａが電気接続されているコア基板１を製造する。 (Process 1)
First, as shown in FIG. 3A, a copper foil and a copper plating layer are etched on an insulating resin material such as FR4 (Flame Retardant Type 4), which is a flame retardant material having a thickness of 1 to 2 mm, including a glass cloth. A core substrate 1 is manufactured in which through-holes 3 are formed, and through-hole plating 3a on the wall surface is electrically connected to the front and back wiring patterns 1a of the insulating material.

（工程２）
次に、図３（ｂ）のように、層間の樹脂絶縁層４として有機絶縁樹脂シートを真空ラミネーターを用いてコア基板１の上下面に張り合わせる。 (Process 2)
Next, as shown in FIG. 3B, an organic insulating resin sheet is bonded to the upper and lower surfaces of the core substrate 1 as a resin insulating layer 4 between the layers using a vacuum laminator.

樹脂絶縁層４の材料としては、エポキシ系、アクリル系、ウレタン系、エポキシアクリレー系、フェノールエポキシ系、ポリイミド系、ポリアミド系、シアネート系、ポリマー液晶からなるシート類、これら樹脂にガラスやポリアミド、液晶からなる補強繊維を含浸させた材料、シリカやブチル系有機材料、炭酸カルシウムなどのフィラーを含んでいてもよい。   As a material of the resin insulating layer 4, epoxy, acrylic, urethane, epoxy acrylate, phenol epoxy, polyimide, polyamide, cyanate, sheets made of polymer liquid crystal, these resins include glass, polyamide, A material impregnated with a reinforcing fiber made of liquid crystal, silica, a butyl organic material, a filler such as calcium carbonate may be included.

例えば、補強繊維を含有しないエポキシ系シートをラミネーターを用いてコア基板１の表裏に樹脂絶縁層４を張り合わせる。   For example, the resin insulation layer 4 is bonded to the front and back of the core substrate 1 by using a laminator with an epoxy sheet that does not contain reinforcing fibers.

（工程３）
次に、図３（ｃ）のように、表裏の樹脂絶縁層４にビアホール穴５ａを形成する。ビアホール穴５ａの形成方法は、レーザー（ＣＯ２、ＹＡＧ、紫外線、エキシマ）により樹脂絶縁層４を、下層の配線パターン１ａの表面が露出するまでアブレーションしてビアホール穴５ａを形成する。例えば、紫外線レーザーにより、ビアホール穴５ａの底部の直径が５０μｍのビアホール穴５ａを形成する。 (Process 3)
Next, as shown in FIG. 3C, via hole 5a is formed in the front and back resin insulation layers 4. The via hole 5a is formed by ablating the resin insulating layer 4 with a laser (CO 2 , YAG, ultraviolet ray, excimer) until the surface of the lower wiring pattern 1a is exposed to form the via hole 5a. For example, the via hole 5a having a diameter of 50 μm at the bottom of the via hole 5a is formed by an ultraviolet laser.

（工程４）
次に、図３（ｄ）のように、ビアホール穴５ａを金属めっきで充填したビアホール５と樹脂絶縁層４の表面の配線パターン６を、セミアディティブ法又はサブトラクティブ法を
用いて形成する。 (Process 4)
Next, as shown in FIG. 3D, the via hole 5 in which the via hole 5a is filled with metal plating and the wiring pattern 6 on the surface of the resin insulating layer 4 are formed using a semi-additive method or a subtractive method.

（セミアディティブ法）
セミアディティブ法により配線パターンを形成する場合は、以下の様に行う。先ず、ビアホール穴５ａの壁面をデスミア（樹脂残渣を除去）処理してから、無電解めっきを全面に行う。 (Semi-additive method)
When forming a wiring pattern by the semi-additive method, it is performed as follows. First, the wall surface of the via hole 5a is desmeared (resin residue is removed), and then electroless plating is performed on the entire surface.

無電解めっきは所定の前処理、すなわち脱脂、鋭敏化および活性化処理をしてから、硫酸銅溶液等の無電解銅めっき液を用いることで無電解めっき層を形成する。   In the electroless plating, after a predetermined pretreatment, that is, degreasing, sensitization and activation treatment, an electroless plating layer is formed by using an electroless copper plating solution such as a copper sulfate solution.

次に、その樹脂絶縁層４の表裏面の無電解めっき層上に、所定の厚みのめっきレジストを真空ラミネーターあるいは真空プレス機で張り合わせてから、定法のフォトリソ法によりレジストに所定の開口パターンを形成する。すなわち、めっきレジストのパターンは、回路パターン部分が開口部となるように現像する。   Next, a plating resist having a predetermined thickness is pasted on the electroless plating layers on the front and back surfaces of the resin insulation layer 4 with a vacuum laminator or a vacuum press machine, and then a predetermined opening pattern is formed in the resist by a regular photolithography method. To do. That is, the plating resist pattern is developed so that the circuit pattern portion becomes an opening.

次に、無電解めっき層を給電層として、硫酸銅のめっき浴中で電解銅めっきを施して、めっきレジストのパターンの開口部内に銅を所定の厚みに析出させる。   Next, electrolytic copper plating is performed in a copper sulfate plating bath using the electroless plating layer as a power feeding layer to deposit copper in a predetermined thickness in the opening of the pattern of the plating resist.

例えば、めっきレジストのパターンの開口部に厚みが１０μｍの銅皮膜２，３を形成するとともに、電解銅めっきにより、ビアホール穴５ａ内を銅めっき層で充填する。これにより、ビアホール穴５ａを充填したビアホール５の銅めっき層と配線パターン６の銅めっき層を同時に形成する。   For example, the copper films 2 and 3 having a thickness of 10 μm are formed in the openings of the plating resist pattern, and the via hole 5a is filled with a copper plating layer by electrolytic copper plating. Thereby, the copper plating layer of the via hole 5 filling the via hole 5a and the copper plating layer of the wiring pattern 6 are simultaneously formed.

電解めっきは所定の脱脂処理をしてから、硫酸銅溶液等から成る電解銅めっき液を用いることで電解銅のめっき皮膜を形成する。   In the electrolytic plating, after a predetermined degreasing treatment, an electrolytic copper plating film is formed by using an electrolytic copper plating solution made of a copper sulfate solution or the like.

次に、めっきレジストを剥離して、無電解めっき層をフラッシュエッチングすることで除去する。こうして、樹脂絶縁層４の表裏面に所望の導体パターンを得る。前記の加工は表裏同時にあるいは順次行うことができる。   Next, the plating resist is peeled off and the electroless plating layer is removed by flash etching. In this way, a desired conductor pattern is obtained on the front and back surfaces of the resin insulating layer 4. The above processing can be performed simultaneously or sequentially.

この後、銅表面の阻化処理を行い、後工程で基板の上下面に積層する樹脂絶縁層４との密着性を上げておくのが好ましい。阻化液の組成は、硫酸（３．０質量％）、過酸化水素（１．０質量％）、添加剤からなり添加剤は銅のエッチング抑制剤である。原液を１０倍に希釈し液温を３０℃に保った処理液中を２０〜３０秒間浸漬通過することで銅表面の粗化処理とする。   Thereafter, the copper surface is preferably obstructed to improve the adhesion with the resin insulating layer 4 laminated on the upper and lower surfaces of the substrate in a later step. The composition of the blocking solution is composed of sulfuric acid (3.0% by mass), hydrogen peroxide (1.0% by mass), and an additive, which is a copper etching inhibitor. A roughening treatment of the copper surface is performed by immersing the stock solution in a treatment solution diluted 10 times and maintaining the solution temperature at 30 ° C. for 20 to 30 seconds.

（サブトラクティブ法）
サブトラクティブ法で配線パターン６を形成する場合は、以下の様に行う。ビアホール穴５ａを形成した後、無電解めっきを全面に行い、無電解めっきに引き続いて電解めっきを行いめっき皮膜の厚みを増加する。その後、エッチングレジストを貼り付け定法のフォトリソ法により開口パターンを形成し、これをエッチングマスクとして余分なめっき銅皮膜を除去する。最後にレジストを除去する。 (Subtractive method)
When the wiring pattern 6 is formed by the subtractive method, it is performed as follows. After the via hole 5a is formed, electroless plating is performed on the entire surface, followed by electroplating to increase the thickness of the plating film. Thereafter, an etching resist is attached, an opening pattern is formed by a photolithography method, and an excessive plated copper film is removed using this as an etching mask. Finally, the resist is removed.

こうして、図３（ｄ）のように、ビアホール穴５ａを銅めっきによって充填してビアホール５を形成すると同時に樹脂絶縁層４上にビアホール５とつながる引き回し用配線パターン６を形成する。   Thus, as shown in FIG. 3D, the via hole 5a is filled by copper plating to form the via hole 5, and at the same time, the routing wiring pattern 6 connected to the via hole 5 is formed on the resin insulating layer 4.

（工程５）
次に、樹脂絶縁層４の積層から、上記配線パターン６の形成までを所定数繰り返すことで、図３（ｅ）のような多層の配線構造体を得る。例えば、図３（ｅ）の様に、コア基板
１の上と下に合計６層の配線層を追加した配線基板１０を得る。 (Process 5)
Next, the multilayer wiring structure as shown in FIG. 3E is obtained by repeating a predetermined number of steps from the lamination of the resin insulating layer 4 to the formation of the wiring pattern 6. For example, as shown in FIG. 3E, a wiring substrate 10 is obtained in which a total of six wiring layers are added above and below the core substrate 1.

（工程６）
この配線基板１０は、図３（ｅ）のように、上面に半導体集積回路チップ４０とフリップ実装によって接続するためのアレイ状配列した第１の端子電極７とその他の配線パターンを形成する。また、配線基板１０の下面にボールグリッドアレイ用の第２の端子電極８とその他の配線パターンを形成する。 (Step 6)
As shown in FIG. 3E, the wiring substrate 10 is formed with first terminal electrodes 7 arranged in an array and other wiring patterns on the upper surface to be connected to the semiconductor integrated circuit chip 40 by flip mounting. Further, the second terminal electrode 8 for the ball grid array and other wiring patterns are formed on the lower surface of the wiring substrate 10.

（工程７）
次に、図４（ｆ）のように、表裏に形成されたフリップチップ接続に使用する第１の端子電極７の間をソルダーレジストパターン２で埋設し、ボールグリッドアレイ用の第２の端子電極８の間をソルダーレジストパターン９で埋設する。 (Step 7)
Next, as shown in FIG. 4 (f), the space between the first terminal electrodes 7 used for flip chip connection formed on the front and back surfaces is buried with the solder resist pattern 2, and the second terminal electrodes for the ball grid array are buried. 8 is embedded with a solder resist pattern 9.

これにより、後に行う金めっき等の表面金属めっき処理が第１の端子電極７と第２の端子電極８上のみに限定されて、その後の貴金属類の拡散により端子電極間に短絡が生じるのを防止することができる。   As a result, the surface metal plating treatment such as gold plating performed later is limited only to the first terminal electrode 7 and the second terminal electrode 8, and a short circuit occurs between the terminal electrodes due to subsequent diffusion of noble metals. Can be prevented.

ソルダーレジストパターン２と９の形成方法は、以下の様に行う。配線基板１０の上下面に感光性ソルダーレジストをロールコーターで塗布し乾燥するか、又は、ドライフィルム状の感光性ソルダーレジストを配線基板１０の上下面にラミネートする。そのソルダーレジストに所定パターンのフォトマスクを介して露光し、そのソルダーレジストを現像する。   The solder resist patterns 2 and 9 are formed as follows. A photosensitive solder resist is applied to the upper and lower surfaces of the wiring substrate 10 with a roll coater and dried, or a dry film-shaped photosensitive solder resist is laminated on the upper and lower surfaces of the wiring substrate 10. The solder resist is exposed through a photomask having a predetermined pattern, and the solder resist is developed.

これにより、図４（ｆ）の様に、第１の端子電極７の部分が円形に開口し、それ以外がソルダーレジストにより被覆・埋設されたソルダーレジストパターン２を形成し、同様に、第２の端子電極８の部分が円形に開口し、それ以外がソルダーレジストにより被覆・埋設されたソルダーレジストパターン９を形成する。   As a result, as shown in FIG. 4 (f), the solder resist pattern 2 in which the first terminal electrode 7 is opened in a circular shape and the other portions are covered and buried with the solder resist is formed. The terminal electrode 8 is opened in a circular shape, and the other portion is formed with a solder resist pattern 9 covered and buried with a solder resist.

（工程８）
次に、図４（ｇ）のように、ソルダーレジストパターン２の表面に粗化部Ｒを形成する。本実施形態では、粗化部Ｒのパターンは、ダイエリアＡを枠状に取り囲む、幅が約５０μｍの枠状のパターンに形成する。粗化部Ｒの形成方法は、ソルダーレジストパターン２の表面に可視光域の波長のレーザー光を照射して粗化するレーザーアブレーション処理によって粗化部Ｒを形成する。 (Process 8)
Next, as shown in FIG. 4G, a roughened portion R is formed on the surface of the solder resist pattern 2. In this embodiment, the pattern of the roughened portion R is formed into a frame-like pattern having a width of about 50 μm that surrounds the die area A in a frame shape. As a method for forming the roughened portion R, the roughened portion R is formed by a laser ablation process in which the surface of the solder resist pattern 2 is roughened by irradiating laser light having a wavelength in the visible light range.

（工程９）
次に、図４（ｈ）のように、ソルダーレジストパターン２の開口部分に露出している第１の端子電極７の表面と、ソルダーレジストパターン９の開口部分に露出している第２の端子電極８の表面に、ニッケル−金めっき等の表面金属めっき処理（Ａｕ／Ｎｉ、Ａｕ／Ｐｄ／Ｎｉ等）を施して端子部金属めっき層２０を形成する。 (Step 9)
Next, as shown in FIG. 4H, the surface of the first terminal electrode 7 exposed at the opening portion of the solder resist pattern 2 and the second terminal exposed at the opening portion of the solder resist pattern 9. A surface metal plating process (Au / Ni, Au / Pd / Ni, etc.) such as nickel-gold plating is applied to the surface of the electrode 8 to form the terminal part metal plating layer 20.

（はんだバンプとはんだボールの形成）
（工程１０）
続くはんだバンプ形成工程では、図５（ｉ）のように、上面側のソルダーレジストパターン２の開口部分に露出していて端子部金属めっき層２０が表面に形成された第１の端子電極７上に、はんだバンプ２１を形成する。 (Formation of solder bumps and solder balls)
(Process 10)
In the subsequent solder bump forming step, as shown in FIG. 5 (i), on the first terminal electrode 7 exposed at the opening portion of the solder resist pattern 2 on the upper surface side and having the terminal portion metal plating layer 20 formed on the surface. Next, solder bumps 21 are formed.

具体的には、ソルダーレジストパターン２の上に、所定パターンのマスクを載置することでソルダーレジストパターン２の開口部分に露出していて端子部金属めっき層２０が表面に形成された第１の端子電極７上にはんだペーストを印刷する。その後、このはんだペ
ーストをリフローして、はんだバンプ２１を形成する。 Specifically, a first pattern in which a mask of a predetermined pattern is placed on the solder resist pattern 2 so as to be exposed at the opening of the solder resist pattern 2 and the terminal portion metal plating layer 20 is formed on the surface. A solder paste is printed on the terminal electrode 7. Thereafter, the solder paste is reflowed to form solder bumps 21.

（工程１１）
次に、同様にして、下面側のソルダーレジストパターン９の開口部分に露出していて端子部金属めっき層２０が表面に形成された第２の端子電極８上にはんだボール２２を搭載する。これにより、目的とする配線基板が製造できる。 (Step 11)
Next, similarly, the solder ball 22 is mounted on the second terminal electrode 8 exposed at the opening of the solder resist pattern 9 on the lower surface side and having the terminal portion metal plating layer 20 formed on the surface. Thereby, the target wiring board can be manufactured.

（変形例１）
この工程１０による、半導体集積回路チップ４０搭載用の配線基板の、半導体集積回路チップ４０のバンプ４１を接続する第１の端子電極７に設置するはんだバンプ２１は、半導体集積回路チップ４０を搭載する方法に従って、必ずしもはんだバンプ２１を設置しなくても良い。 (Modification 1)
The solder bumps 21 installed on the first terminal electrodes 7 to which the bumps 41 of the semiconductor integrated circuit chip 40 of the wiring substrate for mounting the semiconductor integrated circuit chip 40 in this step 10 are mounted are mounted with the semiconductor integrated circuit chip 40. According to the method, it is not always necessary to install the solder bump 21.

（工程１２）
次に、多面付け基板を断裁して個片の配線基板１０を得る。 (Step 12)
Next, the multi-sided board is cut to obtain the individual wiring board 10.

（工程１３）
次に、この配線基板１０の表面に出荷用の表面処理プラズマ洗浄を施す。 (Step 13)
Next, the surface of the wiring substrate 10 is subjected to surface treatment plasma cleaning for shipping.

（変形例２）
以上の配線基板１０の製造方法における、工程８による粗化部Ｒの形成処理は、工程１０及び工程１１によりはんだバンプ２１及びはんだボール２２を設置した後に行うこともできる。 (Modification 2)
In the manufacturing method of the wiring board 10 described above, the formation process of the roughened portion R in the process 8 can be performed after the solder bumps 21 and the solder balls 22 are installed in the processes 10 and 11.

（変形例３）
以上の配線基板１０の製造方法における、工程８による粗化部Ｒの形成処理は、工程１３の後に行うこともできる。 (Modification 3)
In the manufacturing method of the wiring board 10 described above, the formation process of the roughened portion R in the step 8 can also be performed after the step 13.

（半導体集積回路チップ４０の実装工程）
この配線基板１０のダイエリアＡに半導体集積回路チップ４０を、以下の工程によって搭載する。 (Mounting process of semiconductor integrated circuit chip 40)
The semiconductor integrated circuit chip 40 is mounted on the die area A of the wiring board 10 by the following process.

（工程２１）
配線基板１０側のはんだバンプ２１と、半導体集積回路チップ４０のバンプ４１とを位置合わせしてリフローを行うことで、はんだバンプ２１と半導体集積回路チップ４０のバンプ４１を接合する。これにより、配線基板１０と半導体集積回路チップ４０側とを電気的に接続する。 (Step 21)
The solder bumps 21 and the bumps 41 of the semiconductor integrated circuit chip 40 are joined by aligning the solder bumps 21 on the wiring board 10 side with the bumps 41 of the semiconductor integrated circuit chip 40 and performing reflow. Thereby, the wiring board 10 and the semiconductor integrated circuit chip 40 side are electrically connected.

（工程２２）
次に、図５（ｊ）のように、配線基板１０と半導体集積回路チップ４０との隙間にアンダーフィル樹脂Ｕを充填して硬化処理を行い、前記隙間を樹脂封止する。 (Step 22)
Next, as shown in FIG. 5J, the underfill resin U is filled in the gap between the wiring substrate 10 and the semiconductor integrated circuit chip 40 and a curing process is performed to seal the gap.

＜第２の実施形態＞
本発明の第２の実施形態として、コアレスの配線基板１０へ本発明を適用する実施形態を、図６から図１０を参照して説明する。第２の実施形態では、図１０（ｊ）のように、コアレスの配線基板１０の上面の樹脂絶縁層３１に、ダイエリアＡの外側の樹脂絶縁層３１の表面にダイエリアＡを囲む粗化部Ｒのパターンを形成する。 <Second Embodiment>
As a second embodiment of the present invention, an embodiment in which the present invention is applied to a coreless wiring board 10 will be described with reference to FIGS. In the second embodiment, as shown in FIG. 10 (j), the resin insulation layer 31 on the upper surface of the coreless wiring substrate 10 is roughened and the surface of the resin insulation layer 31 outside the die area A is surrounded by the roughening. A pattern of the portion R is formed.

本発明の第２の実施形態は、図９（ｇ）のように、コアレスの配線基板１０用の多層配線構造３０を、剥離用支持基板１１０の上の層と下の層に形成する。そして、剥離用支持
基板１１０から、上の層と下の層の多層配線構造３０を分離する。 In the second embodiment of the present invention, as shown in FIG. 9G, the multilayer wiring structure 30 for the coreless wiring substrate 10 is formed on the upper layer and the lower layer of the peeling support substrate 110. Then, the multilayer wiring structure 30 of the upper layer and the lower layer is separated from the peeling support substrate 110.

その剥離用支持基板１１０から分離した多層配線構造３０に、剥離用支持基板１１０に接していて露出した樹脂絶縁層３１の表面にダイエリアＡを囲む粗化部Ｒのパターンを形成して配線基板１０を製造する。   A pattern of a roughened portion R surrounding the die area A is formed on the surface of the resin insulating layer 31 that is in contact with the peeling support substrate 110 and exposed on the multilayer wiring structure 30 separated from the peeling support substrate 110. 10 is manufactured.

（工程１：積層金属シートを支持基板へ積層する工程）
図６（ａ）のように、サイズが例えば６１０×５１０ｍｍの支持基板１００を中心にし、その支持基板１００の外側に、平面視で支持基板１００と同じサイズの寸法が６１０×５１０ｍｍのプリプレグもしくは樹脂フィルムから成る半硬化絶縁樹脂シート１２ａを重ね、その外側に、半硬化絶縁樹脂シート１２ａより小さいサイズの寸法が６００×５００ｍｍの多層構造の積層金属シート１３を重ねる。 (Step 1: Laminating a laminated metal sheet on a support substrate)
As shown in FIG. 6A, a prepreg or a resin having a size of, for example, 610 × 510 mm as the center and a size of 610 × 510 mm in the plan view on the outside of the support substrate 100 in a plan view. A semi-cured insulating resin sheet 12a made of a film is stacked, and a multilayered laminated metal sheet 13 having a size smaller than the semi-cured insulating resin sheet 12a and having a size smaller than 600 × 500 mm is stacked on the outer side.

そして、その積層金属シート１３の外側に離型フィルムＦを重ねて、真空積層プレスにより、支持基板１００の外側に半硬化絶縁樹脂シート１２ａを介して積層金属シート１３を積層する。   And the release film F is piled up on the outer side of the laminated metal sheet 13, and the laminated metal sheet 13 is laminated | stacked on the outer side of the support substrate 100 via the semi-hardened insulating resin sheet 12a by the vacuum lamination press.

真空積層プレス装置によって加熱・加圧する積層処理によって、図６（ｂ）のように、支持基板１００の外側の半硬化絶縁樹脂シート１２ａを硬化させて絶縁樹脂材料１２にし、外側の面に積層金属シート１３が一体となった剥離用支持基板１１０を製造する。   As shown in FIG. 6B, the semi-cured insulating resin sheet 12a on the outer side of the support substrate 100 is cured to form the insulating resin material 12, and the laminated metal is formed on the outer surface by a laminating process that is heated and pressurized by a vacuum laminating press. The peeling support substrate 110 in which the sheet 13 is integrated is manufactured.

（支持基板）
この工程で用いる支持基板１００としては、厚み０．０４ｍｍから０．４ｍｍの基板で、両面に厚み１８μｍの銅箔１１を有する、有機樹脂をガラスやポリイミド、液晶などから成る補強繊維に含浸させた材料から成る銅張積層板（例えば、サイズが６１０×５１０ｍｍ）を用いる。 (Support substrate)
As the support substrate 100 used in this step, a substrate having a thickness of 0.04 mm to 0.4 mm and having a copper foil 11 having a thickness of 18 μm on both surfaces is impregnated with a reinforcing fiber made of glass, polyimide, liquid crystal, or the like. A copper clad laminate made of a material (for example, a size of 610 × 510 mm) is used.

（積層金属シート）
この工程で用いる積層金属シート１３は、複数の金属層が剥離可能に積層されて成る多層構造の積層金属シート１３である。この積層金属シート１３には、例えば、厚さ１０μｍ〜３５μｍ（例えば１８μｍ）のキャリア銅箔層１３ａの金属層に、厚さ１μｍ〜８μｍ（例えば５μｍ）の極薄銅箔層１３ｂの金属層を剥離可能に積層したピーラブル金属箔を用いる。 (Laminated metal sheet)
The laminated metal sheet 13 used in this step is a laminated metal sheet 13 having a multilayer structure in which a plurality of metal layers are laminated so as to be peelable. For example, the laminated metal sheet 13 includes a metal layer of a carrier copper foil layer 13a having a thickness of 10 μm to 35 μm (for example, 18 μm) and a metal layer of an ultrathin copper foil layer 13b having a thickness of 1 μm to 8 μm (for example, 5 μm). A peelable metal foil laminated in a peelable manner is used.

キャリア銅箔層１３ａと極薄銅箔層１３ｂの金属層を剥離可能に積層する手段は、剥離可能に接着剤で接着する方法や、その他の剥離可能な積層方法を用いる。   As a means for releasably laminating the metal layers of the carrier copper foil layer 13a and the ultrathin copper foil layer 13b, a method of releasably bonding with an adhesive or other releasable laminating methods is used.

積層金属シート１３のサイズを剥離用支持基板１１０全体のサイズより小さく形成することで、図６（ｂ）のように、例えば、サイズ６００×５００ｍｍの積層金属シート１３の外周部を絶縁樹脂材料１２による幅５ｍｍの額縁部１４が囲んだ剥離用支持基板１１０を製造する。これにより、積層金属シート１３の内側の面、側壁が一体の絶縁樹脂材料で覆われる。   By forming the size of the laminated metal sheet 13 to be smaller than the entire size of the peeling support substrate 110, for example, as shown in FIG. 6B, the outer peripheral portion of the laminated metal sheet 13 having a size of 600 × 500 mm is formed on the insulating resin material 12. The peeling support substrate 110 surrounded by the frame portion 14 having a width of 5 mm is manufactured. Thereby, the inner surface and side wall of the laminated metal sheet 13 are covered with the integral insulating resin material.

（工程２：樹脂絶縁層３１の形成工程）
次に、図７（ａ）のように、剥離用支持基板１１０の上下の面に樹脂絶縁層３１を、真空ラミネート、ロールラミネートまたは積層プレスで熱圧着させる。例えば厚さ４５μｍのエポキシ樹脂を真空ラミネートする。ガラスエポキシ樹脂を使う場合は任意の厚さの銅箔を重ね合わせ積層プレスで熱圧着させる。 (Process 2: Formation process of resin insulation layer 31)
Next, as shown in FIG. 7A, the resin insulating layer 31 is thermocompression bonded to the upper and lower surfaces of the peeling support substrate 110 by vacuum lamination, roll lamination, or lamination press. For example, an epoxy resin having a thickness of 45 μm is vacuum laminated. When glass epoxy resin is used, copper foil of any thickness is stacked and thermocompression bonded with a lamination press.

（工程３：ビアホール穴の形成工程）
次に、図７（ｂ）のように、樹脂絶縁層３１に、層間接続用のビアホール穴３２ａを、穴あけ加工用レーザー光線によって形成する。このビアホール穴３２ａは外側の穴径を８０μｍ程度で穴底の穴径を５０μｍ程度に加工し、外側の穴径が穴底の径より大きい、円錐台を逆さにした形状に形成する。 (Process 3: Via hole formation process)
Next, as shown in FIG. 7B, via holes 32a for interlayer connection are formed in the resin insulating layer 31 with a laser beam for drilling. The via hole 32a is formed so that the outer hole diameter is about 80 μm and the hole diameter of the hole bottom is about 50 μm, and the outer hole diameter is larger than the diameter of the hole bottom and the truncated cone is inverted.

（工程４：めっき工程）
次に、図７（ｃ）のように、ビアホール穴３２ａの壁面および樹脂絶縁層３１の表面に無電解めっきを施し、その外側に電解銅めっきの層を形成し、銅めっきで充填したビアホール３２を形成する。ビアホール３２は、支持基板１００側を上側にし基板の外側を下側にすると、円錐台状に形成される。 (Process 4: Plating process)
Next, as shown in FIG. 7C, the wall surface of the via hole 32a and the surface of the resin insulating layer 31 are subjected to electroless plating, an electrolytic copper plating layer is formed on the outer side, and the via hole 32 filled with copper plating is formed. Form. The via hole 32 is formed in a truncated cone shape when the support substrate 100 side is on the upper side and the outer side of the substrate is on the lower side.

（工程５：配線パターンの形成工程）
次に、電解銅めっきの層の面に感光性めっきレジストフィルムを形成して露光・現像することで、エッチングレジストのパターンを形成し、そのエッチングレジストで保護して電解銅めっきのパターンをエッチングする。 (Process 5: Wiring pattern forming process)
Next, a photosensitive plating resist film is formed on the surface of the electrolytic copper plating layer, exposed to light and developed to form an etching resist pattern, which is protected by the etching resist and etched into the electrolytic copper plating pattern. .

次に、エッチングレジストのパターンを剥離することで、図８（ｄ）のように、樹脂絶縁層３１上にビアホールと一体構造を成すランド３２ｂと配線パターン３３を形成する。   Next, by peeling off the pattern of the etching resist, as shown in FIG. 8D, the land 32b and the wiring pattern 33 that form an integral structure with the via hole are formed on the resin insulating layer 31.

（工程６：樹脂絶縁層３４の形成工程）
次に、図８（ｅ）のように、その配線パターン３３とランド３２ｂと樹脂絶縁層３１の上に、工程２と同様のビルドアップ処理で樹脂絶縁層３４を形成する。 (Step 6: Step of forming resin insulation layer 34)
Next, as illustrated in FIG. 8E, the resin insulating layer 34 is formed on the wiring pattern 33, the land 32 b, and the resin insulating layer 31 by the same build-up process as in step 2.

（工程７：ビアホール３５の形成工程）
次に、工程３から５と同様にして、樹脂絶縁層３４に、ランド３２ｂ又は配線パターン３３に達するビアホール穴を形成した上で、銅めっき層を形成することでビアホール穴を埋めてビアホール３５を形成する。 (Process 7: Formation process of via hole 35)
Next, in the same manner as in Steps 3 to 5, a via hole hole reaching the land 32b or the wiring pattern 33 is formed in the resin insulating layer 34, and then the via hole hole is filled by filling the via hole hole by forming a copper plating layer. Form.

次に、銅めっきの層をエッチングすることでビアホールと一体構造を成すランド３５ｂと配線パターン３５ｃを形成する。   Next, the copper plating layer is etched to form lands 35b and wiring patterns 35c that are integrated with the via holes.

（工程８：樹脂絶縁層３６の形成工程）
次に、図９（ｆ）のように、ランド３５ｂと配線パターン３５ｃと樹脂絶縁層３４の上に、工程２と同様のビルドアップ処理で樹脂絶縁層３６を形成する。 (Process 8: Formation process of resin insulation layer 36)
Next, as shown in FIG. 9F, the resin insulating layer 36 is formed on the lands 35b, the wiring patterns 35c, and the resin insulating layer 34 by the same build-up process as in step 2.

（工程９：ビアホール３７の形成工程）
次に、工程３から５と同様にして、樹脂絶縁層３６に、ランド３５ｂ又は配線パターン３５ｃに達するビアホール穴を形成した上で、銅めっき層を形成する。それにより、図９（ｆ）のように、ビアホール穴を埋めてビアホール３７を形成し、銅めっきの層をエッチングすることでビアホールと一体構造を成す第２の端子電極８と配線パターンを形成する。 (Process 9: Formation process of via hole 37)
Next, in the same manner as in Steps 3 to 5, a via hole reaching the land 35b or the wiring pattern 35c is formed in the resin insulating layer 36, and then a copper plating layer is formed. As a result, as shown in FIG. 9F, the via hole 37 is filled to form the via hole 37, and the copper plating layer is etched to form the second terminal electrode 8 and the wiring pattern that are integrated with the via hole. .

こうして、図９（ｆ）のように、剥離用支持基板１１０の上下に、樹脂絶縁層３１とビアホール３２、樹脂絶縁層３４とビアホール３５、樹脂絶縁層３６とビアホール３７との複数層をビルドアップした多層配線構造３０を形成する。   Thus, as shown in FIG. 9F, a plurality of layers of the resin insulating layer 31 and the via hole 32, the resin insulating layer 34 and the via hole 35, and the resin insulating layer 36 and the via hole 37 are built up and below the peeling support substrate 110. The multilayer wiring structure 30 thus formed is formed.

（工程１０：ソルダーレジスト形成工程）
次に、図９（ｇ）のように、剥離用支持基板１１０の上下の多層配線構造３０の表面にソルダーレジストパターン９を形成する。ソルダーレジストパターン９には、第２の端子電極８の部分を円形に開口したソルダーレジスト開口部９ａを設ける。 (Process 10: Solder resist formation process)
Next, as shown in FIG. 9G, solder resist patterns 9 are formed on the surfaces of the multilayer wiring structures 30 above and below the peeling support substrate 110. The solder resist pattern 9 is provided with a solder resist opening 9a in which the second terminal electrode 8 is opened in a circular shape.

（工程１１：多層配線構造３０分離工程）
次に、剥離用支持基板１１０の上下の多層配線構造３０の表面に、所望のサイズのエッチングレジストを張り付け、図９（ｇ）の切断線Ｃで多層配線構造３０と剥離用支持基板１１０を切断することで額縁部１４を切り離し、その切断面に積層金属シート１３の剥離の境界線を露出させる。 (Step 11: Separation step of multilayer wiring structure 30)
Next, an etching resist of a desired size is pasted on the surfaces of the upper and lower multilayer wiring structures 30 on the peeling support substrate 110, and the multilayer wiring structure 30 and the peeling support substrate 110 are cut along the cutting line C in FIG. By doing so, the frame portion 14 is cut off, and the boundary line of the peeling of the laminated metal sheet 13 is exposed at the cut surface.

そして、図１０（ｈ）のように、露出させた剥離の境界線から積層金属シート１３のキャリア銅箔層１３ａから極薄銅箔層１３ｂを剥離することで、剥離用支持基板１１０から多層配線構造３０を分離する。   Then, as shown in FIG. 10H, the ultrathin copper foil layer 13b is peeled from the carrier copper foil layer 13a of the laminated metal sheet 13 from the exposed peeling boundary line, so that the multilayer wiring is formed from the peeling support substrate 110. The structure 30 is separated.

（工程１２：銅箔層１３ｂ除去工程）
次に、そうして分離した多層配線構造３０に対し、多層配線構造３０の極薄銅箔層１３ｂをクイックエッチングで除去し、図１０（ｉ）のように、樹脂絶縁層３１に埋め込まれた逆円錐台状のビアホール３２の、下底の径８０μｍよりも径が小さい径が５０μｍの上底を樹脂絶縁層３１の表面の開口部分に露出させた多層配線構造３０を得る。 (Process 12: Copper foil layer 13b removal process)
Next, the ultrathin copper foil layer 13b of the multilayer wiring structure 30 is removed by quick etching with respect to the separated multilayer wiring structure 30 and embedded in the resin insulating layer 31 as shown in FIG. A multilayer wiring structure 30 is obtained in which the upper base of the inverted frustoconical via hole 32 having a diameter smaller than the lower bottom diameter of 80 μm is exposed to the opening of the surface of the resin insulating layer 31.

この樹脂絶縁層３１の表面の開口部分に露出させたビアホール３２の上面（上底）の径は５０μｍ程度で小さいので、そのビアホール３２の上底を第１の端子電極７とし、その第１の端子電極７に半導体集積回路チップ４０のバンプ（接続端子）を半田付け接続して半導体集積回路チップ４０を実装する。これにより、ピッチが１３０μｍ程度の半導体集積回路チップ４０の高密度の部品端子と高い信頼性で電気接続することができる効果がある。   Since the diameter of the upper surface (upper bottom) of the via hole 32 exposed at the opening on the surface of the resin insulating layer 31 is as small as about 50 μm, the upper bottom of the via hole 32 is used as the first terminal electrode 7, and the first The bumps (connection terminals) of the semiconductor integrated circuit chip 40 are soldered and connected to the terminal electrodes 7 to mount the semiconductor integrated circuit chip 40. As a result, there is an effect that electrical connection can be made with high reliability to the high-density component terminals of the semiconductor integrated circuit chip 40 having a pitch of about 130 μm.

（工程１３：粗化部Ｒの形成工程）
次に、図１０（ｊ）のように、樹脂絶縁層３１の表面にダイエリアＡを取り囲む粗化部Ｒのパターンを形成する。例えば、ダイエリアＡを枠状に取り囲む、幅が約５０μｍの枠状の粗化部Ｒのパターンを形成する。 (Step 13: Step of forming roughened portion R)
Next, as shown in FIG. 10 (j), a pattern of the roughened portion R surrounding the die area A is formed on the surface of the resin insulating layer 31. For example, a frame-shaped roughened portion R pattern having a width of about 50 μm that surrounds the die area A in a frame shape is formed.

粗化部Ｒの形成方法は、樹脂絶縁層３１の表面に可視光域の波長のレーザー光を照射して粗化するレーザーアブレーション処理によって粗化部Ｒを形成する。   As a method for forming the roughened portion R, the roughened portion R is formed by a laser ablation process in which the surface of the resin insulating layer 31 is roughened by irradiating a laser beam having a wavelength in the visible light region.

（工程１４：ランド部分のめっき工程）
次に、ソルダーレジスト開口部９ａから露出した第２の端子電極８の面、及び、ビアホール３２の上底面の第１の端子電極７に、無電解Ｎｉめっきを３μｍ以上形成し、その上に無電解Ｐｄめっきを介して無電解Ａｕめっきを０．０３μｍ以上形成する。 (Step 14: Land portion plating step)
Next, on the surface of the second terminal electrode 8 exposed from the solder resist opening 9a and the first terminal electrode 7 on the upper bottom surface of the via hole 32, an electroless Ni plating is formed in a thickness of 3 μm or more. Electroless Au plating is formed to 0.03 μm or more through electrolytic Pd plating.

無電解Ａｕめっきは１μｍ以上形成しても良い。更にその上にはんだをプリコートすることも可能である。   The electroless Au plating may be formed with a thickness of 1 μm or more. Furthermore, it is also possible to pre-coat solder thereon.

あるいは、ソルダーレジスト開口部９ａに、電解Ｎｉめっきを３μｍ以上形成し、その上に電解Ａｕめっきを０．５μｍ以上形成しても良い。更に、ソルダーレジスト開口部９ａに、金属めっき以外に、有機防錆皮膜を形成しても良い。   Alternatively, electrolytic Ni plating may be formed at 3 μm or more in the solder resist opening 9a, and electrolytic Au plating may be formed thereon at 0.5 μm or more. Furthermore, an organic rust preventive film may be formed in the solder resist opening 9a in addition to metal plating.

（第１の実施形態の工程１０から工程１３：はんだバンプ２１とはんだボール２２の搭載工程）
次に、第１の実施形態の工程１０から工程１１と同様にして、第１の端子電極７上にはんだバンプ２１を形成し、第２の端子電極８上にはんだボール２２を搭載する。 (Step 10 to Step 13 of the First Embodiment: Mounting Step of Solder Bump 21 and Solder Ball 22)
Next, the solder bumps 21 are formed on the first terminal electrodes 7 and the solder balls 22 are mounted on the second terminal electrodes 8 in the same manner as in Steps 10 to 11 of the first embodiment.

（外形加工工程）
次に、第１の実施形態の工程１２と同様にして、多面付けした多層配線構造３０の外形をダイサーなどで加工して個片の配線基板１０に分離する。 (Outline processing process)
Next, in the same manner as in step 12 of the first embodiment, the outer shape of the multi-layered multilayer wiring structure 30 is processed with a dicer or the like and separated into individual wiring boards 10.

（表面処理プラズマ洗浄工程）
次に、第１の実施形態の工程１３と同様にして、この配線基板１０の表面に出荷用の表面処理プラズマ洗浄を施す。 (Surface treatment plasma cleaning process)
Next, in the same manner as in step 13 of the first embodiment, the surface of the wiring substrate 10 is subjected to surface treatment plasma cleaning for shipping.

（変形例４）
第１の実施形態の変形例２と同様に、以上の配線基板１０の製造方法における、工程１３による粗化部Ｒの形成処理は、はんだバンプ２１とはんだボール２２の搭載工程の後に行うこともできる。 (Modification 4)
Similarly to the second modification of the first embodiment, in the above manufacturing method of the wiring substrate 10, the roughened portion R forming process by the process 13 may be performed after the mounting process of the solder bumps 21 and the solder balls 22. it can.

（変形例５）
第１の実施形態の変形例３と同様に、以上の配線基板１０の製造方法における、工程１３による粗化部Ｒの形成処理は、表面処理プラズマ洗浄工程の後に行うこともできる。 (Modification 5)
Similar to the third modification of the first embodiment, the formation process of the roughened portion R in the process 13 in the method for manufacturing the wiring substrate 10 can be performed after the surface treatment plasma cleaning process.

（半導体集積回路チップの搭載）
こうして製造した配線基板１０に、第１の実施形態の工程２１から工程２２により、半導体集積回路チップ４０をダイエリアＡにフリップチップ実装する。 (Installation of semiconductor integrated circuit chip)
The semiconductor integrated circuit chip 40 is flip-chip mounted on the die area A through the steps 21 to 22 of the first embodiment on the wiring substrate 10 manufactured in this way.

以上で説明した第２の実施形態では、第１の実施形態における配線基板１０の上面のソルダーレジストパターン２は形成しないが、配線基板１０の上面に露出した樹脂絶縁層３１の表面に直接にレーザーアブレーション処理を行い粗化部Ｒを形成する。その粗化部Ｒにより、フリップチップ実装の際にアンダーフィル樹脂Ｕの流動を妨げるダム機能を持たせることができる。   In the second embodiment described above, the solder resist pattern 2 on the upper surface of the wiring substrate 10 in the first embodiment is not formed, but the laser is directly applied to the surface of the resin insulating layer 31 exposed on the upper surface of the wiring substrate 10. Ablation processing is performed to form the roughened portion R. The roughened portion R can have a dam function that prevents the flow of the underfill resin U during flip chip mounting.

すなわち、第２の実施形態では、ソルダーレジストパターン２を配線基板１０の最上層に形成せず、最上層に樹脂絶縁層３１がある配線基板１０を製造し、その樹脂絶縁層３１の表面に粗化部Ｒのパターンを形成する。それにより、その樹脂絶縁層３１の表面の粗化部Ｒのパターンにアンダーフィル樹脂Ｕの流動を妨げるダム機能を持たせたフリップチップ・ボールグリッドアレイ基板を製造することができる効果がある。   That is, in the second embodiment, the solder resist pattern 2 is not formed on the uppermost layer of the wiring board 10, and the wiring board 10 having the resin insulating layer 31 on the uppermost layer is manufactured, and the surface of the resin insulating layer 31 is roughened. The pattern of the conversion portion R is formed. Thereby, there is an effect that it is possible to manufacture a flip chip / ball grid array substrate in which the pattern of the roughened portion R on the surface of the resin insulating layer 31 has a dam function for preventing the flow of the underfill resin U.

＜第３の実施形態＞
本発明の配線基板１０の第３の実施形態は、第２の実施形態と同様にして、コアレスの配線基板１０用の多層配線構造３０を製造する。 <Third Embodiment>
In the third embodiment of the wiring board 10 of the present invention, the multilayer wiring structure 30 for the coreless wiring board 10 is manufactured in the same manner as the second embodiment.

第３の実施形態では、第２の実施形態とは異なり、多層配線構造３０の半導体集積回路チップ４０を実装する側の面、すなわち、剥離用支持基板１１０側の面に、アレイ状配列の端子電極７を露出させる開口部を有するソルダーレジストパターン２を形成する。そして、第１の実施形態と同様に、そのソルダーレジストパターン２上に粗化部Ｒを形成して配線基板１０を製造する。   In the third embodiment, unlike the second embodiment, terminals arranged in an array are arranged on the surface of the multilayer wiring structure 30 on which the semiconductor integrated circuit chip 40 is mounted, that is, on the surface on the peeling support substrate 110 side. A solder resist pattern 2 having an opening for exposing the electrode 7 is formed. Then, as in the first embodiment, the roughened portion R is formed on the solder resist pattern 2 to manufacture the wiring board 10.

第３の実施形態でコアレス基板の配線基板１０を製造する場合は、下記の工程（ａ）から（ｉ）の工程によって配線基板１０を製造する。
（ａ）表裏に積層金属シート１３を備え、表面に積み重ねる多層配線構造を分離可能な剥離用支持基板１１０を準備する工程、
（ｂ）剥離用支持基板１１０の表裏の積層金属シート１３の面上に樹脂絶縁層３１を積み重ねる工程、
（ｃ）樹脂絶縁層３１に積層金属シート１３に達するビアホール穴３２ａを形成する工程、
（ｄ）前記ビアホール穴３２ａを導電体で充填し半導体集積回路チップ４０と接続するためのアレイ状配列の第１の端子電極７のパターンを形成し、また、その他の配線パターンを形成する工程、
（ｅ）表裏面に、樹脂絶縁層と、導電体で充填したビアホールと配線パターンを積み重ねる工程を所定数繰り返し、剥離用支持基板１１０の上下の層に多層配線構造３０を形成する工程、
（ｆ）表裏面に第１のソルダーレジストパターン９を形成する工程、
（ｇ）剥離用支持基板１１０から、上の層と下の層の多層配線構造３０を分離し、その多層配線構造３０の剥離用支持基板１１０側の面にアレイ状配列の端子電極７のパターンを露出させる工程、
（ｈ）多層配線構造３０の剥離用支持基板１１０側の面に、アレイ状配列の端子電極７を露出させる開口部を有する第２のソルダーレジストパターン２を形成する工程、
（ｉ）レーザーアブレーション処理により、第２のソルダーレジストパターン２の表面に、アレイ状配列の端子電極７を囲む枠状のパターンの粗化部Ｒを形成する工程。 When manufacturing the wiring substrate 10 of the coreless substrate in the third embodiment, the wiring substrate 10 is manufactured by the following steps (a) to (i).
(A) A step of providing a peeling support substrate 110 that includes the laminated metal sheets 13 on the front and back sides and is capable of separating the multilayer wiring structure stacked on the surface;
(B) a step of stacking the resin insulating layers 31 on the surfaces of the laminated metal sheets 13 on the front and back sides of the peeling support substrate 110;
(C) forming a via hole 32a reaching the laminated metal sheet 13 in the resin insulating layer 31;
(D) filling the via hole 32a with a conductor to form a pattern of the first terminal electrodes 7 in an array arrangement for connection to the semiconductor integrated circuit chip 40, and forming other wiring patterns;
(E) A step of stacking a resin insulating layer, via holes filled with a conductor, and a wiring pattern on the front and back surfaces a predetermined number of times, and forming the multilayer wiring structure 30 on the upper and lower layers of the peeling support substrate 110,
(F) forming a first solder resist pattern 9 on the front and back surfaces;
(G) The upper layer and the lower layer multilayer wiring structure 30 is separated from the peeling support substrate 110, and the pattern of the terminal electrodes 7 arranged in an array on the peeling support substrate 110 side surface of the multilayer wiring structure 30. Exposing the process,
(H) forming a second solder resist pattern 2 having openings for exposing the arrayed terminal electrodes 7 on the surface of the multilayer wiring structure 30 on the peeling support substrate 110 side;
(I) A step of forming a roughened portion R of a frame-like pattern surrounding the terminal electrodes 7 in an array on the surface of the second solder resist pattern 2 by laser ablation processing.

ソルダーレジストパターン２の表面を、ダイエリアＡを包囲するパターンで、波長が５３２ｎｍの可視光域のレーザー光を照射するレーザーアブレーション処理によって粗化し粗化部Ｒを形成した。   The surface of the solder resist pattern 2 was roughened by a laser ablation process in which a laser beam in a visible light region having a wavelength of 532 nm was irradiated with a pattern surrounding the die area A, thereby forming a roughened portion R.

アンダーフィル樹脂Ｕは、熱硬化性の液体状のアンダーフィル樹脂Ｕを用い、１２０℃の温度に加熱して液体の粘性を下げて配線基板１０のダイエリアＡと半導体集積回路チップ４０との隙間に充填した。その充填後に１４０℃で１時間加熱してアンダーフィル樹脂Ｕの熱硬化反応を促進させた。その結果は、アンダーフィル樹脂Ｕの展延がその粗化部Ｒでせき止められた状態でアンダーフィル樹脂Ｕが硬化した。   The underfill resin U is a thermosetting liquid underfill resin U, heated to a temperature of 120 ° C. to lower the viscosity of the liquid, and the gap between the die area A of the wiring board 10 and the semiconductor integrated circuit chip 40. Filled. After the filling, it was heated at 140 ° C. for 1 hour to promote the thermosetting reaction of the underfill resin U. As a result, the underfill resin U was cured in a state where the spread of the underfill resin U was blocked by the roughened portion R.

すなわち、このアンダーフィル樹脂Ｕの配線基板のダイエリアＡへの充填処理において、アンダーフィル樹脂Ｕがその粗化部Ｒによってはじかれた。そのため、この粗化部Ｒは、アンダーフィル樹脂ＵのダイエリアＡの外側の領域への侵入を有効に阻止する効果がある知見を得た。   That is, in the filling process of the underfill resin U into the die area A of the wiring board, the underfill resin U was repelled by the roughened portion R. Therefore, the roughened portion R has been found to have an effect of effectively preventing the underfill resin U from entering the region outside the die area A.

上記のソルダーレジストパターン２の表面に形成した粗化部Ｒのダム機能を利用することで、配線基板１０の最上面の配線パターン６をソルダーレジストパターン２で保護する事ができるので、その配線パターン６の存在がアンダーフィル樹脂Ｕの流動に影響を与えることが無い効果がある。   Since the uppermost wiring pattern 6 of the wiring substrate 10 can be protected by the solder resist pattern 2 by using the dam function of the roughened portion R formed on the surface of the solder resist pattern 2, the wiring pattern There is an effect that the presence of 6 does not affect the flow of the underfill resin U.

また、この構成であれば、ダムの為にダム枠やダム溝等のダム形成のための加工が要らないので、配線基板１０の製造コストを低減できる効果がある。   In addition, with this configuration, there is no need for processing for dam formation such as a dam frame or a dam groove for the dam, so that the manufacturing cost of the wiring board 10 can be reduced.

なお、ソルダーレジストパターン２の表面への粗化部Ｒの形成方法は、可視光域のレーザーアブレーション処理以外に、紫外線レーザー光を照射するレーザーアブレーション処理によって形成することもできる。また、粗化部Ｒの形成方法は、レーザーアブレーション処理に限られず、物理的なプレス、ニードル、ドリルマシニング等による表面粗面の形成方法を用いることもできる。   In addition, the formation method of the roughening part R to the surface of the soldering resist pattern 2 can also be formed by the laser ablation process which irradiates an ultraviolet laser beam other than the laser ablation process of a visible light region. Moreover, the formation method of the roughening part R is not restricted to a laser ablation process, The formation method of the surface rough surface by physical press, a needle, drill machining etc. can also be used.

１・・・コア基板
１ａ・・・配線パターン
２・・・ソルダーレジストパターン（ＳＲ）
３・・・スルーホール
３ａ・・・スルーホールめっき
４・・・樹脂絶縁層
５・・・ビアホール（めっき充填された）
５ａ・・・ビアホール穴
６・・・配線パターン
７・・・第１の端子電極（半導体集積回路チップ側）
８・・・第２の端子電極（プリント基板側）
９・・・ソルダーレジストパターン（ＳＲ）
９ａ・・・ソルダーレジスト開口部
１０、 配線基板（ビルドアップ基板、ＦＣＢＧＡと称される）
１１・・・銅箔
１２・・・絶縁樹脂材料
１２ａ・・・半硬化絶縁樹脂シート
１３・・・積層金属シート
１３ａ・・・キャリア銅箔層
１３ｂ・・・極薄銅箔層
１４・・・額縁部
２０・・・端子部金属めっき層
２１・・・はんだバンプ
２２・・・はんだボール
３０・・・多層配線構造
３１、３４、３６・・・樹脂絶縁層
３２、３５、３７・・・ビアホール
３２ａ・・・ビアホール穴
３２ｂ、３５ｂ・・・ビアホールのランド
３３、３５ｃ・・・配線パターン
４０・・・半導体集積回路チップ
４１・・・バンプ
１００・・・支持基板
１１０・・・剥離用支持基板
Ａ・・・ダイエリア
Ｃ・・・切断線
Ｆ・・・離型フィルム
Ｒ・・・粗化部
Ｕ・・・アンダーフィル樹脂 DESCRIPTION OF SYMBOLS 1 ... Core board 1a ... Wiring pattern 2 ... Solder resist pattern (SR)
3 ... through hole 3a ... through hole plating 4 ... resin insulating layer 5 ... via hole (plated)
5a ... via hole 6 ... wiring pattern 7 ... first terminal electrode (semiconductor integrated circuit chip side)
8 ... Second terminal electrode (printed circuit board side)
9 ... Solder resist pattern (SR)
9a: Solder resist opening 10; Wiring board (called build-up board, FCBGA)
DESCRIPTION OF SYMBOLS 11 ... Copper foil 12 ... Insulating resin material 12a ... Semi-hardened insulating resin sheet 13 ... Laminated metal sheet 13a ... Carrier copper foil layer 13b ... Ultra-thin copper foil layer 14 ... Frame portion 20 ... terminal portion metal plating layer 21 ... solder bump 22 ... solder ball 30 ... multilayer wiring structure 31, 34, 36 ... resin insulating layers 32, 35, 37 ... via hole 32a ... via hole holes 32b, 35b ... via hole lands 33, 35c ... wiring pattern 40 ... semiconductor integrated circuit chip 41 ... bump 100 ... support substrate 110 ... support substrate for peeling A ... Die area C ... Cutting line F ... Releasing film R ... Roughening part U ... Underfill resin

Claims (23)

複数の配線層と、半導体集積回路チップ搭載側の樹脂絶縁層表面にアレイ状配列の端子電極を備えた配線基板において、前記半導体集積回路チップ搭載側の樹脂絶縁層表面に、前記アレイ状配列の端子電極を囲む枠状のパターンの粗化部が形成されていることを特徴とする配線基板。   In a wiring board comprising a plurality of wiring layers and terminal electrodes arranged in an array on the surface of the resin insulating layer on the semiconductor integrated circuit chip mounting side, the array of arrayed arrays on the surface of the resin insulating layer on the semiconductor integrated circuit chip mounting side. A wiring board comprising a roughened portion of a frame-like pattern surrounding a terminal electrode. 複数の配線層と、半導体集積回路チップ搭載側の樹脂絶縁層表面にアレイ状配列の端子電極を備えた配線基板において、前記半導体集積回路チップ搭載側の樹脂絶縁層表面にソルダーレジストパターンが形成され、前記端子電極が前記ソルダーレジストパターンの開口部分に露出され、前記ソルダーレジストパターンの表面に、前記アレイ状配列の端子電極を囲む枠状のパターンの粗化部が形成されていることを特徴とする配線基板。   In a wiring board having a plurality of wiring layers and an array of terminal electrodes on the surface of the resin insulating layer on the semiconductor integrated circuit chip mounting side, a solder resist pattern is formed on the surface of the resin insulating layer on the semiconductor integrated circuit chip mounting side. The terminal electrode is exposed in the opening portion of the solder resist pattern, and a roughened portion of a frame-shaped pattern surrounding the arrayed terminal electrodes is formed on the surface of the solder resist pattern. Wiring board to be used. 複数の配線層と、半導体集積回路チップ搭載側の樹脂絶縁層表面にアレイ状配列の端子電極を備えた配線基板において、前記端子電極が前記半導体集積回路チップ搭載側の樹脂絶縁層表面の開口部分に露出され、前記樹脂絶縁層の表面に、前記アレイ状配列の端子電極を囲む枠状のパターンの粗化部が形成されていることを特徴とする配線基板。   In a wiring board having a plurality of wiring layers and terminal electrodes arranged in an array on the surface of the resin insulating layer on the semiconductor integrated circuit chip mounting side, the terminal electrodes are openings on the surface of the resin insulating layer on the semiconductor integrated circuit chip mounting side. And a roughened portion of a frame-like pattern surrounding the arrayed terminal electrodes is formed on the surface of the resin insulating layer. 請求項１乃至３の何れか一項に記載の配線基板であって、前記粗化部がレーザーアブレーション処理によって形成されていることを特徴とする配線基板。   4. The wiring board according to claim 1, wherein the roughened portion is formed by a laser ablation process. 5. 請求項１乃至４の何れか一項に記載の配線基板であって、前記粗化部が多重の枠状のパターンで形成されていることを特徴とする配線基板。   5. The wiring board according to claim 1, wherein the roughened portion is formed in a multiple frame-like pattern. 6. 請求項１乃至５の何れか一項に記載の配線基板であって、前記粗化部の枠状のパターンが、少なくとも一部が不連続なパターンであることを特徴とする配線基板。   6. The wiring board according to claim 1, wherein at least a part of the frame-shaped pattern of the roughened portion is a discontinuous pattern. 7. 請求項１乃至６の何れか一項に記載の配線基板であって、前記配線基板の中心層にコア基板を有することを特徴とする配線基板。   The wiring board according to claim 1, wherein a core board is provided in a central layer of the wiring board. 請求項１乃至７の何れか一項に記載の配線基板であって、前記配線基板がフリップチップ・ボールグリッドアレイ基板であることを特徴とする配線基板。   8. The wiring board according to claim 1, wherein the wiring board is a flip chip / ball grid array substrate. 少なくとも下記の工程（ａ）から（ｇ）を有することを特徴とする配線基板の製造方法。
（ａ）配線パターンとスルーホールを形成したコア基板を製造する工程、
（ｂ）前記コア基板の上下面に樹脂絶縁層を形成する工程、
（ｃ）前記樹脂絶縁層にビアホールを形成する工程、
（ｄ）前記ビアホールを導電体で充填し上下面に配線パターンを形成する工程、
（ｅ）前記（ｂ）から（ｄ）の工程を所定数繰り返し、少なくとも上面にアレイ状配列の端子電極のパターンを形成する工程、
（ｆ）前記アレイ状配列の端子電極のパターンの上に前記端子電極を露出させる開口パターンを有するソルダーレジストパターンを形成する工程、
（ｇ）レーザーアブレーション処理により、前記ソルダーレジストパターンの表面に、前記アレイ状配列の端子電極を囲む枠状のパターンの粗化部を形成する工程。 A method of manufacturing a wiring board, comprising at least the following steps (a) to (g):
(A) a step of manufacturing a core substrate on which a wiring pattern and a through hole are formed;
(B) forming a resin insulating layer on the upper and lower surfaces of the core substrate;
(C) forming a via hole in the resin insulating layer;
(D) filling the via holes with a conductor and forming wiring patterns on the upper and lower surfaces;
(E) repeating a predetermined number of steps (b) to (d) to form a pattern of terminal electrodes in an array on at least the upper surface;
(F) forming a solder resist pattern having an opening pattern for exposing the terminal electrode on the terminal electrode pattern of the array-like arrangement;
(G) A step of forming a roughened portion of a frame-like pattern surrounding the arrayed terminal electrodes on the surface of the solder resist pattern by laser ablation. 請求項９記載の配線基板の製造方法であって、前記工程（ｆ）と（ｇ）の工程の間に、前記アレイ状配列の端子電極上にはんだバンプを形成する工程を有することを特徴とする配線基板の製造方法。   10. The method of manufacturing a wiring board according to claim 9, further comprising a step of forming solder bumps on the arrayed terminal electrodes between the steps (f) and (g). A method of manufacturing a wiring board. 請求項９記載の配線基板の製造方法であって、前記工程(ｇ)の工程の後に、前記アレイ状配列の端子電極上にはんだバンプを形成する工程を有することを特徴とする配線基板の製造方法。   10. The method of manufacturing a wiring board according to claim 9, further comprising a step of forming solder bumps on the terminal electrodes in the array arrangement after the step (g). Method. 請求項９記載の配線基板の製造方法であって、前記工程（ｆ）と（ｇ）の間の工程に、前記アレイ状配列の端子電極上にはんだバンプを形成する工程と、表面に出荷用の表面処理プラズマ洗浄を施す工程を有することを特徴とする配線基板の製造方法。   10. The method of manufacturing a wiring board according to claim 9, wherein a solder bump is formed on the arrayed terminal electrodes in a step between the steps (f) and (g), and a surface is shipped. A process for producing a wiring board comprising the step of performing a surface treatment plasma cleaning. 請求項９記載の配線基板の製造方法であって、前記工程(ｇ)の工程の後に、前記アレイ状配列の端子電極上にはんだバンプを形成する工程と、表面に出荷用の表面処理プラズマ洗浄を施す工程を有することを特徴とする配線基板の製造方法。   10. The method of manufacturing a wiring board according to claim 9, wherein a solder bump is formed on the arrayed terminal electrodes after the step (g), and a surface treatment plasma cleaning for shipping is performed on the surface. A method for manufacturing a wiring board, comprising the step of: 少なくとも下記の工程（ａ）から（ｇ）を有することを特徴とする配線基板の製造方法。
（ａ）表面に積み重ねる多層配線構造を分離可能な剥離用支持基板を準備する工程、
（ｂ）表裏面に、半導体集積回路チップと接続するためのアレイ状配列の端子電極のパターンと樹脂絶縁層と、導電体で充填したビアホールと配線パターンを積み重ねる工程、
（ｃ）表裏面に、樹脂絶縁層と、導電体で充填したビアホールと配線パターンを積み重ねる工程を所定数繰り返し、前記剥離用支持基板の上下の層に多層配線構造を形成する工程、
（ｄ）表裏面に第１のソルダーレジストパターンを形成する工程、
（ｅ）前記剥離用支持基板から、上の層と下の層の多層配線構造を分離し、前記多層配線構造の前記剥離用支持基板側の面に前記アレイ状配列の端子電極のパターンを露出させる工程、
（ｆ）前記多層配線構造の前記剥離用支持基板側の面に、前記アレイ状配列の端子電極を露出させる開口部を有する第２のソルダーレジストパターンを形成する工程、
（ｇ）レーザーアブレーション処理により、第２のソルダーレジストパターンの表面に、前記アレイ状配列の端子電極を囲む枠状のパターンの粗化部を形成する工程。 A method of manufacturing a wiring board, comprising at least the following steps (a) to (g):
(A) a step of preparing a peeling support substrate capable of separating the multilayer wiring structure stacked on the surface;
(B) A process of stacking arrayed terminal electrode patterns and resin insulating layers, via holes filled with conductors, and wiring patterns on the front and back surfaces of the semiconductor integrated circuit chip,
(C) A step of stacking a resin insulating layer, via holes filled with a conductor, and a wiring pattern on the front and back surfaces a predetermined number of times, and forming a multilayer wiring structure on the upper and lower layers of the peeling support substrate;
(D) forming a first solder resist pattern on the front and back surfaces;
(E) An upper layer and a lower layer multilayer wiring structure are separated from the peeling support substrate, and the pattern of the terminal electrodes in the array arrangement is exposed on the surface of the multilayer wiring structure on the peeling support substrate side. The process of
(F) forming a second solder resist pattern having an opening for exposing the arrayed terminal electrodes on the surface of the multilayer wiring structure on the side of the peeling support substrate;
(G) A step of forming a rough portion of a frame-like pattern surrounding the arrayed terminal electrodes on the surface of the second solder resist pattern by laser ablation. 請求項１４記載の配線基板の製造方法であって、前記工程（ｆ）から（ｇ）の工程の間に、前記アレイ状配列の端子電極上にはんだバンプを形成する工程を有することを特徴とする配線基板の製造方法。   15. The method of manufacturing a wiring board according to claim 14, further comprising a step of forming solder bumps on the terminal electrodes in the array arrangement between the steps (f) to (g). A method of manufacturing a wiring board. 請求項１４記載の配線基板の製造方法であって、前記工程（ｇ）の工程の後に、前記アレイ状配列の端子電極上にはんだバンプを形成する工程を有することを特徴とする配線基板の製造方法。   15. The method of manufacturing a wiring board according to claim 14, further comprising a step of forming solder bumps on the terminal electrodes in the array array after the step (g). Method. 請求項１４記載の配線基板の製造方法であって、前記工程（ｆ）から（ｇ）の工程の間に、前記アレイ状配列の端子電極上にはんだバンプを形成する工程と、表面に出荷用の表面処理プラズマ洗浄を施す工程を有することを特徴とする配線基板の製造方法。   15. The method of manufacturing a wiring board according to claim 14, wherein a solder bump is formed on the terminal electrodes in the array-like arrangement between the steps (f) to (g), and the surface is shipped. A process for producing a wiring board comprising the step of performing a surface treatment plasma cleaning. 請求項１４記載の配線基板の製造方法であって、前記工程（ｇ）の工程の後に、前記アレイ状配列の端子電極上にはんだバンプを形成する工程と、表面に出荷用の表面処理プラズマ洗浄を施す工程を有することを特徴とする配線基板の製造方法。   15. The method of manufacturing a wiring board according to claim 14, wherein a solder bump is formed on the arrayed terminal electrodes after the step (g), and a surface treatment plasma cleaning for shipping is performed on the surface. A method for manufacturing a wiring board, comprising the step of: 少なくとも下記の工程（ａ）から（ｆ）を有することを特徴とする配線基板の製造方法。
（ａ）表面に積み重ねる多層配線構造を分離可能な剥離用支持基板を準備する工程、
（ｂ）表裏面に、半導体集積回路チップと接続するためのアレイ状配列の端子電極のパターンと樹脂絶縁層と、導電体で充填したビアホールと配線パターンを積み重ねる工程、
（ｃ）表裏面に、樹脂絶縁層と、導電体で充填したビアホールと配線パターンを積み重ねる工程を所定数繰り返し、前記剥離用支持基板の上下の層に多層配線構造を形成する工程、
（ｄ）表裏面に第１のソルダーレジストパターンを形成する工程、
（ｅ）前記剥離用支持基板から、上の層と下の層の多層配線構造を分離し、前記多層配線構造の前記剥離用支持基板側の面に前記アレイ状配列の端子電極のパターンを露出させる工程、
（ｆ）レーザーアブレーション処理により、前記工程（ｅ）により露出された前記アレイ状配列の端子電極のパターンを囲む前記樹脂絶縁層の表面に枠状のパターンの粗化部を形成する工程。 A method of manufacturing a wiring board, comprising at least the following steps (a) to (f):
(A) a step of preparing a peeling support substrate capable of separating the multilayer wiring structure stacked on the surface;
(B) A process of stacking arrayed terminal electrode patterns and resin insulating layers, via holes filled with conductors, and wiring patterns on the front and back surfaces of the semiconductor integrated circuit chip,
(C) A step of stacking a resin insulating layer, via holes filled with a conductor, and a wiring pattern on the front and back surfaces a predetermined number of times, and forming a multilayer wiring structure on the upper and lower layers of the peeling support substrate;
(D) forming a first solder resist pattern on the front and back surfaces;
(E) An upper layer and a lower layer multilayer wiring structure are separated from the peeling support substrate, and the pattern of the terminal electrodes in the array arrangement is exposed on the surface of the multilayer wiring structure on the peeling support substrate side. The process of
(F) A step of forming a rough portion of a frame-like pattern on the surface of the resin insulating layer surrounding the pattern of the terminal electrodes in the array-like arrangement exposed in the step (e) by laser ablation. 請求項１９記載の配線基板の製造方法であって、前記工程（ｅ）から（ｆ）の工程の間に、前記アレイ状配列の端子電極上にはんだバンプを形成する工程を有することを特徴とする配線基板の製造方法。   20. The method for manufacturing a wiring board according to claim 19, further comprising a step of forming solder bumps on the arrayed terminal electrodes between the steps (e) to (f). A method of manufacturing a wiring board. 請求項１９記載の配線基板の製造方法であって、前記工程（ｆ）の工程の後に、前記アレイ状配列の端子電極上にはんだバンプを形成する工程を有することを特徴とする配線基板の製造方法。   20. The method of manufacturing a wiring board according to claim 19, further comprising a step of forming solder bumps on the terminal electrodes in the array-like arrangement after the step (f). Method. 請求項１９記載の配線基板の製造方法であって、前記工程（ｅ）から（ｆ）の工程の間に、前記アレイ状配列の端子電極上にはんだバンプを形成する工程と、表面に出荷用の表面処理プラズマ洗浄を施す工程を有することを特徴とする配線基板の製造方法。   20. The method of manufacturing a wiring board according to claim 19, wherein a solder bump is formed on the arrayed terminal electrodes between the steps (e) to (f), and the surface is shipped. A process for producing a wiring board comprising the step of performing a surface treatment plasma cleaning. 請求項１９記載の配線基板の製造方法であって、前記工程（ｆ）の工程の後に、前記アレイ状配列の端子電極上にはんだバンプを形成する工程と、表面に出荷用の表面処理プラズマ洗浄を施す工程を有することを特徴とする配線基板の製造方法。   20. The method of manufacturing a wiring board according to claim 19, wherein a solder bump is formed on the arrayed terminal electrodes after the step (f), and a surface treatment plasma cleaning for shipping is performed on the surface. A method for manufacturing a wiring board, comprising the step of:
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WO2022004410A1 (en) * 2020-06-29 2022-01-06 日亜化学工業株式会社 Method for manufacturing base member, method for manufacturing light-emitting device, base member, and light-emitting device

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