JP6196305B2 - マルチコアプロセッサ用の調整可能なマルチティアｓｔｔ−ｍｒａｍキャッシュ - Google Patents

Description

本開示は、概して、スピン注入磁化反転磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）キャッシュに関する。より詳細には、本開示は、マルチコアプロセッサ内のＳＴＴ−ＭＲＡＭキャッシュを関連付け、調整することに関する。

典型的には、Ｉｎｔｅｌ（登録商標）Ｃｏｒｅ（登録商標）ｉ７Ｐｒｏｃｅｓｓｏｒなどのマルチコアプロセッサは、マルチティアメモリ階層を有する。マルチコアプロセッサ内の各コアは、キャッシュ（レベル１（Ｌ１）〜レベル２（Ｌ２））の専用の階層を有することができ、下位レベルキャッシュ（レベル３（Ｌ３））を共有することもできる。下位レベルキャッシュは、増加したチップ面積を有する傾向があり、したがって、下位レベルキャッシュは、マルチコアプロセッサに関連するコストを増加させる傾向がある。

いくつかの従来技術のシステムでは、埋込みキャッシュ（たとえば、Ｌ１〜Ｌ３）は、スタティックランダムアクセスメモリ（ＳＲＡＭ）を利用する傾向がある。ＳＲＡＭは、論理親和性があり高速なので、望ましい場合がある。さらに、ＳＲＡＭは、高コストにつながる大きいサイズ面積を有し、さらに、ＳＲＡＭは、電力を流出させる傾向がある。したがって、マルチコアプロセッサの下位レベルキャッシュにＳＲＡＭを使用することは、少なくとも、コストおよび電力消費量の増加により望ましくない場合がある。

他の従来技術のシステムは、ハイブリッドキャッシュ（たとえば、シリコン貫通スタッキング（ＴＳＳ）またはパッケージオンパッケージ（ＰｏＰ））を有する場合がある。ハイブリッドキャッシュは、複数のキャッシュレベルに様々なタイプのメモリを利用するシステムを指す。ハイブリッドキャッシュは、レベル間ハイブリッドキャッシュ、レベル内ハイブリッドキャッシュ、または３次元（３Ｄ）ハイブリッドキャッシュとして構成され得る。

図１は、従来技術のレベル間ハイブリッドキャッシュ１００の一例を示す。図１に示すように、コア１０２（Ｌ１を含む）およびＬ２キャッシュ１０４は、ＳＲＡＭを使用することができ、Ｌ３キャッシュ１０６は、埋込みダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）、ＭＲＡＭ、または位相変化ランダムアクセスメモリ（ＰＲＡＭ）などの異なるタイプのメモリを使用することができる。レベル間ハイブリッドキャッシュ１００は、図１で説明するメモリタイプに限定されず、各キャッシュ層１０２〜１０６に様々なメモリタイプを利用することができる。

図２は、従来技術のレベル内ハイブリッドキャッシュ２００の一例を示す。図２に示すように、コア２０２（Ｌ１を含む）および第１のＬ２キャッシュ２０４は、ＳＲＡＭを使用することができる。具体的には、第１のＬ２キャッシュ２０４は、高速メモリ用に構成され得、したがって、第１のＬ２キャッシュ２０４は、ＳＲＡＭを利用することができる。さらに、第２のＬ２キャッシュ２０６は、低速メモリ用に構成され得、したがって、第２のＬ２キャッシュ２０６は、第１のＬ２キャッシュ２０４に使用されるメモリのタイプと異なるメモリのタイプである可能性がある。たとえば、第２のＬ２キャッシュ２０６は、ｅＤＲＡＭ、ＭＲＡＭ、またはＰＲＡＭを使用することができる。レベル内ハイブリッドキャッシュ２００は、図２に示すメモリタイプに限定されず、各キャッシュ層２０２〜２０６に様々なメモリタイプを利用することができる。

レベル間ハイブリッドキャッシュまたはレベル内ハイブリッドキャッシュは、様々なメモリ技術を使用することができる。さらに、レベル間キャッシュおよびレベル内ハイブリッドキャッシュは、様々なメモリ技術のモノリシック統合のために、複雑であり、増加した作製コストを有する。したがって、マルチコアプロセッサの下位レベルキャッシュにレベル間ハイブリッドキャッシュまたはレベル内ハイブリッドキャッシュを使用することは、増加したコストおよび複雑性のために望ましくない。

図３は、従来技術の３Ｄハイブリッドキャッシュ３００の一例を示す。図３に示すように、コア３０２（Ｌ１を含む）および第１のＬ２キャッシュ３０４は、ＳＲＡＭを使用することができる。さらに、第２のＬ２キャッシュ３０６は、低速メモリを利用するように構成され得、したがって、第２のＬ２キャッシュ３０６は、ｅＤＲＡＭ、ＭＲＡＭ、またはＰＲＡＭなどの異なるタイプのメモリを利用することができる。さらに、コア３０２、第１のＬ２キャッシュ３０４、および第２のＬ２キャッシュ３０６はすべて、単一のチップ上に画定され得る。Ｌ３キャッシュ３０８は、ＰＲＡＭなどのメモリを使用することができ、コア３０２、第１のＬ２キャッシュ３０４、および第２のＬ２キャッシュ３０６を含むチップに接続された別のダイ上に画定され得る。すなわち、Ｌ３キャッシュ３０８は、コア３０２、第１のＬ２キャッシュ３０４、および第２のＬ２キャッシュ３０６を含む層と異なる層（たとえば、チップ）上にある。

３Ｄハイブリッドキャッシュは、複数の層内に異種のメモリを使用し、既知の高品質ダイ内に高密度メモリを使用するために望ましい場合がある。さらに、３Ｄハイブリッドキャッシュは、スタック化されたマルチダイソリューションを指定する。したがって、３Ｄハイブリッドキャッシュは、スタック化されたダイのためにコストを増加させる場合がある。さらに、ダイのスタック化は、オーバーヘッド（たとえば、コスト、信頼性）も増加させる。

本開示の一態様によるマルチコアプロセッサが提供される。マルチコアプロセッサは、マルチコアプロセッサの第１のコアに関連付けられ第１の属性に従って調整された、第１のスピン注入磁化反転磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）キャッシュを含む。マルチコアプロセッサは、マルチコアプロセッサの第２のコアに関連付けられ第２の属性に従って調整された、第２のＳＴＴ−ＭＲＡＭキャッシュをさらに含む。

別の態様によるマルチコアプロセッサが提示される。マルチコアプロセッサは、マルチコアプロセッサの第１のコアに関連付けられ第１の属性に従って調整された、第１の記憶手段を含む。マルチコアプロセッサは、マルチコアプロセッサの第２のコアに関連付けられ第２の属性に従って調整された、第２の記憶手段も含む。

さらにまた別の態様による、マルチコアプロセッサ内のキャッシュを関連付けるための方法が提示される。本方法は、第１のスピン注入磁化反転磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）キャッシュを、マルチコアプロセッサの第１のコアに関連付け、第１の属性に従って調整するステップを含む。本方法は、第２のＳＴＴ−ＭＲＡＭキャッシュを、マルチコアプロセッサの第２のコアに関連付け、第２の属性に従って調整するステップをさらに含む。

別の態様による、マルチコアプロセッサ用のキャッシュを作製するための方法が提示される。本方法は、第１の属性に従って、第１のスピン注入磁化反転磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）キャッシュを調整するステップを含む。本方法は、第２の属性に従って、第２のＳＴＴ−ＭＲＡＭキャッシュを調整するステップも含む。

上記は、以下の詳細な説明がより良く理解され得るように、本開示の特徴および技術的な利点を、かなり広く概説したものである。本開示のさらなる特徴および利点は、以下で説明される。本開示と同じ目的を実行するための他の構造を修正または設計するための基礎として、本開示が容易に利用され得ることを当業者は諒解されたい。そのような均等な構成は、添付の特許請求の範囲に記載される本開示の教示から逸脱しないことも当業者は認識されたい。本開示の特色をなすと思われる新規の特徴は、その組成と動作方法の両方について、さらなる目的および利点とともに、後続の記述を添付の図との関連で考慮したときによりよく理解されるであろう。しかしながら、図の各々は、例示および説明のみを目的として提供され、本開示の範囲を規定するものとして意図されないことを明白に理解されたい。

本開示の特徴、性質、および利点は、以下に記載する詳細な説明を図面とともに読むとき、より明らかになるであろう。

従来技術のメモリシステムを示す図である。 従来技術のメモリシステムを示す図である。 従来技術のメモリシステムを示す図である。 本開示の一態様による、ＳＴＴ−ＭＲＡＭキャッシュを利用するマルチティアマルチコアプロセッサを示す図である。 本開示の一態様による、ＳＴＴ−ＭＲＡＭキャッシュを利用するマルチティアマルチコアプロセッサを示す図である。 本開示の一態様による、マルチコアプロセッサ内のＳＴＴ−ＭＲＡＭキャッシュを関連付け調整する方法のブロック図である。 本開示の実施形態を有利に利用することができる、例示的なワイヤレス通信システムを示す図である。 本開示の一態様による半導体コンポーネントの回路設計、レイアウト設計、および論理設計に使用される設計用ワークステーションを示すブロック図である。

添付の図面に関する下記の詳細な説明は、様々な構成の説明として意図されており、本明細書で説明される概念が実行され得る唯一の構成を表すことは意図されていない。詳細な説明は、様々な概念の完全な理解をもたらす目的で、具体的な詳細を含んでいる。しかしながら、これらの概念がこれらの具体的な詳細なしに実行され得ることが、当業者には明らかであろう。場合によっては、そのような概念を曖昧にするのを回避する目的で、周知の構造および構成要素がブロック図の形式で示されている。

本開示の一態様は、速度、電力、および密度に関して調整可能であり得る下位レベルキャッシュを提供するが、コストおよび複雑性を低減する。本開示の一態様では、マルチコアプロセッサ用のマルチティアＳＴＴ−ＭＲＡＭキャッシュについて説明する。

従来のランダムアクセスメモリ（ＲＡＭ）チップ技術とは異なり、磁気抵抗ＲＡＭ（ＭＲＡＭ）では、データは、電荷として記憶されず、代わりに記憶要素の磁気分極によって記憶される。記憶要素は、トンネリング層によって分離された２つの強磁性層から形成される。固定層またはピンド層と呼ばれる、２つの強磁性層のうちの１つは、特定の方向に固定された磁化を有する。フリー層と呼ばれる他方の強磁性磁気層は、フリー層の磁化が固定層の磁化と反平行である場合には「１」を表し、または、フリー層の磁化が固定層の磁化と平行である場合には「０」を表すように変化し得る、磁化方向を有する。固定層とトンネリング層とフリー層とを有する１つのそのようなデバイスは、磁気トンネル接合（ＭＴＪ）である。ＭＴＪの電気抵抗は、フリー層の磁化および固定層の磁化が、互いに平行であるか、または反平行であるかに依存する。ＭＲＡＭなどのメモリデバイスは、個別にアドレス可能なＭＴＪのアレイから構築される。

ＳＴＴ−ＭＲＡＭは、ＭＲＡＭの１タイプである。ＳＴＴ−ＭＲＡＭのフリー層の磁化は、ＭＴＪを通る電流によって切り替えられ得る。したがって、ＳＴＴ−ＭＲＡＭは、磁場を使用する従来のＭＲＡＭと差別化される。ＳＴＴ−ＭＲＡＭは、速度、電力、密度、およびコストに関して調整可能である。ＳＴＴ−ＭＲＡＭは、下位レベルキャッシュに利用されるメモリの代替として調整され得る。さらに、ＳＴＴ−ＭＲＡＭセルおよびマクロは、余分なプロセスステップおよびコストを負うことなくモノリシックダイ上に複数の構成で（たとえば、マルチティアで）作製され得る。したがって、各プロセッサコア用のマルチティア下位レベルキャッシュとしてＳＴＴ−ＭＲＡＭを利用することが望ましい場合がある。ＳＴＴ−ＭＲＡＭは、下位レベル（Ｌ３）キャッシュに限定されず、必要に応じて他のキャッシュ層（たとえば、Ｌ１またはＬ２）に利用され得ることに留意されたい。

マルチコアプロセッサでは、各プロセッサコアは、様々な負荷を処理することができ、したがって、各プロセッサコアは、様々なタイプのメモリを指定することができる。たとえば、一方のプロセッサコアは、高性能用に調整されたメモリを指定することができるが、第２のプロセッサコアは、低電力用に調整されたメモリを指定することができる。典型的なマルチコアプロセッサでは、下位レベルキャッシュは、同じ回路であり、コアごとに調整されない。本態様によれば、マルチティアＳＴＴ−ＭＲＡＭキャッシュは、調整されたマルチティアＳＴＴ−ＭＲＡＭキャッシュが各プロセッサコアの効率を改善し、それにより、改善されたチップレベル電力性能を提供することができるように、各プロセッサコアに関して調整（たとえば、カスタマイズ）され得る。いくつかの態様によれば、各マルチティアＳＴＴ−ＭＲＡＭは、少なくとも２つのプロセッサコアによって共有され得る。本開示では、プロセッサコアという用語は、時々、コアと呼ばれる場合がある。

図４は、本開示の一態様による、ＳＴＴ−ＭＲＡＭキャッシュを利用するマルチティアマルチコアプロセッサ４００を示す。図４に示すように、マルチコアプロセッサの各コア４０８〜４１２（コア１〜コアＸ）は、キャッシュ（Ｌ１〜Ｌ３）のティアに関連付けられる。Ｌ１キャッシュおよびＬ２キャッシュは、各コア専用であり得る。Ｘは、コアの数に等しく、各コアのキャッシュに利用され得るＳＴＴ−ＭＲＡＭタイプの数に等しいかまたはそれよりも多いことに留意されたい。さらに、ＹはＳＴＴ−ＭＲＡＭキャッシュタイプの数に等しく、ＹはＸに等しいかまたはそれよりも少ない。

図４に示すように、各下位レベルＳＴＴ−ＭＲＡＭキャッシュ４０２〜４０６は、特定の属性（タイプ１〜タイプＹ）に従って調整され得る。一態様によれば、タイプ１のＳＴＴ−ＭＲＡＭキャッシュ４０２は、高速アクセスのための属性の第１の組（たとえば、増加した性能）を用いて調整され得る。すなわち、タイプ１のＳＴＴ−ＭＲＡＭキャッシュ４０２は、短いレイテンシおよび高速のサイクル時間を含むように調整され得る。タイプ１のＳＴＴ−ＭＲＡＭキャッシュ４０２のサイズは、他のタイプのＳＴＴ−ＭＲＡＭキャッシュの典型的なセルサイズよりも大きくなるように（たとえば、２トランジスタ（Ｔ）／１ＭＴＪ）調整することもできる。いくつかの態様によれば、タイプ１のＳＴＴ−ＭＲＡＭキャッシュ４０２のＭＴＪのサイズは、他のタイプのＳＴＴ−ＭＲＡＭキャッシュのＭＴＪのサイズよりも小さい場合がある。ＭＴＪの縮小したサイズは、増加した電流密度のためにＳＴＴ−ＭＲＡＭキャッシュの速度を増加させ得る。

さらに、タイプＹのＳＴＴ−ＭＲＡＭキャッシュ４０４は、属性の第２の組を用いて調整され得る。この例では、タイプＹのＳＴＴ−ＭＲＡＭキャッシュ４０４は、高密度用に調整され得る。すなわち、タイプＹのＳＴＴ−ＭＲＡＭキャッシュ４０４は、他のタイプのＳＴＴ−ＭＲＡＭキャッシュの密度よりも大きい密度を有するように調整され得る。たとえば、タイプ１のＳＴＴ−ＭＲＡＭキャッシュ４０２は、８メガビット（Ｍｂ）の密度を有することができ、タイプＹのＳＴＴ−ＭＲＡＭキャッシュ４０４は、１６〜３２Ｍｂの密度を有することができる。タイプＹのＳＴＴ−ＭＲＡＭキャッシュ４０４の増加した密度は、キャッシュサイズを増加させ、それにより、キャッシュヒット率を増加させ、キャッシュミス率を減少させる。タイプＹのＳＴＴ−ＭＲＡＭキャッシュ４０４の密度を増加させるために、タイプＹのＳＴＴ−ＭＲＡＭキャッシュ４０４のセルサイズは、他のタイプのＳＴＴ−ＭＲＡＭのサイズよりも小さい場合がある。たとえば、タイプＹのＳＴＴ−ＭＲＡＭキャッシュ４０４のセルサイズは、１トランジスタ−１ＭＴＪ（１Ｔ−１Ｊ）であり得る。タイプＹのＳＴＴ−ＭＲＡＭキャッシュ４０４は、増加した密度を有するので、電源切断および瞬時オン用のプログラミングコード（たとえば、オペレーティングシステム（ＯＳ）の一部）などのデータを記憶することができる。

いくつかの態様によれば、属性は、すべてのまたは一部のＳＴＴ−ＭＲＡＭキャッシュタイプに関して同様であり得る。たとえば、タイプ２のＳＴＴ−ＭＲＡＭキャッシュ４０６は、タイプ１のＳＴＴ−ＭＲＡＭキャッシュ４０２またはタイプＹのＳＴＴ−ＭＲＡＭキャッシュ４０４と同じ属性を有し得る。あるいは、属性は、ＳＴＴ−ＭＲＡＭの各タイプで異なる可能性がある。たとえば、タイプ１のＳＴＴ−ＭＲＡＭキャッシュ４０２、タイプ２のＳＴＴ−ＭＲＡＭキャッシュ４０６、およびタイプＹのＳＴＴ−ＭＲＡＭキャッシュ４０４の属性の各々は、異なる場合がある。さらに、ＳＴＴ−ＭＲＡＭキャッシュのタイプの調整は、図４に関して説明される構成に限定されない。すなわち、ＳＴＴ−ＭＲＡＭは、たとえば、セキュリティ、性能、信頼性、データタイプ、電力、使用法、密度、および様々なメモリタイプに関連する他の構成などの、様々な構成に関して調整され得る。

図５は、本開示の別の態様による、ＳＴＴ−ＭＲＡＭキャッシュを利用するマルチティアマルチコアプロセッサ５００を示す。図５に示すように、マルチコアプロセッサの各コア５０６〜５１０（コア１〜コアＸ）は、高レベルキャッシュ（Ｌ１）および中間レベルキャッシュ（Ｌ２）に関連付けられ、さらに、下位レベルキャッシュ（Ｌ３）は、コア間で共有される。Ｘはコアの数に等しく、ＳＴＴ−ＭＲＡＭキャッシュは、Ｘが３以上の場合にコア間で共有され得ることに留意されたい。さらに、ＹはＳＴＴ−ＭＲＡＭキャッシュタイプの数に等しく、ＹはＸに等しいかまたはそれよりも少ない。

図５に示すように、各下位レベルＳＴＴ−ＭＲＡＭキャッシュは、特定の属性（タイプ１〜タイプＹ）に従って調整され得る。さらに、タイプ１のＳＴＴ−ＭＲＡＭキャッシュ５０２は、コア１ ５０６およびコア２ ５１０用の共有キャッシュである可能性があり、タイプＹのＳＴＴ−ＭＲＡＭキャッシュ５０４は、他のすべてのコア用の共有キャッシュである可能性がある。一態様によれば、タイプ１のＳＴＴ−ＭＲＡＭキャッシュ５０２は、属性の第１の組に従って調整され得、タイプＹのＳＴＴ−ＭＲＡＭキャッシュ５０４は、属性の第２の組に従って調整され得る。さらに、ＳＴＴ−ＭＲＡＭキャッシュの共有は、図５に示す態様に限定されず、ＳＴＴ−ＭＲＡＭキャッシュは、３つ以上のコアによって共有され得、一部のコアは、共有構成においてＳＴＴ−ＭＲＡＭキャッシュを共有しない場合がある。すなわち、ＳＴＴ−ＭＲＡＭキャッシュの一部のタイプは、１つのコアのみに関連付けられ得るが、ＳＴＴ−ＭＲＡＭキャッシュの他のタイプは、コアの間で共有され得る。

前に説明したように、ＳＴＴ−ＭＲＡＭのタイプは、特定の属性に従って調整され得る。属性には、レイテンシ、キャッシュヒット率／ミス率、エネルギー、エネルギー遅延積（たとえば、性能とエネルギー消費量との組合せ）、データ利用率（たとえば、デューティファクタ：読み、書き、または保持／記憶）、ならびにデータ信頼性およびデータセキュリティ（たとえば、強いデータ保持力および保護）が含まれ得る。前述の属性は、ＳＴＴ−ＭＲＡＭキャッシュのタイプを調整するように構成され得る様々な属性の例であり、本開示は、前述の属性に限定されず、他の属性に関して企図される。本開示では、属性はパラメータを含むことに留意されたい。

様々な属性は、各ＳＴＴ−ＭＲＡＭキャッシュを、性能（たとえば、レイテンシ、キャッシュヒット率／ミス率）、データタイプ使用法、信頼性、電力、および密度に関して調整することを可能にする。さらに、ＳＴＴ−ＭＲＡＭキャッシュは、同種下位レベルプロセス統合を利用し、下位レベルキャッシュの異なるティアが同時に作製されるので、余分なプロセスオーバーヘッドをもたらさない。すなわち、全体的なプロセスフローにわずかな変形形態のみを含んで、ＳＴＴ−ＭＲＡＭキャッシュの各タイプに、同じ作製プロセスが使用され得る。たとえば、様々に調整されたキャッシュを生成するために、同じプロセスフロー内で、様々なマスクレイアウトが使用され得る。

さらに、ＳＴＴ−ＭＲＡＭキャッシュの使用は、チップコストを減少させ得る。すなわち、ＳＴＴ−ＭＲＡＭキャッシュは、ＳＲＡＭキャッシュと比較して、より小さいスペースを使用し得る。たとえば、いくつかの態様によれば、ＳＴＴ−ＭＲＡＭキャッシュは、同じ密度のＳＲＡＭ下位レベルキャッシュと比較して約２〜３倍の面積を節約することができる。

図６は、ＳＴＴ−ＭＲＡＭキャッシュを関連付け調整するための方法６００のブロック図を示す。図６のブロック６０２に示すように、第１のＳＴＴ−ＭＲＡＭキャッシュは、第１のコアに関連付けられる。ブロック６０４に示すように、第１のＳＴＴ−ＭＲＡＭは、第１の属性に従って調整される。さらに、ブロック６０６に示すように、第２のＳＴＴ−ＭＲＡＭキャッシュは、第２のコアに関連付けられる。加えて、ブロック６０８に示すように、第２のＳＴＴ−ＭＲＡＭは、第２の属性に従って調整される。本方法は、ブロック６１０に示すように、少なくとも１つの他のコアを、第１のＳＴＴ−ＭＲＡＭキャッシュまたは第２のＳＴＴ−ＭＲＡＭキャッシュに関連付けるステップを含むこともできる。

図７は、有利なことに本開示の実施形態を使用できる例示的なワイヤレス通信システム７００を示す図である。例示のために、図７は、３つの遠隔ユニット７２０、７３０、および７５０、ならびに２つの基地局７４０を示す。ワイヤレス通信システムが、はるかに多い遠隔ユニットおよび基地局を有することができることが認識されよう。遠隔ユニット７２０、７３０、および７５０は、下位レベルＳＴＴ−ＭＲＡＭキャッシュを有するマルチコアプロセッサ７２５Ａ、７２５Ｂ、７２５Ｃを含む。図７は、基地局７４０から遠隔ユニット７２０、７３０、および７５０への順方向リンク信号７７０、ならびに、遠隔ユニット７２０、７３０、および７５０から基地局７４０への逆方向リンク信号７１０を示す。

図７では、遠隔ユニット７２０は携帯電話として示され、遠隔ユニット７３０はポータブルコンピュータとして示され、遠隔ユニット７５０はワイヤレスローカルループシステム内の固定ロケーション遠隔ユニットとして示されている。たとえば、遠隔ユニットは、セルフォン、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、携帯情報端末などのポータブルデータユニット、またはメータ読取り機器などの固定位置データユニットであり得る。図７は、本開示の教示による下位レベルＳＴＴ−ＭＲＡＭキャッシュを有するマルチコアプロセッサ７２５Ａ、７２５Ｂ、７２５Ｃを使用し得る遠隔ユニットを示すが、本開示は、これらの例示的な示されたユニットに限定されない。たとえば、本開示の態様による下位レベルＳＴＴ−ＭＲＡＭキャッシュを有するマルチコアプロセッサは、任意のデバイスにおいて適切に使用され得る。

図８は、上記で開示した下位レベルＳＴＴ−ＭＲＡＭキャッシュを有するマルチコアプロセッサなどの、半導体コンポーネントの回路設計、レイアウト設計、および論理設計に使用される、設計用ワークステーションを示すブロック図である。設計用ワークステーション８００は、オペレーティングシステムソフトウェア、支援ファイル、および、ＣａｄｅｎｃｅまたはＯｒＣＡＤなどの設計用ソフトウェアを含むハードディスク８０１を含む。設計用ワークステーション８００は、回路８１０、または下位レベルＳＴＴ−ＭＲＡＭキャッシュを有するマルチコアプロセッサなどの半導体コンポーネント８１２の設計を容易にするために、ディスプレイ８０２も含む。記憶媒体８０４は、回路設計８１０または半導体コンポーネント８１２を有形に記憶するために提供される。回路設計８１０または半導体コンポーネント８１２は、ＧＤＳＩＩまたはＧＥＲＢＥＲなどのファイルフォーマットで記憶媒体８０４に記憶され得る。記憶媒体８０４は、ＣＤ−ＲＯＭ、ＤＶＤ、ハードディスク、フラッシュメモリ、または他の適切なデバイスであり得る。さらに、設計用ワークステーション８００は、記憶媒体８０４からの入力を受け入れるか、または記憶媒体８０４に出力を書き込むための駆動装置８０３を含む。

記憶媒体８０４に記録されるデータは、論理回路構成、フォトリソグラフィマスク用のパターンデータ、または電子ビームリソグラフィなどの連続書込みツール用のマスクパターンデータを指定し得る。データは、論理シミュレーションに関連するタイミング図またはネット回路などの論理検証データをさらに含み得る。記憶媒体８０４にデータを提供すると、半導体ウェハを設計するためのプロセス数を減少させることによって、回路設計８１０または半導体コンポーネント８１２の設計が容易になる。

一構成では、メモリ装置は、マルチコアプロセッサの第１のコアに関連付けられ第１の属性に従って調整された、第１の記憶手段を含む。メモリ装置は、マルチコアプロセッサの第２のコアに関連付けられ第２の属性に従って調整された、第２の記憶手段も含む。これらの記憶手段は、識別手段によって列挙された機能を実行するように構成された、下位レベルＳＴＴ−ＭＲＡＭキャッシュ４０２〜４０６ ５０２〜５０４、レベル２（Ｌ２）キャッシュおよび／または他のメモリタイプであり得る。

特定の回路について記載してきたが、当業者には、開示する実施形態を実践するために開示された回路のすべてが必要とされるわけではないことが諒解されよう。さらに、本開示に対する注目を維持するために、いくつかのよく知られた回路については説明していない。

本明細書で説明する方法は、用途に応じて様々な手段によって実装され得る。たとえば、これらの方法は、ハードウェア、ファームウェア、ソフトウェア、またはそれらの任意の組合せで実装され得る。ハードウェア実装形態の場合、各処理ユニットは、本明細書で説明する機能を実行するように設計された、１つまたは複数の特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）、デジタル信号処理デバイス（ＤＳＰＤ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、電子デバイス、他の電子ユニット、あるいはそれらの組合せ内で実装され得る。

ファームウェアおよび／またはソフトウェアの実装形態の場合、これらの方法は、本明細書に記載された機能を実行するモジュール（たとえば、プロシージャ、関数など）で実装され得る。命令を有形に具現化する任意の機械可読媒体またはコンピュータ可読媒体は、本明細書で説明した方法を実装する際に使用され得る。たとえば、ソフトウェアコードは、メモリに記憶され、プロセッサによって実行され得る。実行中のソフトウェアコードは、プロセッサによって実行される場合、本明細書で提示された異なる態様の教示における様々な方法および機能を実装する動作環境をもたらす。メモリは、プロセッサの内部またはプロセッサの外部に実装され得る。本明細書で使用する「メモリ」という用語は、長期メモリ、短期メモリ、揮発性メモリ、不揮発性メモリ、または他のメモリのうちのいずれかのタイプを指し、メモリのいかなる特定のタイプもしくはメモリの数、またはメモリが記憶される媒体のタイプにも限定されない。

本明細書で説明された方法および機能を定義しているソフトウェアコードを記憶する機械可読媒体またはコンピュータ可読媒体は、物理的なコンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭもしくは他の光ディスクストレージ、磁気ディスクストレージデバイスもしくは他の磁気ストレージデバイス、または命令もしくはデータ構造の形態の所望のプログラムコードを記憶するために使用され、コンピュータによってアクセスされ得る任意の他の媒体を含むことができる。本明細書で用いられる場合、ディスク（ｄｉｓｋ）および／またはディスク（ｄｉｓｃ）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、およびブルーレイディスクを含み、このうち、ディスク（ｄｉｓｋ）は、通常、データを磁気的に再生するが、ディスク（ｄｉｓｃ）は、レーザーを用いてデータを光学的に再生する。上記の組合せも、コンピュータ可読媒体の範囲内に含まれるべきである。

コンピュータ可読媒体に記憶するのに加えて、命令および／またはデータは、通信装置に含まれる伝送媒体上の信号として提供され得る。たとえば、通信装置は、命令およびデータを示す信号を有するトランシーバを含み得る。命令およびデータは、１つまたは複数のプロセッサに特許請求の範囲で概説される機能を実装させるように構成される。

本教示およびそれらの利点を詳細に説明してきたが、様々な変形、代用、および変更が、添付の特許請求の範囲によって定義された本教示の技術から逸脱することなく本明細書においてなされ得ることを理解されたい。さらに、本出願の範囲は、本明細書で説明したプロセス、機械、製造、物質組成、手段、方法、およびステップの特定の態様に限定されることを意図していない。当業者が本開示から容易に諒解するように、本明細書で説明した対応する態様と実質的に同じ機能を実行するか、または実質的に同じ結果を達成する、現在存在するまたは後で開発されることになる、プロセス、機械、製造、物質の組成、手段、方法、またはステップは、本教示に従って利用され得る。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、物質の組成、手段、方法、またはステップをそれらの範囲内に含むものとする。

１００ レベル間ハイブリッドキャッシュ
１０２ キャッシュ層、コア
１０４ キャッシュ層、Ｌ２キャッシュ
１０６ キャッシュ層、Ｌ３キャッシュ
２００ レベル内ハイブリッドキャッシュ
２０２ キャッシュ層、コア
２０４ キャッシュ層、第１のＬ２キャッシュ
２０６ キャッシュ層、第２のＬ２キャッシュ
３００ ３Ｄハイブリッドキャッシュ
３０２ コア
３０４ 第１のＬ２キャッシュ
３０６ 第２のＬ２キャッシュ
３０８ Ｌ３キャッシュ
４００ マルチティアマルチコアプロセッサ
４０２ Ｌ３タイプ１
４０４ Ｌ３タイプＹ
４０６ Ｌ３タイプ２
４０８ コア１
４１０ コア２
４１２ コアＸ
５００ マルチティアマルチコアプロセッサ
５０２ Ｌ３タイプ１
５０４ Ｌ３タイプＹ
５０６ コア１
５０８ コア２
５１０ コアＸ
７００ ワイヤレス通信システム
７１０ 順方向リンク信号
７２０ 遠隔ユニット
７２５Ａ 下位レベルＳＴＴ−ＭＲＡＭキャッシュを有するマルチコアプロセッサ
７２５Ｂ 下位レベルＳＴＴ−ＭＲＡＭキャッシュを有するマルチコアプロセッサ
７２５Ｃ 下位レベルＳＴＴ−ＭＲＡＭキャッシュを有するマルチコアプロセッサ
７３０ 遠隔ユニット
７４０ 基地局
７５０ 遠隔ユニット
７７０ 逆方向リンク信号
８００ 設計用ワークステーション
８０１ ハードディスク
８０２ ディスプレイ
８０３ 駆動装置
８０４ 記憶媒体
８１０ 回路
８１２ 半導体コンポーネント

Claims (12)

1. マルチコアプロセッサの第１のコアに関連付けられ第１の属性に従って調整された、第１のスピン注入磁化反転磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）キャッシュであって、前記第１のコアの他のキャッシュ層に対する第１の下位レベルキャッシュである、第１のＳＴＴ−ＭＲＡＭキャッシュと、
   マルチコアプロセッサの第２のコアに関連付けられ第２の属性に従って調整された、第２のＳＴＴ−ＭＲＡＭキャッシュであって、前記第２のコアの他のキャッシュ層に対する第２の下位レベルキャッシュであり、前記第１の属性は前記第２の属性と異なる、第２のＳＴＴ−ＭＲＡＭキャッシュと
   を含み、
   少なくとも１つの他のコアは、前記第１のＳＴＴ−ＭＲＡＭキャッシュまたは前記第２のＳＴＴ−ＭＲＡＭキャッシュに関連付けられ、
   前記第１のＳＴＴ−ＭＲＡＭキャッシュが、第１のサイズを有する第１のタイプの磁気トンネル接合（ＭＴＪ）を含み、且つ、前記第２のＳＴＴ−ＭＲＡＭキャッシュが、前記第１のタイプのＭＴＪよりも大きい第２のサイズを有する第２のタイプのＭＴＪを含む、マルチコアプロセッサ。
2. 第３のＳＴＴ−ＭＲＡＭキャッシュおよび第４のＳＴＴ−ＭＲＡＭキャッシュを中間レベルキャッシュとしてさらに含む、請求項１に記載のマルチコアプロセッサ。
3. 前記第１のＳＴＴ−ＭＲＡＭキャッシュおよび前記第２のＳＴＴ−ＭＲＡＭキャッシュは各コアに埋め込まれているか、または各コアとモノリシックに統合されている、請求項１に記載のマルチコアプロセッサ。
4. 前記第１の属性および第２の属性は、少なくとも、レイテンシ、エネルギー、エネルギー遅延積、セキュリティ、電力、密度および／またはデータ信頼性を含む、請求項１に記載のマルチコアプロセッサ。
5. 各コアは、ＳＴＴ−ＭＲＡＭキャッシュの１つのタイプに関連付けられる、請求項１に記載のマルチコアプロセッサ。
6. 前記マルチコアプロセッサの第３のコアに関連付けられ第３の属性に従って調整された、第３のＳＴＴ−ＭＲＡＭキャッシュをさらに含む、請求項１に記載のマルチコアプロセッサ。
7. 前記第１のＳＴＴ−ＭＲＡＭキャッシュおよび前記第２のＳＴＴ−ＭＲＡＭキャッシュは、同種下位レベル統合プロセスを利用して作製される、請求項１に記載のマルチコアプロセッサ。
8. 携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、ポータブルデータユニット、および／または固定位置データユニットに統合される、請求項１に記載のマルチコアプロセッサ。
9. マルチコアプロセッサ内のキャッシュを関連付けるための方法であって、
   第１のスピン注入磁化反転磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）キャッシュを、前記マルチコアプロセッサの第１のコアに関連付け、第１の属性に従って調整するステップであって、前記第１のＳＴＴ−ＭＲＡＭキャッシュは、前記第１のコアの他のキャッシュ層に対する第１の下位レベルキャッシュである、ステップと、
   第２のＳＴＴ−ＭＲＡＭキャッシュを、前記マルチコアプロセッサの第２のコアに関連付け、第２の属性に従って調整するステップであって、前記第２のＳＴＴ−ＭＲＡＭキャッシュは、前記第２のコアの他のキャッシュ層に対する第２の下位レベルキャッシュであり、前記第１の属性は前記第２の属性と異なる、ステップと、
   少なくとも１つの他のコアを、前記第１のＳＴＴ−ＭＲＡＭキャッシュまたは前記第２のＳＴＴ−ＭＲＡＭキャッシュに関連付けるステップと、
   を含み、
   前記第１のＳＴＴ−ＭＲＡＭキャッシュが、第１のサイズを有する第１のタイプの磁気トンネル接合（ＭＴＪ）を含み、且つ、前記第２のＳＴＴ−ＭＲＡＭキャッシュが、前記第１のタイプのＭＴＪよりも大きい第２のサイズを有する第２のタイプのＭＴＪを含む、方法。
10. 前記関連付けるステップは、前記第１のＳＴＴ−ＭＲＡＭキャッシュおよび前記第２のＳＴＴ−ＭＲＡＭキャッシュを各コアに埋め込むか、または各コアとモノリシックに統合するステップを含む、請求項９に記載の方法。
11. 前記マルチコアプロセッサを、携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、ポータブルデータユニット、および／または固定位置データユニットに統合するステップをさらに含む、請求項９に記載の方法。
12. 前記第１の属性および第２の属性は、少なくとも、レイテンシ、エネルギー、エネルギー遅延積、セキュリティ、電力、密度および／またはデータ信頼性を含む、請求項９に記載の方法。

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