JP6181074B2 - ステートマシンにおける検出方法とシステム - Google Patents
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Description
Claims (11)
- 複数の第一メモリセルを備える第一データ分析素子であって、前記第一データ分析素子がデータストリームの少なくとも一部分を分析した第一分析結果を出力するように構成された第一データ分析素子と、
第一入力として前記第一分析結果を受信するように構成された第一ANDゲートと、前記第一ANDゲートの第二入力と結合する出力を備える第一Dフリップフロップと、を備える第一検出セルと、
複数の第二メモリセルを備える第二データ分析素子であって、前記第二データ分析素子が前記データストリームの少なくとも一部分を分析した第二分析結果を出力するように構成された第二データ分析素子と、
第一入力として前記第二分析結果を受信するように構成された第二ANDゲートと、前記第二ANDゲートの第二入力と結合する出力を備える第二Dフリップフロップと、を備える第二検出セルと、
前記第一ANDゲート及び前記第二ANDゲートからの出力をそれぞれ第1入力及び第2入力として受けるORゲートと、
前記第一ANDゲート、前記第二ANDゲート及び前記ORゲートからの出力のうち、いずれか一つを出力するマルチプレクサと、
を備えることを特徴とするデバイス。 - 前記第一Dフリップフロップは、第一イネーブル信号を受信するように構成されたデータ入力を備え、
前記第二Dフリップフロップは、第二イネーブル信号を受信するように構成されたデータ入力を備えることを特徴とする、請求項1に記載のデバイス。 - 前記第一Dフリップフロップ及び前記第二Dフリップフロップはクロック信号に応じて前記第一イネーブル信号及び前記第二イネーブル信号をそれぞれの前記出力から出力する請求項2に記載のデバイス。
- 複数のプログラマブル素子と、
前記複数のプログラマブル素子に対して共通に設けられるイントラブロックスイッチング素子と、を備え、前記複数のプログラマブル素子は、各々が、
複数の第一メモリセルを備える第一データ分析素子であって、前記第一データ分析素子がデータストリームの少なくとも一部分を分析した第一分析結果を出力するように構成された第一データ分析素子と、
第一Dフリップフロップと、前記第一Dフリップフロップの出力及び前記第一データ分析素子の出力を受ける第一ANDゲートを備える第一検出セルと、
複数の第二メモリセルを備える第二データ分析素子であって、前記第二データ分析素子が前記データストリームの少なくとも一部分を分析した第二分析結果を出力するように構成された第二データ分析素子と、
第二Dフリップフロップと、前記第二Dフリップフロップの出力及び前記第二データ分析素子の出力を受ける第二ANDゲートを備える第二検出セルと、
前記第一ANDゲートの出力及び前記第二ANDゲートの出力を受けるORゲートと、
前記第一ANDゲートの出力、前記第二ANDゲートの出力及び前記ORゲートの出力のうち、いずれか一つを出力するマルチプレクサと、
を含むデバイス。 - 前記第一Dフリップフロップは、第一イネーブル信号を受信するように構成されたデータ入力を備え、
前記第二Dフリップフロップは、第二イネーブル信号を受信するように構成されたデータ入力を備えることを特徴とする、請求項4に記載のデバイス。 - 前記第一Dフリップフロップ及び前記第二Dフリップフロップはクロック信号に応じて前記第一イネーブル信号及び前記第二イネーブル信号をそれぞれの前記出力から出力する請求項5に記載のデバイス。
- 前記複数のプログラマブル素子において受信される前記第一イネーブル信号及び前記第二イネーブル信号を共通の信号として前記イントラブロックスイッチング素子から伝送する第一相互接続導体と、
前記複数のプログラマブル素子において受信される前記第一イネーブル信号のみを前記イントラブロックスイッチング素子から伝送する第二相互接続導体と、
前記複数のプログラマブル素子において受信される前記第二イネーブル信号のみを前記イントラブロックスイッチング素子から伝送する第三相互接続導体と、
を更に備える請求項5または6に記載のデバイス。 - 入力ブロックと、
出力ブロックと、
複数のブロックと、
前記入力ブロック、前記出力ブロック及び複数のブロック間にそれぞれ設けられ、前記入力ブロック、前記出力ブロック及び前記複数のブロック相互間の信号の送受信を制御する複数のインターブロックスイッチング素子と、を備え、前記複数のブロックは各々が、
複数のプログラマブル素子と、
前記複数のプログラマブル素子に対して共通に設けられ、前記複数のインターブロックスイッチング素子のうち少なくとも一つの対応するインターブロックスイッチング素子と信号の送受信を行うイントラブロックスイッチング素子と、を備え、前記複数のプログラマブル素子は各々が、
複数の第一メモリセルを備える第一データ分析素子であって、前記第一データ分析素子がデータストリームの少なくとも一部分を分析した第一分析結果を出力するように構成された第一データ分析素子と、
第一Dフリップフロップと、前記第一Dフリップフロップの出力及び前記第一データ分析素子の出力を受ける第一ANDゲートを備える第一検出セルと、
複数の第二メモリセルを備える第二データ分析素子であって、前記第二データ分析素子が前記データストリームの少なくとも一部分を分析した第二分析結果を出力するように構成された第二データ分析素子と、
第二Dフリップフロップと、前記第二Dフリップフロップの出力及び前記第二データ分析素子の出力を受ける第二ANDゲートを備える第二検出セルと、
前記第一ANDゲートの出力及び前記第二ANDゲートの出力を受けるORゲートと、
前記第一ANDゲートの出力、前記第二ANDゲートの出力及び前記ORゲートの出力のうち、いずれか一つを出力するマルチプレクサと、
を含むデバイス。 - 前記第一Dフリップフロップは、第一イネーブル信号を受信するように構成されたデータ入力を備え、
前記第二Dフリップフロップは、第二イネーブル信号を受信するように構成されたデータ入力を備えることを特徴とする、請求項8に記載のデバイス。 - 前記第一Dフリップフロップ及び前記第二Dフリップフロップはクロック信号に応じて前記第一イネーブル信号及び前記第二イネーブル信号をそれぞれの前記出力から出力する請求項9に記載のデバイス。
- 前記複数のプログラマブル素子において受信される前記第一イネーブル信号及び前記第二イネーブル信号を共通の信号として前記イントラブロックスイッチング素子から伝送する第一相互接続導体と、
前記複数のプログラマブル素子において受信される前記第一イネーブル信号のみを前記イントラブロックスイッチング素子から伝送する第二相互接続導体と、
前記複数のプログラマブル素子において受信される前記第二イネーブル信号のみを前記イントラブロックスイッチング素子から伝送する第三相互接続導体と、
を更に備える請求項9または10に記載のデバイス。
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