JP6165076B2 - Application specific integrated circuits - Google Patents

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Description

本発明は、特定用途向け集積回路に関するものである。   The present invention relates to an application specific integrated circuit.

信号処理などで高機能や高速度が要求される場合、特定用途に特化して設計された特定用途向け集積回路（ＡＳＩＣ：Application Specific Integrated Circuit、以下、ＡＳＩＣともいう）で処理回路が設計されることが多い。   When high functions and high speeds are required for signal processing or the like, a processing circuit is designed by an application specific integrated circuit (ASIC: ASIC) designed specifically for a specific application. There are many cases.

例えば特許文献１に記載されているようなリコンフィギャラブルなシステムを導入することで、電子機器の設計段階での仕様変更などに対応して処理回路を変更することも可能であるが、動作速度の面でＡＳＩＣのほうが好ましい。   For example, by introducing a reconfigurable system as described in Patent Document 1, it is possible to change the processing circuit in response to a specification change at the design stage of the electronic device. In view of the above, ASIC is preferable.

特開２０１１−９０６７１号公報JP 2011-90671 A

通常、ＡＳＩＣの設計には数年かかるため、電子機器の設計段階での仕様変更などによって、ＡＳＩＣの外部環境（周辺回路など）が変更され、ＡＳＩＣの設計当初に想定していた外部環境とは異なる外部環境でＡＳＩＣを動作させることがある。   Since ASIC design usually takes several years, the external environment (peripheral circuits, etc.) of the ASIC has been changed due to changes in specifications at the design stage of electronic devices. What is the external environment that was assumed at the beginning of ASIC design? The ASIC may operate in a different external environment.

上述のように設計時からの外部環境の変化などに起因してＡＳＩＣの特定部位で不具合が発生しやすくなってしまうことがある。   As described above, a problem may easily occur in a specific part of the ASIC due to a change in the external environment from the time of design.

本発明は、上記の問題に鑑みてなされたものであり、不具合が発生しても動作を継続することが可能な特定用途向け集積回路を得ることを目的とする。   The present invention has been made in view of the above problems, and an object of the present invention is to obtain an application specific integrated circuit capable of continuing operation even if a malfunction occurs.

本発明に係る特定用途向け集積回路は、入力信号に対して所定の処理を行い、前記処理の結果を出力信号として出力する処理回路と、複数の監視部位のレベルが異常であるか否かを示す複数の検出信号をそれぞれ出力する複数の異常検出部と、前記複数の異常検出部から出力される前記複数の検出信号に対して論理演算を行い、前記論理演算の結果を、前記処理回路の前記出力信号を遮断するか否かを示す制御信号として出力する遮断判定部と、前記遮断判定部により出力される前記制御信号に基づいて、前記処理回路の前記出力信号を遮断する遮断手段とを備える。前記監視部位のレベルは、正常時には固定的にハイレベルまたはローレベルであり、異常時には変動する。そして、前記異常検出部は、（ａ）カスケード接続された複数の遅延部を有し、（ｂ）前記複数の遅延部の初段に前記監視部位のレベルを入力され、（ｃ）正常時には固定的にハイレベルとなる前記監視部位のレベルが入力される場合には前記複数の遅延部のそれぞれの出力信号の論理積を前記検出信号として出力し、正常時には固定的にローレベルとなる前記監視部位のレベルが入力される場合には前記複数の遅延部のそれぞれの出力信号の論理和を前記検出信号として出力する。さらに、前記複数の異常検出部において、正常時には固定的にハイレベルとなる前記監視部位のレベルが入力される第１異常検出回路と、正常時には固定的にローレベルとなる前記監視部位のレベルが入力される第２異常検出回路とが混在する場合、前記遮断判定部は、前記論理演算として、前記第１異常検出回路および前記第２異常検出回路のうちの一方の検出信号のレベルを反転させた後、前記複数の検出信号の論理和または前記複数の検出信号の論理積を行う。

An application specific integrated circuit according to the present invention performs a predetermined process on an input signal and outputs a result of the process as an output signal, and whether or not the levels of a plurality of monitoring parts are abnormal. A plurality of abnormality detection units that output a plurality of detection signals respectively, and a logical operation is performed on the plurality of detection signals output from the plurality of abnormality detection units, and a result of the logical operation is obtained from the processing circuit. An interruption determination unit that outputs a control signal indicating whether or not to interrupt the output signal; and an interruption unit that interrupts the output signal of the processing circuit based on the control signal output by the interruption determination unit. Prepare. The level of the monitoring site is fixedly at a high level or a low level when normal, and fluctuates when abnormal. The abnormality detection unit includes (a) a plurality of cascade-connected delay units, (b) the level of the monitoring part is input to the first stage of the plurality of delay units, and (c) is fixed when normal. When the level of the monitoring part that is at a high level is input, the logical product of the output signals of the plurality of delay units is output as the detection signal, and the monitoring part that is fixedly at a low level during normal operation Is input, the logical sum of the output signals of the plurality of delay units is output as the detection signal. Further, in the plurality of abnormality detection units, a first abnormality detection circuit to which a level of the monitoring part that is fixedly at a high level when normal is input, and a level of the monitoring part that is fixed to a low level when normal are provided. When the input second abnormality detection circuit coexists, the shutoff determination unit inverts the level of the detection signal of one of the first abnormality detection circuit and the second abnormality detection circuit as the logical operation. Thereafter, a logical sum of the plurality of detection signals or a logical product of the plurality of detection signals is performed.

本発明によれば、不具合が発生しても動作を継続することが可能な特定用途向け集積回路を得ることができる。   According to the present invention, it is possible to obtain an application specific integrated circuit capable of continuing operation even if a problem occurs.

図１は、本発明の実施の形態１に係る特定用途向け集積回路（ＡＳＩＣ）の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of an application specific integrated circuit (ASIC) according to Embodiment 1 of the present invention. 図２は、監視部位のレベルが正常時に固定的にハイレベルである場合の、図１における異常検出回路１１の一例を示す回路図である。FIG. 2 is a circuit diagram illustrating an example of the abnormality detection circuit 11 in FIG. 1 when the level of the monitored region is fixedly high when normal. 図３は、監視部位のレベルが正常時に固定的にローレベルである場合の、図１における異常検出回路１１の一例を示す回路図である。FIG. 3 is a circuit diagram showing an example of the abnormality detection circuit 11 in FIG. 1 when the level of the monitored region is fixedly at a low level when normal. 図４は、本発明の実施の形態２に係る特定用途向け集積回路（ＡＳＩＣ）の構成を示すブロック図である。FIG. 4 is a block diagram showing a configuration of an application specific integrated circuit (ASIC) according to Embodiment 2 of the present invention. 図５は、本発明の実施の形態３に係る特定用途向け集積回路（ＡＳＩＣ）の構成を示すブロック図である。FIG. 5 is a block diagram showing a configuration of an application specific integrated circuit (ASIC) according to the third embodiment of the present invention.

以下、図に基づいて本発明の実施の形態を説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

実施の形態１． Embodiment 1 FIG.

図１は、本発明の実施の形態１に係る特定用途向け集積回路（ＡＳＩＣ）の構成を示すブロック図である。   FIG. 1 is a block diagram showing a configuration of an application specific integrated circuit (ASIC) according to Embodiment 1 of the present invention.

図１に示すＡＳＩＣは、処理回路１、代替回路２、デマルチプレクサー３、マルチプレクサー４、複数の異常検出回路１１、および判定回路１２を備える。   The ASIC shown in FIG. 1 includes a processing circuit 1, an alternative circuit 2, a demultiplexer 3, a multiplexer 4, a plurality of abnormality detection circuits 11, and a determination circuit 12.

処理回路１は、入力信号に対して所定の処理を行い、その処理の結果を出力信号として出力する。   The processing circuit 1 performs predetermined processing on the input signal and outputs the result of the processing as an output signal.

代替回路２は、処理回路１に対する代替回路である。   The alternative circuit 2 is an alternative circuit for the processing circuit 1.

処理回路１は、例えば、実施の形態１に係るＡＳＩＣ内の一連の複数の処理回路のうちの１つである。そのため、異常状態が検出された場合、その一連の複数の処理回路から処理回路１が切り離されて、ＡＳＩＣの動作は残りの処理回路および代替回路２で継続する。   The processing circuit 1 is, for example, one of a series of processing circuits in the ASIC according to the first embodiment. Therefore, when an abnormal state is detected, the processing circuit 1 is disconnected from the series of processing circuits, and the ASIC operation is continued in the remaining processing circuits and the alternative circuit 2.

デマルチプレクサー３は、判定回路１２により出力される制御信号に基づいて、処理回路１への入力信号の入力先を代替回路２へ切り換える。マルチプレクサー４は、判定回路１２により出力される制御信号に基づいて、処理回路１の出力信号の代わりに代替回路２の出力信号を選択し出力する。   The demultiplexer 3 switches the input destination of the input signal to the processing circuit 1 to the alternative circuit 2 based on the control signal output from the determination circuit 12. The multiplexer 4 selects and outputs the output signal of the alternative circuit 2 instead of the output signal of the processing circuit 1 based on the control signal output from the determination circuit 12.

実施の形態１では、デマルチプレクサー３およびマルチプレクサー４によって、判定回路１２により出力される制御信号に基づいて、処理回路１の出力信号を遮断する遮断手段が構成されている。   In the first embodiment, the demultiplexer 3 and the multiplexer 4 constitute blocking means for blocking the output signal of the processing circuit 1 based on the control signal output from the determination circuit 12.

複数の異常検出回路１１は、複数の監視部位のレベルが異常であるか否かを示す複数の検出信号をそれぞれ出力する。   The plurality of abnormality detection circuits 11 each output a plurality of detection signals indicating whether or not the levels of the plurality of monitoring parts are abnormal.

各監視部位のレベルは、正常時には固定的にハイレベルまたはローレベルであり、異常時には、監視部位がハイインピーダンス状態となり変動する。   The level of each monitoring part is fixedly at a high level or a low level when normal, and fluctuates because the monitoring part is in a high impedance state when abnormal.

つまり、正常時には固定的にハイレベルまたはローレベルであり、異常時にはハイインピーダンス状態となる部位が、実施の形態１に係るＡＳＩＣ内の監視部位として選択される。   That is, a portion that is fixedly at a high level or a low level when normal and that is in a high impedance state when abnormal is selected as a monitoring portion in the ASIC according to the first embodiment.

図２は、監視部位のレベルが正常時に固定的にハイレベルである場合の、図１における異常検出回路１１の一例を示す回路図である。図３は、監視部位のレベルが正常時に固定的にローレベルである場合の、図１における異常検出回路１１の一例を示す回路図である。   FIG. 2 is a circuit diagram illustrating an example of the abnormality detection circuit 11 in FIG. 1 when the level of the monitored region is fixedly high when normal. FIG. 3 is a circuit diagram showing an example of the abnormality detection circuit 11 in FIG. 1 when the level of the monitored region is fixedly at a low level when normal.

図２および図３に示すように、異常検出回路１１は、（ａ）カスケード接続された複数の遅延回路２１，３１を有し、（ｂ）複数の遅延回路２１，３１の初段に監視部位のレベルを入力され、（ｃ）正常時には固定的にハイレベルとなる監視部位のレベルが入力される場合には複数の遅延回路２１のそれぞれの出力信号の論理積をＡＮＤ回路２２で演算して検出信号として出力し、正常時には固定的にローレベルとなる監視部位のレベルが入力される場合には複数の遅延回路３１のそれぞれの出力信号の論理和をＯＲ回路３２で演算して検出信号として出力する。   As shown in FIGS. 2 and 3, the abnormality detection circuit 11 includes (a) a plurality of delay circuits 21 and 31 connected in cascade, and (b) a monitoring portion at the first stage of the plurality of delay circuits 21 and 31. When a level is input and (c) the level of a monitoring part that is fixedly high when normal is input, the logical product of the output signals of the plurality of delay circuits 21 is calculated by the AND circuit 22 and detected. Output as a signal, and when the level of a monitoring part that is fixedly at a low level in normal operation is input, the OR of the output signals of the plurality of delay circuits 31 is calculated by the OR circuit 32 and output as a detection signal To do.

なお、１つの遅延回路２１，３１は、所定期間（ここでは１クロック）だけ入力された信号のレベルを保持する。遅延回路２１，３１としては、例えばフリップフロップが使用される。また、図２および図３に示す異常検出回路１１では、遅延回路２１，３１の段数が３であるが、２段でも４段以上でもよい。   One delay circuit 21, 31 holds the level of the input signal for a predetermined period (here, one clock). For example, flip-flops are used as the delay circuits 21 and 31. In the abnormality detection circuit 11 shown in FIGS. 2 and 3, the number of stages of the delay circuits 21 and 31 is 3, but it may be 2 or 4 or more.

異常検出回路１１は、正常時には固定的にハイレベルとなる監視部位のレベルが入力される場合には、マルチプレクサー２３で、電源オン時の所定期間においてはハイレベル（固定値、例えば電源電位）を選択し、その所定期間終了後においてはＡＮＤ回路２２の出力信号を選択することで、電源オン時の所定期間において検出信号をハイレベルに固定する。   The abnormality detection circuit 11 receives a high level (fixed value, for example, a power supply potential) for a predetermined period when the power is turned on by the multiplexer 23 when a level of a monitoring part that is fixedly at a high level is input in a normal state. After the predetermined period ends, the output signal of the AND circuit 22 is selected to fix the detection signal at a high level during the predetermined period when the power is turned on.

また、異常検出回路１１は、正常時には固定的にローレベルとなる監視部位のレベルが入力される場合には、マルチプレクサー３３で、電源オン時の所定期間においてはローレベル（固定値、例えば接地電位）を選択し、その所定期間終了後においてはＯＲ回路３２の出力信号を選択することで、電源オン時の所定期間において検出信号をローレベルに固定する。   Further, the abnormality detection circuit 11 receives a low level (fixed value, for example, grounding) for a predetermined period when the power is turned on by the multiplexer 33 when a monitoring part level that is fixedly at a low level in normal operation is input. After the predetermined period, the output signal of the OR circuit 32 is selected to fix the detection signal at a low level during the predetermined period when the power is turned on.

判定回路１２は、複数の異常検出回路１１から出力される複数の検出信号に対して論理演算を行い、その論理演算の結果を、処理回路１の出力信号を遮断するか否かを示す制御信号として出力する。この論理演算は、複数の検出信号の論理和、複数の検出信号の論理積などとされる。   The determination circuit 12 performs a logical operation on a plurality of detection signals output from the plurality of abnormality detection circuits 11, and a control signal indicating whether or not the output signal of the processing circuit 1 is cut off based on the result of the logical operation. Output as. This logical operation is a logical sum of a plurality of detection signals, a logical product of a plurality of detection signals, or the like.

なお、この論理演算は、処理回路１から代替回路２への切り換えのための、複数の検出信号に対する条件に基づいて決定される。   This logical operation is determined based on conditions for a plurality of detection signals for switching from the processing circuit 1 to the alternative circuit 2.

また、正常時には固定的にハイレベルとなる監視部位のレベルが入力される異常検出回路１１と、正常時には固定的にローレベルとなる監視部位のレベルが入力される異常検出回路１１とが混在する場合、それらの一方の検出信号のレベルを反転させた後、複数の検出信号の論理和、複数の検出信号の論理積などの論理演算を行うようにしてもよい。   Also, an abnormality detection circuit 11 to which a level of a monitoring part that is fixedly at a high level is input in a normal state and an abnormality detection circuit 11 to which a level of a monitoring part that is fixed to a low level in a normal state are input. In this case, after inverting the level of one of the detection signals, a logical operation such as a logical sum of a plurality of detection signals or a logical product of the plurality of detection signals may be performed.

次に、実施の形態１に係るＡＳＩＣの動作について説明する。   Next, the operation of the ASIC according to the first embodiment will be described.

実施の形態１に係るＡＳＩＣでは、複数の異常検出回路１１が、複数の監視部位のレベルを監視している。   In the ASIC according to the first embodiment, the plurality of abnormality detection circuits 11 monitor the levels of the plurality of monitoring parts.

各異常検出回路１１は、監視部位レベルが変動した場合、遅延回路２１，３１の段数に応じた期間、変動後のレベルをホールドして検出信号として出力する。   Each abnormality detection circuit 11 holds the level after the fluctuation for a period corresponding to the number of stages of the delay circuits 21 and 31 and outputs it as a detection signal when the monitoring part level fluctuates.

そして、判定回路１２は、複数の異常検出回路１１からの検出信号に対して所定の論理演算を行い、その論理演算の結果を制御信号としてデマルチプレクサー３およびマルチプレクサー４に出力する。   Then, the determination circuit 12 performs a predetermined logical operation on the detection signals from the plurality of abnormality detection circuits 11, and outputs the result of the logical operation to the demultiplexer 3 and the multiplexer 4 as a control signal.

そして、デマルチプレクサー３およびマルチプレクサー４は、制御信号に従って、処理に使用される回路を、処理回路１から代替回路２へ切り換える。   Then, the demultiplexer 3 and the multiplexer 4 switch the circuit used for processing from the processing circuit 1 to the alternative circuit 2 in accordance with the control signal.

以上のように、上記実施の形態１によれば、複数の異常検出回路１１は、複数の監視部位のレベルが異常であるか否かを示す複数の検出信号をそれぞれ出力する。判定回路１２は、複数の異常検出回路１１から出力される複数の検出信号に対して論理演算を行い、論理演算の結果を、処理回路１の出力信号を遮断するか否かを示す制御信号として出力する。デマルチプレクサー３およびマルチプレクサー４は、判定回路１２により出力される制御信号に基づいて、処理回路１の出力信号を遮断する。監視部位のレベルは、正常時には固定的にハイレベルまたはローレベルであり、異常時には変動する。そして、異常検出回路１１は、（ａ）カスケード接続された複数の遅延回路２１，３１を有し、（ｂ）複数の遅延回路２１，３１の初段に監視部位のレベルを入力され、（ｃ）正常時には固定的にハイレベルとなる監視部位のレベルが入力される場合には複数の遅延回路２１のそれぞれの出力信号の論理積を検出信号として出力し、正常時には固定的にローレベルとなる監視部位のレベルが入力される場合には複数の遅延回路３１のそれぞれの出力信号の論理和を検出信号として出力する。   As described above, according to the first embodiment, the plurality of abnormality detection circuits 11 each output a plurality of detection signals indicating whether or not the levels of the plurality of monitoring parts are abnormal. The determination circuit 12 performs a logical operation on a plurality of detection signals output from the plurality of abnormality detection circuits 11, and uses the result of the logical operation as a control signal indicating whether or not to cut off the output signal of the processing circuit 1. Output. The demultiplexer 3 and the multiplexer 4 block the output signal of the processing circuit 1 based on the control signal output from the determination circuit 12. The level of the monitoring site is fixedly at a high level or a low level when normal, and fluctuates when abnormal. The abnormality detection circuit 11 includes (a) a plurality of delay circuits 21 and 31 connected in cascade, (b) the level of the monitoring part is input to the first stage of the plurality of delay circuits 21 and 31, and (c) When the level of a monitoring part that is fixedly at a high level during normal operation is input, the logical product of the output signals of the plurality of delay circuits 21 is output as a detection signal, and monitoring that is fixed at a low level during normal operation. When the level of the part is input, the logical sum of the output signals of the plurality of delay circuits 31 is output as a detection signal.

これにより、ＡＳＩＣにおいて不具合が発生しても、ＡＳＩＣ内の一連の処理回路から処理回路１が切り離され、ＡＳＩＣの動作を継続することが可能となる。   Thereby, even if a malfunction occurs in the ASIC, the processing circuit 1 is disconnected from the series of processing circuits in the ASIC, and the operation of the ASIC can be continued.

実施の形態２． Embodiment 2. FIG.

図４は、本発明の実施の形態２に係る特定用途向け集積回路（ＡＳＩＣ）の構成を示すブロック図である。   FIG. 4 is a block diagram showing a configuration of an application specific integrated circuit (ASIC) according to Embodiment 2 of the present invention.

実施の形態２では、デマルチプレクサー３およびマルチプレクサー４を使用せず、クロックジェネレーター４１が、クロック信号を出力し、デマルチプレクサー４２が、判定回路１２により出力される制御信号に基づいて、クロック信号の入力先を処理回路１から代替回路２へ切り換える。これにより、処理回路１および代替回路２のうち、クロック信号が供給されているもののみが動作するため、処理回路１から代替回路２への切り換えが、判定回路１２からの制御信号によって実施の形態１と同様に行われる。   In the second embodiment, the demultiplexer 3 and the multiplexer 4 are not used, the clock generator 41 outputs a clock signal, and the demultiplexer 42 generates a clock based on the control signal output by the determination circuit 12. The signal input destination is switched from the processing circuit 1 to the alternative circuit 2. As a result, since only the processing circuit 1 and the alternative circuit 2 to which the clock signal is supplied operate, the switching from the processing circuit 1 to the alternative circuit 2 is performed by the control signal from the determination circuit 12. 1 is performed.

なお、実施の形態２に係るＡＳＩＣのその他の構成および動作については実施の形態１のものと同様であるので、その説明を省略する。   Note that other configurations and operations of the ASIC according to the second embodiment are the same as those of the first embodiment, and thus the description thereof is omitted.

実施の形態３． Embodiment 3 FIG.

図５は、本発明の実施の形態３に係る特定用途向け集積回路（ＡＳＩＣ）の構成を示すブロック図である。   FIG. 5 is a block diagram showing a configuration of an application specific integrated circuit (ASIC) according to the third embodiment of the present invention.

実施の形態３に係るＡＳＩＣは、デマルチプレクサー３および代替回路２を使用せず、判定回路１２からの制御信号に基づいて、単に処理回路１をバイパスするようにしたものである。   The ASIC according to Embodiment 3 does not use the demultiplexer 3 and the alternative circuit 2 but simply bypasses the processing circuit 1 based on the control signal from the determination circuit 12.

つまり、マルチプレクサー４が、判定回路１２により出力される制御信号に基づいて、処理回路１の出力信号および処理回路１への入力信号の一方を選択し出力する。   That is, the multiplexer 4 selects and outputs one of the output signal of the processing circuit 1 and the input signal to the processing circuit 1 based on the control signal output from the determination circuit 12.

なお、実施の形態３に係るＡＳＩＣのその他の構成および動作については実施の形態１のものと同様であるので、その説明を省略する。   Since the other configuration and operation of the ASIC according to the third embodiment are the same as those of the first embodiment, the description thereof is omitted.

なお、上述の各実施の形態は、本発明の好適な例であるが、本発明は、これらに限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々の変形、変更が可能である。   Each embodiment described above is a preferred example of the present invention, but the present invention is not limited to these, and various modifications and changes can be made without departing from the scope of the present invention. It is.

例えば、上記実施の形態１〜３において、異常検出回路１１および判定回路１２をＣＰＵ（Central Processing Unit）やマイクロプロセッサーに置き換え、ＣＰＵやマイクロプロセッサーによるソフトウェア処理で異常検出回路１１および判定回路１２と同一の処理を行うようにしてもよい。   For example, in the first to third embodiments, the abnormality detection circuit 11 and the determination circuit 12 are replaced with a CPU (Central Processing Unit) or a microprocessor, and the same as the abnormality detection circuit 11 and the determination circuit 12 by software processing by the CPU or the microprocessor. You may make it perform the process of.

本発明は、例えば、電子機器に組み込まれるＡＳＩＣに適用可能である。   The present invention is applicable to, for example, an ASIC incorporated in an electronic device.

１ 処理回路
２ 代替回路
３，４２ デマルチプレクサー（切換部の一例，遮断手段の一例）
４ マルチプレクサー（選択部の一例，遮断手段の一例）
１１ 異常検出回路（異常検出部の一例）
１２ 判定回路
２１，３１ 遅延回路（遅延部の一例）
４１ クロックジェネレーター DESCRIPTION OF SYMBOLS 1 Processing circuit 2 Alternative circuit 3,42 Demultiplexer (an example of a switching part, an example of interruption | blocking means)
4 Multiplexer (example of selection unit, example of blocking means)
11 Abnormality detection circuit (an example of abnormality detection unit)
12 determination circuit 21, 31 delay circuit (an example of a delay unit)
41 Clock generator

Claims (5)

入力信号に対して所定の処理を行い、前記処理の結果を出力信号として出力する処理回路と、
複数の監視部位のレベルが異常であるか否かを示す複数の検出信号をそれぞれ出力する複数の異常検出部と、
前記複数の異常検出部から出力される前記複数の検出信号に対して論理演算を行い、前記論理演算の結果を、前記処理回路の前記出力信号を遮断するか否かを示す制御信号として出力する遮断判定部と、
前記遮断判定部により出力される前記制御信号に基づいて、前記処理回路の前記出力信号を遮断する遮断手段と、
を備え、
前記監視部位のレベルは、正常時には固定的にハイレベルまたはローレベルであり、異常時には変動し、
前記異常検出部は、（ａ）カスケード接続された複数の遅延部を有し、（ｂ）前記複数の遅延部の初段に前記監視部位のレベルを入力され、（ｃ）正常時には固定的にハイレベルとなる前記監視部位のレベルが入力される場合には前記複数の遅延部のそれぞれの出力信号の論理積を前記検出信号として出力し、正常時には固定的にローレベルとなる前記監視部位のレベルが入力される場合には前記複数の遅延部のそれぞれの出力信号の論理和を前記検出信号として出力し、
前記複数の異常検出部において、正常時には固定的にハイレベルとなる前記監視部位のレベルが入力される第１異常検出回路と、正常時には固定的にローレベルとなる前記監視部位のレベルが入力される第２異常検出回路とが混在する場合、前記遮断判定部は、前記論理演算として、前記第１異常検出回路および前記第２異常検出回路のうちの一方の検出信号のレベルを反転させた後、前記複数の検出信号の論理和または前記複数の検出信号の論理積を行うこと、
を特徴とする特定用途向け集積回路。 A processing circuit that performs predetermined processing on the input signal and outputs the result of the processing as an output signal;
A plurality of anomaly detectors each outputting a plurality of detection signals indicating whether or not the levels of the plurality of monitoring sites are abnormal;
A logical operation is performed on the plurality of detection signals output from the plurality of abnormality detection units, and the result of the logical operation is output as a control signal indicating whether or not to cut off the output signal of the processing circuit. A blocking judgment unit;
Based on the control signal output by the shut-off determination unit, shut-off means for shutting off the output signal of the processing circuit,
With
The level of the monitoring site is fixed to a high level or a low level when normal, and fluctuates when abnormal,
The abnormality detection unit includes (a) a plurality of cascade-connected delay units, (b) the level of the monitoring part is input to the first stage of the plurality of delay units, and (c) is fixedly high during normal operation. When the level of the monitoring part that becomes a level is input, the logical product of the output signals of the plurality of delay units is output as the detection signal, and the level of the monitoring part that is fixedly at a low level when normal Is output as the detection signal, the logical sum of the output signals of the plurality of delay units ,
In the plurality of abnormality detection units, a first abnormality detection circuit to which a level of the monitoring part that is fixedly at a high level when normal is input, and a level of the monitoring part that is fixed to a low level at a normal time are input. When the second abnormality detection circuit coexists, the shutoff determination unit reverses the level of the detection signal of one of the first abnormality detection circuit and the second abnormality detection circuit as the logical operation. Performing a logical sum of the plurality of detection signals or a logical product of the plurality of detection signals;
Application specific integrated circuit characterized by 前記異常検出部は、（ｄ）正常時には固定的にハイレベルとなる前記監視部位のレベルが入力される場合には、電源オン時の所定期間において前記検出信号をハイレベルに固定し、正常時には固定的にローレベルとなる前記監視部位のレベルが入力される場合には、電源オン時の所定期間において前記検出信号をローレベルに固定することを特徴とする請求項１記載の特定用途向け集積回路。   The abnormality detection unit (d) fixes the detection signal at a high level during a predetermined period when the power is turned on when a level of the monitoring portion that is fixedly at a high level is input when normal. 2. The application-specific integration according to claim 1, wherein when the level of the monitoring part that is fixedly at a low level is input, the detection signal is fixed at a low level during a predetermined period when the power is turned on. circuit. 前記処理回路に対する代替回路をさらに備え、
前記遮断手段は、前記遮断判定部により出力される前記制御信号に基づいて、前記処理回路への入力信号の入力先を前記代替回路へ切り換える切換部と、前記遮断判定部により出力される前記制御信号に基づいて、前記処理回路の前記出力信号の代わりに前記代替回路の出力信号を選択し出力する選択部とを有すること、
を特徴とする請求項１記載の特定用途向け集積回路。 Further comprising an alternative circuit to the processing circuit;
The shut-off means switches the input destination of the input signal to the processing circuit to the alternative circuit based on the control signal output from the shut-off determining unit, and the control output from the shut-off determining unit A selection unit that selects and outputs the output signal of the alternative circuit instead of the output signal of the processing circuit based on a signal;
The application specific integrated circuit of claim 1. 前記処理回路に対する代替回路と、クロック信号を出力するクロックジェネレーターとをさらに備え、
前記遮断手段は、前記遮断判定部により出力される前記制御信号に基づいて、前記クロック信号の入力先を前記処理回路から前記代替回路へ切り換える切換部を有すること、
を特徴とする請求項１記載の特定用途向け集積回路。 An alternative circuit for the processing circuit, and a clock generator that outputs a clock signal,
The blocking means includes a switching unit that switches the input destination of the clock signal from the processing circuit to the alternative circuit based on the control signal output by the blocking determination unit;
The application specific integrated circuit of claim 1. 前記遮断手段は、前記遮断判定部により出力される前記制御信号に基づいて、前記処理回路の前記出力信号および前記処理回路の前記入力信号の一方を選択し出力する選択部を有することを特徴とする請求項１記載の特定用途向け集積回路。   The blocking means includes a selection unit that selects and outputs one of the output signal of the processing circuit and the input signal of the processing circuit based on the control signal output by the blocking determination unit. An application specific integrated circuit according to claim 1.
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