JP2011222789A - Input protection circuit and semiconductor integrated circuit - Google Patents
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Abstract
Description
本発明は、集積回路に内蔵され、入力信号の異常を検出して入力回路に過電流が流れないようにする処理を行う入力保護回路、および入力保護回路を内蔵した半導体集積回路に関する。 The present invention relates to an input protection circuit that is incorporated in an integrated circuit and performs processing for detecting an abnormality of an input signal and preventing an overcurrent from flowing through the input circuit, and a semiconductor integrated circuit incorporating the input protection circuit.
ディジタル回路である半導体集積回路(以下、デバイスという。)の入力信号の電位が不定になったり、非常に短い期間でデータの変化が生ずるノイズが入力信号に加わったりすると、入力端子に接続されている入力回路としてのCMOS回路が高速のスイッチング動作を行って過大な電流が流れ、デバイスに誤動作を生じさせたりデバイスの故障が生ずる可能性がある(例えば、特許文献1参照。)。そのような可能性をなくすために、アナログ回路による過電流検出回路が内蔵されたデバイスが用いられることがある。 If the potential of the input signal of a semiconductor integrated circuit (hereinafter referred to as a device), which is a digital circuit, becomes unstable or if noise that causes a change in data in a very short period is added to the input signal, it is connected to the input terminal. There is a possibility that a CMOS circuit as an input circuit performs a high-speed switching operation and an excessive current flows, thereby causing a malfunction in the device or a failure of the device (for example, see Patent Document 1). In order to eliminate such a possibility, a device incorporating an overcurrent detection circuit using an analog circuit may be used.
しかし、アナログ回路による過電流検出回路を採用する場合には、全ての入力端子に対してアナログ回路を設けることが要請される。すなわち、各入力バッファの近傍にアナログ回路を設けることが求められ、デバイスの設計が困難になるという課題がある。 However, when an overcurrent detection circuit using an analog circuit is employed, it is required to provide an analog circuit for all input terminals. That is, it is required to provide an analog circuit in the vicinity of each input buffer, and there is a problem that device design becomes difficult.
そこで、本発明は、全ての入力端子に対してアナログ電流検出回路を設けなくても、入力端子に入力される信号にもとづくデバイスの誤動作やデバイスの故障を防止することができる入力保護回路、および入力保護回路を内蔵した半導体集積回路を提供することを目的とする。 Therefore, the present invention provides an input protection circuit capable of preventing device malfunction and device failure based on a signal input to the input terminal without providing an analog current detection circuit for all input terminals, and An object is to provide a semiconductor integrated circuit incorporating an input protection circuit.
本発明による入力保護回路は、ディジタル信号である入力信号が入力される入力回路と当該入力回路に電流を供給する電流供給源との間に設けられているスイッチ回路と、入力信号における所定時間内の論理レベルの変化を検出するレベル変化検出回路と、レベル変化検出回路が検出した論理レベルの変化回数を計数し、計数値が所定のしきい値を越えているか否か判定するレベル変化判定回路と、レベル変化判定回路が上記の所定時間よりも長い所定期間において計数値が所定のしきい値を越えていると判定した回数が、所定回数を越えているか否か判定し、所定回数を越えていると判定した場合にスイッチ回路を遮断状態に設定する異常判定回路とを備えたことを特徴とする。 An input protection circuit according to the present invention includes a switch circuit provided between an input circuit to which an input signal that is a digital signal is input and a current supply source that supplies current to the input circuit, and a predetermined time in the input signal. Level change detection circuit that detects a change in the logic level of the signal, and a level change determination circuit that counts the number of changes in the logic level detected by the level change detection circuit and determines whether or not the count value exceeds a predetermined threshold value And the level change determination circuit determines whether or not the number of times the count value has determined to exceed a predetermined threshold in a predetermined period longer than the predetermined time exceeds the predetermined number. And an abnormality determination circuit that sets the switch circuit to a cut-off state when it is determined that the switch circuit is in a disconnected state.
本発明による半導体集積回路は、ディジタル信号である入力信号が入力される入力回路と、当該入力回路に電流を供給する電流供給源と、入力回路に過電流が流れないようにする処理を行う入力保護回路とを備えた半導体集積回路であって、入力保護回路が、入力回路と電流供給源との間に設けられているスイッチ回路と、入力信号における所定時間内の論理レベルの変化を検出するレベル変化検出回路と、レベル変化検出回路が検出した論理レベルの変化回数を計数し、計数値が所定のしきい値を越えているか否か判定するレベル変化判定回路と、レベル変化判定回路が上記の所定時間よりも長い所定期間において計数値が所定のしきい値を越えていると判定した回数が、所定回数を越えているか否か判定し、所定回数を越えていると判定した場合にスイッチ回路を遮断状態に設定する異常判定回路とを含むことを特徴とする。 A semiconductor integrated circuit according to the present invention includes an input circuit to which an input signal that is a digital signal is input, a current supply source that supplies current to the input circuit, and an input that performs processing to prevent an overcurrent from flowing through the input circuit. A semiconductor integrated circuit including a protection circuit, wherein the input protection circuit detects a change in a logic level within a predetermined time in a switch circuit provided between the input circuit and a current supply source and an input signal The level change detection circuit, the level change determination circuit that counts the number of logical level changes detected by the level change detection circuit, and determines whether or not the count value exceeds a predetermined threshold value, and the level change determination circuit are described above. It is determined whether or not the number of times the count value is determined to exceed the predetermined threshold in a predetermined period longer than the predetermined time exceeds the predetermined number. Characterized in that it comprises an abnormality judging circuit for setting the switch circuit in the blocked state when the.
本発明によれば、アナログ電流検出回路を設けなくても、入力端子に入力される信号にもとづくデバイスの誤動作やデバイスの故障を防止することができる。 According to the present invention, it is possible to prevent device malfunction and device failure based on a signal input to the input terminal without providing an analog current detection circuit.
図1は、本発明による入力保護回路が搭載されたデバイス10を対向デバイス20およびパーソナルコンピュータ30とともに示すブロック図である。図1に示す例において、デバイス10は、対向デバイス20から信号を入力する。パーソナルコンピュータ30は、JTAG(Joint European Test Action Group)ポートを介してデバイスの動作を検証する。
FIG. 1 is a block diagram showing a
図1に示すように、デバイス10において、対向デバイス20からデバイス10に対して出力された信号1001〜100Nが、入力回路2001〜200Nに入力される。なお、Nは、任意の自然数である。入力回路2001〜200Nから、配線3001〜300Nで入力信号がデバイス10の内部の回路に伝達される。また、配線3001〜300Nの各々は、対応する不定検出回路部4001〜400Nにも接続されている。
As illustrated in FIG. 1, in the
不定検出回路部4001〜400Nは、対応する配線3001〜300Nにおける信号の論理反転を検出すると、その旨を示す信号を、対応するデコーダ部5001〜500Nに出力する。デコーダ部5001〜500Nは、不定検出回路部4001〜400Nから出力された論理反転を検出したことを示す信号の数、すなわち論理反転の回数のカウント値を、あらかじめ決められているしきい値と比較する。そして、カウント値がしきい値を越えたときに、対応するデコーダ部5001〜500Nに接続された保護段数部6001〜600Nに対して、1つのパルス信号を出力する。
When the indefinite detection circuit units 400 1 to 400 N detect the logical inversion of the signals in the corresponding wirings 300 1 to 300 N , the indefinite detection circuit units 400 1 to 400 N output signals indicating that to the corresponding decoder units 500 1 to 500 N. The decoder units 500 1 to 500 N have a predetermined number of signals indicating that the logic inversion output from the indefinite detection circuit units 400 1 to 400 N has been detected, that is, the count value of the number of logic inversions. Compare with threshold. Then, the count value when exceeding the threshold value, relative to a
保護段数部6001〜600Nは、配線7001〜配線700Nによって、入力回路2001〜200Nに接続される電流供給源のスイッチ8001〜800Nに接続されている。また、デコーダ部5001〜500Nおよび保護段数部6001〜600Nは、JTAGモニタ用レジスタ部900にも接続されている。
保護段数部6001〜600Nは、対応するデコーダ部5001〜500Nから入力されるパルス信号の数を、所定期間に亘って計数する。そして、計数値があらかじめ決められている値以上である場合に、対応する電流供給源のスイッチ8001〜800Nを遮断状態にする。 The protection stage number units 600 1 to 600 N count the number of pulse signals input from the corresponding decoder units 500 1 to 500 N over a predetermined period. When the count value is equal to or greater than a predetermined value, the corresponding current supply source switches 800 1 to 800 N are turned off.
なお、不定検出回路部4001〜400Nと、デコーダ部5001〜500Nと、保護段数部6001〜600Nとは、入力信号異常検出回路を構成する。また、入力保護回路は、入力信号異常検出回路と、スイッチ8001〜800Nとを含む。図1には、入力保護回路が、JTAGモニタ用レジスタ部900も含む構成が示されている。
The indefinite detection circuit units 400 1 to 400 N , the decoder units 500 1 to 500 N, and the protection stage number units 600 1 to 600 N constitute an input signal abnormality detection circuit. The input protection circuit includes an input signal abnormality detection circuit and switches 800 1 to 800 N. FIG. 1 shows a configuration in which the input protection circuit also includes a JTAG
また、この実施形態では、不定検出回路部4001〜400Nに、入力回路2001〜200Nの出力側から入力信号が入力されるが、入力回路2001〜200Nの入力側から不定検出回路部4001〜400Nに入力信号が入力されるようにしてもよい。
Further, in this embodiment, the indeterminate
図2は、不定検出回路部400Nの構成例を示すブロック図である。なお、不定検出回路部4001〜400(N−1)の各々も、図2に示されるように構成される。 Figure 2 is a block diagram showing a configuration example of the indefinite detecting circuit unit 400 N. Each of the indefinite detection circuit units 400 1 to 400 (N−1) is also configured as shown in FIG.
図2に示すように、不定検出回路部400Nにおいて、配線300Nは非同期ラッチ回路401N〜40MNに接続されている。各非同期ラッチ回路401N〜40MNから出力されるEN信号411N〜41MNは、デコーダ部500Nに入力される。なお、Mは、任意の自然数である。 As shown in FIG. 2, the indefinite detecting circuit unit 400 N, wiring 300 N is connected to the asynchronous latch circuit 401 N ~40M N. EN signal 411 N ~41M N output from the asynchronous latch circuits 401 N ~40M N is input to a decoder unit 500 N. Note that M is an arbitrary natural number.
次に、入力保護回路の動作の原理を図3のタイミング図を参照して説明する。
対向デバイスから出力された信号が不定になった場合(ハイレベルでもなくローレベルでもない状態になった場合)、図3(A)に示すように、入力回路200Nにおいて論理が高速スイッチングされ、配線300Nにおける信号に高速な論理反転が生ずる。不定検出回路部400Nにおける非同期ラッチ回路401N〜40MNは、配線300Nにおける信号の論理反転を検出する。なお、配線300Nにおける信号に生ずる高速な論理反転は、ノイズに起因することもある。
Next, the principle of operation of the input protection circuit will be described with reference to the timing chart of FIG.
(If the state nor no low level at a high level) signal outputted from the counter device may become unstable, as shown in FIG. 3 (A), the logic is speed switching in the input circuit 200 N, fast logic inversion occurs in the signal at the line 300 N. Asynchronous latch circuit 401 N ~40M in indeterminate detecting circuit unit 400 N N detects the logic inversion of the signal in line 300 N. Incidentally, fast logic inversion occurring in the signal at the line 300 N may also be due to noise.
例えば、非同期ラッチ回路401N〜40MNのイネーブル端子ENは、ローレベルでアサートになるとする。また、非同期ラッチ回路401N〜40MNの出力である各EN信号411N〜41MNの初期値はハイレベルであるとする。また、配線300Nは、各非同期ラッチ回路401N〜40MNのデータ端子Daに接続されている。 For example, the enable terminal EN of the asynchronous latch circuit 401 N ~40M N is to become asserted at a low level. The initial value of each EN signal 411 N ~41M N which is the output of the asynchronous latch circuit 401 N ~40M N is assumed to be high level. The wiring 300 N is connected to the data terminal Da of the asynchronous latch circuits 401 N ~40M N.
非同期ラッチ回路401Nは配線300Nにおける信号がローレベルである場合には、出力であるEN信号411Nをローレベルにする回路である(図3(B)参照)。EN信号411Nは、デコーダ部500Nにも入力される。 The asynchronous latch circuit 401 N is a circuit for setting the EN signal 411 N , which is an output, to a low level when the signal in the wiring 300 N is at a low level (see FIG. 3B). The EN signal 411 N is also input to the decoder unit 500 N.
次段の非同期ラッチ回路402Nは、EN信号411Nがローレベルの状態である場合において、データ端子Daの論理レベルがハイレベルになると、出力であるEN信号412Nをローレベルにする回路である(図3(C)参照)。EN信号412Nは、デコーダ部500Nにも入力される。 The asynchronous latch circuit 402 N in the next stage is a circuit that sets the EN signal 412 N that is an output to a low level when the logic level of the data terminal Da becomes a high level when the EN signal 411 N is in a low level state. Yes (see FIG. 3C). The EN signal 412 N is also input to the decoder unit 500 N.
次々段の非同期ラッチ回路403Nは、EN信号412Nがローレベルの状態である場合において、データ端子Daの論理レベルがローレベルになると、出力であるEN信号413Nをローレベルにする回路である(図3(D)参照)。EN信号413Nは、デコーダ部500Nにも入力される。 The next-stage asynchronous latch circuit 403 N is a circuit for setting the EN signal 413 N as an output to a low level when the logic level of the data terminal Da becomes a low level when the EN signal 412 N is in a low level state. Yes (see FIG. 3D). The EN signal 413 N is also input to the decoder unit 500 N.
同様に、非同期ラッチ回路403Nよりも後の段の非同期ラッチ回路404N〜40MNにおける偶数段の非同期ラッチ回路は、入力されるEN信号がローレベルの状態である場合において、データ端子Daの論理レベルがハイレベルになると、EN信号をローレベルにする。また、奇数段の非同期ラッチ回路は、入力されるEN信号がローレベルの状態である場合において、データ端子Daの論理レベルがローレベルになると、EN信号をローレベルにする。各非同期ラッチ回路から出力されるEN信号は、次段の非同期ラッチ回路のイネーブル端子ENに入力されるとともに、デコーダ部500Nに入力される。 Similarly, the asynchronous latch circuits of even-numbered stages in the asynchronous latch circuit 404 N ~40M N stages later than the asynchronous latch circuit 403 N, in the case EN signal input is a low level, the data terminals Da When the logic level becomes high, the EN signal is made low. Further, the odd-numbered asynchronous latch circuit sets the EN signal to the low level when the logic level of the data terminal Da becomes the low level when the input EN signal is in the low level state. EN signal output from each asynchronous latch circuits is input to the enable terminal EN of the next stage of the asynchronous latch circuit is inputted to the decoder unit 500 N.
なお、この実施形態では、非同期ラッチ回路401N〜40MNは、出力の初期レベルがハイレベルであって、配線300Nに生じた論理反転を検出すると出力をローレベルにするが、出力の初期レベルがローレベルであって、配線300Nに生じた論理反転を検出すると出力をハイレベルにするように構成されていてもよい。 In this embodiment, the asynchronous latch circuits 401 N to 40M N set the output to the low level when the initial level of the output is high and the logical inversion generated in the wiring 300 N is detected. level a low level, a logic inversion occurring in the wiring 300 N may be configured such that the high level output is detected.
また、図3に示すように、非同期ラッチ回路401N〜40MNは、動作クロック信号420Nがハイレベルになることによってリセットされ、ラッチが解除される。 Further, as shown in FIG. 3, the asynchronous latch circuits 401 N to 40M N are reset when the operation clock signal 420 N becomes high level, and the latch is released.
例えば、動作クロック信号420Nの周波数が10MHzであって、不定検出回路部400Nの動作速度が2nsに相当する速度である(例えば、2nsのクロック信号に同期して動作する。)場合には、不定検出回路部400Nは、動作クロック信号420Nの1周期におけるアサート期間である50ns(1周期の半分の期間)において、配線300Nにおける信号の論理反転を最大25回検出できる。 For example, when the frequency of the operation clock signal 420 N is 10 MHz and the operation speed of the indefinite detection circuit unit 400 N is a speed corresponding to 2 ns (for example, the operation clock signal 420 N operates in synchronization with the clock signal of 2 ns). undefined detecting circuit unit 400 N, in the operation clock signal 420 N 50 ns is asserted period in one cycle of the (half period of one cycle), the logical inversion of the signal in line 300 N can be detected up to 25 times.
デコーダ部500Nは、各EN信号411N〜41MNを入力し、動作クロック信号420Nの半周期内で、ローレベルになっている入力信号の数をカウントすることによって、生じた論理反転の回数をカウントし、カウント値をデコードする。そして、カウント値が所定値を越えている場合に、その旨を通知するために、保護段数部600Nに対して1つのパルス信号を出力する。保護段数部600Nは、所定期間内に、保護段数を越える数のパルスが検出された場合に、入力回路200Nにおける電流供給源のスイッチ800Nを遮断することによって入力回路200Nをハイインピーダンス状態にし、入力回路200Nに過電流が流れないようにする。 The decoder unit 500 N receives the EN signals 411 N to 41M N and counts the number of input signals that are at a low level within a half cycle of the operation clock signal 420 N. Count the number of times and decode the count value. When the count value exceeds a predetermined value, in order to notify, to output one pulse signal to the protection stage unit 600 N. Protection stage unit 600 N is within a predetermined time period, when the number of pulses exceeding the protection stages has been detected, the high impedance input circuit 200 N by blocking the switch 800 N current sources in the input circuit 200 N the state, so that excessive current does not flow in the input circuit 200 N.
デコーダ部500Nと保護段数部600Nとは、JTAGポート経由でパーソナルコンピュータ30によって状態がモニタされることが可能なJTAG用モニタレジスタ部900に接続されている。デコーダ部500Nでカウントされた論理反転のカウント値と、保護段数部600Nが制御するスイッチ800Nのスイッチング状態とが、JTAG用モニタレジスタ900に設定される。従って、パーソナルコンピュータ30は、JTAG用モニタレジスタ900を介して、カウント値とスイッチング状態とをモニタすることができる。モニタは、主にデバイス10の評価において使用される。なお、JTAG用モニタレジスタ900に設定されるスイッチング状態は、保護段数部600Nの判定処理の判定結果に相当する。
A decoder unit 500 N and the protection stage unit 600 N is connected to the JTAG
スイッチ800Nのスイッチング状態は、入力回路200Nに入力される信号の状態が正常か否か判断するために使用される。すなわち、スイッチング状態がオフ状態であれば、アラーム状態(ALM状態)であると判定され、スイッチング状態がオン状態であれば、正常状態であると判定される。また、デコーダ部500Nでカウントされた論理反転のカウント値は、デバイス10の内部における入力信号の振る舞いを確認するために使用される。
Switching state of the switch 800 N, the state of the signal input to the input circuit 200 N are used to determine whether normal or not. That is, if the switching state is off, it is determined that the alarm state (ALM state) is present, and if the switching state is on, it is determined that the state is normal. The count value of the logic inversion is counted by the decoder unit 500 N will be used to verify the behavior of the input signal in the interior of the
次に、図4のフローチャートを参照して、入力保護回路の動作を説明する。以下、不定検出回路部400Nの動作を説明するが、不定検出回路部4001〜400(N−1)も、不定検出回路部400Nと同様に動作する。 Next, the operation of the input protection circuit will be described with reference to the flowchart of FIG. Hereinafter will be described the operation of the indefinite detecting circuit unit 400 N, indeterminate detecting circuit unit 400 1 ~400 (N-1) also operates in the same manner as indeterminate detecting circuit unit 400 N.
対向デバイス20から出力された信号100Nは、入力回路200Nに入力される。
Signal 100 N outputted from the
不定検出回路部400Nにおいて、非同期ラッチ回路401N〜40MNは、動作クロック信号420Nの半周期に期間において、順次、配線300Nにおける信号の論理反転を検出する(ステップS1:図3参照)。 In indeterminate detecting circuit unit 400 N, asynchronous latch circuit 401 N ~40M N in a period half period of the operation clock signal 420 N, sequentially detects the logic inversion of the signal in line 300 N (Step S1: see Figure 3 ).
動作クロック信号420Nの半周期の期間が経過すると、デコーダ部500Nは、各EN信号411N〜41MNのうちのローレベルになっている信号の数を計数する。例えば、各EN信号411N〜41MNの配列において、ローレベルを「1」と捉えハイレベルを「0」と捉え、「1」の数を集計する。そして、計数の結果であるカウント値が所定のしきい値を越えているか否か判断する(ステップS2)。カウント値が所定のしきい値を越えている場合には、デコーダ部500Nは、保護段数部600Nにパルス信号を出力する。 When the period of the half cycle of the operation clock signal 420 N has passed, the decoder unit 500 N counts the number of each EN signal 411 N ~41M low level since it is the signal of the N. For example, in the sequence of the EN signal 411 N ~41M N, a high level capturing a low level of "1" regarded as "0", and counts the number of "1". Then, it is determined whether or not the count value that is the result of counting exceeds a predetermined threshold value (step S2). When the count value exceeds a predetermined threshold, the decoder unit 500 N outputs a pulse signal to the protection stage unit 600 N.
カウント値が所定のしきい値以下である場合には、デコーダ部500Nは、JTAG用モニタレジスタ900に、論理反転の値の状態(ステータス)を設定し、かつ、カウント値の最悪値(例えば、最大値)をJTAG用モニタレジスタ900に残す(ステップS3)。例えば、この時点でのカウント値が既にJTAG用モニタレジスタ900に設定されているカウント値よりも大きい場合に、JTAG用モニタレジスタ900に設定されているカウント値を、この時点でのカウント値で更新する。そして、ステップS7に移行する。
If the count value is equal to or smaller than the predetermined threshold value, the decoder unit 500 N is the
また、カウント値が所定のしきい値を越えている場合にも、デコーダ部500Nは、JTAG用モニタレジスタ900に、論理反転の値の状態(ステータス)を設定し、かつ、カウント値の最悪値をJTAG用モニタレジスタ900に残す(ステップS4)。そして、保護段数部600Nは、デコーダ部500Nからパルス信号が出力されたことに応じて、保護段数カウンタの値を1増やす(ステップS5)。
Also, if even the count value exceeds a predetermined threshold value, the decoder unit 500 N is the
最初にステップS1の処理を開始してからあらかじめ決められている所定期間が経過していない場合には、あらためてステップS1以降の処理が実行される(ステップS6)。 If the predetermined period has not elapsed since the process of step S1 was started for the first time, the process after step S1 is executed again (step S6).
所定期間が経過している場合には、保護段数部600Nは、保護段数カウンタの値があらかじめ決められている保護段数よりも大きいか否か判定する(ステップS7)。保護段数カウンタの値が保護段数以下である場合には、保護段数部600Nは、入力回路200Nにおける電流供給源のスイッチ800Nを導通状態に維持する(ステップS8)。なお、保護段数カウンタは任意の時点でリセット可能であり、例えば、所定期間が経過したときにリセットされる。 If the predetermined period has elapsed, protection stage unit 600 N determines whether greater than the protective step number values of protection stages counter is predetermined (step S7). If the value of the protection stage counter is less protection stages is protection stage unit 600 N maintains the switch 800 N current sources in the input circuit 200 N in a conductive state (step S8). Note that the protection stage number counter can be reset at any time, for example, when a predetermined period has elapsed.
保護段数カウンタの値が保護段数よりも大きい場合には、保護段数部600Nは、入力回路200Nにおける電流供給源のスイッチ800Nを遮断状態にする。また、JTAG用モニタレジスタ900に、ALM状態であることを設定する(ステップS9)。 If the value of the protection stage counter is greater than the protective step number, protection stage unit 600 N will switch 800 N current sources in the input circuit 200 N to the cutoff state. Also, the ATAG state is set in the JTAG monitor register 900 (step S9).
以上に説明したように、この実施形態では、アナログ電流検出回路なしで、不定な入力信号によってデバイスに過電流が流れることを防止することができる。すなわち、全入力端子に過電流検出用のアナログ回路を実装する必要はなく、設計が簡素化される。また、ユーザが検出を必要とする入力端子について、個々に過電流検出を行うことができる。 As described above, in this embodiment, it is possible to prevent an overcurrent from flowing to the device due to an indefinite input signal without an analog current detection circuit. That is, it is not necessary to mount an overcurrent detection analog circuit on all input terminals, and the design is simplified. Further, overcurrent detection can be performed individually for input terminals that require detection by the user.
また、入力端子の不定接続が生じていないかや、入力信号の振る舞いが異常になっていないかを、パーソナルコンピュータ30を用いてモニタすることができ、デバイス10に生じた問題を早期に解決することができる。
In addition, it is possible to monitor using the
図5は、入力保護回路を内蔵する半導体集積回路の主要部を示すブロック図である。図5に示すように、半導体集積回路1Aは、ディジタル信号である入力信号が入力される入力回路11(図1に示す入力回路2001〜200Nに相当)と、入力回路11に電流を供給する電流供給源1と、入力回路11に過電流が流れないようにする処理を行う入力保護回路2とを備え、入力保護回路2は、入力回路11と電流供給源12との間に設けられているスイッチ回路21(図1に示すスイッチ8001〜800Nに相当)と、入力信号11における所定時間内の論理レベルの変化を検出するレベル変化検出回路22(図2に示す非同期ラッチ回路401N〜401Nに相当)と、レベル変化検出回路22が検出した論理レベルの変化回数を計数し、計数値が所定のしきい値を越えているか否か判定するレベル変化判定回路23(図2に示すデコーダ部411N〜41MNに相当)と、レベル変化判定回路23が上記の所定時間よりも長い所定期間において計数値が所定のしきい値を越えていると判定した回数が、所定回数を越えているか否か判定し、所定回数を越えていると判定した場合にスイッチ回路21を遮断状態に設定する異常判定回路24(図1に示す保護段数部411N〜41MNに相当)とを含む。
FIG. 5 is a block diagram showing the main part of a semiconductor integrated circuit incorporating an input protection circuit. As shown in FIG. 5, the semiconductor integrated circuit 1 </ b> A supplies a current to the input circuit 11 (corresponding to the input circuits 200 1 to 200 N shown in FIG. 1) to which an input signal that is a digital signal is input.
図6は、入力保護回路を内蔵する他の態様の半導体集積回路の主要部を示すブロック図である。図6に示すように、半導体集積回路1Bは、図5に示された構成要素に加えて、レベル変化判定回路23による計数値と、異常判定回路24の判定結果とを記憶するレジスタ25が設けられている。
FIG. 6 is a block diagram showing a main part of a semiconductor integrated circuit according to another aspect incorporating an input protection circuit. As shown in FIG. 6, in addition to the components shown in FIG. 5, the semiconductor integrated circuit 1B is provided with a
また、上記の実施の形態には、以下のように構成された入力保護回路が含まれている。 The above embodiment includes an input protection circuit configured as follows.
(1)レベル変化検出回路22が、入力信号がハイレベルからローレベルに変化したときに、または入力信号がローレベルからハイレベルに変化したときに所定レベル(ハイレベルまたはローレベル)の信号をラッチ出力する複数のラッチ回路を含み、複数のラッチ回路からのラッチ出力の数を集計した値を論理レベルの変化回数とする入力保護回路。
(1) The level
(2)さらに、複数のラッチ回路の各々が、所定周波数のクロック信号によってリセットされるように構成されている入力保護回路。なお、所定周波数は、入力保護回路の動作周波数よりも低く、かつ、所定周波数の逆数すなわち周期は、入力信号に現れると想定される論理変化の平均的な周期よりも長いことが好ましい。 (2) Further, an input protection circuit configured such that each of the plurality of latch circuits is reset by a clock signal having a predetermined frequency. The predetermined frequency is preferably lower than the operating frequency of the input protection circuit, and the reciprocal of the predetermined frequency, that is, the cycle, is preferably longer than the average cycle of the logical change assumed to appear in the input signal.
(3)レベル変化判定回路22が、複数の計数値のうちの最大値をレジスタ25に設定するように構成されている入力保護回路。そのような構成によれば、レジスタ25の内容がモニタされるときに、異常判定回路24が異常と判定していない場合でも、デバイスの状態をある程度把握することができる。
(3) An input protection circuit in which the level
本発明は、プログラマブルな半導体集積回路を始めとする半導体集積回路一般に適用可能である。 The present invention can be applied to general semiconductor integrated circuits including programmable semiconductor integrated circuits.
1A,1B 半導体集積回路
2 入力保護回路
10 デバイス
11 入力回路
12 電流供給源
20 対向デバイス
21 スイッチ回路
22 レベル変化検出回路
23 レベル変化判定回路
24 異常判定回路
25 レジスタ
30 パーソナルコンピュータ
1001〜100N 信号
2001〜200N 入力回路
3001〜300N 配線
4001〜400N 不定検出回路部
401N〜40MN 非同期ラッチ回路
411N〜41MN EN信号
420N 動作クロック信号
5001〜500N デコーダ部
6001〜600N 保護段数部
7001〜配線700N 配線
8001〜800N スイッチ
900 JTAGモニタ用レジスタ部
1A, 1B semiconductor integrated
Claims (8)
前記入力信号における所定時間内の論理レベルの変化を検出するレベル変化検出回路と、
前記レベル変化検出回路が検出した論理レベルの変化回数を計数し、計数値が所定のしきい値を越えているか否か判定するレベル変化判定回路と、
前記レベル変化判定回路が前記所定時間よりも長い所定期間で計数値が所定のしきい値を越えていると判定した回数が、所定回数を越えているか否か判定し、所定回数を越えていると判定した場合に前記スイッチ回路を遮断状態に設定する異常判定回路と
を備えたことを特徴とする入力保護回路。 A switch circuit provided between an input circuit to which an input signal that is a digital signal is input and a current supply source that supplies current to the input circuit;
A level change detection circuit for detecting a change in logic level within a predetermined time in the input signal;
A level change determination circuit that counts the number of logical level changes detected by the level change detection circuit and determines whether the count value exceeds a predetermined threshold;
The number of times that the level change determination circuit determines that the count value exceeds a predetermined threshold in a predetermined period longer than the predetermined time is determined whether it exceeds the predetermined number, and exceeds the predetermined number of times. An input protection circuit comprising: an abnormality determination circuit that sets the switch circuit to a cut-off state when it is determined that
入力信号がハイレベルからローレベルに変化したときに、または入力信号がローレベルからハイレベルに変化したときに所定レベルの信号をラッチ出力する複数のラッチ回路を含み、
前記複数のラッチ回路からのラッチ出力の数を集計した値を論理レベルの変化回数とする
請求項1記載の入力保護回路。 Level change detection circuit
A plurality of latch circuits that latch and output a signal of a predetermined level when the input signal changes from a high level to a low level or when the input signal changes from a low level to a high level;
The input protection circuit according to claim 1, wherein a value obtained by summing up the number of latch outputs from the plurality of latch circuits is defined as the number of logic level changes.
請求項2記載の入力保護回路。 The input protection circuit according to claim 2, wherein each of the plurality of latch circuits is reset by a clock signal having a predetermined frequency.
請求項1から請求項3のうちのいずれか1項に記載の入力保護回路。 The input protection circuit according to any one of claims 1 to 3, further comprising a register that stores a count value obtained by the level change determination circuit and a determination result of the abnormality determination circuit.
請求項4記載の入力保護回路。 The input protection circuit according to claim 4, wherein the level change determination circuit sets a maximum value among the plurality of count values in the register.
前記入力保護回路は、
前記入力回路と前記電流供給源との間に設けられているスイッチ回路と、
前記入力信号における所定時間内の論理レベルの変化を検出するレベル変化検出回路と、
前記レベル変化検出回路が検出した論理レベルの変化回数を計数し、計数値が所定のしきい値を越えているか否か判定するレベル変化判定回路と、
前記レベル変化判定回路が前記所定時間よりも長い所定期間で計数値が所定のしきい値を越えていると判定した回数が、所定回数を越えているか否か判定し、所定回数を越えていると判定した場合に前記スイッチ回路を遮断状態に設定する異常判定回路とを含む
ことを特徴とする半導体集積回路。 Semiconductor integrated circuit including an input circuit to which an input signal which is a digital signal is input, a current supply source for supplying current to the input circuit, and an input protection circuit for performing processing to prevent overcurrent from flowing in the input circuit A circuit,
The input protection circuit is
A switch circuit provided between the input circuit and the current supply source;
A level change detection circuit for detecting a change in logic level within a predetermined time in the input signal;
A level change determination circuit that counts the number of logical level changes detected by the level change detection circuit and determines whether the count value exceeds a predetermined threshold;
The number of times that the level change determination circuit determines that the count value exceeds a predetermined threshold in a predetermined period longer than the predetermined time is determined whether it exceeds the predetermined number, and exceeds the predetermined number of times. And an abnormality determination circuit that sets the switch circuit to a cut-off state when it is determined as a semiconductor integrated circuit.
入力信号がハイレベルからローレベルに変化したときに、または入力信号がローレベルからハイレベルに変化したときに所定レベルの信号をラッチ出力する複数のラッチ回路を含み、
前記複数のラッチ回路からのラッチ出力の数を集計した値を論理レベルの変化回数とする
請求項6記載の半導体集積回路。 The level change detection circuit in the input protection circuit is
A plurality of latch circuits that latch and output a signal of a predetermined level when the input signal changes from a high level to a low level or when the input signal changes from a low level to a high level;
The semiconductor integrated circuit according to claim 6, wherein a value obtained by summing up the number of latch outputs from the plurality of latch circuits is defined as the number of logic level changes.
請求項6または請求項7記載の半導体集積回路。 The semiconductor integrated circuit according to claim 6, wherein the input protection circuit includes a register that stores a count value obtained by the level change determination circuit and a determination result of the abnormality determination circuit.
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JP2010091045A JP2011222789A (en) | 2010-04-12 | 2010-04-12 | Input protection circuit and semiconductor integrated circuit |
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CN111952938A (en) * | 2020-07-31 | 2020-11-17 | 深圳市信锐网科技术有限公司 | Input protection circuit and method of power supply |
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- 2010-04-12 JP JP2010091045A patent/JP2011222789A/en active Pending
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