JP6164104B2 - 電源回路および情報処理装置 - Google Patents

Description

本開示の技術は、マルチフェーズＤＣ−ＤＣコンバータを含む電源回路や、該電源回路を含む装置に関する。

ＰＣ（パーソナルコンピュータ）などの情報処理装置では、ＣＰＵ（Central Processing Unit ）の高速化が電源回路の負荷電流を増大させている。単一のＤＣ−ＤＣコンバータを使用した電源回路では、大電流の供給が困難である。このため、電源回路には大電流の要求に耐えられるマルチフェーズＤＣ−ＤＣコンバータが使用されている。

マルチフェーズＤＣ−ＤＣコンバータは、並列化された複数のＤＣ−ＤＣコンバータを備え、各コンバータの出力位相をずらすことにより、大電流化やリプル率の改善を図っている。このマルチフェーズＤＣ−ＤＣコンバータでは、負荷電流の増減に応じてシングルフェーズ動作からマルチフェーズ動作に切り替え、またマルチフェーズ動作からシングルフェーズ動作に切り替えることができる。つまり、負荷電流が減少し、その値が一定の閾値以下であれば、シングルフェーズ動作に切り替える。これにより、高効率化が図られる。

また、このマルチフェーズＤＣ−ＤＣコンバータでは、出力電流の変動が大きい負荷に対応するため、コンバータの入力コンデンサの音鳴り現象を軽減する必要がある。この音鳴り現象を軽減するため、大容量の電解アルミコンデンサと小容量のセラミックコンデンサが並列化される。このコンデンサの並列化が、入力コンデンサの必要容量に対し音鳴り防止のための余剰容量分だけ容量を増加させている。

ＤＣ−ＤＣコンバータに関し、入出力間に直列に接続した２つのスイッチング素子を交互にスイッチングさせてコンデンサを充放電させ、出力側に平滑コンデンサを備え、入力電圧の変換出力を生成することが知られている（特許文献１）。

特開２００４−０８８９１０号公報

ところで、マルチフェーズＤＣ−ＤＣコンバータではマルチフェーズ動作を前提に出力コンデンサの容量が設定されている。この出力コンデンサの実装面積を小さくするため容量を低減すれば、シングルフェーズ動作などの負荷電流が減少した際の動作で電力変換効率が低下するという課題がある。

そこで、本開示の技術の目的は上記課題に鑑み、マルチフェーズＤＣ−ＤＣコンバータを備える電源回路に関し、負荷電流が減少した際の電力変換効率を高めることにある。

上記目的を達成するため、本開示の構成は、一例として、複数のコンバータを並列に備え、これらコンバータから負荷電流の増減に応じて１または複数のコンバータを動作させるマルチフェーズＤＣ−ＤＣコンバータを含む電源回路が備えられる。この電源回路において、シングルフェーズ動作時に動作させるコンバータと前記シングルフェーズ動作時に休止させるコンバータを分離し、休止中の前記コンバータのコンデンサを動作中の前記コンバータの出力コンデンサに並列に接続する接続切替え部が提供される。また接続するコンデンサは、休止中のコンバータの入力コンデンサである。

本開示の技術によれば、次の効果が得られる。

(1) シングルフェーズの動作時、休止中のコンバータのコンデンサを動作中のコンバータの出力コンデンサに並列化するので、休止中のコンバータのコンデンサを有効に活用でき、電源回路の電力変換効率を高めることができる。

(2) シングルフェーズの動作時、出力コンデンサの容量を既存のコンデンサを用いて増量でき、スイッチング駆動周波数を抑え、省電力化を図ることができる。

そして、本開示の技術の他の目的、特徴および利点は、添付図面および各実施の形態を参照することにより、一層明確になるであろう。

第１の実施の形態に係る電源回路を示す回路図である。 マルチフェーズＤＣ−ＤＣコンバータを示す回路図である。 マルチフェーズＤＣ−ＤＣコンバータの制御動作を示すタイミングチャートである。 スイッチ動作および出力コンデンサを示す図である。 第２の実施の形態に係る電源回路のマルチフェーズＤＣ−ＤＣコンバータを示す回路図である。 スイッチ動作および出力コンデンサを示す図である。 第３の実施の形態に係る電源回路を示す図である。 マルチフェーズＤＣ−ＤＣコンバータを示す回路図である。 マルチフェーズＤＣ−ＤＣコンバータのコントローラの制御機能を示す図である。 マルチフェーズＤＣ−ＤＣコンバータのコントローラおよびゲート制御部の一例を示す図である。 ゲート制御部の制御動作を示すフローチャートである。 制御動作を示すタイミングチャートである。 フェーズ切替えに伴うコンデンサ電圧を示す図である。 第４の実施の形態に係る電源回路のマルチフェーズＤＣ−ＤＣコンバータを示す回路図である。 マルチフェーズＤＣ−ＤＣコンバータのコントローラを示す回路図である。 スイッチ駆動部を示す回路図である。 制御動作を示すタイミングチャートである。 第５の実施の形態に係る電源回路のマルチフェーズＤＣ−ＤＣコンバータを示す回路図である。 制御動作を示すタイミングチャートである。 フェーズ切替えに伴うコンデンサ電圧を示す図である。 第６の実施の形態に係るラップトップＰＣを示す図である。 マザーボードの電源分配を示す図である。

〔第１の実施の形態〕

図１は、第１の実施の形態に係る電源回路を示している。この電源回路１には一例としてマルチフェーズＤＣ−ＤＣコンバータ２−１およびコントローラ３１が備えられる。マルチフェーズＤＣ−ＤＣコンバータ２−１は、シングルフェーズ動作時に動作させるコンバータと、該シングルフェーズ動作時に休止させるコンバータを含む。これら動作させるコンバータか休止させるコンバータかは、負荷電流の増減によって決定される。この動作切替えは、コントローラ３１によって制御される。

マルチフェーズＤＣ−ＤＣコンバータ２−１には図２に示すように、複数のコンバータとして三組のＤＤＣ Ｐｈａｓｅ１、ＤＤＣ Ｐｈａｓｅ２、ＤＤＣ Ｐｈａｓｅ３が備えられている。以下、ＤＤＣ Ｐｈａｓｅ１をフェーズ４−１と称し、ＤＤＣ Ｐｈａｓｅ２をフェーズ４−２と称し、ＤＤＣ Ｐｈａｓｅ３をフェーズ４−３と称する。

各フェーズ４−１、４−２、４−３は入出力間に並列に接続されている。各フェーズ４−１、４−２、４−３の入力部と接地との間には入力コンデンサ６−１、６−２、６−３が接続されている。また、各出力部と接地との間には出力コンデンサ８−１、８−２、８−３が備えられているとともに、共通の負荷抵抗１０が接続されている。

このマルチフェーズＤＣ−ＤＣコンバータ２−１にはコントローラ３１により制御される接続切替え部１２が含まれる。この接続切替え部１２では１フェーズ動作時に動作させるフェーズ４−１、４−２、４−３を動作中か休止中かで分離し、１フェーズ動作時に休止させるたとえば、入力コンデンサ６−２、６−３を出力コンデンサ８−１に並列化する。この接続切替え部１２には分離部１４およびコンデンサ接続切替え部１６が含まれる。分離部１４ではたとえば、動作中のフェーズ４−１と休止中のフェーズ４−２、４−３とを分離する。また、コンデンサ接続切替え部１６は、休止中のフェーズ４−２、４−３の入力コンデンサ６−２、６−３を動作中のフェーズ４−１の出力コンデンサ８−１に並列に接続する。

このマルチフェーズＤＣ−ＤＣコンバータ２−１のシングルフェーズ動作ではフェーズ４−１のみが動作し、マルチフェーズ動作ではフェーズ４−１の動作に加え、フェーズ４−２、４−３のいずれか一方または双方を動作させる。入力電圧Ｖｉｎはシングルフェーズ動作またはマルチフェーズ動作により出力電圧Ｖｏｕｔに変換される。

このマルチフェーズＤＣ−ＤＣコンバータ２−１のシングルフェーズ動作では、フェーズ４−１のみが動作しており、他のフェーズ４−２、４−３は休止中である。休止中のフェーズ４−２、４−３を切り離すため、スイッチ１８−１、１８−２が備えられている。また、休止中のフェーズ４−２、４−３の入力コンデンサ６−２、６−３を出力コンデンサ８−１に並列に接続するため、スイッチ２０−１、２０−２が備えられている。入力コンデンサ６−２、６−３は、休止中フェーズのコンデンサの一例である。

スイッチ１８−１、１８−２は、動作中のフェーズ４−１と休止中のフェーズ４−２、４−３を分離する分離回路の一例である。また、スイッチ２０−１、２０−２は、休止中のフェーズ４−２、４−３の入力コンデンサ６−２、６−３を動作中のフェーズ４−１の出力コンデンサ８−１に並列に接続するコンデンサ切替え回路の一例である。これら分離回路およびコンデンサ切替え回路は、接続切替え回路の一例である。これらスイッチ１８−１、１８−２、２０−１、２０−２をＯＮ、ＯＦＦする信号はコントローラ３１から出力される。

図３は、コントローラ３１の制御による、３フェーズ動作から１フェーズ動作への切替え、１フェーズ動作から３フェーズ動作への切替えを示している。

図３のＡは、フェーズ４−１に対してコントローラ３１から出力されるフェーズ１スイッチング信号Ｐｈａｓｅ１＿ＳＷを示している。この場合、フェーズ４−１は、このスイッチング信号により連続して動作している。

図３のＢは、フェーズ４−２に対してコントローラ３１から出力されるフェーズ２スイッチング信号Ｐｈａｓｅ２＿ＳＷを示している。図３のＣは、フェーズ４−３に対してコントローラ３１から出力されるフェーズ３スイッチング信号Ｐｈａｓｅ３＿ＳＷを示している。これらスイッチング信号は、１フェーズ動作で休止状態となる。これにより、１フェーズ動作で各フェーズ４−２、４−３が動作を休止し、フェーズ４−１のみが動作中となる。

図３のＤは、スイッチ１８−１、１８−２に対してコントローラ３１から出力されるスイッチング信号ＳＷ＿Ａ、ＳＷ＿Ｂを示している。スイッチング信号ＳＷ＿Ａ、ＳＷ＿Ｂは３フェーズ動作で高（Ｈ）レベル、１フェーズ動作で低（Ｌ）レベルに切り替えられる。これにより、スイッチ１８−１、１８−２は閉（ＯＮ）状態から開（ＯＦＦ）状態に切り替えられる。したがって、動作中のフェーズ４−１から休止中のフェーズ４−２、４−３が切り離されて分離される。

図３のＥは、スイッチ２０−１、２０−２に対してコントローラ３１から出力されるスイッチング信号ＳＷ＿Ｃ、ＳＷ＿Ｄを示している。スイッチング信号ＳＷ＿Ｃ、ＳＷ＿Ｄは３フェーズ動作でＬレベル、１フェーズ動作でＨレベルに切り替えられる。これにより、スイッチ２０−１、２０−２は開状態から閉状態に切り替えられる。

図３のＦは、コントローラ３１によって制御される３フェーズ動作と１フェーズ動作のモード切替えを示している。

図４のＡは、コントローラ３１によって制御されるシングルフェーズ動作を示している。この場合、図４のＢに示すように、シングルフェーズ動作で休止中となったフェーズ４−２、４−３の入力コンデンサ６−２、６−３は、動作中のフェーズ４−１の出力コンデンサ８−１に並列に接続される。出力コンデンサ８−２、８−３はフェーズ切替えに無関係に出力コンデンサ８−１に既に並列に接続される。

入力コンデンサ６−２、６−３の容量をＣ２、Ｃ３、出力コンデンサ８−１、８−２、８−３の容量をＣ４、Ｃ５、Ｃ６とすれば、容量Ｃ２、Ｃ３の並列化により、合成容量ΣＣは、
ΣＣ＝Ｃ２・Ｃ３・Ｃ４・Ｃ５・Ｃ６／（Ｃ２＋Ｃ３＋Ｃ４＋Ｃ５＋Ｃ６）
・・・(1)
となる。したがって、シングルフェーズ動作時には、出力コンデンサ８−１の容量Ｃ４を合成容量ΣＣに増加させることができる。

＜第１の実施の形態の効果＞

(1) マルチフェーズＤＣ−ＤＣコンバータ２−１において、シングルフェーズ動作時、休止しているフェーズ４−２、４−３の入力コンデンサ６−２、６−３を動作中のフェーズ４−１の出力コンデンサ８−１に並列に接続することができる。これにより、動作休止により、動作しているフェーズ以外の未使用であった入力コンデンサ６−２、６−３の有効利用を図ることができる。

(2) シングルフェーズ動作時、既設のコンデンサを利用し、出力コンデンサ容量を増大することができる。

(3) 実装面積やコスト制約のために制限を受けていた出力コンデンサについて、実装面積を拡大することなく、コストを増大することなく、容量を増大することができる。

(4) このようなマルチフェーズＤＣ−ＤＣコンバータ２−１を電源回路に用いれば、シングルフェーズ動作時、つまり、負荷電流が減少した際の電源回路１の電力変換効率が高められる。

〔第２の実施の形態〕

図５は、第２の実施の形態に係る電源回路１のマルチフェーズＤＣ−ＤＣコンバータ２−２を示している。

第１の実施の形態ではフェーズ４−１、４−２、４−３に対応する出力コンデンサ８−１、８−２、８−３を備えているのに対し、この実施の形態では、単一の出力コンデンサ８を用いている。この場合、出力コンデンサ８の容量は出力コンデンサ８−１、８−２、８−３の並列化容量であればよい。

第１の実施の形態ではスイッチ１８−１、１８−２およびスイッチ２０−１、２０−２を備えているのに対し、第２の実施の形態では、スイッチ１８−１、１８−２を単一のスイッチ１８とし、スイッチ２０−１、２０−２を単一のスイッチ２０としている。

斯かる構成としても、シングルフェーズ動作時、図６のＡおよびＢに示すように、休止しているフェーズ４−２、４−３の入力コンデンサ６−２、６−３を出力コンデンサ８に並列に接続することができる。

また、入力コンデンサ６−２、６−３の容量をＣ２、Ｃ３、出力コンデンサ８の容量をＣ７とすれば、容量Ｃ２、Ｃ３の並列化により、合成容量ΣＣは、
ΣＣ＝Ｃ２・Ｃ３・Ｃ７／（Ｃ２＋Ｃ３＋Ｃ７）
・・・(2)
となる。したがって、出力コンデンサ８の容量Ｃ７を合成容量ΣＣに増加させることができる。

＜第２の実施の形態の効果＞

(1) 第１の実施の形態と同様に、動作しているフェーズ以外の未使用であった入力コンデンサ６−２、６−３の有効利用を図ることができる。

(2) シングルフェーズ動作時、既設のコンデンサを利用し、出力コンデンサ容量を増大することができるとともに、出力コンデンサ８の単一化により、部品点数の削減、実装面積の縮小、工数の削減を図ることができる。

(3) スイッチ１８−１、１８−２をスイッチ１８に単一化し、スイッチ２０−１、２０−２をスイッチ２０に単一化して第１の実施の形態と同様の分離機能やコンデンサ接続切替え機能を得ることができる。これによっても、部品点数の削減、実装面積の縮小、工数の削減を図ることができる。

〔第３の実施の形態〕

図７は、第３の実施の形態に係る電源回路１を示している。この電源回路１では、第１の実施の形態と同様に、マルチフェーズＤＣ−ＤＣコンバータ２−３とともにコントローラ３２を備える。マルチフェーズＤＣ−ＤＣコンバータ２−３は第１の実施の形態と同様に、シングルフェーズ動作時に動作させるコンバータと、該シングルフェーズ動作時に休止させるコンバータを含む。これら動作させるコンバータか休止させるコンバータかは、負荷電流の増減によって決定される。この動作切替えは、コントローラ３２によって制御される。

図８に示すように、このマルチフェーズＤＣ−ＤＣコンバータ２−３は一例として３フェーズ非絶縁型降圧ＤＣＤＣコンバータである。図８において、第１および第２の実施の形態と同一部分には同一符号を付してある。

このマルチフェーズＤＣ−ＤＣコンバータ２−３のフェーズ４−１には、Ｎｃｈ ＭＯＳＦＥＴ（Ｎｃｈ Metal Oxide Semiconductor Field Effect Transistor ：Ｎチャネル金属酸化物半導体電界効果トランジスタ、以下単に「Ｑ」とする）２２−１１、インダクタ２４−１および抵抗２６−１が直列に接続されている。Ｑ２２−１１とインダクタ２４−１の接続点と、接地点との間にはＱ２２−１２が接続されている。フェーズ４−２には、フェーズ４−１と同様にＱ２２−２１、２２−２２、インダクタ２４−２および抵抗２６−２からなる回路を備えている。フェーズ４−３には、フェーズ４−１と同様にＱ２２−３１、２２−３２、インダクタ２４−３および抵抗２６−３からなる回路を備えている。これらＱ２２−１１、２２−１２、２２−２１、２２−２２、２２−３１、２２−３２はコントローラ３２（図１０）によって、負荷抵抗１０に流れる負荷電流の大小に基づいて制御される。

各フェーズ４−２、４−３には、Ｑ２８が入力側に接続され、Ｑ３０が並列に接続されている。Ｑ２８は第１の実施の形態のスイッチ１８−１、１８−２（図２）または第２の実施の形態のスイッチ１８（図５）に対応している。また、Ｑ３０は第１の実施の形態のスイッチ２０−１、２０−２（図２）または第２の実施の形態のスイッチ２０（図５）に対応している。

これらＱ２８、３０により既述の接続切替え部１２が形成されている。つまり、Ｑ２８では動作中のフェーズ４−１とたとえば、休止中のフェーズ４−２、４−３とを分離する分離部１４が形成されている。この場合、Ｑ３０では、休止中のフェーズ４−２、４−３の入力コンデンサ６−２、６−３を出力コンデンサ８に並列に接続するコンデンサ切替え部１６が形成されている。

図９は、マルチフェーズＤＣ−ＤＣコンバータ２−３のコントローラ３２を示している。コントローラ３２は制御部の一例である。

このコントローラ３２の制御機能３４には、電流検出機能３６、電圧検出機能３８、動作フェーズ判断機能４０、ゲート制御機能４２、接続切替え機能４４が含まれる。

電流検出機能３６は、マルチフェーズＤＣ−ＤＣコンバータ２−３に流れる電流を検出する。電圧検出機能３８は、マルチフェーズＤＣ−ＤＣコンバータ２−３の各部の電圧を検出する。

動作フェーズ判断機能４０は、負荷電流から負荷状態を検出し、動作フェーズとしてマルチフェーズ動作かシングルフェーズ動作かを判断する。

ゲート制御機能４２は、マルチフェーズＤＣ−ＤＣコンバータ２−３のＱ２２−１１、２２−１２、２２−２１、２２−２２、２２−３１、２２−３２のゲート入力を制御する。これにより、Ｑ２２−１１、２２−１２、２２−２１、２２−２２、２２−３１、２２−３２がスイッチング動作をする。

このゲート制御機能４２には、シングル動作フェーズの際、負荷電流が減少していれば、ＰＷＭ（Pulse Width Modulation：パルス幅変調）制御動作からＰＦＭ（Pulse Frequency Modulation：パルス周波数変調）制御動作に切り替える機能が含まれる。つまり、ＰＷＭ制御動作ではパルス幅を制御するのに対し、ＰＦＭ制御動作では、単位時間内のスイッチング回数を制御する。

接続切替え機能４４は、Ｑ２８、３０を導通または非導通に切り替える。Ｑ２８の導通状態で、Ｑ３０を非導通状態に切り替える。また、Ｑ２８の非導通状態で、Ｑ３０を導通状態に切り替える。これにより、シングルフェーズ動作の際、動作中のフェーズ４−１に対し、休止中のフェーズ４−２、４−３がフェーズ４−１から切り離される。同時に、入力コンデンサ６−２、６−３が出力コンデンサ８に並列に接続される。

図１０のＡは、マルチフェーズＤＣ−ＤＣコンバータ２−３のコントローラ３２の一例を示している。

このコントローラ３２はたとえば、ＩＣ（Integrated Circuit）で形成されている。このコントローラ３２には電流検出部４６−１、４６−２、４６−３、電圧比較部４８、ゲート制御部５０、ゲート駆動部５２−１、５２−２、５２−３、スイッチ駆動部５４が含まれる。

電流検出部４６−１、４６−２、４６−３は既述の電流検出機能３６を実現する。電流検出部４６−１では、抵抗２６−１のインダクタ側電圧ＣＳＰ１と、出力コンデンサ側電圧ＣＳＮを受け、つまり、抵抗２６−１の端間電圧によりフェーズ４−１の負荷電流を検出する。抵抗２６−１は電流検出抵抗であり、抵抗２６−１を流れる電流は、端間電圧を抵抗２６−１の抵抗値で除すことにより求められる。同様に、電流検出部４６−２では、抵抗２６−２のインダクタ側電圧ＣＳＰ２と、出力コンデンサ側電圧ＣＳＮを受け、つまり、抵抗２６−２の端間電圧によりフェーズ４−２の負荷電流を検出する。また、電流検出部４６−３では、抵抗２６−３のインダクタ側電圧ＣＳＰ３と、出力コンデンサ側電圧ＣＳＮを受け、つまり、抵抗２６−３の端間電圧によりフェーズ４−３の負荷電流を検出する。これら電流の検出原理は既述の通りである。

電圧比較部４８は既述の電圧検出機能３８を実現する。この電圧比較部４８では、出力電圧ＦＢと、Ｑ２８、３０の接続点の電圧ＦＢ２とを比較する。

ゲート制御部５０は動作フェーズ判断機能４０、ゲート制御機能４２を実現する。このゲート制御部５０では、外部制御部からイネーブル信号Ｅｎａｂｌｅ、これら電流検出部４６−１、４６−２、４６−３の検出出力、出力電圧ＦＢおよび電圧比較部４８の比較出力を受け、既述の動作フェーズの判断機能やゲート制御機能を実現する。

ゲート駆動部５２−１では、ゲート制御部５０の制御出力に応じて、Ｑ２２−１１に対するゲート信号ＧＨ１、Ｑ２２−１２に対するゲート信号ＧＬ１を生成する。これにより、Ｑ２２−１１、２２−１２をスイッチングさせる。

ゲート駆動部５２−２では、ゲート制御部５０の制御出力に応じて、Ｑ２２−２１に対するゲート信号ＧＨ２、Ｑ２２−２２に対するゲート信号ＧＬ２を生成する。これにより、Ｑ２２−２１、２２−２２をスイッチングさせる。

ゲート駆動部５２−３では、ゲート制御部５０の制御出力に応じて、Ｑ２２−３１に対するゲート信号ＧＨ３、Ｑ２２−３２に対するゲート信号ＧＬ３を生成する。これにより、Ｑ２２−３１、２２−３２をスイッチングさせる。

スイッチ駆動部５４は既述の接続切替え機能４４を実現する。このスイッチ駆動部５４ではゲート制御部５０の制御出力を受け、第１のスイッチ信号ＳＷＩＴＣＨ＿Ａおよび第２のスイッチ信号ＳＷＩＴＣＨ＿Ｂを生成する。スイッチ信号ＳＷＩＴＣＨ＿ＡはＱ２８のゲートに加えられ、Ｑ２８を導通または非導通に切り替える。スイッチ信号ＳＷＩＴＣＨ＿ＢはＱ３０のゲートに加えられ、Ｑ３０を導通または非導通に切り替える。これにより、既述の接続切替え機能４４を実現する。このコントローラ３２では、接続切替え機能４４を内部回路で実現している。

この実施の形態では、各ゲート駆動部５２−１、５２−２、５２−３およびスイッチ駆動部５４には入力電圧Ｖｉｎがダイオード５６を介して加えられている。つまり、各ゲート駆動部５２−１、５２−２、５２−３には、駆動電圧として入力電圧Ｖｉｎよりダイオード５６の順方向降下電圧だけ低い電圧が加えられている。この場合、フェーズ４−１のＱ２２−１１とＱ２２−１２の接続点ＳＷ１には、コンデンサ５８を介してブートストラップ電圧ＢＳＴが加えられている。

図１０のＢは、ゲート制御部５０のハードウェアの一例を示している。ゲート制御部５０にはたとえば、マイクロコンピュータを用いることができる。このゲート制御部５０では、プロセッサ５０２、ＲＯＭ（Read-Only Memory）５０４、ＲＡＭ（Random-Access Memory）５０６および入出力部（Ｉ／Ｏ）５０８が備えられる。これら各部はバス５１０で接続されている。プロセッサ５０２は、ＲＯＭ５０４に格納されているプログラムを実行する。これにより、既述の動作フェーズ判断機能４０やゲート制御機能４２の情報処理が実行される。ＲＯＭ５０４にはＯＳ（Operating System）、ファームウェア、アプリケーションプログラムなどが格納されている。ＲＡＭ５０６は情報処理のワークエリアに用いられる。Ｉ／Ｏ５０８は、電流検出部４６−１、４６−２、４６−３の検出出力、電圧比較部４８の比較出力、出力電圧ＦＢ、イネーブル信号Ｅｎａｂｌｅを受け、ゲート駆動部５２−１、５２−２、５２−３、スイッチ駆動部５４に対し制御信号を出力する。

図１１は、ゲート制御部５０における制御の処理手順を示している。この処理手順では、負荷電流がフェーズ切替閾値より大きいため、３フェーズモードとして動作する場合はスイッチ信号ＳＷＩＴＣＨ＿ＡをＨＩＧＨ（ＯＮ状態）、スイッチ信号ＳＷＩＴＣＨ＿ＢをＬＯＷ（ＯＦＦ状態）に制御する。また、逆に１フェーズモードで動作する場合、ＳＷＩＴＣＨ＿ＡをＬＯＷ（ＯＦＦ状態）、ＳＷＩＴＣＨ＿ＢをＨＩＧＨ（ＯＮ状態）に制御する。そして、３フェーズモードから１フェーズモードに切り替わるタイミングである期間ＴＳでは、補完的処理を行っている。

ＳＷＩＴＣＨ＿ＡをＨＩＧＨ、ＳＷＩＴＣＨ＿ＢをＬＯＷにし（Ｓ１１）、３フェーズモードに切り替える（Ｓ１２）。つまり、フェーズ４−１、４−２、４−３の全てを動作させる。

ゲート制御部５０は３フェーズモードかを判断する（Ｓ１３）。３フェーズモードであれば（Ｓ１３のＹＥＳ）、出力電流＜フェーズ切替閾値であるかを判断する（Ｓ１４）。出力電流＜フェーズ切替閾値であれば（Ｓ１４のＹＥＳ）、既述の期間ＴＳの補完的処理に移行する。また、出力電流＜フェーズ切替閾値でなければ（Ｓ１４のＮＯ）、Ｓ１３に戻る。

期間ＴＳに入ると、ＳＷＩＴＣＨ＿ＡをＬＯＷにし（Ｓ１５）、｜出力電圧ＦＢ−電圧ＦＢ２｜≦閾値であるかを判断する（Ｓ１６）。

｜出力電圧ＦＢ−電圧ＦＢ２｜≦閾値でなければ（Ｓ１６のＮＯ）、フェーズ４−２、フェーズ４−３をともに駆動し（Ｓ１７）、これを｜出力電圧ＦＢ−電圧ＦＢ２｜≦閾値になるまで継続する。

｜出力電圧ＦＢ−電圧ＦＢ２｜≦閾値であれば（Ｓ１６のＹＥＳ）、ＳＷＩＴＣＨ＿ＢをＨＩＧＨにする（Ｓ１８）。

期間ＴＳの処理で、ＳＷＩＴＣＨ＿ＢがＨＩＧＨになれば、１フェーズモードに切り替え（Ｓ１９）、Ｓ１３に戻る。

また、Ｓ１３において、３フェーズモードでなければ（Ｓ１３のＮＯ）、出力電流≧フェーズ切替閾値であるかを判断する（Ｓ２０）。

出力電流≧フェーズ切替閾値でなければ（Ｓ２０のＮＯ）、Ｓ１３に戻る。また、出力電流≧フェーズ切替閾値であれば（Ｓ２０のＹＥＳ）、ＳＷＩＴＣＨ＿ＢをＬＯＷにし（Ｓ２１）。ＳＷＩＴＣＨ＿ＡをＨＩＧＨにする（Ｓ２２）。これにより、３フェーズモードに切り替え（Ｓ２３）、Ｓ１３に戻る。

図１２は、この制御処理におけるタイミングチャートを示している。図１２のＡは、フェーズ４−１のＱ２２−１１、２２−１２のスイッチング動作を示している。図１２のＢは、フェーズ４−２のＱ２２−２１、２２−２２のスイッチング動作を示している。図１２のＣは、フェーズ４−３のＱ２２−３１、２２−３２のスイッチング動作を示している。期間ＴＳにおいて、図１２のＢのパルスＢｏでコンデンサ６−２が放電される。同様に、図１２のＣのパルスＣｏでコンデンサ６−３が放電される。

図１２のＤは、ＳＷＩＴＣＨ＿Ａを示している。図１２のＥは、ＳＷＩＴＣＨ＿Ｂを示している。図１２のＥにおいて、ＴＳは既述の補完的処理が実行される期間である。

図１２のＦは、モード遷移を示している。この例では、３フェーズモードからたとえば、１フェーズモードに切り替わり、この１フェーズモードから他のフェーズモードたとえば、３フェーズモードに切り替えられている。

図１３は、３フェーズモードから１フェーズモードへの切替え時の入力コンデンサ６−２、６−３の電圧の推移を示している。図１３に示す時間および電圧の値は一例であり、これらの値に本開示の技術が限定されるものではない。

図１３において、Ｖｉｎは入力電圧、Ｖｏｕｔは出力電圧である。ＴＳは既述の補完的処理の期間である。破線で包囲されたＳＷ１、ＳＷ２およびＳＷ３を動作させている３フェーズの駆動期間である。一点鎖線で包囲されたＳＷ２はフェーズ４−２の駆動期間、一点鎖線で包囲されたＳＷ３はフェーズ４−３の駆動期間を示している。

３フェーズモードから１フェーズモードに切り替わるタイミング（期間ＴＳ）では、入力コンデンサ６−２、６−３の電圧は出力電圧Ｖｏｕｔに対して高い。このため、Ｑ２８をＯＦＦにした直後に、Ｑ３０をＯＮにすると、出力電圧Ｖｏｕｔが上昇する場合がある。これを回避するため、期間ＴＳではＱ２８、３０をともにＯＦＦ状態にした後、フェーズ２のフェーズ４−２、フェーズ３のフェーズ４−３を駆動する。これにより、コンデンサ６−２、６−３の電圧が低下する。このコンデンサ６−２、６−３の電圧、つまり、電圧ＦＢ２と出力電圧Ｖｏｕｔとの差電圧が一定の閾値以下になった時点で、Ｑ３０をＯＮに移行させ、出力電圧Ｖｏｕｔが上昇する不都合を回避している。

図１３の例では、入力電圧Ｖｉｎを１９〔Ｖ〕、出力電圧Ｖｏｕｔを１〔Ｖ〕と仮定した場合である。期間ＴＳのフェーズ４−１、４−２、４−３とコンデンサ６−２、６−３の電圧ＦＢ２の変移を示している。

そして、１フェーズモードから３フェーズモードに切り替わる際は、Ｑ３０をＯＦＦに切り替えた後、Ｑ２８をＯＮしに切り替える。その後にフェーズ２のフェーズ４−２、フェーズ３のフェーズ４−３の駆動を開始する。

＜第３の実施の形態の効果＞

(1) シングルフェーズモード動作時に駆動されていない他のフェーズの入力コンデンサ６−２、６−３を出力コンデンサに利用できる。

(2) シングルフェーズ動作や負荷電流が小さい場合には、パルス幅変調（Pulse Width Modulation：ＰＷＭ）制御動作からパルス周波数変調（Pulse Frequency Modulation：ＰＦＭ）制御動作に切り替えればよい。このシングルフェーズ動作において、ＰＦＭ制御動作を行う場合、出力コンデンサ容量を増加させることができる。この出力コンデンサ容量の増加により、Ｑ２２−１２のオン時の電圧降下を低減できる。これにより、スイッチング周波数が小さくでき、スイッチング損失を減少させることができ、負荷電流が減少した際に、その負荷電流に応じて電力変換効率を高めることができる。ＰＦＭ動作において、出力コンデンサの容量が大きくなれば、スイッチング周波数を小さくでき、損失を減少できる。

(3) 音鳴き対策用に入力コンデンサ６−２、６−３に大容量の電解コンデンサを使用している場合、この大容量の入力コンデンサ６−２、６−３をシングルフェーズ動作時の出力コンデンサに活用できる。つまり、休止中のフェーズの入力コンデンサ６−２、６−３の活用とともに、音鳴き対策用に付加されている容量を出力コンデンサに利用でき、コンデンサの有効活用を図ることができる。

(4) この入力コンデンサ６−２、６−３を出力コンデンサ８に対する並列化は、新たなコンデンサを実装することがないので、実装面積を拡大することもなく経済的である。

〔第４の実施の形態〕

図１４は、第４の実施の形態に係る電源回路１の３フェーズＤＣ−ＤＣコンバータ２−４を示している。このマルチフェーズＤＣ−ＤＣコンバータ２−４はＤｒＭＯＳで構成される３フェーズ非絶縁型降圧ＤＣ−ＤＣコンバータである。図１４において、第３の実施の形態と同一部分には同一符号を付してある。

この実施の形態では、フェーズ４−１がゲート入力部６０−１、Ｈｉ側駆動部６２−１１、Ｌｏｗ側駆動部６２−１２を含むＤｒＭＯＳを用いて１チップに集積化されている。ゲート入力部６０−１にはコントローラ３３からＰＷＭ１、ＰｈＤｉｓａｂｌｅ１を受け、Ｈｉ側駆動部６２−１１およびＬｏｗ側駆動部６２−１２のスイッチング信号を生成する。これにより、Ｈｉ側駆動部６２−１１はＱ２２−１１を駆動する。Ｌｏｗ側駆動部６２−１２はＱ２２−１２を駆動する。

フェーズ４−２は、同様にゲート入力部６０−２、Ｈｉ側駆動部６２−２１、Ｌｏｗ側駆動部６２−２２を含むＤｒＭＯＳであり、１チップに集積化されている。ゲート入力部６０−２にはスイッチ駆動部５５からＰＷＭ２ＭＯＤ、ＰｈＤｉｓａｂｌｅ２ＭＯＤを受け、Ｈｉ側駆動部６２−２１およびＬｏｗ側駆動部６２−２２のスイッチング信号を生成する。これにより、Ｈｉ側駆動部６２−２１はＱ２２−２１を駆動する。Ｌｏｗ側駆動部６２−２２はＱ２２−２２を駆動する。

フェーズ４−３は、同様にゲート入力部６０−３、Ｈｉ側駆動部６２−３１、Ｌｏｗ側駆動部６２−３２を含むＤｒＭＯＳであり、同様に１チップに集積化されている。ゲート入力部６０−３にはコントローラ３３からＰＷＭ３、ＰｈＤｉｓａｂｌｅ３を受け、Ｈｉ側駆動部６２−３１およびＬｏｗ側駆動部６２−３２のスイッチング信号を生成する。これにより、Ｈｉ側駆動部６２−３１はＱ２２−３１を駆動する。Ｌｏｗ側駆動部６２−３２はＱ２２−３２を駆動する。

斯かる構成によれば、１フェーズモードで動作する場合、２フェーズ、３フェーズのＤｒＭＯＳに対してＤｉｓａｂｌｅ信号をアサートする。つまり、ＰＷＭを３ステート出力にしてＤｉｓａｂｌｅ信号をアサートする代わりに、ＰＷＭをＨｉ−Ｚ（高インピーダンス化）にする動作が可能である。

図１５は、第４の実施の形態のマルチフェーズＤＣ−ＤＣコンバータ２−４に用いられるコントローラ３３を示している。図１５において、図１０と同一部分には同一符号を付してある。このコントローラ３３では第３の実施の形態のコントローラ３２と異なり、外部回路のスイッチ駆動部５５（図１６）を用いている。この場合、電圧比較部４８の機能はスイッチ駆動部５５に移動させている。

このコントローラ３３には既述のゲート制御部５０およびゲート駆動部５２−１、５２−２、５２−３に代え、ゲート制御部５１およびゲート出力部６４−１、６４−２、６４−３が含まれる。このゲート制御部５１の出力は、ゲート出力部６４−１、６４−２、６４−３に加えられている。これにより、ゲート出力部６４−１には出力信号ＰＷＭ１、ＰｈＤｉｓａｂｌｅ１が得られる。ゲート出力部６４−２には出力信号ＰＷＭ２、ＰｈＤｉｓａｂｌｅ２が得られる。また、ゲート出力部６４−３には出力信号ＰＷＭ３、ＰｈＤｉｓａｂｌｅ３が得られる。ゲート制御部５１では既述のスイッチ駆動部５４の制御機能が除かれ、斯かる制御機能が外部回路であるスイッチ駆動部５５で処理される。

図１６は、コントローラ３３の外部回路であるスイッチ駆動部５５の一例を示している。図１７は、３フェーズモードから１フェーズモードに切り替わる際の各信号のタイミングチャートを示している。図１７のＡはフェーズモードの切替えを示し、図１７のＢはＰＷＭ１、図１７のＣはＰＷＭ２、図１７のＤはＰＷＭ３を示している。図１７において、図１２と同一部分には同一符号を付してある。

このスイッチ駆動部５５では、フェーズ４−２に対するＰｈＤｉｓａｂｌｅ２に基づき、Ｑ２８、３０の切り替えを行う。入力コンデンサ６−２、６−３の電圧が出力電圧Ｖｏｕｔよりも高い場合、ＰＷＭ生成回路７６の生成パルスＰＷＭ＿ＤＵＭＭＹ（図１７のＥ）＝ＰＷＭ２ＭＯＤ（図１７のＦ）によりフェーズ４−２を駆動させ、これにより入力コンデンサ６−２、６−３の放電を行う。入力コンデンサ６−２、６−３の電圧が出力電圧Ｖｏｕｔと近い値になった時点でＱ３０をＯＮにする。

このスイッチ駆動部５５にはインバータ６６、バッファ回路６８、電圧比較回路７０−１、ＯＲ回路７２、ＡＮＤ回路７４−１、７４−２、ＰＷＭ生成回路７６および選択回路７８が含まれる。

インバータ６６およびバッファ回路６８には駆動電圧として電圧ＢＳＴが加えられている。インバータ６６には図１７のＧに示すＰｈＤｉｓａｂｌｅ２が入力され、この反転信号であるスイッチング信号ＳＷＩＴＣＨ＿Ａが得られる。スイッチング信号ＳＷＩＴＣＨ＿Ａを図１７のＪに示す。このスイッチング信号ＳＷＩＴＣＨ＿ＡがＱ２８のゲートに加えられ、Ｑ２８が導通または非導通に切り替えられる。

電圧比較回路７０−１では、電圧ＦＢ（＝出力電圧Ｖｏｕｔ）および電圧ＦＢ２が加えられ、両者を比較する。電圧ＦＢ２が電圧ＦＢよりも低いとき、電圧比較回路７０−１にはＨ出力＝ＳＨＯＲＴ＿ＯＫを生じる。このＳＨＯＲＴ＿ＯＫを図１７のＨに示す。

ＡＮＤ回路７４−１では、電圧比較回路７０−１の出力ＳＨＯＲＴ＿ＯＫと、ゲート出力部６４−２の出力信号ＰｈＤｉｓａｂｌｅ２が加えられ、両者のＡＮＤ出力が得られる。このＡＮＤ出力がバッファ回路６８に入力されている。これにより、バッファ回路６８にはＳＷＩＴＣＨ＿Ｂが得られる。このＳＷＩＴＣＨ＿Ｂを図１７のＫに示す。このスイッチング信号ＳＷＩＴＣＨ＿ＢがＱ３０のゲートに加えられ、Ｑ３０が導通または非導通に切り替えられる。

ＯＲ回路７２にはゲート出力部６４−１の出力信号ＰＷＭ１および出力ＳＨＯＲＴ＿ＯＫが入力され、いずれかが出力される。ＡＮＤ回路７４−２ではＯＲ回路７２の出力と、ゲート出力部６４−２の出力信号ＰｈＤｉｓａｂｌｅ２が加えられ、両者のＡＮＤ出力としてＰｈＤｉｓａｂｌｅ２ＭＯＤが得られる。このＰｈＤｉｓａｂｌｅ２ＭＯＤは、ＰＷＭ１またはＳＨＯＲＴ＿ＯＫとＰｈＤｉｓａｂｌｅ２の論理積である。このＰｈＤｉｓａｂｌｅ２ＭＯＤを図１７のＬに示す。このＰｈＤｉｓａｂｌｅ２ＭＯＤがフェーズ４−２のゲート入力部６０−２に加えられる。

ＰＷＭ生成回路７６はたとえば、矩形波状のＰＷＭパルスを生成し、生成パルス幅はコントローラ３３が出力するＰＷＭのパルス幅よりも小さいことが望ましい。このＰＷＭ生成回路７６では電圧比較回路７０−２、基準電源８０およびパルス生成回路８２が含まれる。

電圧比較回路７０−２では、電圧ＦＢと基準電源８０の基準電圧Ｖｒｅｆが加えられ、両者を比較する。電圧比較回路７０−２には、電圧ＦＢの値が基準電圧Ｖｒｅｆよりも高いとき、Ｈ出力＝ＦＢ＿ＡＢＯＶＥを生じる。このＦＢ＿ＡＢＯＶＥを図１７のＩに示す。つまり、基準電圧Ｖｒｅｆは出力電圧Ｖｏｕｔよりも低く、さらにコントローラ３３がＰＦＭ動作をする際のスイッチング閾値電圧よりも高いことが望ましい。この実施の形態では、基準電圧Ｖｒｅｆを出力電圧Ｖｏｕｔよりも低く、該スイッチング閾値電圧より高い値に設定している。

そして、パルス生成回路８２は、電圧比較回路７０−２の出力ＦＢ＿ＡＢＯＶＥを受け、出力パルスＰＷＭ＿ＤＵＭＭＹを生成する。このＰＷＭ＿ＤＵＭＭＹを図１７のＥに示す。

選択回路７８はたとえば、２入力１出力のマルチプレクサである。この選択回路７８には、パルス生成回路８２の出力パルスＰＷＭ＿ＤＵＭＭＹと、ゲート出力部６４−２の出力ＰＷＭ２が入力され、制御信号としてゲート出力部６４−２の出力ＰｈＤｉｓａｂｌｅ２が加えられている。これにより、ＰｈＤｉｓａｂｌｅ２＝Ｈのとき、信号ＰＷＭ２が選択される。これに対し、ＰｈＤｉｓａｂｌｅ２＝Ｌのとき、ＰＷＭ生成回路７６の出力であるＰＷＭ＿ＤＵＭＭＹが選択される。これにより、選択回路７８には出力ＰＷＭ２ＭＯＤが得られる。この出力ＰＷＭ２ＭＯＤを図１７のＦに示す。この出力ＰＷＭ２ＭＯＤがフェーズ４−２のゲート入力部６０−２に加えられる。

このようなスイッチ駆動部５５を用いれば、１フェーズモードに切り替わった直後の期間ＴＳでは、コントローラ３３がＰＷＭ１＝Ｈになる前に、電圧比較回路７０−２およびパルス生成回路８２がＰＷＭ２を駆動する。このため、ＰＷＭ１が駆動される閾値まで電圧が下がらず、ＰＷＭ１が駆動されない。これにより、入力コンデンサ６−２、６−３の電圧を低下させることができる。

＜第４の実施の形態の効果＞

(1) 第４の実施の形態によっても第３の実施の形態と同様の効果が得られる。

(2) 第４の実施の形態では、コントローラ３３からスイッチ駆動部５５を外部回路として独立させているので、コントローラ３３を軽量化できるとともに、スイッチ駆動部５５をコントローラ３３と別個に設計できる。しかも、スイッチ駆動部５５をコンピュータで実行するソフトウェアで構成することができる。

〔第５の実施の形態〕

図１８は、第５の実施の形態に係る電源回路１のマルチフェーズＤＣ−ＤＣコンバータ２−５を示している。図１８において、上記実施の形態と同一部分には同一符号を付してある。

このマルチフェーズＤＣ−ＤＣコンバータ２−５ではＱ２２−１３、Ｑ２２−２３にＰｃｈ ＭＯＳ、Ｑ２２−１２、Ｑ２２−２２に Ｎｃｈ ＭＯＳを用いた２フェーズＤＣＤＣコンバータである。この２フェーズ構成以外は上記実施の形態と同様であるので、その説明を割愛する。

このマルチフェーズＤＣ−ＤＣコンバータ２−５では、Ｑ２２−１３、Ｑ２２−１２、２２−２３、２２−２２はたとえば、図１０に示すコントローラ３２の２フェーズ分の回路により、抵抗１０に流れる負荷電流の大小に基づいて制御される。

スイッチ１８、２０は電圧で制御されるスイッチであり、スイッチＩＣあるいは既述のＦＥＴなどを使用すればよい。

図１９は、スイッチング制御のタイミングチャートを示している。図１９のＡに示すＭ１、図１９のＢに示すＭ２、図１９のＣに示すＭ３、図１９のＤに示すＭ４はＱ２２−１３、Ｑ２２−１２、２２−２３、２２−２２のスイッチングを示している。つまり、Ｈのとき、Ｑ２２−１３、Ｑ２２−１２、２２−２３、２２−２２がＯＮにより導通状態となる。

図１９のＥに示すＳ１、図１９のＦに示すＳ２がスイッチ１８、２０のスイッチングを示している。このマルチフェーズＤＣ−ＤＣコンバータ２−５では、負荷電流が一定の閾値より大きい場合には、２フェーズモードとして動作する。このスイッチ１８はオープン状態に制御し、スイッチ２０はクローズ状態に制御する。これに対し、１フェーズモードで動作する場合、スイッチ１８はクローズ状態に制御し、スイッチ２０はオープン状態に制御する。

そして、図１９のＧに示すように、２フェーズモードから１フェーズモードに切り替わるタイミングにおける期間ＴＳでは、入力コンデンサ６−２の電圧が出力電圧に対して高い。この場合、各スイッチ１８、２０をオープン状態に制御し、Ｑ２２−２３、Ｑ２２−２２をスイッチングさせることにより、入力コンデンサ６−２を放電させて電圧を下げ、出力電圧に近い値になった時点で、スイッチ２０をクローズ状態に制御する。

図２０は、横軸にＴｉｍｅ（時間）、縦軸にＶｏｌｔａｇｅ（電圧）を取り、コンデンサ６−２の電圧ＶＣの推移を示している。Ｓ３は、Ｑ２２−２２のスイッチング動作を示している。Ｓ３において、高レベル期間が導通状態である。入力電圧Ｖｉｎをたとえば、１９〔Ｖ〕、出力電圧Ｖｏｕｔを１〔Ｖ〕とすると、入力コンデンサ６−２の電圧ＶＣが上記制御により、出力電圧Ｖｏｕｔに低下している。

１フェーズモードから２フェーズモードに切り替わる際、スイッチ２０をオープン状態に制御した後、スイッチ１８をクローズ状態に制御する。この制御の後、Ｑ２２−２３、Ｑ２２−２２の駆動を開始する。図１９のＣ、Ｄには、期間ＴＳにおけるＱ２２−２３、Ｑ２２−２２のスイッチング動作が示されている。

＜第５の実施の形態の効果＞

(1) この実施の形態においても、シングルフェーズモード動作時で休止フェーズの入力コンデンサ６−２を出力コンデンサ８−１、８−２に並列化して利用できる。これにより、出力コンデンサの容量増加により、スイッチング周波数を低減でき、スイッチング損失が減ることにより省電力化とともに、負荷電流の減少した際の電力変換効率を高めることができる。

(2) 音鳴き対策用に入力コンデンサ６−２に面積の大きい高価な電解コンデンサを使用している場合、シングルフェーズ動作で、休止中の入力コンデンサ６−２を活用する利点は大きい。

(3) 入力コンデンサ６−２の出力コンデンサ８−１などへの追加的使用をスイッチの追加で実現でき、新たなコンデンサを追加設置する場合に比較し、コストや実装面積を削減できる。これにより、電源回路設計の自由度が拡大される。

〔第６の実施の形態〕

図２１は、第６の実施の形態に係るラップトップＰＣ（パーソナルコンピュータ）の一例を示している。このラップトップＰＣ８４は本開示の情報処理装置の一例である。このラップトップＰＣ８４は、上記実施の形態で説明されたマルチフェーズＤＣ−ＤＣコンバータ２を含む電源回路１が搭載される電子機器の一例である。

このラップトップＰＣ８４では本体部８６に表示部８８が開閉可能に備えられる。本体部８６にはキーボード９０−１やポインティングデバイス９０−２などが搭載されている。この本体部８６の内部にはマザーボード９２が搭載され、このマザーボード９２にはＣＰＵ（Central Processing Unit ）、ＶＧＡ（Video Graphics Array）、ＨＤＤ（Hard Disk Drive ）などの各種のハードウェアとともに、複数の電源回路９４（図２２）が搭載されている。電源回路９４には既述のマルチフェーズＤＣ−ＤＣコンバータ２が含まれる。また、表示部８８にはたとえば、ＬＣＤ（Liquid Crystal Display）が搭載される。

そして、電源回路９４には商用電源９６に接続されたＡＣ−ＤＣアダプタ９８や、本体部８６に搭載されるバッテリ１００から給電される。ＡＣ−ＤＣアダプタ９８は交直変換器の一例であり、商用電源９６の電圧をたとえば、低圧化して直流に変換する。

図２２は、マザーボード９２の電源分配の一例を示している。マザーボード９２にはＤＣ入力端子１０２やバッテリ入力端子１０４が搭載されている。このＤＣ入力端子１０２にはＡＣ−ＤＣアダプタ９８が接続され、ＡＣ−ＤＣアダプタ９８の直流出力が加えられる。バッテリ入力端子１０４には、バッテリ１００が接続され、バッテリ１００の出力が加えられる。

ＤＣ入力端子１０２に加えられた直流出力はダイオード１０６−１を介して電源回路９４に加えられる。この電源回路９４にはダイオード１０６−２を介してバッテリ１００の出力が加えられている。ダイオード１０６−１、１０６−２は逆流防止素子として設置され、ＤＣ入力端子１０２とバッテリ入力端子１０４の絶縁が図られている。

ダイオード１０６−１、１０６−２のアノード間にはバッテリ充電回路１０８が接続されている。バッテリ充電回路１０８はＤＣ入力端子１０２に加えられた直流出力により駆動され、その出力がバッテリ入力端子１０４からバッテリ１００に加えられている。これにより、バッテリ１００が充電される。

電源回路９４には複数の出力電圧や電流出力が異なる複数の電源を形成している。この電源回路９４では一例として、ＣＰＵコア用電源９４−１、ＶＧＡコア用電源９４−２、汎用電源９４−３・・・汎用電源９４−Ｎが含まれている。ＣＰＵコア用電源９４−１は、ＣＰＵ１１０に給電されている。ＶＧＡコア用電源９４−２は、ＶＧＡ１１２に給電されている。

汎用電源９４−３は低圧側の汎用電源９４−３１やメモリ用電源９４−３Ｎに給電されている。汎用電源９４−３１はプラットフォームコントロールハブ（Platform Controller Hub ：ＰＣＨ）１１４などに給電されている。メモリ電源９４−３Ｎはメモリ１１６に給電される。

汎用電源９４−Ｎはマルチメディアカード（MultiMedia Card ：ＭＭＣ）１１８などに給電される。

このように電源回路９４には複数の電源を含み、多種多様な負荷に対応することが求められる。つまり、電源回路９４には負荷の種類や特性に応じた給電能力が要求されている。このような電源回路９４にマルチフェーズＤＣ−ＤＣコンバータ２を用いれば、負荷電流の減少時に電力変換効率が高められ、経済的な給電が行われる。

〔他の実施の形態〕

(1) 上記実施の形態では、コントローラ３１、３２を電源回路１の内部に設置した構成例を例示している。これらコントローラ３１、３２は、電源回路１の外部回路として設置してもよく、本開示の技術が電源回路１の内部にコントローラを備えるものに限定されるものではない。

(2) 上記実施の形態では、情報処理装置の一例として、ラップトップＰＣ８４を例示したが、デスクトップＰＣであってもよいし、複数の負荷を搭載する電子機器であってもよい。

(3) 上記実施の形態では、休止中の入力コンデンサを出力コンデンサに利用する場合を説明したが、出力コンデンサに利用するコンデンサは入力コンデンサ以外の休止コンデンサであってもよい。

以上説明したように、本開示の技術の最も好ましい実施の形態等について説明した。本開示の技術は、上記記載に限定されるものではない。特許請求の範囲に記載され、または発明を実施するための形態に開示された要旨に基づき、当業者において様々な変形や変更が可能である。斯かる変形や変更が、本開示の技術の範囲に含まれることは言うまでもない。

１ 電源回路
２−１、２−２、２−３、２−４、２−５ マルチフェーズＤＣ−ＤＣコンバータ
４−１、４−２、４−３ フェーズ
６−１、６−２、６−３ 入力コンデンサ
８、８−１、８−２、８−３ 出力コンデンサ
１０ 負荷抵抗
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
１２ 接続切替え部
１４ 分離部
１６ コンデンサ接続切替え部
１８、１８−１、１８−２ スイッチ
２０、２０−１、２０−２ スイッチ
２２−１１、２２−１２、２２−２１、２２−２２、２２−３１、２２−３２ Ｎｃｈ ＭＯＳ（＝Ｑ）
２４−１、２４−２、２４−３ インダクタ
２６−１、２６−２、２６−３ 抵抗
２８、３０ Ｎｃｈ ＭＯＳ（＝Ｑ）
３１、３２、３３ コントローラ
３４ 制御機能
３６ 電流検出機能
３８ 電圧検出機能
４０ 動作フェーズ判断機能
４２ ゲート制御機能
４４ 接続切替え機能
４６−１、４６−２、４６−３ 電流検出部
４８ 電圧比較部
５０、５１ ゲート制御部
５２−１、５２−２、５２−３ ゲート駆動部
５４、５５ スイッチ駆動部
５６ ダイオード
５８、５８−１、５８−２、５８−３ コンデンサ
６０−１、６０−２、６０−３ ゲート入力部
６２−１１、６０−２１、６０−３１ Ｈｉ側駆動部
６２−１２、６０−２２、６０−３２ Ｌｏｗ側駆動部
６４−１、６４−２、６４−３ ゲート出力部
６６ インバータ
６８ バッファ回路
７０−１、７０−２ 電圧比較回路
７２ ＯＲ回路
７４−１、７４−２ ＡＮＤ回路
７６ ＰＷＭ生成回路
７８ 選択回路
８０ 基準電源
８２ パルス生成回路
８４ ラップトップＰＣ
８６ 本体部
８８ 表示部
９０−１ キーボード
９０−２ ポインティングデバイス
９２ マザーボード
９４ 電源回路
９４−１ ＣＰＵコア用電源
９４−２ ＶＧＡコア用電源
９４−３・・・９４−Ｎ 汎用電源
９４−３１ 汎用電源
９４−３Ｎ メモリ用電源
９６ 商用電源
９８ ＡＣ−ＤＣアダプタ
１００ バッテリ
１０２ ＤＣ入力端子
１０４ バッテリ入力端子
１０６−１、１０６−２ ダイオード
１０８ バッテリ充電回路
１１０ ＣＰＵ
１１２ ＶＧＡ
１１４ プラットフォームコントロールハブ
１１６ メモリ
１１８ マルチメディアカード
５０２ プロセッサ
５０４ ＲＯＭ
５０６ ＲＡＭ
５０８ 入出力部
５１０ バス

Claims (5)

1. 並列に接続された複数のコンバータを備え、これらコンバータから負荷電流の増減に応じて１または複数のコンバータを動作させるマルチフェーズＤＣ−ＤＣコンバータを含む電源回路であって、
   シングルフェーズ動作時に動作させるコンバータと前記シングルフェーズ動作時に休止させるコンバータを分離し、
   休止中の前記コンバータのコンデンサを動作中の前記コンバータの出力コンデンサに並列に接続する接続切替え部を備え、
   前記コンバータのコンデンサは、該コンバータの入力コンデンサであることを特徴とする電源回路。
2. 前記接続切替え部を制御する制御部を備え、該制御部は、前記複数のコンバータのうち、動作中のコンバータと休止中のコンバータかを判断することにより、前記接続切替え部に動作中のコンバータと休止中のコンバータを分離させ、休止中の前記コンバータの前記コンデンサを動作中の前記コンバータの出力コンデンサに並列に接続させることを特徴とする請求項１に記載の電源回路。
3. 前記マルチフェーズＤＣ−ＤＣコンバータは、単一のコンバータの動作時、該コンバータをＰＷＭ（Pulse Width Modulation）制御動作からＰＦＭ（Pulse Frequency Modulation）制御動作に切り替え、または複数のコンバータの動作時の負荷電流の減少に応じて前記コンバータを前記ＰＷＭ制御動作から前記ＰＦＭ制御動作に切り替えることを特徴とする請求項１または請求項２に記載の電源回路。
4. 前記マルチフェーズＤＣ−ＤＣコンバータは、入力電圧を降圧または昇圧した出力電圧に変換するコンバータを備えることを特徴とする請求項１ないし請求項３のいずれかに記載の電源回路。
5. 並列に接続された複数のコンバータを備え、これらコンバータから負荷電流の増減に応じて１または複数のコンバータを動作させ、入力の変換出力を生成するマルチフェーズＤＣ−ＤＣコンバータを備える情報処理装置であって、
   シングルフェーズ動作時に動作させるコンバータと前記シングルフェーズ動作時に休止させるコンバータを分離し、
   休止中の前記コンバータのコンデンサを動作中の前記コンバータの出力コンデンサに並列に接続する接続切替え部を備え、
   前記コンバータのコンデンサは、該コンバータの入力コンデンサであることを特徴とする情報処理装置。

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