JP6148549B2 - Power semiconductor module and manufacturing method thereof - Google Patents

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Description

本発明は、下面にコレクタ電極を有すると共に、上面にエミッタ電極とゲート電極とを有する大電力用ＩＧＢＴチップを具備するパワー半導体モジュールおよびその製造方法に関する。   The present invention relates to a power semiconductor module including a high power IGBT chip having a collector electrode on the lower surface and an emitter electrode and a gate electrode on the upper surface, and a method for manufacturing the same.

特に、本発明は、パワー半導体モジュール全体の水平方向寸法を小型化すると共に、ワイヤボンディング工程の工程数を削減することができるパワー半導体モジュールおよびその製造方法に関する。   In particular, the present invention relates to a power semiconductor module that can reduce the horizontal dimension of the entire power semiconductor module and reduce the number of wire bonding processes, and a method for manufacturing the same.

従来から、下面にコレクタ電極を有すると共に、上面にエミッタ電極とゲート電極とを有する大電力用ＩＧＢＴチップを具備するパワー半導体モジュールが知られている。この種のパワー半導体モジュールの例としては、例えば特許文献１（特開平８−１９１２３９号公報）の図１等に記載されたものがある。   2. Description of the Related Art Conventionally, there has been known a power semiconductor module including a high power IGBT chip having a collector electrode on a lower surface and an emitter electrode and a gate electrode on an upper surface. As an example of this type of power semiconductor module, there is one described in FIG. 1 of Patent Document 1 (Japanese Patent Laid-Open No. 8-191239), for example.

特許文献１の図１に記載されたパワー半導体モジュールでは、ＩＧＢＴチップのコレクタ電極とコレクタ端子とが電気的に接続されている。また、ＩＧＢＴチップのエミッタ電極とエミッタ端子とが電気的に接続されている。更に、ＩＧＢＴチップのゲート電極とゲート端子とが電気的に接続されている。   In the power semiconductor module described in FIG. 1 of Patent Document 1, the collector electrode and the collector terminal of the IGBT chip are electrically connected. Further, the emitter electrode and the emitter terminal of the IGBT chip are electrically connected. Furthermore, the gate electrode and gate terminal of the IGBT chip are electrically connected.

また、特許文献１の図１に記載されたパワー半導体モジュールでは、ゲート端子とＩＧＢＴチップのゲート電極との間を流れるゲート電流の抵抗として作用するゲート抵抗が設けられている。詳細には、そのゲート抵抗として、上面電極と下面電極との間をゲート電流が流れるシリコンチップ抵抗が用いられている。   Further, in the power semiconductor module described in FIG. 1 of Patent Document 1, a gate resistor that acts as a resistance of a gate current flowing between the gate terminal and the gate electrode of the IGBT chip is provided. Specifically, a silicon chip resistor in which a gate current flows between the upper surface electrode and the lower surface electrode is used as the gate resistance.

ところで、特許文献１の図１に記載されたパワー半導体モジュールでは、ゲート抵抗がＩＧＢＴチップ上に搭載されていない。詳細には、特許文献１の図１に記載されたパワー半導体モジュールでは、ゲート抵抗を実装するために、ＩＧＢＴチップ搭載用導体パターンとは別個に、ゲート抵抗搭載用導体パターンを設けなければならない。そのため、特許文献１の図１に記載されたパワー半導体モジュールでは、ゲート抵抗搭載用導体パターンの大きさの分だけパワー半導体モジュール全体の水平方向寸法が大型化してしまう。   By the way, in the power semiconductor module described in FIG. 1 of Patent Document 1, the gate resistor is not mounted on the IGBT chip. Specifically, in the power semiconductor module described in FIG. 1 of Patent Document 1, a gate resistor mounting conductor pattern must be provided separately from the IGBT chip mounting conductor pattern in order to mount the gate resistor. Therefore, in the power semiconductor module described in FIG. 1 of Patent Document 1, the horizontal dimension of the entire power semiconductor module is increased by the size of the gate resistor mounting conductor pattern.

更に、特許文献１の図１に記載されたパワー半導体モジュールでは、ＩＧＢＴチップのゲート電極とゲート端子とを電気的に接続するために、ボンディングワイヤによって、ゲート抵抗の上面電極とＩＧＢＴチップのゲート電極との間を接続すると共に、ゲート抵抗搭載用導体パターンとゲート端子の下端部との間を接続しなければならない。つまり、特許文献１の図１に記載されたパワー半導体モジュールでは、１回のワイヤボンディング工程によってＩＧＢＴチップのゲート電極とゲート端子とを電気的に接続することができない。   Furthermore, in the power semiconductor module described in FIG. 1 of Patent Document 1, in order to electrically connect the gate electrode of the IGBT chip and the gate terminal, the upper surface electrode of the gate resistor and the gate electrode of the IGBT chip are connected by a bonding wire. As well as between the gate resistor mounting conductor pattern and the lower end of the gate terminal. That is, in the power semiconductor module described in FIG. 1 of Patent Document 1, the gate electrode and the gate terminal of the IGBT chip cannot be electrically connected by a single wire bonding process.

特開平８−１９１２３９号公報JP-A-8-191239

前記問題点に鑑み、本発明は、パワー半導体モジュール全体の水平方向寸法を小型化すると共に、ワイヤボンディング工程の工程数を削減することができるパワー半導体モジュールおよびその製造方法を提供することを目的とする。   In view of the above problems, an object of the present invention is to provide a power semiconductor module that can reduce the horizontal dimension of the entire power semiconductor module and reduce the number of wire bonding steps, and a method for manufacturing the same. To do.

請求項１に記載の発明によれば、下面にコレクタ電極を有すると共に、上面にエミッタ電極（Ｑ１ｅ）とゲート電極（Ｑ１ｇ）とを有する大電力用ＩＧＢＴチップ（Ｑ１）と、
ＩＧＢＴチップ（Ｑ１）のコレクタ電極に電気的に接続された第１端子（Ｔ２１）と、
ＩＧＢＴチップ（Ｑ１）のエミッタ電極（Ｑ１ｅ）に電気的に接続された第２端子（Ｔ１９）と、
ＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）に電気的に接続された第３端子（Ｔ１）と、
第３端子（Ｔ１）とＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）との間を流れるゲート電流の抵抗として作用するゲート抵抗（Ｒ１）とを具備し、
ゲート抵抗（Ｒ１）として、上面電極と下面電極との間をゲート電流が流れるシリコンチップ抵抗を用いたパワー半導体モジュール（１００）において、
ゲート抵抗（Ｒ１）の下面電極の外形形状が、ＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）の外形形状と等しいか、あるいは、それよりも小さいゲート抵抗（Ｒ１）を用い、
半田または導電性接着剤によって、ゲート抵抗（Ｒ１）の下面電極とＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）とを接合し、
ゲート抵抗（Ｒ１）の上面電極と第３端子（Ｔ１）の下端部（Ｔ１ｂ）とをボンディングワイヤによって電気的に接続したことを特徴とするパワー半導体モジュール（１００）が提供される。 According to the first aspect of the present invention, a high power IGBT chip (Q1) having a collector electrode on the lower surface and an emitter electrode (Q1e) and a gate electrode (Q1g) on the upper surface;
A first terminal (T21) electrically connected to the collector electrode of the IGBT chip (Q1);
A second terminal (T19) electrically connected to the emitter electrode (Q1e) of the IGBT chip (Q1);
A third terminal (T1) electrically connected to the gate electrode (Q1g) of the IGBT chip (Q1);
A gate resistance (R1) acting as a resistance of a gate current flowing between the third terminal (T1) and the gate electrode (Q1g) of the IGBT chip (Q1);
In the power semiconductor module (100) using a silicon chip resistor in which a gate current flows between the upper surface electrode and the lower surface electrode as the gate resistance (R1),
The gate resistor (R1) has an outer shape that is equal to or smaller than the outer shape of the gate electrode (Q1g) of the IGBT chip (Q1).
The lower surface electrode of the gate resistance (R1) and the gate electrode (Q1g) of the IGBT chip (Q1) are joined by solder or conductive adhesive,
A power semiconductor module (100) is provided in which the upper surface electrode of the gate resistor (R1) and the lower end (T1b) of the third terminal (T1) are electrically connected by a bonding wire.

請求項２に記載の発明によれば、下面にコレクタ電極を有すると共に、上面にエミッタ電極（Ｑ１ｅ）とゲート電極（Ｑ１ｇ）とを有する大電力用ＩＧＢＴチップ（Ｑ１）と、
ＩＧＢＴチップ（Ｑ１）のコレクタ電極に電気的に接続された第１端子（Ｔ２１）と、
ＩＧＢＴチップ（Ｑ１）のエミッタ電極（Ｑ１ｅ）に電気的に接続された第２端子（Ｔ１９）と、
ＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）に電気的に接続された第３端子（Ｔ１）と、
第３端子（Ｔ１）とＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）との間を流れるゲート電流の抵抗として作用するゲート抵抗（Ｒ１’）とを具備し、
ゲート抵抗（Ｒ１’）として、上面電極と下面電極との間をゲート電流が流れるシリコンチップ抵抗を用いたパワー半導体モジュール（１００）において、
ゲート抵抗（Ｒ１’）の下面電極の外形形状がＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）の外形形状よりも大きいゲート抵抗（Ｒ１’）を用い、
上面（２ａ１）と下面（２ａ２）とを有し、導電性材料によって形成された接続部材（２ａ）を設け、
接続部材（２ａ）の上面（２ａ１）の外形形状が接続部材（２ａ）の下面（２ａ２）の外形形状よりも大きくなるように、かつ、接続部材（２ａ）の下面（２ａ２）の外形形状が、ＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）の外形形状と等しいか、あるいは、それよりも小さくなるように、かつ、接続部材（２ａ）の上面（２ａ１）の外形形状が、ゲート抵抗（Ｒ１’）の下面電極の外形形状と等しいか、あるいは、それよりも大きくなるように、接続部材（２ａ）を形成し、
半田または導電性接着剤によって、ゲート抵抗（Ｒ１’）の下面電極と接続部材（２ａ）の上面（２ａ１）とを接合し、
半田または導電性接着剤によって、接続部材（２ａ）の下面（２ａ２）とＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）とを接合し、
ゲート抵抗（Ｒ１’）の上面電極と第３端子（Ｔ１）の下端部（Ｔ１ｂ）とをボンディングワイヤによって電気的に接続したことを特徴とするパワー半導体モジュール（１００）が提供される。 According to the second aspect of the present invention, the high-power IGBT chip (Q1) having the collector electrode on the lower surface and the emitter electrode (Q1e) and the gate electrode (Q1g) on the upper surface;
A first terminal (T21) electrically connected to the collector electrode of the IGBT chip (Q1);
A second terminal (T19) electrically connected to the emitter electrode (Q1e) of the IGBT chip (Q1);
A third terminal (T1) electrically connected to the gate electrode (Q1g) of the IGBT chip (Q1);
A gate resistor (R1 ′) acting as a resistance of a gate current flowing between the third terminal (T1) and the gate electrode (Q1g) of the IGBT chip (Q1);
In the power semiconductor module (100) using a silicon chip resistor in which a gate current flows between the upper surface electrode and the lower surface electrode as the gate resistance (R1 ′),
Using the gate resistance (R1 ′) whose outer shape of the lower surface electrode of the gate resistance (R1 ′) is larger than the outer shape of the gate electrode (Q1g) of the IGBT chip (Q1),
A connection member (2a) having an upper surface (2a1) and a lower surface (2a2) and formed of a conductive material;
The outer shape of the upper surface (2a1) of the connecting member (2a) is larger than the outer shape of the lower surface (2a2) of the connecting member (2a), and the outer shape of the lower surface (2a2) of the connecting member (2a) is The outer shape of the upper surface (2a1) of the connecting member (2a) is equal to or smaller than the outer shape of the gate electrode (Q1g) of the IGBT chip (Q1), and the gate resistor (R1). The connecting member (2a) is formed so as to be equal to or larger than the outer shape of the lower surface electrode of '),
The lower electrode of the gate resistance (R1 ′) and the upper surface (2a1) of the connection member (2a) are joined by solder or conductive adhesive,
The lower surface (2a2) of the connection member (2a) and the gate electrode (Q1g) of the IGBT chip (Q1) are joined by solder or a conductive adhesive,
A power semiconductor module (100) is provided in which an upper surface electrode of a gate resistor (R1 ′) and a lower end (T1b) of a third terminal (T1) are electrically connected by a bonding wire.

請求項３に記載の発明によれば、ゲート抵抗（Ｒ１’）の下面電極と接続部材（２ａ）の上面（２ａ１）との間の半田接合と、接続部材（２ａ）の下面（２ａ２）とＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）との間の半田接合とを一括処理によって実行することを特徴とする請求項２に記載のパワー半導体モジュール（１００）の製造方法が提供される。   According to the third aspect of the present invention, the solder bonding between the lower electrode of the gate resistor (R1 ′) and the upper surface (2a1) of the connection member (2a), and the lower surface (2a2) of the connection member (2a) 3. The method of manufacturing a power semiconductor module (100) according to claim 2, wherein solder bonding between the IGBT chip (Q1) and the gate electrode (Q1g) is performed by batch processing.

請求項１に記載のパワー半導体モジュール（１００）では、下面にコレクタ電極を有すると共に、上面にエミッタ電極（Ｑ１ｅ）とゲート電極（Ｑ１ｇ）とを有する大電力用ＩＧＢＴチップ（Ｑ１）が設けられている。また、ＩＧＢＴチップ（Ｑ１）のコレクタ電極に電気的に接続された第１端子（Ｔ２１）と、ＩＧＢＴチップ（Ｑ１）のエミッタ電極（Ｑ１ｅ）に電気的に接続された第２端子（Ｔ１９）と、ＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）に電気的に接続された第３端子（Ｔ１）とが設けられている。   In the power semiconductor module (100) according to claim 1, a high power IGBT chip (Q1) having a collector electrode on the lower surface and an emitter electrode (Q1e) and a gate electrode (Q1g) on the upper surface is provided. Yes. Also, a first terminal (T21) electrically connected to the collector electrode of the IGBT chip (Q1), and a second terminal (T19) electrically connected to the emitter electrode (Q1e) of the IGBT chip (Q1) And a third terminal (T1) electrically connected to the gate electrode (Q1g) of the IGBT chip (Q1).

更に、請求項１に記載のパワー半導体モジュール（１００）では、第３端子（Ｔ１）とＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）との間を流れるゲート電流の抵抗として作用するゲート抵抗（Ｒ１）が設けられている。また、ゲート抵抗（Ｒ１）として、上面電極と下面電極との間をゲート電流が流れるシリコンチップ抵抗が用いられている。   Furthermore, in the power semiconductor module (100) according to claim 1, the gate resistance (R1) acting as a resistance of the gate current flowing between the third terminal (T1) and the gate electrode (Q1g) of the IGBT chip (Q1). ) Is provided. Further, a silicon chip resistor in which a gate current flows between the upper surface electrode and the lower surface electrode is used as the gate resistance (R1).

詳細には、請求項１に記載のパワー半導体モジュール（１００）では、ゲート抵抗（Ｒ１）の下面電極の外形形状が、ＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）の外形形状と等しいか、あるいは、それよりも小さいゲート抵抗（Ｒ１）が用いられている。また、半田または導電性接着剤によって、ゲート抵抗（Ｒ１）の下面電極とＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）とが接合されている。   Specifically, in the power semiconductor module (100) according to claim 1, the outer shape of the bottom electrode of the gate resistor (R1) is equal to the outer shape of the gate electrode (Q1g) of the IGBT chip (Q1), or A smaller gate resistance (R1) is used. Further, the lower electrode of the gate resistor (R1) and the gate electrode (Q1g) of the IGBT chip (Q1) are joined by solder or conductive adhesive.

つまり、請求項１に記載のパワー半導体モジュール（１００）では、ゲート抵抗（Ｒ１）がＩＧＢＴチップ（Ｑ１）上に搭載されている。   That is, in the power semiconductor module (100) according to claim 1, the gate resistor (R1) is mounted on the IGBT chip (Q1).

そのため、請求項１に記載のパワー半導体モジュール（１００）によれば、ゲート抵抗がＩＧＢＴチップ上に搭載されておらず、ＩＧＢＴチップ搭載用導体パターンとは別個にゲート抵抗搭載用導体パターンを設けなければならない特許文献１の図１に記載されたパワー半導体モジュールよりも、パワー半導体モジュール全体の水平方向寸法を小型化することができる。   Therefore, according to the power semiconductor module (100) of claim 1, the gate resistor is not mounted on the IGBT chip, and the gate resistor mounting conductor pattern must be provided separately from the IGBT chip mounting conductor pattern. Compared with the power semiconductor module described in FIG. 1 of Patent Document 1, the horizontal dimension of the entire power semiconductor module can be reduced.

更に、請求項１に記載のパワー半導体モジュール（１００）では、ゲート抵抗（Ｒ１）の上面電極と第３端子（Ｔ１）の下端部（Ｔ１ｂ）とがボンディングワイヤによって電気的に接続されている。   Furthermore, in the power semiconductor module (100) according to claim 1, the upper surface electrode of the gate resistor (R1) and the lower end portion (T1b) of the third terminal (T1) are electrically connected by a bonding wire.

すなわち、請求項１に記載のパワー半導体モジュール（１００）では、半田または導電性接着剤によってゲート抵抗（Ｒ１）の下面電極とＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）とが接合されているため、ＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）と第３端子（Ｔ１）とを電気的に接続するためには、ボンディングワイヤによって、ゲート抵抗（Ｒ１）の上面電極と第３端子（Ｔ１）の下端部（Ｔ１ｂ）との間のみを接続すればよい。   That is, in the power semiconductor module (100) according to claim 1, since the lower surface electrode of the gate resistor (R1) and the gate electrode (Q1g) of the IGBT chip (Q1) are joined by solder or conductive adhesive. In order to electrically connect the gate electrode (Q1g) of the IGBT chip (Q1) and the third terminal (T1), the upper electrode of the gate resistor (R1) and the third terminal (T1) are connected by a bonding wire. What is necessary is just to connect only between lower end parts (T1b).

そのため、請求項１に記載のパワー半導体モジュール（１００）によれば、ＩＧＢＴチップのゲート電極とゲート端子とを電気的に接続するために、ボンディングワイヤによって、ゲート抵抗の上面電極とＩＧＢＴチップのゲート電極との間を接続すると共に、ゲート抵抗搭載用導体パターンとゲート端子の下端部との間を接続しなければならない特許文献１の図１に記載されたパワー半導体モジュールよりも、ワイヤボンディング工程の工程数を削減することができる。   Therefore, according to the power semiconductor module (100) of claim 1, in order to electrically connect the gate electrode of the IGBT chip and the gate terminal, the upper surface electrode of the gate resistor and the gate of the IGBT chip are connected by the bonding wire. Compared to the power semiconductor module described in FIG. 1 of Patent Document 1 which must be connected between the electrodes and connected between the gate resistor mounting conductor pattern and the lower end of the gate terminal, the wire bonding process The number of processes can be reduced.

つまり、請求項１に記載のパワー半導体モジュール（１００）によれば、パワー半導体モジュール全体の水平方向寸法を小型化すると共に、ワイヤボンディング工程の工程数を削減することができる。   That is, according to the power semiconductor module (100) of the first aspect, the horizontal dimension of the entire power semiconductor module can be reduced, and the number of wire bonding processes can be reduced.

請求項２に記載のパワー半導体モジュール（１００）では、下面にコレクタ電極を有すると共に、上面にエミッタ電極（Ｑ１ｅ）とゲート電極（Ｑ１ｇ）とを有する大電力用ＩＧＢＴチップ（Ｑ１）が設けられている。また、ＩＧＢＴチップ（Ｑ１）のコレクタ電極に電気的に接続された第１端子（Ｔ２１）と、ＩＧＢＴチップ（Ｑ１）のエミッタ電極（Ｑ１ｅ）に電気的に接続された第２端子（Ｔ１９）と、ＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）に電気的に接続された第３端子（Ｔ１）とが設けられている。   The power semiconductor module (100) according to claim 2, further comprising a high power IGBT chip (Q1) having a collector electrode on the lower surface and an emitter electrode (Q1e) and a gate electrode (Q1g) on the upper surface. Yes. Also, a first terminal (T21) electrically connected to the collector electrode of the IGBT chip (Q1), and a second terminal (T19) electrically connected to the emitter electrode (Q1e) of the IGBT chip (Q1) And a third terminal (T1) electrically connected to the gate electrode (Q1g) of the IGBT chip (Q1).

更に、請求項２に記載のパワー半導体モジュール（１００）では、第３端子（Ｔ１）とＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）との間を流れるゲート電流の抵抗として作用するゲート抵抗（Ｒ１’）が設けられている。また、ゲート抵抗（Ｒ１’）として、上面電極と下面電極との間をゲート電流が流れるシリコンチップ抵抗が用いられている。   Furthermore, in the power semiconductor module (100) according to claim 2, the gate resistance (R1) acting as a resistance of the gate current flowing between the third terminal (T1) and the gate electrode (Q1g) of the IGBT chip (Q1). ') Is provided. As the gate resistance (R1 '), a silicon chip resistor in which a gate current flows between the upper surface electrode and the lower surface electrode is used.

詳細には、請求項２に記載のパワー半導体モジュール（１００）では、ゲート抵抗（Ｒ１’）の下面電極の外形形状がＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）の外形形状よりも大きいゲート抵抗（Ｒ１’）が用いられている。また、上面（２ａ１）と下面（２ａ２）とを有し、導電性材料によって形成された接続部材（２ａ）が設けられている。   Specifically, in the power semiconductor module (100) according to claim 2, the gate resistance of the lower surface electrode of the gate resistor (R1 ′) is larger than the outer shape of the gate electrode (Q1g) of the IGBT chip (Q1). (R1 ′) is used. Further, a connection member (2a) having an upper surface (2a1) and a lower surface (2a2) and formed of a conductive material is provided.

更に、請求項２に記載のパワー半導体モジュール（１００）では、接続部材（２ａ）の上面（２ａ１）の外形形状が接続部材（２ａ）の下面（２ａ２）の外形形状よりも大きくなるように、かつ、接続部材（２ａ）の下面（２ａ２）の外形形状が、ＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）の外形形状と等しいか、あるいは、それよりも小さくなるように、かつ、接続部材（２ａ）の上面（２ａ１）の外形形状が、ゲート抵抗（Ｒ１’）の下面電極の外形形状と等しいか、あるいは、それよりも大きくなるように、接続部材（２ａ）が形成されている。   Furthermore, in the power semiconductor module (100) according to claim 2, the outer shape of the upper surface (2a1) of the connecting member (2a) is larger than the outer shape of the lower surface (2a2) of the connecting member (2a). And the external shape of the lower surface (2a2) of the connection member (2a) is equal to or smaller than the external shape of the gate electrode (Q1g) of the IGBT chip (Q1), and the connection member ( The connecting member (2a) is formed so that the outer shape of the upper surface (2a1) of 2a) is equal to or larger than the outer shape of the lower electrode of the gate resistance (R1 ′).

また、請求項２に記載のパワー半導体モジュール（１００）では、半田または導電性接着剤によって、ゲート抵抗（Ｒ１’）の下面電極と接続部材（２ａ）の上面（２ａ１）とが接合されている。更に、半田または導電性接着剤によって、接続部材（２ａ）の下面（２ａ２）とＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）とが接合されている。   In the power semiconductor module (100) according to claim 2, the lower surface electrode of the gate resistor (R1 ′) and the upper surface (2a1) of the connecting member (2a) are joined by solder or a conductive adhesive. . Further, the lower surface (2a2) of the connection member (2a) and the gate electrode (Q1g) of the IGBT chip (Q1) are joined by solder or a conductive adhesive.

つまり、請求項２に記載のパワー半導体モジュール（１００）では、ゲート抵抗（Ｒ１’）が接続部材（２ａ）を介してＩＧＢＴチップ（Ｑ１）上に搭載されている。   That is, in the power semiconductor module (100) according to the second aspect, the gate resistor (R1 ') is mounted on the IGBT chip (Q1) via the connection member (2a).

そのため、請求項２に記載のパワー半導体モジュール（１００）によれば、ゲート抵抗がＩＧＢＴチップ上に搭載されておらず、ＩＧＢＴチップ搭載用導体パターンとは別個にゲート抵抗搭載用導体パターンを設けなければならない特許文献１の図１に記載されたパワー半導体モジュールよりも、パワー半導体モジュール全体の水平方向寸法を小型化することができる。   Therefore, according to the power semiconductor module (100) of claim 2, the gate resistor is not mounted on the IGBT chip, and the gate resistor mounting conductor pattern must be provided separately from the IGBT chip mounting conductor pattern. Compared with the power semiconductor module described in FIG. 1 of Patent Document 1, the horizontal dimension of the entire power semiconductor module can be reduced.

更に、請求項２に記載のパワー半導体モジュール（１００）では、ゲート抵抗（Ｒ１’）の上面電極と第３端子（Ｔ１）の下端部（Ｔ１ｂ）とがボンディングワイヤによって電気的に接続されている。   Furthermore, in the power semiconductor module (100) according to claim 2, the upper surface electrode of the gate resistor (R1 ′) and the lower end (T1b) of the third terminal (T1) are electrically connected by a bonding wire. .

すなわち、請求項２に記載のパワー半導体モジュール（１００）では、半田または導電性接着剤によってゲート抵抗（Ｒ１’）の下面電極と接続部材（２ａ）の上面（２ａ１）とが接合されると共に、半田または導電性接着剤によって接続部材（２ａ）の下面（２ａ２）とＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）とが接合されているため、ＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）と第３端子（Ｔ１）とを電気的に接続するためには、ボンディングワイヤによって、ゲート抵抗（Ｒ１’）の上面電極と第３端子（Ｔ１）の下端部（Ｔ１ｂ）との間のみを接続すればよい。   That is, in the power semiconductor module (100) according to claim 2, the lower surface electrode of the gate resistance (R1 ′) and the upper surface (2a1) of the connection member (2a) are joined by solder or conductive adhesive, Since the lower surface (2a2) of the connection member (2a) and the gate electrode (Q1g) of the IGBT chip (Q1) are joined by solder or conductive adhesive, the gate electrode (Q1g) of the IGBT chip (Q1) and the first electrode In order to electrically connect the three terminals (T1), only the upper electrode of the gate resistor (R1 ′) and the lower end (T1b) of the third terminal (T1) are connected by a bonding wire. Good.

そのため、請求項２に記載のパワー半導体モジュール（１００）によれば、ＩＧＢＴチップのゲート電極とゲート端子とを電気的に接続するために、ボンディングワイヤによって、ゲート抵抗の上面電極とＩＧＢＴチップのゲート電極との間を接続すると共に、ゲート抵抗搭載用導体パターンとゲート端子の下端部との間を接続しなければならない特許文献１の図１に記載されたパワー半導体モジュールよりも、ワイヤボンディング工程の工程数を削減することができる。   Therefore, according to the power semiconductor module (100) of claim 2, in order to electrically connect the gate electrode of the IGBT chip and the gate terminal, the upper surface electrode of the gate resistor and the gate of the IGBT chip are connected by the bonding wire. Compared to the power semiconductor module described in FIG. 1 of Patent Document 1 which must be connected between the electrodes and connected between the gate resistor mounting conductor pattern and the lower end of the gate terminal, the wire bonding process The number of processes can be reduced.

つまり、請求項２に記載のパワー半導体モジュール（１００）によれば、パワー半導体モジュール全体の水平方向寸法を小型化すると共に、ワイヤボンディング工程の工程数を削減することができる。   That is, according to the power semiconductor module (100) of the second aspect, the horizontal dimension of the entire power semiconductor module can be reduced, and the number of wire bonding processes can be reduced.

請求項３に記載のパワー半導体モジュール（１００）の製造方法では、半田によって、ゲート抵抗（Ｒ１’）の下面電極と接続部材（２ａ）の上面（２ａ１）とが接合される。また、半田によって、接続部材（２ａ）の下面（２ａ２）とＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）とが接合される。   In the method of manufacturing the power semiconductor module (100) according to the third aspect, the lower surface electrode of the gate resistor (R1 ') and the upper surface (2a1) of the connection member (2a) are joined by solder. Further, the lower surface (2a2) of the connection member (2a) and the gate electrode (Q1g) of the IGBT chip (Q1) are joined by solder.

詳細には、請求項３に記載のパワー半導体モジュール（１００）の製造方法では、ゲート抵抗（Ｒ１’）の下面電極と接続部材（２ａ）の上面（２ａ１）との間の半田接合と、接続部材（２ａ）の下面（２ａ２）とＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）との間の半田接合とが一括処理によって実行される。   Specifically, in the method for manufacturing the power semiconductor module (100) according to claim 3, solder bonding and connection between the lower surface electrode of the gate resistor (R1 ′) and the upper surface (2a1) of the connection member (2a) Solder bonding between the lower surface (2a2) of the member (2a) and the gate electrode (Q1g) of the IGBT chip (Q1) is performed by a batch process.

そのため、請求項３に記載のパワー半導体モジュール（１００）の製造方法によれば、ゲート抵抗（Ｒ１’）の下面電極と接続部材（２ａ）の上面（２ａ１）との間の半田接合工程と、接続部材（２ａ）の下面（２ａ２）とＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）との間の半田接合工程とが別個に設けられている場合よりも、パワー半導体モジュール全体の製造工程数を削減することができる。   Therefore, according to the method for manufacturing the power semiconductor module (100) according to claim 3, a solder bonding step between the lower surface electrode of the gate resistance (R1 ′) and the upper surface (2a1) of the connection member (2a); Compared with the case where the solder bonding step between the lower surface (2a2) of the connecting member (2a) and the gate electrode (Q1g) of the IGBT chip (Q1) is provided separately, the number of manufacturing steps of the entire power semiconductor module is reduced. Can be reduced.

第１の実施形態のパワー半導体モジュール１００を示した図である。It is the figure which showed the power semiconductor module 100 of 1st Embodiment. 第１の実施形態のパワー半導体モジュール１００の等価回路図である。1 is an equivalent circuit diagram of a power semiconductor module 100 according to a first embodiment. 第１の実施形態のパワー半導体モジュール１００の一部を構成するベース部材５を示した図である。It is the figure which showed the base member 5 which comprises some power semiconductor modules 100 of 1st Embodiment. 図３に示すベース部材５上に基板６Ｕ，６Ｖ，６Ｗを搭載することにより構成される組立体を示した図である。It is the figure which showed the assembly comprised by mounting the board | substrate 6U, 6V, and 6W on the base member 5 shown in FIG. 図４に示す組立体上にＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６および還流ダイオードチップＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６を搭載することにより構成される組立体を示した平面図である。FIG. 4 is a plan view showing an assembly constructed by mounting IGBT chips Q1, Q2, Q3, Q4, Q5, Q6 and freewheeling diode chips D1, D2, D3, D4, D5, D6 on the assembly shown in FIG. FIG. 図５に示す組立体上にシリコンチップ型のゲート抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６を搭載することにより構成される組立体の平面図である。FIG. 6 is a plan view of an assembly configured by mounting silicon chip type gate resistors R1, R2, R3, R4, R5, and R6 on the assembly shown in FIG. 5; ＩＧＢＴチップＱ１（Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６）およびゲート抵抗Ｒ１（Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６）を拡大して示した図である。It is the figure which expanded and showed IGBT chip | tip Q1 (Q2, Q3, Q4, Q5, Q6) and gate resistance R1 (R2, R3, R4, R5, R6). 図６に示す組立体上に樹脂ケース７を搭載することにより構成される組立体を示した図である。It is the figure which showed the assembly comprised by mounting the resin case 7 on the assembly shown in FIG. 樹脂ケース７の部品図である。FIG. 6 is a component diagram of a resin case 7. 樹脂ケース７の部品図である。FIG. 6 is a component diagram of a resin case 7. 樹脂ケース７にインサートされたＰ端子Ｔ２１と樹脂ケース７の輪郭との関係を示した図である。FIG. 5 is a view showing a relationship between a P terminal T21 inserted in a resin case 7 and an outline of the resin case 7. 樹脂ケース７にインサートされたＮ端子Ｔ２０と樹脂ケース７の輪郭との関係を示した図である。FIG. 5 is a diagram showing a relationship between an N terminal T20 inserted into the resin case 7 and the contour of the resin case 7. 樹脂ケース７にインサートされたＡＣ端子Ｔ１５，Ｔ１７，Ｔ１９と樹脂ケース７の輪郭との関係を示した図である。FIG. 6 is a view showing a relationship between AC terminals T15, T17, T19 inserted in the resin case 7 and the outline of the resin case 7. 樹脂ケース７にインサートされたゲート端子Ｔ１，Ｔ３，Ｔ５，Ｔ７，Ｔ９，Ｔ１１と樹脂ケース７の輪郭との関係を示した図である。FIG. 5 is a diagram showing a relationship between gate terminals T1, T3, T5, T7, T9, and T11 inserted into the resin case 7 and the outline of the resin case 7. 樹脂ケース７にインサートされたエミッタ信号端子Ｔ２，Ｔ４，Ｔ６，Ｔ８，Ｔ１０，Ｔ１２と樹脂ケース７の輪郭との関係を示した図である。3 is a diagram showing a relationship between emitter signal terminals T2, T4, T6, T8, T10, and T12 inserted in a resin case 7 and an outline of the resin case 7. FIG. 図８に示す組立体に対してワイヤボンディングを行うことにより構成される組立体を示した平面図である。It is the top view which showed the assembly comprised by performing wire bonding with respect to the assembly shown in FIG. 第１の実施形態のパワー半導体モジュール１００の一部を構成するカバー８を示した図である。It is the figure which showed the cover 8 which comprises some power semiconductor modules 100 of 1st Embodiment. 第８の実施形態のパワー半導体モジュール１００を示した図である。It is the figure which showed the power semiconductor module 100 of 8th Embodiment. 第８の実施形態のパワー半導体モジュール１００の等価回路図である。It is an equivalent circuit schematic of the power semiconductor module 100 of 8th Embodiment. 図５に示す組立体上に接続部材２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆを搭載し、シリコンチップ型のゲート抵抗Ｒ１’，Ｒ２’，Ｒ３’，Ｒ４’，Ｒ５’，Ｒ６’を搭載することにより構成される組立体を示した図である。The connecting members 2a, 2b, 2c, 2d, 2e, 2f are mounted on the assembly shown in FIG. 5, and silicon chip type gate resistors R1 ′, R2 ′, R3 ′, R4 ′, R5 ′, R6 ′ are mounted. It is the figure which showed the assembly comprised by doing. ＩＧＢＴチップＱ１（Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６）、接続部材２ａ（２ｂ，２ｃ，２ｄ，２ｅ，２ｆ）およびゲート抵抗Ｒ１’（Ｒ２’，Ｒ３’，Ｒ４’，Ｒ５’，Ｒ６’）を拡大して示した図である。IGBT chip Q1 (Q2, Q3, Q4, Q5, Q6), connection member 2a (2b, 2c, 2d, 2e, 2f) and gate resistance R1 ′ (R2 ′, R3 ′, R4 ′, R5 ′, R6 ′) It is the figure which expanded and showed. 図２０に示す組立体上に樹脂ケース７を搭載することにより構成される組立体を示した図である。It is the figure which showed the assembly comprised by mounting the resin case 7 on the assembly shown in FIG. 図２２に示す組立体に対してワイヤボンディングを行うことにより構成される組立体を示した平面図である。It is the top view which showed the assembly comprised by performing wire bonding with respect to the assembly shown in FIG.

以下、本発明のパワー半導体モジュールの第１の実施形態について説明する。図１は第１の実施形態のパワー半導体モジュール１００を示した図である。詳細には、図１（Ａ）は第１の実施形態のパワー半導体モジュール１００の各構成部品をマージして示した平面図、図１（Ｂ）は第１の実施形態のパワー半導体モジュール１００の各構成部品をマージして示した正面図、図１（Ｃ）は第１の実施形態のパワー半導体モジュール１００の各構成部品をマージして示した左側面図、図１（Ｄ）は第１の実施形態のパワー半導体モジュール１００の各構成部品をマージして示した右側面図である。図２は第１の実施形態のパワー半導体モジュール１００の等価回路図である。   A power semiconductor module according to a first embodiment of the present invention will be described below. FIG. 1 is a diagram showing a power semiconductor module 100 according to the first embodiment. Specifically, FIG. 1A is a plan view showing the components of the power semiconductor module 100 according to the first embodiment merged, and FIG. 1B is a diagram of the power semiconductor module 100 according to the first embodiment. FIG. 1C is a left side view showing the components of the power semiconductor module 100 according to the first embodiment merged, and FIG. 1D is the first view. It is the right view which merged and showed each component of the power semiconductor module 100 of embodiment. FIG. 2 is an equivalent circuit diagram of the power semiconductor module 100 of the first embodiment.

図３は第１の実施形態のパワー半導体モジュール１００の一部を構成するベース部材５を示した図である。詳細には、図３（Ａ）はベース部材５の平面図、図３（Ｂ）は図３（Ａ）のＡ−Ａ線に沿った鉛直断面図である。図４は図３に示すベース部材５上に基板６Ｕ，６Ｖ，６Ｗを搭載することにより構成される組立体を示した図である。詳細には、図４（Ａ）は図３に示すベース部材５上に基板６Ｕ，６Ｖ，６Ｗを搭載することにより構成される組立体の平面図、図４（Ｂ）は図３に示すベース部材５上に基板６Ｕ，６Ｖ，６Ｗを搭載することにより構成される組立体の正面図である。図５は図４に示す組立体上にＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６および還流ダイオードチップＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６を搭載することにより構成される組立体を示した平面図である。図６は図５に示す組立体上にシリコンチップ型のゲート抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６を搭載することにより構成される組立体の平面図である。   FIG. 3 is a view showing the base member 5 constituting a part of the power semiconductor module 100 of the first embodiment. Specifically, FIG. 3A is a plan view of the base member 5, and FIG. 3B is a vertical cross-sectional view along the line AA in FIG. 3A. FIG. 4 is a view showing an assembly constituted by mounting the substrates 6U, 6V, 6W on the base member 5 shown in FIG. Specifically, FIG. 4A is a plan view of an assembly formed by mounting substrates 6U, 6V, and 6W on the base member 5 shown in FIG. 3, and FIG. 4B is a base shown in FIG. 4 is a front view of an assembly configured by mounting substrates 6U, 6V, and 6W on a member 5. FIG. FIG. 5 shows an assembly constituted by mounting IGBT chips Q1, Q2, Q3, Q4, Q5, Q6 and free-wheeling diode chips D1, D2, D3, D4, D5, D6 on the assembly shown in FIG. It is the shown top view. FIG. 6 is a plan view of an assembly constituted by mounting silicon chip type gate resistors R1, R2, R3, R4, R5, R6 on the assembly shown in FIG.

図７はＩＧＢＴチップＱ１（Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６）およびゲート抵抗Ｒ１（Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６）を拡大して示した図である。詳細には、図７（Ａ）はＩＧＢＴチップＱ１（Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６）の拡大平面図、図７（Ｂ）はＩＧＢＴチップＱ１（Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６）のエミッタ電極Ｑ１ｅ（Ｑ２ｅ，Ｑ３ｅ，Ｑ４ｅ，Ｑ５ｅ，Ｑ６ｅ）をハッチングにより示した図、図７（Ｃ）はＩＧＢＴチップＱ１（Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６）のゲート電極Ｑ１ｇ（Ｑ２ｇ，Ｑ３ｇ，Ｑ４ｇ，Ｑ５ｇ，Ｑ６ｇ）をハッチングにより示した図、図７（Ｄ）はゲート抵抗Ｒ１（Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６）の拡大平面図である。   FIG. 7 is an enlarged view of the IGBT chip Q1 (Q2, Q3, Q4, Q5, Q6) and the gate resistor R1 (R2, R3, R4, R5, R6). Specifically, FIG. 7A is an enlarged plan view of the IGBT chip Q1 (Q2, Q3, Q4, Q5, Q6), and FIG. 7B is a diagram of the IGBT chip Q1 (Q2, Q3, Q4, Q5, Q6). FIG. 7C shows the emitter electrode Q1e (Q2e, Q3e, Q4e, Q5e, Q6e) by hatching. FIG. 7C shows the gate electrode Q1g (Q2g, Q3g, Q6g) of the IGBT chip Q1 (Q2, Q3, Q4, Q5, Q6). Q4g, Q5g, Q6g) are hatched, and FIG. 7D is an enlarged plan view of the gate resistance R1 (R2, R3, R4, R5, R6).

図８は図６に示す組立体上に樹脂ケース７を搭載することにより構成される組立体を示した図である。詳細には、図８（Ａ）は図６に示す組立体上に樹脂ケース７を搭載することにより構成される組立体の平面図、図８（Ｂ）は図６に示す組立体上に樹脂ケース７を搭載することにより構成される組立体の正面図、図８（Ｃ）は図６に示す組立体上に樹脂ケース７を搭載することにより構成される組立体の左側面図、図８（Ｄ）は図６に示す組立体上に樹脂ケース７を搭載することにより構成される組立体の右側面図である。図９および図１０は樹脂ケース７の部品図である。詳細には、図９（Ａ）は樹脂ケース７の平面図、図９（Ｂ）は樹脂ケース７の正面図、図９（Ｃ）は樹脂ケース７の左側面図、図９（Ｄ）は樹脂ケース７の右側面図、図１０（Ａ）は樹脂ケース７の底面図、図１０（Ｂ）は樹脂ケース７の後側面図である。   FIG. 8 is a view showing an assembly configured by mounting the resin case 7 on the assembly shown in FIG. Specifically, FIG. 8A is a plan view of an assembly configured by mounting the resin case 7 on the assembly shown in FIG. 6, and FIG. 8B is a resin on the assembly shown in FIG. FIG. 8C is a left side view of the assembly configured by mounting the resin case 7 on the assembly shown in FIG. 6. FIG. 8C is a front view of the assembly configured by mounting the case 7. FIG. 7D is a right side view of the assembly configured by mounting the resin case 7 on the assembly shown in FIG. 6. 9 and 10 are parts diagrams of the resin case 7. Specifically, FIG. 9A is a plan view of the resin case 7, FIG. 9B is a front view of the resin case 7, FIG. 9C is a left side view of the resin case 7, and FIG. FIG. 10A is a bottom view of the resin case 7, and FIG. 10B is a rear side view of the resin case 7.

図１１は樹脂ケース７にインサートされたＰ端子Ｔ２１と樹脂ケース７の輪郭との関係を示した図である。詳細には、図１１（Ａ）は樹脂ケース７にインサートされたＰ端子Ｔ２１と樹脂ケース７の輪郭との関係を示した平面図、図１１（Ｂ）は樹脂ケース７にインサートされたＰ端子Ｔ２１と樹脂ケース７の輪郭との関係を示した正面図、図１１（Ｃ）は樹脂ケース７にインサートされたＰ端子Ｔ２１と樹脂ケース７の輪郭との関係を示した左側面図、図１１（Ｄ）は樹脂ケース７にインサートされたＰ端子Ｔ２１と樹脂ケース７の輪郭との関係を示した右側面図である。   FIG. 11 is a view showing the relationship between the P terminal T21 inserted in the resin case 7 and the contour of the resin case 7. As shown in FIG. Specifically, FIG. 11A is a plan view showing the relationship between the P terminal T21 inserted in the resin case 7 and the outline of the resin case 7, and FIG. 11B is the P terminal inserted in the resin case 7. FIG. 11C is a left side view showing the relationship between the P terminal T21 inserted in the resin case 7 and the outline of the resin case 7, FIG. (D) is a right side view showing the relationship between the P terminal T21 inserted into the resin case 7 and the contour of the resin case 7. FIG.

図１２は樹脂ケース７にインサートされたＮ端子Ｔ２０と樹脂ケース７の輪郭との関係を示した図である。詳細には、図１２（Ａ）は樹脂ケース７にインサートされたＮ端子Ｔ２０と樹脂ケース７の輪郭との関係を示した平面図、図１２（Ｂ）は樹脂ケース７にインサートされたＮ端子Ｔ２０と樹脂ケース７の輪郭との関係を示した正面図、図１２（Ｃ）は樹脂ケース７にインサートされたＮ端子Ｔ２０と樹脂ケース７の輪郭との関係を示した左側面図、図１２（Ｄ）は樹脂ケース７にインサートされたＮ端子Ｔ２０と樹脂ケース７の輪郭との関係を示した右側面図である。   FIG. 12 is a view showing the relationship between the N terminal T20 inserted into the resin case 7 and the contour of the resin case 7. FIG. Specifically, FIG. 12A is a plan view showing the relationship between the N terminal T20 inserted into the resin case 7 and the outline of the resin case 7, and FIG. 12B is the N terminal inserted into the resin case 7. FIG. 12C is a left side view showing the relationship between the N terminal T20 inserted into the resin case 7 and the contour of the resin case 7, FIG. (D) is a right side view showing the relationship between the N terminal T20 inserted into the resin case 7 and the contour of the resin case 7. FIG.

図１３は樹脂ケース７にインサートされたＡＣ端子Ｔ１５，Ｔ１７，Ｔ１９と樹脂ケース７の輪郭との関係を示した図である。詳細には、図１３（Ａ）は樹脂ケース７にインサートされたＡＣ端子Ｔ１５，Ｔ１７，Ｔ１９と樹脂ケース７の輪郭との関係を示した後側面図、図１３（Ｂ）は樹脂ケース７にインサートされたＡＣ端子Ｔ１５，Ｔ１７，Ｔ１９と樹脂ケース７の輪郭との関係を示した平面図、図１３（Ｃ）は樹脂ケース７にインサートされたＡＣ端子Ｔ１９（Ｔ１５，Ｔ１７）と樹脂ケース７の輪郭との関係を示した左側面図、図１３（Ｄ）は樹脂ケース７にインサートされたＡＣ端子Ｔ１５（Ｔ１７，Ｔ１９）と樹脂ケース７の輪郭との関係を示した右側面図である。   FIG. 13 is a view showing the relationship between the AC terminals T15, T17, T19 inserted in the resin case 7 and the contour of the resin case 7. Specifically, FIG. 13A is a rear side view showing the relationship between the AC terminals T15, T17, T19 inserted in the resin case 7 and the outline of the resin case 7, and FIG. FIG. 13C is a plan view showing the relationship between the inserted AC terminals T15, T17, T19 and the contour of the resin case 7. FIG. 13C is a diagram illustrating the AC terminals T19 (T15, T17) inserted into the resin case 7 and the resin case 7. FIG. 13D is a right side view showing the relationship between the AC terminal T15 (T17, T19) inserted into the resin case 7 and the contour of the resin case 7. FIG. .

図１４は樹脂ケース７にインサートされたゲート端子Ｔ１，Ｔ３，Ｔ５，Ｔ７，Ｔ９，Ｔ１１と樹脂ケース７の輪郭との関係を示した図である。詳細には、図１４（Ａ）は樹脂ケース７にインサートされたゲート端子Ｔ１，Ｔ３，Ｔ５，Ｔ７，Ｔ９，Ｔ１１と樹脂ケース７の輪郭との関係を示した平面図、図１４（Ｂ）は樹脂ケース７にインサートされたゲート端子Ｔ１，Ｔ３，Ｔ５，Ｔ７，Ｔ９，Ｔ１１と樹脂ケース７の輪郭との関係を示した正面図、図１４（Ｃ）は樹脂ケース７にインサートされたゲート端子Ｔ１（Ｔ３，Ｔ５，Ｔ７，Ｔ９，Ｔ１１）と樹脂ケース７の輪郭との関係を示した左側面図、図１４（Ｄ）は樹脂ケース７にインサートされたゲート端子Ｔ１１（Ｔ１，Ｔ３，Ｔ５，Ｔ７，Ｔ９）と樹脂ケース７の輪郭との関係を示した右側面図である。   FIG. 14 is a diagram showing the relationship between the gate terminals T1, T3, T5, T7, T9, T11 inserted in the resin case 7 and the contour of the resin case 7. Specifically, FIG. 14A is a plan view showing the relationship between the gate terminals T1, T3, T5, T7, T9, T11 inserted in the resin case 7 and the contour of the resin case 7, and FIG. FIG. 14C is a front view showing the relationship between the gate terminals T1, T3, T5, T7, T9, and T11 inserted in the resin case 7 and the outline of the resin case 7, and FIG. FIG. 14D is a left side view showing the relationship between the terminals T1 (T3, T5, T7, T9, T11) and the contour of the resin case 7, and FIG. 14D shows the gate terminals T11 (T1, T3, T3) inserted in the resin case 7. It is the right view which showed the relationship between T5, T7, T9) and the outline of the resin case 7. FIG.

図１５は樹脂ケース７にインサートされたエミッタ信号端子Ｔ２，Ｔ４，Ｔ６，Ｔ８，Ｔ１０，Ｔ１２と樹脂ケース７の輪郭との関係を示した図である。詳細には、図１５（Ａ）は樹脂ケース７にインサートされたエミッタ信号端子Ｔ２，Ｔ４，Ｔ６，Ｔ８，Ｔ１０，Ｔ１２と樹脂ケース７の輪郭との関係を示した平面図、図１５（Ｂ）は樹脂ケース７にインサートされたエミッタ信号端子Ｔ２，Ｔ４，Ｔ６，Ｔ８，Ｔ１０，Ｔ１２と樹脂ケース７の輪郭との関係を示した正面図、図１５（Ｃ）は樹脂ケース７にインサートされたエミッタ信号端子Ｔ２（Ｔ４，Ｔ６，Ｔ８，Ｔ１０，Ｔ１２）と樹脂ケース７の輪郭との関係を示した左側面図、図１５（Ｄ）は樹脂ケース７にインサートされたエミッタ信号端子Ｔ１２（Ｔ２，Ｔ４，Ｔ６，Ｔ８，Ｔ１０）と樹脂ケース７の輪郭との関係を示した右側面図である。   FIG. 15 is a view showing the relationship between the emitter signal terminals T2, T4, T6, T8, T10, T12 inserted in the resin case 7 and the contour of the resin case 7. Specifically, FIG. 15A is a plan view showing the relationship between the emitter signal terminals T2, T4, T6, T8, T10, T12 inserted in the resin case 7 and the outline of the resin case 7, and FIG. ) Is a front view showing the relationship between the emitter signal terminals T2, T4, T6, T8, T10, and T12 inserted in the resin case 7 and the outline of the resin case 7, and FIG. FIG. 15D is a left side view showing the relationship between the emitter signal terminal T2 (T4, T6, T8, T10, T12) and the outline of the resin case 7, and FIG. 15D is an emitter signal terminal T12 (inserted in the resin case 7). It is the right view which showed the relationship between the outline of the resin case 7 and T2, T4, T6, T8, T10).

図１６は図８に示す組立体に対してワイヤボンディングを行うことにより構成される組立体を示した平面図である。図１７は第１の実施形態のパワー半導体モジュール１００の一部を構成するカバー８を示した図である。詳細には、図１７（Ａ）はカバー８の平面図、図１７（Ｂ）はカバー８の正面図、図１７（Ｃ）は図１７（Ａ）のＢ−Ｂ線に沿った鉛直断面図である。   FIG. 16 is a plan view showing an assembly configured by performing wire bonding on the assembly shown in FIG. FIG. 17 is a view showing a cover 8 constituting a part of the power semiconductor module 100 of the first embodiment. Specifically, FIG. 17A is a plan view of the cover 8, FIG. 17B is a front view of the cover 8, and FIG. 17C is a vertical sectional view taken along line BB in FIG. It is.

第１の実施形態のパワー半導体モジュール１００では、図３に示すように、例えば金属などの高熱伝導性材料によって形成されたベース部材５が設けられている。また、図４に示すように、３相インバータ回路のＵ相用絶縁基板６Ｕと、３相インバータ回路のＶ相用絶縁基板６Ｖと、３相インバータ回路のＷ相用絶縁基板６Ｗとが設けられている。   In the power semiconductor module 100 of the first embodiment, as shown in FIG. 3, a base member 5 formed of a high thermal conductivity material such as metal is provided. As shown in FIG. 4, a U-phase insulating substrate 6U for the three-phase inverter circuit, a V-phase insulating substrate 6V for the three-phase inverter circuit, and a W-phase insulating substrate 6W for the three-phase inverter circuit are provided. ing.

詳細には、第１の実施形態のパワー半導体モジュール１００では、図４に示すように、Ｕ相用絶縁基板６Ｕの絶縁層の上面に、Ｕ相上アーム用導体パターン６Ｕ１と、Ｕ相下アーム用導体パターン６Ｕ２とが形成されている。更に、Ｕ相用絶縁基板６Ｕの絶縁層の下面にも、導体パターンが形成されている。また、Ｖ相用絶縁基板６Ｖの絶縁層の上面に、Ｖ相上アーム用導体パターン６Ｖ１と、Ｖ相下アーム用導体パターン６Ｖ２とが形成されている。更に、Ｖ相用絶縁基板６Ｖの絶縁層の下面にも、導体パターンが形成されている。また、Ｗ相用絶縁基板６Ｗの絶縁層の上面に、Ｗ相上アーム用導体パターン６Ｗ１と、Ｗ相下アーム用導体パターン６Ｗ２とが形成されている。更に、Ｗ相用絶縁基板６Ｗの絶縁層の下面にも、導体パターンが形成されている。   Specifically, in the power semiconductor module 100 of the first embodiment, as shown in FIG. 4, the U-phase upper arm conductor pattern 6U1 and the U-phase lower arm are formed on the upper surface of the insulating layer of the U-phase insulating substrate 6U. Conductor pattern 6U2 is formed. Furthermore, a conductor pattern is also formed on the lower surface of the insulating layer of the U-phase insulating substrate 6U. A V-phase upper arm conductor pattern 6V1 and a V-phase lower arm conductor pattern 6V2 are formed on the upper surface of the insulating layer of the V-phase insulating substrate 6V. Furthermore, a conductor pattern is also formed on the lower surface of the insulating layer of the V-phase insulating substrate 6V. A W-phase upper arm conductor pattern 6W1 and a W-phase lower arm conductor pattern 6W2 are formed on the upper surface of the insulating layer of the W-phase insulating substrate 6W. Furthermore, a conductor pattern is also formed on the lower surface of the insulating layer of the W-phase insulating substrate 6W.

また、第１の実施形態のパワー半導体モジュール１００では、図４に示すように、Ｕ相用絶縁基板６ＵとＶ相用絶縁基板６ＶとＷ相用絶縁基板６Ｗとが同一形状に形成されている。   In the power semiconductor module 100 of the first embodiment, as shown in FIG. 4, the U-phase insulating substrate 6U, the V-phase insulating substrate 6V, and the W-phase insulating substrate 6W are formed in the same shape. .

第１の実施形態のパワー半導体モジュール１００の製造時には、ベース部材５（図１、図３および図４参照）の上面に、半田（図示せず）を介してＵ相用絶縁基板６Ｕ（図１（Ａ）、図１（Ｂ）および図４参照）が搭載され、半田（図示せず）を介してＶ相用絶縁基板６Ｖ（図１（Ａ）、図１（Ｂ）および図４参照）が搭載され、半田（図示せず）を介してＷ相用絶縁基板６Ｗ（図１（Ａ）、図１（Ｂ）および図４参照）が搭載される。   At the time of manufacturing the power semiconductor module 100 of the first embodiment, the U-phase insulating substrate 6U (FIG. 1) is formed on the upper surface of the base member 5 (see FIGS. 1, 3 and 4) via solder (not shown). (A), FIG. 1 (B) and FIG. 4) are mounted, and the V-phase insulating substrate 6V (see FIG. 1 (A), FIG. 1 (B) and FIG. 4) via solder (not shown). Is mounted, and a W-phase insulating substrate 6W (see FIGS. 1A, 1B, and 4) is mounted via solder (not shown).

更に、第１の実施形態のパワー半導体モジュール１００では、下面にコレクタ電極を有すると共に、上面にエミッタ電極Ｑ１ｅ，Ｑ２ｅ，Ｑ３ｅ，Ｑ４ｅ，Ｑ５ｅ，Ｑ６ｅ（図７参照）とゲート電極Ｑ１ｇ，Ｑ２ｇ，Ｑ３ｇ，Ｑ４ｇ，Ｑ５ｇ，Ｑ６ｇ（図７参照）とを有する大電力用ＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６（図１（Ａ）、図２、図５および図７参照）が設けられている。また、大電力用還流ダイオードチップＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６（図１（Ａ）、図２および図５参照）が設けられている。   Furthermore, in the power semiconductor module 100 of the first embodiment, the collector electrode is provided on the lower surface, the emitter electrodes Q1e, Q2e, Q3e, Q4e, Q5e, Q6e (see FIG. 7) and the gate electrodes Q1g, Q2g, Q3g on the upper surface. , Q4g, Q5g, Q6g (see FIG. 7), and high power IGBT chips Q1, Q2, Q3, Q4, Q5, Q6 (see FIG. 1 (A), FIG. 2, FIG. 5 and FIG. 7). ing. Further, high-power free-wheeling diode chips D1, D2, D3, D4, D5, and D6 (see FIG. 1A, FIG. 2 and FIG. 5) are provided.

詳細には、第１の実施形態のパワー半導体モジュール１００では、図２に示すように、ＩＧＢＴチップＱ１およびダイオードチップＤ１によって３相インバータ回路のＵ相上アームが構成され、ＩＧＢＴチップＱ２およびダイオードチップＤ２によって３相インバータ回路のＵ相下アームが構成され、ＩＧＢＴチップＱ３およびダイオードチップＤ３によって３相インバータ回路のＶ相上アームが構成され、ＩＧＢＴチップＱ４およびダイオードチップＤ４によって３相インバータ回路のＶ相下アームが構成され、ＩＧＢＴチップＱ５およびダイオードチップＤ５によって３相インバータ回路のＷ相上アームが構成され、ＩＧＢＴチップＱ６およびダイオードチップＤ６によって３相インバータ回路のＷ相下アームが構成されている。   Specifically, in the power semiconductor module 100 of the first embodiment, as shown in FIG. 2, the U-phase upper arm of the three-phase inverter circuit is configured by the IGBT chip Q1 and the diode chip D1, and the IGBT chip Q2 and the diode chip D2 constitutes the U-phase lower arm of the three-phase inverter circuit, IGBT chip Q3 and diode chip D3 constitute the V-phase upper arm of the three-phase inverter circuit, and IGBT chip Q4 and diode chip D4 constitute the V-phase of the three-phase inverter circuit. The phase lower arm is configured, and the IGBT chip Q5 and the diode chip D5 configure the W-phase upper arm of the three-phase inverter circuit, and the IGBT chip Q6 and the diode chip D6 configure the W-phase lower arm of the three-phase inverter circuit. .

第１の実施形態のパワー半導体モジュール１００の製造時には、Ｕ相用絶縁基板６Ｕ（図１（Ａ）、図１（Ｂ）、図４および図５参照）の導体パターン６Ｕ１（図４（Ａ）参照）に、半田（図示せず）を介してＩＧＢＴチップＱ１（図１（Ａ）、図２および図５参照）が搭載されると共に、半田（図示せず）を介してダイオードチップＤ１（図１（Ａ）、図２および図５参照）が搭載される。また、Ｕ相用絶縁基板６Ｕ（図１（Ａ）、図１（Ｂ）、図４および図５参照）の導体パターン６Ｕ２（図４（Ａ）参照）に、半田（図示せず）を介してＩＧＢＴチップＱ２（図１（Ａ）、図２および図５参照）が搭載されると共に、半田（図示せず）を介してダイオードチップＤ２（図１（Ａ）、図２および図５参照）が搭載される。   At the time of manufacturing the power semiconductor module 100 of the first embodiment, the conductor pattern 6U1 (FIG. 4A) of the U-phase insulating substrate 6U (see FIGS. 1A, 1B, 4 and 5). IGBT chip Q1 (see FIG. 1A, FIG. 2 and FIG. 5) is mounted via solder (not shown) and diode chip D1 (see FIG. 2) via solder (not shown). 1 (A), FIG. 2 and FIG. 5) are mounted. Further, the conductor pattern 6U2 (see FIG. 4A) of the U-phase insulating substrate 6U (see FIGS. 1A, 1B, 4 and 5) is soldered (not shown). The IGBT chip Q2 (see FIGS. 1A, 2 and 5) is mounted, and the diode chip D2 (see FIGS. 1A, 2 and 5) via solder (not shown) Is installed.

更に、第１の実施形態のパワー半導体モジュール１００の製造時には、Ｖ相用絶縁基板６Ｖ（図１（Ａ）、図１（Ｂ）、図４および図５参照）の導体パターン６Ｖ１（図４（Ａ）参照）に、半田（図示せず）を介してＩＧＢＴチップＱ３（図１（Ａ）、図２および図５参照）が搭載されると共に、半田（図示せず）を介してダイオードチップＤ３（図１（Ａ）、図２および図５参照）が搭載される。また、Ｖ相用絶縁基板６Ｖ（図１（Ａ）、図１（Ｂ）、図４および図５参照）の導体パターン６Ｖ２（図４（Ａ）参照）に、半田（図示せず）を介してＩＧＢＴチップＱ４（図１（Ａ）、図２および図５参照）が搭載されると共に、半田（図示せず）を介してダイオードチップＤ４（図１（Ａ）、図２および図５参照）が搭載される。   Furthermore, at the time of manufacturing the power semiconductor module 100 of the first embodiment, the conductor pattern 6V1 (see FIG. 4 (FIG. 4 (A))) of the V-phase insulating substrate 6V (see FIGS. 1 (A), 1 (B), 4 and 5). IGBT chip Q3 (see FIGS. 1A, 2 and 5) is mounted on solder (not shown) via a solder (not shown), and diode chip D3 via solder (not shown) (See FIG. 1 (A), FIG. 2 and FIG. 5). In addition, the conductor pattern 6V2 (see FIG. 4A) of the V-phase insulating substrate 6V (see FIGS. 1A, 1B, 4 and 5) is soldered (not shown). IGBT chip Q4 (see FIG. 1A, FIG. 2 and FIG. 5) is mounted and diode chip D4 (see FIG. 1A, FIG. 2 and FIG. 5) via solder (not shown) Is installed.

更に、第１の実施形態のパワー半導体モジュール１００の製造時には、Ｗ相用絶縁基板６Ｗ（図１（Ａ）、図１（Ｂ）、図４および図５参照）の導体パターン６Ｗ１（図４（Ａ）参照）に、半田（図示せず）を介してＩＧＢＴチップＱ５（図１（Ａ）、図２および図５参照）が搭載されると共に、半田（図示せず）を介してダイオードチップＤ５（図１（Ａ）、図２および図５参照）が搭載される。また、Ｗ相用絶縁基板６Ｗ（図１（Ａ）、図１（Ｂ）、図４および図５参照）の導体パターン６Ｗ２（図４（Ａ）参照）に、半田（図示せず）を介してＩＧＢＴチップＱ６（図１（Ａ）、図２および図５参照）が搭載されると共に、半田（図示せず）を介してダイオードチップＤ６（図１（Ａ）、図２および図５参照）が搭載される。   Further, when the power semiconductor module 100 of the first embodiment is manufactured, the conductor pattern 6W1 (see FIG. 4 (FIG. 4 (A))) of the W-phase insulating substrate 6W (see FIGS. 1 (A), 1 (B), 4 and 5). IGBT chip Q5 (see FIG. 1A, FIG. 2 and FIG. 5) is mounted on solder (not shown) via a solder (not shown), and diode chip D5 via solder (not shown) (See FIG. 1 (A), FIG. 2 and FIG. 5). In addition, the conductor pattern 6W2 (see FIG. 4A) of the W-phase insulating substrate 6W (see FIGS. 1A, 1B, 4 and 5) is soldered (not shown). IGBT chip Q6 (see FIG. 1A, FIG. 2 and FIG. 5) is mounted, and diode chip D6 (see FIG. 1A, FIG. 2 and FIG. 5) via solder (not shown) Is installed.

また、第１の実施形態のパワー半導体モジュール１００では、ＩＧＢＴチップＱ１（図１（Ａ）、図２、図５および図６参照）のゲート電極Ｑ１ｇ（図７（Ａ）および図７（Ｃ）参照）に流れるゲート電流の抵抗として作用するゲート抵抗Ｒ１（図１（Ａ）、図２、図６および図７（Ｄ）参照）と、ＩＧＢＴチップＱ２（図１（Ａ）、図２、図５および図６参照）のゲート電極Ｑ２ｇ（図７（Ａ）および図７（Ｃ）参照）に流れるゲート電流の抵抗として作用するゲート抵抗Ｒ２（図１（Ａ）、図２、図６および図７（Ｄ）参照）と、ＩＧＢＴチップＱ３（図１（Ａ）、図２、図５および図６参照）のゲート電極Ｑ３ｇ（図７（Ａ）および図７（Ｃ）参照）に流れるゲート電流の抵抗として作用するゲート抵抗Ｒ３（図１（Ａ）、図２、図６および図７（Ｄ）参照）と、ＩＧＢＴチップＱ４（図１（Ａ）、図２、図５および図６参照）のゲート電極Ｑ４ｇ（図７（Ａ）および図７（Ｃ）参照）に流れるゲート電流の抵抗として作用するゲート抵抗Ｒ４（図１（Ａ）、図２、図６および図７（Ｄ）参照）と、ＩＧＢＴチップＱ５（図１（Ａ）、図２、図５および図６参照）のゲート電極Ｑ５ｇ（図７（Ａ）および図７（Ｃ）参照）に流れるゲート電流の抵抗として作用するゲート抵抗Ｒ５（図１（Ａ）、図２、図６および図７（Ｄ）参照）と、ＩＧＢＴチップＱ６（図１（Ａ）、図２、図５および図６参照）のゲート電極Ｑ６ｇ（図７（Ａ）および図７（Ｃ）参照）に流れるゲート電流の抵抗として作用するゲート抵抗Ｒ６（図１（Ａ）、図２、図６および図７（Ｄ）参照）とが設けられている。   In the power semiconductor module 100 of the first embodiment, the gate electrode Q1g (FIGS. 7A and 7C) of the IGBT chip Q1 (see FIGS. 1A, 2, 5, and 6). Gate resistor R1 (see FIG. 1A, FIG. 2, FIG. 6 and FIG. 7D) acting as the resistance of the gate current flowing through the IGBT chip Q2 (see FIG. 1A, FIG. 2, FIG. 2). 5 and FIG. 6) gate resistor R2 (FIGS. 1A, 2, 6 and 6) acting as a resistance of the gate current flowing through the gate electrode Q2g (see FIGS. 7A and 7C) of FIG. 7 (D)) and the gate current flowing in the gate electrode Q3g (see FIGS. 7A and 7C) of the IGBT chip Q3 (see FIGS. 1A, 2, 5, and 6). Gate resistor R3 (FIG. 1A, FIG. 2, FIG. 6) And FIG. 7D) and the gate electrode Q4g (see FIG. 7A and FIG. 7C) of the IGBT chip Q4 (see FIG. 1A, FIG. 2, FIG. 5 and FIG. 6). A gate resistor R4 (see FIG. 1A, FIG. 2, FIG. 6 and FIG. 7D) acting as a gate current resistance, and an IGBT chip Q5 (FIG. 1A, FIG. 2, FIG. 5 and FIG. 6) Gate resistor R5 (FIGS. 1A, 2, 6 and 7D) acting as a resistance of the gate current flowing through the gate electrode Q5g (see FIGS. 7A and 7C) of FIG. And the resistance of the gate current flowing through the gate electrode Q6g (see FIGS. 7A and 7C) of the IGBT chip Q6 (see FIGS. 1A, 2, 5, and 6). Gate resistor R6 (see FIG. 1A, FIG. 2, FIG. 6 and FIG. 7D) is provided. It has been.

更に、第１の実施形態のパワー半導体モジュール１００では、ゲート抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６（図１（Ａ）、図２、図６および図７（Ｄ）参照）として、上面電極と下面電極との間をゲート電流が流れるシリコンチップ型の抵抗が用いられている。   Furthermore, in the power semiconductor module 100 according to the first embodiment, the gate resistors R1, R2, R3, R4, R5, and R6 (see FIGS. 1A, 2, 6, and 7D) are the top surfaces. A silicon chip type resistor in which a gate current flows between the electrode and the bottom electrode is used.

第１の実施形態のパワー半導体モジュール１００の製造時には、ＩＧＢＴチップＱ１（図１（Ａ）、図２、図５および図６参照）のゲート電極Ｑ１ｇ（図７（Ａ）および図７（Ｃ）参照）に半田（図示せず）を介してゲート抵抗Ｒ１（図１（Ａ）、図２、図６および図７（Ｄ）参照）が搭載され、ＩＧＢＴチップＱ２（図１（Ａ）、図２、図５および図６参照）のゲート電極Ｑ２ｇ（図７（Ａ）および図７（Ｃ）参照）に半田（図示せず）を介してゲート抵抗Ｒ２（図１（Ａ）、図２、図６および図７（Ｄ）参照）が搭載され、ＩＧＢＴチップＱ３（図１（Ａ）、図２、図５および図６参照）のゲート電極Ｑ３ｇ（図７（Ａ）および図７（Ｃ）参照）に半田（図示せず）を介してゲート抵抗Ｒ３（図１（Ａ）、図２、図６および図７（Ｄ）参照）が搭載され、ＩＧＢＴチップＱ４（図１（Ａ）、図２、図５および図６参照）のゲート電極Ｑ４ｇ（図７（Ａ）および図７（Ｃ）参照）に半田（図示せず）を介してゲート抵抗Ｒ４（図１（Ａ）、図２、図６および図７（Ｄ）参照）が搭載され、ＩＧＢＴチップＱ５（図１（Ａ）、図２、図５および図６参照）のゲート電極Ｑ５ｇ（図７（Ａ）および図７（Ｃ）参照）に半田（図示せず）を介してゲート抵抗Ｒ５（図１（Ａ）、図２、図６および図７（Ｄ）参照）が搭載され、ＩＧＢＴチップＱ６（図１（Ａ）、図２、図５および図６参照）のゲート電極Ｑ６ｇ（図７（Ａ）および図７（Ｃ）参照）に半田（図示せず）を介してゲート抵抗Ｒ６（図１（Ａ）、図２、図６および図７（Ｄ）参照）が搭載される。   At the time of manufacturing the power semiconductor module 100 of the first embodiment, the gate electrode Q1g (FIGS. 7A and 7C) of the IGBT chip Q1 (see FIGS. 1A, 2, 5, and 6). The gate resistor R1 (see FIG. 1A, FIG. 2, FIG. 6 and FIG. 7D) is mounted on the IGBT chip Q2 (FIG. 1A), FIG. 2 and FIG. 5 and FIG. 6) to the gate electrode R2 (FIG. 1A, FIG. 2) through solder (not shown) to the gate electrode Q2g (see FIG. 7A and FIG. 7C). The gate electrode Q3g (see FIGS. 7A and 7C) of the IGBT chip Q3 (see FIGS. 1A, 2, 5, and 6) is mounted. Gate resistor R3 (see FIG. 1A, FIG. 2, FIG. 6 and FIG. 7D) via solder (not shown). ) And solder (not shown) to the gate electrode Q4g (see FIGS. 7A and 7C) of the IGBT chip Q4 (see FIGS. 1A, 2, 5, and 6) A gate resistor R4 (see FIG. 1A, FIG. 2, FIG. 6 and FIG. 7D) is mounted through the IGBT chip Q5 (see FIG. 1A, FIG. 2, FIG. 5 and FIG. 6). Gate resistor R5 (see FIG. 1A, FIG. 2, FIG. 6 and FIG. 7D) via solder (not shown) to the gate electrode Q5g (see FIG. 7A and FIG. 7C) ) And solder (not shown) to the gate electrode Q6g (see FIGS. 7A and 7C) of the IGBT chip Q6 (see FIGS. 1A, 2, 5, and 6) A gate resistor R6 (see FIG. 1A, FIG. 2, FIG. 6 and FIG. 7D) is mounted.

第１の実施形態のパワー半導体モジュール１００の製造時には、次いで、ベース部材５（図１、図３および図６参照）と絶縁基板６Ｕ，６Ｖ，６Ｗ（図１（Ａ）、図４および図６参照）との間の半田接合と、絶縁基板６Ｕ，６Ｖ，６Ｗ（図１（Ａ）、図４および図６参照）の導体パターン６Ｕ１，６Ｕ２，６Ｖ１，６Ｖ２，６Ｗ１，６Ｗ２（図４（Ａ）参照）とＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６（図１（Ａ）、図２および図６参照）のコレクタ電極との間の半田接合と、絶縁基板６Ｕ，６Ｖ，６Ｗ（図１（Ａ）、図４および図６参照）の導体パターン６Ｕ１，６Ｕ２，６Ｖ１，６Ｖ２，６Ｗ１，６Ｗ２（図４（Ａ）参照）とダイオードチップＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６（図１（Ａ）、図２および図６参照）のカソード電極との間の半田接合と、ＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６（図１（Ａ）、図２および図６参照）のゲート電極Ｑ１ｇ，Ｑ２ｇ，Ｑ３ｇ，Ｑ４ｇ，Ｑ５ｇ，Ｑ６ｇ（図７（Ａ）および図７（Ｃ）参照）とゲート抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６（図１（Ａ）、図２、図６および図７（Ｄ）参照）の下面電極との間の半田接合とが一括処理によって実行される。その結果、図６に示す組立体が形成される。   At the time of manufacturing the power semiconductor module 100 of the first embodiment, the base member 5 (see FIGS. 1, 3 and 6) and the insulating substrates 6U, 6V and 6W (FIG. 1A, FIG. 4 and FIG. 6) are then used. And the conductive patterns 6U1, 6U2, 6V1, 6V2, 6W1, 6W2 of the insulating substrates 6U, 6V, 6W (see FIGS. 1A, 4 and 6) (see FIG. 4A). )) And the collector electrode of the IGBT chips Q1, Q2, Q3, Q4, Q5, Q6 (see FIG. 1A, FIG. 2 and FIG. 6) and the insulating substrates 6U, 6V, 6W ( Conductor patterns 6U1, 6U2, 6V1, 6V2, 6W1, 6W2 (see FIG. 4A) (see FIG. 4A) and diode chips D1, D2, D3, D4, D5, D6 (see FIGS. 1A, 4 and 6). 1A, 2 and 6) Solder joints with the gate electrodes and gate electrodes Q1g, Q2g, Q3g, Q4g, Q5g of the IGBT chips Q1, Q2, Q3, Q4, Q5, Q6 (see FIGS. 1A, 2 and 6). , Q6g (see FIGS. 7A and 7C) and gate resistors R1, R2, R3, R4, R5, R6 (see FIGS. 1A, 2, 6, and 7D) Solder bonding with the lower surface electrode is performed by a batch process. As a result, the assembly shown in FIG. 6 is formed.

また、第１の実施形態のパワー半導体モジュール１００では、電気絶縁性樹脂材料の成形によって形成された樹脂ケース７（図１、図８、図９および図１０参照）が設けられている。詳細には、電気絶縁性樹脂材料によって樹脂ケース７（図１、図８、図９および図１０参照）の前側壁部７ａ（図９（Ａ）、図９（Ｂ）および図１０（Ａ）参照）と後側壁部７ｂ（図９（Ａ）、図１０（Ａ）および図１０（Ｂ）参照）と左側壁部７ｃ（図９（Ａ）、図９（Ｃ）および図１０（Ａ）参照）と右側壁部７ｄ（図９（Ａ）、図９（Ｄ）および図１０（Ａ）参照）とが形成されている。つまり、上下方向に延びている貫通穴を有するように、樹脂ケース７（図１、図８、図９および図１０参照）が四角筒状に形成されている。   The power semiconductor module 100 of the first embodiment is provided with a resin case 7 (see FIGS. 1, 8, 9, and 10) formed by molding an electrically insulating resin material. Specifically, the front side wall portion 7a (FIGS. 9A, 9B, and 10A) of the resin case 7 (see FIGS. 1, 8, 9, and 10) is made of an electrically insulating resin material. Reference), rear side wall 7b (see FIG. 9A, FIG. 10A and FIG. 10B) and left side wall 7c (FIG. 9A, FIG. 9C and FIG. 10A) And a right side wall portion 7d (see FIGS. 9A, 9D, and 10A) are formed. That is, the resin case 7 (see FIGS. 1, 8, 9, and 10) is formed in a square cylinder shape so as to have a through hole extending in the vertical direction.

更に、第１の実施形態のパワー半導体モジュール１００では、例えば金属などの導電性材料によって形成された端子Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８，Ｔ９，Ｔ１０，Ｔ１１，Ｔ１２，Ｔ１５，Ｔ１７，Ｔ１９，Ｔ２０，Ｔ２１（図９〜図１５参照）などが樹脂ケース７（図１、図８、図９および図１０参照）にインサートされている。   Furthermore, in the power semiconductor module 100 of the first embodiment, terminals T1, T2, T3, T4, T5, T6, T7, T8, T9, T10, T11, T12, formed of a conductive material such as metal, for example. T15, T17, T19, T20, T21 (see FIGS. 9 to 15) and the like are inserted into the resin case 7 (see FIGS. 1, 8, 9, and 10).

詳細には、第１の実施形態のパワー半導体モジュール１００では、図１１に示すように、３相インバータ回路のＰ端子Ｔ２１（図１、図２、図９、図１０および図１１参照）が、樹脂ケース７（図１、図８、図９、図１０および図１１参照）の前側壁部７ａと左側壁部７ｃと右側壁部７ｃとにインサートされている。また、Ｐ端子Ｔ２１には、鉛直方向（図１１（Ｂ）の上下方向、図１１（Ｃ）の左右方向）に延びている上端部Ｔ２１ａと、水平方向（図１１（Ｂ）の左右方向、図１１（Ｃ）の上下方向）に延びている下端部Ｔ２１ｂとが設けられている。   Specifically, in the power semiconductor module 100 of the first embodiment, as shown in FIG. 11, the P terminal T21 (see FIGS. 1, 2, 9, 10 and 11) of the three-phase inverter circuit is The resin case 7 (see FIGS. 1, 8, 9, 10, and 11) is inserted into the front side wall 7a, the left side wall 7c, and the right side wall 7c. Further, the P terminal T21 has an upper end T21a extending in the vertical direction (the vertical direction in FIG. 11B, the horizontal direction in FIG. 11C), and the horizontal direction (the horizontal direction in FIG. 11B), A lower end T21b extending in the vertical direction of FIG. 11C is provided.

更に、第１の実施形態のパワー半導体モジュール１００では、図１２に示すように、３相インバータ回路のＮ端子Ｔ２０（図１、図２、図９および図１２参照）が、樹脂ケース７（図１、図８、図９、図１０および図１２参照）の後側壁部７ｂと左側壁部７ｃと右側壁部７ｃとにインサートされている。また、Ｎ端子Ｔ２０には、鉛直方向（図１２（Ｂ）の上下方向、図１２（Ｃ）の左右方向）に延びている上端部Ｔ２０ａと、水平方向（図１２（Ｂ）の左右方向、図１２（Ｃ）の上下方向）に延びている下端部Ｔ２０ｂとが設けられている。   Furthermore, in the power semiconductor module 100 of the first embodiment, as shown in FIG. 12, the N terminal T20 (see FIGS. 1, 2, 9, and 12) of the three-phase inverter circuit is connected to the resin case 7 (FIG. 1, FIG. 8, FIG. 9, FIG. 10 and FIG. 12) are inserted into the rear side wall portion 7b, the left side wall portion 7c and the right side wall portion 7c. Further, the N terminal T20 has an upper end T20a extending in the vertical direction (the vertical direction in FIG. 12B, the horizontal direction in FIG. 12C), and the horizontal direction (the horizontal direction in FIG. 12B), A lower end T20b extending in the vertical direction in FIG. 12C is provided.

また、第１の実施形態のパワー半導体モジュール１００では、図１３に示すように、３相インバータ回路のＡＣ端子Ｔ１５，Ｔ１７，Ｔ１９（図１、図２、図９、図１０および図１３参照）が、樹脂ケース７（図１、図８、図９、図１０および図１３参照）の後側壁部７ｂにインサートされている。更に、ＡＣ端子Ｔ１５には、鉛直方向（図１３（Ａ）の上下方向、図１３（Ｄ）の左右方向）に延びている上端部Ｔ１５ａと、水平方向（図１３（Ｂ）の上下方向、図１３（Ｄ）の上下方向）に延びている下端部Ｔ１５ｂとが設けられている。また、ＡＣ端子Ｔ１７には、鉛直方向（図１３（Ａ）の上下方向、図１３（Ｃ）の左右方向）に延びている上端部Ｔ１７ａと、水平方向（図１３（Ｂ）の上下方向、図１３（Ｃ）の上下方向）に延びている下端部Ｔ１７ｂとが設けられている。更に、ＡＣ端子Ｔ１９には、鉛直方向（図１３（Ａ）の上下方向、図１３（Ｃ）の左右方向）に延びている上端部Ｔ１９ａと、水平方向（図１３（Ｂ）の上下方向、図１３（Ｃ）の上下方向）に延びている下端部Ｔ１９ｂとが設けられている。   In the power semiconductor module 100 of the first embodiment, as shown in FIG. 13, the AC terminals T15, T17, T19 of the three-phase inverter circuit (see FIGS. 1, 2, 9, 10, and 13). Is inserted into the rear side wall 7b of the resin case 7 (see FIGS. 1, 8, 9, 10 and 13). Further, the AC terminal T15 has an upper end T15a extending in the vertical direction (vertical direction in FIG. 13A and the horizontal direction in FIG. 13D), and a horizontal direction (vertical direction in FIG. 13B), A lower end T15b extending in the vertical direction of FIG. 13D is provided. The AC terminal T17 has an upper end T17a extending in the vertical direction (vertical direction in FIG. 13A and the horizontal direction in FIG. 13C), and a horizontal direction (vertical direction in FIG. 13B), A lower end T17b extending in the vertical direction of FIG. 13C is provided. Further, the AC terminal T19 has an upper end T19a extending in the vertical direction (vertical direction in FIG. 13A and the horizontal direction in FIG. 13C), and a horizontal direction (vertical direction in FIG. 13B), A lower end T19b extending in the vertical direction in FIG. 13C is provided.

更に、第１の実施形態のパワー半導体モジュール１００では、図１４に示すように、ゲート端子Ｔ１，Ｔ３，Ｔ５，Ｔ７，Ｔ９，Ｔ１１（図１、図２、図９および図１４参照）が、樹脂ケース７（図１、図８、図９、図１０および図１４参照）の前側壁部７ａにインサートされている。また、ゲート端子Ｔ１，Ｔ３，Ｔ５，Ｔ７，Ｔ９，Ｔ１１には、鉛直方向（図１４（Ｂ）の上下方向、図１４（Ｃ）および図１４（Ｄ）の左右方向）に延びている上端部Ｔ１ａ，Ｔ３ａ，Ｔ５ａ，Ｔ７ａ，Ｔ９ａ，Ｔ１１ａと、水平方向（図１４（Ａ）の上下方向、図１４（Ｃ）および図１４（Ｄ）の上下方向）に延びている下端部Ｔ１ｂ，Ｔ３ｂ，Ｔ５ｂ，Ｔ７ｂ，Ｔ９ｂ，Ｔ１１ｂとが設けられている。   Furthermore, in the power semiconductor module 100 of the first embodiment, as shown in FIG. 14, the gate terminals T1, T3, T5, T7, T9, and T11 (see FIGS. 1, 2, 9, and 14) are It is inserted in the front side wall part 7a of the resin case 7 (refer FIG.1, FIG.8, FIG.9, FIG.10 and FIG. 14). Further, the gate terminals T1, T3, T5, T7, T9, and T11 have upper ends extending in the vertical direction (the vertical direction in FIG. 14B, the horizontal direction in FIGS. 14C and 14D). Portions T1a, T3a, T5a, T7a, T9a, T11a and lower ends T1b, T3b extending in the horizontal direction (the vertical direction in FIG. 14A, the vertical direction in FIGS. 14C and 14D) , T5b, T7b, T9b, and T11b.

また、第１の実施形態のパワー半導体モジュール１００では、図１５に示すように、エミッタ信号端子Ｔ２，Ｔ４，Ｔ６，Ｔ８，Ｔ１０，Ｔ１２（図１、図２、図９および図１５参照）が、樹脂ケース７（図１、図８、図９、図１０および図１５参照）の前側壁部７ａにインサートされている。また、エミッタ信号端子Ｔ２，Ｔ４，Ｔ６，Ｔ８，Ｔ１０，Ｔ１２には、鉛直方向（図１５（Ｂ）の上下方向、図１５（Ｃ）および図１５（Ｄ）の左右方向）に延びている上端部Ｔ２ａ，Ｔ４ａ，Ｔ６ａ，Ｔ８ａ，Ｔ１０ａ，Ｔ１２ａと、水平方向（図１５（Ａ）の上下方向、図１５（Ｃ）および図１５（Ｄ）の上下方向）に延びている下端部Ｔ２ｂ，Ｔ４ｂ，Ｔ６ｂ，Ｔ８ｂ，Ｔ１０ｂ，Ｔ１２ｂとが設けられている。   In the power semiconductor module 100 of the first embodiment, as shown in FIG. 15, the emitter signal terminals T2, T4, T6, T8, T10, and T12 (see FIGS. 1, 2, 9, and 15) are provided. The resin case 7 is inserted into the front side wall portion 7a of the resin case 7 (see FIGS. 1, 8, 9, 10 and 15). Further, the emitter signal terminals T2, T4, T6, T8, T10, and T12 extend in the vertical direction (the vertical direction in FIG. 15B, the horizontal direction in FIGS. 15C and 15D). Upper end T2a, T4a, T6a, T8a, T10a, T12a, and lower end T2b extending in the horizontal direction (vertical direction in FIG. 15A, vertical direction in FIGS. 15C and 15D), T4b, T6b, T8b, T10b, and T12b are provided.

更に、第１の実施形態のパワー半導体モジュール１００では、図１２および図１３に示すように、ＡＣ端子Ｔ１５，Ｔ１７，Ｔ１９（図１３参照）の下端部Ｔ１５ｂ，Ｔ１７ｂ，Ｔ１９ｂ（図１４参照）が、Ｎ端子Ｔ２０（図１２参照）の下端部Ｔ２０ｂ（図１２参照）の上側（図１２（Ｃ）および図１３（Ｃ）の右側）に配置されている。   Furthermore, in the power semiconductor module 100 of the first embodiment, as shown in FIGS. 12 and 13, the lower ends T15b, T17b, T19b (see FIG. 14) of the AC terminals T15, T17, T19 (see FIG. 13) are provided. The N terminal T20 (see FIG. 12) is disposed above the lower end T20b (see FIG. 12) (on the right side of FIGS. 12C and 13C).

また、第１の実施形態のパワー半導体モジュール１００では、図１１、図１４および図１５に示すように、ゲート端子Ｔ１，Ｔ３，Ｔ５，Ｔ７，Ｔ９，Ｔ１１（図１４参照）の下端部Ｔ１ｂ，Ｔ３ｂ，Ｔ５ｂ，Ｔ７ｂ，Ｔ９ｂ，Ｔ１１ｂ（図１４参照）およびエミッタ信号端子Ｔ２，Ｔ４，Ｔ６，Ｔ８，Ｔ１０，Ｔ１２（図１５参照）の下端部Ｔ２ｂ，Ｔ４ｂ，Ｔ６ｂ，Ｔ８ｂ，Ｔ１０ｂ，Ｔ１２ｂ（図１４参照）が、Ｐ端子Ｔ２１（図１１参照）の下端部Ｔ２１ｂ（図１１参照）の上側（図１１（Ｂ）、図１４（Ｂ）および図１５（Ｂ）の上側）に配置されている。   Further, in the power semiconductor module 100 of the first embodiment, as shown in FIGS. 11, 14 and 15, the lower end portions T1b, T1b of the gate terminals T1, T3, T5, T7, T9, T11 (see FIG. 14) T3b, T5b, T7b, T9b, T11b (see FIG. 14) and lower end portions T2b, T4b, T6b, T8b, T10b, T12b (see FIG. 14) and emitter signal terminals T2, T4, T6, T8, T10, T12 (see FIG. 15). 14) is disposed above the lower end T21b (see FIG. 11) of the P terminal T21 (see FIG. 11) (the upper side in FIGS. 11B, 14B, and 15B). .

第１の実施形態のパワー半導体モジュール１００の製造時には、次いで、図６に示す組立体のベース部材５に、例えば接着剤などのような接合材を介して樹脂ケース７（図９および図１０参照）が載置され、ベース部材５と樹脂ケース７とが接合される。その結果、図８に示す組立体が形成される。   At the time of manufacturing the power semiconductor module 100 of the first embodiment, the resin case 7 (see FIGS. 9 and 10) is then attached to the base member 5 of the assembly shown in FIG. 6 via a bonding material such as an adhesive. ) And the base member 5 and the resin case 7 are joined. As a result, the assembly shown in FIG. 8 is formed.

第１の実施形態のパワー半導体モジュール１００の製造時には、次いで、図８に示す組立体に対してワイヤボンディングが行われ、その結果、図１６に示す組立体が形成される。   At the time of manufacturing the power semiconductor module 100 of the first embodiment, wire bonding is then performed on the assembly shown in FIG. 8, and as a result, the assembly shown in FIG. 16 is formed.

詳細には、第１の実施形態のパワー半導体モジュール１００では、図１６に示すように、前後方向（図１６の上下方向）に延びているボンディングワイヤによってＰ端子Ｔ２１（図１１参照）の下端部Ｔ２１ｂ（図１１参照）とＵ相用絶縁基板６Ｕの導体パターン６Ｕ１（図４（Ａ）参照）とが接続されている。その結果、Ｐ端子Ｔ２１（図２および図１６参照）とＩＧＢＴチップＱ１（図２および図１６参照）のコレクタ電極およびダイオードチップＤ１（図２および図１６参照）のカソード電極とが電気的に接続されている。   Specifically, in the power semiconductor module 100 of the first embodiment, as shown in FIG. 16, the lower end portion of the P terminal T21 (see FIG. 11) is formed by a bonding wire extending in the front-rear direction (vertical direction in FIG. 16). T21b (see FIG. 11) and the conductor pattern 6U1 (see FIG. 4A) of the U-phase insulating substrate 6U are connected. As a result, the P terminal T21 (see FIGS. 2 and 16) is electrically connected to the collector electrode of the IGBT chip Q1 (see FIGS. 2 and 16) and the cathode electrode of the diode chip D1 (see FIGS. 2 and 16). Has been.

また、第１の実施形態のパワー半導体モジュール１００では、図１６に示すように、前後方向（図１６の上下方向）に延びているボンディングワイヤによってＩＧＢＴチップＱ１のエミッタ電極Ｑ１ｅ（図７（Ａ）および図７（Ｂ）参照）とダイオードチップＤ１のアノード電極とＵ相用絶縁基板６Ｕの導体パターン６Ｕ２（図４（Ａ）参照）とが接続されている。更に、前後方向（図１６の上下方向）に延びているボンディングワイヤによってＵ相用絶縁基板６Ｕの導体パターン６Ｕ２（図４（Ａ）参照）とＡＣ端子Ｔ１９（図１３参照）の下端部Ｔ１９ｂ（図１３参照）とが接続されている。その結果、ＩＧＢＴチップＱ１（図２および図１６参照）のエミッタ電極Ｑ１ｅおよびダイオードチップＤ１（図２および図１６参照）のアノード電極とＡＣ端子Ｔ１９（図２および図１６参照）とが電気的に接続されている。また、ＡＣ端子Ｔ１９（図２および図１６参照）とＩＧＢＴチップＱ２（図２および図１６参照）のコレクタ電極およびダイオードチップＤ２（図２および図１６参照）のカソード電極とが電気的に接続されている。   In the power semiconductor module 100 of the first embodiment, as shown in FIG. 16, the emitter electrode Q1e of the IGBT chip Q1 (FIG. 7A) is formed by bonding wires extending in the front-rear direction (vertical direction in FIG. 16). 7B), the anode electrode of the diode chip D1 and the conductor pattern 6U2 (see FIG. 4A) of the U-phase insulating substrate 6U are connected. Further, the conductor pattern 6U2 (see FIG. 4A) of the U-phase insulating substrate 6U and the lower end portion T19b (see FIG. 13) of the AC terminal T19 (see FIG. 13) by bonding wires extending in the front-rear direction (vertical direction in FIG. 16). (See FIG. 13). As a result, the emitter electrode Q1e of the IGBT chip Q1 (see FIGS. 2 and 16), the anode electrode of the diode chip D1 (see FIGS. 2 and 16), and the AC terminal T19 (see FIGS. 2 and 16) are electrically connected. It is connected. The AC terminal T19 (see FIGS. 2 and 16) is electrically connected to the collector electrode of the IGBT chip Q2 (see FIGS. 2 and 16) and the cathode electrode of the diode chip D2 (see FIGS. 2 and 16). ing.

更に、第１の実施形態のパワー半導体モジュール１００では、図１６に示すように、前後方向（図１６の上下方向）に延びているボンディングワイヤによってＩＧＢＴチップＱ２のエミッタ電極Ｑ２ｅ（図７（Ａ）および図７（Ｂ）参照）とダイオードチップＤ２のアノード電極とＮ端子Ｔ２０（図１２参照）の下端部Ｔ２０ｂ（図１２参照）とが接続されている。その結果、ＩＧＢＴチップＱ２（図２および図１６参照）のエミッタ電極Ｑ２ｅおよびダイオードチップＤ２（図２および図１６参照）のアノード電極とＮ端子Ｔ２０（図２および図１６参照）とが電気的に接続されている。   Furthermore, in the power semiconductor module 100 of the first embodiment, as shown in FIG. 16, the emitter electrode Q2e (FIG. 7A) of the IGBT chip Q2 is formed by bonding wires extending in the front-rear direction (vertical direction in FIG. 16). 7B) and the anode electrode of the diode chip D2 and the lower end T20b (see FIG. 12) of the N terminal T20 (see FIG. 12) are connected. As a result, the emitter electrode Q2e of the IGBT chip Q2 (see FIGS. 2 and 16), the anode electrode of the diode chip D2 (see FIGS. 2 and 16), and the N terminal T20 (see FIGS. 2 and 16) are electrically connected. It is connected.

また、第１の実施形態のパワー半導体モジュール１００では、図１６に示すように、前後方向（図１６の上下方向）に延びているボンディングワイヤによってゲート端子Ｔ１（図１４参照）の下端部Ｔ１ｂ（図１４参照）とゲート抵抗Ｒ１の上面電極とが接続されている。その結果、ゲート端子Ｔ１（図２および図１６参照）とＩＧＢＴチップＱ１（図２および図１６参照）のゲート電極Ｑ１ｇ（図７（Ａ）および図７（Ｃ）参照）とがゲート抵抗Ｒ１（図２および図１６参照）を介して電気的に接続されている。   Further, in the power semiconductor module 100 of the first embodiment, as shown in FIG. 16, a lower end portion T1b (see FIG. 14) of the gate terminal T1 (see FIG. 14) is formed by a bonding wire extending in the front-rear direction (vertical direction in FIG. 16). 14) and the upper surface electrode of the gate resistor R1 are connected. As a result, the gate terminal T1 (see FIGS. 2 and 16) and the gate electrode Q1g (see FIGS. 7A and 7C) of the IGBT chip Q1 (see FIGS. 2 and 16) are connected to the gate resistor R1 (see FIG. 7A and FIG. 7C). 2 and FIG. 16).

更に、第１の実施形態のパワー半導体モジュール１００では、図１６に示すように、前後方向（図１６の上下方向）に延びているボンディングワイヤによってエミッタ信号端子Ｔ２（図１５参照）の下端部Ｔ２ｂ（図１５参照）とＩＧＢＴチップＱ１のエミッタ電極Ｑ１ｅ（図７（Ａ）および図７（Ｂ）参照）とが接続されている。その結果、エミッタ信号端子Ｔ２（図２および図１６参照）とＩＧＢＴチップＱ１（図２および図１６参照）のエミッタ電極Ｑ１ｅとが電気的に接続されている。   Furthermore, in the power semiconductor module 100 of the first embodiment, as shown in FIG. 16, the lower end portion T2b of the emitter signal terminal T2 (see FIG. 15) is formed by bonding wires extending in the front-rear direction (vertical direction in FIG. 16). (See FIG. 15) and the emitter electrode Q1e (see FIGS. 7A and 7B) of the IGBT chip Q1 are connected. As a result, the emitter signal terminal T2 (see FIGS. 2 and 16) and the emitter electrode Q1e of the IGBT chip Q1 (see FIGS. 2 and 16) are electrically connected.

また、第１の実施形態のパワー半導体モジュール１００では、図１６に示すように、前後方向（図１６の上下方向）に延びているボンディングワイヤによってゲート端子Ｔ３（図１４参照）の下端部Ｔ３ｂ（図１４参照）とゲート抵抗Ｒ２の上面電極とが接続されている。その結果、ゲート端子Ｔ３（図２および図１６参照）とＩＧＢＴチップＱ２（図２および図１６参照）のゲート電極Ｑ２ｇ（図７（Ａ）および図７（Ｃ）参照）とがゲート抵抗Ｒ２（図２および図１６参照）を介して電気的に接続されている。   Further, in the power semiconductor module 100 of the first embodiment, as shown in FIG. 16, a lower end portion T3b (see FIG. 14) of the gate terminal T3 (see FIG. 14) is formed by a bonding wire extending in the front-rear direction (vertical direction in FIG. 16). 14) and the upper electrode of the gate resistor R2 are connected. As a result, the gate terminal T3 (see FIGS. 2 and 16) and the gate electrode Q2g (see FIGS. 7A and 7C) of the IGBT chip Q2 (see FIGS. 2 and 16) are connected to the gate resistor R2 (see FIG. 7A and FIG. 7C). 2 and FIG. 16).

更に、第１の実施形態のパワー半導体モジュール１００では、図１６に示すように、前後方向（図１６の上下方向）に延びているボンディングワイヤによってエミッタ信号端子Ｔ４（図１５参照）の下端部Ｔ４ｂ（図１５参照）とＩＧＢＴチップＱ２のエミッタ電極Ｑ２ｅ（図７（Ａ）および図７（Ｂ）参照）とが接続されている。その結果、エミッタ信号端子Ｔ４（図２および図１６参照）とＩＧＢＴチップＱ２（図２および図１６参照）のエミッタ電極Ｑ２ｅとが電気的に接続されている。   Furthermore, in the power semiconductor module 100 of the first embodiment, as shown in FIG. 16, the lower end portion T4b of the emitter signal terminal T4 (see FIG. 15) is formed by bonding wires extending in the front-rear direction (vertical direction in FIG. 16). (See FIG. 15) and the emitter electrode Q2e (see FIGS. 7A and 7B) of the IGBT chip Q2 are connected. As a result, the emitter signal terminal T4 (see FIGS. 2 and 16) and the emitter electrode Q2e of the IGBT chip Q2 (see FIGS. 2 and 16) are electrically connected.

更に、第１の実施形態のパワー半導体モジュール１００では、図１６に示すように、前後方向（図１６の上下方向）に延びているボンディングワイヤによってＰ端子Ｔ２１（図１１参照）の下端部Ｔ２１ｂ（図１１参照）とＶ相用絶縁基板６Ｖの導体パターン６Ｖ１（図４（Ａ）参照）とが接続されている。その結果、Ｐ端子Ｔ２１（図２および図１６参照）とＩＧＢＴチップＱ３（図２および図１６参照）のコレクタ電極およびダイオードチップＤ３（図２および図１６参照）のカソード電極とが電気的に接続されている。   Further, in the power semiconductor module 100 of the first embodiment, as shown in FIG. 16, the lower end portion T21b (see FIG. 11) of the P terminal T21 (see FIG. 11) is formed by bonding wires extending in the front-rear direction (vertical direction in FIG. 16). 11) and the conductive pattern 6V1 (see FIG. 4A) of the V-phase insulating substrate 6V are connected. As a result, the P terminal T21 (see FIGS. 2 and 16) is electrically connected to the collector electrode of the IGBT chip Q3 (see FIGS. 2 and 16) and the cathode electrode of the diode chip D3 (see FIGS. 2 and 16). Has been.

また、第１の実施形態のパワー半導体モジュール１００では、図１６に示すように、前後方向（図１６の上下方向）に延びているボンディングワイヤによってＩＧＢＴチップＱ３のエミッタ電極Ｑ３ｅ（図７（Ａ）および図７（Ｂ）参照）とダイオードチップＤ３のアノード電極とＶ相用絶縁基板６Ｖの導体パターン６Ｖ２（図４（Ａ）参照）とが接続されている。更に、前後方向（図１６の上下方向）に延びているボンディングワイヤによってＶ相用絶縁基板６Ｖの導体パターン６Ｖ２（図４（Ａ）参照）とＡＣ端子Ｔ１７（図１３参照）の下端部Ｔ１７ｂ（図１３参照）とが接続されている。その結果、ＩＧＢＴチップＱ３（図２および図１６参照）のエミッタ電極Ｑ３ｅおよびダイオードチップＤ３（図２および図１６参照）のアノード電極とＡＣ端子Ｔ１７（図２および図１６参照）とが電気的に接続されている。また、ＡＣ端子Ｔ１７（図２および図１６参照）とＩＧＢＴチップＱ４（図２および図１６参照）のコレクタ電極およびダイオードチップＤ４（図２および図１６参照）のカソード電極とが電気的に接続されている。   In the power semiconductor module 100 of the first embodiment, as shown in FIG. 16, the emitter electrode Q3e (see FIG. 7A) of the IGBT chip Q3 by bonding wires extending in the front-rear direction (vertical direction in FIG. 16). 7B), the anode electrode of the diode chip D3 and the conductor pattern 6V2 (see FIG. 4A) of the V-phase insulating substrate 6V are connected. Further, the conductor pattern 6V2 (see FIG. 4A) of the V-phase insulating substrate 6V and the lower end T17b (see FIG. 13) of the AC terminal T17 (see FIG. 13) by bonding wires extending in the front-rear direction (vertical direction in FIG. 16). (See FIG. 13). As a result, the emitter electrode Q3e of the IGBT chip Q3 (see FIGS. 2 and 16), the anode electrode of the diode chip D3 (see FIGS. 2 and 16), and the AC terminal T17 (see FIGS. 2 and 16) are electrically connected. It is connected. The AC terminal T17 (see FIGS. 2 and 16) is electrically connected to the collector electrode of the IGBT chip Q4 (see FIGS. 2 and 16) and the cathode electrode of the diode chip D4 (see FIGS. 2 and 16). ing.

更に、第１の実施形態のパワー半導体モジュール１００では、図１６に示すように、前後方向（図１６の上下方向）に延びているボンディングワイヤによってＩＧＢＴチップＱ４のエミッタ電極Ｑ４ｅ（図７（Ａ）および図７（Ｂ）参照）とダイオードチップＤ４のアノード電極とＮ端子Ｔ２０（図１２参照）の下端部Ｔ２０ｂ（図１２参照）とが接続されている。その結果、ＩＧＢＴチップＱ４（図２および図１６参照）のエミッタ電極Ｑ４ｅおよびダイオードチップＤ４（図２および図１６参照）のアノード電極とＮ端子Ｔ２０（図２および図１６参照）とが電気的に接続されている。   Furthermore, in the power semiconductor module 100 of the first embodiment, as shown in FIG. 16, the emitter electrode Q4e of the IGBT chip Q4 (FIG. 7A) is formed by bonding wires extending in the front-rear direction (vertical direction in FIG. 16). 7B) and the anode electrode of the diode chip D4 and the lower end T20b (see FIG. 12) of the N terminal T20 (see FIG. 12) are connected. As a result, the emitter electrode Q4e of the IGBT chip Q4 (see FIGS. 2 and 16), the anode electrode of the diode chip D4 (see FIGS. 2 and 16), and the N terminal T20 (see FIGS. 2 and 16) are electrically connected. It is connected.

また、第１の実施形態のパワー半導体モジュール１００では、図１６に示すように、前後方向（図１６の上下方向）に延びているボンディングワイヤによってゲート端子Ｔ５（図１４参照）の下端部Ｔ５ｂ（図１４参照）とゲート抵抗Ｒ３の上面電極とが接続されている。その結果、ゲート端子Ｔ５（図２および図１６参照）とＩＧＢＴチップＱ３（図２および図１６参照）のゲート電極Ｑ３ｇ（図７（Ａ）および図７（Ｃ）参照）とがゲート抵抗Ｒ３（図２および図１６参照）を介して電気的に接続されている。   Further, in the power semiconductor module 100 of the first embodiment, as shown in FIG. 16, a lower end portion T5b (see FIG. 14) of the gate terminal T5 (see FIG. 14) is formed by a bonding wire extending in the front-rear direction (vertical direction in FIG. 16). 14) and the upper surface electrode of the gate resistor R3 are connected. As a result, the gate terminal T5 (see FIGS. 2 and 16) and the gate electrode Q3g (see FIGS. 7A and 7C) of the IGBT chip Q3 (see FIGS. 2 and 16) are connected to the gate resistor R3 (see FIG. 7A and FIG. 7C). 2 and FIG. 16).

更に、第１の実施形態のパワー半導体モジュール１００では、図１６に示すように、前後方向（図１６の上下方向）に延びているボンディングワイヤによってエミッタ信号端子Ｔ６（図１５参照）の下端部Ｔ６ｂ（図１５参照）とＩＧＢＴチップＱ３のエミッタ電極Ｑ３ｅ（図７（Ａ）および図７（Ｂ）参照）とが接続されている。その結果、エミッタ信号端子Ｔ６（図２および図１６参照）とＩＧＢＴチップＱ３（図２および図１６参照）のエミッタ電極Ｑ３ｅとが電気的に接続されている。   Furthermore, in the power semiconductor module 100 of the first embodiment, as shown in FIG. 16, the lower end portion T6b of the emitter signal terminal T6 (see FIG. 15) is formed by bonding wires extending in the front-rear direction (vertical direction in FIG. 16). (See FIG. 15) and the emitter electrode Q3e (see FIGS. 7A and 7B) of the IGBT chip Q3 are connected. As a result, the emitter signal terminal T6 (see FIGS. 2 and 16) and the emitter electrode Q3e of the IGBT chip Q3 (see FIGS. 2 and 16) are electrically connected.

また、第１の実施形態のパワー半導体モジュール１００では、図１６に示すように、前後方向（図１６の上下方向）に延びているボンディングワイヤによってゲート端子Ｔ７（図１４参照）の下端部Ｔ７ｂ（図１４参照）とゲート抵抗Ｒ４の上面電極とが接続されている。その結果、ゲート端子Ｔ７（図２および図１６参照）とＩＧＢＴチップＱ４（図２および図１６参照）のゲート電極Ｑ４ｇ（図７（Ａ）および図７（Ｃ）参照）とがゲート抵抗Ｒ４（図２および図１６参照）を介して電気的に接続されている。   Further, in the power semiconductor module 100 of the first embodiment, as shown in FIG. 16, a lower end portion T7b (see FIG. 14) of the gate terminal T7 (see FIG. 14) is formed by a bonding wire extending in the front-rear direction (vertical direction in FIG. 16). 14) and the upper surface electrode of the gate resistor R4 are connected. As a result, the gate terminal T7 (see FIGS. 2 and 16) and the gate electrode Q4g (see FIGS. 7A and 7C) of the IGBT chip Q4 (see FIGS. 2 and 16) are connected to the gate resistor R4 (see FIG. 7A and FIG. 7C). 2 and FIG. 16).

更に、第１の実施形態のパワー半導体モジュール１００では、図１６に示すように、前後方向（図１６の上下方向）に延びているボンディングワイヤによってエミッタ信号端子Ｔ８（図１５参照）の下端部Ｔ８ｂ（図１５参照）とＩＧＢＴチップＱ４のエミッタ電極Ｑ４ｅ（図７（Ａ）および図７（Ｂ）参照）とが接続されている。その結果、エミッタ信号端子Ｔ８（図２および図１６参照）とＩＧＢＴチップＱ４（図２および図１６参照）のエミッタ電極Ｑ４ｅとが電気的に接続されている。   Furthermore, in the power semiconductor module 100 of the first embodiment, as shown in FIG. 16, the lower end portion T8b of the emitter signal terminal T8 (see FIG. 15) is formed by bonding wires extending in the front-rear direction (vertical direction in FIG. 16). (See FIG. 15) and the emitter electrode Q4e (see FIGS. 7A and 7B) of the IGBT chip Q4 are connected. As a result, the emitter signal terminal T8 (see FIGS. 2 and 16) and the emitter electrode Q4e of the IGBT chip Q4 (see FIGS. 2 and 16) are electrically connected.

更に、第１の実施形態のパワー半導体モジュール１００では、図１６に示すように、前後方向（図１６の上下方向）に延びているボンディングワイヤによってＰ端子Ｔ２１（図１１参照）の下端部Ｔ２１ｂ（図１１参照）とＷ相用絶縁基板６Ｗの導体パターン６Ｗ１（図４（Ａ）参照）とが接続されている。その結果、Ｐ端子Ｔ２１（図２および図１６参照）とＩＧＢＴチップＱ５（図２および図１６参照）のコレクタ電極およびダイオードチップＤ５（図２および図１６参照）のカソード電極とが電気的に接続されている。   Further, in the power semiconductor module 100 of the first embodiment, as shown in FIG. 16, the lower end portion T21b (see FIG. 11) of the P terminal T21 (see FIG. 11) is formed by bonding wires extending in the front-rear direction (vertical direction in FIG. 16). 11) and the conductor pattern 6W1 (see FIG. 4A) of the W-phase insulating substrate 6W are connected. As a result, the P terminal T21 (see FIGS. 2 and 16) is electrically connected to the collector electrode of the IGBT chip Q5 (see FIGS. 2 and 16) and the cathode electrode of the diode chip D5 (see FIGS. 2 and 16). Has been.

また、第１の実施形態のパワー半導体モジュール１００では、図１６に示すように、前後方向（図１６の上下方向）に延びているボンディングワイヤによってＩＧＢＴチップＱ５のエミッタ電極Ｑ５ｅ（図７（Ａ）および図７（Ｂ）参照）とダイオードチップＤ５のアノード電極とＷ相用絶縁基板６Ｗの導体パターン６Ｗ２（図４（Ａ）参照）とが接続されている。更に、前後方向（図１６の上下方向）に延びているボンディングワイヤによってＷ相用絶縁基板６Ｗの導体パターン６Ｗ２（図４（Ａ）参照）とＡＣ端子Ｔ１５（図１３参照）の下端部Ｔ１５ｂ（図１３参照）とが接続されている。その結果、ＩＧＢＴチップＱ５（図２および図１６参照）のエミッタ電極Ｑ５ｅおよびダイオードチップＤ５（図２および図１６参照）のアノード電極とＡＣ端子Ｔ１５（図２および図１６参照）とが電気的に接続されている。また、ＡＣ端子Ｔ１５（図２および図１６参照）とＩＧＢＴチップＱ６（図２および図１６参照）のコレクタ電極およびダイオードチップＤ６（図２および図１６参照）のカソード電極とが電気的に接続されている。   In the power semiconductor module 100 of the first embodiment, as shown in FIG. 16, the emitter electrode Q5e of the IGBT chip Q5 (FIG. 7A) is formed by bonding wires extending in the front-rear direction (vertical direction in FIG. 16). 7B), the anode electrode of the diode chip D5, and the conductor pattern 6W2 (see FIG. 4A) of the W-phase insulating substrate 6W are connected. Further, the conductor pattern 6W2 (see FIG. 4A) of the W-phase insulating substrate 6W and the lower end T15b (see FIG. 13) of the AC terminal T15 (see FIG. 13) by bonding wires extending in the front-rear direction (vertical direction in FIG. 16). (See FIG. 13). As a result, the emitter electrode Q5e of the IGBT chip Q5 (see FIGS. 2 and 16), the anode electrode of the diode chip D5 (see FIGS. 2 and 16), and the AC terminal T15 (see FIGS. 2 and 16) are electrically connected. It is connected. The AC terminal T15 (see FIGS. 2 and 16) is electrically connected to the collector electrode of the IGBT chip Q6 (see FIGS. 2 and 16) and the cathode electrode of the diode chip D6 (see FIGS. 2 and 16). ing.

更に、第１の実施形態のパワー半導体モジュール１００では、図１６に示すように、前後方向（図１６の上下方向）に延びているボンディングワイヤによってＩＧＢＴチップＱ６のエミッタ電極Ｑ６ｅ（図７（Ａ）および図７（Ｂ）参照）とダイオードチップＤ６のアノード電極とＮ端子Ｔ２０（図１２参照）の下端部Ｔ２０ｂ（図１２参照）とが接続されている。その結果、ＩＧＢＴチップＱ６（図２および図１６参照）のエミッタ電極Ｑ６ｅおよびダイオードチップＤ６（図２および図１６参照）のアノード電極とＮ端子Ｔ２０（図２および図１６参照）とが電気的に接続されている。   Further, in the power semiconductor module 100 of the first embodiment, as shown in FIG. 16, the emitter electrode Q6e of the IGBT chip Q6 (FIG. 7A) is formed by bonding wires extending in the front-rear direction (vertical direction in FIG. 16). 7B), the anode electrode of the diode chip D6, and the lower end T20b (see FIG. 12) of the N terminal T20 (see FIG. 12) are connected. As a result, the emitter electrode Q6e of the IGBT chip Q6 (see FIGS. 2 and 16), the anode electrode of the diode chip D6 (see FIGS. 2 and 16), and the N terminal T20 (see FIGS. 2 and 16) are electrically connected. It is connected.

また、第１の実施形態のパワー半導体モジュール１００では、図１６に示すように、前後方向（図１６の上下方向）に延びているボンディングワイヤによってゲート端子Ｔ９（図１４参照）の下端部Ｔ９ｂ（図１４参照）とゲート抵抗Ｒ５の上面電極とが接続されている。その結果、ゲート端子Ｔ９（図２および図１６参照）とＩＧＢＴチップＱ５（図２および図１６参照）のゲート電極Ｑ５ｇ（図７（Ａ）および図７（Ｃ）参照）とがゲート抵抗Ｒ５（図２および図１６参照）を介して電気的に接続されている。   Further, in the power semiconductor module 100 of the first embodiment, as shown in FIG. 16, the lower end portion T9b (see FIG. 14) of the gate terminal T9 (see FIG. 14) is formed by bonding wires extending in the front-rear direction (vertical direction in FIG. 16). 14) and the upper surface electrode of the gate resistor R5 are connected. As a result, the gate terminal T9 (see FIGS. 2 and 16) and the gate electrode Q5g (see FIGS. 7A and 7C) of the IGBT chip Q5 (see FIGS. 2 and 16) have a gate resistance R5 (see FIG. 7). 2 and FIG. 16).

更に、第１の実施形態のパワー半導体モジュール１００では、図１６に示すように、前後方向（図１６の上下方向）に延びているボンディングワイヤによってエミッタ信号端子Ｔ１０（図１５参照）の下端部Ｔ１０ｂ（図１５参照）とＩＧＢＴチップＱ５のエミッタ電極Ｑ５ｅ（図７（Ａ）および図７（Ｂ）参照）とが接続されている。その結果、エミッタ信号端子Ｔ１０（図２および図１６参照）とＩＧＢＴチップＱ５（図２および図１６参照）のエミッタ電極Ｑ５ｅとが電気的に接続されている。   Furthermore, in the power semiconductor module 100 of the first embodiment, as shown in FIG. 16, the lower end portion T10b of the emitter signal terminal T10 (see FIG. 15) is formed by bonding wires extending in the front-rear direction (vertical direction in FIG. 16). (See FIG. 15) and the emitter electrode Q5e of the IGBT chip Q5 (see FIGS. 7A and 7B) are connected. As a result, the emitter signal terminal T10 (see FIGS. 2 and 16) and the emitter electrode Q5e of the IGBT chip Q5 (see FIGS. 2 and 16) are electrically connected.

また、第１の実施形態のパワー半導体モジュール１００では、図１６に示すように、前後方向（図１６の上下方向）に延びているボンディングワイヤによってゲート端子Ｔ１１（図１４参照）の下端部Ｔ１１ｂ（図１４参照）とゲート抵抗Ｒ６の上面電極とが接続されている。その結果、ゲート端子Ｔ１１（図２および図１６参照）とＩＧＢＴチップＱ６（図２および図１６参照）のゲート電極Ｑ６ｇ（図７（Ａ）および図７（Ｃ）参照）とがゲート抵抗Ｒ６（図２および図１６参照）を介して電気的に接続されている。   Further, in the power semiconductor module 100 of the first embodiment, as shown in FIG. 16, a lower end portion T11b (see FIG. 14) of the gate terminal T11 (see FIG. 14) is formed by a bonding wire extending in the front-rear direction (vertical direction in FIG. 16). 14) and the upper electrode of the gate resistor R6 are connected. As a result, the gate terminal T11 (see FIGS. 2 and 16) and the gate electrode Q6g (see FIGS. 7A and 7C) of the IGBT chip Q6 (see FIGS. 2 and 16) are connected to the gate resistor R6 (see FIG. 7A and FIG. 7C). 2 and FIG. 16).

更に、第１の実施形態のパワー半導体モジュール１００では、図１６に示すように、前後方向（図１６の上下方向）に延びているボンディングワイヤによってエミッタ信号端子Ｔ１２（図１５参照）の下端部Ｔ１２ｂ（図１５参照）とＩＧＢＴチップＱ６のエミッタ電極Ｑ６ｅ（図７（Ａ）および図７（Ｂ）参照）とが接続されている。その結果、エミッタ信号端子Ｔ１２（図２および図１６参照）とＩＧＢＴチップＱ６（図２および図１６参照）のエミッタ電極Ｑ６ｅとが電気的に接続されている。   Furthermore, in the power semiconductor module 100 of the first embodiment, as shown in FIG. 16, the lower end portion T12b of the emitter signal terminal T12 (see FIG. 15) is formed by bonding wires extending in the front-rear direction (vertical direction in FIG. 16). (See FIG. 15) and the emitter electrode Q6e (see FIGS. 7A and 7B) of the IGBT chip Q6 are connected. As a result, the emitter signal terminal T12 (see FIGS. 2 and 16) and the emitter electrode Q6e of the IGBT chip Q6 (see FIGS. 2 and 16) are electrically connected.

第１の実施形態のパワー半導体モジュール１００の製造時には、次いで、必要に応じて、図１６に示す組立体の樹脂ケース７の内部にゲル剤が充填され、ＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６、ダイオードチップＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６、ゲート抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６、ボンディングワイヤなどが保護される。次いで、図１６に示す組立体の樹脂ケース７の上端部に対し、図１７に示すカバー８が装着される。その結果、図１に示す第１の実施形態のパワー半導体モジュール１００が完成する。   When manufacturing the power semiconductor module 100 of the first embodiment, the gel case is then filled in the resin case 7 of the assembly shown in FIG. 16 as necessary, and the IGBT chips Q1, Q2, Q3, Q4 are filled. Q5, Q6, diode chips D1, D2, D3, D4, D5, D6, gate resistors R1, R2, R3, R4, R5, R6, bonding wires and the like are protected. Next, the cover 8 shown in FIG. 17 is attached to the upper end portion of the resin case 7 of the assembly shown in FIG. As a result, the power semiconductor module 100 of the first embodiment shown in FIG. 1 is completed.

詳細には、第１の実施形態のパワー半導体モジュール１００では、図７（Ｃ）および図７（Ｄ）に示すように、ゲート抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６の下面電極の外形形状が、ＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６のゲート電極Ｑ１ｇ，Ｑ２ｇ，Ｑ３ｇ，Ｑ４ｇ，Ｑ５ｇ，Ｑ６ｇの外形形状と等しいか、あるいは、それよりも小さいゲート抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６が用いられている。また、半田によって、ゲート抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６の下面電極とＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６のゲート電極Ｑ１ｇ，Ｑ２ｇ，Ｑ３ｇ，Ｑ４ｇ，Ｑ５ｇ，Ｑ６ｇとが接合されている。   Specifically, in the power semiconductor module 100 of the first embodiment, as shown in FIGS. 7C and 7D, the outer shape of the lower surface electrodes of the gate resistors R1, R2, R3, R4, R5, and R6. Gate resistors R1, R2, R3 whose shape is equal to or smaller than the outer shape of the gate electrodes Q1g, Q2g, Q3g, Q4g, Q5g, Q6g of the IGBT chips Q1, Q2, Q3, Q4, Q5, Q6 , R4, R5, and R6 are used. Also, by solder, the bottom electrodes of the gate resistors R1, R2, R3, R4, R5, R6 and the gate electrodes Q1g, Q2g, Q3g, Q4g, Q5g, Q6g of the IGBT chips Q1, Q2, Q3, Q4, Q5, Q6 Are joined.

つまり、第１の実施形態のパワー半導体モジュール１００では、図１（Ａ）に示すように、ゲート抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６がＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６上に搭載されている。詳細には、ゲート抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６の輪郭がＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６のゲート電極Ｑ１ｇ，Ｑ２ｇ，Ｑ３ｇ，Ｑ４ｇ，Ｑ５ｇ，Ｑ６ｇの輪郭からはみ出さないように、ゲート抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６がＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６のゲート電極Ｑ１ｇ，Ｑ２ｇ，Ｑ３ｇ，Ｑ４ｇ，Ｑ５ｇ，Ｑ６ｇに搭載されている。   That is, in the power semiconductor module 100 of the first embodiment, as shown in FIG. 1A, the gate resistors R1, R2, R3, R4, R5, and R6 are IGBT chips Q1, Q2, Q3, Q4, Q5, and Q5. It is mounted on Q6. Specifically, the contours of the gate resistors R1, R2, R3, R4, R5, and R6 are derived from the contours of the gate electrodes Q1g, Q2g, Q3g, Q4g, Q5g, and Q6g of the IGBT chips Q1, Q2, Q3, Q4, Q5, and Q6. Gate resistors R1, R2, R3, R4, R5, and R6 are mounted on the gate electrodes Q1g, Q2g, Q3g, Q4g, Q5g, and Q6g of the IGBT chips Q1, Q2, Q3, Q4, Q5, and Q6 so as not to protrude. ing.

そのため、第１の実施形態のパワー半導体モジュール１００によれば、ゲート抵抗がＩＧＢＴチップ上に搭載されておらず、ＩＧＢＴチップ搭載用導体パターンとは別個にゲート抵抗搭載用導体パターンを設けなければならない特許文献１の図１に記載されたパワー半導体モジュールよりも、パワー半導体モジュール全体の水平方向寸法を小型化することができる。   Therefore, according to the power semiconductor module 100 of the first embodiment, the gate resistor is not mounted on the IGBT chip, and the gate resistor mounting conductor pattern must be provided separately from the IGBT chip mounting conductor pattern. Compared with the power semiconductor module described in FIG. 1 of Patent Document 1, the horizontal dimension of the entire power semiconductor module can be reduced.

更に、第１の実施形態のパワー半導体モジュール１００では、図１（Ａ）に示すように、ゲート抵抗Ｒ１の上面電極とゲート端子Ｔ１の下端部Ｔ１ｂ（図１４参照）とがボンディングワイヤによって電気的に接続されている。   Furthermore, in the power semiconductor module 100 of the first embodiment, as shown in FIG. 1A, the upper surface electrode of the gate resistor R1 and the lower end portion T1b (see FIG. 14) of the gate terminal T1 are electrically connected by a bonding wire. It is connected to the.

すなわち、第１の実施形態のパワー半導体モジュール１００では、半田によってゲート抵抗Ｒ１の下面電極とＩＧＢＴチップＱ１のゲート電極Ｑ１ｇ（図７（Ａ）および図７（Ｃ）参照）とが接合されているため、ＩＧＢＴチップＱ１のゲート電極Ｑ１ｇとゲート端子Ｔ１とを電気的に接続するためには、ボンディングワイヤによって、ゲート抵抗Ｒ１の上面電極とゲート端子Ｔ１の下端部Ｔ１ｂ（図１４参照）との間のみを接続すればよい。   That is, in the power semiconductor module 100 of the first embodiment, the lower electrode of the gate resistor R1 and the gate electrode Q1g of the IGBT chip Q1 (see FIGS. 7A and 7C) are joined by solder. Therefore, in order to electrically connect the gate electrode Q1g of the IGBT chip Q1 and the gate terminal T1, between the upper surface electrode of the gate resistor R1 and the lower end T1b of the gate terminal T1 (see FIG. 14) by a bonding wire. Only need to be connected.

そのため、第１の実施形態のパワー半導体モジュール１００によれば、ＩＧＢＴチップのゲート電極とゲート端子とを電気的に接続するために、ボンディングワイヤによって、ゲート抵抗の上面電極とＩＧＢＴチップのゲート電極との間を接続すると共に、ゲート抵抗搭載用導体パターンとゲート端子の下端部との間を接続しなければならない特許文献１の図１に記載されたパワー半導体モジュールよりも、ワイヤボンディング工程の工程数を削減することができる。   Therefore, according to the power semiconductor module 100 of the first embodiment, in order to electrically connect the gate electrode of the IGBT chip and the gate terminal, the upper surface electrode of the gate resistor and the gate electrode of the IGBT chip are connected by the bonding wire. As compared with the power semiconductor module described in FIG. 1 of Patent Document 1, the number of wire bonding processes must be connected between the conductor pattern for mounting the gate resistor and the lower end of the gate terminal. Can be reduced.

第１の実施形態のパワー半導体モジュール１００では、半田によってゲート抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６の下面電極とＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６のゲート電極Ｑ１ｇ，Ｑ２ｇ，Ｑ３ｇ，Ｑ４ｇ，Ｑ５ｇ，Ｑ６ｇとが接合されているが、第２の実施形態のパワー半導体モジュール１００では、代わりに、例えば熱硬化性の導電性接着剤によってゲート抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６の下面電極とＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６のゲート電極Ｑ１ｇ，Ｑ２ｇ，Ｑ３ｇ，Ｑ４ｇ，Ｑ５ｇ，Ｑ６ｇとを接合することも可能である。   In the power semiconductor module 100 of the first embodiment, the lower electrodes of the gate resistors R1, R2, R3, R4, R5, and R6 and the gate electrodes Q1g and Q2g of the IGBT chips Q1, Q2, Q3, Q4, Q5, and Q6 are soldered. , Q3g, Q4g, Q5g, and Q6g, but in the power semiconductor module 100 of the second embodiment, instead of the gate resistances R1, R2, R3, R4 by, for example, a thermosetting conductive adhesive. , R5, R6 and the gate electrodes Q1g, Q2g, Q3g, Q4g, Q5g, Q6g of the IGBT chips Q1, Q2, Q3, Q4, Q5, Q6 can be joined.

第１の実施形態のパワー半導体モジュール１００では、図７（Ａ）および図７（Ｃ）に示すように、ゲート電極Ｑ１ｇ，Ｑ２ｇ，Ｑ３ｇ，Ｑ４ｇ，Ｑ５ｇ，Ｑ６ｇがＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６の上面の中央に配置されているが、第３の実施形態のパワー半導体モジュール１００では、代わりに、ゲート電極Ｑ１ｇ，Ｑ２ｇ，Ｑ３ｇ，Ｑ４ｇ，Ｑ５ｇ，Ｑ６ｇを、ＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６の上面の中央以外の任意の位置に配置することも可能である。   In the power semiconductor module 100 of the first embodiment, as shown in FIGS. 7A and 7C, the gate electrodes Q1g, Q2g, Q3g, Q4g, Q5g, Q6g are IGBT chips Q1, Q2, Q3. Although arranged in the center of the upper surface of Q4, Q5, Q6, in the power semiconductor module 100 of the third embodiment, instead of the gate electrodes Q1g, Q2g, Q3g, Q4g, Q5g, Q6g, the IGBT chip Q1, It is also possible to arrange at any position other than the center of the upper surface of Q2, Q3, Q4, Q5, and Q6.

第１の実施形態のパワー半導体モジュール１００では、６個のＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６（図１および図２参照）が設けられているが、第４の実施形態のパワー半導体モジュール１００では、代わりに、６個以外の任意の数（６以外の自然数）のＩＧＢＴチップを設けることも可能である。つまり、第４の実施形態のパワー半導体モジュール１００が、例えば３相インバータ回路の一部分のみを構成することも可能である。   In the power semiconductor module 100 of the first embodiment, six IGBT chips Q1, Q2, Q3, Q4, Q5, and Q6 (see FIGS. 1 and 2) are provided. The power of the fourth embodiment In the semiconductor module 100, any number of IGBT chips other than six (natural numbers other than six) may be provided instead. That is, the power semiconductor module 100 of the fourth embodiment can constitute only a part of a three-phase inverter circuit, for example.

第１の実施形態のパワー半導体モジュール１００では、ＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６（図１および図２参照）と同数のダイオードチップＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６（図１および図２参照）が設けられているが、第５の実施形態のパワー半導体モジュール１００では、代わりに、ダイオードチップＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６（図１および図２参照）を省略することも可能である。つまり、第５の実施形態のパワー半導体モジュール１００が、例えば３相インバータ回路の一部分のみを構成することも可能である。   In the power semiconductor module 100 of the first embodiment, the same number of diode chips D1, D2, D3, D4, D5, D6 (the same number as the IGBT chips Q1, Q2, Q3, Q4, Q5, Q6 (see FIGS. 1 and 2)). In the power semiconductor module 100 of the fifth embodiment, diode chips D1, D2, D3, D4, D5, and D6 (see FIGS. 1 and 2) are used instead. Can be omitted. That is, the power semiconductor module 100 of the fifth embodiment can constitute only a part of a three-phase inverter circuit, for example.

第１の実施形態のパワー半導体モジュール１００では、ベース部材５と別個に絶縁基板６Ｕ，６Ｖ，６Ｗが設けられているが、第６の実施形態のパワー半導体モジュール１００では、代わりに、ベース部材と絶縁基板とを一体的に形成することも可能である。つまり、第６の実施形態のパワー半導体モジュール１００では、絶縁層およびチップ搭載用導体パターンをベース部材に形成することも可能である。   In the power semiconductor module 100 of the first embodiment, the insulating substrates 6U, 6V, and 6W are provided separately from the base member 5, but in the power semiconductor module 100 of the sixth embodiment, instead of the base member, It is also possible to integrally form the insulating substrate. That is, in the power semiconductor module 100 of the sixth embodiment, the insulating layer and the chip mounting conductor pattern can be formed on the base member.

第１の実施形態のパワー半導体モジュール１００では、ベース部材５に空冷または水冷の放熱機能が設けられていないが、第７の実施形態のパワー半導体モジュール１００では、代わりに、ベース部材５に空冷または水冷の放熱機能を設けることも可能である。つまり、第７の実施形態のパワー半導体モジュール１００では、ベース部材５と一体的に放熱フィンを形成したり、ベース部材５と一体的に冷却水路を形成したりすることも可能である。   In the power semiconductor module 100 of the first embodiment, the base member 5 is not provided with an air-cooling or water-cooling heat dissipation function. However, in the power semiconductor module 100 of the seventh embodiment, the base member 5 is air-cooled or It is also possible to provide a water-cooling heat dissipation function. In other words, in the power semiconductor module 100 of the seventh embodiment, it is possible to form a heat radiating fin integrally with the base member 5 or form a cooling water channel integrally with the base member 5.

上述したように、第１の実施形態のパワー半導体モジュール１００では、ゲート抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６の輪郭がＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６のゲート電極Ｑ１ｇ，Ｑ２ｇ，Ｑ３ｇ，Ｑ４ｇ，Ｑ５ｇ，Ｑ６ｇの輪郭からはみ出さない寸法に設定されたゲート抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６が用いられている。それに対し、後述する第８の実施形態のパワー半導体モジュール１００では、ゲート抵抗Ｒ１’，Ｒ２’，Ｒ３’，Ｒ４’，Ｒ５’，Ｒ６’の輪郭がＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６のゲート電極Ｑ１ｇ，Ｑ２ｇ，Ｑ３ｇ，Ｑ４ｇ，Ｑ５ｇ，Ｑ６ｇの輪郭からはみ出す寸法に設定されたゲート抵抗Ｒ１’，Ｒ２’，Ｒ３’，Ｒ４’，Ｒ５’，Ｒ６’が用いられる。   As described above, in the power semiconductor module 100 of the first embodiment, the outline of the gate resistors R1, R2, R3, R4, R5, R6 is the gate electrode Q1g of the IGBT chips Q1, Q2, Q3, Q4, Q5, Q6. , Q2g, Q3g, Q4g, Q5g, and Q6g, gate resistors R1, R2, R3, R4, R5, and R6 set to dimensions that do not protrude from the outline are used. On the other hand, in the power semiconductor module 100 of the eighth embodiment to be described later, the outlines of the gate resistors R1 ′, R2 ′, R3 ′, R4 ′, R5 ′, R6 ′ are IGBT chips Q1, Q2, Q3, Q4, Q5. , Q6 gate resistors R1 ′, R2 ′, R3 ′, R4 ′, R5 ′, R6 ′ set to dimensions that protrude from the contours of the gate electrodes Q1g, Q2g, Q3g, Q4g, Q5g, Q6g.

図１８は第８の実施形態のパワー半導体モジュール１００を示した図である。詳細には、図１８（Ａ）は第８の実施形態のパワー半導体モジュール１００の各構成部品をマージして示した平面図、図１８（Ｂ）は第８の実施形態のパワー半導体モジュール１００の各構成部品をマージして示した正面図、図１８（Ｃ）は第８の実施形態のパワー半導体モジュール１００の各構成部品をマージして示した左側面図、図１８（Ｄ）は第８の実施形態のパワー半導体モジュール１００の各構成部品をマージして示した右側面図である。図１９は第８の実施形態のパワー半導体モジュール１００の等価回路図である。   FIG. 18 is a diagram showing a power semiconductor module 100 according to the eighth embodiment. Specifically, FIG. 18A is a plan view showing the components of the power semiconductor module 100 according to the eighth embodiment merged, and FIG. 18B is a plan view of the power semiconductor module 100 according to the eighth embodiment. FIG. 18C is a left side view showing the components of the power semiconductor module 100 according to the eighth embodiment merged, and FIG. 18D is the eighth view. It is the right view which merged and showed each component of the power semiconductor module 100 of embodiment. FIG. 19 is an equivalent circuit diagram of the power semiconductor module 100 of the eighth embodiment.

第８の実施形態のパワー半導体モジュール１００では、第１の実施形態のパワー半導体モジュール１００のベース部材５（図３参照）と同一形状のベース部材５（図１８参照）が用いられている。また、第８の実施形態のパワー半導体モジュール１００では、第１の実施形態のパワー半導体モジュール１００の基板６Ｕ，６Ｖ，６Ｗ（図４参照）と同一形状の基板６Ｕ，６Ｖ，６Ｗ（図１８（Ａ）参照）が用いられている。詳細には、第８の実施形態のパワー半導体モジュール１００の製造時に基板６Ｕ，６Ｖ，６Ｗ（図１８（Ａ）参照）がベース部材５（図１８参照）上に搭載されると、図４に示す組立体の状態になる。   In the power semiconductor module 100 of the eighth embodiment, the base member 5 (see FIG. 18) having the same shape as the base member 5 (see FIG. 3) of the power semiconductor module 100 of the first embodiment is used. Further, in the power semiconductor module 100 of the eighth embodiment, the substrates 6U, 6V, 6W having the same shape as the substrates 6U, 6V, 6W (see FIG. 4) of the power semiconductor module 100 of the first embodiment (FIG. 18 ( A)) is used. Specifically, when the substrates 6U, 6V, and 6W (see FIG. 18A) are mounted on the base member 5 (see FIG. 18) when the power semiconductor module 100 of the eighth embodiment is manufactured, FIG. It will be in the state of the assembly shown.

更に、第８の実施形態のパワー半導体モジュール１００では、第１の実施形態のパワー半導体モジュール１００のＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６（図５および図７参照）と同一形状のＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６（図１８（Ａ）参照）が用いられている。また、第８の実施形態のパワー半導体モジュール１００では、第１の実施形態のパワー半導体モジュール１００のダイオードチップＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６（図５参照）と同一形状のダイオードチップＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６（図１８（Ａ）参照）が用いられている。詳細には、第８の実施形態のパワー半導体モジュール１００の製造時に、図４に示す組立体上にＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６（図１８（Ａ）参照）および還流ダイオードチップＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６（図１８（Ａ）参照）が搭載されると、図５に示す組立体の状態になる。   Furthermore, the power semiconductor module 100 of the eighth embodiment has the same shape as the IGBT chips Q1, Q2, Q3, Q4, Q5, Q6 (see FIGS. 5 and 7) of the power semiconductor module 100 of the first embodiment. IGBT chips Q1, Q2, Q3, Q4, Q5, and Q6 (see FIG. 18A) are used. In the power semiconductor module 100 of the eighth embodiment, the diode chip D1 having the same shape as the diode chips D1, D2, D3, D4, D5, and D6 (see FIG. 5) of the power semiconductor module 100 of the first embodiment. , D2, D3, D4, D5, and D6 (see FIG. 18A) are used. Specifically, when the power semiconductor module 100 of the eighth embodiment is manufactured, the IGBT chips Q1, Q2, Q3, Q4, Q5, Q6 (see FIG. 18A) and the free wheel diode are formed on the assembly shown in FIG. When the chips D1, D2, D3, D4, D5, and D6 (see FIG. 18A) are mounted, the assembly shown in FIG. 5 is obtained.

図２０は図５に示す組立体上に接続部材２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆを搭載し、シリコンチップ型のゲート抵抗Ｒ１’，Ｒ２’，Ｒ３’，Ｒ４’，Ｒ５’，Ｒ６’を搭載することにより構成される組立体を示した図である。詳細には、図２０（Ａ）は図５に示す組立体上に接続部材２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆを搭載し、シリコンチップ型のゲート抵抗Ｒ１’，Ｒ２’，Ｒ３’，Ｒ４’，Ｒ５’，Ｒ６’を搭載することにより構成される組立体の平面図、図２０（Ｂ）は図５に示す組立体上に接続部材２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆを搭載し、シリコンチップ型のゲート抵抗Ｒ１’，Ｒ２’，Ｒ３’，Ｒ４’，Ｒ５’，Ｒ６’を搭載することにより構成される組立体の正面図である。   20 includes connection members 2a, 2b, 2c, 2d, 2e, and 2f mounted on the assembly shown in FIG. 5, and silicon chip type gate resistors R1 ′, R2 ′, R3 ′, R4 ′, R5 ′, and R6. It is the figure which showed the assembly comprised by mounting '. More specifically, FIG. 20A shows that the connecting members 2a, 2b, 2c, 2d, 2e, and 2f are mounted on the assembly shown in FIG. 5, and silicon chip type gate resistors R1 ′, R2 ′, R3 ′, FIG. 20B is a plan view of an assembly formed by mounting R4 ′, R5 ′, and R6 ′. FIG. 20B shows the connection members 2a, 2b, 2c, 2d, 2e, and 2f on the assembly shown in FIG. It is a front view of the assembly comprised by mounting and mounting silicon chip type gate resistance R1 ', R2', R3 ', R4', R5 ', R6'.

図２１はＩＧＢＴチップＱ１（Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６）、接続部材２ａ（２ｂ，２ｃ，２ｄ，２ｅ，２ｆ）およびゲート抵抗Ｒ１’（Ｒ２’，Ｒ３’，Ｒ４’，Ｒ５’，Ｒ６’）を拡大して示した図である。詳細には、図２１（Ａ）はＩＧＢＴチップＱ１（Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６）のゲート電極Ｑ１ｇ（Ｑ２ｇ，Ｑ３ｇ，Ｑ４ｇ，Ｑ５ｇ，Ｑ６ｇ）をハッチングにより示した図、図２１（Ｂ）は接続部材２ａ（２ｂ，２ｃ，２ｄ，２ｅ，２ｆ）の拡大平面図、図２１（Ｃ）は図２１（Ｂ）のＣ−Ｃ線に沿った鉛直断面図、図２１（Ｄ）は図２１（Ｂ）のＤ−Ｄ線に沿った鉛直断面図、図２１（Ｅ）は接続部材２ａ（２ｂ，２ｃ，２ｄ，２ｅ，２ｆ）の拡大底面図、図２１（Ｆ）はゲート抵抗Ｒ１’（Ｒ２’，Ｒ３’，Ｒ４’，Ｒ５’，Ｒ６’）の拡大平面図である。   FIG. 21 shows an IGBT chip Q1 (Q2, Q3, Q4, Q5, Q6), a connecting member 2a (2b, 2c, 2d, 2e, 2f) and gate resistors R1 ′ (R2 ′, R3 ′, R4 ′, R5 ′, It is the figure which expanded and showed R6 '). Specifically, FIG. 21A shows a hatched gate electrode Q1g (Q2g, Q3g, Q4g, Q5g, Q6g) of the IGBT chip Q1 (Q2, Q3, Q4, Q5, Q6), and FIG. ) Is an enlarged plan view of the connecting member 2a (2b, 2c, 2d, 2e, 2f), FIG. 21 (C) is a vertical sectional view taken along line CC in FIG. 21 (B), and FIG. 21B is a vertical cross-sectional view taken along the line DD in FIG. 21B, FIG. 21E is an enlarged bottom view of the connection member 2a (2b, 2c, 2d, 2e, 2f), and FIG. 21F is a gate resistance. It is an enlarged plan view of R1 ′ (R2 ′, R3 ′, R4 ′, R5 ′, R6 ′).

図２２は図２０に示す組立体上に樹脂ケース７を搭載することにより構成される組立体を示した図である。詳細には、図２２（Ａ）は図２０に示す組立体上に樹脂ケース７を搭載することにより構成される組立体の平面図、図２２（Ｂ）は図２０に示す組立体上に樹脂ケース７を搭載することにより構成される組立体の正面図、図２２（Ｃ）は図２０に示す組立体上に樹脂ケース７を搭載することにより構成される組立体の左側面図、図２２（Ｄ）は図２０に示す組立体上に樹脂ケース７を搭載することにより構成される組立体の右側面図である。第８の実施形態のパワー半導体モジュール１００では、第１の実施形態のパワー半導体モジュール１００の樹脂ケース７（図８および図９参照）と同一形状の樹脂ケース７（図２２参照）が用いられている。   FIG. 22 is a view showing an assembly configured by mounting the resin case 7 on the assembly shown in FIG. Specifically, FIG. 22A is a plan view of an assembly configured by mounting the resin case 7 on the assembly shown in FIG. 20, and FIG. 22B is a resin on the assembly shown in FIG. FIG. 22C is a left side view of the assembly configured by mounting the resin case 7 on the assembly shown in FIG. 20, and FIG. 22C is a front view of the assembly configured by mounting the case 7. FIG. FIG. 21D is a right side view of the assembly configured by mounting the resin case 7 on the assembly shown in FIG. 20. In the power semiconductor module 100 of the eighth embodiment, the resin case 7 (see FIG. 22) having the same shape as the resin case 7 (see FIGS. 8 and 9) of the power semiconductor module 100 of the first embodiment is used. Yes.

図２３は図２２に示す組立体に対してワイヤボンディングを行うことにより構成される組立体を示した平面図である。第８の実施形態のパワー半導体モジュール１００では、第１の実施形態のパワー半導体モジュール１００のカバー８（図１７参照）と同一形状のカバー８（図１８（Ｂ）、図１８（Ｃ）および図１８（Ｄ）参照）が用いられている。   FIG. 23 is a plan view showing an assembly formed by performing wire bonding on the assembly shown in FIG. In the power semiconductor module 100 of the eighth embodiment, the cover 8 having the same shape as the cover 8 (see FIG. 17) of the power semiconductor module 100 of the first embodiment (FIG. 18B, FIG. 18C) and FIG. 18 (D)) is used.

第８の実施形態のパワー半導体モジュール１００の製造時には、第１の実施形態のパワー半導体モジュール１００の製造時と同様に、ベース部材５（図３、図４および図１８参照）の上面に、半田（図示せず）を介してＵ相用絶縁基板６Ｕ（図４、図１８（Ａ）および図１８（Ｂ）参照）が搭載され、半田（図示せず）を介してＶ相用絶縁基板６Ｖ（図４、図１８（Ａ）および図１８（Ｂ）参照）が搭載され、半田（図示せず）を介してＷ相用絶縁基板６Ｗ（図４、図１８（Ａ）および図１８（Ｂ）参照）が搭載される。   At the time of manufacturing the power semiconductor module 100 of the eighth embodiment, solder is applied to the upper surface of the base member 5 (see FIGS. 3, 4 and 18), similarly to the manufacturing of the power semiconductor module 100 of the first embodiment. A U-phase insulating substrate 6U (see FIG. 4, FIG. 18A and FIG. 18B) is mounted via (not shown), and a V-phase insulating substrate 6V via solder (not shown). (See FIGS. 4, 18A, and 18B) is mounted, and a W-phase insulating substrate 6W (FIGS. 4, 18A, and 18B) via solder (not shown). )) Is installed.

第８の実施形態のパワー半導体モジュール１００では、図１９に示すように、ＩＧＢＴチップＱ１およびダイオードチップＤ１によって３相インバータ回路のＵ相上アームが構成され、ＩＧＢＴチップＱ２およびダイオードチップＤ２によって３相インバータ回路のＵ相下アームが構成され、ＩＧＢＴチップＱ３およびダイオードチップＤ３によって３相インバータ回路のＶ相上アームが構成され、ＩＧＢＴチップＱ４およびダイオードチップＤ４によって３相インバータ回路のＶ相下アームが構成され、ＩＧＢＴチップＱ５およびダイオードチップＤ５によって３相インバータ回路のＷ相上アームが構成され、ＩＧＢＴチップＱ６およびダイオードチップＤ６によって３相インバータ回路のＷ相下アームが構成されている。   In the power semiconductor module 100 of the eighth embodiment, as shown in FIG. 19, the U-phase upper arm of the three-phase inverter circuit is configured by the IGBT chip Q1 and the diode chip D1, and the three-phase is configured by the IGBT chip Q2 and the diode chip D2. The U-phase lower arm of the inverter circuit is configured, the V-phase upper arm of the three-phase inverter circuit is configured by the IGBT chip Q3 and the diode chip D3, and the V-phase lower arm of the three-phase inverter circuit is configured by the IGBT chip Q4 and the diode chip D4. The W-phase upper arm of the three-phase inverter circuit is configured by the IGBT chip Q5 and the diode chip D5, and the W-phase lower arm of the three-phase inverter circuit is configured by the IGBT chip Q6 and the diode chip D6.

第８の実施形態のパワー半導体モジュール１００の製造時には、第１の実施形態のパワー半導体モジュール１００の製造時と同様に、Ｕ相用絶縁基板６Ｕ（図４、図５、図１８（Ａ）および図１８（Ｂ）参照）の導体パターン６Ｕ１（図４（Ａ）参照）に、半田（図示せず）を介してＩＧＢＴチップＱ１（図５、図１８（Ａ）および図１９参照）が搭載されると共に、半田（図示せず）を介してダイオードチップＤ１（図５、図１８（Ａ）および図１９参照）が搭載される。また、Ｕ相用絶縁基板６Ｕ（図４、図５、図１８（Ａ）および図１８（Ｂ）参照）の導体パターン６Ｕ２（図４（Ａ）参照）に、半田（図示せず）を介してＩＧＢＴチップＱ２（図５、図１８（Ａ）および図１９参照）が搭載されると共に、半田（図示せず）を介してダイオードチップＤ２（図５、図１８（Ａ）および図１９参照）が搭載される。   When the power semiconductor module 100 of the eighth embodiment is manufactured, the U-phase insulating substrate 6U (FIGS. 4, 5, 18A, and 18A) and the power semiconductor module 100 of the first embodiment are manufactured. The IGBT chip Q1 (see FIGS. 5, 18A, and 19) is mounted on the conductor pattern 6U1 (see FIG. 4A) of FIG. 18B via solder (not shown). In addition, a diode chip D1 (see FIGS. 5, 18A, and 19) is mounted via solder (not shown). Further, the conductor pattern 6U2 (see FIG. 4A) of the U-phase insulating substrate 6U (see FIGS. 4, 5, 18A, and 18B) is soldered (not shown). The IGBT chip Q2 (see FIGS. 5, 18A and 19) is mounted, and the diode chip D2 (see FIGS. 5, 18A and 19) via solder (not shown) Is installed.

更に、第８の実施形態のパワー半導体モジュール１００の製造時には、第１の実施形態のパワー半導体モジュール１００の製造時と同様に、Ｖ相用絶縁基板６Ｖ（図４、図５、図１８（Ａ）および図１８（Ｂ）参照）の導体パターン６Ｖ１（図４（Ａ）参照）に、半田（図示せず）を介してＩＧＢＴチップＱ３（図５、図１８（Ａ）および図１９参照）が搭載されると共に、半田（図示せず）を介してダイオードチップＤ３（図５、図１８（Ａ）および図１９参照）が搭載される。また、Ｖ相用絶縁基板６Ｖ（図４、図５、図１８（Ａ）および図１８（Ｂ）参照）の導体パターン６Ｖ２（図４（Ａ）参照）に、半田（図示せず）を介してＩＧＢＴチップＱ４（図５、図１８（Ａ）および図１９参照）が搭載されると共に、半田（図示せず）を介してダイオードチップＤ４（図５、図１８（Ａ）および図１９参照）が搭載される。   Furthermore, when the power semiconductor module 100 of the eighth embodiment is manufactured, the V-phase insulating substrate 6V (FIGS. 4, 5, and 18A) is used, as in the manufacture of the power semiconductor module 100 of the first embodiment. ) And the conductor pattern 6V1 (see FIG. 4A) of FIG. 18B), an IGBT chip Q3 (see FIG. 5, FIG. 18A and FIG. 19) is connected via solder (not shown). In addition to being mounted, a diode chip D3 (see FIGS. 5, 18A, and 19) is mounted via solder (not shown). Further, the conductor pattern 6V2 (see FIG. 4A) of the V-phase insulating substrate 6V (see FIGS. 4, 5, 18A, and 18B) is soldered (not shown). The IGBT chip Q4 (see FIGS. 5, 18A and 19) is mounted, and the diode chip D4 (see FIGS. 5, 18A and 19) via solder (not shown). Is installed.

更に、第８の実施形態のパワー半導体モジュール１００の製造時には、第１の実施形態のパワー半導体モジュール１００の製造時と同様に、Ｗ相用絶縁基板６Ｗ（図４、図５、図１８（Ａ）および図１８（Ｂ）参照）の導体パターン６Ｗ１（図４（Ａ）参照）に、半田（図示せず）を介してＩＧＢＴチップＱ５（図５、図１８（Ａ）および図１９参照）が搭載されると共に、半田（図示せず）を介してダイオードチップＤ５（図５、図１８（Ａ）および図１９参照）が搭載される。また、Ｗ相用絶縁基板６Ｗ（図４、図５、図１８（Ａ）および図１８（Ｂ）参照）の導体パターン６Ｗ２（図４（Ａ）参照）に、半田（図示せず）を介してＩＧＢＴチップＱ６（図５、図１８（Ａ）および図１９参照）が搭載されると共に、半田（図示せず）を介してダイオードチップＤ６（図５、図１８（Ａ）および図１９参照）が搭載される。   Further, when the power semiconductor module 100 of the eighth embodiment is manufactured, the W-phase insulating substrate 6W (FIGS. 4, 5, and 18A) is manufactured as in the case of manufacturing the power semiconductor module 100 of the first embodiment. ) And the conductor pattern 6W1 (see FIG. 4A) of FIG. 18B), an IGBT chip Q5 (see FIG. 5, FIG. 18A and FIG. 19) is connected via solder (not shown). In addition to being mounted, a diode chip D5 (see FIGS. 5, 18A, and 19) is mounted via solder (not shown). In addition, the conductor pattern 6W2 (see FIG. 4A) of the W-phase insulating substrate 6W (see FIGS. 4, 5, 18A, and 18B) is soldered (not shown). The IGBT chip Q6 (see FIGS. 5, 18A and 19) is mounted, and the diode chip D6 (see FIGS. 5, 18A and 19) via solder (not shown). Is installed.

また、第８の実施形態のパワー半導体モジュール１００では、ＩＧＢＴチップＱ１（図５、図１８（Ａ）、図１９および図２０参照）のゲート電極Ｑ１ｇ（図２１（Ａ）参照）に流れるゲート電流の抵抗として作用するゲート抵抗Ｒ１’（図１８（Ａ）、図１９、図２０および図２１（Ｆ）参照）と、ＩＧＢＴチップＱ２（図５、図１８（Ａ）、図１９および図２０参照）のゲート電極Ｑ２ｇ（図２１（Ａ）参照）に流れるゲート電流の抵抗として作用するゲート抵抗Ｒ２’（図１８（Ａ）、図１９、図２０および図２１（Ｆ）参照）と、ＩＧＢＴチップＱ３（図５、図１８（Ａ）、図１９および図２０参照）のゲート電極Ｑ３ｇ（図２１（Ａ）参照）に流れるゲート電流の抵抗として作用するゲート抵抗Ｒ３’（図１８（Ａ）、図１９、図２０および図２１（Ｆ）参照）と、ＩＧＢＴチップＱ４（図５、図１８（Ａ）、図１９および図２０参照）のゲート電極Ｑ４ｇ（図２１（Ａ）参照）に流れるゲート電流の抵抗として作用するゲート抵抗Ｒ４’（図１８（Ａ）、図１９、図２０および図２１（Ｆ）参照）と、ＩＧＢＴチップＱ５（図５、図１８（Ａ）、図１９および図２０参照）のゲート電極Ｑ５ｇ（図２１（Ａ）参照）に流れるゲート電流の抵抗として作用するゲート抵抗Ｒ５’（図１８（Ａ）、図１９、図２０および図２１（Ｆ）参照）と、ＩＧＢＴチップＱ６（図５、図１８（Ａ）、図１９および図２０参照）のゲート電極Ｑ６ｇ（図２１（Ａ）参照）に流れるゲート電流の抵抗として作用するゲート抵抗Ｒ６’（図１８（Ａ）、図１９、図２０および図２１（Ｆ）参照）とが設けられている。   In the power semiconductor module 100 of the eighth embodiment, the gate current that flows through the gate electrode Q1g (see FIG. 21A) of the IGBT chip Q1 (see FIGS. 5, 18A, 19 and 20). Gate resistor R1 ′ (see FIGS. 18A, 19, 20 and 21F) acting as the resistance of the IGBT and IGBT chip Q2 (see FIGS. 5, 18A, 19 and 20) ) Gate electrode R2 '(see FIGS. 18A, 19, 20, and 21F) acting as a resistance of the gate current flowing through the gate electrode Q2g (see FIG. 21A) of the IGBT chip, and the IGBT chip Gate resistor R3 ′ (FIG. 18A) acting as a resistance of the gate current flowing through the gate electrode Q3g (see FIG. 21A) of Q3 (see FIGS. 5, 18A, 19 and 20). 19 and FIG. 0 and FIG. 21 (F)) and the resistance of the gate current flowing through the gate electrode Q4g (see FIG. 21 (A)) of the IGBT chip Q4 (see FIG. 5, FIG. 18 (A), FIG. 19 and FIG. 20). The gate resistor R4 ′ that acts (see FIGS. 18A, 19, 20, and 21F) and the gate of the IGBT chip Q5 (see FIGS. 5, 18A, 19, and 20) A gate resistor R5 ′ (see FIGS. 18A, 19, 20 and 21F) acting as a resistance of the gate current flowing through the electrode Q5g (see FIG. 21A), and an IGBT chip Q6 (see FIG. 5, gate resistor R6 ′ (FIGS. 18A, 19 and 19) acting as a resistance of the gate current flowing through the gate electrode Q6g (see FIG. 21A) of FIG. 18A, FIG. 19 and FIG. See Fig. 20 and Fig. 21 (F) ) Are provided.

更に、第８の実施形態のパワー半導体モジュール１００では、ゲート抵抗Ｒ１’，Ｒ２’，Ｒ３’，Ｒ４’，Ｒ５’，Ｒ６’（図１８（Ａ）、図１９、図２０および図２１（Ｆ）参照）として、上面電極と下面電極との間をゲート電流が流れるシリコンチップ型の抵抗が用いられている。   Furthermore, in the power semiconductor module 100 of the eighth embodiment, the gate resistors R1 ′, R2 ′, R3 ′, R4 ′, R5 ′, R6 ′ (FIG. 18A, FIG. 19, FIG. 20 and FIG. ))), A silicon chip type resistor in which a gate current flows between the upper surface electrode and the lower surface electrode is used.

また、第８の実施形態のパワー半導体モジュール１００では、ゲート抵抗Ｒ１’（図１８（Ａ）、図１９、図２０および図２１（Ｆ）参照）の下面電極に対して接合される上面２ａ１（図２１（Ｂ）、図２１（Ｃ）および図２１（Ｄ）参照）と、ＩＧＢＴチップＱ１（図５、図１８（Ａ）、図１９および図２０参照）のゲート電極Ｑ１ｇ（図２１（Ａ）参照）に対して接合される下面２ａ２（図２１（Ｃ）、図２１（Ｄ）および図２１（Ｅ）参照）とを有し、導電性材料によって形成された接続部材２ａ（図１８（Ａ）、図２０、図２１（Ｂ）、図２１（Ｃ）、図２１（Ｄ）および図２１（Ｅ）参照）が設けられている。更に、ゲート抵抗Ｒ２’（図１８（Ａ）、図１９、図２０および図２１（Ｆ）参照）の下面電極に対して接合される上面２ｂ１（図２１（Ｂ）、図２１（Ｃ）および図２１（Ｄ）参照）と、ＩＧＢＴチップＱ２（図５、図１８（Ａ）、図１９および図２０参照）のゲート電極Ｑ２ｇ（図２１（Ａ）参照）に対して接合される下面２ｂ２（図２１（Ｃ）、図２１（Ｄ）および図２１（Ｅ）参照）とを有し、導電性材料によって形成された接続部材２ｂ（図１８（Ａ）、図２０、図２１（Ｂ）、図２１（Ｃ）、図２１（Ｄ）および図２１（Ｅ）参照）が設けられている。   In the power semiconductor module 100 of the eighth embodiment, the upper surface 2a1 (to be joined to the lower surface electrode of the gate resistor R1 ′ (see FIGS. 18A, 19, 20, and 21F)). 21B, FIG. 21C, and FIG. 21D) and the gate electrode Q1g (see FIG. 21A) of the IGBT chip Q1 (see FIG. 5, FIG. 18A, FIG. 19 and FIG. 20). 2) (see FIG. 21C, FIG. 21D, and FIG. 21E), and a connecting member 2a formed of a conductive material (see FIG. 18C). A), FIG. 20, FIG. 21 (B), FIG. 21 (C), FIG. 21 (D), and FIG. 21 (E)) are provided. Furthermore, the upper surface 2b1 (FIGS. 21B, 21C) and 21B1 joined to the lower electrode of the gate resistor R2 ′ (see FIGS. 18A, 19, 20, and 21F). 21D) and a lower surface 2b2 joined to the gate electrode Q2g (see FIG. 21A) of the IGBT chip Q2 (see FIGS. 5, 18A, 19 and 20) (see FIG. 21A). 21C, FIG. 21D, and FIG. 21E), and a connection member 2b (FIG. 18A, FIG. 20, FIG. 21B) formed of a conductive material. 21C, 21D, and 21E) are provided.

更に、第８の実施形態のパワー半導体モジュール１００では、ゲート抵抗Ｒ３’（図１８（Ａ）、図１９、図２０および図２１（Ｆ）参照）の下面電極に対して接合される上面２ｃ１（図２１（Ｂ）、図２１（Ｃ）および図２１（Ｄ）参照）と、ＩＧＢＴチップＱ３（図５、図１８（Ａ）、図１９および図２０参照）のゲート電極Ｑ３ｇ（図２１（Ａ）参照）に対して接合される下面２ｃ２（図２１（Ｃ）、図２１（Ｄ）および図２１（Ｅ）参照）とを有し、導電性材料によって形成された接続部材２ｃ（図１８（Ａ）、図２０、図２１（Ｂ）、図２１（Ｃ）、図２１（Ｄ）および図２１（Ｅ）参照）が設けられている。また、ゲート抵抗Ｒ４’（図１８（Ａ）、図１９、図２０および図２１（Ｆ）参照）の下面電極に対して接合される上面２ｄ１（図２１（Ｂ）、図２１（Ｃ）および図２１（Ｄ）参照）と、ＩＧＢＴチップＱ４（図５、図１８（Ａ）、図１９および図２０参照）のゲート電極Ｑ４ｇ（図２１（Ａ）参照）に対して接合される下面２ｄ２（図２１（Ｃ）、図２１（Ｄ）および図２１（Ｅ）参照）とを有し、導電性材料によって形成された接続部材２ｄ（図１８（Ａ）、図２０、図２１（Ｂ）、図２１（Ｃ）、図２１（Ｄ）および図２１（Ｅ）参照）が設けられている。   Furthermore, in the power semiconductor module 100 of the eighth embodiment, the upper surface 2c1 (to be joined to the lower surface electrode of the gate resistor R3 ′ (see FIGS. 18A, 19, 20, and 21F). 21B, FIG. 21C, and FIG. 21D) and the gate electrode Q3g (see FIG. 21A) of the IGBT chip Q3 (see FIG. 5, FIG. 18A, FIG. 19 and FIG. 20). 2) (see FIG. 21C, FIG. 21D, and FIG. 21E), and a connecting member 2c (FIG. 18 (2)) formed of a conductive material. A), FIG. 20, FIG. 21 (B), FIG. 21 (C), FIG. 21 (D), and FIG. 21 (E)) are provided. Further, the upper surface 2d1 (FIGS. 21B, 21C, and 21C) joined to the lower electrode of the gate resistor R4 ′ (see FIGS. 18A, 19, 20, and 21F). 21D) and a lower surface 2d2 joined to the gate electrode Q4g (see FIG. 21A) of the IGBT chip Q4 (see FIGS. 5, 18A, 19 and 20) (see FIG. 21A). 21C, FIG. 21D, and FIG. 21E), and a connecting member 2d (FIG. 18A, FIG. 20, FIG. 21B) formed of a conductive material. 21C, 21D, and 21E) are provided.

また、第８の実施形態のパワー半導体モジュール１００では、ゲート抵抗Ｒ５’（図１８（Ａ）、図１９、図２０および図２１（Ｆ）参照）の下面電極に対して接合される上面２ｅ１（図２１（Ｂ）、図２１（Ｃ）および図２１（Ｄ）参照）と、ＩＧＢＴチップＱ５（図５、図１８（Ａ）、図１９および図２０参照）のゲート電極Ｑ５ｇ（図２１（Ａ）参照）に対して接合される下面２ｅ２（図２１（Ｃ）、図２１（Ｄ）および図２１（Ｅ）参照）とを有し、導電性材料によって形成された接続部材２ｅ（図１８（Ａ）、図２０、図２１（Ｂ）、図２１（Ｃ）、図２１（Ｄ）および図２１（Ｅ）参照）が設けられている。更に、ゲート抵抗Ｒ６’（図１８（Ａ）、図１９、図２０および図２１（Ｆ）参照）の下面電極に対して接合される上面２ｆ１（図２１（Ｂ）、図２１（Ｃ）および図２１（Ｄ）参照）と、ＩＧＢＴチップＱ６（図５、図１８（Ａ）、図１９および図２０参照）のゲート電極Ｑ６ｇ（図２１（Ａ）参照）に対して接合される下面２ｆ２（図２１（Ｃ）、図２１（Ｄ）および図２１（Ｅ）参照）とを有し、導電性材料によって形成された接続部材２ｆ（図１８（Ａ）、図２０、図２１（Ｂ）、図２１（Ｃ）、図２１（Ｄ）および図２１（Ｅ）参照）が設けられている。   In the power semiconductor module 100 of the eighth embodiment, the upper surface 2e1 (to be joined to the lower electrode of the gate resistor R5 ′ (see FIGS. 18A, 19, 20, and 21F)). 21B, 21C and 21D) and the gate electrode Q5g (see FIG. 21A) of the IGBT chip Q5 (see FIGS. 5, 18A, 19 and 20). 2) (see FIG. 21C, FIG. 21D, and FIG. 21E), and a connecting member 2e (FIG. 18 (FIG. 18)) formed of a conductive material. A), FIG. 20, FIG. 21 (B), FIG. 21 (C), FIG. 21 (D), and FIG. 21 (E)) are provided. Furthermore, the upper surface 2f1 (FIGS. 21B, 21C, and 21C) joined to the lower electrode of the gate resistor R6 ′ (see FIGS. 18A, 19, 20, and 21F). 21D) and a lower surface 2f2 joined to the gate electrode Q6g (see FIG. 21A) of the IGBT chip Q6 (see FIGS. 5, 18A, 19 and 20) (see FIG. 21A). 21C, FIG. 21D, and FIG. 21E), and a connecting member 2f (FIG. 18A, FIG. 20, FIG. 21B) formed of a conductive material. 21C, 21D, and 21E) are provided.

第８の実施形態のパワー半導体モジュール１００の製造時には、ＩＧＢＴチップＱ１（図５、図１８（Ａ）、図１９および図２０参照）のゲート電極Ｑ１ｇ（図２１（Ａ）参照）に半田（図示せず）を介して接続部材２ａ（図１８（Ａ）、図２０、図２１（Ｂ）、図２１（Ｃ）、図２１（Ｄ）および図２１（Ｅ）参照）が搭載され、ＩＧＢＴチップＱ２（図５、図１８（Ａ）、図１９および図２０参照）のゲート電極Ｑ２ｇ（図２１（Ａ）参照）に半田（図示せず）を介して接続部材２ｂ（図１８（Ａ）、図２０、図２１（Ｂ）、図２１（Ｃ）、図２１（Ｄ）および図２１（Ｅ）参照）が搭載され、ＩＧＢＴチップＱ３（図５、図１８（Ａ）、図１９および図２０参照）のゲート電極Ｑ３ｇ（図２１（Ａ）参照）に半田（図示せず）を介して接続部材２ｃ（図１８（Ａ）、図２０、図２１（Ｂ）、図２１（Ｃ）、図２１（Ｄ）および図２１（Ｅ）参照）が搭載され、ＩＧＢＴチップＱ４（図５、図１８（Ａ）、図１９および図２０参照）のゲート電極Ｑ４ｇ（図２１（Ａ）参照）に半田（図示せず）を介して接続部材２ｄ（図１８（Ａ）、図２０、図２１（Ｂ）、図２１（Ｃ）、図２１（Ｄ）および図２１（Ｅ）参照）が搭載され、ＩＧＢＴチップＱ５（図５、図１８（Ａ）、図１９および図２０参照）のゲート電極Ｑ５ｇ（図２１（Ａ）参照）に半田（図示せず）を介して接続部材２ｅ（図１８（Ａ）、図２０、図２１（Ｂ）、図２１（Ｃ）、図２１（Ｄ）および図２１（Ｅ）参照）が搭載され、ＩＧＢＴチップＱ６（図５、図１８（Ａ）、図１９および図２０参照）のゲート電極Ｑ６ｇ（図２１（Ａ）参照）に半田（図示せず）を介して接続部材２ｆ（図１８（Ａ）、図２０、図２１（Ｂ）、図２１（Ｃ）、図２１（Ｄ）および図２１（Ｅ）参照）が搭載される。   At the time of manufacturing the power semiconductor module 100 of the eighth embodiment, solder (see FIG. 21) is applied to the gate electrode Q1g (see FIG. 21A) of the IGBT chip Q1 (see FIGS. 5, 18A, 19 and 20). The connecting member 2a (see FIG. 18A, FIG. 20, FIG. 21B, FIG. 21C, FIG. 21D and FIG. 21E) is mounted via an IGBT chip (not shown). A connecting member 2b (FIG. 18A), a solder (not shown) is connected to the gate electrode Q2g (see FIG. 21A) of Q2 (see FIGS. 5, 18A, 19 and 20). 20, FIG. 21 (B), FIG. 21 (C), FIG. 21 (D) and FIG. 21 (E)) are mounted, and the IGBT chip Q3 (FIGS. 5, 18A, 19 and 20) is mounted. Through the solder (not shown) to the gate electrode Q3g (see FIG. 21A). The connecting member 2c (see FIG. 18A, FIG. 20, FIG. 21B, FIG. 21C, FIG. 21D, and FIG. 21E) is mounted, and the IGBT chip Q4 (FIG. 5, FIG. 5). 18 (A), FIG. 19 and FIG. 20) to the gate electrode Q4g (see FIG. 21 (A)) via the solder (not shown), the connecting member 2d (FIG. 18 (A), FIG. B), FIG. 21 (C), FIG. 21 (D) and FIG. 21 (E)) are mounted, and the gate electrode Q5g of the IGBT chip Q5 (see FIG. 5, FIG. 18 (A), FIG. 19 and FIG. 20). (See FIG. 21A) A connecting member 2e (FIG. 18A, FIG. 20, FIG. 21B, FIG. 21C, FIG. 21D, and FIG. 21 (E)) is mounted, and the gate power of the IGBT chip Q6 (see FIGS. 5, 18A, 19 and 20) is mounted. Q6g (see FIG. 21 (A)) via solder (not shown) and connecting member 2f (FIGS. 18 (A), 20, 21 (B), 21 (C), 21 (D) and (See FIG. 21E).

第８の実施形態のパワー半導体モジュール１００の製造時には、次いで、接続部材２ａ（図１８（Ａ）、図２０、図２１（Ｂ）、図２１（Ｃ）、図２１（Ｄ）および図２１（Ｅ）参照）に半田（図示せず）を介してゲート抵抗Ｒ１’（図１８（Ａ）、図１９、図２０および図２１（Ｆ）参照）が搭載され、接続部材２ｂ（図１８（Ａ）、図２０、図２１（Ｂ）、図２１（Ｃ）、図２１（Ｄ）および図２１（Ｅ）参照）に半田（図示せず）を介してゲート抵抗Ｒ２’（図１８（Ａ）、図１９、図２０および図２１（Ｆ）参照）が搭載され、接続部材２ｃ（図１８（Ａ）、図２０、図２１（Ｂ）、図２１（Ｃ）、図２１（Ｄ）および図２１（Ｅ）参照）に半田（図示せず）を介してゲート抵抗Ｒ３’（図１８（Ａ）、図１９、図２０および図２１（Ｆ）参照）が搭載され、接続部材２ｄ（図１８（Ａ）、図２０、図２１（Ｂ）、図２１（Ｃ）、図２１（Ｄ）および図２１（Ｅ）参照）に半田（図示せず）を介してゲート抵抗Ｒ４’（図１８（Ａ）、図１９、図２０および図２１（Ｆ）参照）が搭載され、接続部材２ｅ（図１８（Ａ）、図２０、図２１（Ｂ）、図２１（Ｃ）、図２１（Ｄ）および図２１（Ｅ）参照）に半田（図示せず）を介してゲート抵抗Ｒ５’（図１８（Ａ）、図１９、図２０および図２１（Ｆ）参照）が搭載され、接続部材２ｆ（図１８（Ａ）、図２０、図２１（Ｂ）、図２１（Ｃ）、図２１（Ｄ）および図２１（Ｅ）参照）に半田（図示せず）を介してゲート抵抗Ｒ６’（図１８（Ａ）、図１９、図２０および図２１（Ｆ）参照）が搭載される。   At the time of manufacturing the power semiconductor module 100 of the eighth embodiment, the connection member 2a (FIG. 18A, FIG. 20, FIG. 21B, FIG. 21C, FIG. 21D, and FIG. E)) is mounted with a gate resistor R1 ′ (see FIGS. 18A, 19, 20 and 21F) via solder (not shown), and a connecting member 2b (see FIG. 18A). ), FIG. 21, FIG. 21 (B), FIG. 21 (C), FIG. 21 (D) and FIG. 21 (E)) via a solder (not shown) to gate resistance R2 ′ (FIG. 18A). , FIG. 19, FIG. 20 and FIG. 21 (F)) are mounted, and the connecting member 2c (FIG. 18A, FIG. 20, FIG. 21B, FIG. 21C, FIG. 21D) and FIG. 21 (E)) via a solder (not shown) to a gate resistor R3 ′ (FIG. 18A, FIG. 19, FIG. 20 and FIG. 21). F)) is mounted and soldered to the connecting member 2d (see FIGS. 18A, 20, 21B, 21C, 21D, and 21E) (see FIG. 18). A gate resistor R4 ′ (see FIG. 18A, FIG. 19, FIG. 20 and FIG. 21F) is mounted via a connection member 2e (FIG. 18A, FIG. 20, FIG. B), FIG. 21 (C), FIG. 21 (D) and FIG. 21 (E)) via a solder (not shown) to gate resistance R5 ′ (FIG. 18 (A), FIG. 19, FIG. 20 and FIG. 21 (F)) is mounted and soldered to the connecting member 2f (see FIGS. 18A, 20, 21B, 21C, 21D, and 21E). A gate resistor R6 ′ (see FIG. 18A, FIG. 19, FIG. 20 and FIG. 21F) is mounted via (not shown).

第８の実施形態のパワー半導体モジュール１００の製造時には、次いで、ベース部材５（図３、図１８および図２０参照）と絶縁基板６Ｕ，６Ｖ，６Ｗ（図４、図１８（Ａ）および図２０参照）との間の半田接合と、絶縁基板６Ｕ，６Ｖ，６Ｗ（図４、図１８（Ａ）および図２０参照）の導体パターン６Ｕ１，６Ｕ２，６Ｖ１，６Ｖ２，６Ｗ１，６Ｗ２（図４（Ａ）参照）とＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６（図１８（Ａ）、図１９および図２０参照）のコレクタ電極との間の半田接合と、絶縁基板６Ｕ，６Ｖ，６Ｗ（図４、図１８（Ａ）および図２０参照）の導体パターン６Ｕ１，６Ｕ２，６Ｖ１，６Ｖ２，６Ｗ１，６Ｗ２（図４（Ａ）参照）とダイオードチップＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６（図１８（Ａ）、図１９および図２０参照）のカソード電極との間の半田接合と、ＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６（図１８（Ａ）、図１９および図２０参照）のゲート電極Ｑ１ｇ，Ｑ２ｇ，Ｑ３ｇ，Ｑ４ｇ，Ｑ５ｇ，Ｑ６ｇ（図２１（Ａ）参照）と接続部材２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ（図２０、図２１（Ｂ）、図２１（Ｃ）、図２１（Ｄ）および図２１（Ｅ）参照）の下面２ａ２，２ｂ２，２ｃ２，２ｄ２，２ｅ２，２ｆ２（図２１（Ｃ）、図２１（Ｄ）および図２１（Ｅ）参照）との間の半田接合と、接続部材２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ（図２０、図２１（Ｂ）、図２１（Ｃ）、図２１（Ｄ）および図２１（Ｅ）参照）の上面２ａ１，２ｂ１，２ｃ１，２ｄ１，２ｅ１，２ｆ１（図２１（Ｂ）、図２１（Ｃ）および図２１（Ｄ）参照）とゲート抵抗Ｒ１’，Ｒ２’，Ｒ３’，Ｒ４’，Ｒ５’，Ｒ６’（図１８（Ａ）、図１９、図２０および図２１（Ｆ）参照）の下面電極との間の半田接合とが一括処理によって実行される。その結果、図２０に示す組立体が形成される。   At the time of manufacturing the power semiconductor module 100 of the eighth embodiment, the base member 5 (see FIGS. 3, 18 and 20) and the insulating substrates 6U, 6V and 6W (FIGS. 4, 18A and 20) are then used. And the conductive patterns 6U1, 6U2, 6V1, 6V2, 6W1, and 6W2 of the insulating substrates 6U, 6V, and 6W (see FIGS. 4, 18A, and 20) (see FIG. 4A). )) And the collector electrodes of the IGBT chips Q1, Q2, Q3, Q4, Q5, Q6 (see FIG. 18A, FIG. 19 and FIG. 20) and the insulating substrates 6U, 6V, 6W ( Conductor patterns 6U1, 6U2, 6V1, 6V2, 6W1, 6W2 (see FIG. 4A) (see FIG. 4A) and diode chips D1, D2, D3, D4, D5, D6 (see FIGS. 4, 18A and 20). FIG. 18 (A), 19 and 20) and the gate electrodes Q1g and Q2g of the IGBT chips Q1, Q2, Q3, Q4, Q5 and Q6 (see FIG. 18A, FIG. 19 and FIG. 20). , Q3g, Q4g, Q5g, Q6g (see FIG. 21A) and connecting members 2a, 2b, 2c, 2d, 2e, 2f (FIGS. 20, 21B, 21C, and 21D) ) And the lower surface 2a2, 2b2, 2c2, 2d2, 2e2, 2f2 (see FIG. 21C, FIG. 21D, and FIG. 21E) of FIG. Upper surface 2a1, 2b1, 2c1, connecting member 2a, 2b, 2c, 2d, 2e, 2f (see FIGS. 20, 21B, 21C, 21D, and 21E) 2d1, 2e1, 2f1 (FIG. 21 (B), FIG. 21 (C) and 21D) and bottom electrodes of gate resistors R1 ′, R2 ′, R3 ′, R4 ′, R5 ′, R6 ′ (see FIGS. 18A, 19, 20, and 21F) Solder bonding between the two is performed by a batch process. As a result, the assembly shown in FIG. 20 is formed.

第８の実施形態のパワー半導体モジュール１００の製造時には、次いで、図２０に示す組立体のベース部材５に、例えば接着剤などのような接合材を介して樹脂ケース７（図９および図１０参照）が載置され、ベース部材５と樹脂ケース７とが接合される。その結果、図２２に示す組立体が形成される。   At the time of manufacturing the power semiconductor module 100 of the eighth embodiment, the resin case 7 (see FIGS. 9 and 10) is then attached to the base member 5 of the assembly shown in FIG. 20 via a bonding material such as an adhesive. ) And the base member 5 and the resin case 7 are joined. As a result, the assembly shown in FIG. 22 is formed.

第８の実施形態のパワー半導体モジュール１００の製造時には、次いで、図２２に示す組立体に対してワイヤボンディングが行われ、その結果、図２３に示す組立体が形成される。   At the time of manufacturing the power semiconductor module 100 of the eighth embodiment, wire bonding is then performed on the assembly shown in FIG. 22, and as a result, the assembly shown in FIG. 23 is formed.

詳細には、第８の実施形態のパワー半導体モジュール１００では、図２３に示すように、前後方向（図２３の上下方向）に延びているボンディングワイヤによってＰ端子Ｔ２１（図１１参照）の下端部Ｔ２１ｂ（図１１参照）とＵ相用絶縁基板６Ｕの導体パターン６Ｕ１（図４（Ａ）参照）とが接続されている。その結果、Ｐ端子Ｔ２１（図１９および図２３参照）とＩＧＢＴチップＱ１（図１９および図２３参照）のコレクタ電極およびダイオードチップＤ１（図１９および図２３参照）のカソード電極とが電気的に接続されている。   Specifically, in the power semiconductor module 100 of the eighth embodiment, as shown in FIG. 23, the lower end portion of the P terminal T21 (see FIG. 11) is formed by a bonding wire extending in the front-rear direction (vertical direction in FIG. 23). T21b (see FIG. 11) and the conductor pattern 6U1 (see FIG. 4A) of the U-phase insulating substrate 6U are connected. As a result, the P terminal T21 (see FIGS. 19 and 23) and the collector electrode of the IGBT chip Q1 (see FIGS. 19 and 23) and the cathode electrode of the diode chip D1 (see FIGS. 19 and 23) are electrically connected. Has been.

また、第８の実施形態のパワー半導体モジュール１００では、図２３に示すように、前後方向（図２３の上下方向）に延びているボンディングワイヤによってＩＧＢＴチップＱ１のエミッタ電極Ｑ１ｅ（図７（Ａ）および図７（Ｂ）参照）とダイオードチップＤ１のアノード電極とＵ相用絶縁基板６Ｕの導体パターン６Ｕ２（図４（Ａ）参照）とが接続されている。更に、前後方向（図２３の上下方向）に延びているボンディングワイヤによってＵ相用絶縁基板６Ｕの導体パターン６Ｕ２（図４（Ａ）参照）とＡＣ端子Ｔ１９（図１３参照）の下端部Ｔ１９ｂ（図１３参照）とが接続されている。その結果、ＩＧＢＴチップＱ１（図１９および図２３参照）のエミッタ電極Ｑ１ｅおよびダイオードチップＤ１（図１９および図２３参照）のアノード電極とＡＣ端子Ｔ１９（図１９および図２３参照）とが電気的に接続されている。また、ＡＣ端子Ｔ１９（図１９および図２３参照）とＩＧＢＴチップＱ２（図１９および図２３参照）のコレクタ電極およびダイオードチップＤ２（図１９および図２３参照）のカソード電極とが電気的に接続されている。   In the power semiconductor module 100 of the eighth embodiment, as shown in FIG. 23, the emitter electrode Q1e of the IGBT chip Q1 (FIG. 7A) is formed by bonding wires extending in the front-rear direction (vertical direction in FIG. 23). 7B), the anode electrode of the diode chip D1 and the conductor pattern 6U2 (see FIG. 4A) of the U-phase insulating substrate 6U are connected. Further, the conductor pattern 6U2 (see FIG. 4A) of the U-phase insulating substrate 6U and the lower end portion T19b of the AC terminal T19 (see FIG. 13) are bonded by bonding wires extending in the front-rear direction (vertical direction in FIG. 23). (See FIG. 13). As a result, the emitter electrode Q1e of the IGBT chip Q1 (see FIGS. 19 and 23), the anode electrode of the diode chip D1 (see FIGS. 19 and 23), and the AC terminal T19 (see FIGS. 19 and 23) are electrically connected. It is connected. The AC terminal T19 (see FIGS. 19 and 23) is electrically connected to the collector electrode of the IGBT chip Q2 (see FIGS. 19 and 23) and the cathode electrode of the diode chip D2 (see FIGS. 19 and 23). ing.

更に、第８の実施形態のパワー半導体モジュール１００では、図２３に示すように、前後方向（図２３の上下方向）に延びているボンディングワイヤによってＩＧＢＴチップＱ２のエミッタ電極Ｑ２ｅ（図７（Ａ）および図７（Ｂ）参照）とダイオードチップＤ２のアノード電極とＮ端子Ｔ２０（図１２参照）の下端部Ｔ２０ｂ（図１２参照）とが接続されている。その結果、ＩＧＢＴチップＱ２（図１９および図２３参照）のエミッタ電極Ｑ２ｅおよびダイオードチップＤ２（図１９および図２３参照）のアノード電極とＮ端子Ｔ２０（図１９および図２３参照）とが電気的に接続されている。   Furthermore, in the power semiconductor module 100 of the eighth embodiment, as shown in FIG. 23, the emitter electrode Q2e of the IGBT chip Q2 (FIG. 7A) is formed by bonding wires extending in the front-rear direction (vertical direction in FIG. 23). 7B) and the anode electrode of the diode chip D2 and the lower end T20b (see FIG. 12) of the N terminal T20 (see FIG. 12) are connected. As a result, the emitter electrode Q2e of the IGBT chip Q2 (see FIGS. 19 and 23), the anode electrode of the diode chip D2 (see FIGS. 19 and 23), and the N terminal T20 (see FIGS. 19 and 23) are electrically connected. It is connected.

また、第８の実施形態のパワー半導体モジュール１００では、図２３に示すように、前後方向（図２３の上下方向）に延びているボンディングワイヤによってゲート端子Ｔ１（図１４参照）の下端部Ｔ１ｂ（図１４参照）とゲート抵抗Ｒ１’の上面電極とが接続されている。その結果、ゲート端子Ｔ１（図１９および図２３参照）とＩＧＢＴチップＱ１（図１９および図２３参照）のゲート電極Ｑ１ｇ（図２１（Ａ）参照）とがゲート抵抗Ｒ１’（図１９、図２０および図２３参照）および接続部材２ａ（図１８（Ａ）および図２０参照）を介して電気的に接続されている。   Further, in the power semiconductor module 100 of the eighth embodiment, as shown in FIG. 23, the lower end portion T1b (see FIG. 14) of the gate terminal T1 (see FIG. 14) is formed by bonding wires extending in the front-rear direction (vertical direction in FIG. 23). 14) and the upper electrode of the gate resistor R1 ′ are connected. As a result, the gate terminal T1 (see FIGS. 19 and 23) and the gate electrode Q1g (see FIG. 21A) of the IGBT chip Q1 (see FIGS. 19 and 23) are connected to the gate resistor R1 ′ (FIGS. 19 and 20). And FIG. 23) and the connection member 2a (see FIG. 18A and FIG. 20).

更に、第８の実施形態のパワー半導体モジュール１００では、図２３に示すように、前後方向（図２３の上下方向）に延びているボンディングワイヤによってエミッタ信号端子Ｔ２（図１５参照）の下端部Ｔ２ｂ（図１５参照）とＩＧＢＴチップＱ１のエミッタ電極Ｑ１ｅ（図７（Ａ）および図７（Ｂ）参照）とが接続されている。その結果、エミッタ信号端子Ｔ２（図１９および図２３参照）とＩＧＢＴチップＱ１（図１９および図２３参照）のエミッタ電極Ｑ１ｅとが電気的に接続されている。   Furthermore, in the power semiconductor module 100 of the eighth embodiment, as shown in FIG. 23, the lower end portion T2b of the emitter signal terminal T2 (see FIG. 15) is formed by bonding wires extending in the front-rear direction (vertical direction in FIG. 23). (See FIG. 15) and the emitter electrode Q1e (see FIGS. 7A and 7B) of the IGBT chip Q1 are connected. As a result, the emitter signal terminal T2 (see FIGS. 19 and 23) and the emitter electrode Q1e of the IGBT chip Q1 (see FIGS. 19 and 23) are electrically connected.

また、第８の実施形態のパワー半導体モジュール１００では、図２３に示すように、前後方向（図２３の上下方向）に延びているボンディングワイヤによってゲート端子Ｔ３（図１４参照）の下端部Ｔ３ｂ（図１４参照）とゲート抵抗Ｒ２’の上面電極とが接続されている。その結果、ゲート端子Ｔ３（図１９および図２３参照）とＩＧＢＴチップＱ２（図１９および図２３参照）のゲート電極Ｑ２ｇ（図２１（Ａ）参照）とがゲート抵抗Ｒ２’（図１９、図２０および図２３参照）および接続部材２ｂ（図１８（Ａ）および図２０参照）を介して電気的に接続されている。   Further, in the power semiconductor module 100 of the eighth embodiment, as shown in FIG. 23, a lower end portion T3b (see FIG. 14) of the gate terminal T3 (see FIG. 14) by a bonding wire extending in the front-rear direction (vertical direction in FIG. 23). 14) and the upper electrode of the gate resistor R2 ′ are connected. As a result, the gate resistance R2 ′ (see FIGS. 19 and 20) is formed between the gate terminal T3 (see FIGS. 19 and 23) and the gate electrode Q2g (see FIG. 21A) of the IGBT chip Q2 (see FIGS. 19 and 23). And FIG. 23) and the connection member 2b (see FIG. 18 (A) and FIG. 20).

更に、第８の実施形態のパワー半導体モジュール１００では、図２３に示すように、前後方向（図２３の上下方向）に延びているボンディングワイヤによってエミッタ信号端子Ｔ４（図１５参照）の下端部Ｔ４ｂ（図１５参照）とＩＧＢＴチップＱ２のエミッタ電極Ｑ２ｅ（図７（Ａ）および図７（Ｂ）参照）とが接続されている。その結果、エミッタ信号端子Ｔ４（図１９および図２３参照）とＩＧＢＴチップＱ２（図１９および図２３参照）のエミッタ電極Ｑ２ｅとが電気的に接続されている。   Further, in the power semiconductor module 100 of the eighth embodiment, as shown in FIG. 23, the lower end portion T4b of the emitter signal terminal T4 (see FIG. 15) is formed by bonding wires extending in the front-rear direction (vertical direction in FIG. 23). (See FIG. 15) and the emitter electrode Q2e (see FIGS. 7A and 7B) of the IGBT chip Q2 are connected. As a result, the emitter signal terminal T4 (see FIGS. 19 and 23) and the emitter electrode Q2e of the IGBT chip Q2 (see FIGS. 19 and 23) are electrically connected.

更に、第８の実施形態のパワー半導体モジュール１００では、図２３に示すように、前後方向（図２３の上下方向）に延びているボンディングワイヤによってＰ端子Ｔ２１（図１１参照）の下端部Ｔ２１ｂ（図１１参照）とＶ相用絶縁基板６Ｖの導体パターン６Ｖ１（図４（Ａ）参照）とが接続されている。その結果、Ｐ端子Ｔ２１（図１９および図２３参照）とＩＧＢＴチップＱ３（図１９および図２３参照）のコレクタ電極およびダイオードチップＤ３（図１９および図２３参照）のカソード電極とが電気的に接続されている。   Furthermore, in the power semiconductor module 100 of the eighth embodiment, as shown in FIG. 23, the lower end portion T21b (see FIG. 11) of the P terminal T21 (see FIG. 11) is formed by bonding wires extending in the front-rear direction (vertical direction in FIG. 23). 11) and the conductive pattern 6V1 (see FIG. 4A) of the V-phase insulating substrate 6V are connected. As a result, the P terminal T21 (see FIGS. 19 and 23) is electrically connected to the collector electrode of the IGBT chip Q3 (see FIGS. 19 and 23) and the cathode electrode of the diode chip D3 (see FIGS. 19 and 23). Has been.

また、第８の実施形態のパワー半導体モジュール１００では、図２３に示すように、前後方向（図２３の上下方向）に延びているボンディングワイヤによってＩＧＢＴチップＱ３のエミッタ電極Ｑ３ｅ（図７（Ａ）および図７（Ｂ）参照）とダイオードチップＤ３のアノード電極とＶ相用絶縁基板６Ｖの導体パターン６Ｖ２（図４（Ａ）参照）とが接続されている。更に、前後方向（図２３の上下方向）に延びているボンディングワイヤによってＶ相用絶縁基板６Ｖの導体パターン６Ｖ２（図４（Ａ）参照）とＡＣ端子Ｔ１７（図１３参照）の下端部Ｔ１７ｂ（図１３参照）とが接続されている。その結果、ＩＧＢＴチップＱ３（図１９および図２３参照）のエミッタ電極Ｑ３ｅおよびダイオードチップＤ３（図１９および図２３参照）のアノード電極とＡＣ端子Ｔ１７（図１９および図２３参照）とが電気的に接続されている。また、ＡＣ端子Ｔ１７（図１９および図２３参照）とＩＧＢＴチップＱ４（図１９および図２３参照）のコレクタ電極およびダイオードチップＤ４（図１９および図２３参照）のカソード電極とが電気的に接続されている。   In the power semiconductor module 100 of the eighth embodiment, as shown in FIG. 23, the emitter electrode Q3e of the IGBT chip Q3 (FIG. 7A) is formed by bonding wires extending in the front-rear direction (vertical direction in FIG. 23). 7B), the anode electrode of the diode chip D3 and the conductor pattern 6V2 (see FIG. 4A) of the V-phase insulating substrate 6V are connected. Further, the conductor pattern 6V2 (see FIG. 4A) of the V-phase insulating substrate 6V and the lower end portion T17b (see FIG. 13) of the AC terminal T17 (see FIG. 13) by bonding wires extending in the front-rear direction (vertical direction in FIG. 23). (See FIG. 13). As a result, the emitter electrode Q3e of the IGBT chip Q3 (see FIGS. 19 and 23), the anode electrode of the diode chip D3 (see FIGS. 19 and 23), and the AC terminal T17 (see FIGS. 19 and 23) are electrically connected. It is connected. The AC terminal T17 (see FIGS. 19 and 23) is electrically connected to the collector electrode of the IGBT chip Q4 (see FIGS. 19 and 23) and the cathode electrode of the diode chip D4 (see FIGS. 19 and 23). ing.

更に、第８の実施形態のパワー半導体モジュール１００では、図２３に示すように、前後方向（図２３の上下方向）に延びているボンディングワイヤによってＩＧＢＴチップＱ４のエミッタ電極Ｑ４ｅ（図７（Ａ）および図７（Ｂ）参照）とダイオードチップＤ４のアノード電極とＮ端子Ｔ２０（図１２参照）の下端部Ｔ２０ｂ（図１２参照）とが接続されている。その結果、ＩＧＢＴチップＱ４（図１９および図２３参照）のエミッタ電極Ｑ４ｅおよびダイオードチップＤ４（図１９および図２３参照）のアノード電極とＮ端子Ｔ２０（図１９および図２３参照）とが電気的に接続されている。   Furthermore, in the power semiconductor module 100 of the eighth embodiment, as shown in FIG. 23, the emitter electrode Q4e of the IGBT chip Q4 (FIG. 7A) is formed by bonding wires extending in the front-rear direction (vertical direction in FIG. 23). 7B) and the anode electrode of the diode chip D4 and the lower end T20b (see FIG. 12) of the N terminal T20 (see FIG. 12) are connected. As a result, the emitter electrode Q4e of the IGBT chip Q4 (see FIGS. 19 and 23), the anode electrode of the diode chip D4 (see FIGS. 19 and 23), and the N terminal T20 (see FIGS. 19 and 23) are electrically connected. It is connected.

また、第８の実施形態のパワー半導体モジュール１００では、図２３に示すように、前後方向（図２３の上下方向）に延びているボンディングワイヤによってゲート端子Ｔ５（図１４参照）の下端部Ｔ５ｂ（図１４参照）とゲート抵抗Ｒ３’の上面電極とが接続されている。その結果、ゲート端子Ｔ５（図１９および図２３参照）とＩＧＢＴチップＱ３（図１９および図２３参照）のゲート電極Ｑ３ｇ（図２１（Ａ）参照）とがゲート抵抗Ｒ３’（図１９、図２０および図２３参照）および接続部材２ｃ（図１８（Ａ）および図２０参照）を介して電気的に接続されている。   Further, in the power semiconductor module 100 of the eighth embodiment, as shown in FIG. 23, a lower end portion T5b (see FIG. 14) of the gate terminal T5 (see FIG. 14) is formed by a bonding wire extending in the front-rear direction (vertical direction in FIG. 23). 14) and the upper electrode of the gate resistor R3 ′ are connected. As a result, the gate terminal T5 (see FIGS. 19 and 23) and the gate electrode Q3g (see FIG. 21A) of the IGBT chip Q3 (see FIGS. 19 and 23) are connected to the gate resistor R3 ′ (FIGS. 19 and 20). And FIG. 23) and the connection member 2c (see FIG. 18 (A) and FIG. 20).

更に、第８の実施形態のパワー半導体モジュール１００では、図２３に示すように、前後方向（図２３の上下方向）に延びているボンディングワイヤによってエミッタ信号端子Ｔ６（図１５参照）の下端部Ｔ６ｂ（図１５参照）とＩＧＢＴチップＱ３のエミッタ電極Ｑ３ｅ（図７（Ａ）および図７（Ｂ）参照）とが接続されている。その結果、エミッタ信号端子Ｔ６（図１９および図２３参照）とＩＧＢＴチップＱ３（図１９および図２３参照）のエミッタ電極Ｑ３ｅとが電気的に接続されている。   Further, in the power semiconductor module 100 of the eighth embodiment, as shown in FIG. 23, the lower end portion T6b of the emitter signal terminal T6 (see FIG. 15) is formed by bonding wires extending in the front-rear direction (vertical direction in FIG. 23). (See FIG. 15) and the emitter electrode Q3e (see FIGS. 7A and 7B) of the IGBT chip Q3 are connected. As a result, the emitter signal terminal T6 (see FIGS. 19 and 23) and the emitter electrode Q3e of the IGBT chip Q3 (see FIGS. 19 and 23) are electrically connected.

また、第８の実施形態のパワー半導体モジュール１００では、図２３に示すように、前後方向（図２３の上下方向）に延びているボンディングワイヤによってゲート端子Ｔ７（図１４参照）の下端部Ｔ７ｂ（図１４参照）とゲート抵抗Ｒ４’の上面電極とが接続されている。その結果、ゲート端子Ｔ７（図１９および図２３参照）とＩＧＢＴチップＱ４（図１９および図２３参照）のゲート電極Ｑ４ｇ（図２１（Ａ）参照）とがゲート抵抗Ｒ４’（図１９、図２０および図２３参照）および接続部材２ｄ（図１８（Ａ）および図２０参照）を介して電気的に接続されている。   Further, in the power semiconductor module 100 of the eighth embodiment, as shown in FIG. 23, a lower end portion T7b (see FIG. 14) of the gate terminal T7 (see FIG. 14) is formed by a bonding wire extending in the front-rear direction (vertical direction in FIG. 23). 14) and the upper surface electrode of the gate resistor R4 ′ are connected. As a result, the gate terminal T7 (see FIGS. 19 and 23) and the gate electrode Q4g (see FIG. 21A) of the IGBT chip Q4 (see FIGS. 19 and 23) are connected to the gate resistor R4 ′ (FIGS. 19 and 20). And the connection member 2d (see FIG. 18A and FIG. 20).

更に、第８の実施形態のパワー半導体モジュール１００では、図２３に示すように、前後方向（図２３の上下方向）に延びているボンディングワイヤによってエミッタ信号端子Ｔ８（図１５参照）の下端部Ｔ８ｂ（図１５参照）とＩＧＢＴチップＱ４のエミッタ電極Ｑ４ｅ（図７（Ａ）および図７（Ｂ）参照）とが接続されている。その結果、エミッタ信号端子Ｔ８（図１９および図２３参照）とＩＧＢＴチップＱ４（図１９および図２３参照）のエミッタ電極Ｑ４ｅとが電気的に接続されている。   Further, in the power semiconductor module 100 of the eighth embodiment, as shown in FIG. 23, the lower end portion T8b of the emitter signal terminal T8 (see FIG. 15) is formed by bonding wires extending in the front-rear direction (vertical direction in FIG. 23). (See FIG. 15) and the emitter electrode Q4e (see FIGS. 7A and 7B) of the IGBT chip Q4 are connected. As a result, the emitter signal terminal T8 (see FIGS. 19 and 23) and the emitter electrode Q4e of the IGBT chip Q4 (see FIGS. 19 and 23) are electrically connected.

更に、第８の実施形態のパワー半導体モジュール１００では、図２３に示すように、前後方向（図２３の上下方向）に延びているボンディングワイヤによってＰ端子Ｔ２１（図１１参照）の下端部Ｔ２１ｂ（図１１参照）とＷ相用絶縁基板６Ｗの導体パターン６Ｗ１（図４（Ａ）参照）とが接続されている。その結果、Ｐ端子Ｔ２１（図１９および図２３参照）とＩＧＢＴチップＱ５（図１９および図２３参照）のコレクタ電極およびダイオードチップＤ５（図１９および図２３参照）のカソード電極とが電気的に接続されている。   Furthermore, in the power semiconductor module 100 of the eighth embodiment, as shown in FIG. 23, the lower end portion T21b (see FIG. 11) of the P terminal T21 (see FIG. 11) is formed by bonding wires extending in the front-rear direction (vertical direction in FIG. 23). 11) and the conductor pattern 6W1 (see FIG. 4A) of the W-phase insulating substrate 6W are connected. As a result, the P terminal T21 (see FIGS. 19 and 23) is electrically connected to the collector electrode of the IGBT chip Q5 (see FIGS. 19 and 23) and the cathode electrode of the diode chip D5 (see FIGS. 19 and 23). Has been.

また、第８の実施形態のパワー半導体モジュール１００では、図２３に示すように、前後方向（図２３の上下方向）に延びているボンディングワイヤによってＩＧＢＴチップＱ５のエミッタ電極Ｑ５ｅ（図７（Ａ）および図７（Ｂ）参照）とダイオードチップＤ５のアノード電極とＷ相用絶縁基板６Ｗの導体パターン６Ｗ２（図４（Ａ）参照）とが接続されている。更に、前後方向（図２３の上下方向）に延びているボンディングワイヤによってＷ相用絶縁基板６Ｗの導体パターン６Ｗ２（図４（Ａ）参照）とＡＣ端子Ｔ１５（図１３参照）の下端部Ｔ１５ｂ（図１３参照）とが接続されている。その結果、ＩＧＢＴチップＱ５（図１９および図２３参照）のエミッタ電極Ｑ５ｅおよびダイオードチップＤ５（図１９および図２３参照）のアノード電極とＡＣ端子Ｔ１５（図１９および図２３参照）とが電気的に接続されている。また、ＡＣ端子Ｔ１５（図１９および図２３参照）とＩＧＢＴチップＱ６（図１９および図２３参照）のコレクタ電極およびダイオードチップＤ６（図１９および図２３参照）のカソード電極とが電気的に接続されている。   In the power semiconductor module 100 of the eighth embodiment, as shown in FIG. 23, the emitter electrode Q5e of the IGBT chip Q5 (FIG. 7A) is formed by bonding wires extending in the front-rear direction (vertical direction in FIG. 23). 7B), the anode electrode of the diode chip D5, and the conductor pattern 6W2 (see FIG. 4A) of the W-phase insulating substrate 6W are connected. Further, the conductor pattern 6W2 (see FIG. 4A) of the W-phase insulating substrate 6W and the lower end T15b (see FIG. 13) of the AC terminal T15 (see FIG. 13) by bonding wires extending in the front-rear direction (vertical direction in FIG. 23). (See FIG. 13). As a result, the emitter electrode Q5e of the IGBT chip Q5 (see FIGS. 19 and 23), the anode electrode of the diode chip D5 (see FIGS. 19 and 23), and the AC terminal T15 (see FIGS. 19 and 23) are electrically connected. It is connected. The AC terminal T15 (see FIGS. 19 and 23) is electrically connected to the collector electrode of the IGBT chip Q6 (see FIGS. 19 and 23) and the cathode electrode of the diode chip D6 (see FIGS. 19 and 23). ing.

更に、第８の実施形態のパワー半導体モジュール１００では、図２３に示すように、前後方向（図２３の上下方向）に延びているボンディングワイヤによってＩＧＢＴチップＱ６のエミッタ電極Ｑ６ｅ（図７（Ａ）および図７（Ｂ）参照）とダイオードチップＤ６のアノード電極とＮ端子Ｔ２０（図１２参照）の下端部Ｔ２０ｂ（図１２参照）とが接続されている。その結果、ＩＧＢＴチップＱ６（図１９および図２３参照）のエミッタ電極Ｑ６ｅおよびダイオードチップＤ６（図１９および図２３参照）のアノード電極とＮ端子Ｔ２０（図１９および図２３参照）とが電気的に接続されている。   Furthermore, in the power semiconductor module 100 of the eighth embodiment, as shown in FIG. 23, the emitter electrode Q6e of the IGBT chip Q6 (FIG. 7A) is formed by bonding wires extending in the front-rear direction (vertical direction in FIG. 23). 7B), the anode electrode of the diode chip D6, and the lower end T20b (see FIG. 12) of the N terminal T20 (see FIG. 12) are connected. As a result, the emitter electrode Q6e of the IGBT chip Q6 (see FIGS. 19 and 23), the anode electrode of the diode chip D6 (see FIGS. 19 and 23), and the N terminal T20 (see FIGS. 19 and 23) are electrically connected. It is connected.

また、第８の実施形態のパワー半導体モジュール１００では、図２３に示すように、前後方向（図２３の上下方向）に延びているボンディングワイヤによってゲート端子Ｔ９（図１４参照）の下端部Ｔ９ｂ（図１４参照）とゲート抵抗Ｒ５’の上面電極とが接続されている。その結果、ゲート端子Ｔ９（図１９および図２３参照）とＩＧＢＴチップＱ５（図１９および図２３参照）のゲート電極Ｑ５ｇ（図２１（Ａ）参照）とがゲート抵抗Ｒ５’（図１９、図２０および図２３参照）および接続部材２ｅ（図１８（Ａ）および図２０参照）を介して電気的に接続されている。   Further, in the power semiconductor module 100 of the eighth embodiment, as shown in FIG. 23, the lower end portion T9b (see FIG. 14) of the gate terminal T9 (see FIG. 14) is formed by bonding wires extending in the front-rear direction (vertical direction in FIG. 23). 14) and the upper electrode of the gate resistor R5 ′ are connected. As a result, the gate terminal T9 (see FIGS. 19 and 23) and the gate electrode Q5g (see FIG. 21A) of the IGBT chip Q5 (see FIGS. 19 and 23) are connected to the gate resistor R5 ′ (FIGS. 19 and 20). And FIG. 23) and the connection member 2e (see FIGS. 18A and 20).

更に、第８の実施形態のパワー半導体モジュール１００では、図２３に示すように、前後方向（図２３の上下方向）に延びているボンディングワイヤによってエミッタ信号端子Ｔ１０（図１５参照）の下端部Ｔ１０ｂ（図１５参照）とＩＧＢＴチップＱ５のエミッタ電極Ｑ５ｅ（図７（Ａ）および図７（Ｂ）参照）とが接続されている。その結果、エミッタ信号端子Ｔ１０（図１９および図２３参照）とＩＧＢＴチップＱ５（図１９および図２３参照）のエミッタ電極Ｑ５ｅとが電気的に接続されている。   Furthermore, in the power semiconductor module 100 of the eighth embodiment, as shown in FIG. 23, the lower end portion T10b of the emitter signal terminal T10 (see FIG. 15) is formed by bonding wires extending in the front-rear direction (vertical direction in FIG. 23). (See FIG. 15) and the emitter electrode Q5e of the IGBT chip Q5 (see FIGS. 7A and 7B) are connected. As a result, the emitter signal terminal T10 (see FIGS. 19 and 23) and the emitter electrode Q5e of the IGBT chip Q5 (see FIGS. 19 and 23) are electrically connected.

また、第８の実施形態のパワー半導体モジュール１００では、図２３に示すように、前後方向（図２３の上下方向）に延びているボンディングワイヤによってゲート端子Ｔ１１（図１４参照）の下端部Ｔ１１ｂ（図１４参照）とゲート抵抗Ｒ６’の上面電極とが接続されている。その結果、ゲート端子Ｔ１１（図１９および図２３参照）とＩＧＢＴチップＱ６（図１９および図２３参照）のゲート電極Ｑ６ｇ（図２１（Ａ）参照）とがゲート抵抗Ｒ６’（図１９、図２０および図２３参照）および接続部材２ｆ（図１８（Ａ）および図２０参照）を介して電気的に接続されている。   Further, in the power semiconductor module 100 of the eighth embodiment, as shown in FIG. 23, a lower end portion T11b (see FIG. 14) of the gate terminal T11 (see FIG. 14) is formed by a bonding wire extending in the front-rear direction (vertical direction in FIG. 23). 14) and the upper surface electrode of the gate resistor R6 ′ are connected. As a result, the gate terminal T11 (see FIGS. 19 and 23) and the gate electrode Q6g (see FIG. 21A) of the IGBT chip Q6 (see FIGS. 19 and 23) are connected to the gate resistor R6 ′ (FIGS. 19 and 20). And the connection member 2f (see FIG. 18A and FIG. 20).

更に、第８の実施形態のパワー半導体モジュール１００では、図２３に示すように、前後方向（図２３の上下方向）に延びているボンディングワイヤによってエミッタ信号端子Ｔ１２（図１５参照）の下端部Ｔ１２ｂ（図１５参照）とＩＧＢＴチップＱ６のエミッタ電極Ｑ６ｅ（図７（Ａ）および図７（Ｂ）参照）とが接続されている。その結果、エミッタ信号端子Ｔ１２（図１９および図２３参照）とＩＧＢＴチップＱ６（図１９および図２３参照）のエミッタ電極Ｑ６ｅとが電気的に接続されている。   Furthermore, in the power semiconductor module 100 of the eighth embodiment, as shown in FIG. 23, the lower end portion T12b of the emitter signal terminal T12 (see FIG. 15) is formed by bonding wires extending in the front-rear direction (vertical direction in FIG. 23). (See FIG. 15) and the emitter electrode Q6e (see FIGS. 7A and 7B) of the IGBT chip Q6 are connected. As a result, the emitter signal terminal T12 (see FIGS. 19 and 23) and the emitter electrode Q6e of the IGBT chip Q6 (see FIGS. 19 and 23) are electrically connected.

第８の実施形態のパワー半導体モジュール１００の製造時には、次いで、必要に応じて、図２３に示す組立体の樹脂ケース７の内部にゲル剤が充填され、ＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６、ダイオードチップＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６、ゲート抵抗Ｒ１’，Ｒ２’，Ｒ３’，Ｒ４’，Ｒ５’，Ｒ６’、接続部材２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ、ボンディングワイヤなどが保護される。次いで、図２３に示す組立体の樹脂ケース７の上端部に対し、図１７に示すカバー８が装着される。その結果、図１８に示す第８の実施形態のパワー半導体モジュール１００が完成する。   At the time of manufacturing the power semiconductor module 100 of the eighth embodiment, if necessary, the resin case 7 of the assembly shown in FIG. 23 is filled with a gel agent, and IGBT chips Q1, Q2, Q3, Q4 are filled. Q5, Q6, diode chips D1, D2, D3, D4, D5, D6, gate resistors R1 ′, R2 ′, R3 ′, R4 ′, R5 ′, R6 ′, connection members 2a, 2b, 2c, 2d, 2e, 2f, bonding wires and the like are protected. Next, the cover 8 shown in FIG. 17 is attached to the upper end portion of the resin case 7 of the assembly shown in FIG. As a result, the power semiconductor module 100 of the eighth embodiment shown in FIG. 18 is completed.

詳細には、第８の実施形態のパワー半導体モジュール１００では、図２１（Ａ）および図２１（Ｆ）に示すように、ゲート抵抗Ｒ１’，Ｒ２’，Ｒ３’，Ｒ４’，Ｒ５’，Ｒ６’の下面電極の外形形状がＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６のゲート電極Ｑ１ｇ，Ｑ２ｇ，Ｑ３ｇ，Ｑ４ｇ，Ｑ５ｇ，Ｑ６ｇの外形形状よりも大きいゲート抵抗Ｒ１’，Ｒ２’，Ｒ３’，Ｒ４’，Ｒ５’，Ｒ６’が用いられている。また、図２１（Ｂ）、図２１（Ｃ）、図２１（Ｄ）および図２１（Ｅ）に示すように、上面２ａ１，２ｂ１，２ｃ１，２ｄ１，２ｅ１，２ｆ１と下面２ａ２，２ｂ２，２ｃ２，２ｄ２，２ｅ２，２ｆ２とを有し、導電性材料によって形成された接続部材２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆが設けられている。   Specifically, in the power semiconductor module 100 of the eighth embodiment, as shown in FIGS. 21A and 21F, the gate resistors R1 ′, R2 ′, R3 ′, R4 ′, R5 ′, R6 Gate resistances R1 ', R2', R3 whose outer shape of the lower electrode of 'is larger than the outer shapes of the gate electrodes Q1g, Q2g, Q3g, Q4g, Q5g, Q6g of the IGBT chips Q1, Q2, Q3, Q4, Q5, Q6 ', R4', R5 ', R6' are used. Further, as shown in FIGS. 21B, 21C, 21D and 21E, the upper surfaces 2a1, 2b1, 2c1, 2d1, 2e1, and 2f1 and the lower surfaces 2a2, 2b2, 2c2, 2d2, 2e2, and 2f2, and connecting members 2a, 2b, 2c, 2d, 2e, and 2f formed of a conductive material are provided.

更に、第８の実施形態のパワー半導体モジュール１００では、図２１に示すように、接続部材２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆの上面２ａ１，２ｂ１，２ｃ１，２ｄ１，２ｅ１，２ｆ１の外形形状が接続部材２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆの下面２ａ２，２ｂ２，２ｃ２，２ｄ２，２ｅ２，２ｆ２の外形形状よりも大きくなるように、かつ、接続部材２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆの下面２ａ２，２ｂ２，２ｃ２，２ｄ２，２ｅ２，２ｆ２の外形形状が、ＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６のゲート電極Ｑ１ｇ，Ｑ２ｇ，Ｑ３ｇ，Ｑ４ｇ，Ｑ５ｇ，Ｑ６ｇの外形形状と等しいか、あるいは、それよりも小さくなるように、かつ、接続部材２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆの上面２ａ１，２ｂ１，２ｃ１，２ｄ１，２ｅ１，２ｆ１の外形形状が、ゲート抵抗Ｒ１’，Ｒ２’，Ｒ３’，Ｒ４’，Ｒ５’，Ｒ６’の下面電極の外形形状と等しいか、あるいは、それよりも大きくなるように、接続部材２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆが形成されている。   Furthermore, in the power semiconductor module 100 of the eighth embodiment, as shown in FIG. 21, the outer shapes of the upper surfaces 2a1, 2b1, 2c1, 2d1, 2e1, and 2f1 of the connecting members 2a, 2b, 2c, 2d, 2e, and 2f. Is larger than the outer shape of the lower surfaces 2a2, 2b2, 2c2, 2d2, 2e2, 2f2 of the connecting members 2a, 2b, 2c, 2d, 2e, 2f, and the connecting members 2a, 2b, 2c, 2d, 2e. 2f, the outer shapes of the lower surfaces 2a2, 2b2, 2c2, 2d2, 2e2, 2f2 are the outer shapes of the gate electrodes Q1g, Q2g, Q3g, Q4g, Q5g, Q6g of the IGBT chips Q1, Q2, Q3, Q4, Q5, Q6. Is equal to or smaller than the upper surface 2a1, 2b1, 2c1 of the connecting members 2a, 2b, 2c, 2d, 2e, 2f. Connect so that the outer shapes of 2d1, 2e1, and 2f1 are equal to or larger than the outer shapes of the bottom electrodes of the gate resistors R1 ′, R2 ′, R3 ′, R4 ′, R5 ′, and R6 ′. Members 2a, 2b, 2c, 2d, 2e, 2f are formed.

また、第８の実施形態のパワー半導体モジュール１００では、図２０および図２１に示すように、半田によって、ゲート抵抗Ｒ１’，Ｒ２’，Ｒ３’，Ｒ４’，Ｒ５’，Ｒ６’の下面電極と接続部材２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆの上面２ａ１，２ｂ１，２ｃ１，２ｄ１，２ｅ１，２ｆ１とが接合されている。更に、半田によって、接続部材２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆの下面２ａ２，２ｂ２，２ｃ２，２ｄ２，２ｅ２，２ｆ２とＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６のゲート電極Ｑ１ｇ，Ｑ２ｇ，Ｑ３ｇ，Ｑ４ｇ，Ｑ５ｇ，Ｑ６ｇとが接合されている。   Further, in the power semiconductor module 100 of the eighth embodiment, as shown in FIGS. 20 and 21, the bottom electrodes of the gate resistors R1 ′, R2 ′, R3 ′, R4 ′, R5 ′, R6 ′ are formed by solder. The upper surfaces 2a1, 2b1, 2c1, 2d1, 2e1, and 2f1 of the connecting members 2a, 2b, 2c, 2d, 2e, and 2f are joined. Further, the lower surfaces 2a2, 2b2, 2c2, 2d2, 2e2, 2f2 of the connecting members 2a, 2b, 2c, 2d, 2e, 2f and the gate electrodes Q1g of the IGBT chips Q1, Q2, Q3, Q4, Q5, Q6 are formed by solder. Q2g, Q3g, Q4g, Q5g, and Q6g are joined.

つまり、第８の実施形態のパワー半導体モジュール１００では、図２０に示すように、ゲート抵抗Ｒ１’，Ｒ２’，Ｒ３’，Ｒ４’，Ｒ５’，Ｒ６’が接続部材２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆを介してＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６上に搭載されている。   That is, in the power semiconductor module 100 of the eighth embodiment, as shown in FIG. 20, the gate resistors R1 ′, R2 ′, R3 ′, R4 ′, R5 ′, R6 ′ are connected to the connecting members 2a, 2b, 2c, 2d. , 2e, 2f are mounted on the IGBT chips Q1, Q2, Q3, Q4, Q5, Q6.

詳細には、第８の実施形態のパワー半導体モジュール１００では、接続部材２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ（図２１（Ｅ）参照）の下面２ａ２，２ｂ２，２ｃ２，２ｄ２，２ｅ２，２ｆ２（図２１（Ｅ）参照）の輪郭がＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６（図２１（Ａ）参照）のゲート電極Ｑ１ｇ，Ｑ２ｇ，Ｑ３ｇ，Ｑ４ｇ，Ｑ５ｇ，Ｑ６ｇ（図２１（Ａ）参照）の輪郭からはみ出さないように、接続部材２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ（図２１（Ｅ）参照）がＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６（図２１（Ａ）参照）のゲート電極Ｑ１ｇ，Ｑ２ｇ，Ｑ３ｇ，Ｑ４ｇ，Ｑ５ｇ，Ｑ６ｇ（図２１（Ａ）参照）に搭載されている。また、ゲート抵抗Ｒ１’，Ｒ２’，Ｒ３’，Ｒ４’，Ｒ５’，Ｒ６’（図２１（Ｆ）参照）の輪郭が接続部材２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ（図２１（Ｂ）参照）の上面２ａ１，２ｂ１，２ｃ１，２ｄ１，２ｅ１，２ｆ１（図２１（Ｂ）参照）の輪郭からはみ出さないように、ゲート抵抗Ｒ１’，Ｒ２’，Ｒ３’，Ｒ４’，Ｒ５’，Ｒ６’（図２１（Ｆ）参照）が接続部材２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ（図２１（Ｂ）参照）の上面２ａ１，２ｂ１，２ｃ１，２ｄ１，２ｅ１，２ｆ１（図２１（Ｂ）参照）に搭載されている。   Specifically, in the power semiconductor module 100 of the eighth embodiment, the lower surfaces 2a2, 2b2, 2c2, 2d2, 2e2, 2f2 of the connecting members 2a, 2b, 2c, 2d, 2e, 2f (see FIG. 21E). The contour of (see FIG. 21E) is the gate electrode Q1g, Q2g, Q3g, Q4g, Q5g, Q6g of the IGBT chips Q1, Q2, Q3, Q4, Q5, Q6 (see FIG. 21A) (see FIG. The connection members 2a, 2b, 2c, 2d, 2e, and 2f (see FIG. 21E) are IGBT chips Q1, Q2, Q3, Q4, Q5, and Q6 (see FIG. 21A). 21 (A)) is mounted on the gate electrodes Q1g, Q2g, Q3g, Q4g, Q5g, Q6g (see FIG. 21A). Further, the outlines of the gate resistors R1 ′, R2 ′, R3 ′, R4 ′, R5 ′, R6 ′ (see FIG. 21F) are connected members 2a, 2b, 2c, 2d, 2e, 2f (FIG. 21B). ))) So that it does not protrude from the contour of the upper surface 2a1, 2b1, 2c1, 2d1, 2e1, 2f1 (see FIG. 21B), the gate resistors R1 ′, R2 ′, R3 ′, R4 ′, R5 ′, R6 ′ (see FIG. 21F) is an upper surface 2a1, 2b1, 2c1, 2d1, 2e1, 2f1 (see FIG. 21B) of the connecting members 2a, 2b, 2c, 2d, 2e, and 2f (see FIG. 21B). ))).

そのため、第８の実施形態のパワー半導体モジュール１００によれば、ゲート抵抗がＩＧＢＴチップ上に搭載されておらず、ＩＧＢＴチップ搭載用導体パターンとは別個にゲート抵抗搭載用導体パターンを設けなければならない特許文献１の図１に記載されたパワー半導体モジュールよりも、パワー半導体モジュール全体の水平方向寸法を小型化することができる。   Therefore, according to the power semiconductor module 100 of the eighth embodiment, the gate resistor is not mounted on the IGBT chip, and the gate resistor mounting conductor pattern must be provided separately from the IGBT chip mounting conductor pattern. Compared with the power semiconductor module described in FIG. 1 of Patent Document 1, the horizontal dimension of the entire power semiconductor module can be reduced.

更に、第８の実施形態のパワー半導体モジュール１００では、図１８（Ａ）に示すように、ゲート抵抗Ｒ１’の上面電極とゲート端子Ｔ１の下端部Ｔ１ｂ（図１４参照）とがボンディングワイヤによって電気的に接続されている。   Furthermore, in the power semiconductor module 100 of the eighth embodiment, as shown in FIG. 18A, the upper surface electrode of the gate resistor R1 ′ and the lower end T1b (see FIG. 14) of the gate terminal T1 are electrically connected by a bonding wire. Connected.

すなわち、第８の実施形態のパワー半導体モジュール１００では、半田によってゲート抵抗Ｒ１’の下面電極と接続部材２ａの上面２ａ１（図２１（Ｂ）参照）とが接合されると共に、半田によって接続部材２ａの下面２ａ２（図２１（Ｅ）参照）とＩＧＢＴチップＱ１のゲート電極Ｑ１ｇ（図２１（Ａ）参照）とが接合されているため、ＩＧＢＴチップＱ１のゲート電極Ｑ１ｇとゲート端子Ｔ１とを電気的に接続するためには、ボンディングワイヤによって、ゲート抵抗Ｒ１’の上面電極とゲート端子Ｔ１の下端部Ｔ１ｂ（図１４参照）との間のみを接続すればよい。   That is, in the power semiconductor module 100 of the eighth embodiment, the lower surface electrode of the gate resistor R1 ′ and the upper surface 2a1 (see FIG. 21B) of the connection member 2a are joined by solder, and the connection member 2a is soldered. Since the lower surface 2a2 (see FIG. 21E) of the IGBT and the gate electrode Q1g of the IGBT chip Q1 (see FIG. 21A) are joined, the gate electrode Q1g of the IGBT chip Q1 and the gate terminal T1 are electrically connected In order to connect to, it is only necessary to connect between the upper surface electrode of the gate resistor R1 ′ and the lower end portion T1b (see FIG. 14) of the gate terminal T1 with a bonding wire.

そのため、第８の実施形態のパワー半導体モジュール１００によれば、ＩＧＢＴチップのゲート電極とゲート端子とを電気的に接続するために、ボンディングワイヤによって、ゲート抵抗の上面電極とＩＧＢＴチップのゲート電極との間を接続すると共に、ゲート抵抗搭載用導体パターンとゲート端子の下端部との間を接続しなければならない特許文献１の図１に記載されたパワー半導体モジュールよりも、ワイヤボンディング工程の工程数を削減することができる。   Therefore, according to the power semiconductor module 100 of the eighth embodiment, in order to electrically connect the gate electrode of the IGBT chip and the gate terminal, the upper surface electrode of the gate resistor and the gate electrode of the IGBT chip are connected by the bonding wire. As compared with the power semiconductor module described in FIG. 1 of Patent Document 1, the number of wire bonding processes must be connected between the conductor pattern for mounting the gate resistor and the lower end of the gate terminal. Can be reduced.

第８の実施形態のパワー半導体モジュール１００では、半田によってゲート抵抗Ｒ１’，Ｒ２’，Ｒ３’，Ｒ４’，Ｒ５’，Ｒ６’の下面電極と接続部材２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆの上面２ａ１，２ｂ１，２ｃ１，２ｄ１，２ｅ１，２ｆ１とが接合されているが、第９の実施形態のパワー半導体モジュール１００では、代わりに、例えば熱硬化性の導電性接着剤によってゲート抵抗Ｒ１’，Ｒ２’，Ｒ３’，Ｒ４’，Ｒ５’，Ｒ６’の下面電極と接続部材２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆの上面２ａ１，２ｂ１，２ｃ１，２ｄ１，２ｅ１，２ｆ１とを接合することも可能である。   In the power semiconductor module 100 of the eighth embodiment, the lower surface electrodes of the gate resistors R1 ′, R2 ′, R3 ′, R4 ′, R5 ′, R6 ′ and the connecting members 2a, 2b, 2c, 2d, 2e, 2f by solder. Although the upper surface 2a1, 2b1, 2c1, 2d1, 2e1, and 2f1 are joined to each other, in the power semiconductor module 100 of the ninth embodiment, instead of the gate resistance R1 ′ by, for example, a thermosetting conductive adhesive. , R2 ′, R3 ′, R4 ′, R5 ′, R6 ′ and the upper surfaces 2a1, 2b1, 2c1, 2d1, 2e1, 2f1 of the connecting members 2a, 2b, 2c, 2d, 2e, 2f Is also possible.

また、第８の実施形態のパワー半導体モジュール１００では、半田によって接続部材２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆの下面２ａ２，２ｂ２，２ｃ２，２ｄ２，２ｅ２，２ｆ２とＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６のゲート電極Ｑ１ｇ，Ｑ２ｇ，Ｑ３ｇ，Ｑ４ｇ，Ｑ５ｇ，Ｑ６ｇとが接合されているが、第１０の実施形態のパワー半導体モジュール１００では、代わりに、例えば熱硬化性の導電性接着剤によって接続部材２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆの下面２ａ２，２ｂ２，２ｃ２，２ｄ２，２ｅ２，２ｆ２とＩＧＢＴチップＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６のゲート電極Ｑ１ｇ，Ｑ２ｇ，Ｑ３ｇ，Ｑ４ｇ，Ｑ５ｇ，Ｑ６ｇとを接合することも可能である。   In the power semiconductor module 100 of the eighth embodiment, the lower surfaces 2a2, 2b2, 2c2, 2d2, 2e2, and 2f2 of the connecting members 2a, 2b, 2c, 2d, 2e, and 2f and the IGBT chips Q1, Q2, and Q3 are soldered. , Q4, Q5, and Q6 are joined to the gate electrodes Q1g, Q2g, Q3g, Q4g, Q5g, and Q6g. In the power semiconductor module 100 of the tenth embodiment, instead, for example, thermosetting conductivity The lower surfaces 2a2, 2b2, 2c2, 2d2, 2e2, 2f2 of the connecting members 2a, 2b, 2c, 2d, 2e, 2f and the gate electrodes Q1g, Q2g of the IGBT chips Q1, Q2, Q3, Q4, Q5, Q6 by adhesives It is also possible to join Q3g, Q4g, Q5g, and Q6g.

第１１の実施形態では、上述した第１から第１０の実施形態を適宜組み合わせることも可能である。   In the eleventh embodiment, the above-described first to tenth embodiments can be appropriately combined.

Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６ ＩＧＢＴチップ
Ｑ１ｅ，Ｑ２ｅ，Ｑ３ｅ，Ｑ４ｅ，Ｑ５ｅ，Ｑ６ｅ エミッタ電極
Ｑ１ｇ，Ｑ２ｇ，Ｑ３ｇ，Ｑ４ｇ，Ｑ５ｇ，Ｑ６ｇ ゲート電極
Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６ ダイオードチップ
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６ ゲート抵抗
Ｒ１’，Ｒ２’，Ｒ３’，Ｒ４’，Ｒ５’，Ｒ６’ ゲート抵抗
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８ 端子
Ｔ９，Ｔ１０，Ｔ１１，Ｔ１２，Ｔ１５，Ｔ１７ 端子
Ｔ１９，Ｔ２０，Ｔ２１ 端子
Ｔ１ａ，Ｔ２ａ，Ｔ３ａ，Ｔ４ａ，Ｔ５ａ，Ｔ６ａ 上端部
Ｔ７ａ，Ｔ８ａ，Ｔ９ａ，Ｔ１０ａ，Ｔ１１ａ 上端部
Ｔ１２ａ，Ｔ１５ａ，Ｔ１７ａ 上端部
Ｔ１９ａ，Ｔ２０ａ，Ｔ２１ａ 上端部
Ｔ１ｂ，Ｔ２ｂ，Ｔ３ｂ，Ｔ４ｂ，Ｔ５ｂ，Ｔ６ｂ 下端部
Ｔ７ｂ，Ｔ８ｂ，Ｔ９ｂ，Ｔ１０ｂ，Ｔ１１ｂ 下端部
Ｔ１２ｂ，Ｔ１５ｂ，Ｔ１７ｂ 下端部
Ｔ１９ｂ，Ｔ２０ｂ，Ｔ２１ｂ 下端部
２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ 接続部材
２ａ１，２ｂ１，２ｃ１，２ｄ１，２ｅ１，２ｆ１ 上面
２ａ２，２ｂ２，２ｃ２，２ｄ２，２ｅ２，２ｆ２ 下面
５ ベース部材
６Ｕ，６Ｖ，６Ｗ 基板
６Ｕ１，６Ｕ２，６Ｖ１，６Ｖ２，６Ｗ１，６Ｗ２ 導体パターン
７ 樹脂ケース
７ａ，７ｂ，７ｃ，７ｄ 側壁部
８ カバー
１００ パワー半導体モジュール Q1, Q2, Q3, Q4, Q5, Q6 IGBT chips Q1e, Q2e, Q3e, Q4e, Q5e, Q6e Emitter electrodes Q1g, Q2g, Q3g, Q4g, Q5g, Q6g Gate electrodes D1, D2, D3, D4, D5, D6 Diode chips R1, R2, R3, R4, R5, R6 Gate resistors R1 ′, R2 ′, R3 ′, R4 ′, R5 ′, R6 ′ Gate resistors T1, T2, T3, T4, T5, T6, T7, T8 terminals T9, T10, T11, T12, T15, T17 Terminals T19, T20, T21 Terminals T1a, T2a, T3a, T4a, T5a, T6a Upper end T7a, T8a, T9a, T10a, T11a Upper end T12a, T15a, T17a Upper end T19a , T20a, T21a Upper end T1b, T2b, T3b, T4b, T5b, T6b Lower end T7b, 8b, T9b, T10b, T11b Lower end T12b, T15b, T17b Lower end T19b, T20b, T21b Lower end 2a, 2b, 2c, 2d, 2e, 2f Connecting member 2a1, 2b1, 2c1, 2d1, 2e1, 2f1 Upper surface 2a2, 2b2, 2c2, 2d2, 2e2, 2f2 Lower surface 5 Base member 6U, 6V, 6W Substrate 6U1, 6U2, 6V1, 6V2, 6W1, 6W2 Conductor pattern 7 Resin case 7a, 7b, 7c, 7d Side wall 8 Cover 100 Power semiconductor module

Claims (3)

下面にコレクタ電極を有すると共に、上面にエミッタ電極（Ｑ１ｅ）とゲート電極（Ｑ１ｇ）とを有する大電力用ＩＧＢＴチップ（Ｑ１）と、
ＩＧＢＴチップ（Ｑ１）のコレクタ電極に電気的に接続されたＰ端子（Ｔ２１）と、
ＩＧＢＴチップ（Ｑ１）のエミッタ電極（Ｑ１ｅ）に電気的に接続されたＡＣ端子（Ｔ１９）と、
ＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）に電気的に接続されたゲート端子（Ｔ１）と、
ゲート端子（Ｔ１）とＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）との間を流れるゲート電流の抵抗として作用するゲート抵抗（Ｒ１）とを具備し、
ゲート抵抗（Ｒ１）として、上面電極と下面電極との間をゲート電流が流れるシリコンチップ抵抗を用いたパワー半導体モジュール（１００）において、
ゲート抵抗（Ｒ１）の下面電極の外形形状が、ＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）の外形形状と等しいか、あるいは、それよりも小さいゲート抵抗（Ｒ１）を用い、
半田または導電性接着剤によって、ゲート抵抗（Ｒ１）の下面電極とＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）とを接合し、
ゲート抵抗（Ｒ１）の上面電極とゲート端子（Ｔ１）の下端部（Ｔ１ｂ）とをボンディングワイヤによって電気的に接続したことを特徴とするパワー半導体モジュール（１００）。 A high power IGBT chip (Q1) having a collector electrode on the lower surface and an emitter electrode (Q1e) and a gate electrode (Q1g) on the upper surface;
A P terminal (T21) electrically connected to the collector electrode of the IGBT chip (Q1);
An AC terminal (T19) electrically connected to the emitter electrode (Q1e) of the IGBT chip (Q1);
A gate terminal (T1) electrically connected to the gate electrode (Q1g) of the IGBT chip (Q1);
A gate resistor (R1) acting as a resistance of a gate current flowing between the gate terminal (T1) and the gate electrode (Q1g) of the IGBT chip (Q1);
In the power semiconductor module (100) using a silicon chip resistor in which a gate current flows between the upper surface electrode and the lower surface electrode as the gate resistance (R1),
The gate resistor (R1) has an outer shape that is equal to or smaller than the outer shape of the gate electrode (Q1g) of the IGBT chip (Q1).
The lower surface electrode of the gate resistance (R1) and the gate electrode (Q1g) of the IGBT chip (Q1) are joined by solder or conductive adhesive,
A power semiconductor module (100), wherein an upper surface electrode of a gate resistor (R1) and a lower end portion (T1b) of a gate terminal (T1) are electrically connected by a bonding wire. 下面にコレクタ電極を有すると共に、上面にエミッタ電極（Ｑ１ｅ）とゲート電極（Ｑ１ｇ）とを有する大電力用ＩＧＢＴチップ（Ｑ１）と、
ＩＧＢＴチップ（Ｑ１）のコレクタ電極に電気的に接続されたＰ端子（Ｔ２１）と、
ＩＧＢＴチップ（Ｑ１）のエミッタ電極（Ｑ１ｅ）に電気的に接続されたＡＣ端子（Ｔ１９）と、
ＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）に電気的に接続されたゲート端子（Ｔ１）と、
ゲート端子（Ｔ１）とＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）との間を流れるゲート電流の抵抗として作用するゲート抵抗（Ｒ１’）とを具備し、
ゲート抵抗（Ｒ１’）として、上面電極と下面電極との間をゲート電流が流れるシリコンチップ抵抗を用いたパワー半導体モジュール（１００）において、
ゲート抵抗（Ｒ１’）の下面電極の外形形状がＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）の外形形状よりも大きいゲート抵抗（Ｒ１’）を用い、
上面（２ａ１）と下面（２ａ２）とを有し、導電性材料によって形成された接続部材（２ａ）を設け、
接続部材（２ａ）の上面（２ａ１）の外形形状が接続部材（２ａ）の下面（２ａ２）の外形形状よりも大きくなるように、かつ、接続部材（２ａ）の下面（２ａ２）の外形形状が、ＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）の外形形状と等しいか、あるいは、それよりも小さくなるように、かつ、接続部材（２ａ）の上面（２ａ１）の外形形状が、ゲート抵抗（Ｒ１’）の下面電極の外形形状と等しいか、あるいは、それよりも大きくなるように、接続部材（２ａ）を形成し、
半田または導電性接着剤によって、ゲート抵抗（Ｒ１’）の下面電極と接続部材（２ａ）の上面（２ａ１）とを接合し、
半田または導電性接着剤によって、接続部材（２ａ）の下面（２ａ２）とＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）とを接合し、
ゲート抵抗（Ｒ１’）の上面電極とゲート端子（Ｔ１）の下端部（Ｔ１ｂ）とをボンディングワイヤによって電気的に接続したことを特徴とするパワー半導体モジュール（１００）。 A high power IGBT chip (Q1) having a collector electrode on the lower surface and an emitter electrode (Q1e) and a gate electrode (Q1g) on the upper surface;
A P terminal (T21) electrically connected to the collector electrode of the IGBT chip (Q1);
An AC terminal (T19) electrically connected to the emitter electrode (Q1e) of the IGBT chip (Q1);
A gate terminal (T1) electrically connected to the gate electrode (Q1g) of the IGBT chip (Q1);
A gate resistance (R1 ′) acting as a resistance of a gate current flowing between the gate terminal (T1) and the gate electrode (Q1g) of the IGBT chip (Q1);
In the power semiconductor module (100) using a silicon chip resistor in which a gate current flows between the upper surface electrode and the lower surface electrode as the gate resistance (R1 ′),
Using the gate resistance (R1 ′) whose outer shape of the lower surface electrode of the gate resistance (R1 ′) is larger than the outer shape of the gate electrode (Q1g) of the IGBT chip (Q1),
A connection member (2a) having an upper surface (2a1) and a lower surface (2a2) and formed of a conductive material;
The outer shape of the upper surface (2a1) of the connecting member (2a) is larger than the outer shape of the lower surface (2a2) of the connecting member (2a), and the outer shape of the lower surface (2a2) of the connecting member (2a) is The outer shape of the upper surface (2a1) of the connecting member (2a) is equal to or smaller than the outer shape of the gate electrode (Q1g) of the IGBT chip (Q1), and the gate resistor (R1). The connecting member (2a) is formed so as to be equal to or larger than the outer shape of the lower surface electrode of '),
The lower electrode of the gate resistance (R1 ′) and the upper surface (2a1) of the connection member (2a) are joined by solder or conductive adhesive,
The lower surface (2a2) of the connection member (2a) and the gate electrode (Q1g) of the IGBT chip (Q1) are joined by solder or a conductive adhesive,
A power semiconductor module (100), wherein an upper electrode of a gate resistor (R1 ') and a lower end (T1b) of a gate terminal (T1) are electrically connected by a bonding wire. ゲート抵抗（Ｒ１’）の下面電極と接続部材（２ａ）の上面（２ａ１）との間の半田接合と、接続部材（２ａ）の下面（２ａ２）とＩＧＢＴチップ（Ｑ１）のゲート電極（Ｑ１ｇ）との間の半田接合とを一括処理によって実行することを特徴とする請求項２に記載のパワー半導体モジュール（１００）の製造方法。

Solder bonding between the lower surface electrode of the gate resistance (R1 ′) and the upper surface (2a1) of the connection member (2a), the lower surface (2a2) of the connection member (2a), and the gate electrode (Q1g) of the IGBT chip (Q1) The method of manufacturing a power semiconductor module (100) according to claim 2, wherein the solder bonding is performed by batch processing.

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