JP6143399B2

JP6143399B2 - 半導体装置

Info

Publication number: JP6143399B2
Application number: JP2016240918A
Authority: JP
Inventors: 敦司梅崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2012-09-07
Filing date: 2016-12-13
Publication date: 2017-06-07
Anticipated expiration: 2033-09-06
Also published as: JP7367136B2; JP2014067027A; US9070546B2; JP7105332B2; JP6145005B2; JP2017097944A; JP2022161039A; US20140070880A1; JP6605689B2; JP2023182758A; JP6441991B2; CN108806632A; CN108806632B; JP2019071157A; JP2021107923A; JP2017182870A; CN103680635B; JP2020024775A; CN103680635A

Description

本発明の一態様は、半導体装置、及び該半導体装置を有する表示装置に関する。特に、順
序回路、及び該順序回路を有するシフトレジスタ等の半導体装置に関する。

近年、同じ極性のトランジスタで構成される順序回路の開発が活発に進められている。特
に、特許文献１には、トランジスタの特性変化を抑制することができる順序回路が開示さ
れている。

図１７（Ａ）は、従来の順序回路の構成を示す。従来の順序回路は、トランジスタＴ１３
と、並列に接続されたトランジスタＴ１４及びトランジスタＴ１５と、を有する。従来の
順序回路では、トランジスタＴ１３がオンになり、トランジスタＴ１４及びトランジスタ
Ｔ１５がオフになることで、第１クロック信号Ｃ１を出力している。第１クロック信号Ｃ
１がハイレベルであれば、第１スキャン信号Ｖｇ１がハイレベルになる（図１７（Ｂ）参
照）。そして、奇数フレームでは、トランジスタＴ１３がオフになり、トランジスタＴ１
４がオンになり、トランジスタＴ１５がオフになることで、第１供給電圧ＶＳＳを出力し
ている（図１７（Ｃ）参照）。また、偶数フレームでは、トランジスタＴ１３がオフにな
り、トランジスタＴ１４がオフになり、トランジスタＴ１５がオンになることで、第１供
給電圧ＶＳＳを出力している（図１７（Ｄ）参照）。このように、奇数フレームではトラ
ンジスタＴ１５をオフにし、偶数フレームではトランジスタＴ１４をオフにすることで、
トランジスタＴ１４及びトランジスタＴ１５の特性変化が抑制される。

特開２００７−００４１６７号公報

しかしながら、従来の順序回路では、並列に接続された二つのトランジスタの一方をオフ
にし、他方のトランジスタのみを駆動させるため、並列に接続された二つのトランジスタ
のそれぞれに十分な駆動能力が求められる。よって、トランジスタのＷ（Ｗはチャネル幅
）／Ｌ（Ｌはチャネル長）が大きくなるといった問題があった。また、トランジスタのＷ
／Ｌが十分に大きくなければ、出力信号の変化がゆるやかになり、出力信号に遅延やなま
りが生じるといった問題があった。

そこで、本発明の一態様は、トランジスタの特性変化を抑制するとともに、トランジスタ
のＷ／Ｌを大きくすることなく、出力信号を急峻に変化させることができる半導体装置を
提供することを課題の一とする。また、本発明の一態様は、新規の回路構成を含む半導体
装置を提供することを課題の一とする。なお、これらの課題の記載は、他の課題の存在を
妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はな
いものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ず
と明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を
抽出することが可能である。

本発明の一態様は、ソース又はドレインの一方に第１の信号が入力された第１のトランジ
スタと、ソース又はドレインの一方に第１の電位が入力され、ソース又はドレインの他方
が第１のトランジスタのソース又はドレインの他方と電気的に接続された第２のトランジ
スタと、ソース又はドレインの一方が第２のトランジスタのソース又はドレインの一方と
電気的に接続され、ソース又はドレインの他方が第１のトランジスタのソース又はドレイ
ンの他方と電気的に接続された第３のトランジスタと、第１のトランジスタ、第２のトラ
ンジスタ及び第３のトランジスタのオン又はオフを制御する手段と、を有する半導体装置
の駆動方法である。そして、当該半導体装置は、第１の信号を第１のトランジスタを介し
て出力する第１のステップと、第１の電位を第２のトランジスタ及び第３のトランジスタ
を介して出力する第２のステップと、第１の電位を第２のトランジスタを介して出力する
第３のステップと、を有する第１の期間と、第１の信号を第１のトランジスタを介して出
力する第４のステップと、第１の電位を第２のトランジスタ及び第３のトランジスタを介
して出力する第５のステップと、第１の電位を第３のトランジスタを介して出力する第６
のステップと、を有する第２の期間と、を順に繰り返す。

上記本発明の一態様は、第１の期間において、第１のステップ、第２のステップ及び第３
のステップのそれぞれを２回以上行い、第２の期間において、第４のステップ、第５のス
テップ及び第６のステップのそれぞれを２回以上行ってもよい。また、上記本発明の一態
様は、第２のトランジスタのチャネル幅は、第３のトランジスタのチャネル幅の９０％以
上、１１０％以下であってもよい。また、上記本発明の一態様において、第１のトランジ
スタのチャネル幅は、第２のトランジスタのチャネル幅よりも大きく、且つ第３のトラン
ジスタのチャネル幅よりも大きくてもよい。

本発明の一態様は、ソース又はドレインの一方が第１の配線と電気的に接続され、ソース
又はドレインの他方が第２の配線と電気的に接続された第１のトランジスタと、ソース又
はドレインの一方が第１の配線と電気的に接続され、ソース又はドレインの他方が第２の
配線と電気的に接続された第２のトランジスタと、第１の端子が第１のトランジスタのゲ
ートと電気的に接続された第１のスイッチと、第１の端子が第２のトランジスタのゲート
と電気的に接続され、第２の端子が第１のスイッチの第２の端子と電気的に接続された第
２のスイッチと、第１の端子が第３の配線と電気的に接続され、第２の端子が第１のトラ
ンジスタのゲートと電気的に接続された第３のスイッチと、第１の端子が第３の配線と電
気的に接続され、第２の端子が第２のトランジスタのゲートと電気的に接続された第４の
スイッチと、を有することを特徴とする半導体装置である。

上記本発明の一態様は、ソース又はドレインの一方が第４の配線と接続され、ソース又は
ドレインの他方が第１のスイッチの第２の端子と接続され、ゲートが第４の配線と接続さ
れた第３のトランジスタと、ソース又はドレインの一方が第２の配線と接続され、ソース
又はドレインの他方が第１のスイッチの第２の端子と接続された第４のトランジスタと、
を有していてもよい。また、上記本発明の一態様は、第１のスイッチ及び第４のスイッチ
がオンであり、第２のスイッチ及び第３のスイッチがオフである第１の期間と、第１のス
イッチ及び第４のスイッチがオフであり、第２のスイッチ及び第３のスイッチがオンであ
る第２の期間と、を有していてもよい。

本発明の一態様は、トランジスタの特性変化を抑制することができるとともに、トランジ
スタのＷ／Ｌを大きくすることなく、出力信号の変化を急峻にすることができる半導体装
置を提供することができる。また、本発明の一態様は、新規の回路構成を含む半導体装置
を提供することができる。

順序回路の構成を示す図。順序回路のタイミングチャート。順序回路のタイミングチャート。順序回路の動作を示す図。順序回路の動作を示す図。順序回路の動作を示す図。順序回路の動作を示す図。順序回路の構成を示す図。順序回路の構成を示す図。順序回路の構成を示す図。シフトレジスタの構成を示す図。パネルの構成を示す図。トランジスタの断面構造を示す図。液晶表示装置の上面図と断面図。電子機器を示す図。順序回路の構成を示す図。従来の順序回路の構成及び動作を示す図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、本発明は、集積回路、ＲＦタグ、表示装置など、トランジスタを用いたあらゆる半
導体装置を、その範疇に含む。なお、集積回路には、マイクロプロセッサ、画像処理回路
、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）、マイクロコントロー
ラを含むＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）、
ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）やＣＰＬＤ
（ＣｏｍｐｌｅｘＰＬＤ）などのプログラマブル論理回路（ＰＬＤ：Ｐｒｏｇｒａｍｍ
ａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ）が、その範疇に含まれる。また、表示装置には、
液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装
置、電子ペーパー、ＤＭＤ（ＤｉｇｉｔａｌＭｉｃｒｏｍｉｒｒｏｒＤｅｖｉｃｅ）
、ＰＤＰ（ＰｌａｓｍａＤｉｓｐｌａｙＰａｎｅｌ）、ＦＥＤ（ＦｉｅｌｄＥｍｉ
ｓｓｉｏｎＤｉｓｐｌａｙ）などが、その範疇に含まれる。

なお、本明細書において表示装置とは、液晶素子や発光素子などの表示素子が各画素に形
成されたパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュー
ルとを、その範疇に含む。

なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が
、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接
続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或い
は伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介し
て間接的に接続している状態も、その範疇に含む。また、回路図上は独立している構成要
素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極として機
能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本
明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っ
ている場合も、その範疇に含める。

なお、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領
域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのド
レインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続された
ドレイン電極を意味する。また、ゲートはゲート電極を意味する。

なお、トランジスタが有するソースとドレインは、トランジスタの極性及び各端子に与え
られる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジ
スタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がド
レインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子が
ドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜
上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説
明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ
替わる。

（実施の形態１）
本実施の形態では、本発明の一態様に係る順序回路（半導体装置ともいう）について説明
する。

図１（Ａ）は、本実施の形態の順序回路を示す。図１（Ａ）の順序回路は、トランジスタ
Ｍ１、トランジスタＭ２ａ、トランジスタＭ２ｂ、スイッチＳ３ａ、スイッチＳ３ｂ、ス
イッチＳ４ａ、スイッチＳ４ｂ、及び回路１０を有する。

トランジスタＭ１は、第１の端子（ソース又はドレインの一方ともいう）が配線１１と接
続され、第２の端子（ソース又はドレインの他方ともいう）が配線１２と接続され、ゲー
トがノードＮ１と接続される。トランジスタＭ２ａは、第１の端子が配線１３と接続され
、第２の端子が配線１２と接続され、ゲートがノードＮ２ａと接続される。トランジスタ
Ｍ２ｂは、第１の端子が配線１３と接続され、第２の端子が配線１２と接続され、ゲート
がノードＮ２ｂと接続される。スイッチＳ３ａは、第１の端子がノードＮ３と接続され、
第２の端子がノードＮ２ａと接続される。スイッチＳ３ｂは、第１の端子がノードＮ３と
接続され、第２の端子がノードＮ２ｂと接続される。スイッチＳ４ａは、第１の端子が配
線１４と接続され、第２の端子がノードＮ２ａと接続される。スイッチＳ４ｂは、第１の
端子が配線１４と接続され、第２の端子がノードＮ２ｂと接続される。回路１０は、第１
の端子が配線１５と接続され、第２の端子が配線１４と接続され、第３の端子がノードＮ
１と接続され、第４の端子がノードＮ３と接続される。

回路１０は、ノードＮ１にトランジスタＭ１のオン又はオフを制御するための電位を供給
する機能を有する。具体的には、回路１０は、ノードＮ１にトランジスタＭ１がオンにな
る電位を供給した後、ノードＮ１を浮遊状態とする機能を有する。また、回路１０は、ノ
ードＮ１にトランジスタＭ１がオフになる電位を供給する機能を有する。さらに、回路１
０は、ノードＮ３にトランジスタＭ２ａ又はトランジスタＭ２ｂのオン又はオフを制御す
るための電位を供給する機能を有する。具体的には、回路１０は、ノードＮ３にトランジ
スタＭ２ａ又はトランジスタＭ２ｂがオンになる電位を供給する機能を有する。また、回
路１０は、ノードＮ３にトランジスタＭ２ａ又はトランジスタＭ２ｂがオフになる電位を
供給する機能を有する。なお、回路１０がノードＮ３に供給する電位は、スイッチＳ３ａ
がオンであればノードＮ２ａに供給され、スイッチＳ３ｂがオンであればノードＮ２ｂに
供給される。また、回路１０の接続関係は、回路１０の構成により適宜変更することがで
きる。

なお、順序回路が有するトランジスタは同じ極性とする。トランジスタの極性としては、
Ｎチャネル型又はＰチャネル型がある。本実施の形態では、便宜上、トランジスタＭ１、
トランジスタＭ２ａ及びトランジスタＭ２ｂをＮチャネル型とする。

なお、トランジスタは、第１の端子の接続先と第２の端子の接続先との導通又は非導通を
制御する機能を有する。例えば、トランジスタＭ１は、配線１１と配線１２との導通又は
非導通を制御する機能を有する。トランジスタＭ２ａは、配線１３と配線１２との導通又
は非導通を制御する機能を有する。トランジスタＭ２ｂは、配線１３と配線１２との導通
又は非導通を制御する機能を有する。

なお、トランジスタは、ゲートの接続先と第１の端子又は第２の端子の接続先との間の電
位差を保持する機能を有する。例えば、トランジスタＭ１は、配線１２とノードＮ１との
間の電位差を保持する機能を有する。

なお、トランジスタをスイッチに置き換えてもよい。トランジスタの第１の端子がスイッ
チの第１の端子に対応し、トランジスタの第２の端子がスイッチの第２の端子に対応する
。例えば、トランジスタＭ２ａを第１の端子が配線１３と接続され、第２の端子が配線１
２と接続されたスイッチに置き換えてもよい。トランジスタＭ２ｂを第１の端子が配線１
３と接続され、第２の端子が配線１２と接続されたスイッチに置き換えてもよい。

なお、配線には信号又は電位等が入力され、配線は入力された信号又は電位等を伝達する
機能を有する。例えば、配線１１の信号又は電位は、配線１２の電位を上昇させる機能を
有することが好ましい。配線１３の信号又は電位は、配線１２の電位を下降させる機能を
有することが好ましい。配線１４は、トランジスタＭ２ａのオン若しくはオフを制御する
機能、トランジスタＭ２ｂのオン若しくはオフを制御する機能、又は回路１０を制御する
機能を有することが好ましい。配線１５の信号又は電位は、回路１０を制御する機能を有
することが好ましい。

本実施の形態では、便宜上、配線１１には信号ＣＫ１（クロック信号ともいう）が入力さ
れ、配線１２からは信号ＯＵＴ（出力信号ともいう）が出力され、配線１３には電位Ｖ１
（第１の電位ともいう）が供給され、配線１４には信号ＲＥ（リセット信号ともいう）が
入力され、配線１５には信号ＳＰ（スタート信号ともいう）が入力されるものとする。ま
た、便宜上、信号ＣＫ１、信号ＳＰ及び信号ＲＥは、ハイレベル及びロウレベルを有する
ものとする。そして、ロウレベルの電位が電位Ｖ１であり、ハイレベルの電位が電位Ｖ２
（第２の電位ともいう）であるものとする。電位Ｖ２は電位Ｖ１よりも高い電位である。

次に、図１（Ａ）の順序回路の動作について説明する。

図２及び図３は、図１（Ａ）の順序回路の動作を説明するためのタイミングチャートの一
例を示す。図２及び図３のタイミングチャートは、期間Ｔａ及び期間Ｔｂを有する。そし
て、図２は、期間Ｔ１ａ乃至期間Ｔ４ａを有する期間Ｔａのタイミングチャートを示し、
図３は、期間Ｔ１ｂ乃至期間Ｔ４ｂを有する期間Ｔｂのタイミングチャートを示す。また
、図２及び図３は、スイッチＳ３ａ及びスイッチＳ４ｂのオン又はオフの関係、スイッチ
Ｓ３ｂ及びスイッチＳ４ａのオン又はオフの関係、信号ＣＫ１、信号ＳＰ、信号ＲＥ、ノ
ードＮ１の電位ＶＮ１、ノードＮ２ａの電位ＶＮ２ａ、ノードＮ２ｂの電位ＶＮ２ｂ、並
びに信号ＯＵＴを示す。

図４乃至図７は、各期間（各ステップともいう）における図１（Ａ）の順序回路の動作の
模式図を示す。図４（Ａ）は期間Ｔ１ａ、図４（Ｂ）は期間Ｔ２ａ、図５（Ａ）は期間Ｔ
３ａ、図５（Ｂ）は期間Ｔ４ａ、図６（Ａ）は期間Ｔ１ｂ、図６（Ｂ）は期間Ｔ２ｂ、図
７（Ａ）は期間Ｔ３ｂ、図７（Ｂ）は期間Ｔ４ｂにおける図１（Ａ）の順序回路の動作の
模式図を示す。

まず、期間Ｔａにおける動作について説明する。期間Ｔａでは、スイッチＳ３ａ及びスイ
ッチＳ４ｂがオンであり、スイッチＳ３ｂ及びスイッチＳ４ａがオフである。

期間Ｔ１ａでは、信号ＣＫ１がロウレベルになり、信号ＳＰがハイレベルになり、信号Ｒ
Ｅがロウレベルになる。ノードＮ１にはトランジスタＭ１がオンになる電位が回路１０か
ら供給されるため、トランジスタＭ１がオンになる。その後、ノードＮ１への回路１０か
らの電位の供給が止まるため、ノードＮ１が浮遊状態になる。ノードＮ１の電位はトラン
ジスタＭ１がオンになる電位に維持されるため、トランジスタＭ１がオンのままになる。
また、ノードＮ２ａにはトランジスタＭ２ａがオフになる電位が回路１０からスイッチＳ
３ａを介して供給される。よって、トランジスタＭ２ａがオフになる。また、ノードＮ２
ｂには信号ＲＥがスイッチＳ４ｂを介して供給される。信号ＲＥはロウレベルであるため
、トランジスタＭ２ｂがオフになる。また、配線１２には信号ＣＫ１がトランジスタＭ１
を介して供給される。信号ＣＫ１はロウレベルであるため、配線１２の電位が電位Ｖ１に
なる。つまり、信号ＯＵＴがロウレベルになる。

期間Ｔ２ａでは、信号ＣＫ１がハイレベルになり、信号ＳＰがロウレベルになり、信号Ｒ
Ｅがロウレベルのままである。ノードＮ１への回路１０からの電位の供給が止まったまま
なので、ノードＮ１が浮遊状態のままであり、トランジスタＭ１がオンのままである。ま
た、ノードＮ２ａにはトランジスタＭ２ａがオフになる電位が回路１０からスイッチＳ３
ａを介して供給されたままであるため、トランジスタＭ２ａがオフのままである。また、
ノードＮ２ｂには信号ＲＥがスイッチＳ４ｂを介して供給されたままである。信号ＲＥは
ロウレベルのままであるため、トランジスタＭ２ｂがオフのままである。また、配線１２
には信号ＣＫ１がトランジスタＭ１を介して供給されたままである。信号ＣＫ１はハイレ
ベルであるため、配線１２の電位が電位Ｖ２になる。つまり、信号ＯＵＴがハイレベルに
なる。

なお、ノードＮ１が浮遊状態であり、且つトランジスタＭ１が配線１２とノードＮ１との
間の電位差を保持しているため、配線１２の電位の上昇に伴ってノードＮ１の電位も上昇
する。いわゆるブートストラップ動作である。これにより、ノードＮ１の電位をトランジ
スタＭ１の第１の端子の電位（例えば電位Ｖ２）とトランジスタＭ１のしきい値電圧との
和を超えた値とすることができるため、配線１２の電位を電位Ｖ２まで上昇させることが
できる。

期間Ｔ３ａでは、信号ＣＫ１がロウレベルになり、信号ＳＰがロウレベルのままであり、
信号ＲＥがハイレベルになる。ノードＮ１にはトランジスタＭ１がオフになる電位が回路
１０から供給されるため、トランジスタＭ１がオフになる。また、ノードＮ２ａにはトラ
ンジスタＭ２ａがオンになる電位が回路１０からスイッチＳ３ａを介して供給されるため
、トランジスタＭ２ａがオンになる。また、ノードＮ２ｂには信号ＲＥがスイッチＳ４ｂ
を介して供給されたままである。信号ＲＥはハイレベルであるため、トランジスタＭ２ｂ
がオンになる。すなわち、トランジスタＭ２ａ及びトランジスタＭ２ｂの双方がオンにな
る。また、配線１２には電位Ｖ１がトランジスタＭ２ａ及びトランジスタＭ２ｂの双方を
介して供給される。よって、配線１２の電位が電位Ｖ１になる。つまり、信号ＯＵＴがロ
ウレベルになる。

なお、配線１２には電位Ｖ１がトランジスタＭ２ａ及びトランジスタＭ２ｂの双方を介し
て供給されるため、トランジスタＭ２ａ及びトランジスタＭ２ｂのＷ／Ｌを大きくするこ
となく、信号ＯＵＴの立ち下がり時間を短くすることができる。

期間Ｔ４ａでは、信号ＣＫ１がハイレベルとロウレベルとを繰り返し、信号ＳＰがロウレ
ベルのままであり、信号ＲＥがロウレベルになる。ノードＮ１にはトランジスタＭ１がオ
フになる電位が回路１０から供給されたままであるため、トランジスタＭ１がオフのまま
である。また、ノードＮ２ａにはトランジスタＭ２ａがオンになる電位が回路１０からス
イッチＳ３ａを介して供給されたままであるため、トランジスタＭ２ａがオンのままであ
る。また、ノードＮ２ｂには信号ＲＥがスイッチＳ４ｂを介して供給されたままである。
信号ＲＥはロウレベルであるため、トランジスタＭ２ｂがオフになる。また、配線１２に
は電位Ｖ１がトランジスタＭ２ａを介して供給される。よって、配線１２の電位が電位Ｖ
１のままである。つまり、信号ＯＵＴがロウレベルのままである。

なお、期間Ｔ４ａは期間Ｔ１ａ乃至期間Ｔ３ａよりも長く、動作期間の大部分を占めてい
る。そして、トランジスタＭ２ｂは期間Ｔ４ａにおいてオフである。よって、トランジス
タＭ２ｂがオンである時間を短くすることができ、トランジスタＭ２ｂの特性変化を抑制
することができる。

次に、期間Ｔｂにおける動作について説明する。期間Ｔｂでは、スイッチＳ３ａ及びスイ
ッチＳ４ｂがオフであり、スイッチＳ３ｂ及びスイッチＳ４ａがオンである。

期間Ｔ１ｂでは、信号ＣＫ１がロウレベルになり、信号ＳＰがハイレベルになり、信号Ｒ
Ｅがロウレベルになる。ノードＮ１にはトランジスタＭ１がオンになる電位が回路１０か
ら供給されるため、トランジスタＭ１がオンになる。その後、ノードＮ１への回路１０か
らの電位の供給が止まるため、ノードＮ１が浮遊状態になる。ノードＮ１の電位はトラン
ジスタＭ１がオンになる電位に維持されるため、トランジスタＭ１がオンのままになる。
また、ノードＮ２ｂにはトランジスタＭ２ｂがオフになる電位が回路１０からスイッチＳ
３ｂを介して供給される。よって、トランジスタＭ２ｂがオフになる。また、ノードＮ２
ａには信号ＲＥがスイッチＳ４ａを介して供給される。信号ＲＥはロウレベルであるため
、トランジスタＭ２ａがオフになる。また、配線１２には信号ＣＫ１がトランジスタＭ１
を介して供給される。信号ＣＫ１はロウレベルであるため、配線１２の電位が電位Ｖ１に
なる。つまり、信号ＯＵＴがロウレベルになる。

期間Ｔ２ｂでは、信号ＣＫ１がハイレベルになり、信号ＳＰがロウレベルになり、信号Ｒ
Ｅがロウレベルのままである。ノードＮ１への回路１０からの電位の供給が止まったまま
なので、ノードＮ１が浮遊状態のままであり、トランジスタＭ１がオンのままである。ま
た、ノードＮ２ｂにはトランジスタＭ２ｂがオフになる電位が回路１０からスイッチＳ３
ｂを介して供給されたままであるため、トランジスタＭ２ｂがオフのままである。また、
ノードＮ２ａには信号ＲＥがスイッチＳ４ａを介して供給されたままである。信号ＲＥは
ロウレベルのままであるため、トランジスタＭ２ａがオフのままである。また、配線１２
には信号ＣＫ１がトランジスタＭ１を介して供給されたままである。信号ＣＫ１はハイレ
ベルであるため、配線１２の電位が電位Ｖ２になる。つまり、信号ＯＵＴがハイレベルに
なる。

期間Ｔ３ｂでは、信号ＣＫ１がロウレベルになり、信号ＳＰがロウレベルのままであり、
信号ＲＥがハイレベルになる。ノードＮ１にはトランジスタＭ１がオフになる電位が回路
１０から供給されるため、トランジスタＭ１がオフになる。また、ノードＮ２ｂにはトラ
ンジスタＭ２ｂがオンになる電位が回路１０からスイッチＳ３ｂを介して供給されるため
、トランジスタＭ２ｂがオンになる。また、ノードＮ２ａには信号ＲＥがスイッチＳ４ａ
を介して供給されたままである。信号ＲＥはハイレベルであるため、トランジスタＭ２ａ
がオンになる。すなわち、トランジスタＭ２ａ及びトランジスタＭ２ｂの双方がオンにな
る。また、配線１２には電位Ｖ１がトランジスタＭ２ａ及びトランジスタＭ２ｂの双方を
介して供給される。よって、配線１２の電位が電位Ｖ１になる。つまり、信号ＯＵＴがロ
ウレベルになる。

期間Ｔ４ｂでは、信号ＣＫ１がハイレベルとロウレベルとを繰り返し、信号ＳＰがロウレ
ベルのままであり、信号ＲＥがロウレベルになる。ノードＮ１にはトランジスタＭ１がオ
フになる電位が回路１０から供給されたままであるため、トランジスタＭ１がオフのまま
である。また、ノードＮ２ｂにはトランジスタＭ２ｂがオンになる電位が回路１０からス
イッチＳ３ｂを介して供給されたままであるため、トランジスタＭ２ｂがオンのままであ
る。また、ノードＮ２ａには信号ＲＥがスイッチＳ４ａを介して供給されたままである。
信号ＲＥはロウレベルであるため、トランジスタＭ２ａがオフになる。また、配線１２に
は電位Ｖ１がトランジスタＭ２ｂを介して供給される。よって、配線１２の電位が電位Ｖ
１のままである。つまり、信号ＯＵＴがロウレベルのままである。

なお、期間Ｔ４ｂは期間Ｔ１ｂ乃至期間Ｔ３ｂよりも長く、動作期間の大部分を占めてい
る。そして、トランジスタＭ２ａは期間Ｔ４ｂにおいてオフである。よって、トランジス
タＭ２ａがオンである時間を短くすることができ、トランジスタＭ２ａの特性変化を抑制
することができる。

以上のとおり、図１（Ａ）の順序回路は、トランジスタの特性変化を抑制することができ
るとともに、トランジスタのＷ／Ｌを大きくすることなく出力信号の立ち下がり時間を短
くすることができる。

なお、トランジスタＭ１がオンになる電位とは、トランジスタＭ１の第１の端子又は第２
の端子の電位（例えば電位Ｖ１）とトランジスタＭ１のしきい値電圧との和を超えた値で
ある。また、トランジスタＭ１がオフになる電位とは、トランジスタＭ１の第１の端子又
は第２の端子の電位（例えば電位Ｖ１）とトランジスタＭ１のしきい値電圧との和未満の
値である。例えば、トランジスタＭ１がオフになる電位としては、電位Ｖ１がある。また
、トランジスタＭ２ａ又はトランジスタＭ２ｂがオンになる電位とは、トランジスタＭ２
ａ又はトランジスタＭ２ｂの第１の端子の電位（例えば電位Ｖ１）とトランジスタＭ２ａ
又はトランジスタＭ２ｂのしきい値電圧との和を超えた値である。例えば、トランジスタ
Ｍ２ａ又はトランジスタＭ２ｂがオンになる電位としては、電位Ｖ２がある。また、トラ
ンジスタＭ２ａ又はトランジスタＭ２ｂがオフになる電位とは、トランジスタＭ２ａ又は
トランジスタＭ２ｂの第１の端子の電位（例えば電位Ｖ１）とトランジスタＭ２ａ又はト
ランジスタＭ２ｂのしきい値電圧との和未満の値である。例えば、トランジスタＭ２ａ又
はトランジスタＭ２ｂがオフになる電位としては、電位Ｖ１がある。なお、トランジスタ
Ｍ１がオフになる電位は、トランジスタＭ２ａ又はトランジスタＭ２ｂがオフになる電位
と等しくてもよいし、異なっていてもよい。また、トランジスタＭ２ａがオンになる電位
は、トランジスタＭ２ｂがオンになる電位と等しくてもよいし、異なっていてもよい。ま
た、トランジスタＭ２ａがオフになる電位は、トランジスタＭ２ｂがオフになる電位と等
しくてもよいし、異なっていてもよい。

なお、上述した動作の説明は一例であり、これに限定されない。例えば、回路１０は、期
間Ｔ１ａにおいてトランジスタＭ２ａがオンになる電位をノードＮ２ａに供給し、期間Ｔ
１ｂにおいてトランジスタＭ２ｂがオンになる電位をノードＮ２ｂに供給してもよい。こ
の場合、期間Ｔ１ａにおいて、トランジスタＭ２ａがオンになり、電位Ｖ１がトランジス
タＭ２ａを介して配線１２に供給される。また、期間Ｔ１ｂにおいて、トランジスタＭ２
ｂがオンになり、電位Ｖ１がトランジスタＭ２ｂを介して配線１２に供給される。

また、回路１０は、期間Ｔ４ａ及び期間Ｔ４ｂにおいてノードＮ１への電位の供給を止め
てもよい。この場合、期間Ｔ４ａ及び期間Ｔ４ｂにおいて、ノードＮ１が浮遊状態になる
。ノードＮ１の電位は期間Ｔ３ａ又は期間Ｔ３ｂにおける電位（トランジスタＭ１がオフ
になる電位）に維持されるため、トランジスタＭ１がオフのままとなる。

また、回路１０は、期間Ｔ４ａ及び期間Ｔ４ｂにおいてノードＮ３への電位の供給を止め
てもよい。この場合、期間Ｔ４ａにおいて、ノードＮ３及びノードＮ２ａが浮遊状態にな
る。ノードＮ２ａの電位はトランジスタＭ２ａがオンになる電位に維持されるため、トラ
ンジスタＭ２ａがオンのままとなる。また、期間Ｔ４ｂにおいて、ノードＮ３及びノード
Ｎ２ｂが浮遊状態になる。ノードＮ２ｂの電位はトランジスタＭ２ｂがオンになる電位に
維持されるため、トランジスタＭ２ｂがオンのままとなる。

なお、トランジスタＭ１のＷ（Ｗはチャネル幅）／Ｌ（Ｌはチャネル長）は、図１（Ａ）
の順序回路が有するトランジスタの中で一番大きいことが好ましい。例えば、トランジス
タＭ１のＷ／Ｌは、トランジスタＭ２ａ及びトランジスタＭ２ｂのＷ／Ｌよりも大きいこ
とが好ましい。また、回路１０がトランジスタを有する場合、トランジスタＭ１のＷ／Ｌ
は、回路１０が有するトランジスタのＷ／Ｌよりも大きいことが好ましい。

また、トランジスタＭ２ａのＷ／Ｌは、トランジスタＭ２ｂのＷ／Ｌと概ね等しいことが
好ましい。例えば、トランジスタＭ２ａのＷ／Ｌは、トランジスタＭ２ｂのＷ／Ｌの±１
０［％］以内であることが好ましい。より好ましくは±５［％］以内である。

なお、本明細書等において、Ｗ／ＬをＷと置き換えてもよい。なぜなら、トランジスタの
チャネル長は等しい又は概略等しいことが多いからである。

なお、期間Ｔａ及び期間Ｔｂの切り替わりは期間Ｔ４ａ又は期間Ｔ４ｂにおいて行われる
ことが好ましい。具体的には、期間Ｔ４ａにおいて、スイッチＳ３ａ及びスイッチＳ４ｂ
がオンからオフになり、スイッチＳ３ｂ及びスイッチＳ４ａがオフからオンになることが
好ましい。また、期間Ｔ４ｂにおいて、スイッチＳ３ｂ及びスイッチＳ４ａがオフからオ
ンになり、スイッチＳ３ａ及びスイッチＳ４ｂがオンからオフになることが好ましい。こ
うすれば、期間Ｔａ及び期間Ｔｂの切り替わりによる誤動作を防止することができる。

また、スイッチＳ３ａ及びスイッチＳ４ｂがオンからオフになった後に、スイッチＳ３ｂ
及びスイッチＳ４ａがオフからオンになってもよい。同様に、スイッチＳ３ｂ及びスイッ
チＳ４ａがオンからオフになった後に、スイッチＳ３ａ及びスイッチＳ４ｂがオフからオ
ンになってもよい。すなわち、スイッチＳ３ａ、スイッチＳ３ｂ、スイッチＳ４ａ及びス
イッチＳ４ｂがオフである期間を有していてもよい。こうすれば、回路１０の第４の端子
と配線１４とが導通してしまうことを防止することができる。

また、期間Ｔ１ａ乃至期間Ｔ４ａを複数回（例えば１００回以上、より好ましくは２００
回以上、さらに好ましくは３００回以上）繰り返した後に、期間Ｔａから期間Ｔｂに切り
替わることが好ましい。また、期間Ｔ１ｂ乃至期間Ｔ４ｂを複数回（１００回以上、より
好ましくは２００回以上、さらに好ましくは３００回以上）繰り返した後に、期間Ｔｂか
ら期間Ｔａに切り替わることが好ましい。すなわち、期間Ｔａは、期間Ｔ１ａ乃至期間Ｔ
４ａのいずれかを複数個（例えば１００個以上、より好ましくは２００個以上、さらに好
ましくは３００個以上）有することが好ましい。また、期間Ｔｂは、期間Ｔ１ｂ乃至期間
Ｔ４ｂのいずれかを複数個（１００個以上、より好ましくは２００個以上、さらに好まし
くは３００個以上）有することが好ましい。こうすれば、期間Ｔａ及び期間Ｔｂの切り替
わりに伴う消費電力の増加を抑制することができる。ただし、繰り返す回数が多すぎると
、トランジスタＭ２ａ及びトランジスタＭ２ｂの特性にばらつきを生じる恐れがある。そ
のため、期間Ｔ１ａ乃至期間Ｔ４ａを繰り返す回数、又は期間Ｔ１ｂ乃至期間Ｔ４ｂを繰
り返す回数は、１０００回未満、より好ましくは７００回未満、さらに好ましくは５００
回未満であるとよい。

なお、スイッチとしてはトランジスタを適用することができる。図１（Ｂ）は、図１（Ａ
）において、スイッチＳ３ａ、スイッチＳ３ｂ、スイッチＳ４ａ及びスイッチＳ４ｂとし
てトランジスタＭ３ａ、トランジスタＭ３ｂ、トランジスタＭ４ａ及びトランジスタＭ４
ｂをそれぞれ適用した順序回路を示す。トランジスタＭ３ａ、トランジスタＭ３ｂ、トラ
ンジスタＭ４ａ及びトランジスタＭ４ｂは、トランジスタＭ１と同じ極性である。トラン
ジスタＭ３ａは、第１の端子がノードＮ３と接続され、第２の端子がノードＮ２ａと接続
され、ゲートが配線１６ａと接続される。トランジスタＭ３ｂは、第１の端子がノードＮ
３と接続され、第２の端子がノードＮ２ｂと接続され、ゲートが配線１６ｂと接続される
。トランジスタＭ４ａは、第１の端子が配線１４と接続され、第２の端子がノードＮ２ａ
と接続され、ゲートが配線１６ｂと接続される。トランジスタＭ４ｂは、第１の端子が配
線１４と接続され、第２の端子がノードＮ２ｂと接続され、ゲートが配線１６ａと接続さ
れる。配線１６ａの信号又は電位は、トランジスタＭ３ａのオン若しくはオフを制御する
機能、又はトランジスタＭ４ｂのオン若しくはオフを制御する機能を有することが好まし
い。また、配線１６ｂの信号又は電位は、トランジスタＭ３ｂのオン若しくはオフを制御
する機能、又はトランジスタＭ４ａのオン若しくはオフを制御する機能を有することが好
ましい。本実施の形態では、便宜上、配線１６ａには信号ＳＥＬａが入力され、配線１６
ｂには信号ＳＥＬｂが入力されるものとする。

期間Ｔａでは、信号ＳＥＬａがハイレベルであり、信号ＳＥＬｂがロウレベルである。よ
って、トランジスタＭ３ａ及びトランジスタＭ４ｂがオンであり、トランジスタＭ３ｂ及
びトランジスタＭ４ａがオフである。期間Ｔｂでは、信号ＳＥＬａがロウレベルであり、
信号ＳＥＬｂがハイレベルである。よって、トランジスタＭ３ａ及びトランジスタＭ４ｂ
がオフであり、トランジスタＭ３ｂ及びトランジスタＭ４ａがオンである。すなわち、ト
ランジスタＭ３ａ、トランジスタＭ３ｂ、トランジスタＭ４ａ及びトランジスタＭ４ｂは
、スイッチＳ３ａ、スイッチＳ３ｂ、スイッチＳ４ａ及びスイッチＳ４ｂとそれぞれ同様
のタイミングでオン又はオフが制御される。よって、図１（Ｂ）の順序回路は、図１（Ａ
）の順序回路と同様の動作を行うことができるため、図１（Ａ）の順序回路と同様の効果
を奏する。

なお、信号ＳＥＬａ及び信号ＳＥＬｂのロウレベルの電位を電位Ｖ１としてもよい。ただ
し、これに限定されず、信号ＳＥＬａ及び信号ＳＥＬｂのロウレベルの電位を電位Ｖ１未
満の値としてもよい。こうすれば、トランジスタのゲートとソースとの間の電位差を０［
Ｖ］未満にすることができるため、トランジスタの特性変化を抑制することができる。

また、信号ＳＥＬａ及び信号ＳＥＬｂのハイレベルの電位を電位Ｖ２としてもよい。ただ
し、これに限定されず、信号ＳＥＬａ及び信号ＳＥＬｂのハイレベルの電位を電位Ｖ２よ
りも高い値としてもよい。こうすれば、ノードＮ２ａ及びノードＮ２ｂの電位を高くする
ことができる。

なお、信号ＳＥＬａがハイレベルからロウレベルとなった後に、信号ＳＥＬｂがロウレベ
ルからハイレベルとなってもよい。また、信号ＳＥＬｂがハイレベルからロウレベルとな
った後に、信号ＳＥＬａがロウレベルからハイレベルとなってもよい。すなわち、信号Ｓ
ＥＬａ及び信号ＳＥＬｂがロウレベルである期間を有していてもよい。こうすれば、回路
１０の第４の端子と配線１４とが導通してしまうことを防止することができる。

なお、トランジスタＭ３ａのＷ／Ｌは、トランジスタＭ３ｂのＷ／Ｌと概ね等しいことが
好ましい。例えば、トランジスタＭ３ａのＷ／Ｌは、トランジスタＭ３ｂのＷ／Ｌの±１
０［％］以内であることが好ましい。より好ましくは±５［％］以内である。また、トラ
ンジスタＭ４ａのＷ／Ｌは、トランジスタＭ４ｂのＷ／Ｌと概ね等しいことが好ましい。
例えば、トランジスタＭ４ａのＷ／Ｌは、トランジスタＭ４ｂのＷ／Ｌの±１０［％］以
内であることが好ましい。より好ましくは±５［％］以内である。また、トランジスタＭ
１のＷ／Ｌは、トランジスタＭ３ａ、トランジスタＭ３ｂ、トランジスタＭ４ａ及びトラ
ンジスタＭ４ｂのＷ／Ｌよりも大きいことが好ましい。また、トランジスタＭ２ａ及びト
ランジスタＭ２ｂのＷ／Ｌは、トランジスタＭ３ａ、トランジスタＭ３ｂ、トランジスタ
Ｍ４ａ及びトランジスタＭ４ｂのＷ／Ｌよりも大きいことが好ましい。また、トランジス
タＭ４ａ及びトランジスタＭ４ｂのＷ／Ｌは、トランジスタＭ３ａ及びトランジスタＭ３
ｂのＷ／Ｌよりも大きいことが好ましい。

本実施の形態は、他の実施の形態等に記載した構成と適宜組み合わせて実施することがで
きる。

（実施の形態２）
本実施の形態では、実施の形態１の順序回路の回路１０に適用することができる回路につ
いて説明する。

図８（Ａ）の回路１０は、トランジスタＭ５、トランジスタＭ６及び回路２０を有する。
トランジスタＭ５及びトランジスタＭ６は、トランジスタＭ１と同じ極性である。トラン
ジスタＭ５は、第１の端子が配線１５と接続され、第２の端子がノードＮ１と接続され、
ゲートが配線１５と接続される。トランジスタＭ６は、第１の端子が配線１３と接続され
、第２の端子がノードＮ１と接続され、ゲートが配線１４と接続される。回路２０は、第
１の端子がノードＮ１と接続され、第２の端子がノードＮ３と接続される。

回路２０は、ノードＮ１の電位に応じて、ノードＮ３にトランジスタＭ２ａ又はトランジ
スタＭ２ｂのオン又はオフを制御するための電位を供給する機能を有する。具体的には、
回路２０は、ノードＮ１の電位が低いとき（例えば期間Ｔ３ａ、期間Ｔ３ｂ、期間Ｔ４ａ
又は期間Ｔ４ｂ等）において、ノードＮ３にトランジスタＭ２ａ又はトランジスタＭ２ｂ
がオンになる電位を供給する機能を有する。また、回路２０は、ノードＮ１の電位が高い
とき（例えば期間Ｔ１ａ、期間Ｔ１ｂ、期間Ｔ２ａ又は期間Ｔ２ｂ等）において、ノード
Ｎ３にトランジスタＭ２ａ又はトランジスタＭ２ｂがオフになる電位を供給する機能を有
する。また、回路２０を入力端子がノードＮ１と接続され、出力端子がノードＮ３と接続
されたインバータ回路に置き換えてもよい。

期間Ｔ１ａ及び期間Ｔ１ｂにおいて、トランジスタＭ５がオンになり、トランジスタＭ６
がオフになる。ノードＮ１には信号ＳＰがトランジスタＭ５を介して供給される。信号Ｓ
Ｐはハイレベルであるため、ノードＮ１の電位が上昇する。ノードＮ１の電位がトランジ
スタＭ５のゲートの電位（例えば電位Ｖ２）からトランジスタＭ５のしきい値電圧を引い
た値になると、トランジスタＭ５がオフになる。よって、ノードＮ１は浮遊状態になる。
また、回路２０は、トランジスタＭ２ａ又はトランジスタＭ２ｂがオフになる電位をノー
ドＮ３に供給する。

期間Ｔ２ａ及び期間Ｔ２ｂにおいて、トランジスタＭ５がオフのままであり、トランジス
タＭ６がオフのままである。また、回路２０は、トランジスタＭ２ａ又はトランジスタＭ
２ｂがオフになる電位をノードＮ３に供給したままである。

期間Ｔ３ａ及び期間Ｔ３ｂにおいて、トランジスタＭ５がオフのままであり、トランジス
タＭ６がオンになる。ノードＮ１には電位Ｖ１がトランジスタＭ６を介して供給されるた
め、ノードＮ１の電位が電位Ｖ１になる。また、回路２０は、トランジスタＭ２ａ又はト
ランジスタＭ２ｂがオンになる電位をノードＮ３に供給する。

期間Ｔ４ａ及び期間Ｔ４ｂにおいて、トランジスタＭ５がオフのままであり、トランジス
タＭ６がオフになる。また、回路２０はトランジスタＭ２ａ又はトランジスタＭ２ｂがオ
ンになる電位をノードＮ３に供給したままである。

図８（Ｂ）の回路１０は、図８（Ａ）と比較して、トランジスタＭ７ａ及びトランジスタ
Ｍ７ｂを有するところが異なる。トランジスタＭ７ａ及びトランジスタＭ７ｂは、トラン
ジスタＭ１と同じ極性である。トランジスタＭ７ａは、第１の端子が配線１３と接続され
、第２の端子がノードＮ１と接続され、ゲートがノードＮ２ａと接続される。トランジス
タＭ７ｂは、第１の端子が配線１３と接続され、第２の端子がノードＮ１と接続され、ゲ
ートがノードＮ２ｂと接続される。

期間Ｔ１ａ、期間Ｔ２ａ、期間Ｔ１ｂ及び期間Ｔ２ｂにおいて、トランジスタＭ７ａ及び
トランジスタＭ７ｂがオフである。また、期間Ｔ３ａ及び期間Ｔ３ｂにおいて、トランジ
スタＭ７ａ及びトランジスタＭ７ｂがオンである。また、期間Ｔ４ａにおいて、トランジ
スタＭ７ａがオンであり、トランジスタＭ７ｂがオフである。また、期間Ｔ４ｂにおいて
、トランジスタＭ７ａがオフであり、トランジスタＭ７ｂがオンである。図８（Ｂ）の回
路１０では、期間Ｔ３ａ、期間Ｔ４ａ、期間Ｔ３ｂ及び期間Ｔ４ｂにおいて、電位Ｖ１が
ノードＮ１に供給される。よって、ノードＮ１の電位を電位Ｖ１に維持しやすくなる。

図９（Ａ）の回路１０は、図８（Ａ）と比較して、トランジスタＭ５のゲートが配線１７
と接続されるところが異なる。配線１７の信号又は電位は、トランジスタＭ５のオン又は
オフを制御する機能を有することが好ましい。本実施の形態では、便宜上、配線１７には
信号ＣＫ２が入力されるものとする。信号ＣＫ２としては、信号ＣＫ１が反転した信号、
信号ＣＫ１と位相が異なる信号等がある。例えば、信号ＣＫ２は、期間Ｔ１ａ及び期間Ｔ
１ｂではハイレベルであり、期間Ｔ２ａ及び期間Ｔ２ｂではロウレベルであり、期間Ｔ３
ａ及び期間Ｔ３ｂではハイレベル又はロウレベルであり、期間Ｔ４ａ及び期間Ｔ４ｂでは
ハイレベルとロウレベルとを繰り返す。

期間Ｔ１ａ及び期間Ｔ１ｂにおいて、トランジスタＭ５がオンになる。よって、信号ＳＰ
がトランジスタＭ５を介してノードＮ１に供給される。信号ＳＰはハイレベルであるため
、ノードＮ１の電位が上昇する。ただし、ノードＮ１の電位がトランジスタＭ５のゲート
の電位（例えば電位Ｖ２）からトランジスタＭ５のしきい値電圧を引いた値になると、ト
ランジスタＭ５がオフになる。また、期間Ｔ２ａ及び期間Ｔ２ｂにおいて、トランジスタ
Ｍ５がオフである。また、期間Ｔ３ａ及び期間Ｔ３ｂにおいて、信号ＣＫ２がハイレベル
であれば、トランジスタＭ５がオンである。よって、信号ＳＰがトランジスタＭ５を介し
てノードＮ１に供給される。一方、信号ＣＫ２がロウレベルであれば、トランジスタＭ５
がオフである。また、期間Ｔ４ａ及び期間Ｔ４ｂにおいて、トランジスタＭ５はオンとオ
フとを繰り返す。トランジスタＭ５がオンであれば、信号ＳＰがトランジスタＭ５を介し
てノードＮ１に供給される。図９（Ａ）の回路１０では、期間Ｔ４ａ及び期間Ｔ４ｂにお
いて、信号ＳＰがノードＮ１に供給される。信号ＳＰはロウレベルであるため、ノードＮ
１の電位を電位Ｖ１に維持しやすくなる。

図９（Ｂ）の回路１０は、図８（Ａ）と比較して、トランジスタＭ５の第１の端子が配線
１８と接続されるところが異なる。配線１８の信号又は電位は、トランジスタＭ１をオン
にする機能を有する。本実施の形態では、便宜上、配線１８には電位Ｖ２が供給されるも
のとする。

期間Ｔ１ａ及び期間Ｔ１ｂにおいて、トランジスタＭ５がオンである。よって、電位Ｖ２
がトランジスタＭ５を介してノードＮ１に供給されるため、ノードＮ１の電位が上昇する
。ただし、ノードＮ１の電位がトランジスタＭ５のゲートの電位（例えば電位Ｖ２）から
トランジスタＭ５のしきい値電圧を引いた値になると、トランジスタＭ５がオフになる。
また、期間Ｔ２ａ乃至期間Ｔ４ａ、及び期間Ｔ２ｂ乃至期間Ｔ４ｂにおいて、トランジス
タＭ５がオフである。図９（Ｂ）の回路１０では、期間Ｔ１ａ及び期間Ｔ１ｂにおいて、
電位Ｖ２がノードＮ１に供給される。よって、配線１５に流れる電流を小さくすることが
できる。

なお、図８（Ｂ）において、図９（Ａ）と同様にトランジスタＭ５のゲートを配線１７と
接続してもよいし、図９（Ｂ）と同様にトランジスタＭ５の第１の端子を配線１８と接続
してもよい。特に、図８（Ｂ）において、トランジスタＭ５のゲートを配線１７と接続す
ると、期間Ｔ４ａ及び期間Ｔ４ｂにおいて、ノードＮ１にトランジスタＭ７ａ又はトラン
ジスタＭ７ｂを介して供給された電位Ｖ１が、トランジスタＭ５を介して配線１５に供給
される。よって、配線１５の電位を電位Ｖ１に維持しやすくなる。

なお、図８（Ａ）、図８（Ｂ）及び図９（Ｂ）において、トランジスタＭ５の第１の端子
を配線１７と接続してもよい。こうすれば、例えば期間Ｔ１ａ、期間Ｔ４ａの一部、期間
Ｔ１ｂ、又は期間Ｔ４ｂの一部等において、トランジスタＭ５の第１の端子の電位が低く
なるため、トランジスタＭ５の特性変化を抑制することができる。

なお、図８（Ａ）、図８（Ｂ）及び図９（Ｂ）において、第１の端子が配線１５と接続さ
れ、第２の端子がノードＮ１と接続され、ゲートが配線１７と接続されたトランジスタを
新たに設けてもよい。こうすれば、図９（Ａ）の回路１０と同様の効果を奏することがで
きる。

なお、図８（Ａ）、図８（Ｂ）及び図９（Ａ）において、第１の端子が配線１８又は配線
１７と接続され、第２の端子がノードＮ１と接続され、ゲートが配線１５と接続されたト
ランジスタを新たに設けてもよい。こうすれば、図９（Ｂ）の回路１０と同様の効果を奏
することができる。

なお、図９（Ａ）のように回路１０が第１の端子が配線１５と接続され、第２の端子がノ
ードＮ１と接続され、ゲートが配線１７と接続されるトランジスタを有する場合、トラン
ジスタＭ６を省略してもよい。

なお、上述した回路１０において、トランジスタＭ６の第１の端子を配線１１と接続して
もよい。

なお、上述した回路１０において、回路２０の第１の端子を配線１２と接続してもよい。

なお、上述した回路１０において、トランジスタＭ６の第１の端子を配線１８又は配線１
７と接続し、トランジスタＭ６の第２の端子をノードＮ３と接続してもよい。または、第
１の端子が配線１８又は配線１７と接続され、第２の端子がノードＮ３と接続され、ゲー
トが配線１４と接続されたトランジスタを新たに設けてもよい。または、第１の端子が配
線１８又は配線１７と接続され、第２の端子がノードＮ２ａと接続され、ゲートが配線１
４と接続されたトランジスタと、第１の端子が配線１８又は配線１７と接続され、第２の
端子がノードＮ２ｂと接続され、ゲートが配線１４と接続されたトランジスタと、を新た
に設けてもよい。

次に、回路２０に適用することができる回路について説明する。

図１０（Ａ）の回路２０は、トランジスタＭ８、及びトランジスタＭ９を有する。トラン
ジスタＭ８及びトランジスタＭ９はトランジスタＭ１と同じ極性である。トランジスタＭ
８は、第１の端子が配線１８と接続され、第２の端子が回路２０の第２の端子と接続され
、ゲートが配線１８と接続される。トランジスタＭ９は、第１の端子が配線１３と接続さ
れ、第２の端子が回路２０の第２の端子と接続され、ゲートが回路２０の第１の端子と接
続される。期間Ｔ１ａ、期間Ｔ２ａ、期間Ｔ１ｂ及び期間Ｔ２ｂにおいて、トランジスタ
Ｍ８がオンであり、トランジスタＭ９がオンである。また、期間Ｔ３ａ、期間Ｔ４ａ、期
間Ｔ３ｂ及び期間Ｔ４ｂにおいて、トランジスタＭ８がオンの後にオフになり、トランジ
スタＭ９がオフである。

なお、トランジスタＭ８の第１の端子を配線１１又は配線１７と接続してもよい。また、
トランジスタＭ８のゲートを配線１１又は配線１７と接続してもよい。また、トランジス
タＭ８の第１の端子及びゲートの双方を配線１１又は配線１７と接続してもよい。

図１０（Ｂ）の回路２０は、トランジスタＭ１０乃至トランジスタＭ１３を有する。トラ
ンジスタＭ１０乃至トランジスタＭ１３は、トランジスタＭ１と同じ極性である。トラン
ジスタＭ１０は、第１の端子が配線１８と接続され、第２の端子が回路２０の第２の端子
と接続される。トランジスタＭ１１は、第１の端子が配線１３と接続され、第２の端子が
回路２０の第２の端子と接続され、ゲートが回路２０の第１の端子と接続される。トラン
ジスタＭ１２は、第１の端子が配線１８と接続され、第２の端子がトランジスタＭ１０の
ゲートと接続され、ゲートが配線１８と接続される。トランジスタＭ１３は、第１の端子
が配線１３と接続され、第２の端子がトランジスタＭ１０のゲートと接続され、ゲートが
回路２０の第１の端子と接続される。期間Ｔ１ａ、期間Ｔ２ａ、期間Ｔ１ｂ及び期間Ｔ２
ｂにおいて、トランジスタＭ１０がオフであり、トランジスタＭ１１がオンであり、トラ
ンジスタＭ１２がオンであり、トランジスタＭ１３がオンである。期間Ｔ３ａ、期間Ｔ４
ａ、期間Ｔ３ｂ及び期間Ｔ４ｂにおいて、トランジスタＭ１０がオンであり、トランジス
タＭ１１がオフであり、トランジスタＭ１２がオンの後にオフになり、トランジスタＭ１
３がオフである。

なお、トランジスタＭ１０の第１の端子、トランジスタＭ１２の第１の端子、及びトラン
ジスタＭ１２のゲートを配線１１又は配線１７と接続してもよい。こうすれば、期間Ｔ４
ａ及び期間Ｔ４ｂにおいて、回路２０からハイレベルとロウレベルとを繰り返す信号を出
力することができる。よって、トランジスタＭ２ａ及びトランジスタＭ２ｂの特性変化を
抑制することができる。

図１０（Ｃ）の回路２０は、トランジスタＭ１４乃至トランジスタＭ１８、及び容量素子
Ｃを有する。トランジスタＭ１４乃至トランジスタＭ１８は、トランジスタＭ１と同じ極
性である。トランジスタＭ１４は、第１の端子が配線１８と接続され、第２の端子が回路
２０の第２の端子と接続される。トランジスタＭ１５は、第１の端子が配線１３と接続さ
れ、第２の端子が回路２０の第２の端子と接続され、ゲートが回路２０の第１の端子と接
続される。トランジスタＭ１６は、第１の端子が配線１８と接続され、ゲートがトランジ
スタＭ１４のゲートと接続される。トランジスタＭ１７は、第１の端子が配線１３と接続
され、第２の端子がトランジスタＭ１６の第２の端子と接続され、ゲートが回路２０の第
１の端子と接続される。トランジスタＭ１８は、第１の端子が配線１３と接続され、第２
の端子がトランジスタＭ１４のゲートと接続され、ゲートが回路２０の第１の端子と接続
される。容量素子Ｃは、第１の電極が回路２０の第１の端子と接続され、第２の電極がト
ランジスタＭ１６の第２の端子と接続される。期間Ｔ１ａ、期間Ｔ２ａ、期間Ｔ１ｂ及び
期間Ｔ２ｂにおいて、トランジスタＭ１４がオフであり、トランジスタＭ１５がオンであ
り、トランジスタＭ１６がオフであり、トランジスタＭ１７がオンであり、トランジスタ
Ｍ１８がオンである。期間Ｔ３ａ、期間Ｔ４ａ、期間Ｔ３ｂ及び期間Ｔ４ｂにおいて、ト
ランジスタＭ１４がオンであり、トランジスタＭ１５がオフであり、トランジスタＭ１６
がオンであり、トランジスタＭ１７がオフであり、トランジスタＭ１８がオフである。図
１０（Ｃ）の回路２０は、期間Ｔ３ａ及び期間Ｔ３ｂにおいて、容量素子Ｃの容量結合を
用いてトランジスタＭ１４及びトランジスタＭ１６をオンにするため、回路２０の第２の
端子の電位の立ち上がり時間を短くすることができる。よって、トランジスタＭ２ａ又は
トランジスタＭ２ｂがオンになるタイミングを早くすることができるため、信号ＯＵＴの
立ち下がり時間をより短くすることができる。

（実施の形態３）
本実施の形態では、本発明の一態様に係る順序回路を適用したシフトレジスタ回路につい
て説明する。

図１１は、本実施の形態のシフトレジスタ回路を示す。図１１のシフトレジスタ回路は、
Ｎ（Ｎは３以上の自然数）個の順序回路３０を有する。ただし、図１１には、順序回路３
０［１］乃至順序回路３０［３］のみを示す。

図１１のシフトレジスタ回路は、順序回路３０として図１（Ｂ）の順序回路が適用される
。順序回路３０［ｉ］（ｉは２以上Ｎ−１以下）において、配線１５には信号ＳＯＵＴ［
ｉ−１］が入力され、配線１６ａには信号ＳＥＬａが入力され、配線１６ｂには信号ＳＥ
Ｌｂが入力され、配線１４には信号ＳＯＵＴ［ｉ＋１］が入力され、配線１３には電位Ｖ
１が入力され、配線１２からは信号ＳＯＵＴ［ｉ］が出力される。また、奇数段の順序回
路３０において、配線１１には信号ＳＣＫ１が入力され、偶数段の順序回路３０において
、配線１１には信号ＳＣＫ２が入力される。また、順序回路３０［１］は、順序回路３０
［ｉ］と比較して、配線１１に信号ＳＳＰが入力されるところが異なる。また、順序回路
３０［Ｎ］は、順序回路３０［ｉ］と比較して、配線１４にリセット信号又は信号ＳＳＰ
が入力されるところが異なる。

信号ＳＣＫ１は信号ＣＫ１と同様の信号であり、信号ＳＣＫ２は信号ＣＫ２と同様の信号
である。また、信号ＳＳＰはシフトレジスタ回路のスタートパルスであり、信号ＳＰと同
様の信号である。また、信号ＳＯＵＴは信号ＯＵＴと同様の信号である。

なお、回路１０として、図９（Ａ）のように配線１７と接続された構成を適用する場合、
奇数段の順序回路３０において、配線１７に信号ＳＣＫ２を入力し、偶数段の順序回路３
０において、配線１７に信号ＳＣＫ１を入力すればよい。

なお、回路１０として、図９（Ｂ）のように配線１８が接続された構成を適用する場合、
各段の順序回路３０において、配線１８に電位Ｖ２を供給すればよい。

（実施の形態４）
本実施の形態では、表示素子として液晶素子を用いたパネルの構成を一例として示す。

図１２（Ａ）に示すパネル６０は、画素部６１と、走査線駆動回路６３と、信号線駆動回
路６４と、を有する。また、画素部６１は、複数の画素６２と、画素６２を行毎に選択す
るための複数の走査線Ｇと、選択された画素６２に画像信号を供給するための複数の信号
線Ｓとを有する。各画素６２は、走査線Ｇの少なくとも一つと、信号線Ｓの少なくとも一
つとに、それぞれ接続されている。また、走査線駆動回路６３は、走査線Ｇへ信号を出力
する。信号線駆動回路６４は、信号線Ｓへ画像信号を出力する。

走査線駆動回路６３は、シフトレジスタ回路を有する。シフトレジスタ回路の出力信号は
、走査線Ｇに順次入力される。この走査線駆動回路６３のシフトレジスタ回路に、本発明
の一態様に係る順序回路を適用することができる。

なお、画素部６１に設けられる配線の種類及びその数は、画素６２の構成、数及び配置に
よって決めることができる。具体的に、図１２（Ａ）に示す画素部６１の場合、ｘ列×ｙ
行の画素６２がマトリクス状に配置されており、信号線Ｓ１乃至信号線Ｓｘ、走査線Ｇ１
乃至走査線Ｇｙが、画素部６１内に配置されている場合を例示している。

図１２（Ｂ）は、画素６２の構成の一例を示す。画素６２は、液晶素子６５と、トランジ
スタ６６と、容量素子６７と、を有する。液晶素子６５は、第１電極（画素電極ともいう
）と、第２電極（対向電極ともいう）と、第１電極と第２電極の間の電圧が印加される液
晶材料を含んだ液晶層とを有する。トランジスタ６６は、ソース又はドレインの一方が信
号線Ｓ１乃至信号線Ｓｘのいずれか一つと接続され、ソース又はドレインの他方が液晶素
子６５の第１の電極と接続され、ゲートが走査線Ｇ１乃至Ｇｙのいずれか一つと接続され
る。トランジスタ６６は、信号線Ｓと液晶素子６５の第１の電極との導通又は非導通を制
御する機能を有する。容量素子６７は、第１の電極が液晶素子６５の第１の電極と接続さ
れ、第２の電極が図示しない容量線と接続される。容量素子６７は、液晶素子６５の第１
の電極と容量線との電位差を保持する機能を有する。

なお、各画素６２において、液晶素子６５の第２の電極を共通にしてもよい。また、各画
素６２において、容量素子６７の第２の電極を同一の容量配線と接続してもよい。また、
容量線には、液晶素子６５の第２の電極と同じコモン電位を供給してもよい。

なお、画素６２は、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどの
その他の素子を、さらに有していても良い。

なお、本発明の一態様では、画素６２において、液晶素子６５及び容量素子６７に蓄積さ
れた電荷を保持するためのスイッチとして、オフ電流の小さいトランジスタを用いること
が望ましい。具体的に、図１２（Ｂ）に示す画素６２の場合、トランジスタ６６のオフ電
流が小さいと、トランジスタ６６を介して電荷がリークするのを防ぐことができる。よっ
て、液晶素子６５及び容量素子６７に与えられた画像信号に応じた電位をより確実に保持
することができるので、１フレーム期間内において電荷のリークにより液晶素子６５の透
過率が変化するのを防ぎ、それにより、表示する画像の質を向上させることができる。ま
た、トランジスタ６６のオフ電流が小さい場合、トランジスタ６６を介して電荷がリーク
するのを防ぐことができるため、容量素子６７の面積を小さく抑えることができる。よっ
て、パネル６０の透過率を高め、それにより、バックライトやフロントライトなどの光供
給部から供給される光の、パネル６０の内部における損失を低減し、液晶表示装置の消費
電力を低減させることができる。

なお、本実施の形態では、表示素子として液晶素子を用いたパネルについて説明したが、
表示素子として発光素子を用いてもよい。発光素子は、ＬＥＤ（ＬｉｇｈｔＥｍｉｔｔ
ｉｎｇＤｉｏｄｅ）やＯＬＥＤ（ＯｒｇａｎｉｃＬｉｇｈｔＥｍｉｔｔｉｎｇＤ
ｉｏｄｅ）などの、電流または電圧によって輝度が制御される素子をその範疇に含んでい
る。例えば、ＯＬＥＤは、ＥＬ層と、アノードと、カソードとを少なくとも有している。
ＥＬ層はアノードとカソードの間に設けられた単層または複数の層で構成されており、こ
れらの層の中に、発光性の物質を含む発光層を少なくとも含んでいる。ＥＬ層は、カソー
ドとアノード間の電位差が、発光素子の閾値電圧Ｖｔｈ以上になったときに供給される電
流により、エレクトロルミネッセンスが得られる。エレクトロルミネッセンスには、一重
項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際
の発光（リン光）とが含まれる。

走査線駆動回路６３に本発明の一態様に係る順序回路を適用することにより、走査線Ｇの
信号の立ち下がり時間を短くすることができる。よって、別の行に対応する画像信号が画
素６２に入力されることを防止することができるため、より正確な画像信号を保持するこ
とができ、表示品位の向上を図ることができる。

なお、走査線駆動回路６３に本発明の一態様に係る順序回路を適用する場合、画素６２が
有するトランジスタ６６はトランジスタＭ１と同じ極性であることが好ましい。また、走
査線駆動回路６３と同じ基板に設けられるトランジスタはトランジスタＭ１と同じ極性で
あることが好ましい。

（実施の形態５）
本発明の一態様に係る半導体装置では、非晶質、微結晶、多結晶又は単結晶である、シリ
コン又はゲルマニウムなどの半導体膜にチャネル形成領域を有するトランジスタが用いら
れていても良いし、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコン
よりも低い半導体膜にチャネル形成領域を有するトランジスタが用いられていても良い。

シリコンとしては、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製
された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させ
た多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単
結晶シリコンなどを用いることができる。

電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損
が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄＯＳ）は、ｉ
型（真性半導体）又はｉ型に限りなく近い。そのため、高純度化された酸化物半導体膜に
チャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。

具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオ
フ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１
０^６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧
（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナ
ライザの測定限界以下、すなわち１×１０^−１３Ａ以下という特性を得ることができる。
この場合、オフ電流をトランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／
μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に
流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ
電流の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜
をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジ
スタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電
圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分か
った。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタ
は、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。

なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおい
ては、ドレインをソースとゲートよりも高い電位とした状態において、ソースの電位を基
準としたときのゲートの電位が０以下であるときに、ソースとドレインの間に流れる電流
のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおい
ては、ドレインをソースとゲートよりも低い電位とした状態において、ソースの電位を基
準としたときのゲートの電位が０以上であるときに、ソースとドレインの間に流れる電流
のことを意味する。

次いで、酸化物半導体膜にチャネル形成領域を有するトランジスタの一例について、図面
を参照して説明する。

図１３（Ａ）に、画素に設けられたトランジスタ２０１と、駆動回路に設けられたトラン
ジスタ２０２の断面構造を、一例として示す。

図１３（Ａ）に示すトランジスタ２０１は、絶縁表面上に設けられた、ゲートとして機能
する導電膜２０４と、導電膜２０４上の絶縁膜２０５と、絶縁膜２０５上において導電膜
２０４と重なる位置に設けられた半導体膜２０６と、半導体膜２０６上においてソースま
たはドレインとして機能する導電膜２０７及び導電膜２０８と、を有する。また、図１３
（Ａ）では、半導体膜２０６、導電膜２０７及び導電膜２０８上に、絶縁膜２０９及び絶
縁膜２１０が、順に積層するように設けられている。トランジスタ２０１は、絶縁膜２０
９及び絶縁膜２１０をその構成要素に含んでいても良い。また、絶縁膜２０９及び絶縁膜
２１０上には、絶縁膜２１１が設けられている。そして、絶縁膜２０９、絶縁膜２１０、
及び絶縁膜２１１には開口部が設けられており、絶縁膜２１１上には、当該開口部におい
て導電膜２０７に接続された導電膜２０３が設けられている。

なお、導電膜２０３は、表示素子の第１電極として機能する。例えば、液晶素子は第１電
極及び第２電極と、第１電極及び第２電極により電界が加えられる液晶層とを有する。よ
って、液晶素子をトランジスタ２０１上に形成する場合、導電膜２０３に加え、第２電極
として機能する導電膜と、液晶層とを、絶縁膜２１１上に設ければよい。また、表示素子
がＯＬＥＤである場合、アノードまたはカソードの一方として機能する導電膜２０３に加
え、アノードまたはカソードの他方として機能する導電膜と、ＥＬ層とを、絶縁膜２１１
上に設ければよい。

なお、絶縁膜２１１に樹脂を用いることで、導電膜２０３の被形成表面に凹凸が生じるこ
とを防ぐことができる。すなわち、導電膜２０３の被形成表面の平坦性を高めることがで
きる。具体的に、絶縁膜２１１として、アクリル樹脂、エポキシ樹脂、ベンゾシクロブテ
ン系樹脂、ポリイミド、ポリアミド等の有機材料を用いることができる。また上記有機材
料の他に、シリコーン樹脂等を用いることができる。なお、これらの材料で形成される絶
縁膜を複数積層させることで、より平坦性の高い絶縁膜２１１を形成することができる。

なお、導電膜２０３として、酸化インジウム、酸化インジウム−酸化スズ（ＩＴＯ：Ｉｎ
ｄｉｕｍＴｉｎＯｘｉｄｅ）、珪素若しくは酸化珪素を含有した酸化インジウム−酸
化スズ、酸化インジウム−酸化亜鉛（ＩｎｄｉｕｍＺｉｎｃＯｘｉｄｅ）、酸化タン
グステン及び酸化亜鉛を含有した酸化インジウム、窒素を含ませたＡｌ−Ｚｎ系酸化物半
導体、窒素を含ませたＺｎ系酸化物半導体、窒素を含ませたＳｎ−Ｚｎ系酸化物半導体、
金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、
モリブデン（Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）
、チタン（Ｔｉ）の他、元素周期表の第１族または第２族に属する元素、すなわちリチウ
ム（Ｌｉ）やセシウム（Ｃｓ）等のアルカリ金属、およびマグネシウム（Ｍｇ）、カルシ
ウム（Ｃａ）、ストロンチウム（Ｓｒ）等のアルカリ土類金属、およびこれらを含む合金
（ＭｇＡｇ、ＡｌＬｉ）、ユウロピウム（Ｅｕ）、イッテルビウム（Ｙｂ）等の希土類金
属およびこれらを含む合金などを用いることができる。なお、導電膜２０３は、例えばス
パッタリング法や蒸着法等により上記材料を用いて導電膜を形成した後、フォトリソグラ
フィ法を用いたエッチングにより当該導電膜を所望の形状に加工することで、形成するこ
とができる。

図１３（Ａ）に示すトランジスタ２０２は、絶縁表面上に設けられた、ゲートとして機能
する導電膜２１２と、導電膜２１２上の絶縁膜２０５と、絶縁膜２０５上において導電膜
２１２と重なる位置に設けられた半導体膜２１３と、半導体膜２１３上においてソースま
たはドレインとして機能する導電膜２１４及び導電膜２１５と、を有する。また、図１３
（Ａ）では、半導体膜２１３、導電膜２１４及び導電膜２１５上に、絶縁膜２０９及び絶
縁膜２１０が順に積層するように設けられている。また、絶縁膜２０９及び絶縁膜２１０
上には、樹脂を用いた絶縁膜２１１が設けられている。

なお、図１３（Ａ）では、駆動回路が有するトランジスタ２０２のバックゲートとして機
能する導電膜を、画素において液晶素子の電極として機能する導電膜２０３と共に、絶縁
膜２１１上に形成しても良い。上記構成により、一の導電膜をエッチング等により所望の
形状に加工することにより、導電膜２０３と、バックゲートとして機能する導電膜とを形
成することができる。よって、半導体装置の作製工程を増やすことなく、バックゲートと
して機能する導電膜を設けることができる。バックゲートはフローティングの状態であっ
ても良いし、電位が他から与えられる状態であっても良い。後者の場合、通常のゲート（
フロントゲート）及びバックゲートに同じ高さの電位が与えられていても良いし、バック
ゲートにのみ接地電位などの固定の電位が与えられていても良い。バックゲートに与える
電位を制御することで、トランジスタ２０２の閾値電圧を制御することができる。また、
バックゲートを設けることで、チャネル形成領域が増え、ドレイン電流の増加を実現する
ことができる。また、バックゲートを設けることで、半導体膜に空乏層ができやすくなる
ため、Ｓ値の改善を図ることができる。

なお、図１３（Ａ）では、半導体膜２０６及び半導体膜２１３と絶縁膜２１１の間に、絶
縁膜２０９及び絶縁膜２１０が設けられている場合を例示しているが、半導体膜２０６及
び半導体膜２１３と絶縁膜２１１の間に設けられる絶縁膜は、一層であっても良いし、３
以上の複数層であっても良い。

なお、絶縁膜２１０は、化学量論的組成以上の酸素が含まれており、加熱により上記酸素
の一部を半導体膜２０６に供給する機能を有する絶縁膜であることが望ましい。また、絶
縁膜２１０は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコン
のダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が１×１０^１
^８ｓｐｉｎｓ／ｃｍ^３以下であることが好ましい。ただし、絶縁膜２１０を半導体膜２０
６及び半導体膜２１３上に直接設けると、絶縁膜２１０の形成時に半導体膜２０６にダメ
ージが与えられる場合、図１３（Ａ）に示すように、絶縁膜２０９を半導体膜２０６及び
半導体膜２１３と絶縁膜２１０の間に設けると良い。絶縁膜２０９は、その形成時に半導
体膜２０６に与えるダメージが絶縁膜２１０の場合よりも小さく、なおかつ、酸素を透過
する機能を有する絶縁膜であることが望ましい。ただし、半導体膜２０６及び半導体膜２
１３に与えられるダメージを小さく抑えつつ、半導体膜２０６及び半導体膜２１３上に直
接絶縁膜２１０を形成することができるのであれば、絶縁膜２０９は必ずしも設けなくと
も良い。

なお、絶縁膜２０９は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により、
シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が３
×１０^１７ｓｐｉｎｓ／ｃｍ^３以下であることが好ましい。これは、絶縁膜２０９に含ま
れる欠陥密度が多いと、当該欠陥に酸素が結合してしまい、絶縁膜２０９における酸素の
透過量が減少してしまうためである。

なお、絶縁膜２０９と半導体膜２０６及び半導体膜２１３との界面に欠陥が少ないことが
好ましく、代表的には、磁場の向きを膜面に対して平行に印加したＥＳＲ測定により、半
導体膜２０６及び半導体膜２１３に用いられる酸化物半導体中の酸素欠損に由来するｇ＝
１．９３に現れる信号のスピン密度が１×１０^１７ｓｐｉｎｓ／ｃｍ^３以下、更には検出
下限以下であることが好ましい。

具体的に、絶縁膜２０９または絶縁膜２１０として、酸化シリコン膜または酸化窒化シリ
コン膜を用いることができる。

次いで、図１３（Ｂ）に、図１３（Ａ）に示した断面構造に、さらに絶縁膜２１０と絶縁
膜２１１の間に絶縁膜２１７を設けた場合の、トランジスタ２０１と、トランジスタ２０
１に接続された導電膜２０３と、トランジスタ２０２の断面構造を、一例として示す。絶
縁膜２１７は、酸素、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい
。或いは、絶縁膜２１７は、水素、水の拡散を防ぐブロッキング効果を有することが、望
ましい。

絶縁膜は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、よ
り高いブロッキング効果を示す。酸素、水素、水のブロッキング効果を示す絶縁膜は、例
えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸
化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用い
て、形成することができる。水素、水のブロッキング効果を示す絶縁膜は、例えば、窒化
シリコン、窒化酸化シリコン等を用いることができる。

絶縁膜２１７が水、水素などのブロッキング効果を有する場合、樹脂を用いた絶縁膜２１
１や、パネルの外部に存在する水、水素などの不純物が、半導体膜２０６または半導体膜
２１３に侵入するのを防ぐことができる。半導体膜２０６または半導体膜２１３に酸化物
半導体を用いる場合、酸化物半導体に侵入した水または水素の一部は電子供与体（ドナー
）となるため、上記ブロッキング効果を有する絶縁膜２１７を用いることで、トランジス
タ２０１及びトランジスタ２０２の閾値電圧がドナーの生成によりシフトするのを防ぐこ
とができる。

半導体膜２０６または半導体膜２１３に酸化物半導体を用いる場合、絶縁膜２１７が酸素
のブロッキング効果を有することで、酸化物半導体からの酸素が外部に拡散するのを防ぐ
ことができる。よって、酸化物半導体中において、ドナーとなる酸素欠損が低減されるの
で、トランジスタ２０１及びトランジスタ２０２の閾値電圧がドナーの生成によりシフト
するのを防ぐことができる。

絶縁膜２１７と絶縁膜２１１の密着性が、絶縁膜２１０と絶縁膜２１１の密着性よりも高
い場合、絶縁膜２１７を用いることで、絶縁膜２１１の剥離を防ぐことができる。

なお、半導体膜２０６及び半導体膜２１３として酸化物半導体膜を用いる場合、酸化物半
導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好まし
い。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすための
スタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また
、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーと
してハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニ
ウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ
）を含むことが好ましい。

酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭
化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法
により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れると
いった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり
、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタ
を作製することが可能である。また、基板の大型化にも対応が可能である。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。

例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉ
ｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓ
ｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化
物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、
Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ
−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−
Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈ
ｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ
−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−
Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ
系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いる
ことができる。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意
味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素
を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電
流を十分に小さくすることが可能であり、また、移動度も高い。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化
物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：
１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／
６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原
子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。

なお、本発明の一態様では、単結晶、多結晶（ポリクリスタルともいう。）または非晶質
などの状態を有する酸化物半導体膜を、トランジスタに用いることができる。好ましくは
、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌ
ｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。

ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。なお、ＣＡＡＣ−
ＯＳ膜に含まれる結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであること
が多い。また、透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏ
ｎＭｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と
結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレ
インバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に
起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸お
よびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８
５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５
°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変
動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。

ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを
用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが
衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ
−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離する
ことがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基
板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグ
レーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましく
は２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、
スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。

スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについ
て以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末およびＺｎＯ_Ｚ粉末を所定のｍｏｌ数比で混合し、加圧処理
後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇ
ａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで
、所定のｍｏｌ数比は、例えば、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末およびＺｎＯ_Ｚ粉末が、２
：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。
なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲ
ットによって適宜変更すればよい。

また、半導体膜２０６及び半導体膜２１３は、金属の原子数比が互いに異なる金属酸化物
のターゲットを用いて形成された複数の酸化物半導体膜が、積層された構造を有していて
も良い。例えば、ターゲットの原子数比は、１層目の酸化物半導体膜がＩｎ：Ｇａ：Ｚｎ
＝１：１：１、２層目の酸化物半導体膜がＩｎ：Ｇａ：Ｚｎ＝３：１：２となるように、
形成しても良い。また、ターゲットの原子数比は、１層目の酸化物半導体膜がＩｎ：Ｇａ
：Ｚｎ＝１：３：２、２層目の酸化物半導体膜がＩｎ：Ｇａ：Ｚｎ＝３：１：２、３層目
の酸化物半導体膜がＩｎ：Ｇａ：Ｚｎ＝１：１：１となるように、形成しても良い。

或いは、半導体膜２０６及び半導体膜２１３は、異なる金属を含む金属酸化物のターゲッ
トを用いて形成された複数の酸化物半導体膜が、積層された構造を有していても良い。

（実施の形態６）
液晶表示装置を例に挙げて、本発明の一態様に係る半導体装置の外観について、図１４を
用いて説明する。図１４（Ａ）は、基板４００１と基板４００６とを封止材４００５によ
って接着させた液晶表示装置の上面図である。また、図１４（Ｂ）は、図１４（Ａ）の破
線Ａ１−Ａ２における断面図に相当し、図１４（Ｃ）は、図１４（Ａ）の破線Ｂ１−Ｂ２
における断面図に相当する。なお、図１４では、ＦＦＳ（ＦｒｉｎｇｅＦｉｅｌｄＳ
ｗｉｔｃｈｉｎｇ）モードの液晶表示装置を例示している。

基板４００１上に設けられた画素部４００２と、一対の走査線駆動回路４００４とを囲む
ように、封止材４００５が設けられている。また、画素部４００２、走査線駆動回路４０
０４の上に基板４００６が設けられている。よって、画素部４００２と、走査線駆動回路
４００４とは、基板４００１と封止材４００５と基板４００６とによって封止されている
。また、基板４００１上の封止材４００５によって囲まれている領域とは異なる領域に、
信号線駆動回路４００３が実装されている。

なお、走査線駆動回路４００４に本発明の一態様に係る順序回路を適用することができる
。これにより、トランジスタのＷ／Ｌを小さくすることができるため、額縁を小さくでき
る。

基板４００１上に設けられた画素部４００２、走査線駆動回路４００４は、トランジスタ
を複数有している。図１４（Ｂ）では、画素部４００２に含まれるトランジスタ４０１０
と、走査線駆動回路４００４に含まれるトランジスタ４０２２とを例示している。また、
図１４（Ｃ）では、画素部４００２に含まれるトランジスタ４０１０を例示している。

画素部４００２及び走査線駆動回路４００４において、トランジスタ４０１０及びトラン
ジスタ４０２２上には、樹脂を用いた絶縁膜４０２０が設けられている。そして、絶縁膜
４０２０上には、液晶素子４０２３の第１電極４０２１と、導電膜４０２４とが設けられ
ている。導電膜４０２４は、絶縁膜４０２０に蓄積された電荷の放電経路として機能させ
ることができる。或いは、導電膜４０２４及び絶縁膜４０２０をトランジスタ４０２２の
構成要素とし、導電膜４０２４をバックゲートとして機能させることもできる。

絶縁膜４０２０、第１電極４０２１、及び導電膜４０２４上には、絶縁膜４０２５が設け
られている。絶縁膜４０２５は、水、水素などのブロッキング効果が高いことが望ましい
。絶縁膜４０２５として、窒化シリコン膜、窒化酸化シリコン膜などを用いることができ
る。

図１４（Ｂ）及び図１４（Ｃ）に示すように、本発明の一態様では、絶縁膜４０２０は、
パネルの端部において除去されている。そして、絶縁膜４０２０上の絶縁膜４０２５は、
封止材４００５と基板４００１の間において、トランジスタ４０１０及びトランジスタ４
０２２のゲート絶縁膜として機能する絶縁膜４０２６と接している。

絶縁膜４０２５及び絶縁膜４０２６の、水、水素などのブロッキング効果が高い場合、パ
ネルの端部において絶縁膜４０２５と絶縁膜４０２６とが接することで、パネルの外部か
ら、または封止材４００５から、水、水素などがトランジスタ４０１０及びトランジスタ
４０２２がそれぞれ有する半導体膜に侵入するのを、防ぐことができる。

絶縁膜４０２５上には、液晶素子４０２３の第２電極４０２７が設けられている。そして
、第２電極４０２７及び絶縁膜４０２５と、基板４００６との間には、液晶層４０２８が
設けられている。液晶素子４０２３は、第１電極４０２１、第２電極４０２７、及び液晶
層４０２８を有する。

液晶素子４０２３では、第１電極４０２１と第２電極４０２７の間に与えられる電圧の値
に従って、液晶層４０２８に含まれる液晶分子の配向が変化し、透過率が変化する。よっ
て、液晶素子４０２３は、第１電極４０２１に与えられる画像信号の電位によって、その
透過率が制御されることで、階調を表示することができる。

なお、本発明の一態様では、液晶表示装置の液晶層に、例えば、サーモトロピック液晶ま
たはリオトロピック液晶に分類される液晶材料を用いることができる。或いは、液晶層に
は、例えば、ネマチック液晶、スメクチック液晶、コレステリック液晶、または、ディス
コチック液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば
、強誘電性液晶、または反強誘電性液晶に分類される液晶材料を用いることができる。或
いは、液晶層には、例えば、主鎖型高分子液晶、側鎖型高分子液晶、或いは、複合型高分
子液晶などの高分子液晶、または低分子液晶に分類される液晶材料を用いることができる
。或いは、液晶層には、例えば、高分子分散型液晶（ＰＤＬＣ）に分類される液晶材料を
用いることができる。

なお、配向膜を用いないブルー相を示す液晶を液晶層に用いてもよい。ブルー相は液晶相
の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転
移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、カイラ
ル剤や紫外線硬化樹脂を添加して温度範囲を改善する。ブルー相を示す液晶とカイラル剤
とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向
処理が不要であり、視野角依存性が小さいため好ましい。

なお、本発明の一態様では、液晶表示装置において、カラーフィルタを用いることでカラ
ーの画像を表示しても良いし、異なる色相の光を発する複数の光源を順次点灯させること
で、カラーの画像を表示しても良い。

なお、信号線駆動回路４００３からの画像信号や、ＦＰＣ４０１８からの各種制御信号及
び電源電位は、引き回し配線４０３０及び４０３１を介して、走査線駆動回路４００４ま
たは画素部４００２に与えられる。

なお、本実施の形態では、液晶の駆動方法としてＦＦＳ（ＦｒｉｎｇｅＦｉｅｌｄＳ
ｗｉｔｃｈｉｎｇ）モードを用いる場合を例示したが、液晶の駆動方法としては、ＴＮ（
ＴｗｉｓｔｅｄＮｅｍａｔｉｃ）モード、ＳＴＮ（ＳｕｐｅｒＴｗｉｓｔｅｄＮｅ
ｍａｔｉｃ）モード、ＶＡ（ＶｅｒｔｉｃａｌＡｌｉｇｎｍｅｎｔ）モード、ＭＶＡ（
Ｍｕｌｔｉ−ｄｏｍａｉｎＶｅｒｔｉｃａｌＡｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（
Ｉｎ−ＰｌａｎｅＳｗｉｔｃｈｉｎｇ）モード、ＯＣＢ（ＯｐｔｉｃａｌｌｙＣｏｍ
ｐｅｎｓａｔｅｄＢｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ブルー相モード、ＴＢＡ（Ｔ
ｒａｎｓｖｅｒｓｅＢｅｎｄＡｌｉｇｎｍｅｎｔ）モード、ＶＡ−ＩＰＳモード、Ｅ
ＣＢ（ＥｌｅｃｔｒｉｃａｌｌｙＣｏｎｔｒｏｌｌｅｄＢｉｒｅｆｒｉｎｇｅｎｃｅ
）モード、ＦＬＣ（ＦｅｒｒｏｅｌｅｃｔｒｉｃＬｉｑｕｉｄＣｒｙｓｔａｌ）モー
ド、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃＬｉｑｕｉｄＣｒｙｓｔａｌ）
モード、ＰＤＬＣ（ＰｏｌｙｍｅｒＤｉｓｐｅｒｓｅｄＬｉｑｕｉｄＣｒｙｓｔａ
ｌ）モード、ＰＮＬＣ（ＰｏｌｙｍｅｒＮｅｔｗｏｒｋＬｉｑｕｉｄＣｒｙｓｔａ
ｌ）モード、ゲストホストモード、ＡＳＶ（ＡｄｖａｎｃｅｄＳｕｐｅｒＶｉｅｗ）
モードなどを適用することも可能である。

（実施の形態７）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジ
タルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲー
ションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、
複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴ
Ｍ）、自動販売機などが挙げられる。これら電子機器の具体例を図１５に示す。

図１５（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、
表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタ
イラス５００８等を有する。表示部５００３または表示部５００４に、或いはその他の回
路に、本発明の一態様に係る半導体装置を用いることができる。なお、図１５（Ａ）に示
した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯
型ゲーム機が有する表示部の数は、これに限定されない。

図１５（Ｂ）は表示機器であり、筐体５２０１、表示部５２０２、支持台５２０３等を有
する。表示部５２０２に、或いはその他の回路に、本発明の一態様に係る半導体装置を用
いることができる。なお、表示機器には、パーソナルコンピュータ用、ＴＶ放送受信用、
広告表示用などの全ての情報表示用表示機器が含まれる。

図１５（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２
、キーボード５４０３、ポインティングデバイス５４０４等を有する。表示部５４０２に
、或いはその他の回路に、本発明の一態様に係る半導体装置を用いることができる。

図１５（Ｄ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部
５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表
示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６
０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６
０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部
５６０５により可動となっている。第１表示部５６０３における映像の切り替えを、接続
部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替
える構成としても良い。第１表示部５６０３または第２表示部５６０４に、或いはその他
の回路に、本発明の一態様に係る半導体装置を用いることができる。なお、第１表示部５
６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加さ
れた半導体装置を用いるようにしても良い。なお、位置入力装置としての機能は、半導体
装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置として
の機能は、フォトセンサとも呼ばれる光電変換素子を半導体装置の画素部に設けることで
も、付加することができる。

図１５（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８
０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０
４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体
５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部
５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接
続部５８０６により可動となっている。表示部５８０３における映像の切り替えを、接続
部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って行う構成
としても良い。表示部５８０３に、或いはその他の回路に、本発明の一態様に係る半導体
装置を用いることできる。

ここで、本発明の一態様は、以下に示す半導体装置をその範疇に含む。

本発明の一態様は、トランジスタＭ２ａ、トランジスタＭ２ｂ、スイッチＳ３ａ、スイッ
チＳ３ｂ、スイッチＳ４ａ及びスイッチＳ４ｂを有する半導体装置である。トランジスタ
Ｍ２ａは、第１の端子が配線１３と接続され、第２の端子が配線１２と接続される。トラ
ンジスタＭ２ｂは、第１の端子が配線１３と接続され、第２の端子が配線１２と接続され
る。スイッチＳ３ａは、第２の端子がトランジスタＭ２ａのゲートと接続される。スイッ
チＳ３ｂは、第１の端子がスイッチＳ３ａの第１の端子と接続され、第２の端子がトラン
ジスタＭ２ｂのゲートと接続される。スイッチＳ４ａは、第１の端子が配線１４と接続さ
れ、第２の端子がトランジスタＭ２ａのゲートと接続される。スイッチＳ４ｂは、第１の
端子が配線１４と接続され、第２の端子がトランジスタＭ２ｂのゲートと接続される（図
１６（Ａ）参照）。

なお、上記半導体装置は、スイッチＳ３ａ及びスイッチＳ４ｂがオンであり、スイッチＳ
３ｂ及びスイッチＳ４ａがオフである期間Ｔａと、スイッチＳ３ａ及びスイッチＳ４ｂが
オフであり、スイッチＳ３ｂ及びスイッチＳ４ａがオンである期間Ｔｂと、を有していて
もよい。また、スイッチＳ３ａ、スイッチＳ３ｂ、スイッチＳ４ａ及びスイッチＳ４ｂが
オフである期間を有していてもよい。

なお、上記半導体装置において、期間Ｔａは、スイッチＳ３ａの第１の端子の電位がトラ
ンジスタＭ２ａがオンになる値であり、配線１４の電位がトランジスタＭ２ｂがオンにな
る値である期間Ｔ３ａと、スイッチＳ３ａの第１の端子の電位がトランジスタＭ２ａがオ
ンになる値であり、配線１４の電位がトランジスタＭ２ｂがオフになる値である期間Ｔ４
ａと、を有していてもよい。また、期間Ｔｂは、スイッチＳ３ｂの第１の端子の電位がト
ランジスタＭ２ｂがオンになる値であり、配線１４の電位がトランジスタＭ２ａがオンに
なる値である期間Ｔ３ｂと、スイッチＳ３ｂの第１の端子の電位がトランジスタＭ２ｂが
オンになる値であり、配線１４の電位がトランジスタＭ２ａがオフになる値である期間Ｔ
４ｂと、を有していてもよい。

なお、上記半導体装置は、トランジスタＭ８、及びトランジスタＭ９を有していてもよい
。トランジスタＭ８は、第１の端子が配線１８と接続され、第２の端子がスイッチＳ３ａ
の第１の端子と接続され、ゲートが配線１８と接続される。トランジスタＭ９は、第１の
端子が配線１３と接続され、第２の端子がスイッチＳ３ａの第１の端子と接続される（図
１６（Ｂ）参照）。

また、本発明の一態様は、トランジスタＭ１、トランジスタＭ２ａ及びトランジスタＭ２
ｂを有する半導体装置である。トランジスタＭ１は、第１の端子が配線１１と接続され、
第２の端子が配線１２と接続される。トランジスタＭ２ａは、第１の端子が配線１３と接
続され、第２の端子が配線１２と接続される。トランジスタＭ２ｂは、第１の端子が配線
１３と接続され、第２の端子が配線１２と接続される（図１６（Ｃ）参照）。そして、上
記半導体装置は、トランジスタＭ１がオンであり、トランジスタＭ２ａ及びトランジスタ
Ｍ２ｂがオフである期間（期間Ｔ１ａ、期間Ｔ２ａ、期間Ｔ１ｂ又は期間Ｔ２ｂ）と、ト
ランジスタＭ１がオフであり、トランジスタＭ２ａ及びトランジスタＭ２ｂがオンである
期間（例えば期間Ｔ３ａ又は期間Ｔ３ｂ）と、トランジスタＭ１及びトランジスタＭ２ｂ
がオフであり、トランジスタＭ２ａがオンである期間（例えば期間Ｔ４ａ）と、トランジ
スタＭ１及びトランジスタＭ２ａがオフであり、トランジスタＭ２ｂがオンである期間（
例えば期間Ｔ４ｂ）と、を有する。

Ｃ１クロック信号
Ｃ容量素子
ＣＫ１信号
ＣＫ２信号
Ｇ走査線
Ｇ１走査線
Ｇｙ走査線
Ｍ１トランジスタ
Ｍ２ａトランジスタ
Ｍ２ｂトランジスタ
Ｍ３ａトランジスタ
Ｍ３ｂトランジスタ
Ｍ４ａトランジスタ
Ｍ４ｂトランジスタ
Ｍ５トランジスタ
Ｍ６トランジスタ
Ｍ７ａトランジスタ
Ｍ７ｂトランジスタ
Ｍ８トランジスタ
Ｍ９トランジスタ
Ｍ１０トランジスタ
Ｍ１１トランジスタ
Ｍ１２トランジスタ
Ｍ１３トランジスタ
Ｍ１４トランジスタ
Ｍ１５トランジスタ
Ｍ１６トランジスタ
Ｍ１７トランジスタ
Ｍ１８トランジスタ
Ｎ１ノード
Ｎ２ａノード
Ｎ２ｂノード
Ｎ３ノード
Ｓ信号線
Ｓｘ信号線
Ｓ１信号線
Ｓ３ａスイッチ
Ｓ３ｂスイッチ
Ｓ４ａスイッチ
Ｓ４ｂスイッチ
ＳＣＫ１信号
ＳＣＫ２信号
Ｔａ期間
Ｔｂ期間
Ｔ１ａ期間
Ｔ１ｂ期間
Ｔ２ａ期間
Ｔ２ｂ期間
Ｔ３ａ期間
Ｔ３ｂ期間
Ｔ４ａ期間
Ｔ４ｂ期間
Ｔ１３トランジスタ
Ｔ１４トランジスタ
Ｔ１５トランジスタ
Ｖ１電位
Ｖ２電位
Ｖｇ１スキャン信号
ＶＮ１電位
ＶＮ２ａ電位
ＶＮ２ｂ電位
ＳＰ信号
ＲＥ信号
ＯＵＴ信号
ＳＥＬａ信号
ＳＥＬｂ信号
ＳＳＰ信号
ＳＯＵＴ信号
１０回路
１１配線
１２配線
１３配線
１４配線
１５配線
１６ａ配線
１６ｂ配線
１７配線
１８配線
２０回路
３０順序回路
６０パネル
６１画素部
６２画素
６３走査線駆動回路
６４信号線駆動回路
６５液晶素子
６６トランジスタ
６７容量素子
２０１トランジスタ
２０２トランジスタ
２０３導電膜
２０４導電膜
２０５絶縁膜
２０６半導体膜
２０７導電膜
２０８導電膜
２０９絶縁膜
２１０絶縁膜
２１１絶縁膜
２１２導電膜
２１３半導体膜
２１４導電膜
２１５導電膜
２１７絶縁膜
４００１基板
４００２画素部
４００３信号線駆動回路
４００４走査線駆動回路
４００５封止材
４００６基板
４０１０トランジスタ
４０１８ＦＰＣ
４０２０絶縁膜
４０２１電極
４０２２トランジスタ
４０２３液晶素子
４０２４導電膜
４０２５絶縁膜
４０２６絶縁膜
４０２７電極
４０２８液晶層
４０３０配線
５００１筐体
５００２筐体
５００３表示部
５００４表示部
５００５マイクロホン
５００６スピーカー
５００７操作キー
５００８スタイラス
５２０１筐体
５２０２表示部
５２０３支持台
５４０１筐体
５４０２表示部
５４０３キーボード
５４０４ポインティングデバイス
５６０１筐体
５６０２筐体
５６０３表示部
５６０４表示部
５６０５接続部
５６０６操作キー
５８０１筐体
５８０２筐体
５８０３表示部
５８０４操作キー
５８０５レンズ
５８０６接続部

Claims

第１乃至第１２のトランジスタを有し、
前記第１乃至第１２のトランジスタは同じ極性であり、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第１２のトランジスタのゲートと電気的に接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと電気的に接続され、
前記第９のトランジスタのソース又はドレインの一方は、前記第１０のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第９のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、
前記第９のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートと電気的に接続され、
前記第１１のトランジスタのソース又はドレインの一方は、前記第１２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１１のトランジスタのソース又はドレインの一方は、前記第７のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第１１のトランジスタのソース又はドレインの一方は、前記第９のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第１１のトランジスタのソース又はドレインの他方は、前記第１１のトランジスタのゲートと電気的に接続され、
前記第８のトランジスタのＷ（Ｗはチャネル幅）／Ｌ（Ｌはチャネル長）は、前記第７のトランジスタのＷ／Ｌよりも大きく、
前記第１０のトランジスタのＷ／Ｌは、前記第９のトランジスタのＷ／Ｌよりも大きいことを特徴とする半導体装置。
請求項１において、
前記第２のトランジスタのＷ／Ｌは、前記第３のトランジスタのＷ／Ｌと概ね等しく、
前記第７のトランジスタのＷ／Ｌは、前記第９のトランジスタのＷ／Ｌと概ね等しく、
前記第８のトランジスタのＷ／Ｌは、前記第１０のトランジスタのＷ／Ｌと概ね等しいことを特徴とする半導体装置。
請求項１又は請求項２において、
前記第７のトランジスタは、第１の信号に応じて制御され、
前記第８のトランジスタは、第２の信号に応じて制御され、
前記第９のトランジスタは、前記第２の信号に応じて制御され、
前記第１０のトランジスタは、前記第１の信号に応じて制御されることを特徴とする半導体装置。
請求項１又は請求項２において、
前記第７のトランジスタのゲートは、第１の配線と電気的に接続され、
前記第８のトランジスタのゲートは、第２の配線と電気的に接続され、
前記第９のトランジスタのゲートは、前記第２の配線と電気的に接続され、
前記第１０のトランジスタのゲートは、前記第１の配線と電気的に接続されることを特徴とする半導体装置。