JP6136346B2 - Epitaxial silicon wafer manufacturing method - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 62
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims description 36
- 229910052710 silicon Inorganic materials 0.000 title claims description 36
- 239000010703 silicon Substances 0.000 title claims description 36
- 229910052760 oxygen Inorganic materials 0.000 claims description 60
- 239000001301 oxygen Substances 0.000 claims description 60
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 58
- 238000000137 annealing Methods 0.000 claims description 40
- 238000000034 method Methods 0.000 claims description 40
- 239000002244 precipitate Substances 0.000 claims description 31
- 238000010438 heat treatment Methods 0.000 claims description 23
- 238000001556 precipitation Methods 0.000 claims description 22
- 239000000047 product Substances 0.000 claims description 15
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 12
- 239000002344 surface layer Substances 0.000 claims description 12
- 239000010410 layer Substances 0.000 claims description 7
- 238000000149 argon plasma sintering Methods 0.000 claims description 6
- 229910052757 nitrogen Inorganic materials 0.000 claims description 6
- 239000013078 crystal Substances 0.000 claims description 5
- 238000002834 transmittance Methods 0.000 claims description 3
- 238000005520 cutting process Methods 0.000 claims description 2
- 230000003247 decreasing effect Effects 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 description 103
- 230000008646 thermal stress Effects 0.000 description 11
- 238000012360 testing method Methods 0.000 description 8
- 238000005033 Fourier transform infrared spectroscopy Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000004854 X-ray topography Methods 0.000 description 3
- 238000012795 verification Methods 0.000 description 3
- 238000001816 cooling Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 150000002926 oxygen Chemical class 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000000790 scattering method Methods 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000003325 tomography Methods 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 1
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- Crystals, And After-Treatments Of Crystals (AREA)
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Description
本発明は、表面にエピタキシャル層が形成されたエピタキシャルシリコンウェーハの製造方法に関し、特に、ミリ秒アニール処理を含む半導体デバイスの製造プロセスに供するのに適したエピタキシャルシリコンウェーハの製造方法に関する。
The present invention relates to a method for producing an epitaxial silicon wafer in which an epitaxial layer is formed on the surface, in particular to a method for producing an epitaxial silicon wafer suitable for subjecting to the manufacturing process of a semiconductor device including the millisecond annealing treatment.
エピタキシャルシリコンウェーハ（以下、単に「ウェーハ」ともいう）を素材とする半導体デバイス（以下、単に「デバイス」ともいう）の製造においては、デバイスの微細化に伴う極浅接合領域の形成のため、ウェーハにイオン注入された不純物（ドーパント）の活性化率を向上させつつ、その不純物の拡散を抑制することが求められている。近年、この要求に応じ、デバイス製造プロセスには、イオン注入を含む熱プロセスの後、ウェーハ表層を瞬間的に高温に加熱するミリ秒アニール（ＭＳＡ：Millisecond Annealing）処理が導入されている。特に、４５ｎｍノード（ｈｐ６５）のデバイスの製造からは、ミリ秒アニール処理として、ＦＬＡ（Flash Lamp Annealing）、ＬＳＡ（Laser Spike Annealing）またはＬＴＰ（Laser Thermal Process）などが用いられている。 In the manufacture of semiconductor devices (hereinafter also simply referred to as “devices”) made of epitaxial silicon wafers (hereinafter also simply referred to as “wafers”), the wafers are formed because of the formation of ultra-shallow junction regions associated with device miniaturization. Therefore, it is required to suppress the diffusion of impurities while improving the activation rate of the impurities (dopants) ion-implanted into the layers. In recent years, in response to this requirement, a millisecond annealing (MSA) process is introduced into the device manufacturing process, in which a wafer surface layer is instantaneously heated to a high temperature after a thermal process including ion implantation. In particular, from the manufacture of a 45 nm node (hp65) device, FLA (Flash Lamp Annealing), LSA (Laser Spike Annealing), LTP (Laser Thermal Process), or the like is used as the millisecond annealing process.
これらのミリ秒アニール処理のうち、ＦＬＡでは、例えば、ハロゲンランプやキセノンランプによるフラッシュライトをウェーハ表面の全面に極短時間照射し、これによりウェーハ表層を瞬間的に１１００℃以上に加熱し、冷却する（例えば、特許文献１参照）。ＬＳＡでは、例えば、レーザー光をウェーハ表面の全域にわたり走査し、これによりウェーハ表層を瞬間的に１０００℃以上に加熱し、冷却する（例えば、特許文献２参照）。 Among these millisecond annealing processes, FLA, for example, irradiates the entire surface of the wafer with a flashlight using a halogen lamp or a xenon lamp for an extremely short time, thereby heating the wafer surface layer to 1100 ° C. or higher instantaneously and cooling it. (For example, refer to Patent Document 1). In LSA, for example, laser light is scanned over the entire surface of the wafer, whereby the wafer surface layer is instantaneously heated to 1000 ° C. or higher and cooled (for example, see Patent Document 2).
ところで、このようなミリ秒アニール処理において、ウェーハ表層は、フラッシュライトやレーザー光による１マイクロ秒〜１０ミリ秒程度の瞬時の照射により、急激に極短時間、高温状態となる。このため、ウェーハには、その表層に高い熱応力が付与される。とりわけ、ＦＬＡの場合は、ＬＳＡの場合と比較し、熱応力が高くなりがちである。ＬＳＡの場合、ウェーハ表面が順次に部分的に加熱されることから、熱がウェーハの厚み方向と面内方向の両方に伝播し、その結果、熱応力が比較的緩和されるのに対し、ＦＬＡの場合は、ウェーハ表面の全面が同時に加熱されることから、熱がウェーハの厚み方向にしか伝播する余地がなく、その結果、熱応力が著しくなるためである。 By the way, in such a millisecond annealing process, the wafer surface layer is rapidly brought into a high temperature state for a very short time by instantaneous irradiation of about 1 microsecond to 10 milliseconds with a flashlight or laser light. For this reason, high thermal stress is given to the surface layer of the wafer. In particular, FLA tends to have higher thermal stress than LSA. In the case of LSA, since the wafer surface is partially heated sequentially, heat propagates in both the thickness direction and in-plane direction of the wafer, and as a result, thermal stress is relatively relaxed, whereas FLA In this case, since the entire surface of the wafer is simultaneously heated, there is no room for heat to propagate only in the thickness direction of the wafer, and as a result, the thermal stress becomes significant.
ここで、ウェーハ中に酸素析出物（ＢＭＤ：Bulk Micro Defect）が過度に形成されていると、ミリ秒アニール処理で付与された熱応力により、ウェーハ表層の酸素析出物を起点にしてスリップ転位が発生することがある。スリップ転位が発生した場合、ウェーハは塑性変形を起こして反る。そして、デバイス製造プロセスにおいて、ウェーハの反りが起こると、フォトリソグラフィ時に下地パターンとの重ね合わせのズレが生じるため、デバイスの歩留まりを低下させることになる。 Here, if oxygen precipitates (BMD: Bulk Micro Defect) are excessively formed in the wafer, slip dislocation starts from the oxygen precipitates on the surface of the wafer due to the thermal stress applied by the millisecond annealing treatment. May occur. When slip dislocation occurs, the wafer warps due to plastic deformation. In the device manufacturing process, if the wafer is warped, misalignment with the base pattern occurs at the time of photolithography, which reduces the device yield.
この事態を踏まえ、従来は、デバイスの量産に先立ち、酸素析出物の状態が種々異なる多数のウェーハをサンプルとして準備し、これらのサンプルを用いてデバイスの実製造プロセスにて試験生産を行い、長期にわたってウェーハ反りの発生状況を検証している。そして、このような長期にわたる試行錯誤の検証により、ウェーハ反りの発生しない酸素析出物の適正な条件を見極め、その適正な条件のウェーハを製造しデバイス製造プロセスに供給することにより、歩留まりの高いデバイスの量産を図っている。 In light of this situation, prior to mass production of devices, many wafers with different oxygen precipitate states were prepared as samples, and these samples were used for test production in the actual manufacturing process of devices. The generation situation of the wafer warp is verified. Through long-term trial and error verification, we can determine the appropriate conditions for oxygen precipitates that do not cause wafer warpage, and manufacture wafers with the appropriate conditions and supply them to the device manufacturing process, resulting in high yield devices. We are aiming for mass production.
また、デバイス製造プロセスでミリ秒アニール処理に伴う熱応力に起因したスリップ転位によるウェーハ反りを未然に防止できるように、特許文献１には、最高温度が１０５０℃以上シリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上の条件とされる熱処理工程を有するデバイス製造プロセスに供されるエピタキシャルシリコンウェーハが開示されている。このウェーハは、例えば、抵抗値が０．０２Ωｃｍ〜１ｋΩｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが１４．０×１０17〜２２×１０17ａｔｏｍｓ／ｃｍ3（Ｏｌｄ−ＡＳＴＭ）とされたものであり、その表面にエピタキシャル層を成長させる前後において、処理温度１１５０℃〜１３００℃の範囲、保持時間５ｓｅｃ〜１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ〜０．１℃／ｓｅｃの範囲とされる析出溶解熱処理が施され、酸素析出物を消滅させたものである。 Further, in order to prevent wafer warpage due to slip dislocation caused by thermal stress accompanying millisecond annealing in the device manufacturing process, Patent Document 1 discloses a temperature increase / decrease rate at a maximum temperature of 1050 ° C. or more and below the melting point of silicon. Discloses an epitaxial silicon wafer that is subjected to a device manufacturing process having a heat treatment step in which the temperature is 150 ° C./sec or more. For example, this wafer is doped with boron so that the resistance value is 0.02 Ωcm to 1 kΩcm, and the initial oxygen concentration Oi is 14.0 × 10 17 to 22 × 10 17 atoms / cm 3 (Old-ASTM). Before and after growing an epitaxial layer on the surface, a processing temperature range of 1150 ° C. to 1300 ° C., a holding time range of 5 sec to 1 min, and a cooling rate of 10 ° C./sec to 0.1 ° C./sec The precipitate is dissolved and heat-treated to eliminate oxygen precipitates.
特許文献２には、デバイス製造プロセスでＬＳＡ処理に伴う熱応力に起因したスリップ転位の発生を防止するウェーハが開示されている。このウェーハは、ＬＳＡ処理時においてウェーハに含まれる板状酸素析出物の対角線長をＳ［ｎｍ］、ＬＳＡ処理における最高到達温度をＴ［℃］とした場合、Ｔ×Ｓ2≦９×１０6を満たすものである。 Patent Document 2 discloses a wafer that prevents the occurrence of slip dislocation due to thermal stress associated with LSA processing in a device manufacturing process. In this wafer, when the diagonal length of the plate-like oxygen precipitates contained in the wafer during LSA treatment is S [nm] and the maximum temperature reached in LSA treatment is T [° C.], T × S 2 ≦ 9 × 10 6 It satisfies.
しかし、前記特許文献１に開示されたウェーハは、その製造段階で、エピタキシャル層を形成する処理の前後に、酸素析出物を消滅させる格別な熱処理が必要となる。このため、ウェーハの製造コストの上昇を招く可能性がある。 However, the wafer disclosed in Patent Document 1 requires a special heat treatment to eliminate oxygen precipitates before and after the process of forming the epitaxial layer in the manufacturing stage. For this reason, the manufacturing cost of the wafer may increase.
また、前記特許文献２に開示されたウェーハは、供されるデバイス製造プロセスのミリ秒アニールがＬＳＡに限定されていること、規定される酸素析出物が板状のものに限定されていることから、ミリ秒アニール処理としてウェーハに著しい熱応力が付与されるＦＬＡを採用する場合や、酸素析出物が板状以外となる場合などといったように、条件次第では、スリップ転位の発生を防止できないおそれがある。したがって、前記特許文献２に開示されたウェーハは、ＬＳＡを使用するデバイス製造プロセス以外のデバイス製造プロセスにおいてはウェーハ反りを確実に防止するには十分といえない。しかも、ウェーハ反りの発生防止が十分でないと、半導体デバイスの量産にあたり、依然として、ウェーハ反りの発生しない条件を見極める検証が長期にわたるので、デバイスの量産化に支障を来たすおそれがある。 Further, in the wafer disclosed in Patent Document 2, the millisecond annealing of the device manufacturing process provided is limited to LSA, and the specified oxygen precipitates are limited to plate-like ones. Depending on the conditions, such as when FLA that applies a significant thermal stress to the wafer as a millisecond annealing treatment or when the oxygen precipitates are other than a plate shape may not be able to prevent the occurrence of slip dislocations. is there. Therefore, the wafer disclosed in Patent Document 2 is not sufficient for reliably preventing the wafer warpage in a device manufacturing process other than the device manufacturing process using LSA. In addition, if the prevention of wafer warpage is not sufficient, verification of the conditions under which wafer warpage does not occur will continue for a long time in the mass production of semiconductor devices, which may hinder the mass production of devices.
本発明は、このような実情に鑑みてなされたものであり、ウェーハの製造段階で酸素析出物を消滅させる格別な熱処理を要することなく、ミリ秒アニール処理を含む半導体デバイス製造プロセスでウェーハ反りを確実に防止することができるエピタキシャルシリコンウェーハの製造方法を提供することを目的とする。
The present invention has been made in view of such circumstances, and does not require a special heat treatment for eliminating oxygen precipitates in the wafer manufacturing stage, and does not warp the wafer in a semiconductor device manufacturing process including millisecond annealing. An object of the present invention is to provide a method of manufacturing an epitaxial silicon wafer that can be surely prevented.
本発明者らは、上記目的を達成するため、後述する実施例で実証するように、ウェーハ中の酸素析出物（ＢＭＤ）の状態、ミリ秒アニール処理における加熱温度条件、およびウェーハ反りの発生状況について、それらの関連を調査する試験を行った。その結果、下記の知見を得た。 In order to achieve the above-mentioned object, the present inventors, as will be demonstrated in the examples described later, the state of oxygen precipitates (BMD) in the wafer, the heating temperature condition in the millisecond annealing process, and the occurrence of warpage of the wafer A study was conducted to investigate their relationship. As a result, the following knowledge was obtained.
ミリ秒アニール処理としてＦＬＡを採用し、シリコンウェーハ表層がＦＬＡによって１２５０℃以上に加熱される場合に限って、ウェーハ反りが発生するものがあった。 Only when FLA was adopted as the millisecond annealing treatment and the silicon wafer surface layer was heated to 1250 ° C. or higher by FLA, wafer warpage occurred.
ここで、ウェーハにＦＬＡを施すにあたり、予め、イオン注入を含む熱プロセスを想定した熱処理を施して酸素析出物を析出・成長させ、この熱処理の前後でＦＴＩＲ（フーリエ変換赤外分光光度計）によって計測したウェーハ中の酸素濃度から酸素析出物の析出量（以下、「酸素析出量」ともいう）、いわゆるΔＯｉを算出しておいた。さらに、ＭＯ−４４１装置（Raytex社製）を用いた９０°光散乱法によって、上記の熱処理後にウェーハ中の酸素析出物の密度（以下、「ＢＭＤ密度」ともいう）と散乱強度を計測し、その散乱強度から酸素析出物の体積（以下、「ＢＭＤ体積」ともいう）を求めておいた。 Here, when FLA is applied to a wafer, a heat treatment that assumes a thermal process including ion implantation is performed in advance to precipitate and grow oxygen precipitates, and before and after this heat treatment, an FTIR (Fourier Transform Infrared Spectrophotometer) is used. A precipitation amount of oxygen precipitates (hereinafter also referred to as “oxygen precipitation amount”), so-called ΔOi, was calculated from the measured oxygen concentration in the wafer. Furthermore, the density of oxygen precipitates in the wafer (hereinafter also referred to as “BMD density”) and the scattering intensity are measured after the heat treatment by a 90 ° light scattering method using an MO-441 apparatus (manufactured by Raytex). The volume of oxygen precipitates (hereinafter also referred to as “BMD volume”) was determined from the scattering intensity.
そして、ウェーハ中の酸素析出量、およびＢＭＤ密度とＢＭＤ体積の積を指標とし、酸素析出量が３×１０17ａｔｏｍｓ／ｃｍ3（Ｏｌｄ−ＡＳＴＭ）を超え、且つＢＭＤ密度とＢＭＤ体積の積が３．０×１０11を超えるウェーハに限って、ウェーハ反りが発生していることがわかった。 The oxygen precipitation amount in the wafer and the product of the BMD density and the BMD volume are used as indices, the oxygen precipitation amount exceeds 3 × 10 17 atoms / cm 3 (Old-ASTM), and the product of the BMD density and the BMD volume is It was found that wafer warpage occurred only on wafers exceeding 3.0 × 10 11 .
本発明は、上記の知見に基づいて完成させたものであり、その要旨は下記のエピタキシャルシリコンウェーハの製造方法にある。すなわち、半導体デバイスの製造プロセスに供されるエピタキシャルシリコンウェーハの製造方法であって、シリコン単結晶のインゴットを製造する工程と、前記インゴットからシリコンウェーハを切り出す工程と、前記シリコンウェーハの表面にエピタキシャル層を形成して、エピタキシャルシリコンウェーハを製造する工程と、を含み、前記半導体デバイス製造プロセスがシリコンウェーハ表層を瞬間的に１２５０℃以上に加熱するミリ秒アニール処理を含み、前記インゴットを製造する工程は、前記半導体デバイス製造プロセス中で前記ミリ秒アニール処理の前段階の熱プロセスを想定した熱処理を施した後の前記エピタキシャルシリコンウェーハにおいて、酸素析出物の析出量が０．５０×１０ １７ 〜３×１０１７ａｔｏｍｓ／ｃｍ３（Ｏｌｄ−ＡＳＴＭ）であり、９０°光散乱法によって測定される酸素析出物の密度と体積の積が０．４９×１０ １１ 〜３．０×１０１１ となるように、前記インゴットの酸素濃度および窒素濃度を調整する工程を含み、前記熱プロセスを想定した熱処理が、昇温速度を５℃／分として７００℃から１０００℃まで昇温させた後、１０００℃で保持し、その後に降温速度を５℃／分として７００℃まで降温させるものであり、前記酸素析出物の体積が、ＭＯ−４４１装置を用い、レーザー出力を１００ｍＷとし、減衰フィルターの透過率を１０％として、９０°光散乱法によってＬＳＴＤの散乱強度を計測し、この散乱強度の１／２乗を算出したものであることを特徴とする。
The present invention has been completed based on the above findings, and the gist thereof is the following method for manufacturing an epitaxial silicon wafer. That is, a method of manufacturing an epitaxial silicon wafer used in a semiconductor device manufacturing process, a step of manufacturing a silicon single crystal ingot, a step of cutting a silicon wafer from the ingot, and an epitaxial layer on the surface of the silicon wafer Forming the epitaxial silicon wafer, and the semiconductor device manufacturing process includes a millisecond annealing process in which the silicon wafer surface layer is instantaneously heated to 1250 ° C. or higher, and the step of manufacturing the ingot includes: the semiconductor device in the manufacturing process in the epitaxial silicon wafer after the heat treatment assuming thermal process stage prior to the millisecond annealing, precipitation amount is 0.50 × 10 17 ~ 3 of oxygen precipitates × 10 17 atoms / c 3 is a (Old-ASTM), such that the density and volume of the product of the oxygen precipitates is measured by the 90 ° light scattering method is 0.49 × 10 11 ~ 3.0 × 10 11, the oxygen of the ingot A heat treatment that includes the step of adjusting the concentration and the nitrogen concentration, assuming that the thermal process is performed, raises the temperature from 700 ° C. to 1000 ° C. at a rate of temperature increase of 5 ° C./min, and then maintains the temperature at 1000 ° C. The temperature is lowered to 700 ° C. at a rate of 5 ° C./min, the volume of the oxygen precipitate is 90 ° light using an MO-441 apparatus, the laser output is 100 mW, the transmittance of the attenuation filter is 10%. by scattering method measures the scattering intensity of LSTD, characterized der Rukoto that calculates the square root of the scattering intensity.
上記のウェーハは、例えば、前記ミリ秒アニール処理としてＦＬＡ（Flash Lamp Annealing）が施されるものである。 The wafer is subjected to, for example, FLA (Flash Lamp Annealing) as the millisecond annealing process.
本発明の製造方法により製造されるエピタキシャルシリコンウェーハによれば、ウェーハの製造段階で酸素析出物を消滅させるような格別な熱処理を要しないし、デバイス製造プロセスでのミリ秒アニール処理によってシリコンウェーハ表層が１２５０℃以上に加熱される場合であっても、ミリ秒アニール処理を施す時点で、ウェーハ中の酸素析出量、およびＢＭＤ密度とＢＭＤ体積の積を制限しているので、ウェーハ反りを確実に防止することができる。
According to the epitaxial silicon wafer manufactured by the manufacturing method of the present invention, no special heat treatment is required to eliminate oxygen precipitates in the wafer manufacturing stage, and the silicon wafer surface layer is obtained by millisecond annealing in the device manufacturing process. Even when heated to 1250 ° C. or higher, the amount of oxygen precipitation in the wafer and the product of BMD density and BMD volume are limited at the time of applying the millisecond annealing treatment, so that the wafer warpage can be reliably ensured. Can be prevented.
以下に、本発明のエピタキシャルシリコンウェーハの製造方法について、その実施形態を詳述する。本発明の製造方法により製造されるウェーハは、シリコン単結晶のインゴットから切り出され、鏡面研磨を経て、さらに洗浄を経た後に、その表面にエピタキシャル層が形成されたものである。このとき、シリコン単結晶インゴットは、チョクラルスキー法による引き上げ育成によって製造され、これにより、そのインゴットには石英ルツボから溶出した酸素が過飽和に含まれている。このため、ウェーハにも酸素が過飽和に含まれている。また、このウェーハには、ウェーハの製造段階で酸素析出物を消滅させるような格別な熱処理は行わない。
Below, the embodiment is described in full detail about the manufacturing method of the epitaxial silicon wafer of this invention. A wafer manufactured by the manufacturing method of the present invention is cut out from an ingot of silicon single crystal, subjected to mirror polishing, and further subjected to cleaning, and then an epitaxial layer is formed on the surface thereof. At this time, the silicon single crystal ingot is manufactured by pulling and growing by the Czochralski method, and thereby the ingot contains oxygen eluted from the quartz crucible in supersaturation. For this reason, oxygen is also included in the wafer in supersaturation. Further, this wafer is not subjected to any special heat treatment that eliminates oxygen precipitates in the wafer manufacturing stage.
このような本発明の製造方法により製造されるウェーハは、デバイス製造プロセスに供され、イオン注入を含む熱プロセスを経た後、ミリ秒アニール処理が施される。このとき、ミリ秒アニール処理の前段階の熱プロセスでは、ウェーハ中に過飽和に含まれている酸素を源として酸素析出物が析出・成長し、ウェーハ中に既に存在する酸素析出物は成長する。
A wafer manufactured by such a manufacturing method of the present invention is subjected to a device manufacturing process, subjected to a thermal process including ion implantation, and then subjected to millisecond annealing. At this time, in the thermal process before the millisecond annealing treatment, oxygen precipitates are deposited and grown using oxygen contained in the supersaturation in the wafer, and oxygen precipitates already existing in the wafer grow.
特に、本発明の製造方法により製造されるウェーハは、デバイス製造プロセスでミリ秒アニール処理を施す時点、すなわち上記の熱プロセスを経た後の時点において、以下の特性を有する。上記の熱プロセスによる酸素析出物の析出量ΔＯｉを指標とし、この酸素析出量ΔＯｉが０．５０×１０ １７ 〜３×１０１７ａｔｏｍｓ／ｃｍ３（Ｏｌｄ−ＡＳＴＭ）である。この酸素析出量ΔＯｉは、上記の熱プロセスの前後でそれぞれＦＴＩＲによってウェーハ中の酸素濃度を計測し、その変化量を算出することにより得られる。
In particular, a wafer manufactured by the manufacturing method of the present invention has the following characteristics at the time of performing millisecond annealing in the device manufacturing process, that is, after the above thermal process. The oxygen precipitation amount ΔOi by the above thermal process is used as an index, and this oxygen precipitation amount ΔOi is 0.50 × 10 17 to 3 × 10 17 atoms / cm 3 (Old-ASTM ) . This oxygen precipitation amount ΔOi is obtained by measuring the oxygen concentration in the wafer by FTIR before and after the thermal process and calculating the amount of change.
加えて、上記の熱プロセス後における酸素析出物の密度（ＢＭＤ密度）と体積（ＢＭＤ体積）の積を指標として、この積が０．４９×１０ １１ 〜３．０×１０１１ である。ＢＭＤ密度は、上記の熱プロセス後にＭＯ−４４１装置（Raytex社製）を用いた９０°光散乱法によってＬＳＴＤ（Laser Scattering tomography defect）の密度を計測することにより得られる。一方、ＢＭＤ体積は、ＬＳＴＤの密度（ＢＭＤ密度）の計測と同時にＬＳＴＤの散乱強度を計測し、この散乱強度の１／２乗を算出することにより得られる。これらの計測条件について、レーザー出力は１００ｍＷとし、減衰フィルターの透過率は１０％とする。なお、ＢＭＤ密度の単位は［／ｃｍ３］であり、ＢＭＤ体積の単位は任意単位［ａ．ｕ．］であるから、これらの積の単位は任意単位となる。
In addition, the product is 0.49 × 10 11 to 3.0 × 10 1 1 with the product of the density (BMD density) and volume (BMD volume) of the oxygen precipitates after the thermal process described above as an index. The BMD density is obtained by measuring the density of LSTD (Laser Scattering tomography defect) by the 90 ° light scattering method using an MO-441 apparatus (manufactured by Raytex) after the above thermal process. On the other hand, the BMD volume is obtained by measuring the LSTD scattering intensity simultaneously with the measurement of the LSTD density (BMD density) and calculating the ½ power of the scattering intensity. Under these measurement conditions, the laser output is 100 mW, and the transmittance of the attenuation filter is 10%. The unit of BMD density is [/ cm 3 ], and the unit of BMD volume is an arbitrary unit [a. u. ], The unit of these products is an arbitrary unit.
また、デバイス製造プロセスにおけるミリ秒アニール処理は、シリコンウェーハ表層を１マイクロ秒〜１０ミリ秒程度の極短時間の間１２５０℃以上に加熱するものとする。ミリ秒アニール処理としては、ＦＬＡ（Flash Lamp Annealing）を採用する。その他に、ミリ秒アニール処理として、ＬＳＡ（Laser Spike Annealing）やＬＴＰ（Laser Thermal Process）を採用することができる。 In the millisecond annealing process in the device manufacturing process, the silicon wafer surface layer is heated to 1250 ° C. or higher for an extremely short time of about 1 microsecond to 10 milliseconds. As the millisecond annealing process, FLA (Flash Lamp Annealing) is adopted. In addition, LSA (Laser Spike Annealing) and LTP (Laser Thermal Process) can be employed as the millisecond annealing treatment.
このように、ミリ秒アニール処理を施す時点で、ウェーハ中の酸素析出量ΔＯｉを３×１０17ａｔｏｍｓ／ｃｍ3以下に制限するとともに、ＢＭＤ密度とＢＭＤ体積の積を３．０×１０11以下に制限することにより、後述する実施例で実証するとおり、ミリ秒アニール処理によってシリコンウェーハ表層が１２５０℃以上に加熱される場合であっても、スリップ転位が発生することなく、ウェーハ反りが起こらない。もっとも、ミリ秒アニール処理の加熱温度が１２５０℃に達しない場合は、ウェーハ中の酸素析出量ΔＯｉ、およびＢＭＤ密度とＢＭＤ体積の積を特に制限しなくても、ウェーハ反りは起こらない。 As described above, when the millisecond annealing treatment is performed, the oxygen precipitation amount ΔOi in the wafer is limited to 3 × 10 17 atoms / cm 3 or less, and the product of the BMD density and the BMD volume is 3.0 × 10 11 or less. By limiting to the above, as demonstrated in the examples described later, even when the surface layer of the silicon wafer is heated to 1250 ° C. or higher by millisecond annealing, slip dislocation does not occur and wafer warpage does not occur. . However, when the heating temperature of the millisecond annealing treatment does not reach 1250 ° C., the wafer warp does not occur even if the oxygen precipitation amount ΔOi in the wafer and the product of the BMD density and the BMD volume are not particularly limited.
したがって、本発明の製造方法によれば、ウェーハの製造段階で酸素析出物を消滅させるような格別な熱処理を要することなく、ミリ秒アニール処理を含むデバイス製造プロセスでウェーハ反りを確実に防止することができる。
Therefore, according to the manufacturing method of the present invention, it is possible to reliably prevent wafer warpage in a device manufacturing process including millisecond annealing without requiring a special heat treatment that eliminates oxygen precipitates in the wafer manufacturing stage. Can do.
ここで、ＢＭＤ密度は、インゴット育成段階での酸素濃度や窒素濃度に依存する。また、酸素析出量ΔＯｉとＢＭＤ体積は、インゴット育成段階での酸素濃度や窒素濃度に加えて、デバイス製造プロセスにおける上記熱プロセスの条件に依存し、その熱プロセスの条件からシミュレーションにより推測することが可能である。 Here, the BMD density depends on the oxygen concentration and the nitrogen concentration in the ingot growing stage. The oxygen precipitation amount ΔOi and the BMD volume depend on the thermal process conditions in the device manufacturing process in addition to the oxygen concentration and nitrogen concentration in the ingot growth stage, and can be estimated by simulation from the thermal process conditions. Is possible.
このため、デバイス製造プロセスにおける上記熱プロセスの条件を把握できれば、ミリ秒アニール処理を施す時点での酸素析出量ΔＯｉ、およびＢＭＤ密度とＢＭＤ体積の積が上記の範囲となるように、インゴット育成段階でインゴット中の酸素濃度や窒素濃度を適正な範囲に調整することが可能であり、このようにすれば、ウェーハ反りが起こらないウェーハを製造することができる。その結果、半導体デバイスの量産にあたり、ウェーハ反りの発生しない条件を見極める検証が軽減されるので、歩留まりの高いデバイスの量産化を円滑に行える。 Therefore, if the conditions of the thermal process in the device manufacturing process can be grasped, the ingot growth stage is performed so that the oxygen precipitation amount ΔOi at the time of performing the millisecond annealing treatment and the product of the BMD density and the BMD volume are within the above ranges. Thus, it is possible to adjust the oxygen concentration and nitrogen concentration in the ingot to appropriate ranges, and in this way, it is possible to manufacture a wafer that does not cause wafer warpage. As a result, in mass production of semiconductor devices, verification for ascertaining conditions under which wafer warpage does not occur is reduced, so that mass production of devices with a high yield can be performed smoothly.
ウェーハ中の酸素析出量ΔＯｉの下限は、ウェーハ反りを防止する観点からは特に規定しないが、ゲッタリング能を確保するために、酸素析出量ΔＯｉは０．２×１０17ａｔｏｍｓ／ｃｍ3以上であることが好ましい。より好ましくは０．５×１０17ａｔｏｍｓ／ｃｍ3以上である。 The lower limit of the oxygen precipitation amount ΔOi in the wafer is not particularly defined from the viewpoint of preventing wafer warpage, but the oxygen precipitation amount ΔOi is 0.2 × 10 17 atoms / cm 3 or more in order to ensure gettering ability. Preferably there is. More preferably, it is 0.5 × 10 17 atoms / cm 3 or more.
以下のとおりに、ウェーハ中の酸素析出物（ＢＭＤ）の状態、ミリ秒アニール処理における加熱温度条件、およびウェーハ反りの発生状況について、それらの関連を調査する試験を行った。 Tests were conducted to investigate the relationship between the state of oxygen precipitates (BMD) in the wafer, the heating temperature conditions in the millisecond annealing process, and the occurrence of wafer warpage as follows.
サンプルとして、直径が３００ｍｍでｐ／ｐ−型のエピタキシャルシリコンウェーハを多数準備した。その際、シリコン単結晶の育成段階で窒素のドープ量を種々変更し、これによりＢＭＤ密度が種々異なるサンプルウェーハを製造した。 A large number of p / p-type epitaxial silicon wafers having a diameter of 300 mm were prepared as samples. At that time, various amounts of nitrogen dope were changed at the stage of growing the silicon single crystal, thereby producing sample wafers having different BMD densities.
各サンプルウェーハに、ミリ秒アニール処理前のイオン注入を含む熱プロセスを想定した熱処理を施し、酸素析出物を析出・成長させた。この熱処理では、昇温速度を５℃／分として７００℃から１０００℃まで昇温させた後、１０００℃で保持し、その後に降温速度を５℃／分として７００℃まで降温させた。その際、１０００℃の保持時間を２〜１６時間の範囲内で変更し、これによりＢＭＤ体積、さらに酸素析出量ΔＯｉが種々異なるようにした。 Each sample wafer was subjected to a heat treatment assuming a thermal process including ion implantation before millisecond annealing treatment to precipitate and grow oxygen precipitates. In this heat treatment, the temperature was raised from 700 ° C. to 1000 ° C. at a rate of temperature increase of 5 ° C./min, then held at 1000 ° C., and then the temperature was lowered to 700 ° C. at a rate of 5 ° C./min. At that time, the holding time at 1000 ° C. was changed within the range of 2 to 16 hours, so that the BMD volume and the oxygen precipitation amount ΔOi were varied.
その熱処理の前後でそれぞれＦＴＩＲによってサンプルウェーハ中の酸素濃度を計測し、その変化量から酸素析出物の析出量ΔＯｉを求めた。また、上記の熱処理後に、９０°光散乱法によってサンプルウェーハ中のＬＳＴＤの密度と散乱強度を計測し、これらからＢＭＤ密度とＢＭＤ体積を求めた。 Before and after the heat treatment, the oxygen concentration in the sample wafer was measured by FTIR, and the precipitation amount ΔOi of the oxygen precipitate was determined from the amount of change. Further, after the above heat treatment, the density and scattering intensity of LSTD in the sample wafer were measured by a 90 ° light scattering method, and the BMD density and the BMD volume were determined from these.
上記の熱処理後、ＦＬＡ熱処理炉を用い、各サンプルウェーハにミリ秒アニール処理を施す熱応力負荷試験を行った。その際、ＦＬＡ処理時のシリコンウェーハ表層の最高到達温度を１２００℃、１２５０℃、１３００℃とした３水準で実施し、実操業を想定して個々のＦＬＡ処理を連続して２回繰り返した。 After the heat treatment, a thermal stress load test was performed in which each sample wafer was subjected to a millisecond annealing treatment using a FLA heat treatment furnace. At that time, the maximum reached temperature of the silicon wafer surface layer during the FLA treatment was carried out at three levels of 1200 ° C., 1250 ° C., and 1300 ° C., and each FLA treatment was repeated twice in succession assuming actual operation.
そのＦＬＡ処理の前後でそれぞれ各サンプルウェーハの形状を測定しておき、ウェーハ反り量の変化を求めた。また、ＦＬＡ処理の後に、Ｘ線トポグラフィー観察によりスリップ転位の有無を調査した。試験結果を下記の表１に示す。 The shape of each sample wafer was measured before and after the FLA treatment, and the change in the amount of warpage of the wafer was determined. After FLA treatment, the presence or absence of slip dislocation was examined by X-ray topography observation. The test results are shown in Table 1 below.
同表に示すように、最高到達温度が１２５０℃以上とされた試験Ｎｏ．８〜２１のうち、試験Ｎｏ．８、９、１５、および１６では、酸素析出量ΔＯｉが３×１０17ａｔｏｍｓ／ｃｍ3を超え、ＢＭＤ密度とＢＭＤ体積の積も３．０×１０11を超えており、ウェーハ反りの変化量が１００μｍをはるかに上回った。これらのいずれも、Ｘ線トポグラフィー観察結果からスリップ転位が確認された。 As shown in the table, the test No. in which the maximum temperature reached 1250 ° C. or higher was used. 8-21, test no. In 8, 9, 15, and 16, the oxygen precipitation amount ΔOi exceeds 3 × 10 17 atoms / cm 3 , and the product of the BMD density and the BMD volume also exceeds 3.0 × 10 11. Far exceeded 100 μm. All of these confirmed slip dislocations from X-ray topography observations.
これに対し、試験Ｎｏ．１０〜１４、および１７〜２１では、酸素析出量ΔＯｉが３×１０17ａｔｏｍｓ／ｃｍ3以下を満たし、ＢＭＤ密度とＢＭＤ体積の積も３．０×１０11以下を満たしており、ウェーハ反りの変化量が１０μｍを下回った。これらのいずれも、Ｘ線トポグラフィー観察結果からスリップ転位が確認されなかった。 In contrast, test no. 10-14 and 17-21, the oxygen precipitation amount ΔOi satisfies 3 × 10 17 atoms / cm 3 or less, and the product of BMD density and BMD volume also satisfies 3.0 × 10 11 or less. The amount of change was less than 10 μm. In any of these cases, slip dislocation was not confirmed from the X-ray topography observation result.
また、最高到達温度が１２５０℃に達しなかった試験Ｎｏ．１〜７では、酸素析出量ΔＯｉ、およびＢＭＤ密度とＢＭＤ体積の積に関わらず、ウェーハ反りの変化量が１０μｍを下回り、スリップ転位が確認されなかった。 In addition, Test No. in which the maximum temperature did not reach 1250 ° C. In 1 to 7, the amount of change in wafer warpage was less than 10 μm and no slip dislocation was observed regardless of the amount of oxygen precipitation ΔOi and the product of BMD density and BMD volume.
以上の実施例の結果から、ＦＬＡ処理を施す時点で、ウェーハ中の酸素析出量ΔＯｉを３×１０17ａｔｏｍｓ／ｃｍ3以下に制限するとともに、ＢＭＤ密度とＢＭＤ体積の積を３．０×１０11以下に制限することにより、ＦＬＡ処理に伴う熱応力に起因したスリップ転位が発生することなく、ウェーハ反りが起こらないことがわかる。もっとも、ＦＬＡの場合の方がＬＳＡやＬＴＰの場合よりもウェーハに付与される熱応力が高く、スリップ転位の発生に敏感といえるので、ミリ秒アニール処理として、ＦＬＡに代えてＬＳＡやＬＴＰを採用しても、同様の結果が得られることが推察される。 From the results of the above examples, when the FLA treatment is performed, the oxygen precipitation amount ΔOi in the wafer is limited to 3 × 10 17 atoms / cm 3 or less, and the product of the BMD density and the BMD volume is 3.0 × 10 6. By limiting to 11 or less, it can be seen that slip dislocation due to thermal stress accompanying FLA treatment does not occur and wafer warpage does not occur. However, in the case of FLA, the thermal stress applied to the wafer is higher than in the case of LSA or LTP, and it can be said that it is more sensitive to the occurrence of slip dislocations. Even so, it is presumed that similar results can be obtained.
本発明のエピタキシャルシリコンウェーハの製造方法は、高い歩留まりで半導体デバイスを製造するのに極めて有用である。 The method for producing an epitaxial silicon wafer of the present invention is extremely useful for producing semiconductor devices with a high yield.
Claims (2)
シリコン単結晶のインゴットを製造する工程と、
前記インゴットからシリコンウェーハを切り出す工程と、
前記シリコンウェーハの表面にエピタキシャル層を形成して、エピタキシャルシリコンウェーハを製造する工程と、を含み、
前記半導体デバイス製造プロセスがシリコンウェーハ表層を瞬間的に１２５０℃以上に加熱するミリ秒アニール処理を含み、
前記インゴットを製造する工程は、前記半導体デバイス製造プロセス中で前記ミリ秒アニール処理の前段階の熱プロセスを想定した熱処理を施した後の前記エピタキシャルシリコンウェーハにおいて、酸素析出物の析出量が０．５０×１０ １７ 〜３×１０１７ａｔｏｍｓ／ｃｍ３（Ｏｌｄ−ＡＳＴＭ）であり、９０°光散乱法によって測定される酸素析出物の密度と体積の積が０．４９×１０ １１ 〜３．０×１０１１ となるように、前記インゴットの酸素濃度および窒素濃度を調整する工程を含み、
前記熱プロセスを想定した熱処理が、昇温速度を５℃／分として７００℃から１０００℃まで昇温させた後、１０００℃で保持し、その後に降温速度を５℃／分として７００℃まで降温させるものであり、
前記酸素析出物の体積が、ＭＯ−４４１装置を用い、レーザー出力を１００ｍＷとし、減衰フィルターの透過率を１０％として、９０°光散乱法によってＬＳＴＤの散乱強度を計測し、この散乱強度の１／２乗を算出したものであることを特徴とするエピタキシャルシリコンウェーハの製造方法。 An epitaxial silicon wafer manufacturing method used in a semiconductor device manufacturing process,
Producing a silicon single crystal ingot;
Cutting out a silicon wafer from the ingot;
Forming an epitaxial layer on the surface of the silicon wafer, and manufacturing the epitaxial silicon wafer,
The semiconductor device manufacturing process includes a millisecond annealing process in which a silicon wafer surface layer is instantaneously heated to 1250 ° C. or higher,
Process for manufacturing the ingot, in the epitaxial silicon wafer after applying the semiconductor device in the manufacturing process assuming a thermal process prior to the stage of the millisecond annealing heat treatment, the precipitation amount of oxygen precipitates 0 50 × 10 17 to 3 × 10 17 atoms / cm 3 (Old-ASTM ), and the product of the density and volume of oxygen precipitates measured by the 90 ° light scattering method is 0.49 × 10 11 to 3. Adjusting the oxygen concentration and nitrogen concentration of the ingot so as to be 0 × 10 11 ,
In the heat treatment assuming the thermal process, the temperature is increased from 700 ° C. to 1000 ° C. at a rate of temperature increase of 5 ° C./min, then held at 1000 ° C., and then the temperature is decreased to 700 ° C. at a rate of temperature decrease of 5 ° C./min. It is what
The volume of the oxygen precipitate was measured using a MO-441 apparatus, the laser output was 100 mW, the transmittance of the attenuation filter was 10%, and the LSTD scattering intensity was measured by a 90 ° light scattering method. / square method for producing an epitaxial silicon wafer, comprising der Rukoto those calculated.
2. The method of manufacturing an epitaxial silicon wafer according to claim 1, wherein FLA (Flash Lamp Annealing) is performed as the millisecond annealing treatment.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013031609A JP6136346B2 (en) | 2013-02-21 | 2013-02-21 | Epitaxial silicon wafer manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013031609A JP6136346B2 (en) | 2013-02-21 | 2013-02-21 | Epitaxial silicon wafer manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014160784A JP2014160784A (en) | 2014-09-04 |
| JP6136346B2 true JP6136346B2 (en) | 2017-05-31 |
Family
ID=51612271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013031609A Active JP6136346B2 (en) | 2013-02-21 | 2013-02-21 | Epitaxial silicon wafer manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6136346B2 (en) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3253438B2 (en) * | 1993-12-21 | 2002-02-04 | 株式会社東芝 | Semiconductor device |
| JPH11204534A (en) * | 1998-01-14 | 1999-07-30 | Sumitomo Metal Ind Ltd | Manufacture of silicon epitaxial wafer |
| JP5072460B2 (en) * | 2006-09-20 | 2012-11-14 | ジルトロニック アクチエンゲゼルシャフト | Silicon wafer for semiconductor and manufacturing method thereof |
| TW200818327A (en) * | 2006-09-29 | 2008-04-16 | Sumco Techxiv Corp | Silicon wafer heat treatment method |
| JP5504664B2 (en) * | 2009-03-25 | 2014-05-28 | 株式会社Ｓｕｍｃｏ | Silicon epitaxial wafer and manufacturing method thereof |
| JP5597378B2 (en) * | 2009-03-27 | 2014-10-01 | グローバルウェーハズ・ジャパン株式会社 | Heat treatment method for silicon wafer |
| KR101381299B1 (en) * | 2010-02-08 | 2014-04-04 | 가부시키가이샤 사무코 | Silicon wafer, method for manufacturing same |
-
2013
- 2013-02-21 JP JP2013031609A patent/JP6136346B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2014160784A (en) | 2014-09-04 |
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