JP6127296B2 - Display device - Google Patents
Display device Download PDFInfo
- Publication number
- JP6127296B2 JP6127296B2 JP2015126530A JP2015126530A JP6127296B2 JP 6127296 B2 JP6127296 B2 JP 6127296B2 JP 2015126530 A JP2015126530 A JP 2015126530A JP 2015126530 A JP2015126530 A JP 2015126530A JP 6127296 B2 JP6127296 B2 JP 6127296B2
- Authority
- JP
- Japan
- Prior art keywords
- display device
- transistor
- gate
- electrode
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000010408 film Substances 0.000 claims description 117
- 239000004065 semiconductor Substances 0.000 claims description 53
- 239000000758 substrate Substances 0.000 claims description 36
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 13
- 239000010409 thin film Substances 0.000 claims description 9
- 239000011159 matrix material Substances 0.000 claims description 8
- 238000005401 electroluminescence Methods 0.000 description 56
- 239000003990 capacitor Substances 0.000 description 32
- 238000004519 manufacturing process Methods 0.000 description 24
- 238000000034 method Methods 0.000 description 21
- 239000000463 material Substances 0.000 description 19
- 230000015572 biosynthetic process Effects 0.000 description 13
- 229920001721 polyimide Polymers 0.000 description 13
- 239000004642 Polyimide Substances 0.000 description 12
- QTBSBXVTEAMEQO-UHFFFAOYSA-N acetic acid Substances CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 11
- 239000011521 glass Substances 0.000 description 11
- 239000000126 substance Substances 0.000 description 11
- 239000005394 sealing glass Substances 0.000 description 10
- 239000002274 desiccant Substances 0.000 description 9
- 238000002347 injection Methods 0.000 description 8
- 239000007924 injection Substances 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000000926 separation method Methods 0.000 description 7
- MUBZPKHOEPUJKR-UHFFFAOYSA-N Oxalic acid Chemical compound OC(=O)C(O)=O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 238000007789 sealing Methods 0.000 description 6
- 239000007983 Tris buffer Substances 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- -1 aluminum alkoxide Chemical class 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 4
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 3
- 239000002253 acid Substances 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 230000005525 hole transport Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 229910017604 nitric acid Inorganic materials 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- OYPRJOBELJOOCE-UHFFFAOYSA-N Calcium Chemical compound [Ca] OYPRJOBELJOOCE-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 2
- 229910052783 alkali metal Inorganic materials 0.000 description 2
- 150000001340 alkali metals Chemical class 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 150000001454 anthracenes Chemical class 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 239000002585 base Substances 0.000 description 2
- 229910052791 calcium Inorganic materials 0.000 description 2
- 239000011575 calcium Substances 0.000 description 2
- 125000000609 carbazolyl group Chemical class C1(=CC=CC=2C3=CC=CC=C3NC12)* 0.000 description 2
- 238000010549 co-Evaporation Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000001747 exhibiting effect Effects 0.000 description 2
- 229910052749 magnesium Inorganic materials 0.000 description 2
- 239000011777 magnesium Substances 0.000 description 2
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical compound C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 description 2
- 235000006408 oxalic acid Nutrition 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000003566 sealing material Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- TVIVIEFSHFOWTE-UHFFFAOYSA-K tri(quinolin-8-yloxy)alumane Chemical compound [Al+3].C1=CN=C2C([O-])=CC=CC2=C1.C1=CN=C2C([O-])=CC=CC2=C1.C1=CN=C2C([O-])=CC=CC2=C1 TVIVIEFSHFOWTE-UHFFFAOYSA-K 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- FQJQNLKWTRGIEB-UHFFFAOYSA-N 2-(4-tert-butylphenyl)-5-[3-[5-(4-tert-butylphenyl)-1,3,4-oxadiazol-2-yl]phenyl]-1,3,4-oxadiazole Chemical compound C1=CC(C(C)(C)C)=CC=C1C1=NN=C(C=2C=C(C=CC=2)C=2OC(=NN=2)C=2C=CC(=CC=2)C(C)(C)C)O1 FQJQNLKWTRGIEB-UHFFFAOYSA-N 0.000 description 1
- CVICEEPAFUYBJG-UHFFFAOYSA-N 5-chloro-2,2-difluoro-1,3-benzodioxole Chemical group C1=C(Cl)C=C2OC(F)(F)OC2=C1 CVICEEPAFUYBJG-UHFFFAOYSA-N 0.000 description 1
- CFNMUZCFSDMZPQ-GHXNOFRVSA-N 7-[(z)-3-methyl-4-(4-methyl-5-oxo-2h-furan-2-yl)but-2-enoxy]chromen-2-one Chemical compound C=1C=C2C=CC(=O)OC2=CC=1OC/C=C(/C)CC1OC(=O)C(C)=C1 CFNMUZCFSDMZPQ-GHXNOFRVSA-N 0.000 description 1
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- PTFCDOFLOPIGGS-UHFFFAOYSA-N Zinc dication Chemical compound [Zn+2] PTFCDOFLOPIGGS-UHFFFAOYSA-N 0.000 description 1
- 229910052784 alkaline earth metal Inorganic materials 0.000 description 1
- 150000001342 alkaline earth metals Chemical class 0.000 description 1
- 125000003277 amino group Chemical group 0.000 description 1
- 238000000149 argon plasma sintering Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 125000005605 benzo group Chemical group 0.000 description 1
- XZCJVWCMJYNSQO-UHFFFAOYSA-N butyl pbd Chemical compound C1=CC(C(C)(C)C)=CC=C1C1=NN=C(C=2C=CC(=CC=2)C=2C=CC=CC=2)O1 XZCJVWCMJYNSQO-UHFFFAOYSA-N 0.000 description 1
- 229910052792 caesium Inorganic materials 0.000 description 1
- TVFDJXOCXUVLDH-UHFFFAOYSA-N caesium atom Chemical compound [Cs] TVFDJXOCXUVLDH-UHFFFAOYSA-N 0.000 description 1
- 150000004649 carbonic acid derivatives Chemical class 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- CWAFVXWRGIEBPL-UHFFFAOYSA-N ethoxysilane Chemical compound CCO[SiH3] CWAFVXWRGIEBPL-UHFFFAOYSA-N 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 150000004820 halides Chemical class 0.000 description 1
- RBTKNAXYKSUFRK-UHFFFAOYSA-N heliogen blue Chemical class [Cu].[N-]1C2=C(C=CC=C3)C3=C1N=C([N-]1)C3=CC=CC=C3C1=NC([N-]1)=C(C=CC=C3)C3=C1N=C([N-]1)C3=CC=CC=C3C1=N2 RBTKNAXYKSUFRK-UHFFFAOYSA-N 0.000 description 1
- 150000007857 hydrazones Chemical class 0.000 description 1
- 150000002460 imidazoles Chemical class 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- DCZNSJVFOQPSRV-UHFFFAOYSA-N n,n-diphenyl-4-[4-(n-phenylanilino)phenyl]aniline Chemical compound C1=CC=CC=C1N(C=1C=CC(=CC=1)C=1C=CC(=CC=1)N(C=1C=CC=CC=1)C=1C=CC=CC=1)C1=CC=CC=C1 DCZNSJVFOQPSRV-UHFFFAOYSA-N 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 150000004866 oxadiazoles Chemical class 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- SIOXPEMLGUPBBT-UHFFFAOYSA-N picolinic acid Chemical class OC(=O)C1=CC=CC=N1 SIOXPEMLGUPBBT-UHFFFAOYSA-N 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920000123 polythiophene Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 125000004309 pyranyl group Chemical class O1C(C=CC=C1)* 0.000 description 1
- 229910052761 rare earth metal Inorganic materials 0.000 description 1
- 229910001404 rare earth metal oxide Inorganic materials 0.000 description 1
- 150000002910 rare earth metals Chemical class 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 239000000565 sealant Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 150000003852 triazoles Chemical class 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
- QEPMORHSGFRDLW-UHFFFAOYSA-L zinc;2-(2-hydroxyphenyl)-3h-1,3-benzoxazole-2-carboxylate Chemical compound [Zn+2].OC1=CC=CC=C1C1(C([O-])=O)OC2=CC=CC=C2N1.OC1=CC=CC=C1C1(C([O-])=O)OC2=CC=CC=C2N1 QEPMORHSGFRDLW-UHFFFAOYSA-L 0.000 description 1
Images
Landscapes
- Electroluminescent Light Sources (AREA)
- Thin Film Transistor (AREA)
Description
本発明は表示装置に係わり、ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：エレクトロルミネッセンス）素子を表示画素とし画素毎にＥＬ素子の駆動用ＴＦＴが設けられたアクティブマトリクス方式の表示装置に関する。 The present invention relates to a display device, and more particularly to an active matrix display device in which an EL (Electro Luminescence) element is used as a display pixel and a driving TFT for the EL element is provided for each pixel.
従来のアクティブマトリクス方式の有機ＥＬ表示装置（ＯＬＥＤ）では、活性層に低温ポリシリコンを用いたＬＴＰＳ−ＴＦＴ（低温ポリシリコンＴＦＴ）が駆動用のトランジスタとして使用されている。 In a conventional active matrix organic EL display device (OLED), an LTPS-TFT (low temperature polysilicon TFT) using low temperature polysilicon as an active layer is used as a driving transistor.
しかしながら、アクティブマトリクス方式の有機ＥＬ表示装置では有機ＥＬ素子の駆動用のＬＴＰＳ−ＴＦＴのコストが全体に占める割合が高く、特にＬＴＰＳ−ＴＦＴは製造に要するコストが大きいという問題があった。 However, in the active matrix organic EL display device, the cost of the LTPS-TFT for driving the organic EL element is high, and the LTPS-TFT has a problem that the cost required for manufacturing is particularly high.
このために、ａ−ＳｉＴＦＴ（アモルファスシリコンＴＦＴ）の使用が検討されているが、ａ−Ｓｉは移動度が低く、ＴＦＴの閾値電圧Ｖｔもシフト（変動）しやすいので有機ＥＬ表示装置の有機ＥＬ素子の駆動用にａ−ＳｉＴＦＴを用いるのは困難である。 For this reason, the use of a-Si TFTs (amorphous silicon TFTs) has been studied. However, since a-Si has low mobility and the threshold voltage Vt of the TFT is likely to shift (fluctuate), the organic EL of the organic EL display device can be used. It is difficult to use an a-Si TFT for driving the element.
この問題を解決する方法として、特許文献２や特許文献３に示すように、酸化物半導体を用いたＴＦＴが検討されている。
As a method for solving this problem, as shown in
また、特許文献１には酸化物半導体ＴＦＴを用いた有機ＥＬ表示装置が開示されている。
従来の有機ＥＬ表示装置では、有機ＥＬ素子を駆動する駆動トランジスタと、該駆動トランジスタのゲート電極の電圧レベルを１フレーム期間所定レベルに保持するための電荷を蓄積するコンデンサーと、該コンデンサーに映像信号を書き込むためのスイッチングトランジスタとが少なくとも画素毎に設けられている。この構成により、１フレーム期間毎にスイッチングトランジスタを介してコンデンサーに書き込まれ電荷量に応じた電流が駆動トランジスタによって流され、有機ＥＬ素子が発光する構成となっている。 In a conventional organic EL display device, a driving transistor that drives an organic EL element, a capacitor that accumulates charges for holding the voltage level of the gate electrode of the driving transistor at a predetermined level for one frame period, and a video signal in the capacitor A switching transistor for writing is provided at least for each pixel. With this configuration, the current is written to the capacitor via the switching transistor for each frame period, and a current corresponding to the amount of electric charge is caused to flow by the driving transistor, so that the organic EL element emits light.
一方、 特許文献１〜３に示すように、アモルファス酸化物半導体でトランジスタを形成した場合、図２２のゲート電圧−ドレイン電流特性に示すように、ゲート電圧を正側から０Ｖに近づけるとドレイン電流が減少していくが、０Ｖ付近では移動度の低い電子が残るために電流の減少が次第に緩やかとなる。
On the other hand, as shown in
このために、従来のアモルファス酸化物半導体をコンデンサーへ映像信号を書き込むためスイッチングトランジスタとして用いた場合、コンデンサーへ蓄えた電荷量が時間の経過と共に減少してしまう。すなわちソース・ドレイン間にリークが発生してしまい、コンデンサーの電荷を１フレーム期間維持できず、１フレーム期間同一光量での発光が維持できないという問題があった。 For this reason, when a conventional amorphous oxide semiconductor is used as a switching transistor to write a video signal to a capacitor, the amount of charge stored in the capacitor decreases with the passage of time. That is, there is a problem that leakage occurs between the source and the drain, the capacitor charge cannot be maintained for one frame period, and light emission with the same light quantity cannot be maintained for one frame period.
本発明の目的は、酸化物半導体トランジスタのオフ時のリーク電流を低減させた表示装置を提供することである。 An object of the present invention is to provide a display device in which leakage current when an oxide semiconductor transistor is off is reduced.
本発明の他の目的は、簡易な画素回路で表示ムラのない画像表示を可能とする表示装置を提供することである。 Another object of the present invention is to provide a display device capable of displaying an image without display unevenness with a simple pixel circuit.
前記課題を解決すべく、請求項１に記載の発明は、電流に応じて発光する発光素子と、前記発光素子に駆動電圧を印加する第１トランジスタと、少なくとも１フレーム期間、前記第１トランジスタのゲート端子に所定の電圧を印加する容量素子と、選択信号に基づいて前記容量素子に画像信号を書き込む第２トランジスタとを少なくとも備える画素回路が基板上にマトリクス状に配置される表示装置であって、
前記第１及び第２トランジスタは、ソース電極とドレイン電極、及びゲート電極が半導体層の同じ側に配置される薄膜トランジスタであり、
前記ソース電極と前記ドレイン電極、及び前記ゲート電極はゲート絶縁膜に接しており、
前記基板上に配置された前記ソース電極と前記ドレイン電極、及び前記ゲート電極の上方には第１の絶縁膜が配置され、
前記第１及び第２のトランジスタの前記半導体層は、酸化物半導体で形成され、
前記第２トランジスタは同一トランジスタの活性層領域に重なるように並設して形成される２本のゲート電極を備え、該２本のゲート電極に同じ選択信号が入力され、
平面的に見てゲート配線層とソースドレイン配線層が重なる部分では前記ソースドレイン配線層に凹凸を有するパターンを与えた表示装置である。
In order to solve the above-mentioned problem, the invention according to
It said first and second transistors are thin film transistors source electrode and the drain electrode, and a gate electrode that is disposed on the same side of the semiconductor layer,
The source electrode, the drain electrode, and the gate electrode are in contact with a gate insulating film,
A first insulating film is disposed above the source and drain electrodes and the gate electrode disposed on the substrate,
The semiconductor layers of the first and second transistors are formed of an oxide semiconductor;
The second transistor includes two gate electrodes formed side by side so as to overlap the active layer region of the same transistor, and the same selection signal is input to the two gate electrodes,
The display device is provided with a pattern having projections and depressions on the source / drain wiring layer in a portion where the gate wiring layer and the source / drain wiring layer overlap each other when seen in a plan view.
前記課題を解決すべく、請求項２に記載の発明は、電流に応じて発光する発光素子と、前記発光素子に駆動電圧を印加する第１トランジスタと、少なくとも１フレーム期間、前記第１トランジスタのゲート端子に所定の電圧を印加する容量素子と、選択信号に基づいて前記容量素子に画像信号を書き込む第２トランジスタとを少なくとも備える画素回路が基板上にマトリクス状に配置される表示装置であって、
前記第１及び第２トランジスタは、ソース電極とドレイン電極、及びゲート電極が半導体層の同じ側に配置される薄膜トランジスタであり、
前記ソース電極と前記ドレイン電極、及び前記ゲート電極はゲート絶縁膜に接しており、
前記基板上に配置された前記ソース電極と前記ドレイン電極、及び前記ゲート電極の上方には第１の絶縁膜が配置され、
前記第１及び第２のトランジスタの前記半導体層は、酸化物半導体で形成され、
前記第２トランジスタは同一トランジスタの活性層領域に重なるように並設して形成される２本のゲート電極を備え、該２本のゲート電極に同じ選択信号が入力され、
平面的に見てゲート配線層と酸化物半導体層が重なる部分では前記酸化物半導体層に凹凸を有するパターンを与えた表示装置である。
In order to solve the above-described problem, the invention according to
It said first and second transistors are thin film transistors source electrode and the drain electrode, and a gate electrode that is disposed on the same side of the semiconductor layer,
The source electrode, the drain electrode, and the gate electrode are in contact with a gate insulating film,
A first insulating film is disposed above the source and drain electrodes and the gate electrode disposed on the substrate,
The semiconductor layers of the first and second transistors are formed of an oxide semiconductor;
The second transistor includes two gate electrodes formed side by side so as to overlap the active layer region of the same transistor, and the same selection signal is input to the two gate electrodes,
In the plan view, the gate wiring layer and the oxide semiconductor layer overlap each other in a plan view, and the oxide semiconductor layer is provided with an uneven pattern.
前記課題を解決すべく、請求項３に記載の発明は、請求項１又は２に記載の表示装置において、前記第１及び第２トランジスタはＮ型の酸化物半導体で形成されるものである。 In order to solve the above problem, according to a third aspect of the present invention, in the display device according to the first or second aspect, the first and second transistors are formed of an N-type oxide semiconductor.
前記課題を解決すべく、請求項４に記載の発明は、請求項１乃至３のいずれかに記載の表示装置において、前記２本のゲート電極の内、一方のゲート電極の一部が前記ソース電極に重畳して形成され、他方のゲート電極の一部が前記ドレイン電極に重畳して形成されるものである。
In order to solve the above problem, the invention according to
前記課題を解決すべく、請求項５に記載の発明は、請求項１乃至請求項４のいずれかに記載の表示装置において、前記第１及び第２トランジスタはＩｎＧａＺｎＯｘ系の酸化物半導体で形成されるものである。 In order to solve the above-mentioned problem, according to a fifth aspect of the present invention, in the display device according to any one of the first to fourth aspects, the first and second transistors are formed of an InGaZnOx-based oxide semiconductor. Is.
前記課題を解決すべく、請求項６に記載の発明は、請求項１乃至請求項５のいずれかに記載の表示装置において、前記第１及び第２トランジスタは前記ゲート絶縁膜が酸化シリコン膜で形成されるものである。
In order to solve the above problem, the invention according to
前記課題を解決すべく、請求項７に記載の発明は、請求項１乃至５のいずれかに記載の表示装置において、前記第１及び第２トランジスタは前記ゲート絶縁膜がＳｉＮ膜で形成されるものである。
In order to solve the above problem, the invention according to
前記課題を解決すべく、請求項８に記載の発明は、請求項１乃至７のいずれかに記載の表示装置において、前記発光素子はＥＬ素子からなるものである。
In order to solve the above-mentioned problem, the invention according to
前記課題を解決すべく、請求項９に記載の発明は、請求項１乃至８のいずれかに記載の表示装置において、当該表示装置はトップエミッション型で形成されるものである。
In order to solve the above-mentioned problem, the invention according to
前記課題を解決すべく、請求項１０に記載の発明は、請求項１乃至９のいずれかに記載の表示装置において、前記第２トランジスタは０Ｖ以上の選択信号で駆動されるものである。 According to a tenth aspect of the present invention, in the display device according to any one of the first to ninth aspects, the second transistor is driven by a selection signal of 0 V or higher.
本発明の表示装置では、第２トランジスタの同一半導体領域内に２本のゲート電極が並設して形成され、該２本のゲート電極に同じ選択信号が入力される構成となっているので、ソース電極からのキャリアを最初のゲート電極で止め、ゲート電極間のキャリア密度を下げることでトランジスタの抵抗を２倍にした以上の効果が得られる。その結果、酸化物半導体である第２トランジスタを表示装置の画素回路に用いた場合であっても、第２トランジスタのオフ時のリーク電流を低減させることができる。 In the display device of the present invention, two gate electrodes are formed in parallel in the same semiconductor region of the second transistor, and the same selection signal is input to the two gate electrodes. By stopping carriers from the source electrode at the first gate electrode and lowering the carrier density between the gate electrodes, an effect more than double the resistance of the transistor can be obtained. As a result, even when the second transistor that is an oxide semiconductor is used for a pixel circuit of a display device, leakage current when the second transistor is off can be reduced.
また、第２トランジスタのオフ時のリーク電流を低減させることができるので、閾値電圧をより安定化することができる酸化シリコン膜をゲート絶縁膜として用いることができる。その結果、簡易な画素回路で表示ムラのない画像表示を行うことが可能となる。 In addition, since the leakage current when the second transistor is off can be reduced, a silicon oxide film that can further stabilize the threshold voltage can be used as the gate insulating film. As a result, it is possible to perform image display without display unevenness with a simple pixel circuit.
本発明のその他の効果については、明細書全体の記載から明らかにされる。 Other effects of the present invention will become apparent from the description of the entire specification.
以下、本発明が適用された実施形態の例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。 Hereinafter, an example of an embodiment to which the present invention is applied will be described with reference to the drawings. However, in the following description, the same components are denoted by the same reference numerals, and repeated description is omitted.
（実施形態１）
〈全体の構成〉
図１９は本発明の実施形態の表示装置である有機ＥＬ表示装置の概略構成を説明するための斜視図であり、図２０は図１９のＡ−Ａ線での断面図である。
(Embodiment 1)
<Overall configuration>
FIG. 19 is a perspective view for explaining a schematic configuration of an organic EL display device which is a display device according to an embodiment of the present invention, and FIG. 20 is a cross-sectional view taken along line AA of FIG.
図１９に示すように、本実施形態の有機ＥＬ表示装置は、ＯＬＥＤ層が形成されるＴＦＴ基板（第１基板）１９−１と封止ガラス（第２基板）１９−２とから構成されている。ＴＦＴ基板１９−１と封止ガラス１９−２とは封止シール材１９−３で固定されると共に、ＴＦＴ基板１９−１と封止ガラス１９−２との間が真空に保持される構成となっている。 As shown in FIG. 19, the organic EL display device of this embodiment is composed of a TFT substrate (first substrate) 19-1 on which an OLED layer is formed and a sealing glass (second substrate) 19-2. Yes. The TFT substrate 19-1 and the sealing glass 19-2 are fixed by a sealing sealant 19-3, and the TFT substrate 19-1 and the sealing glass 19-2 are held in a vacuum. It has become.
また、封止シール材１９−３で囲まれた領域内に画素となるＲ（赤）、Ｇ（緑）、Ｂ（青）に発光するＯＬＥＤ（有機発光ダイオード、有機エレクトロルミネッセンス素子、発光層）が形成され、この各画素が図中のｘ方向及びｙ方向にマトリクス状に配列され画素領域１９−４が形成される構成となっている。 In addition, OLEDs (organic light emitting diodes, organic electroluminescent elements, light emitting layers) that emit light to R (red), G (green), and B (blue) that become pixels within the region surrounded by the sealing material 19-3 Each pixel is arranged in a matrix in the x and y directions in the figure, and a pixel region 19-4 is formed.
さらには、ＴＦＴ基板１９−１上に形成され、各画素に接続される電極線が封止シール材１９−３を超えて画素領域１９−４の外側まで延在される構成となっている。この電極線の端部には端子部１９−５が形成され、ＴＦＴ基板１９−１に形成される画素に外部より制御信号を入力する構成となっている。 Furthermore, an electrode line formed on the TFT substrate 19-1 and connected to each pixel extends beyond the sealing seal material 19-3 to the outside of the pixel region 19-4. A terminal portion 19-5 is formed at the end of the electrode line, and a control signal is input from the outside to the pixel formed on the TFT substrate 19-1.
また、本実施形態では外部から入力する制御信号は各画素の発光量に対応する映像信号と、各画素への映像信号の書き込みを指定すると共に発光時の一方の電源となるゲート信号と、他方の電源であり６Ｖの電源電圧を供給する電源とからなる。従って、本実施形態の有機ＥＬ表示装置では映像信号を入力する映像信号線と、ゲート信号を入力するゲート信号線と、電源を供給する電源線とが封止シール材１９−３を超えて外部まで引き出される構成となっている。なお、本実施形態の画素回路（画素１セル分の回路）の詳細構成については、後述する。 Further, in the present embodiment, the control signal input from the outside is a video signal corresponding to the light emission amount of each pixel, a video signal writing to each pixel, a gate signal serving as one power source during light emission, and the other And a power supply that supplies a power supply voltage of 6V. Therefore, in the organic EL display device of the present embodiment, the video signal line for inputting the video signal, the gate signal line for inputting the gate signal, and the power supply line for supplying the power supply are provided outside the sealing seal material 19-3. It becomes the structure pulled out to. The detailed configuration of the pixel circuit of this embodiment (a circuit for one pixel cell) will be described later.
なお、従来の画素回路のように各画素への映像信号の書き込みを指定する信号線と、一方の電源を供給する電源線とを別々に形成する場合には、それぞれに対応した電極線及び端子部１９−５を形成することにより、本願発明を適用可能である。 In addition, when a signal line for designating writing of a video signal to each pixel and a power supply line for supplying one power supply are formed separately as in a conventional pixel circuit, electrode lines and terminals corresponding to each are formed. The present invention can be applied by forming the portion 19-5.
図２０に示すように、本実施形態の有機ＥＬ表示装置はＴＦＴ基板１９−１と封止ガラス１９−２との間の領域内に画素が形成される構成となっている。また、発光層に用いる発光材料が湿度に非常に弱い性質を有するために、本実施形態においては封止ガラス１９−２の内側すなわち画素の形成側に周知の透明乾燥剤２０−５が形成される構成となっている。 As shown in FIG. 20, the organic EL display device of the present embodiment has a configuration in which pixels are formed in a region between the TFT substrate 19-1 and the sealing glass 19-2. In addition, since the light emitting material used for the light emitting layer has a very weak property to humidity, a known transparent desiccant 20-5 is formed inside the sealing glass 19-2, that is, on the pixel forming side in this embodiment. It is the composition which becomes.
また、ＴＦＴ基板１９−１の上面側（画素の形成側）には、発光層（ＯＬＥＤ）のカソード電極２０−２と画素分離膜２０−１とが形成されており、このカソード電極２０−２と画素分離膜２０−１との上層に発光層（ＯＬＥＤ、発光部）２０−３と、周知の透明電極材料で形成されるアノード電極２０−４とが形成される構成となっている。後述するように、本願発明の有機ＥＬ表示装置では、ｎ型半導体である酸化物半導体ＦＥＴを用いる構成となっているので、各画素はトップアノード型の構成となっている。なお、本願発明の画素をトップカソード型の発光層（ＯＬＥＤ）と組み合わせて構成することも可能であるが、この場合には周辺回路の駆動電圧をトップアノード型で構成よりも数Ｖ高くする必要がある。 Further, a cathode electrode 20-2 and a pixel separation film 20-1 of the light emitting layer (OLED) are formed on the upper surface side (pixel formation side) of the TFT substrate 19-1, and this cathode electrode 20-2. In addition, a light emitting layer (OLED, light emitting portion) 20-3 and an anode electrode 20-4 made of a known transparent electrode material are formed on the pixel separation film 20-1. As will be described later, since the organic EL display device of the present invention is configured to use an oxide semiconductor FET which is an n-type semiconductor, each pixel has a top anode type configuration. It is possible to configure the pixel of the present invention in combination with a top cathode type light emitting layer (OLED). In this case, however, the driving voltage of the peripheral circuit needs to be several V higher than the configuration of the top anode type. There is.
また、ＴＦＴ基板１９−１と封止ガラス１９−２との間隔は透明乾燥剤２０−５の厚さで決まる構成となっており、本実施形態では透明乾燥剤２０−５の一部がアノード電極２０−４と接触する構成となっている。なお、透明乾燥剤２０−５の全面がアノード電極２０−４と接触してもよい。 The distance between the TFT substrate 19-1 and the sealing glass 19-2 is determined by the thickness of the transparent desiccant 20-5. In this embodiment, a part of the transparent desiccant 20-5 is an anode. It is the structure which contacts the electrode 20-4. Note that the entire surface of the transparent desiccant 20-5 may be in contact with the anode electrode 20-4.
さらには、本実施形態の有機ＥＬ表示装置は、いわゆるトップエミッション型の表示装置となっているので、各画素のＯＬＥＤ層２０−３で発光されたＲＧＢの各光がアノード電極２０−４と透明乾燥剤２０−５と封止ガラス１９−２とを介して、矢印２０−６方向に出射される構成となっている。なお、本願発明はいわゆるボトムエミッション型の有機ＥＬ表示装置にも適応可能である。 Furthermore, since the organic EL display device of this embodiment is a so-called top emission type display device, each RGB light emitted from the OLED layer 20-3 of each pixel is transparent to the anode electrode 20-4. It becomes the structure radiate | emitted in the arrow 20-6 direction through the desiccant 20-5 and the sealing glass 19-2. The present invention can also be applied to a so-called bottom emission type organic EL display device.
本実施形態では、封止シール材１９−３は周知のエポキシ樹脂を用いる構成となっており、透明乾燥剤２０−５は周知の高分子アルコールのアルミニウムアルコキシドを用いる構成となっている。なお、封止シール材１９−３及び透明乾燥剤２０−５は前記材料に限定されることはなく、他の材料でもよい。 In this embodiment, the sealing seal material 19-3 is configured using a known epoxy resin, and the transparent desiccant 20-5 is configured using a known aluminum alkoxide of a polymer alcohol. In addition, the sealing sealing material 19-3 and the transparent desiccant 20-5 are not limited to the said material, Other materials may be sufficient.
〈画素回路の構成〉
図１１は本願発明の有機ＥＬ表示装置の画素回路の概略構成を説明するための回路図であり、図１２は本願発明の有機ＥＬ表示装置の画素回路の動作を説明するための図である。なお、画素回路の構成はこれに限定されることはなく、各画素回路におけるトランジスタのばらつきを補償する回路等を有する画素回路にも適用可能である。また、図１１に示す画素回路は２×２の４画素分の画素回路を示すものである。
<Configuration of pixel circuit>
FIG. 11 is a circuit diagram for explaining the schematic configuration of the pixel circuit of the organic EL display device of the present invention, and FIG. 12 is a diagram for explaining the operation of the pixel circuit of the organic EL display device of the present invention. Note that the structure of the pixel circuit is not limited to this, and the present invention can also be applied to a pixel circuit having a circuit that compensates for variations in transistors in each pixel circuit. Further, the pixel circuit shown in FIG. 11 is a pixel circuit for 4 pixels of 2 × 2.
図１１に示すように、本願発明の画素回路はダイオードＤである発光層（ＯＬＥＤ）と、該発光層（ＯＬＥＤ）に一方の電源電圧である６Ｖの電源電圧を供給する電源線（共通電極線）Ｖ１と、ダイオードＤに流れる電流すなわち発光層（ＯＬＥＤ）の発光量を制御する第１トランジスタＴ１と、他方の電源線としても機能するゲート信号線ＶＳＳと、第１トランジスタＴ１のドレイン−ソース端子間に並列に接続されるコンデンサーＣと、該コンデンサーＣに少なくとも１フレーム分の映像信号を書き込む第２トランジスタＴ２と、該第２トランジスタＴ２に映像信号を供給する映像信号線ＤＡＴＡとから構成されている。 As shown in FIG. 11, the pixel circuit of the present invention has a light emitting layer (OLED) that is a diode D, and a power supply line (common electrode line) that supplies a power supply voltage of 6V that is one power supply voltage to the light emitting layer (OLED). ) V1, the first transistor T1 that controls the current flowing through the diode D, that is, the light emission amount of the light emitting layer (OLED), the gate signal line VSS that also functions as the other power supply line, and the drain-source terminal of the first transistor T1 A capacitor C connected in parallel, a second transistor T2 for writing a video signal for at least one frame to the capacitor C, and a video signal line DATA for supplying a video signal to the second transistor T2. Yes.
以下、図１１に示す本実施形態の画素回路の構成を詳細に説明する。 Hereinafter, the configuration of the pixel circuit of this embodiment shown in FIG. 11 will be described in detail.
電源線Ｖ１を介して６Ｖの電源電圧がダイオードＤのアノード側に印加される構成となっている。また、ダイオードＤのカソード側は第１トランジスタＴ１を介してゲート信号線ＶＳＳに接続される構成となっており、該第１トランジスタＴ１のゲート端子に印加される電圧に応じた電流がダイオードＤを流れ、発光素子の発光量が制御される構成となっている。 The power supply voltage of 6V is applied to the anode side of the diode D through the power supply line V1. The cathode side of the diode D is connected to the gate signal line VSS via the first transistor T1, and a current corresponding to the voltage applied to the gate terminal of the first transistor T1 causes the diode D to pass through the diode D. The light emission amount of the light emitting element is controlled.
また、第１トランジスタＴ１のゲート・ソース間にはコンデンサーＣが形成される構成になっており、該コンデンサーＣの一端すなわち第１トランジスタＴ１のゲート端子には第２トランジスタＴ２のドレイン端子が接続される構成となっている。一方、第２トランジスタＴ２のソース端子は映像信号を供給する映像信号線ＤＡＴＡに接続される構成となっており、コンデンサーＣに映像信号を書き込む構成となっている。このとき、コンデンサーＣの一端は第１トランジスタＴ１のゲート端子に接続される構成となっているので、コンデンサーＣに書き込まれた映像信号に応じた電圧は第１トランジスタＴ１のゲートに少なくとも１フレーム期間印加されることとなる。なお、映像信号の書き込み動作の詳細については後述する。 Further, a capacitor C is formed between the gate and source of the first transistor T1, and the drain terminal of the second transistor T2 is connected to one end of the capacitor C, that is, the gate terminal of the first transistor T1. It is the composition which becomes. On the other hand, the source terminal of the second transistor T2 is connected to the video signal line DATA that supplies the video signal, and the video signal is written to the capacitor C. At this time, since one end of the capacitor C is connected to the gate terminal of the first transistor T1, the voltage corresponding to the video signal written to the capacitor C is applied to the gate of the first transistor T1 for at least one frame period. Will be applied. The details of the video signal writing operation will be described later.
さらには、第２トランジスタＴ２のゲート端子はゲート信号線ＶＳＳに接続される構成となっており、ゲート信号線ＶＳＳに印加される書き込み信号に応じて、ソース端子に接続される映像信号線ＤＡＴＡの映像信号をコンデンサーＣに書き込む構成となっている。 Further, the gate terminal of the second transistor T2 is connected to the gate signal line VSS, and the video signal line DATA connected to the source terminal in accordance with the write signal applied to the gate signal line VSS. The video signal is written to the capacitor C.
次に、図１２に基づいて、本実施形態の画素回路における動作を詳細に説明する。ただし、以下の説明では図１１中の左上の画素回路の動作についてのみ説明する。また、図１２に示す電圧波形は図１１中の左上の画素回路に接続されるゲート信号線ＶＳＳと映像信号線ＤＡＴＡとに印加される電圧波形を示したものである。 Next, the operation of the pixel circuit of this embodiment will be described in detail based on FIG. However, in the following description, only the operation of the upper left pixel circuit in FIG. 11 will be described. 12 shows the voltage waveform applied to the gate signal line VSS and the video signal line DATA connected to the upper left pixel circuit in FIG.
期間ｔ１〜ｔ２では、第２トランジスタＴ２のゲート端子には０Ｖの電圧が印加されているので、第２トランジスタＴ２はオフ（ｏｆｆ）状態である。このため１フレーム前の書き込み動作で蓄えられた電荷がコンデンサーＣには保持されており、第１トランジスタＴ１のゲート端子には該コンデンサーＣの電荷に応じた電圧が印加される。従って、第１トランジスタＴ１はコンデンサーＣの電荷に対応した電流をダイオードＤに流し、その電流に応じた発光量でダイオードＤは継続して発光する。このとき、本実施形態の有機ＥＬ表示装置では、第２トランジスタＴ２の同一活性層内に２本のゲート電極を並設して形成した構成とすることにより、アモルファス酸化物半導体で形成した第２トランジスタＴ２のソース・ドレイン間のリーク電流を大幅に低減させる構成となっているので、コンデンサーＣに書き込まれた電荷を１フレーム期間保持することができる。 In the period t1 to t2, since the voltage of 0 V is applied to the gate terminal of the second transistor T2, the second transistor T2 is in an off state. For this reason, the electric charge stored in the writing operation one frame before is held in the capacitor C, and a voltage corresponding to the electric charge of the capacitor C is applied to the gate terminal of the first transistor T1. Accordingly, the first transistor T1 passes a current corresponding to the electric charge of the capacitor C to the diode D, and the diode D continuously emits light with a light emission amount corresponding to the current. At this time, in the organic EL display device of the present embodiment, the second transistor T2 formed of an amorphous oxide semiconductor has a configuration in which two gate electrodes are formed in parallel in the same active layer of the second transistor T2. Since the leakage current between the source and drain of the transistor T2 is greatly reduced, the charge written in the capacitor C can be held for one frame period.
期間ｔ２〜ｔ３では、第２トランジスタＴ２のゲート端子には書き込み電圧Ｖ２が印加され、第２トランジスタＴ２がオン（ｏｎ）状態となる。このため当該期間に映像信号線ＤＡＴＡに供給される映像信号Ｖｄ１が第２トランジスタＴ２を介してコンデンサーＣに印加（書き込み）される。従って、第１トランジスタＴ１のゲート端子には映像信号Ｖｄ１が印加され、第１トランジスタＴ１は印加電圧Ｖｄ１に応じた電流をダイオードＤに流し、その電流に応じた発光量でダイオードＤは継続して発光する。 In the period t2 to t3, the write voltage V2 is applied to the gate terminal of the second transistor T2, and the second transistor T2 is turned on. For this reason, the video signal Vd1 supplied to the video signal line DATA during this period is applied (written) to the capacitor C via the second transistor T2. Accordingly, the video signal Vd1 is applied to the gate terminal of the first transistor T1, and the first transistor T1 causes a current corresponding to the applied voltage Vd1 to flow through the diode D, and the diode D continues with a light emission amount corresponding to the current. Emits light.
期間ｔ３〜ｔ４では、第２トランジスタＴ２のゲート端子には再び０Ｖの電圧が印加されているので、第２トランジスタＴ２はオフ（ｏｆｆ）状態となる。期間ｔ２〜ｔ３の書き込み動作で蓄えられた印加電圧Ｖｄ１がコンデンサーＣには保持されており、第１トランジスタＴ１のゲート端子には印加電圧Ｖｄ１が印加される。従って、第１トランジスタＴ１はコンデンサーＣに書き込まれた印加電圧Ｖｄ１に対応した電流をダイオードＤに流し、その電流に応じた発光量でダイオードＤは継続して発光する。 In the period t3 to t4, since the voltage of 0V is applied again to the gate terminal of the second transistor T2, the second transistor T2 is turned off. The applied voltage Vd1 stored in the writing operation in the period t2 to t3 is held in the capacitor C, and the applied voltage Vd1 is applied to the gate terminal of the first transistor T1. Accordingly, the first transistor T1 causes a current corresponding to the applied voltage Vd1 written in the capacitor C to flow through the diode D, and the diode D continuously emits light with a light emission amount corresponding to the current.
なお、ｔ４以降の期間においても次の書き込み期間になるまでは、期間ｔ３〜ｔ４と同様の動作となり、当該画素回路は印加電圧Ｖｄ１に対応した発光量で発光が継続する。また、他の画素回路においても同様の発光動作となるので、所望の画像表示を行うことが可能となる。 Note that in the period after t4, until the next writing period, the same operation as in the period t3 to t4 is performed, and the pixel circuit continues to emit light with the light emission amount corresponding to the applied voltage Vd1. In addition, since the same light emission operation is performed in other pixel circuits, a desired image display can be performed.
さらには、本実施形態の有機ＥＬ表示装置では、第１トランジスタＴ１もアモルファス酸化物半導体で形成されているので、ダイオードＤを安定して発光させることが可能である。 Furthermore, in the organic EL display device of the present embodiment, since the first transistor T1 is also formed of an amorphous oxide semiconductor, the diode D can emit light stably.
〈トランジスタの構成〉
図１は本実施形態の有機ＥＬ表示装置におけるアモルファス酸化物半導体トランジスタの概略構成を説明するための断面図である。
<Structure of transistor>
FIG. 1 is a cross-sectional view for explaining a schematic configuration of an amorphous oxide semiconductor transistor in the organic EL display device of the present embodiment.
図１に示すように、本実施形態のトランジスタはガラス基板１の表面に酸化アルミニウムのバリア層２が形成され、このバリア層２の上層に酸化物半導体の活性層となるＩｎＧａＺｎＯｘ膜５が形成される構成となっている。このような構成とすることにより、トランジスタの閾値電圧Ｖｔｈがずれる等の原因となるガラス基板１からのＩｎＧａＺｎＯｘ膜３への不純物の進入を防止する構成としている。
As shown in FIG. 1, in the transistor of this embodiment, an aluminum
ＩｎＧａＺｎＯｘ膜３の上層にはアモルファス酸化物半導体トランジスタのソース又はドレインとなるＭｏ膜のＳＤ配線４が活性層となるチャンネル部を挟むようにして離間して形成されている。このＭｏ膜からなるＳＤ配線４はその角部を丸めた形状となっている。
On the
ＳＤ配線４の上層には酸化珪素膜（ＳｉＯｘ膜、酸化シリコン膜）からなるゲート絶縁膜５が形成されており、チャンネル部の膜厚は約５０ｎｍとなるように形成されている。また、本実施形態では、ゲート絶縁膜５にＳｉＯｘ膜を用いた場合の欠点である閾値電圧のずれを防止するために、高温でアニール処理されたＳｉＯｘ膜をゲート絶縁膜５として用いる構成としている。
A
チャンネル部のゲート絶縁膜５の上層には、Ｍｏ／Ａｌ／Ｍｏの３層構造のゲート配線６が形成されている。このとき、本実施形態では、ゲート配線６の断線を防止する構成として、下地層の段差の２倍以上の厚さで当該ゲート配線６を形成している。また、本実施形態では、ＳＤ配線４の内でドレイン電極となる側の配線の上部に設けたゲート絶縁膜５のコンタクトホール部分に、ゲート配線６と同層であり、ゲート配線材料と同じ薄膜材料からなる薄膜層が形成される構成となっている。なお、この薄膜層はＳＤ配線４の内でドレイン電極となる側の配線と電気的に接続される構成となっている。
A
ゲート配線６の上層には、トランジスタ及び図示しない配線層の形成に伴うガラス基板１の前面の凹凸を平坦化するための平坦化膜の機能と、トランジスタ及び図示しない配線層の保護膜としての機能を有する感光性ポリイミド樹脂からなる絶縁膜７が形成されている。
On the upper layer of the
絶縁膜７の上層にはＩＴＯ／Ａｇ／ＩＴＯ積層膜からなる発光層（ＯＬＥＤ、ダイオード）の電極層８が形成され、この電極層８の上層には感光性ポリイミドからなる画素分離膜９が形成されている。
An
本実施形態は、このような構成のアモルファス酸化物半導体トランジスタを発光層の駆動用に用いる構成のＴＦＴ基板である。 This embodiment is a TFT substrate having a configuration in which an amorphous oxide semiconductor transistor having such a configuration is used for driving a light emitting layer.
〈トランジスタの製造方法〉
図２から図１０は本実施形態の有機ＥＬ表示装置における第１及び第２トランジスタの製造方法を説明するための工程図であり、以下、図２から図１０に基づいて製造方法を工程順に説明する。なお、各工程における電極の形成を含む薄膜の形成は公知のホトリソグラフィー技術により可能であるので、詳細な説明は省略する。
<Manufacturing method of transistor>
2 to 10 are process diagrams for explaining a method of manufacturing the first and second transistors in the organic EL display device of the present embodiment. Hereinafter, the manufacturing method will be described in order of steps based on FIGS. 2 to 10. To do. In addition, since formation of the thin film including formation of the electrode in each process is possible by a well-known photolithography technique, detailed description is abbreviate | omitted.
工程１．（図２）
まず、ガラス基板１の表面にバリア層２としてスパッタ法により酸化アルミニウム膜を形成し、引き続きスパッタ法により、酸化物半導体の活性層となるＩｎＧａＺｎＯｘ膜３と、トランジスタのソース配線又はドレイン配線（以下、ＳＤ配線と略記する）４となるＭｏ膜を連続で形成する。このときの膜厚は酸化アルミニウム膜が約７０ｎｍであり、ＩｎＧａＺｎＯｘ膜３が約６０ｎｍであり、Ｍｏ膜が約１８０ｎｍとする。
First, an aluminum oxide film is formed as a
工程２．（図３）
次に、Ｍｏ膜を成形してソース又はドレイン配線（ＳＤ配線）４を形成するためのパターン（ＳＤパターン）と、ＩｎＧａＺｎＯｘ膜３に活性層となるチャンネル部を形成するためのパターンをホトレジスト１０で形成する。ただし、このパターンはチャンネル部が薄く形成されるように、ハーフミラーのように作られたホトマスクを用いて露光することにより形成する。このホトレジスト１０のパターンでは、ＳＤ部分のレジスト膜厚が１．４μｍであり、チャンネル部は０．４μｍである。
Next, a pattern for forming a source or drain wiring (SD wiring) 4 by forming a Mo film (SD pattern) and a pattern for forming a channel portion serving as an active layer in the
工程３．（図４）
次に、工程２で形成したホトレジスト１０を用いたウェットエッチングにより、ＳＤ配線４となるＭｏ膜（図中の両サイド）と、ＩｎＧａＺｎＯｘ膜３（図中の両サイド）をエッチングする。このとき、Ｍｏ膜は燐酸、酢酸、硝酸の混酸を用いてウェットエッチングする。また、ＩｎＧａＺｎＯｘ膜３は蓚酸を用いてウェットエッチングする。その後、プラズマアッシングによりホトレジスト１０を厚さ約０．６μｍほど除去し、チャンネル部のＭｏ膜を露出させると共に、ＳＤ配線部のホトレジスト１０も図中での幅を細くする。この後、再度Ｍｏ膜を燐酸、酢酸、硝酸の混酸を用いてウェットエッチングし、チャンネル部のＭｏ膜を除去すると共に、Ｍｏ膜の図中における両サイドを除去することによりＩｎＧａＺｎＯｘ膜３よりＭｏ膜のパターンの図中の幅を細くする。
Next, the Mo film (both sides in the figure) to be the
このような形状とすることにより、ＳＤ配線４がＩｎＧａＺｎＯｘ膜３（酸化物半導体層）を乗り超える部分をなくすことができ、段差によるＳＤ配線４の断線を回避することができる。また、ＳＤ配線４をＩｎＧａＺｎＯｘ膜３（酸化物半導体層）よりも小さく形成する構成により、後述するゲート絶縁膜によるこの積層部（ＳＤ配線４の部分）のカバーを容易にすることができる。
By adopting such a shape, it is possible to eliminate a portion where the
さらには、本実施形態では、ゲート絶縁膜によるカバーをさらに容易とするために、まず、ホトレジスト１０の剥離後にアッシングを行うことにより、Ｍｏ膜で形成されるＳＤ配線４の角部を酸化させる。その後、水洗することで、ＳＤ配線４の角部を丸めた形状とする。
Furthermore, in this embodiment, in order to further facilitate the cover with the gate insulating film, first, the corner portion of the
工程４．（図５）
次に、ゲート絶縁膜５を形成し、このゲート絶縁膜５にコンタクトホール１１をホトリソグラフィーにより形成する。ゲート絶縁膜５の形成はプラズマＣＶＤ法によりＴＥＯＳ（4エチルオキシシラン）ガスと酸素を分解してＳｉＯｘ膜を形成する。コンタクトホール１１の形成はウェットエッチングにより行い、エッチング液にはバッファードフッ酸を用いる。このようにして、膜厚が約５０ｎｍのゲート絶縁膜５を形成する。また、ゲート配線の形成領域１２の辺縁部（辺縁部の上端）には傾斜領域１２ａを形成する。この傾斜領域１２ａの形成は、後の工程においてゲート配線を形成した際に、当該ゲート絶縁膜５を介してゲート配線の両端部とＳＤ配線の端部とが重畳するようにし、酸化物半導体におけるソース・ゲート間のチャンネル領域の形成をスムーズにするためである。
Next, a
ただし、プラズマＣＶＤ法で作成したＳｉＯｘ膜中の深い欠陥準位は高温アニールにより無くす事が可能であるので、本実施形態においても、４００℃以上、好ましくは４５０℃〜５５０℃でアニールすることにより、ほぼ実用上問題ない程度に低減させる。なお、ゲート絶縁膜中の深い欠陥準位は、トランジスタをオンしたときにゲート絶縁膜５とＩｎＧａＺｎＯｘ膜３（酸化物半導体層）との界面に集まった電子が入り込み固定電荷となってしまうので、トランジスタの閾値電圧がずれる原因となる。
However, deep defect levels in the SiOx film prepared by the plasma CVD method can be eliminated by high-temperature annealing. Therefore, in this embodiment, annealing is performed at 400 ° C. or higher, preferably 450 ° C. to 550 ° C. Reduce to an extent that is practically acceptable. Note that the deep defect level in the gate insulating film is that electrons gathered at the interface between the
工程５．（図６）
次に、ゲート配線６を形成する。このとき、ゲート配線６の両端部とＳＤ配線４の端部とがゲート絶縁膜５を介して重畳するように、ゲート配線６を形成する。本実施形態のゲート配線６はＭｏ／Ａｌ／Ｍｏの３層構造であり、段差による断線を防止するためにＭｏ：５０ｎｍ、Ａｌ：４００ｎｍ、Ｍｏ：５０ｎｍの合計で５００ｎｍの膜厚とする。なお、本実施形態では、下地の段差が２４０ｎｍとなるので、ゲート配線６の厚さがその約２倍とすることで断線を防止する構成としている。従って、ゲート配線６の厚さは５００ｎｍに限定されることはなく、例えばＩｎＧａＺｎＯｘ膜３（酸化物半導体層）の膜厚を４０ｎｍ、ＳＤ配線４の膜厚を１２０ｎｍで形成する場合には、ゲート配線層６の膜厚は３５０ｎｍ程度でも断線を防止できる。また、コンタクトホール１１の深さを浅くして開口しやすくするために、コンタクトホール部分のゲート配線材料６ａは残す構成とする。
工程６．（図７）
次に、トランジスタの配線と発光層（ＯＬＥＤ、ダイオード）の電極とを絶縁するための絶縁膜７を形成する。該絶縁膜７は上層に周知のスピンコート法等により感光性ポリイミドを塗布した後に、露光現像することにより形成する。この絶縁膜７の形成後に、ゲート絶縁材料６ａの上部に発光層（ＯＬＥＤ、ダイオード）の電極とＳＤ配線４との電気的接続をはかるためのコンタクトホール１３を周知のホトリソグラフィーにより形成する。なお、塗布型の絶縁膜７を用いることでトランジスタや配線の形成に伴う基板表面の凹凸をなだらかにすることが出来るので、特に光の散乱を起すような角部を無くす効果を得ることが出来る。このポリイミドの膜厚すなわち絶縁層７の膜厚は約１．５μｍである。
Next, the
Next, an insulating
工程７．（図８）
次に、発光層（ＯＬＥＤ、ダイオード）の電極８となるＩＴＯ／Ａｇ／ＩＴＯ積層膜を形成する。ＩＴＯ／Ａｇ／ＩＴＯ積層膜の形成は、ＩＴＯ、Ａｇ、ＩＴＯを順番に連続してスパッタした後、周知のホトリソグラフィーにて所定のパターンに成形することにより形成される。なお、ＩＴＯのエッチングは蓚酸で行い、Ａｇのエッチングは燐酸、酢酸、硝酸の混酸で行うことが可能であるが、これに限定されるものではない。また、それぞれの膜厚は下（ガラス基板１側）からＩＴＯ層の膜厚は約５０ｎｍ、Ａｇ層の膜厚は約１５０ｎｍ、ＩＴＯ層の膜厚は約３０ｎｍである。
Next, an ITO / Ag / ITO laminated film to be the
工程８．（図９）
次に、画素分離膜９を形成する。画素分離膜９の形成は周知のスピンコート法等により感光性ポリイミドを塗布し露光現像した後に、電極８の上部に開口部を形成することにより行う。
Next, the
以上の工程１〜８により、発光層（ＯＬＥＤ、ダイオード）をアクティブ駆動するためのトランジスタアレイ基板が完成する。
Through the
ただし、本実施形態の有機ＥＬ表示装置では、第１トランジスタと第２トランジスタとではゲート電極の構成が異なっている。以下、第２トランジスタの製造方法を説明する。 However, in the organic EL display device of the present embodiment, the configuration of the gate electrode is different between the first transistor and the second transistor. Hereinafter, a method for manufacturing the second transistor will be described.
図１０に示すように、第２トランジスタは離間して形成されるＳＤ配線４の間すなわち同一の活性層領域に２本のゲート配線１４ａ、１４ｂが並設して形成される構成となる。
As shown in FIG. 10, the second transistor has a configuration in which two
このようなゲート配線の形成は、前述する工程５において、Ｍｏ／Ａｌ／Ｍｏの３層構造のゲート配線を形成する際のＭｏ層のエッチング、Ａｌ層のエッチング、Ｍｏ層のエッチングの各エッチングで２本のゲート配線１４ａ、１４ｂを形成することにより、以降の工程は前述の第１トランジスタの製造法と同じ工程となる。
Such gate wiring is formed by etching the Mo layer, etching the Al layer, and etching the Mo layer when forming the gate wiring having the three-layer structure of Mo / Al / Mo in
このとき、本実施形態では、図９に示す第１トランジスタのゲート配線６をソース側とドレイン側に２分割したような構造とすることにより、一方のゲート配線１４ａはその端部がソース配線の端部と重畳する構成とし、他方のゲート配線１４ｂはその端部がドレイン配線の端部と重畳する構成とする。
At this time, in this embodiment, the
このような構成とすることにより、酸化物半導体ではトランジスタの抵抗を2倍にした以上の効果を得ることができ、ソース・ドレイン間のリーク電流を大幅に低減できる。すなわち、トランジスタが二つ直列につながるためそれだけで抵抗が倍になる効果があるが、酸化物トランジスタにおいては、キャリアが少なくなると移動度も低下する特性を有しており、ソースからのキャリア染み出しにより、本来空乏化するべきチャンネル部分のキャリア濃度が増すことで移動度も上昇し、リーク電流が増加している。このため、本実施形態では、ゲートを連続して設ける（２本のゲート配線を並設して形成する）ことでソースからのキャリアを最初のゲートで止め、ゲート電極間のキャリア密度を下げることでトランジスタの抵抗を2倍にした以上の効果が得られ、ソース・ドレイン間のリーク電流を大幅に低減できる。さらには、本実施形態では、２本のゲート配線１４ａ、１４ｂのそれぞれの端部がソース配線又はドレイン配線のいずれかの端部と重畳される構成となっているので、酸化物半導体である第２トランジスタのＯＮ抵抗の増加を最小限に出来るという効果も得られる。
With such a structure, the oxide semiconductor can achieve an effect that is more than double the resistance of the transistor, and can significantly reduce the leakage current between the source and the drain. In other words, since two transistors are connected in series, the resistance alone doubles, but the oxide transistor has the characteristic that the mobility decreases when the number of carriers decreases, so that the carrier leaks from the source. As a result, the carrier concentration in the channel portion that should be depleted originally increases, so that the mobility increases and the leakage current increases. For this reason, in this embodiment, the gates are continuously provided (two gate wirings are formed side by side) to stop carriers from the source at the first gate and to reduce the carrier density between the gate electrodes. As a result, the effect more than double the transistor resistance can be obtained, and the leakage current between the source and drain can be greatly reduced. Furthermore, in this embodiment, each end portion of the two
〈画素回路の製造方法〉
図１３から図１８は本実施形態の有機ＥＬ表示装置における画素回路の製造方法を説明するための平面図であり、以下、図１３から図１８に基づいて製造方法を順に説明する。なお、各工程における電極の形成を含む薄膜の形成は公知のホトリソグラフィー技術により可能であるので、詳細な説明は省略する。
<Manufacturing method of pixel circuit>
FIGS. 13 to 18 are plan views for explaining a method of manufacturing a pixel circuit in the organic EL display device of the present embodiment. Hereinafter, the manufacturing method will be described in order based on FIGS. In addition, since formation of the thin film including formation of the electrode in each process is possible by a well-known photolithography technique, detailed description is abbreviate | omitted.
工程１．（図１３）
まず、基板表面にバリア層が形成される図示しないガラス基板の上面（ＴＦＴ素子形成）側に、酸化物半導体の活性層を形成するための酸化物半導体層（ＩｎＧａＺｎＯｘ層）を形成した後に、ＳＤ配線層及び信号線（映像信号配線層）となる電極層パターンを形成する。図１３中において、各画素コンデンサ−に書き込み電圧を印加する隣接する２本の信号線パターン１３−３の間の領域内に、第１トランジスタのＳＤ電極パターン１３−１と画素コンデンサーの片方の電極パターン１３−２であると共に第２トランジスタのＳＤ電極パターンとなる電極層パターンを形成する。
First, after forming an oxide semiconductor layer (InGaZnOx layer) for forming an active layer of an oxide semiconductor on the upper surface (TFT element formation) side of a glass substrate (not shown) on which a barrier layer is formed on the substrate surface, SD An electrode layer pattern to be a wiring layer and a signal line (video signal wiring layer) is formed. In FIG. 13, the SD electrode pattern 13-1 of the first transistor and one electrode of the pixel capacitor are disposed in the region between two adjacent signal line patterns 13-3 for applying a write voltage to each pixel capacitor. An electrode layer pattern which is the pattern 13-2 and becomes the SD electrode pattern of the second transistor is formed.
図１３から明らかなように、酸化物半導体層パターン１３−５とＳＤ配線層パターン１３−１とはほとんど重なったパターンとなっており、ＳＤ配線層パターン１３−１が酸化物半導体層パターン１３−５に乗り上げたり、降りたりすることがないため、酸化物半導体層パターン１３−５の段差でＳＤ配線層パターン１３−１が断線することがない。また、後述するゲート配線層パターンがＳＤ配線層パターン１３−１を乗り越える部分ではＳＤ配線層パターンに凹凸１３−４を設けている。このように凹凸１３−４を形成することで乗り越えラインを曲線形状とし、ゲート配線をエッチングする際にレジストとゲート配線材料の間にエッチング液が染み込んで断線を起こす現象を回避できる。 As is apparent from FIG. 13, the oxide semiconductor layer pattern 13-5 and the SD wiring layer pattern 13-1 are almost overlapped, and the SD wiring layer pattern 13-1 is the oxide semiconductor layer pattern 13-. Therefore, the SD wiring layer pattern 13-1 is not disconnected at the level difference of the oxide semiconductor layer pattern 13-5. Further, in a portion where a gate wiring layer pattern to be described later crosses over the SD wiring layer pattern 13-1, the SD wiring layer pattern is provided with unevenness 13-4. By forming the projections and depressions 13-4 in this way, it is possible to avoid a phenomenon in which the overpass line has a curved shape and the etching solution penetrates between the resist and the gate wiring material to cause disconnection when the gate wiring is etched.
工程２．（図１４）
次に、図示しないガラス基板の上面にゲート絶縁膜パターン１４−２を形成する。後述するゲート配線層パターンとＳＤ配線層パターン１３−１とを電気的に接続する個所、及びＳＤ配線パターン１３−１と発光層（ＯＬＥＤ、ダイオード）の電極とを電気的に接続する個所には、コンタクトホール１４−１を形成する。
Next, a gate insulating film pattern 14-2 is formed on the upper surface of a glass substrate (not shown). A portion where a gate wiring layer pattern and an SD wiring layer pattern 13-1 described later are electrically connected, and a portion where the SD wiring pattern 13-1 and an electrode of a light emitting layer (OLED, diode) are electrically connected are The contact hole 14-1 is formed.
工程３．（図１５）
次に、ゲート配線パターンと信号線パターンを形成する。この工程では、第１トランジスタＴ１のゲート電極パターン１５−１と第２トランジスタＴ２のゲート電極パターン１５−４、及び画素コンデンサーＣのもう一方の電極パターン１５−２を形成する。さらには、発光層（ＯＬＥＤ、ダイオード）の電力供給及び第２トランジスタ（書き込みトランジスタ）へ開閉信号（ゲート信号）を送る配線パターン１５−３を形成する。特に、本実施形態においては、第２トランジスタＴ２のゲート電極パターン１５−５として、二重のゲート電極パターン１５−５すなわち併設する２本のゲート電極パターン１５−５を形成する。
Next, a gate wiring pattern and a signal line pattern are formed. In this step, the gate electrode pattern 15-1 of the first transistor T1, the gate electrode pattern 15-4 of the second transistor T2, and the other electrode pattern 15-2 of the pixel capacitor C are formed. Furthermore, the power supply of the light emitting layer (OLED, diode) and the wiring pattern 15-3 for sending an open / close signal (gate signal) to the second transistor (write transistor) are formed. In particular, in the present embodiment, as the gate electrode pattern 15-5 of the second transistor T2, a double gate electrode pattern 15-5, that is, two gate electrode patterns 15-5 provided side by side are formed.
また、コンデンサーの形成においては、ゲート絶縁膜１４−２を介して、ＳＤ配線層と同層の電極パターン１３−２及びゲート配線層と同層の電極パターン１５−２を重畳して形成する。なお、本実施の形態においては、ゲート配線層側のパターン（ゲート配線層と同層の電極パターン１５−２）をＳＤ配線層側のパターン（ＳＤ配線層と同層の電極パターン１３−２）の内側に入れる、すなわちＳＤ配線層側のパターンよりもゲート配線層側のパターンを小さく形成しＳＤ配線層側のパターンより突出しない構成とすることにより、ＳＤ配線パターンの外周部の段差で短絡を起すことを回避している。 Further, in the formation of the capacitor, the electrode pattern 13-2 in the same layer as the SD wiring layer and the electrode pattern 15-2 in the same layer as the gate wiring layer are formed so as to overlap with each other through the gate insulating film 14-2. In the present embodiment, the pattern on the gate wiring layer side (electrode pattern 15-2 in the same layer as the gate wiring layer) is changed to the pattern on the SD wiring layer side (electrode pattern 13-2 in the same layer as the SD wiring layer). In other words, the pattern on the gate wiring layer side is formed smaller than the pattern on the SD wiring layer side so as not to protrude from the pattern on the SD wiring layer side. Avoiding that happening.
さらには、本実施形態では、ゲート絶縁膜１４−２のコンタクトホール部１４−１には、すべてゲート配線材料パターン１５−４を残して形成することにより、コンタクトホール部１４−１を高くし、後述の工程における感光性ポリイミド層に設けたコンタクトホール部分の感光性ポリイミドの塗布膜厚を薄くし、確実にコンタクトホールが開口する構成としている。 Further, in the present embodiment, the contact hole portion 14-1 of the gate insulating film 14-2 is formed by leaving all the gate wiring material pattern 15-4 in the contact hole portion 14-1, thereby increasing the contact hole portion 14-1. The coating thickness of the photosensitive polyimide in the contact hole portion provided in the photosensitive polyimide layer in the later-described process is reduced, and the contact hole is surely opened.
工程４．（図１６）
次に、図示しないガラス基板表面の凹凸を平滑化するための感光性ポリイミド層パターン１６−２を形成する。この感光性ポリイミド層パターン１６−２の形成後に、発光層（ＯＬＥＤ、ダイオード）の電極とＳＤ配線パターン１３−１とを電気的に接続するためのコンタクトホールパターン１６−１をゲート配線材料パターン１５−４部分に形成する。
Next, a photosensitive polyimide layer pattern 16-2 for smoothing irregularities on the surface of the glass substrate (not shown) is formed. After the formation of the photosensitive polyimide layer pattern 16-2, a contact hole pattern 16-1 for electrically connecting the electrode of the light emitting layer (OLED, diode) and the SD wiring pattern 13-1 is formed as a gate wiring material pattern 15 -4 part.
工程５．（図１７）
次に、隣接する２本の信号線パターン１３−３の間の領域内に、発光層（ＯＬＥＤ、ダイオード）の電極パターン１７−１を形成する。該発光層（ＯＬＥＤ、ダイオード）電極パターン１７−１は、感光性ポリイミド層パターン１６−２に設けたコンタクトホール１６−１を通じてＳＤ配線パターン１３−１と電気的に接続される構成となる。
Next, an electrode pattern 17-1 of a light emitting layer (OLED, diode) is formed in a region between two adjacent signal line patterns 13-3. The light emitting layer (OLED, diode) electrode pattern 17-1 is electrically connected to the SD wiring pattern 13-1 through a contact hole 16-1 provided in the photosensitive polyimide layer pattern 16-2.
工程６．（図１８）
次に、図示しないガラス基板表面に感光性ポリイミド層を形成した後に、発光層（ＯＬＥＤ、ダイオード）電極パターン１７−１の上方に開口部１８−１を形成することにより、画素分離膜パターンとする。ただし、開口部１８−１を形成する際に、発光層（ＯＬＥＤ、ダイオード）電極パターン１７−１の周辺部およびコンタクトホール１６−１部が感光性ポリイミド層で覆われるように開口部１８−１を形成することにより、発光層（ＯＬＥＤ、ダイオード）電極パターン（カソード）１７−１とアノードとが短絡しないような構成としている。
Next, after forming a photosensitive polyimide layer on a glass substrate surface (not shown), an opening 18-1 is formed above the light emitting layer (OLED, diode) electrode pattern 17-1, thereby forming a pixel separation film pattern. . However, when the opening 18-1 is formed, the opening 18-1 so that the peripheral part of the light emitting layer (OLED, diode) electrode pattern 17-1 and the contact hole 16-1 are covered with the photosensitive polyimide layer. Is formed so that the light emitting layer (OLED, diode) electrode pattern (cathode) 17-1 and the anode are not short-circuited.
以上のようにして、トランジスタアレイ基板を作製する。 The transistor array substrate is manufactured as described above.
次に、このトランジスタアレイ基板上に発光層（ＯＬＥＤ、ダイオード）を作成する手順について説明する。 Next, a procedure for creating a light emitting layer (OLED, diode) on the transistor array substrate will be described.
まず、トランジスタアレイ基板上に設けた発光層（ＯＬＥＤ、ダイオード）電極パターン（カソード）１７−１の開口部１８−１の上部に、電子輸送性の第１の物質と第２の物質を共蒸着して電子注入層を形成する。 First, a first substance and a second substance having an electron transporting property are co-deposited on the upper portion of the opening 18-1 of the light emitting layer (OLED, diode) electrode pattern (cathode) 17-1 provided on the transistor array substrate. Thus, an electron injection layer is formed.
次に、電子注入層の上層に第１の物質を蒸着して電子輸送層を形成する。電子輸送層の膜厚は各発光色により異なり、赤では１３０ｎｍ、緑では１００ｎｍ、青では７０ｎｍとする。 Next, a first material is deposited on the electron injection layer to form an electron transport layer. The film thickness of the electron transport layer varies depending on each emission color, and is 130 nm for red, 100 nm for green, and 70 nm for blue.
次に、電子注入層の上層に発光層を形成する。このとき、赤色部発光層を形成する場合はその膜厚を６０ｎｍ、緑色部発光層を形成する場合はその膜厚を６０ｎｍ、青色部発光層を形成する場合もその膜厚を６０ｎｍで形成する。 Next, a light emitting layer is formed on the electron injection layer. At this time, when forming the red light emitting layer, the film thickness is 60 nm, when forming the green light emitting layer, the film thickness is 60 nm, and when forming the blue light emitting layer, the film thickness is also 60 nm. .
次に、該発光層の上層に第３の物質でホール輸送層を形成する。 Next, a hole transport layer is formed with a third substance on the light emitting layer.
次に、ホール輸送層の上層にホール注入層を形成する。該ホール注入層の膜厚は１０ｎｍとする。 Next, a hole injection layer is formed on the hole transport layer. The thickness of the hole injection layer is 10 nm.
次に、該ホール注入層の上部にＩＺＯのスパッタにより膜厚３０ｎｍのアノード電極を形成することにより、有機ＥＬデバイスが構成される。なお、カソード電極に負、上部アノード電極に正の電圧を印加することにより、有機ＥＬデバイスは発光する。 Next, an organic EL device is configured by forming an anode electrode having a thickness of 30 nm on the hole injection layer by sputtering of IZO. The organic EL device emits light when a negative voltage is applied to the cathode electrode and a positive voltage is applied to the upper anode electrode.
なお、第１の物質としては、電子輸送性を示し、アルカリ金属と共蒸着することにより電荷移動錯体化しやすいものであれば特に限定は無く、例えばトリス（８−キノリノラート）アルミニウム、トリス（４-メチル-８-キノリノラート）アルミニウム、ビス（２-メチル−８−キノリノラート）−４−フェニルフェノラート−アルミニウム、ビス[２-[２-ヒドロキシフェニル]ベンゾオキサゾラート]亜鉛などの金属錯体や２−（４−ビフェニリル）−５−（４−tert−ブチルフェニル）−１，３，４−オキサジアゾール、１，３−ビス[５−(ｐ−ｔｅｒｔ−ブチルフェニル)−１，３，４−オキサジアゾール−２−イル]ベンゼン等を用いることができる。 The first substance is not particularly limited as long as it exhibits electron transport properties and can be easily formed into a charge transfer complex by co-evaporation with an alkali metal. For example, tris (8-quinolinolato) aluminum, tris (4- Metal complexes such as methyl-8-quinolinolato) aluminum, bis (2-methyl-8-quinolinolato) -4-phenylphenolate-aluminum, bis [2- [2-hydroxyphenyl] benzoxazolate] zinc and 2- (4-Biphenylyl) -5- (4-tert-butylphenyl) -1,3,4-oxadiazole, 1,3-bis [5- (p-tert-butylphenyl) -1,3,4- Oxadiazol-2-yl] benzene and the like can be used.
また、第２の物質としては、電子輸送性物質に対して電子供与性を示す材料であれば特に限定は無く、例えば、リチウム、セシウムなどのアルカリ金属、マグネシウム、カルシウムなどのアルカリ土類金属、さらには希土類金属等の金属類、あるいはそれらの酸化物、ハロゲン化物、炭酸化物等から選択して電子供与性を示す物質を用いることができる。 The second substance is not particularly limited as long as it is a material that exhibits an electron donating property with respect to the electron transporting substance. For example, alkali metals such as lithium and cesium, alkaline earth metals such as magnesium and calcium, Further, a metal exhibiting an electron donating property selected from metals such as rare earth metals, or oxides, halides, carbonates and the like thereof can be used.
また、第３の物質としては、ホール輸送性を示す物質であり、例えば、テトラアリールベンジジン化合物（トリフェニルジアミン：ＴＰＤ）、芳香族三級アミン、ヒドラゾン誘導体、カルバゾール誘導体、トリアゾール誘導体、イミダゾール誘導体、アミノ基を有するオキサジアゾール誘導体、ポリチオフェン誘導体、銅フタロシアニン誘導体等を用いることができる。 The third substance is a substance exhibiting hole transport properties, such as a tetraarylbenzidine compound (triphenyldiamine: TPD), an aromatic tertiary amine, a hydrazone derivative, a carbazole derivative, a triazole derivative, an imidazole derivative, An oxadiazole derivative having an amino group, a polythiophene derivative, a copper phthalocyanine derivative, or the like can be used.
また、ホール注入層に用いる物質としては、ＭｏＯ３や、ＷＯ３、Ｖ２Ｏ５などの無機材料を用いることができる。このような物質をホール注入層として用いることにより、アノード電極ＩＺＯをスパッタしても有機材料の劣化を回避できるという効果が得られる。 As the material used for the hole injection layer may be an inorganic material such as MoO 3 or, WO 3, V 2 O 5 . By using such a substance as the hole injection layer, it is possible to avoid deterioration of the organic material even when the anode electrode IZO is sputtered.
また、発光層に用いる発光材料としては電子、ホールの輸送能力を有するホスト材料に、それらの再結合により蛍光もしくはりん光を発するドーパントを添加したもので、共蒸着により第３の層として形成できるものであれば特に限定は無く、例えば、ホストとしてはトリス（８−キノリノラト）アルミニウム、ビス（８−キノリノラト）マグネシウム、ビス（ベンゾ｛ｆ｝−８−キノリノラト）亜鉛、ビス（２−メチル−８−キノリノラト）アルミニウムオキシド、トリス（８−キノリノラト）インジウム、トリス（５−メチル−８−キノリノラト）アルミニウム、８−キノリノラトリチウム、トリス（５−クロロ−８−キノリノラト）ガリウム、ビス（５−クロロ−８−キノリノラト）カルシウム、５，７−ジクロル−８−キノリノラトアルミニウム、トリス（５，７−ジブロモ−８−ヒドロキシキノリノラト）アルミニウム、ポリ［亜鉛（II）−ビス（８−ヒドロキシ−５−キノリニル）メタン］のような錯体、アントラセン誘導体、カルバゾール誘導体、等を用いることができる。 The light-emitting material used for the light-emitting layer is a host material having the ability to transport electrons and holes to which a dopant that emits fluorescence or phosphorescence is added by recombination thereof, and can be formed as a third layer by co-evaporation. The host is not particularly limited, and examples of the host include tris (8-quinolinolato) aluminum, bis (8-quinolinolato) magnesium, bis (benzo {f} -8-quinolinolato) zinc, bis (2-methyl-8). -Quinolinolato) aluminum oxide, tris (8-quinolinolato) indium, tris (5-methyl-8-quinolinolato) aluminum, 8-quinolinolatolithium, tris (5-chloro-8-quinolinolato) gallium, bis (5-chloro) -8-quinolinolato) calcium, 5,7-dichloro-8-quinolinolato Luminium, tris (5,7-dibromo-8-hydroxyquinolinolato) aluminum, complexes such as poly [zinc (II) -bis (8-hydroxy-5-quinolinyl) methane], anthracene derivatives, carbazole derivatives, etc. Can be used.
ドーパントとしてはホスト中で電子とホールを捉えて再結合させ発光するものであって、例えば赤ではピラン誘導体、、緑ではクマリン誘導体、青ではアントラセン誘導体などの蛍光を発光する物質を用いることができる。さらには、もしくはイリジウム錯体、ピリジナート誘導体などりん光を発する物質を用いることもできる。 The dopant captures electrons and holes in the host and recombines to emit light. For example, a red light emitting substance such as a pyran derivative, a green coumarin derivative, and a blue anthracene derivative can be used. . In addition, a phosphorescent substance such as an iridium complex or a pyridinate derivative may be used.
最上層すなわちアノード電極は、光を取り出すために透明導電膜であるＩＴＯやＩＺＯを用いる。 The uppermost layer, that is, the anode electrode uses ITO or IZO, which is a transparent conductive film, to extract light.
なお、発光層は湿気に弱いので乾燥窒素などを封入して密閉封止する必要がある。又は、外部から湿気が入ってしまうことを考慮して、本実施形態のように、内部に乾燥剤を置くことも可能である。さらには、フリットガラスなどで密閉し、全く湿気が入らないようにしてもよい。また、本実施形態のようなトップエミッション型の有機ＥＬ表示装置では封止ガラスが透明で、これを通して光が出て行くことになる。 Note that since the light emitting layer is vulnerable to moisture, it is necessary to enclose and seal it with dry nitrogen or the like. Or, considering that moisture enters from the outside, it is also possible to place a desiccant inside as in this embodiment. Furthermore, it may be sealed with frit glass or the like so that moisture does not enter at all. Further, in the top emission type organic EL display device as in the present embodiment, the sealing glass is transparent, and light is emitted through the sealing glass.
また、本実施形態の有機ＥＬ表示装置では、第１及び第２トランジスタを形成するアモルファス酸化物半導体のゲート絶縁膜として、アニール処理した酸化シリコン膜を用いる構成としたが、これに限定されることはなく、例えば、プラズマＣＶＤで形成したＳｉＮ膜をゲート絶縁膜として用いてもよい。 In the organic EL display device of the present embodiment, the annealed silicon oxide film is used as the gate insulating film of the amorphous oxide semiconductor forming the first and second transistors. However, the present invention is not limited to this. For example, a SiN film formed by plasma CVD may be used as the gate insulating film.
また、ゲート絶縁膜に酸化シリコン膜を用いたアモルファス酸化物半導体で第１及び第２トランジスタを形成した場合、パッシベーション膜としてＳｉＮ膜を使用する時にはゲート絶縁膜よりも外側すなわち上層にＳｉＮ膜を形成する必要がある。 In addition, when the first and second transistors are formed of an amorphous oxide semiconductor using a silicon oxide film as the gate insulating film, when the SiN film is used as the passivation film, the SiN film is formed on the outer side, that is, the upper layer than the gate insulating film. There is a need to.
以上説明したように、本実施形態の有機ＥＬ表示装置では、図１０に示すようにスイッチングトランジスタである第２トランジスタを形成する際に、同一半導体領域内すなわち同一チャンネル部に２本のゲート電極１４ａ、１４ｂを並設して形成する構成としている。このとき、図１５に示すように２本のゲート電極に同じ選択信号（ゲート信号）が入力する構成としているので、ソース電極からのキャリアを最初のゲート電極１３ｂで止め、ゲート電極間のキャリア密度を下げることでトランジスタの抵抗を2倍にした以上の効果が得られる。その結果、酸化物半導体である第２トランジスタを有機ＥＬ表示装置の画素回路に用いた場合であっても、第２トランジスタのオフ時のリーク電流を低減させることができる。
As described above, in the organic EL display device of this embodiment, when forming the second transistor as the switching transistor as shown in FIG. 10, the two
また、第２トランジスタのオフ時のリーク電流を低減させることができるので、閾値電圧をより安定化することができる酸化シリコン膜をゲート絶縁膜として用いることができる。その結果、有機ＥＬ表示装置においても簡易な画素回路で表示ムラのない画像表示を行うことが可能となる。 In addition, since the leakage current when the second transistor is off can be reduced, a silicon oxide film that can further stabilize the threshold voltage can be used as the gate insulating film. As a result, even in the organic EL display device, it is possible to perform image display without display unevenness with a simple pixel circuit.
なお、本願発明の実施形態の有機ＥＬ表示装置では、第２トランジスタのゲート電極を並設される２本のゲート電極で形成する構成としたが、第２トランジスタのゲート電極を第１トランジスタのゲート電極と同様に１本で形成する場合には、図２１に示すように、第２トランジスタのオフ時のゲート電圧を負にしてチャンネルの空乏化を進めてもよい。 In the organic EL display device according to the embodiment of the present invention, the gate electrode of the second transistor is formed by two gate electrodes arranged in parallel. However, the gate electrode of the second transistor is the gate of the first transistor. In the case of forming a single electrode as in the case of the electrode, as shown in FIG. 21, the channel voltage may be depleted by setting the gate voltage when the second transistor is OFF to be negative.
１・・・ガラス基板、２・・・バリア層、３・・・ＩｎＧａＺｎＯｘ膜
４・・・ＳＤ配線、５・・・ゲート絶縁膜、６・・・ゲート配線
６ａ・・・ゲート配線材料、７・・・絶縁膜、８・・・発光層の電極
９・・・画素分離膜、１０・・・ホトレジスト、１１・・・コンタクトホール
１２・・・ゲート配線の形成領域、１２ａ・・・傾斜領域、１３・・・コンタクトホール
１４ａ、１４ｂ・・・ゲート配線、１３−１・・・ＳＤ電極パターン
１３−２・・・画素コンデンサーの電極パターン、１３−３・・・信号線パターン
１３−４・・・配線パターンの凹凸、１３−５・・・酸化物半導体層パターン
１４−１・・・コンタクトホール、１４−２・・・ゲート絶縁膜パターン
１５−１・・・ゲート電極パターン、１５−２・・・画素コンデンサーの電極パターン
１５−３・・・配線パターン、１５−４・・・ゲート電極パターン
１５−５・・・ゲート電極パターン、１６−１・・・コンタクトホールパターン
１６−２・・・感光性ポリイミド層パターン、１７−１・・・発光層の電極パターン
１８−１・・・開口部、１９−１・・・ＴＦＴ基板、１９−２・・・封止ガラス
１９−３・・・封止シール材、１９−４・・・画素領域、１９−５・・・端子部
２０−１・・・画素分離膜、２０−２・・・カソード電極、２０−３・・・ＯＬＥＤ層
２０−４・・・アノード電極、２０−５・・・透明乾燥剤
Ｔ１・・・第１トランジスタ、Ｔ２・・・第２トランジスタ、Ｃ・・・コンデンサー
Ｄ・・・ダイオード、Ｖ１・・・電源線（共通電極線）、ＤＡＴＡ・・・映像信号線
ＶＳＳ・・・ゲート信号線
DESCRIPTION OF
Claims (10)
前記発光素子に駆動電圧を印加する第１トランジスタと、
少なくとも１フレーム期間、前記第１トランジスタのゲート端子に所定の電圧を印加する容量素子と、
選択信号に基づいて前記容量素子に画像信号を書き込む第２トランジスタと
を少なくとも備える画素回路が基板上にマトリクス状に配置される表示装置であって、
前記第１及び第２トランジスタは、ソース電極とドレイン電極、及びゲート電極が半導体層の同じ側に配置される薄膜トランジスタであり、
前記ソース電極と前記ドレイン電極、及び前記ゲート電極はゲート絶縁膜に接しており、
前記基板上に配置された前記ソース電極と前記ドレイン電極、及び前記ゲート電極の上方には第１の絶縁膜が配置され、
前記第１及び第２のトランジスタの前記半導体層は、酸化物半導体で形成され、
前記第２トランジスタは同一トランジスタの活性層領域に重なるように並設して形成される２本のゲート電極を備え、該２本のゲート電極に同じ選択信号が入力され、
平面的に見てゲート配線層とソースドレイン配線層が重なる部分では前記ソースドレイン配線層に凹凸を有するパターンを与えた
ことを特徴とする表示装置。 A light-emitting element that emits light in response to current,
A first transistor for applying a driving voltage to the light emitting element;
A capacitive element that applies a predetermined voltage to the gate terminal of the first transistor for at least one frame period;
A display device in which pixel circuits each including at least a second transistor that writes an image signal to the capacitive element based on a selection signal are arranged in a matrix on a substrate ,
It said first and second transistors are thin film transistors source electrode and the drain electrode, and a gate electrode that is disposed on the same side of the semiconductor layer,
The source electrode, the drain electrode, and the gate electrode are in contact with a gate insulating film,
A first insulating film is disposed above the source and drain electrodes and the gate electrode disposed on the substrate,
The semiconductor layers of the first and second transistors are formed of an oxide semiconductor;
The second transistor includes two gate electrodes formed side by side so as to overlap the active layer region of the same transistor, and the same selection signal is input to the two gate electrodes,
A display device, wherein a pattern having irregularities is provided on the source / drain wiring layer in a portion where the gate wiring layer and the source / drain wiring layer overlap each other when seen in a plan view.
前記発光素子に駆動電圧を印加する第１トランジスタと、
少なくとも１フレーム期間、前記第１トランジスタのゲート端子に所定の電圧を印加する容量素子と、
選択信号に基づいて前記容量素子に画像信号を書き込む第２トランジスタと
を少なくとも備える画素回路が基板上にマトリクス状に配置される表示装置であって、
前記第１及び第２トランジスタは、ソース電極とドレイン電極、及びゲート電極が半導体層の同じ側に配置される薄膜トランジスタであり、
前記ソース電極と前記ドレイン電極、及び前記ゲート電極はゲート絶縁膜に接しており、
前記基板上に配置された前記ソース電極と前記ドレイン電極、及び前記ゲート電極の上方には第１の絶縁膜が配置され、
前記第１及び第２のトランジスタの前記半導体層は、酸化物半導体で形成され、
前記第２トランジスタは同一トランジスタの活性層領域に重なるように並設して形成される２本のゲート電極を備え、該２本のゲート電極に同じ選択信号が入力され、
平面的に見てゲート配線層と酸化物半導体層が重なる部分では前記酸化物半導体層に凹凸を有するパターンを与えた
ことを特徴とする表示装置。 A light-emitting element that emits light in response to current,
A first transistor for applying a driving voltage to the light emitting element;
A capacitive element that applies a predetermined voltage to the gate terminal of the first transistor for at least one frame period;
A display device in which pixel circuits each including at least a second transistor that writes an image signal to the capacitive element based on a selection signal are arranged in a matrix on a substrate ,
It said first and second transistors are thin film transistors source electrode and the drain electrode, and a gate electrode that is disposed on the same side of the semiconductor layer,
The source electrode, the drain electrode, and the gate electrode are in contact with a gate insulating film,
A first insulating film is disposed above the source and drain electrodes and the gate electrode disposed on the substrate,
The semiconductor layers of the first and second transistors are formed of an oxide semiconductor;
The second transistor includes two gate electrodes formed side by side so as to overlap the active layer region of the same transistor, and the same selection signal is input to the two gate electrodes,
The display device, wherein the oxide semiconductor layer is provided with an uneven pattern at a portion where the gate wiring layer and the oxide semiconductor layer overlap when viewed in a plan view.
前記第１及び第２トランジスタはＮ型の酸化物半導体である
ことを特徴とする表示装置。 The display device according to claim 1 or 2,
The display device, wherein the first and second transistors are N-type oxide semiconductors.
前記２本のゲート電極の内、一方のゲート電極の一部が前記ソース電極に重畳して形成され、
他方のゲート電極の一部が前記ドレイン電極に重畳して形成される
ことを特徴とする表示装置。 The display device according to any one of claims 1 to 3,
Of the two gate electrodes, it is formed by part of one of the gate electrode to overlap the source electrode,
Display device, wherein a part of the other gate electrode is formed to overlap the drain electrode.
前記第１及び第２トランジスタはＩｎＧａＺｎＯｘ系の酸化物半導体で形成される
ことを特徴とする表示装置。 The display device according to any one of claims 1 to 4,
The display device, wherein the first and second transistors are formed of an InGaZnOx-based oxide semiconductor.
前記第１及び第２トランジスタは前記ゲート絶縁膜が酸化シリコン膜で形成される
ことを特徴とする表示装置。 The display device according to any one of claims 1 to 5,
Display the first and second transistors, wherein the gate insulating film is formed of silicon oxide film.
前記第１及び第２トランジスタは前記ゲート絶縁膜がＳｉＮ膜で形成される
ことを特徴とする表示装置。 The display device according to any one of claims 1 to 5 ,
The display device according to claim 1, wherein the first and second transistors have a gate insulating film formed of a SiN film .
前記発光素子はＥＬ素子からなる
ことを特徴とする表示装置。 The display device according to any one of claims 1 to 7 ,
The display device, wherein the light emitting element is an EL element .
当該表示装置はトップエミッション型である
ことを特徴とする表示装置。 The display device according to any one of claims 1 to 8 ,
The display device is a top emission type display device.
前記第２トランジスタは０Ｖ以上の選択信号で駆動される
ことを特徴とする表示装置。 The display device according to any one of claims 1 to 9 ,
The display device, wherein the second transistor is driven by a selection signal of 0 V or more .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015126530A JP6127296B2 (en) | 2015-06-24 | 2015-06-24 | Display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015126530A JP6127296B2 (en) | 2015-06-24 | 2015-06-24 | Display device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013192517A Division JP5770236B2 (en) | 2013-09-18 | 2013-09-18 | Display device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017075131A Division JP6498715B2 (en) | 2017-04-05 | 2017-04-05 | Display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015173296A JP2015173296A (en) | 2015-10-01 |
| JP6127296B2 true JP6127296B2 (en) | 2017-05-17 |
Family
ID=54260397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015126530A Active JP6127296B2 (en) | 2015-06-24 | 2015-06-24 | Display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6127296B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102620013B1 (en) * | 2016-07-01 | 2024-01-02 | 삼성디스플레이 주식회사 | Organic lihgt emitting display device and manufacturing method of the same |
| KR20210086807A (en) * | 2019-12-30 | 2021-07-09 | 삼성디스플레이 주식회사 | Display device and manufacturing of the same |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60236266A (en) * | 1984-05-10 | 1985-11-25 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| JPH05259300A (en) * | 1992-03-13 | 1993-10-08 | Sony Corp | Semiconductor device |
| JP2005317851A (en) * | 2004-04-30 | 2005-11-10 | Toshiba Matsushita Display Technology Co Ltd | Thin film transistor and its manufacturing method |
| JP5105769B2 (en) * | 2005-05-13 | 2012-12-26 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| JP4844133B2 (en) * | 2006-01-25 | 2011-12-28 | ソニー株式会社 | Semiconductor device |
| JP5216276B2 (en) * | 2006-08-30 | 2013-06-19 | 株式会社半導体エネルギー研究所 | Method for manufacturing semiconductor device |
| KR101312259B1 (en) * | 2007-02-09 | 2013-09-25 | 삼성전자주식회사 | Thin film transistor and method for forming the same |
-
2015
- 2015-06-24 JP JP2015126530A patent/JP6127296B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2015173296A (en) | 2015-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5372435B2 (en) | Display device | |
| US11854486B2 (en) | Organic light emitting diode display | |
| KR101073552B1 (en) | Organic light emitting diode display and method of manufacturing the same | |
| KR101320655B1 (en) | Organic Light Emitting Display Device | |
| JP3850005B2 (en) | Switching element and organic electroluminescence element display device | |
| EP3021363B1 (en) | Organic light-emitting diode display having high aperture ratio and method for manufacturing the same | |
| JP4101824B2 (en) | Flat panel display device | |
| JP5381836B2 (en) | Pixel circuit board, display device, electronic apparatus, and display device manufacturing method | |
| KR102323630B1 (en) | Display unit, method of manufacturing the same, and method of manufacturing electronic apparatus | |
| KR102568516B1 (en) | Array Substrate For Display Device And Method Of Fabricating The Same | |
| KR20050104955A (en) | Electro luminescence device and fabricating method therefor | |
| JP2010062233A (en) | Display apparatus | |
| JP6127296B2 (en) | Display device | |
| KR101978779B1 (en) | Organic Light Emitting Diode Display And Method For Manufacturing The Same | |
| JP5770236B2 (en) | Display device | |
| JP6715312B2 (en) | Display device | |
| US7952275B2 (en) | Display device having a desiccant member contacting a common electrode | |
| KR102037487B1 (en) | Method for fabricating Organic Electroluminescence Device and the Organic Electroluminescence Device fabricated by the method | |
| JP6498715B2 (en) | Display device | |
| JP5190709B2 (en) | Display panel and manufacturing method thereof | |
| KR101717075B1 (en) | organic electroluminescent display device | |
| JP5402481B2 (en) | Display device, electronic apparatus, and display device manufacturing method | |
| CN113474830A (en) | Display device and method for manufacturing the same | |
| WO2015033881A1 (en) | Organic thin film transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150722 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160729 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160823 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20161024 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170314 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170316 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6127296 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |