JP6113374B1

JP6113374B1 - Programmable logic controller

Info

Publication number: JP6113374B1
Application number: JP2016559470A
Authority: JP
Inventors: 匠河野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2016-01-14
Filing date: 2016-01-14
Publication date: 2017-04-12
Anticipated expiration: 2036-01-14
Also published as: JPWO2017122332A1; WO2017122332A1

Abstract

データを記憶する揮発性メモリ（５）と、データを記憶する不揮発性メモリ（６）と、データを揮発性メモリまたは不揮発性メモリに書き込む制御部（１）と、制御部から不揮発性メモリへの書き込み回数を検知する書き込み回数検知回路（３）と、制御部からのデータの書き込み先を揮発性メモリまたは不揮発性メモリのいずれかに切り替えるアクセス先メモリ切り替え回路（４）と、を備え、アクセス先メモリ切り替え回路は、書き込み回数が計測時間内に閾値を超えた場合は、データの書き込み先を不揮発性メモリから揮発性メモリに切り替え、制御部は、アクセス先メモリ切り替え回路がデータの書き込み先を不揮発性メモリから揮発性メモリに切り替えた後に、揮発性メモリに書き込まれたデータを不揮発性メモリへ書き込む。A volatile memory (5) for storing data, a non-volatile memory (6) for storing data, a control unit (1) for writing data to the volatile memory or the non-volatile memory, and a control unit to the non-volatile memory A write frequency detection circuit (3) for detecting the write frequency, and an access destination memory switching circuit (4) for switching a data write destination from the control unit to either a volatile memory or a nonvolatile memory. The memory switching circuit switches the data write destination from the non-volatile memory to the volatile memory when the number of write times exceeds the threshold within the measurement time, and the control unit switches the data write destination to the non-volatile memory. After switching from the volatile memory to the volatile memory, the data written to the volatile memory is written to the nonvolatile memory.

Description

本発明は、シーケンス制御を実行するプログラマブルロジックコントローラに関する。 The present invention relates to a programmable logic controller that executes sequence control.

近年のプログラマブルロジックコントローラにおいては、データ保持用メモリのためのバッテリの交換にかかるメンテナンス工数を削減するといった理由により、バッテリレス化の要望が高まっている。 In recent programmable logic controllers, there is an increasing demand for a battery-less system for the purpose of reducing maintenance man-hours required for replacing a battery for a data holding memory.

バッテリレス化を実現するためには、バッテリを用いてデータを保持していたＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）といった揮発性メモリを不揮発性メモリに変更する必要がある。しかし、強誘電体メモリといった安価な不揮発性メモリには、書き込み回数の上限値がある。プログラマブルロジックコントローラのような工業用機器は長期間使用されるため、このような不揮発性メモリを使用した場合、使用期間内に不揮発性メモリの書き込み回数の上限値を上回る書き込みが発生する可能性がある。 In order to realize battery-less operation, it is necessary to change a volatile memory such as an SRAM (Static Random Access Memory) that holds data using a battery to a nonvolatile memory. However, an inexpensive nonvolatile memory such as a ferroelectric memory has an upper limit value of the number of times of writing. Since industrial devices such as programmable logic controllers are used for a long period of time, when such a nonvolatile memory is used, there is a possibility that writing exceeding the upper limit of the number of times of writing to the nonvolatile memory may occur within the usage period. is there.

この問題に対して、不揮発性メモリの書き換え保証回数内で書き換え頻度を変更する技術が、特許文献１に提案されている。特許文献１においては、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）が不揮発性メモリの書き換え回数をカウントし、書き換え回数が所定値以上であると判断すると、不揮発性メモリへの書き換え頻度を変更している。 For this problem, Patent Document 1 proposes a technique for changing the rewrite frequency within the guaranteed number of rewrites of the nonvolatile memory. In Patent Document 1, a CPU (Central Processing Unit) counts the number of times of rewriting of the nonvolatile memory, and if it is determined that the number of times of rewriting is equal to or greater than a predetermined value, the frequency of rewriting to the nonvolatile memory is changed.

特開２０１２−２２６５７５号公報JP 2012-226575 A

しかしながら、特許文献１の技術によれば、不揮発性メモリへの書き換えの回数が所定値以上になると、ＣＰＵが不揮発性メモリへの書き換え頻度を低減して調整しているため、メモリへの書き込み速度が低下するという問題点がある。 However, according to the technique of Patent Document 1, when the number of rewrites to the nonvolatile memory exceeds a predetermined value, the CPU adjusts by reducing the rewrite frequency to the nonvolatile memory. There is a problem that it decreases.

本発明は、上記に鑑みてなされたものであって、メモリへの書き込み速度に影響を与えずに、不揮発性メモリの書き込み回数を低減し、揮発性メモリのためのバッテリを不要にすることが可能なプログラマブルロジックコントローラを得ることを目的とする。 The present invention has been made in view of the above, and it is possible to reduce the number of times of writing to the nonvolatile memory without affecting the writing speed to the memory, and to eliminate the need for a battery for the volatile memory. The object is to obtain a programmable logic controller.

上述した課題を解決し、目的を達成するために、本発明は、データを記憶する揮発性メモリと、データを記憶する不揮発性メモリと、データを揮発性メモリまたは不揮発性メモリに書き込む制御部と、制御部から不揮発性メモリへの書き込み回数を検知する書き込み回数検知回路と、制御部からのデータの書き込み先を揮発性メモリまたは不揮発性メモリのいずれかに切り替えるアクセス先メモリ切り替え回路と、を備える。本発明は、アクセス先メモリ切り替え回路は、書き込み回数が計測時間内に閾値を超えた場合は、データの書き込み先を不揮発性メモリから揮発性メモリに切り替え、制御部は、アクセス先メモリ切り替え回路がデータの書き込み先を不揮発性メモリから揮発性メモリに切り替えた後に、揮発性メモリに書き込まれたデータを不揮発性メモリへ書き込むことを特徴とする。 In order to solve the above-described problems and achieve the object, the present invention includes a volatile memory that stores data, a nonvolatile memory that stores data, and a control unit that writes data to the volatile memory or the nonvolatile memory. A write number detection circuit for detecting the number of writes from the control unit to the non-volatile memory, and an access destination memory switching circuit for switching a data write destination from the control unit to either the volatile memory or the non-volatile memory. . In the present invention, the access destination memory switching circuit switches the data writing destination from the nonvolatile memory to the volatile memory when the number of times of writing exceeds the threshold value within the measurement time, and the control unit After the data write destination is switched from the nonvolatile memory to the volatile memory, the data written to the volatile memory is written to the nonvolatile memory.

本発明にかかるプログラマブルロジックコントローラは、メモリへの書き込み速度に影響を与えずに、不揮発性メモリの書き込み回数を低減し、揮発性メモリのためのバッテリを不要にすることが可能になるという効果を奏する。 The programmable logic controller according to the present invention has the effect of reducing the number of times of writing to the nonvolatile memory without affecting the writing speed to the memory and making it unnecessary to use a battery for the volatile memory. Play.

本発明の実施の形態１にかかるプログラマブルロジックコントローラの構成を示す図The figure which shows the structure of the programmable logic controller concerning Embodiment 1 of this invention. 実施の形態１にかかるマイクロプロセッサー、書き込み回数検知回路およびアクセス先メモリ切り替え回路の動作を説明する通信タイムチャートCommunication time chart explaining operations of the microprocessor, the write count detection circuit, and the access destination memory switching circuit according to the first embodiment 実施の形態１にかかるマイクロプロセッサーが不揮発性メモリの書き込み回数の閾値を変更するためのフローチャート10 is a flowchart for the microprocessor according to the first embodiment to change the threshold of the number of times of writing to the nonvolatile memory.

以下に、本発明の実施の形態にかかるプログラマブルロジックコントローラを図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。 Below, the programmable logic controller concerning an embodiment of the invention is explained in detail based on a drawing. Note that the present invention is not limited to the embodiments.

実施の形態１．
図１は、本発明の実施の形態１にかかるプログラマブルロジックコントローラ１００の構成を示す図である。Embodiment 1 FIG.
FIG. 1 is a diagram showing a configuration of a programmable logic controller 100 according to the first embodiment of the present invention.

プログラマブルロジックコントローラ１００は、指令を行う入力機器またはシーケンス制御の対象となる出力機器である外部機器５０に接続されている。外部機器５０は、デバイスとも呼ばれ、複数存在してよいが、図１では簡単のため１つにしてある。 The programmable logic controller 100 is connected to an external device 50 that is an input device that issues a command or an output device that is a target of sequence control. The external device 50 is also called a device, and a plurality of external devices 50 may exist, but in FIG.

プログラマブルロジックコントローラ１００は、演算処理を実行する制御部であるマイクロプロセッサー１と、マイクロプロセッサー１のワークエリアとなる記憶領域であるＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）７と、外部機器５０から取得したデータを記憶する揮発性メモリ５と、外部機器５０から取得したデータを記憶する不揮発性メモリ６と、マイクロプロセッサー１から不揮発性メモリ６への書き込み回数を検知する書き込み回数検知回路３と、マイクロプロセッサー１からのアクセス先を切り替えるアクセス先メモリ切り替え回路４と、を備える。なお、ＲＡＭ７はマイクロプロセッサー１に設けられてもかまわない。 The programmable logic controller 100 stores a microprocessor 1 that is a control unit that executes arithmetic processing, a RAM (Random Access Memory) 7 that is a storage area that is a work area of the microprocessor 1, and data acquired from the external device 50. The volatile memory 5 that stores the data acquired from the external device 50, the write count detection circuit 3 that detects the number of writes from the microprocessor 1 to the nonvolatile memory 6, and the microprocessor 1 And an access destination memory switching circuit 4 for switching the access destination. The RAM 7 may be provided in the microprocessor 1.

マイクロプロセッサー１とアクセス先メモリ切り替え回路４とはバス７１で接続されている。アクセス先メモリ切り替え回路４と揮発性メモリ５とはバス７２で接続されている。アクセス先メモリ切り替え回路４と不揮発性メモリ６とはバス７３で接続されている。バス７１と書き込み回数検知回路３とは制御線８で接続されている。書き込み回数検知回路３とアクセス先メモリ切り替え回路４とは制御線９で接続されている。マイクロプロセッサー１とアクセス先メモリ切り替え回路４とは制御線１０で接続されている。 The microprocessor 1 and the access destination memory switching circuit 4 are connected by a bus 71. The access destination memory switching circuit 4 and the volatile memory 5 are connected by a bus 72. The access destination memory switching circuit 4 and the nonvolatile memory 6 are connected by a bus 73. The bus 71 and the write count detection circuit 3 are connected by a control line 8. The write count detection circuit 3 and the access destination memory switching circuit 4 are connected by a control line 9. The microprocessor 1 and the access destination memory switching circuit 4 are connected by a control line 10.

アクセス先メモリ切り替え回路４は、マイクロプロセッサー１からのデータの書き込み先を揮発性メモリ５または不揮発性メモリ６のいずれかに切り替える。マイクロプロセッサー１からのデータの書き込み先のアクセス先メモリ切り替え回路４による切り替えは、マイクロプロセッサー１からの書き込みデータの信号の宛先のアドレスを揮発性メモリ５宛または不揮発性メモリ６宛のいずれかに設定するといった手段でもよい。或いは、アクセス先メモリ切り替え回路４がバス７１をバス７２またはバス７３のいずれか一方としか接続しないスイッチング処理を実行することにより、マイクロプロセッサー１からのデータの書き込み先および読み出し元を揮発性メモリ５または不揮発性メモリ６のいずれかに切り替えるようにしてもよい。揮発性メモリ５は、アクセス先メモリ切り替え回路４によってマイクロプロセッサー１からのデータの書き込み先に切り替えられたときに、データの書き込み先の記憶領域となるデータ保持エリア５１を備える。 The access destination memory switching circuit 4 switches the data write destination from the microprocessor 1 to either the volatile memory 5 or the nonvolatile memory 6. The switching by the access destination memory switching circuit 4 to which the data from the microprocessor 1 is written is set to either the volatile memory 5 address or the nonvolatile memory 6 address of the write data signal from the microprocessor 1. It may be a means of doing. Alternatively, the access destination memory switching circuit 4 executes a switching process in which the bus 71 is connected to only one of the bus 72 and the bus 73, whereby the data write destination and the read source from the microprocessor 1 are set to the volatile memory 5. Alternatively, it may be switched to any one of the nonvolatile memories 6. The volatile memory 5 includes a data holding area 51 serving as a storage area to which data is written when the access destination memory switching circuit 4 switches to a data writing destination from the microprocessor 1.

マイクロプロセッサー１は、ファームウェアおよびＯＳ（ＯｐｅｒａｔｉｎｇＳｙｓｔｅｍ）を記憶する記憶手段であるＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）２を備えている。このファームウェアには、不揮発性メモリ６への書き込み回数の閾値と、不揮発性メモリ６への書き込み回数が当該閾値を超えるか否かを判定する期間である計測時間と、が設定されている。計測時間は、プログラマブルロジックコントローラ１００の電源がオンになってから予め定められた期間である。上記閾値および計測時間は、不揮発性メモリ６への書き込み可能な回数の最初の上限値Ｎ₀と、プログラマブルロジックコントローラ１００の最初の保証期間Ｔ₀とに基づいて、最初の保証期間Ｔ₀内に書き込み回数が最初の上限値Ｎ₀を超えないような安全側の条件として予め求めておき、上記ファームウェアに設定しておく。不揮発性メモリ６への書き込み可能な回数の最初の上限値Ｎ₀は、不揮発性メモリ６が書き込みデータの信頼性を保証できる範囲内の書き込み回数として与えられている。また、最初の保証期間Ｔ₀は、プログラマブルロジックコントローラ１００の製造日情報および製品保証期限日とから与えられる場合もある。The microprocessor 1 includes a ROM (Read Only Memory) 2 that is a storage unit that stores firmware and an OS (Operating System). In this firmware, a threshold value of the number of times of writing to the nonvolatile memory 6 and a measurement time which is a period for determining whether or not the number of times of writing to the nonvolatile memory 6 exceeds the threshold value are set. The measurement time is a predetermined period after the programmable logic controller 100 is turned on. The threshold value and the measurement time are within the first guarantee period T ₀ based on the first upper limit value N ₀ of the number of times that data can be written to the nonvolatile memory 6 and the first guarantee period T _{0 of the} programmable logic controller 100. determined in advance as a safety side conditions such as the number of times of writing does not exceed the first upper limit value N _0, it is set to the firmware. The initial upper limit value N ₀ of the number of times that data can be written to the nonvolatile memory 6 is given as the number of times of writing within a range in which the nonvolatile memory 6 can guarantee the reliability of the write data. The initial warranty period T ₀ may be given from the manufacturing date information of the programmable logic controller 100 and the product warranty expiration date.

書き込み回数検知回路３は、制御線８を介してマイクロプロセッサー１によるバス７１を介した不揮発性メモリ６への書き込みを検知するインタフェースを備えており、不揮発性メモリ６への書き込み回数をカウントすることができる。具体的には、書き込み回数検知回路３は、アクセス先メモリ切り替え回路４によりマイクロプロセッサー１からのアクセス先が不揮発性メモリ６に切り替えられている状態での、マイクロプロセッサー１による不揮発性メモリ６への書き込みを検知する。書き込み回数検知回路３は、さらに、内部にタイマを有している。書き込み回数検知回路３は、このタイマを用いて、上記計測時間内における不揮発性メモリ６への書き込み回数を検知することができる。 The write count detection circuit 3 includes an interface for detecting a write to the nonvolatile memory 6 via the bus 71 by the microprocessor 1 via the control line 8 and counts the number of writes to the nonvolatile memory 6. Can do. Specifically, the write count detection circuit 3 is connected to the nonvolatile memory 6 by the microprocessor 1 when the access destination from the microprocessor 1 is switched to the nonvolatile memory 6 by the access destination memory switching circuit 4. Detect writing. The write count detection circuit 3 further has a timer inside. The write count detection circuit 3 can detect the number of writes to the nonvolatile memory 6 within the measurement time using the timer.

書き込み回数検知回路３は、上記計測時間内に上記閾値以上の不揮発性メモリ６への書き込み回数を検知すると、高速なメモリアクセスが発生していると判断して、制御線９を介してアクセス先メモリ切り替え回路４にマイクロプロセッサー１からの書き込み先を切り替えることを指示するアクセス先切り替え信号を送信する。アクセス先切り替え信号を受信したアクセス先メモリ切り替え回路４は、マイクロプロセッサー１からのデータの書き込み先および読み出し元を不揮発性メモリ６から揮発性メモリ５に切り替える。なお、マイクロプロセッサー１もアクセス先切り替え信号を制御線１０を介して送信することによりアクセス先メモリ切り替え回路４を制御することが可能であり、マイクロプロセッサー１の書き込み先を揮発性メモリ５または不揮発性メモリ６のいずれかに切り替えることが可能である。 When the number of write detection circuit 3 detects the number of writes to the nonvolatile memory 6 that is equal to or greater than the threshold value within the measurement time, the write number detection circuit 3 determines that a high-speed memory access has occurred, An access destination switching signal for instructing the memory switching circuit 4 to switch the write destination from the microprocessor 1 is transmitted. The access destination memory switching circuit 4 that has received the access destination switching signal switches the data write destination and read source from the microprocessor 1 from the nonvolatile memory 6 to the volatile memory 5. The microprocessor 1 can also control the access destination memory switching circuit 4 by transmitting an access destination switching signal via the control line 10, and the write destination of the microprocessor 1 can be set to the volatile memory 5 or the nonvolatile memory. Switching to one of the memories 6 is possible.

書き込み回数検知回路３およびアクセス先メモリ切り替え回路４は、単一回路、複合回路、プログラム化したプロセッサー、並列プログラム化したプロセッサー、ＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）、またはこれらを組み合わせたハードウェアで構成される。書き込み回数検知回路３およびアクセス先メモリ切り替え回路４の機能それぞれを処理回路で実現してもよいし、両者の機能をまとめて処理回路で実現してもよい。 The write count detection circuit 3 and the access destination memory switching circuit 4 are a single circuit, a composite circuit, a programmed processor, a parallel programmed processor, an ASIC (Application Specific Integrated Circuit), an FPGA (Field Programmable Gate Array), or these Consists of hardware that combines. The functions of the write count detection circuit 3 and the access destination memory switching circuit 4 may be realized by a processing circuit, or the functions of both may be realized by a processing circuit.

図２は、実施の形態１にかかるマイクロプロセッサー１、書き込み回数検知回路３およびアクセス先メモリ切り替え回路４の動作を説明する通信タイムチャートである。 FIG. 2 is a communication time chart for explaining operations of the microprocessor 1, the write count detection circuit 3, and the access destination memory switching circuit 4 according to the first embodiment.

プログラマブルロジックコントローラ１００の電源がオンにされると、初期処理として、マイクロプロセッサー１は、ファームウェアを実行することにより書き込み回数の閾値を書き込み回数検知回路３に設定する（ステップＳ１）。さらに、マイクロプロセッサー１は、ファームウェアから読み取った計測時間を書き込み回数検知回路３に設定する（ステップＳ２）。また、プログラマブルロジックコントローラ１００の電源がオンにされると、書き込み回数検知回路３は、タイマを起動させて電源がオンになってからの時間の計測を開始する。 When the power of the programmable logic controller 100 is turned on, as an initial process, the microprocessor 1 sets a threshold for the number of writings in the writing number detection circuit 3 by executing firmware (step S1). Furthermore, the microprocessor 1 sets the measurement time read from the firmware in the write count detection circuit 3 (step S2). When the power of the programmable logic controller 100 is turned on, the write count detection circuit 3 starts a timer and starts measuring the time after the power is turned on.

書き込み回数の閾値および計測時間が設定された書き込み回数検知回路３は、マイクロプロセッサー１のアクセス先を不揮発性メモリ６に設定するようにアクセス先メモリ切り替え回路４に命じる（ステップＳ３）。これにより、マイクロプロセッサー１のメモリアクセス開始時のアクセス先、すなわちデータの書き込み先および読み出し元は、不揮発性メモリ６に設定される。そして、書き込み回数検知回路３は、タイマ起動後の不揮発性メモリ６への書き込み動作を制御線８を介して検知して書き込み回数の記録を開始する（ステップＳ４）。不揮発性メモリ６へ書き込まれるデータは、プログラマブルロジックコントローラ１００に接続された外部機器５０の制御または監視のためのデータであり、頻繁に書き換えられることが想定される。 The write count detection circuit 3 in which the write count threshold and measurement time are set instructs the access destination memory switching circuit 4 to set the access destination of the microprocessor 1 in the nonvolatile memory 6 (step S3). As a result, the access destination when the memory access of the microprocessor 1 is started, that is, the data write destination and the read source are set in the nonvolatile memory 6. Then, the write count detection circuit 3 detects the write operation to the nonvolatile memory 6 after starting the timer through the control line 8 and starts recording the write count (step S4). The data written to the nonvolatile memory 6 is data for controlling or monitoring the external device 50 connected to the programmable logic controller 100 and is assumed to be frequently rewritten.

その後、タイマの計測した時間が設定された計測時間を経た時点で、書き込み回数検知回路３は、不揮発性メモリ６への計測時間内の書き込み回数と閾値とを比較する（ステップＳ５）。不揮発性メモリ６への書き込み回数が閾値を超えた場合は、書き込み回数検知回路３はアクセス先切り替え信号を送信し、アクセス先メモリ切り替え回路４にマイクロプロセッサー１のアクセス先を不揮発性メモリ６から揮発性メモリ５に切り替えさせる（ステップＳ６）。その後、マイクロプロセッサー１からの外部機器５０のデータは、揮発性メモリ５のデータ保持エリア５１に書き込まれる。 Thereafter, when the time measured by the timer has passed the set measurement time, the write count detection circuit 3 compares the write count within the measurement time to the nonvolatile memory 6 with a threshold value (step S5). When the number of writes to the nonvolatile memory 6 exceeds the threshold value, the write number detection circuit 3 transmits an access destination switching signal, and the access destination of the microprocessor 1 is volatilized from the nonvolatile memory 6 to the access destination memory switching circuit 4. The memory 5 is switched (step S6). Thereafter, the data of the external device 50 from the microprocessor 1 is written into the data holding area 51 of the volatile memory 5.

ステップＳ６を経て、データ保持エリア５１にデータが書き込まれた後、予め定めたタイミングで、データ保持エリア５１に書き込まれたデータを不揮発性メモリ６へ書き移す。具体的には、ステップＳ６の切り替えが生じてから予め定めたタイミングで、マイクロプロセッサー１は、データ保持エリア５１に書き込まれたデータをＲＡＭ７に読み出し、制御線１０を介してアクセス先メモリ切り替え回路４にマイクロプロセッサー１のアクセス先を揮発性メモリ５から不揮発性メモリ６に切り替えさせる（ステップＳ７）。そして、マイクロプロセッサー１はデータ保持エリア５１から読み出したデータを不揮発性メモリ６に書き込む。このとき、データ保持エリア５１に書き込まれたデータを纏めて不揮発性メモリ６に書き込む。データ保持エリア５１から読み出したデータを不揮発性メモリ６に書き込むと、マイクロプロセッサー１は、制御線１０を介してアクセス先メモリ切り替え回路４にマイクロプロセッサー１のアクセス先を不揮発性メモリ６から揮発性メモリ５に戻すように切り替えさせる（ステップＳ８）。 After the data is written in the data holding area 51 through step S6, the data written in the data holding area 51 is transferred to the nonvolatile memory 6 at a predetermined timing. Specifically, the microprocessor 1 reads out the data written in the data holding area 51 to the RAM 7 at a predetermined timing after the switching in step S 6 occurs, and accesses the access destination memory switching circuit 4 via the control line 10. The access destination of the microprocessor 1 is switched from the volatile memory 5 to the nonvolatile memory 6 (step S7). Then, the microprocessor 1 writes the data read from the data holding area 51 into the nonvolatile memory 6. At this time, the data written in the data holding area 51 is collectively written in the nonvolatile memory 6. When the data read from the data holding area 51 is written into the nonvolatile memory 6, the microprocessor 1 transfers the access destination of the microprocessor 1 from the nonvolatile memory 6 to the volatile memory via the control line 10. It is switched to return to 5 (step S8).

上記したデータの書き移し動作、すなわちステップＳ７およびＳ８は繰り返し実行される。すなわち、ステップＳ８の切り替えが生じてから予め定めたタイミングで、マイクロプロセッサー１は、再度ステップＳ７を実行する。マイクロプロセッサー１によるステップＳ７およびＳ８の繰り返しは、定期的に実行してもよい。プログラマブルロジックコントローラ１００は、ラダープログラムといったユーザプログラムをスキャンタイムの間に１回実行し、これを反復的に繰り返す。従って、ステップＳ７およびＳ８を定期的に実行する具体例としては、スキャンタイムとスキャンタイムとの間であるシステム処理中のタイミングで実行する。このように、データの書き移し動作をスキャンタイム中のメモリアクセスとは独立して実行させることで、マイクロプロセッサー１のメモリアクセス速度の低下を回避することができる。ただし、データの書き移し動作は、他のタイミングで実行してもかまわない。 The above-described data transfer operation, that is, steps S7 and S8 are repeatedly executed. That is, the microprocessor 1 executes step S7 again at a predetermined timing after the switching of step S8 occurs. The repetition of steps S7 and S8 by the microprocessor 1 may be executed periodically. The programmable logic controller 100 executes a user program such as a ladder program once during a scan time, and repeats this repeatedly. Therefore, as a specific example in which steps S7 and S8 are periodically executed, they are executed at a timing during system processing that is between the scan times. As described above, by performing the data transfer operation independently of the memory access during the scan time, it is possible to avoid a decrease in the memory access speed of the microprocessor 1. However, the data transfer operation may be executed at another timing.

上記したように、データ保持エリア５１に書き込まれたデータを纏めて不揮発性メモリ６に書き込むことにより、揮発性メモリ５を用いないで、不揮発性メモリ６に全てデータを書き込んでいった場合に比べて、不揮発性メモリ６への書き込み回数を大幅に削減することが可能となる。すなわち、マイクロプロセッサー１からのデータ書き込み速度は維持したまま、ステップＳ６以降の不揮発性メモリ６への書き込み頻度を低減させることが可能になる。なお、ステップＳ５で不揮発性メモリ６への書き込み回数が閾値を超えない場合は、ステップＳ６からＳ８は実行されない。 As described above, the data written in the data holding area 51 is collectively written in the nonvolatile memory 6, so that all the data is written in the nonvolatile memory 6 without using the volatile memory 5. Thus, the number of times of writing to the nonvolatile memory 6 can be greatly reduced. That is, it is possible to reduce the frequency of writing to the nonvolatile memory 6 after step S6 while maintaining the data writing speed from the microprocessor 1. Note that if the number of writes to the nonvolatile memory 6 does not exceed the threshold value in step S5, steps S6 to S8 are not executed.

その後、プログラマブルロジックコントローラ１００が電源オフの指示を受けると、マイクロプロセッサー１は、書き込み回数検知回路３に電源がオフになることを通知する（ステップＳ９）。通知を受けた書き込み回数検知回路３は、タイマ起動後の不揮発性メモリ６への書き込みの総回数およびタイマで測定したプログラマブルロジックコントローラ１００の電源がオンになってからの稼働時間をマイクロプロセッサー１に送信する（ステップＳ１０）。マイクロプロセッサー１は、受信した不揮発性メモリ６への書き込みの稼働時間内の総回数および稼働時間をＲＯＭ２或いは不揮発性メモリ６に記録する。その後、プログラマブルロジックコントローラ１００の電源はオフされる。なお、プログラマブルロジックコントローラ１００が電源オフの指示を受けない場合であっても、ステップＳ１０は一定時間毎に実行されてもよい。この場合は、ステップＳ９を除いたステップＳ１からステップＳ１０までの処理が一定時間毎に実行されることになる。 Thereafter, when the programmable logic controller 100 receives a power-off instruction, the microprocessor 1 notifies the write count detection circuit 3 that the power is turned off (step S9). Receiving the notification, the write count detection circuit 3 gives the microprocessor 1 the total number of writes to the non-volatile memory 6 after the timer is started and the operation time measured by the timer after the programmable logic controller 100 is turned on. Transmit (step S10). The microprocessor 1 records in the ROM 2 or the nonvolatile memory 6 the total number and operating time within the operating time of writing to the nonvolatile memory 6 received. Thereafter, the power supply of the programmable logic controller 100 is turned off. Even if the programmable logic controller 100 does not receive a power-off instruction, step S10 may be executed at regular intervals. In this case, the processing from step S1 to step S10 excluding step S9 is executed at regular intervals.

以上説明したように、実施の形態１にかかるプログラマブルロジックコントローラ１００においては、マイクロプロセッサー１から高速なデータの書き込みが発生した場合は、揮発性メモリ５に一旦データを書き込んで、その後、揮発性メモリ５に書き込まれたデータは、纏めて不揮発性メモリ６へ書き込む。これにより、マイクロプロセッサー１からメモリへの書き込み性能に影響を与えずに、不揮発性メモリ６への書き込み回数を低減することが可能になる。それと共に、プログラマブルロジックコントローラ１００の電源がオフになった時に揮発性メモリ５の記憶を保持させるためのバッテリも不要となる。すなわち、記憶データの保証とバッテリレス化の両立が可能になる。また、マイクロプロセッサー１とは別に、書き込み回数検知回路３およびアクセス先メモリ切り替え回路４を設けるので、マイクロプロセッサー１の処理負担の増大も回避できる。 As described above, in the programmable logic controller 100 according to the first embodiment, when high-speed data is written from the microprocessor 1, data is once written in the volatile memory 5 and then the volatile memory is written. The data written in 5 is collectively written in the nonvolatile memory 6. As a result, the number of times of writing to the nonvolatile memory 6 can be reduced without affecting the writing performance from the microprocessor 1 to the memory. At the same time, a battery for holding the storage in the volatile memory 5 when the power source of the programmable logic controller 100 is turned off becomes unnecessary. In other words, both storage data guarantee and battery-less can be achieved. In addition to the microprocessor 1, since the write count detection circuit 3 and the access destination memory switching circuit 4 are provided, an increase in processing load on the microprocessor 1 can be avoided.

図３は、実施の形態１にかかるマイクロプロセッサー１が不揮発性メモリ６の書き込み回数の閾値を変更するためのフローチャートである。上記したように不揮発性メモリ６への書き込みの総回数および稼働時間が記録された後に、ＲＯＭ２に記憶されたファームウェアをマイクロプロセッサー１が実行することにより、図３のフローチャートは実行される。 FIG. 3 is a flowchart for the microprocessor 1 according to the first embodiment to change the threshold of the number of times of writing in the nonvolatile memory 6. After the total number of writes to the nonvolatile memory 6 and the operation time are recorded as described above, the microprocessor 1 executes the firmware stored in the ROM 2, whereby the flowchart of FIG. 3 is executed.

まず、マイクロプロセッサー１は、図２のステップＳ１０で受信して記録された稼働時間とプログラマブルロジックコントローラ１００の現在の残存保証期間Ｔ_n（n＝０，１，２，・・・）とから、新たな残存保証期間Ｔ_n+1を求める（ステップＳ１１）。現在の残存保証期間Ｔ_nは、記録された稼働時間の始点でプログラマブルロジックコントローラ１００の動作が保証される期間であって、図３のフローチャートを最初に実行する場合は、プログラマブルロジックコントローラ１００の最初の保証期間Ｔ₀となる。従って、新たな残存保証期間Ｔ_n+1は、現在の残存保証期間Ｔ_nからステップＳ１０で受信して記録した稼働時間を減じた値となる。First, the microprocessor 1 calculates from the operation time received and recorded in step S10 of FIG. 2 and the current remaining guarantee period T _n (n = 0, 1, 2,...) Of the programmable logic controller 100. A new remaining guarantee period T _{n + 1} is obtained (step S11). The current remaining guarantee period _Tn is a period during which the operation of the programmable logic controller 100 is guaranteed at the start point of the recorded operation time. When the flowchart of FIG. The warranty period T ₀ is reached. Accordingly, the new remaining guarantee period T _{n + 1} is a value obtained by subtracting the operation time received and recorded in step S10 from the current remaining guarantee period T _n .

ステップＳ１１の後、マイクロプロセッサー１は、不揮発性メモリ６の書き込み回数の閾値の前回の設定から定めた期間が経過しているか否かを判定する（ステップＳ１２）。この定めた期間は、具体的には、計測時間より長い期間であって、年単位の期間を用いることができる。不揮発性メモリ６の書き込み回数の閾値の前回の設定から定めた期間が経過していない場合（ステップＳ１２：Ｎｏ）は終了である。 After step S11, the microprocessor 1 determines whether or not a predetermined period has elapsed since the previous setting of the threshold value for the number of times of writing in the nonvolatile memory 6 (step S12). Specifically, the determined period is a period longer than the measurement time, and an annual period can be used. If the predetermined period has not elapsed since the previous setting of the threshold value of the number of times of writing in the nonvolatile memory 6 (step S12: No), the processing is completed.

不揮発性メモリ６の書き込み回数の閾値の前回の設定から定めた期間が経過している場合（ステップＳ１２：Ｙｅｓ）は、マイクロプロセッサー１は、不揮発性メモリ６へ書き込み可能な回数の新たな上限値Ｎ_n+1（n＝０，１，２，・・・）を求める（ステップＳ１３）。具体的には、不揮発性メモリ６の書き込み回数の現在の上限値Ｎ_nから図２のステップＳ１０で受信して記録した稼働時間内の不揮発性メモリ６への書き込みの総回数を減じることにより不揮発性メモリ６へ書き込み可能な回数の新たな上限値Ｎ_n+1を求めることができる。図３のフローチャートを最初に実行する場合の不揮発性メモリ６の書き込み回数の現在の上限値Ｎ_nは、最初の上限値Ｎ₀となる。If the predetermined period has elapsed since the previous setting of the threshold value of the number of times of writing in the nonvolatile memory 6 (step S12: Yes), the microprocessor 1 sets a new upper limit value of the number of times that data can be written to the nonvolatile memory 6. N _{n + 1} (n = 0, 1, 2,...) Is obtained (step S13). Specifically, the nonvolatile memory 6 is reduced by subtracting the total number of writes to the nonvolatile memory 6 within the operating time received and recorded in step S10 of FIG. 2 from the current upper limit value N _{n of the} number of writes of the nonvolatile memory 6. A new upper limit value N _{n + 1} of the number of times that data can be written to the volatile memory 6 can be obtained. The current upper limit value N _n of the number of writes in the nonvolatile memory 6 when the flowchart of FIG. 3 is executed first is the first upper limit value N ₀ .

そして、マイクロプロセッサー１は、ステップＳ１１で求めた新たな残存保証期間Ｔ_n+1と、ステップＳ１３で求めた不揮発性メモリ６へ書き込み可能な回数の新たな上限値Ｎ_n+1と、に基づいて、不揮発性メモリ６への書き込み回数の新たな閾値を求めて、閾値を変更する（ステップＳ１４）。新たな閾値は、不揮発性メモリ６への書き込み可能な回数の新たな上限値Ｎ_n+1を新たな残存保証期間Ｔ_n+1で割った値に計測時間を乗じた数値といった値を参考にして、新たな残存保証期間Ｔ_n+1内に書き込み回数が新たな上限値Ｎ_n+1を超えないような安全側の条件として求める。Then, the microprocessor 1 is based on the new remaining guarantee period T _{n + 1} obtained in step S11 and the new upper limit value N _{n + 1} of the number of times of writing to the nonvolatile memory 6 obtained in step S13. Thus, a new threshold value for the number of times of writing to the nonvolatile memory 6 is obtained and the threshold value is changed (step S14). The new threshold value is referred to a value such as a value obtained by multiplying a new upper limit value N _{n + 1} of the number of writable times in the nonvolatile memory 6 by a new remaining guarantee period T _{n + 1} and a measurement time. Thus, it is obtained as a condition on the safe side so that the number of writes does not exceed the new upper limit value N _{n + 1} within the new remaining guarantee period T _{n + 1} .

以上説明した、図３のフローチャートは、マイクロプロセッサー１が不揮発性メモリ６への書き込みの総回数および稼働時間を記録した後であって、プログラマブルロジックコントローラ１００の電源が実際にオフにされるまでの間に実行されてもよいし、プログラマブルロジックコントローラ１００の電源が再度オンにされた直後に実行されてもよい。なお、上述したようにステップＳ１０が一定時間毎に実行される場合は、プログラマブルロジックコントローラ１００の電源がオフにされるまでの間に図３のフローチャートも一定時間毎に実行される。 The flowchart of FIG. 3 described above is after the microprocessor 1 has recorded the total number of times of writing to the nonvolatile memory 6 and the operation time until the power of the programmable logic controller 100 is actually turned off. It may be executed in between or immediately after the power supply of the programmable logic controller 100 is turned on again. As described above, when step S10 is executed at regular intervals, the flowchart of FIG. 3 is also executed at regular intervals until the power of the programmable logic controller 100 is turned off.

プログラマブルロジックコントローラ１００の電源が再度オンされると、それから電源がオフされるまでの次の稼働時間においては、ステップＳ１４で求めた新たな閾値を用いて、図２で説明した動作が再度実行される。その後、図３のフローチャートも再度実行される。このように、図２および図３の動作は交互に実行される。したがって、プログラマブルロジックコントローラ１００の電源がオフにされるまでの間に図３のフローチャートが一定時間毎に実行される場合は、その都度その後に実行される図２で説明した動作においては、直前のステップＳ１４で求めた新たな閾値が用いられる。このようにして、図２および図３の動作は、プログラマブルロジックコントローラ１００の電源がオンとなる毎に、または一定時間毎に繰り返し実行される。なお、ステップＳ１４では、新たな残存保証期間Ｔ_n+1と不揮発性メモリ６へ書き込み可能な回数の新たな上限値Ｎ_n+1とに基づいて、閾値に加えて計測時間も変更してかまわない。When the power of the programmable logic controller 100 is turned on again, the operation described with reference to FIG. 2 is performed again using the new threshold value obtained in step S14 in the next operation time until the power is turned off. The Thereafter, the flowchart of FIG. 3 is also executed again. In this way, the operations of FIGS. 2 and 3 are performed alternately. Therefore, when the flowchart of FIG. 3 is executed at regular intervals until the power of the programmable logic controller 100 is turned off, the operation described with reference to FIG. The new threshold obtained in step S14 is used. In this manner, the operations of FIGS. 2 and 3 are repeatedly executed every time the power source of the programmable logic controller 100 is turned on or every predetermined time. In step S14, the measurement time may be changed in addition to the threshold value based on the new remaining guarantee period T _{n + 1} and the new upper limit value N _{n + 1} of the number of times the data can be written to the nonvolatile memory 6. Absent.

図３のフローチャートを実行することにより、図２のステップＳ１０で受信して記録した稼働時間に対する不揮発性メモリ６への書き込みの総回数の割合が、現在の残存保証期間Ｔ_nに対する書き込み回数の現在の上限値Ｎ_nの割合に比べて小さい場合は、ステップＳ１４で新たな閾値を前より大きな値に変更することで、揮発性メモリ５への切り替え条件を緩和することが可能となる。これにより、厳しい閾値により揮発性メモリ５への切り替えが頻繁に発生することを防ぐことができる。By executing the flowchart in FIG. 3, the ratio of the total number of writes to nonvolatile memory 6 for operating time recorded is received by the step S10 in FIG. 2, the current write count for the current remaining warranty period T _n When the ratio is smaller than the ratio of the upper limit value N _n , the switching condition to the volatile memory 5 can be relaxed by changing the new threshold value to a larger value than before in step S14. This can prevent frequent switching to the volatile memory 5 due to a strict threshold.

以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。 The configuration described in the above embodiment shows an example of the contents of the present invention, and can be combined with another known technique, and can be combined with other configurations without departing from the gist of the present invention. It is also possible to omit or change the part.

１マイクロプロセッサー、２ＲＯＭ、３書き込み回数検知回路、４アクセス先メモリ切り替え回路、５揮発性メモリ、６不揮発性メモリ、７ＲＡＭ、８，９，１０制御線、５０外部機器、７１，７２，７３バス、１００プログラマブルロジックコントローラ。 1 Microprocessor, 2 ROM, 3 Write count detection circuit, 4 Access destination memory switching circuit, 5 Volatile memory, 6 Non-volatile memory, 7 RAM, 8, 9, 10 Control line, 50 External device, 71, 72, 73 Bus, 100 Programmable logic controller.

Claims

Volatile memory for storing data;
A non-volatile memory for storing the data;
A control unit for writing the data to the volatile memory or the nonvolatile memory;
A writing number detection circuit for detecting the number of writings from the control unit to the nonvolatile memory;
An access destination memory switching circuit that switches the write destination of the data from the control unit to either the volatile memory or the nonvolatile memory;
With
The access destination memory switching circuit switches the data write destination from the nonvolatile memory to the volatile memory when the number of times of writing exceeds a threshold value within a measurement time, and the control unit After the switching circuit switches the data write destination from the nonvolatile memory to the volatile memory, the data written to the volatile memory is written to the nonvolatile memory, the operation time, and the start point of the operation time The threshold value in the next operation time is changed based on a period during which the operation is guaranteed at and the total number of writes to the nonvolatile memory within the operation time.

The programmable logic controller according to claim 1 , wherein the control unit changes the threshold value after a period longer than the measurement time.