JP6111712B2 - Amplifier circuit - Google Patents

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Description

この発明は、信号を増幅する増幅回路に関する。   The present invention relates to an amplifier circuit for amplifying a signal.

従来の一般的なB級増幅回路は、クロスオーバー歪みを低減するためにバイアス回路が設けられている。(例えば特許文献1を参照)。   A conventional general class B amplifier circuit is provided with a bias circuit in order to reduce crossover distortion. (For example, refer to Patent Document 1).

図1は、従来のB級増幅回路の主要構成を示す回路図である。図1に示すB級増幅回路は、電圧増幅回路20および電流増幅回路10を備えている。電流増幅回路10は、4つのトランジスタ(トランジスタQ11、Q12、Q13、およびQ14)、3つの抵抗(抵抗R11、R12、およびR13)、およびバイアス回路100を備えている。   FIG. 1 is a circuit diagram showing the main configuration of a conventional class B amplifier circuit. The class B amplifier circuit shown in FIG. 1 includes a voltage amplifier circuit 20 and a current amplifier circuit 10. The current amplifier circuit 10 includes four transistors (transistors Q11, Q12, Q13, and Q14), three resistors (resistors R11, R12, and R13), and a bias circuit 100.

npn型のトランジスタQ11およびトランジスタQ13は、ダーリントン接続されている。同様に、pnp型のトランジスタQ12およびトランジスタQ14もダーリントン接続されている。トランジスタQ11およびトランジスタQ31のコレクタは、正側電源に接続され、トランジスタQ12およびトランジスタQ14のコレクタは、負側電源に接続されている。トランジスタQ11およびトランジスタQ12のエミッタ間には、抵抗R11が接続されている。最終段のトランジスタQ13およびトランジスタQ14のエミッタは、それぞれ抵抗R12および抵抗R13を介して出力端子に接続されている。   The npn transistor Q11 and the transistor Q13 are Darlington connected. Similarly, the pnp transistors Q12 and Q14 are also connected in Darlington. The collectors of the transistors Q11 and Q31 are connected to the positive power supply, and the collectors of the transistors Q12 and Q14 are connected to the negative power supply. A resistor R11 is connected between the emitters of the transistors Q11 and Q12. The emitters of the final stage transistor Q13 and transistor Q14 are connected to the output terminal via a resistor R12 and a resistor R13, respectively.

バイアス回路100は、トランジスタQ11およびトランジスタQ12のベース間を定電圧に維持する回路である。バイアス回路100は、トランジスタQ1乃至Q4のベース−エミッタ間に、それぞれのトランジスタがオンする電圧(以下、Vbeと言う。)が印加されるように、トランジスタQ11およびトランジスタQ12のベース間の電圧が設定されている。これにより、入力がない状態あるいは入力が低レベルの状態(以下、アイドリング時と言う。)でも最終段に電流が流れ、負荷を駆動できない状態をなくすことができ、クロスオーバー歪みを低減することができる。   The bias circuit 100 is a circuit that maintains a constant voltage between the bases of the transistors Q11 and Q12. The bias circuit 100 sets the voltage between the bases of the transistor Q11 and the transistor Q12 so that a voltage for turning on each transistor (hereinafter referred to as Vbe) is applied between the base and emitter of the transistors Q1 to Q4. Has been. As a result, even when there is no input or when the input is at a low level (hereinafter referred to as idling), it is possible to eliminate the state where current flows in the final stage and the load cannot be driven, and crossover distortion can be reduced. it can.

特開平7−74551号公報JP-A-7-74551

しかし、トランジスタは、素子毎にVbeにばらつきが存在するため、各トランジスタがカットオフしないように、機器毎にバイアス回路自体の調整が必要になる。   However, since there is a variation in Vbe for each transistor, it is necessary to adjust the bias circuit itself for each device so that each transistor is not cut off.

また、各トランジスタは、発熱に伴ってVbeが変化するため、バイアス回路に温度補償が必要になる。すなわち、最終段のトランジスタの発熱を検出し、バイアス回路にフィードバックさせる必要がある(例えば、バイアス回路内のトランジスタを最終段のトランジスタと熱結合させる必要がある)。   Moreover, since Vbe changes with heat generation in each transistor, temperature compensation is required for the bias circuit. That is, it is necessary to detect the heat generation of the final stage transistor and feed it back to the bias circuit (for example, it is necessary to thermally couple the transistor in the bias circuit with the final stage transistor).

さらに、発熱によって最終段のトランジスタのVbeが変化すると、温度補償に伴って電流値が高くなるため、最終段のトランジスタにエミッタ抵抗(図1に示した抵抗R1および抵抗R2)が必要になる。この場合、最大出力が低下したり、効率が低下したりする。   Further, when Vbe of the final stage transistor changes due to heat generation, the current value increases with temperature compensation, and thus the final stage transistor requires emitter resistors (resistors R1 and R2 shown in FIG. 1). In this case, the maximum output decreases or the efficiency decreases.

そこで、この発明は、効率低下を抑止し、各種調整や温度補償を不要とした増幅回路を提供することを目的とする。   SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide an amplifier circuit that suppresses efficiency reduction and does not require various adjustments and temperature compensation.

本発明の増幅回路は、出力段のダーリントン接続トランジスタを相補的に動作させる増幅回路である。そして、本発明の増幅回路は、前記ダーリントン接続トランジスタに電圧を印加するバイアス回路を備え、当該バイアス回路は、アイドリング時に、前記ダーリントン接続トランジスタのうち、最終段のいずれか1つのトランジスタをカットオフさせていることを特徴とする。   The amplifier circuit of the present invention is an amplifier circuit that operates the Darlington connection transistors in the output stage in a complementary manner. The amplifier circuit according to the present invention further includes a bias circuit that applies a voltage to the Darlington connection transistor, and the bias circuit cuts off one of the transistors in the final stage among the Darlington connection transistors during idling. It is characterized by.

具体的には、バイアス回路は、バイアス電圧印加用トランジスタと、当該バイアス電圧印加用トランジスタのベースに接続される電圧帰還用抵抗と、を備えた負帰還回路である。この電圧帰還用抵抗は、ダーリントン接続トランジスタにおける、前段トランジスタのエミッタと後段トランジスタのベースとの間に一端が接続されている。また、後段トランジスタのベース−エミッタ間に、アイドリング電流設定用抵抗が接続されている。   Specifically, the bias circuit is a negative feedback circuit including a bias voltage application transistor and a voltage feedback resistor connected to the base of the bias voltage application transistor. One end of this voltage feedback resistor is connected between the emitter of the preceding transistor and the base of the succeeding transistor in the Darlington connection transistor. In addition, an idling current setting resistor is connected between the base and emitter of the subsequent transistor.

このアイドリング電流設定用抵抗の値を調整すれば、アイドリング電流が決定される。したがって、バイアス回路の電圧帰還抵抗を適切に設定すれば、最終段のトランジスタ(後段トランジスタ)のベース−エミッタ間の電圧を、当該後段トランジスタがカットオフする程度の値に維持することができる。この場合、アイドリング時には、前段トランジスタにのみ電流が流れる。   By adjusting the value of the idling current setting resistor, the idling current is determined. Therefore, if the voltage feedback resistor of the bias circuit is set appropriately, the voltage between the base and the emitter of the final stage transistor (the rear stage transistor) can be maintained at a value that cuts off the rear stage transistor. In this case, at the time of idling, a current flows only through the previous stage transistor.

なお、前記ダーリントン接続の最終段トランジスタのうち、アイドリング時にカットオフしない側のトランジスタをインバーテッド接続とすることも可能である。   Of the last-stage transistors in the Darlington connection, the transistors on the side that is not cut off at the time of idling can be inverted connection.

本発明によれば、効率低下を抑止し、調整や温度補償が不要となる。   According to the present invention, efficiency reduction is suppressed, and adjustment and temperature compensation become unnecessary.

従来のB級増幅回路の主要構成を示す回路図である。It is a circuit diagram which shows the main structures of the conventional class B amplifier circuit. 第1の実施形態に係るB級増幅回路の主要構成を示す回路図である。1 is a circuit diagram showing a main configuration of a class B amplifier circuit according to a first embodiment. FIG. アイドリング時の電流を示す図である。It is a figure which shows the electric current at the time of idling. 第2の実施形態に係るB級増幅回路の主要構成を示す回路図である。It is a circuit diagram which shows the main structures of the class B amplifier circuit which concerns on 2nd Embodiment. 正負を入れ替えた場合の回路図である。It is a circuit diagram at the time of switching positive / negative.

以下、本発明の増幅回路について、図面を参照して説明する。図2は、第1の実施形態に係るB級増幅回路の主要構成を示す回路図である。   Hereinafter, an amplifier circuit of the present invention will be described with reference to the drawings. FIG. 2 is a circuit diagram showing a main configuration of the class B amplifier circuit according to the first embodiment.

図2に示す増幅回路は、電流増幅回路1および電圧増幅回路2を備えている。なお、実際には、位相調整用の回路等、他の構成も存在するが、本実施形態においては図示せず、説明を省略する。   The amplifier circuit shown in FIG. 2 includes a current amplifier circuit 1 and a voltage amplifier circuit 2. In practice, there are other configurations such as a circuit for phase adjustment, but they are not shown in the present embodiment and will not be described.

本実施形態の増幅回路は、入力信号として、例えば、オーディオ信号を増幅するパワーアンプとして用いられる。   The amplifier circuit of this embodiment is used as an input signal, for example, as a power amplifier that amplifies an audio signal.

電圧増幅回路2は、3つのトランジスタ(トランジスタQ1、Q2、およびQ3)、8つの抵抗(抵抗R51〜R58)、コンデンサC1、およびコンデンサC2を備えている。   The voltage amplifier circuit 2 includes three transistors (transistors Q1, Q2, and Q3), eight resistors (resistors R51 to R58), a capacitor C1, and a capacitor C2.

pnp型のトランジスタQ1およびトランジスタQ2のエミッタは、それぞれ抵抗R52を介して正側電源に接続されている。トランジスタQ1のコレクタは、抵抗R53を介して負側電源に接続されているとともに、npn型のトランジスタQ3のベースに接続されている。また、トランジスタQ1のベースは、入力端子に接続されている。入力端子とトランジスタQ1のベースは、抵抗R51を介してグランドに接続され、接地されている。   The emitters of the pnp-type transistor Q1 and transistor Q2 are each connected to the positive power supply via a resistor R52. The collector of the transistor Q1 is connected to the negative power supply via the resistor R53, and is connected to the base of the npn transistor Q3. The base of the transistor Q1 is connected to the input terminal. The input terminal and the base of the transistor Q1 are connected to the ground via a resistor R51 and are grounded.

トランジスタQ2のコレクタは、負側電源に接続されている。トランジスタQ2のベースは、抵抗R55を介して出力端子に接続されている。出力端子とトランジスタQ2のベースは、抵抗R54を介してグランドに接続され、接地されている。   The collector of the transistor Q2 is connected to the negative power supply. The base of the transistor Q2 is connected to the output terminal via the resistor R55. The output terminal and the base of the transistor Q2 are connected to the ground via a resistor R54 and are grounded.

これらトランジスタQ1、トランジスタQ2、抵抗R54、および抵抗R55は、安定化(帰還)のための回路として機能する。   These transistor Q1, transistor Q2, resistor R54, and resistor R55 function as a circuit for stabilization (feedback).

一方、トランジスタQ3のコレクタは、コンデンサC2、抵抗R57、および抵抗R56を介して正側電源に接続されている。また、トランジスタQ3のエミッタは、抵抗R58を介して負側電源に接続されている。   On the other hand, the collector of the transistor Q3 is connected to the positive power supply via the capacitor C2, the resistor R57, and the resistor R56. The emitter of the transistor Q3 is connected to the negative power source via the resistor R58.

そして、正側電源とトランジスタQ3のコレクタ間が、電流増幅回路1に接続されている。これにより、電圧増幅回路2は、抵抗R52〜抵抗R57の値を適切に設定することで、入力信号の電圧を所定の増幅率で増幅し、当該増幅された電圧を電流増幅回路1に印加する。   The current amplifier circuit 1 is connected between the positive power supply and the collector of the transistor Q3. Thereby, the voltage amplification circuit 2 amplifies the voltage of the input signal with a predetermined amplification factor by appropriately setting the values of the resistors R52 to R57, and applies the amplified voltage to the current amplification circuit 1. .

なお、抵抗R56および抵抗R57の間と、入出力ライン(入力端子と出力端子の接続ライン)と、の間には、コンデンサC1が接続されている。コンデンサC1は、電解コンデンサ等の容量が大きいものを使用し、電源からの直流成分を遮断し、入力信号に対応した交流成分のみを通過させる。なお、コンデンサC2は、抵抗R56および抵抗R57を介して正側電極に接続されるとともに、コンデンサQ3のコレクタに接続されているが、当該コンデンサC2は、コンデンサC1に対して容量が小さく、後述のバイアス回路50の動作用の容量として機能するものである。   A capacitor C1 is connected between the resistor R56 and the resistor R57 and between the input / output line (connection line between the input terminal and the output terminal). Capacitor C1 uses a capacitor having a large capacity, such as an electrolytic capacitor, cuts off the DC component from the power supply, and allows only the AC component corresponding to the input signal to pass. The capacitor C2 is connected to the positive electrode through the resistor R56 and the resistor R57 and is connected to the collector of the capacitor Q3. The capacitor C2 has a smaller capacity than the capacitor C1, and will be described later. It functions as a capacitor for operation of the bias circuit 50.

次に、電流増幅回路1について説明する。電流増幅回路1は、4つのトランジスタ(トランジスタQ5、Q6、Q7、およびQ8)、抵抗R5、抵抗R6、およびバイアス回路50を備えている。   Next, the current amplifier circuit 1 will be described. The current amplifier circuit 1 includes four transistors (transistors Q5, Q6, Q7, and Q8), a resistor R5, a resistor R6, and a bias circuit 50.

npn型のトランジスタQ5およびトランジスタQ7は、ダーリントン接続されている。同様に、pnp型のトランジスタQ6およびトランジスタQ8もダーリントン接続されている。   The npn transistor Q5 and the transistor Q7 are Darlington connected. Similarly, the pnp transistors Q6 and Q8 are also connected in Darlington.

トランジスタQ5およびトランジスタQ7のコレクタは、正側電源に接続され、トランジスタQ6およびトランジスタQ8のコレクタは、負側電源に接続されている。   The collectors of the transistors Q5 and Q7 are connected to the positive power supply, and the collectors of the transistors Q6 and Q8 are connected to the negative power supply.

トランジスタQ5およびトランジスタQ6のエミッタ間には、抵抗R5および抵抗R6が接続されている。また、抵抗R5と抵抗R6の間は、出力端子に接続されている。これら抵抗R5は、本発明のアイドリング電流設定用抵抗に相当する。   A resistor R5 and a resistor R6 are connected between the emitters of the transistor Q5 and the transistor Q6. Further, the resistor R5 and the resistor R6 are connected to the output terminal. These resistors R5 correspond to the idling current setting resistors of the present invention.

最終段のトランジスタQ7およびトランジスタQ8のエミッタは、それぞれ出力端子に接続されている。   The emitters of the final stage transistor Q7 and transistor Q8 are each connected to an output terminal.

これら回路構成により、電流増幅回路1は、トランジスタQ5およびトランジスタQ7からなるダーリントン接続トランジスタと、トランジスタQ6およびトランジスタQ8からなるダーリントン接続トランジスタと、を相補的に動作させ、入力信号を所定の増幅率で電流増幅する。増幅された電流は、出力端子から出力される。例えば、入力信号が音声信号であれば、増幅された音声信号が出力端子から出力され、スピーカに供給される。   With these circuit configurations, the current amplifying circuit 1 causes the Darlington-connected transistor made up of the transistors Q5 and Q7 and the Darlington-connected transistor made up of the transistors Q6 and Q8 to operate in a complementary manner, and the input signal is amplified at a predetermined amplification factor. Amplifies current. The amplified current is output from the output terminal. For example, if the input signal is an audio signal, the amplified audio signal is output from the output terminal and supplied to the speaker.

次に、バイアス回路50について説明する。バイアス回路50は、負帰還型の回路であり、トランジスタQ4と、当該トランジスタQ4のベースに接続される抵抗R1および抵抗R2と、を備えている。トランジスタQ4は、本発明のバイアス電圧印加用トランジスタに相当する。抵抗R1および抵抗R2は、本発明の電圧帰還用抵抗に相当する。   Next, the bias circuit 50 will be described. The bias circuit 50 is a negative feedback circuit, and includes a transistor Q4 and a resistor R1 and a resistor R2 connected to the base of the transistor Q4. The transistor Q4 corresponds to the bias voltage applying transistor of the present invention. The resistors R1 and R2 correspond to the voltage feedback resistors of the present invention.

ここで、抵抗R1の一端は、トランジスタQ7のベース(トランジスタQ5のエミッタ)に接続され、抵抗R2の一端は、トランジスタQ6のベース(トランジスタQ4のエミッタ)に接続されている。   Here, one end of the resistor R1 is connected to the base of the transistor Q7 (emitter of the transistor Q5), and one end of the resistor R2 is connected to the base of the transistor Q6 (emitter of the transistor Q4).

したがって、バイアス回路50は、アイドリング時において、トランジスタQ7とトランジスタQ6のベース間電圧を一定に保つ負帰還回路として作用することになる。   Therefore, the bias circuit 50 functions as a negative feedback circuit that keeps the voltage between the bases of the transistors Q7 and Q6 constant during idling.

例えば、電圧帰還用の抵抗R1と抵抗R2でトランジスタQ7とトランジスタQ6のベース間電圧を1.5Vに設定したとすると、トランジスタQ6とトランジスタQ8はオン状態になる。各トランジスタのVbeは、それぞれ約0.6Vであり、合計で約1.2Vとなる。残りの電圧約0.3Vが、Q7のベース、エミッタ間に印加される。この電圧は、トランジスタQ7のVbeよりも十分に低いため、トランジスタQ7は、カットオフする。したがって、抵抗R5の抵抗値によってアイドリング電流が決まる(例えば、電流I=0.3/R5となる)。なお、抵抗R6は、抵抗R5に比べて十分に大きな値(例えば、R5:R6=1:2)に設定されている。   For example, assuming that the voltage between the bases of the transistors Q7 and Q6 is set to 1.5 V by the voltage feedback resistors R1 and R2, the transistors Q6 and Q8 are turned on. Vbe of each transistor is about 0.6V, and is about 1.2V in total. The remaining voltage of about 0.3 V is applied between the base and emitter of Q7. Since this voltage is sufficiently lower than Vbe of the transistor Q7, the transistor Q7 is cut off. Therefore, the idling current is determined by the resistance value of the resistor R5 (for example, the current I = 0.3 / R5). The resistor R6 is set to a sufficiently large value (for example, R5: R6 = 1: 2) compared to the resistor R5.

この場合、アイドリング時には、トランジスタQ7は、カットオフしたままとなるため、図3の実線の太い矢印に示すように、正側電源から負側電源には、トランジスタQ5から、入出力ラインおよびトランジスタQ8を経て電流が流れることになる。   In this case, at the time of idling, the transistor Q7 remains cut off, so that the positive power supply is switched from the negative power supply to the negative power supply, as shown by the solid line arrow in FIG. The current will flow through.

これにより、最終段のトランジスタQ7には、アイドリング電流が流れないため、アイドリング時にトランジスタQ7が発熱することがない。また、トランジスタQ6およびトランジスタQ8の発熱も、アイドリング状態では軽微であるため、これらトランジスタQ6およびトランジスタQ8のVbeの低下も、トランジスタQ7のカットオフには、ほとんど影響がない。したがって、バイアス回路50に温度補償が必要なく、最終段のトランジスタQ7とバイアス回路のトランジスタQ4を熱結合させる必要はない。   As a result, no idling current flows through the transistor Q7 in the final stage, so that the transistor Q7 does not generate heat during idling. Further, since the heat generation of the transistors Q6 and Q8 is slight in the idling state, the decrease in Vbe of these transistors Q6 and Q8 has almost no effect on the cutoff of the transistor Q7. Therefore, the bias circuit 50 does not require temperature compensation, and it is not necessary to thermally couple the transistor Q7 in the final stage and the transistor Q4 in the bias circuit.

前述のように、発熱によって最終段のトランジスタのVbeが変化するが、アイドリング電流に対する感度が低く、アイドリング時にトランジスタQ7がカットオフする条件の下、最終段のトランジスタにエミッタ抵抗は不要になり、最大出力が低下したり、効率が低下したりすることはない。   As described above, Vbe of the final stage transistor changes due to heat generation, but the sensitivity to the idling current is low, and under the condition that the transistor Q7 is cut off at the time of idling, no emitter resistance is required in the final stage transistor. There is no decrease in output or efficiency.

さらに、最終段のトランジスタQ7に印加される電圧が、トランジスタQ7の動作Vbeよりも十分に低い電圧になるように、抵抗R1と抵抗R2の比を設定しておけば、トランジスタの個体差によってVbeがある程度ばらついたとしても、トランジスタQ7がカットオフしているため、バイアス回路の機器毎の調整が不要になる。例えば、上述の例では、トランジスタQ7のベースには、Vbeのばらつきに比べると十分に低い0.3Vの電圧が印加されるように設定されているため、Vbeが例えば±十数mV程度ばらついたとしても、トランジスタQ7はカットオフを維持している。   Furthermore, if the ratio of the resistors R1 and R2 is set so that the voltage applied to the transistor Q7 in the final stage is sufficiently lower than the operation Vbe of the transistor Q7, the Vbe due to the individual difference of the transistors. Even if there is some variation, adjustment of the bias circuit for each device is not necessary because the transistor Q7 is cut off. For example, in the above-described example, since the voltage of 0.3 V, which is sufficiently lower than the variation of Vbe, is set to be applied to the base of the transistor Q7, Vbe varies by, for example, about ± 10 mV. However, the transistor Q7 maintains the cutoff.

また、負荷の駆動時にトランジスタQ7自体が発熱したとしても、トランジスタQ7のベースに印加される電圧は、十分に低いため、アイドリング時にトランジスタがオンすることはない。例えば、トランジスタQ7のVbeが0.6Vであり、温度特性が3mV/℃程度であったとしても、100℃程度の温度上昇までトランジスタQ7はカットオフしたままとなる。なお、トランジスタQ7のベースに印加される電圧は、さらに低く(例えば0.2Vに)設定することも可能である。この場合、さらに温度上昇に対するマージンが大きくなる。   Even if the transistor Q7 itself generates heat when driving the load, the voltage applied to the base of the transistor Q7 is sufficiently low so that the transistor does not turn on during idling. For example, even if the Vbe of the transistor Q7 is 0.6 V and the temperature characteristic is about 3 mV / ° C., the transistor Q7 remains cut off until the temperature rises to about 100 ° C. Note that the voltage applied to the base of the transistor Q7 can be set to be lower (for example, 0.2 V). In this case, the margin for temperature rise is further increased.

次に、図4は、第2の実施形態に係るB級増幅回路の主要構成を示す回路図である。図2と共通する構成については、同一の符号を付し、説明を省略する。   Next, FIG. 4 is a circuit diagram showing a main configuration of the class B amplifier circuit according to the second embodiment. The components common to those in FIG. 2 are denoted by the same reference numerals and description thereof is omitted.

図4に示す増幅回路は、相補動作するダーリントン接続トランジスタのうち、負側の最終段のトランジスタ(図2のトランジスタQ8)をnpn型のトランジスタに変えて、負側をインバーテッドダーリントン接続としたものである。   The amplifier circuit shown in FIG. 4 is one in which the negative-side final stage transistor (transistor Q8 in FIG. 2) of the complementary Darlington-connected transistors is changed to an npn-type transistor, and the negative side is inverted Darlington connection. It is.

この場合も、抵抗R5の両端にトランジスタQ7がカットオフする程度の電圧(例えば0.3V)がかかるように設定すれば、正側電源から負側電源には、トランジスタQ5から、入出力ラインおよびトランジスタQ80を経て電流が流れることになる。   Also in this case, if a voltage (for example, 0.3 V) is applied to both ends of the resistor R5 so that the transistor Q7 is cut off, the positive power supply is connected to the negative power supply from the transistor Q5 to the input / output line and A current flows through transistor Q80.

また、この場合、トランジスタQ6におけるベース−エミッタ間の電圧は、図2の回路に比べて半分(0.6V程度)となる。   In this case, the voltage between the base and the emitter of the transistor Q6 is halved (about 0.6 V) compared to the circuit of FIG.

図4に示す増幅回路では、負側の最終段のトランジスタQ80のVbeが、バイアス回路50の外にかかるため、当該トランジスタQ80の温度が上昇してVbeが低下しても、バイアス回路50への影響はなくなり、さらに熱的安定性が向上する。   In the amplifier circuit shown in FIG. 4, Vbe of the negative-side final stage transistor Q80 is applied to the outside of the bias circuit 50. Therefore, even if the temperature of the transistor Q80 rises and Vbe falls, There is no effect and thermal stability is further improved.

また、第1の実施形態および第2の実施形態ともに、トランジスタQ4およびトランジスタQ6を同じ基板上に実装すれば、トランジスタQ6の発熱がある程度トランジスタQ4に伝達するため、当該トランジスタQ6の温度補償として機能することが期待できる。   In both the first and second embodiments, if the transistor Q4 and the transistor Q6 are mounted on the same substrate, the heat generated by the transistor Q6 is transmitted to the transistor Q4 to some extent, so that it functions as temperature compensation for the transistor Q6. Can be expected to do.

なお、第1の実施形態および第2の実施形態ともに、2段のダーリントン接続トランジスタについて説明したが、例えば3段のダーリントン接続トランジスタにおいても、本発明の適用は可能である。   In the first embodiment and the second embodiment, the two-stage Darlington connection transistor has been described. However, the present invention can be applied to, for example, a three-stage Darlington connection transistor.

また、図5(A)に示すように、図2に示した回路のトランジスタQ4以降のトランジスタの極性を逆にして、正側および負側を入れ替えた回路においても、同様の効果を得ることができる。すなわち、トランジスタQ6のベースに接続される抵抗R1と、トランジスタQ7のベースに接続される抵抗R2との比を、最終段のトランジスタQ7に印加される電圧がトランジスタQ7の動作Vbeよりも十分に低い電圧になるように設定する。例えば、トランジスタQ6とトランジスタQ7のベース間電圧を例えば約1.5Vに設定したとすると、トランジスタQ6とトランジスタQ8がオン状態となり、トランジスタQ7に印加される電圧は残りの電圧約0.3Vとなり、トランジスタQ7をカットオフさせることができる。この場合も、アイドリング時には、図5(A)の実線の太い矢印に示すように、トランジスタQ8から、入出力ラインおよびトランジスタQ5を経て電流が流れることになり、図2に示した回路と同様の効果を得ることができる。また、この場合においても、図5(B)に示すように、最終段のトランジスタQ8をpnp型のトランジスタQ80に代えることで、トランジスタQ6におけるベース−エミッタ間の電圧を半分(0.6V程度)に抑え、当該トランジスタQ80のVbeをバイアス回路50の外にかけることもできる。   Further, as shown in FIG. 5A, the same effect can be obtained even in a circuit in which the polarity of the transistors after the transistor Q4 in the circuit shown in FIG. it can. That is, the ratio of the resistance R1 connected to the base of the transistor Q6 and the resistance R2 connected to the base of the transistor Q7 is set so that the voltage applied to the transistor Q7 in the final stage is sufficiently lower than the operation Vbe of the transistor Q7. Set to voltage. For example, if the voltage between the bases of the transistors Q6 and Q7 is set to about 1.5V, for example, the transistors Q6 and Q8 are turned on, and the voltage applied to the transistor Q7 is the remaining voltage of about 0.3V. Transistor Q7 can be cut off. Also in this case, at the time of idling, current flows from the transistor Q8 through the input / output line and the transistor Q5 as shown by the thick solid arrow in FIG. 5A, which is the same as the circuit shown in FIG. An effect can be obtained. Also in this case, as shown in FIG. 5B, by replacing the final stage transistor Q8 with a pnp transistor Q80, the voltage between the base and the emitter in the transistor Q6 is halved (about 0.6V). And Vbe of the transistor Q80 can be applied outside the bias circuit 50.

Q4,Q5,Q6,Q7,Q8…トランジスタ
R1,R2,R5,R6…抵抗
1…電流増幅回路
2…電圧増幅回路
50…バイアス回路
Q4, Q5, Q6, Q7, Q8 ... Transistors R1, R2, R5, R6 ... Resistor 1 ... Current amplifier circuit 2 ... Voltage amplifier circuit 50 ... Bias circuit

Claims (2)

出力段のダーリントン接続トランジスタを相補的に動作させる増幅回路であって、
前記ダーリントン接続トランジスタに電圧を印加するバイアス回路を備え、
当該バイアス回路は、バイアス電圧印加用トランジスタと、当該バイアス電圧印加用トランジスタのベースに接続される電圧帰還用抵抗と、を備えた電圧帰還回路であり、
前記ダーリントン接続トランジスタにおける、前段トランジスタのエミッタと後段トランジスタのベースとの間に前記電圧帰還用抵抗の一端が接続され、かつ前記後段トランジスタのベースとエミッタとの間にアイドリング電流設定用抵抗が接続されることにより、アイドリング時に、前記ダーリントン接続トランジスタのうち、最終段のいずれか1つのトランジスタをカットオフさせていることを特徴とする増幅回路。
An amplifier circuit that operates the Darlington connection transistor of the output stage in a complementary manner,
A bias circuit for applying a voltage to the Darlington connection transistor;
The bias circuit is a voltage feedback circuit including a bias voltage application transistor and a voltage feedback resistor connected to the base of the bias voltage application transistor.
In the Darlington connection transistor, one end of the voltage feedback resistor is connected between the emitter of the preceding transistor and the base of the succeeding transistor, and an idling current setting resistor is connected between the base and emitter of the succeeding transistor. Thus, at the time of idling, one of the transistors in the final stage among the Darlington connection transistors is cut off.
請求項1に記載の増幅回路において、
前記ダーリントン接続トランジスタのうち、アイドリング時にカットオフしない側の最終段のトランジスタは、インバーテッド接続であることを特徴とする増幅回路。
The amplifier circuit according to claim 1 ,
Of the Darlington-connected transistors, the final-stage transistor that is not cut off at the time of idling is an inverted circuit.
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