JP6104210B2 - 適応型インタフェースを実装する方法およびfpga制御システム - Google Patents
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Description
2 FPGA
3 送信側
4 受信側
5 I/Oモジュール
6 シリアルインタフェース
7 適応型インタフェース
8 FPGAアプリケーション
9 レジスタ
10 ハードウェアインプリメンテーションデバイス
Claims (15)
- 少なくとも1つのFPGAアプリケーション(8)を備えた少なくとも1つのFPGA(2)と、対応する送信側(3)または受信側(4)として構築された前記FPGA(2)に接続するための、少なくとも1つのI/Oモジュール(5)との間に、適応型インタフェース(7)を実装する方法であって、
前記少なくとも1つのFPGA(2)と、前記少なくとも1つのI/Oモジュール(5)との間に、シリアルインタフェース(6)が形成されている、
適応型インタフェース(7)を実装する方法において、
各FPGAアプリケーション(8)に対し、データ伝送対象とするレジスタ(9)の最大数をコンフィギュレーションするステップと、
すべてのレジスタ(9)に対し、共通の固定レジスタ幅をコンフィギュレーションするステップと、
データ伝送対象とした最大数のレジスタ(9)のうちデータ伝送すべきレジスタ(9)に対し、送信側(3)でイネーブル信号(EN)をセットするステップと、
送信側(3)から受信側(4)へ、前記イネーブル信号(EN)を伝送するステップと、
前記イネーブル信号(EN)がセットされているレジスタ(9)のデータを、送信側(3)から受信側(4)へ伝送するステップと、
を含むことを特徴とする、
適応型インタフェース(7)を実装する方法。 - 前記イネーブル信号(EN)がセットされているレジスタ(9)のデータを送信側(3)から受信側(4)へ伝送する前記ステップは、データ伝送すべきレジスタ(9)が伝送スタンバイ状態にあることを表すために、送信側(3)でストローブ信号(Str)を発生するステップを含む、請求項1に記載の方法。
- 前記イネーブル信号(EN)がセットされているレジスタ(9)のデータを送信側(3)から受信側(4)へ伝送する前記ステップは、受信側(4)へのレジスタ(9)のデータ伝送が完了したことを表すために、送信側(3)でレディ信号(RDY)を発生するステップを含む、請求項1または2に記載の方法。
- 前記イネーブル信号(EN)がセットされているレジスタ(9)のデータを送信側(3)から受信側(4)へ伝送する前記ステップは、送信側(3)からのレジスタ(9)のデータの受信が完了したことを表すために、受信側(4)でレディ信号(RDY)を発生するステップを含む、請求項1から3のいずれか一項に記載の方法。
- 前記イネーブル信号(EN)がセットされているレジスタ(9)のデータを送信側(3)から受信側(4)へ伝送する前記ステップは、各レジスタ(9)における同種のリーディングビットを省略するステップを含む、請求項1から4のいずれか一項に記載の方法。
- 各レジスタ(9)における同種のリーディングビットを省略する前記ステップは、同種のリーディングビットを有する予め規定されたレジスタ区間を省略するステップを含む、請求項5に記載の方法。
- 前記イネーブル信号(EN)がセットされているレジスタ(9)のデータを送信側(3)から受信側(4)へ伝送する前記ステップは、同種でないビットとしてリーディングビットを追加するステップを含む、請求項5または6に記載の方法。
- 前記イネーブル信号(EN)がセットされているレジスタ(9)のデータを送信側(3)から受信側(4)へ伝送する前記ステップは、前記イネーブル信号(EN)がセットされているレジスタ(9)を、内容変更についてチェックし、変更された内容を有するレジスタ(9)のデータを伝送するステップを含む、請求項1から7のいずれか一項に記載の方法。
- 送信側(3)と受信側(4)とでレジスタ内容を同期合わせするステップを含む、請求項8に記載の方法。
- データ伝送対象とした最大数のレジスタ(9)のうちデータ伝送すべきレジスタ(9)に対し、送信側(3)でイネーブル信号(EN)をセットする前記ステップは、前記レジスタ(9)のデータ伝送前に前記イネーブル信号(EN)をダイナミックにセットするステップを含み、
送信側(3)から受信側(4)への前記イネーブル信号(EN)の伝送を、それぞれ前記レジスタ(9)の伝送前に行う、
請求項1から9のいずれか一項に記載の方法。 - データ伝送対象とした最大数のレジスタ(9)のうちデータ伝送すべきレジスタ(9)に対し、送信側(3)でイネーブル信号(EN)をセットする前記ステップは、データ伝送すべきレジスタ(9)の変更時に前記イネーブル信号(EN)をダイナミックにセットするステップを含み、
送信側(3)から受信側(4)への前記イネーブル信号(EN)の伝送を、それぞれデータ伝送すべきレジスタ(9)の変更後に行う、
請求項1から9のいずれか一項に記載の方法。 - 送信側(3)から受信側(4)への前記イネーブル信号(EN)の伝送を、前記シリアルインタフェース(6)の伝送休止期間中に行う、請求項1から11のいずれか一項に記載の方法。
- 送信側(3)に対しても受信側(4)に対しても汎用的なファンクションブロックを追加する付加的なステップを含む、請求項1から12のいずれか一項に記載の方法。
- 前記適応型インタフェース(7)のためのコンフィギュレーションを自動的に確定する付加的なステップを含む、請求項1から13のいずれか一項に記載の方法。
- FPGA制御システム(1)であって、
少なくとも1つのFPGAアプリケーション(8)を備えた少なくとも1つのFPGA(2)と、対応する送信側(3)または受信側(4)として構成された前記FPGA(2)に接続するための、少なくとも1つのI/Oモジュール(5)とを備え、
前記少なくとも1つのFPGA(2)と前記少なくとも1つのI/Oモジュール(5)との間に、シリアルインタフェース(6)が形成されており、
該FPGA制御システム(1)は、前記少なくとも1つのFPGA(2)と前記少なくとも1つのI/Oモジュール(5)との間に、請求項1から14のいずれか一項に記載の方法に従って、適応型インタフェース(7)を実装するように構成されている、
FPGA制御システム(1)。
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