JP6102398B2 - Semiconductor device - Google Patents

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Description

本発明は、半導体装置に関する。   The present invention relates to a semiconductor device.

半導体装置の高密度実装を実現するため、ＷＣＳＰ（Wafer Level Chip Size Package）が提案されている。ＷＣＳＰにおいて、例えば下記の特許文献１に記載のように、パッシベーション膜を構成する第１の樹脂層の上に、外部端子を形成する際の応力緩和機能を有する第２の樹脂層を形成する場合がある。   In order to realize high-density mounting of semiconductor devices, WCSP (Wafer Level Chip Size Package) has been proposed. In WCSP, for example, as described in Patent Document 1 below, a second resin layer having a stress relaxation function when forming an external terminal is formed on a first resin layer constituting a passivation film. There is.

特開２００４−１３４７０８号公報JP 2004-134708 A

しかしながら、特許文献１に記載の構成において、第１の樹脂層の材料と第２の樹脂層の材料との間で線膨張係数、破断強度、破断点伸度などのミスマッチがあると、第１の樹脂層が破断してしまうことがある。第１の樹脂層が破断すると、第１の樹脂層は、半導体基板の能動面保護などの機能が低下してしまう可能性がある。   However, in the configuration described in Patent Document 1, if there is a mismatch between the material of the first resin layer and the material of the second resin layer, such as linear expansion coefficient, breaking strength, elongation at break, the first The resin layer may break. When the first resin layer breaks, the function of the first resin layer such as active surface protection of the semiconductor substrate may be deteriorated.

本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様は、第１の樹脂層の上に第２の樹脂層を形成する場合に、第１の樹脂層の破断を抑制することに関連している。   The present invention has been made in view of the above technical problems. Some aspects of the present invention relate to suppressing the breakage of the first resin layer when the second resin layer is formed on the first resin layer.

本発明の幾つかの態様において、半導体装置は、第１の面を有する半導体基板と、第１の面に位置する少なくとも１つの能動素子と、少なくとも１つの能動素子上に位置する第１の樹脂層と、第１の樹脂層の上面及び第１の樹脂層の側面を覆う第２の樹脂層と、を含む。
この態様によれば、第２の樹脂層が第１の樹脂層の上面及び側面を覆っているので、第１の樹脂層の特定の箇所に応力が集中することが抑制され、第１の樹脂層の破断が抑制される。 In some aspects of the present invention, a semiconductor device includes a semiconductor substrate having a first surface, at least one active element located on the first surface, and a first resin located on the at least one active element. And a second resin layer covering the top surface of the first resin layer and the side surface of the first resin layer.
According to this aspect, since the second resin layer covers the upper surface and the side surface of the first resin layer, it is possible to suppress stress from being concentrated on a specific portion of the first resin layer, and the first resin Layer breakage is suppressed.

上述の態様において、第２の樹脂層は、第１の面に対する平面視における第１の樹脂層の外側の位置で第１の面に接していることが望ましい。
これによれば、第１の樹脂層に発生する応力を低減できるので、第１の樹脂層の破断が抑制される。 In the above-described aspect, it is desirable that the second resin layer is in contact with the first surface at a position outside the first resin layer in plan view with respect to the first surface.
According to this, since the stress which generate | occur | produces in a 1st resin layer can be reduced, the fracture | rupture of a 1st resin layer is suppressed.

上述の態様において、第２の樹脂層は、第１の樹脂層の上面全体及び第１の樹脂層の側面全体を覆っていることが望ましい。
これによれば、第１の樹脂層の特定の箇所に応力が集中することがさらに抑制され、第１の樹脂層の破断が抑制される。 In the above-described aspect, it is desirable that the second resin layer covers the entire top surface of the first resin layer and the entire side surface of the first resin layer.
According to this, it is further suppressed that stress concentrates on the specific location of the 1st resin layer, and the fracture of the 1st resin layer is controlled.

上述の態様において、第２の樹脂層は、第１の樹脂層より厚くてもよい。
上述の態様において、第２の樹脂層は、第１の樹脂層よりも線膨張係数が小さくてもよい。 In the above-described aspect, the second resin layer may be thicker than the first resin layer.
In the above-described aspect, the second resin layer may have a smaller linear expansion coefficient than the first resin layer.

上述の態様において、少なくとも１つの能動素子に電気的に接続され、第１の面に位置する少なくとも１つの電極をさらに含み、第１の樹脂層は、少なくとも１つの電極上に位置する第１の開口を有し、第２の樹脂層は、第１の開口の内側に位置する第２の開口を有することが望ましい。
これによれば、第１の樹脂層の第１の開口の周囲においても応力が集中することが抑制され、第１の樹脂層の破断が抑制される。 In the above-described aspect, the first resin layer further includes at least one electrode electrically connected to the at least one active element and located on the first surface, and the first resin layer is located on the at least one electrode. It is desirable that the second resin layer has an opening and the second opening is located inside the first opening.
According to this, it is suppressed that stress concentrates also around the 1st opening of the 1st resin layer, and fracture of the 1st resin layer is controlled.

上述の態様において、第２の絶縁層上と第２の開口内とにまたがって位置し、少なくとも１つの電極に電気的に接続された再配置配線をさらに含むことが望ましい。
これによれば、第２の樹脂層の第２の開口を介して再配置配線を接続することができる。 In the above-described aspect, it is desirable to further include a rearrangement wiring that is located over the second insulating layer and in the second opening and is electrically connected to at least one electrode.
According to this, the rearrangement wiring can be connected through the second opening of the second resin layer.

本発明の１つの実施形態に係る半導体装置の一部を示す平面図。1 is a plan view showing a part of a semiconductor device according to an embodiment of the present invention. 図１のII−II線における断面図。Sectional drawing in the II-II line of FIG. 参考例に係る半導体装置の一部を示す断面図。Sectional drawing which shows a part of semiconductor device which concerns on a reference example.

以下、本発明の実施形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。また同一の構成要素には同一の参照符号を付して説明を省略する。   Hereinafter, embodiments of the present invention will be described in detail. In addition, this embodiment demonstrated below does not unduly limit the content of this invention described in the claim. Further, not all of the configurations described in the present embodiment are essential as a solution means of the present invention. The same constituent elements are denoted by the same reference numerals, and description thereof is omitted.

＜１．実施形態の構成＞
図１は、本発明の１つの実施形態に係る半導体装置の一部を示す平面図である。図２は図１のII−II線における断面図である。図１及び図２に示される半導体装置１は、半導体基板４０と、第１の樹脂層１０と、第２の樹脂層２０と、再配置配線５０と、第３の樹脂層３０とを備えている。 <1. Configuration of Embodiment>
FIG. 1 is a plan view showing a part of a semiconductor device according to one embodiment of the present invention. 2 is a cross-sectional view taken along line II-II in FIG. The semiconductor device 1 shown in FIGS. 1 and 2 includes a semiconductor substrate 40, a first resin layer 10, a second resin layer 20, a rearrangement wiring 50, and a third resin layer 30. Yes.

半導体基板４０は、例えばシリコン（Ｓｉ）によって構成され、半導体基板４０には、ＭＯＳ型トランジスタなどの少なくとも１つの能動素子（図示せず）と、この能動素子に電気的に接続された電極４２とが位置している。電極４２の少なくとも一部は、半導体基板４０の第１の面４１に位置している。   The semiconductor substrate 40 is made of, for example, silicon (Si). The semiconductor substrate 40 includes at least one active element (not shown) such as a MOS transistor, and an electrode 42 electrically connected to the active element. Is located. At least a part of the electrode 42 is located on the first surface 41 of the semiconductor substrate 40.

第１の樹脂層１０は、例えばポリイミド系の樹脂によって構成され、半導体基板４０の第１の面４１と接して、第１の面４１の上の一部領域に位置している。なお、本実施形態において「上」とは、半導体基板４０の第１の面４１と反対側の面４３からみて、第１の面４１に向かう方向とする。第１の樹脂層１０は、電極４２の上に、第１の開口１５を有している。第１の樹脂層１０は、半導体基板４０の第１の面４１に位置する上述の能動素子を保護する機能を有する。   The first resin layer 10 is made of, for example, a polyimide-based resin, and is in contact with the first surface 41 of the semiconductor substrate 40 and is located in a partial region on the first surface 41. In the present embodiment, “up” refers to a direction toward the first surface 41 when viewed from the surface 43 opposite to the first surface 41 of the semiconductor substrate 40. The first resin layer 10 has a first opening 15 on the electrode 42. The first resin layer 10 has a function of protecting the above-described active element located on the first surface 41 of the semiconductor substrate 40.

第２の樹脂層２０は、例えばポリイミド系の樹脂によって構成されている。第２の樹脂層２０は、第１の樹脂層１０の上面１１の全体及び側面１２の全体を覆い、且つ、上面１１及び側面１２と接して、第１の樹脂層１０の上面１１の上と、第１の樹脂層１０の第１の開口１５内の一部と、半導体基板４０の第１の面４１の上の一部領域とにまたがって位置している。   The second resin layer 20 is made of, for example, a polyimide resin. The second resin layer 20 covers the entire upper surface 11 and the entire side surface 12 of the first resin layer 10, and is in contact with the upper surface 11 and the side surface 12 and on the upper surface 11 of the first resin layer 10. The first resin layer 10 is located across a part of the first opening 15 and a part of the first surface 41 of the semiconductor substrate 40.

第２の樹脂層２０の端部は、第１の樹脂層１０の側面１２よりも外側において、半導体基板４０の第１の面４１に接している。また、第２の樹脂層２０は、第１の樹脂層１０の第１の開口１５の内側に、第２の開口２５を有している。換言すれば第２の開口２５の外縁は、平面視で第１の開口１５の外縁に囲まれている。   The end portion of the second resin layer 20 is in contact with the first surface 41 of the semiconductor substrate 40 outside the side surface 12 of the first resin layer 10. Further, the second resin layer 20 has a second opening 25 inside the first opening 15 of the first resin layer 10. In other words, the outer edge of the second opening 25 is surrounded by the outer edge of the first opening 15 in plan view.

第２の樹脂層２０は、後述するハンダボール６０などの外部端子を再配置配線５０に固定するときの応力を緩和する機能を有する。そのため、第２の樹脂層２０は、第１の樹脂層１０よりも厚く形成されている。   The second resin layer 20 has a function of relieving stress when an external terminal such as a solder ball 60 described later is fixed to the rearrangement wiring 50. Therefore, the second resin layer 20 is formed thicker than the first resin layer 10.

再配置配線５０は、例えば銅（Ｃｕ）によって構成され、第２の樹脂層２０の上の一部領域と、第２の開口２５内とにまたがって位置している。そして、再配置配線５０は、第２の樹脂層２０の上面の一部と、第２の樹脂層２０の第２の開口２５の内面と、電極４２の上面とに接しており、電極４２と電気的に接続されている。再配置配線５０には、ハンダボール６０が固定されている。   The rearrangement wiring 50 is made of copper (Cu), for example, and is located across a partial region on the second resin layer 20 and the second opening 25. The rearrangement wiring 50 is in contact with a part of the upper surface of the second resin layer 20, the inner surface of the second opening 25 of the second resin layer 20, and the upper surface of the electrode 42. Electrically connected. A solder ball 60 is fixed to the rearrangement wiring 50.

第３の樹脂層３０は、再配置配線５０の上と、第２の樹脂層２０の上の一部領域とにまたがって、ハンダボール６０を平面視で囲むように位置している。なお、本実施形態において「平面視」とは、第１の面４１に垂直な方向からみた状態をいう。第３の樹脂層３０は、再配置配線５０を他の配線などから絶縁する機能を有している。第３の樹脂層３０には、後工程での目印となる第３の開口３６が形成されている。   The third resin layer 30 is located so as to surround the solder ball 60 in a plan view over the rearrangement wiring 50 and a partial region on the second resin layer 20. In the present embodiment, “plan view” refers to a state viewed from a direction perpendicular to the first surface 41. The third resin layer 30 has a function of insulating the rearrangement wiring 50 from other wiring and the like. The third resin layer 30 is formed with a third opening 36 that serves as a mark in a later process.

図１及び図２において、第３の開口３６は、１つのみ示されているが、複数形成されていてもよい。また、電極４２、第１の開口１５、第２の開口２５、再配置配線５０及びハンダボール６０も、それぞれ１つのみ示されているが、それぞれ複数形成されていてもよい。   1 and 2, only one third opening 36 is shown, but a plurality of third openings 36 may be formed. Further, although only one electrode 42, first opening 15, second opening 25, rearrangement wiring 50, and solder ball 60 are shown, a plurality of each may be formed.

＜２．参考例＞
図３は、参考例に係る半導体装置の一部を示す断面図である。図３において、図１又は図２に示された各構成と対応する部分には、図１又は図２に示された符号の末尾に「ａ」を付加した符号を示して、詳細な説明を省略する。 <2. Reference example>
FIG. 3 is a cross-sectional view showing a part of a semiconductor device according to a reference example. In FIG. 3, parts corresponding to the respective components shown in FIG. 1 or FIG. 2 are denoted by reference numerals with “a” added to the end of the reference numerals shown in FIG. 1 or FIG. Omitted.

図３に示される参考例に係る半導体装置１ａは、第２の樹脂層２０ａの端部が、半導体基板４０ａの第１の面４１ａに接しておらず、第２の樹脂層２０ａの端部が、第１の樹脂層１０ａの上面１１ａの上に位置している点で、図１及び図２に示された実施形態と異なる。
また、図３に示される参考例においては、第２の樹脂層２０ａに開口２６ａが形成されている。開口２６ａは、後工程での目印として機能する。 In the semiconductor device 1a according to the reference example shown in FIG. 3, the end of the second resin layer 20a is not in contact with the first surface 41a of the semiconductor substrate 40a, and the end of the second resin layer 20a is not 1 and 2 is different from the embodiment shown in FIGS. 1 and 2 in that it is located on the upper surface 11a of the first resin layer 10a.
Further, in the reference example shown in FIG. 3, an opening 26a is formed in the second resin layer 20a. The opening 26a functions as a mark in a later process.

図３に示されるような構成において、第２の樹脂層２０ａの材料と第１の樹脂層１０ａの材料との間で線膨張係数などのミスマッチがあると、第１の樹脂層１０ａに破断部１９ａが形成されてしまう場合がある。   In the configuration as shown in FIG. 3, if there is a mismatch such as a coefficient of linear expansion between the material of the second resin layer 20a and the material of the first resin layer 10a, the first resin layer 10a has a fracture portion. 19a may be formed.

この問題への対応策として、ミスマッチの小さい材料の組み合わせを選択することも考えられるが、ミスマッチの最小化のみを優先してしまうと、材料選択の自由度が低下し、設計の自由度が低下するおそれがある。   As a countermeasure to this problem, it is possible to select a combination of materials with a small mismatch. However, if priority is given only to minimizing the mismatch, the degree of freedom in material selection and design freedom is reduced. There is a risk.

そこで、第１の樹脂層１０ａに破断部１９ａが形成されてしまう理由についてさらに詳細に検討する。
第１の樹脂層１０ａは、例えば、第２の樹脂層２０ａより大きい線膨張係数を有する場合に、第２の樹脂層２０ａから外力を受けることにより、内部に応力が発生する。特に、図３に示される参考例においては、第１の樹脂層１０ａの上面１１ａは第２の樹脂層２０ａに密着しており、第１の樹脂層１０ａの下面１３ａは半導体基板４０ａに密着しており、且つ、第２の樹脂層２０ａは半導体基板４０ａに接していない。このため、第１の樹脂層１０ａは、上面１１ａと下面１３ａとで別方向の外力を受けることにより、応力が発生する可能性がある。 Therefore, the reason why the fracture portion 19a is formed in the first resin layer 10a will be examined in more detail.
For example, when the first resin layer 10a has a linear expansion coefficient larger than that of the second resin layer 20a, an internal force is generated by receiving an external force from the second resin layer 20a. In particular, in the reference example shown in FIG. 3, the upper surface 11a of the first resin layer 10a is in close contact with the second resin layer 20a, and the lower surface 13a of the first resin layer 10a is in close contact with the semiconductor substrate 40a. The second resin layer 20a is not in contact with the semiconductor substrate 40a. For this reason, stress may generate | occur | produce in the 1st resin layer 10a by receiving the external force of a different direction with the upper surface 11a and the lower surface 13a.

また、第２の樹脂層２０ａは第１の樹脂層１０ａの上面１１ａの全体に密着しているのではなく、第１の樹脂層１０ａの上面１１ａの一部領域に密着している。このため、第１の樹脂層１０ａの特定の箇所に、応力が集中してしまう可能性がある。   The second resin layer 20a is not in close contact with the entire upper surface 11a of the first resin layer 10a, but is in close contact with a partial region of the upper surface 11a of the first resin layer 10a. For this reason, there is a possibility that stress concentrates on a specific portion of the first resin layer 10a.

さらに、第１の樹脂層１０ａは膜厚が比較的薄いため、第１の樹脂層１０ａの単位断面積当たりにかかる力が大きくなりやすい。この単位断面積当たりの力が、第１の樹脂層１０ａを構成する材料の破断強度を超えると、第１の樹脂層１０ａに破断部１９ａが形成される。
第１の樹脂層１０ａに破断部１９ａが形成されるのは、以上のような理由によるものと考えられる。 Furthermore, since the first resin layer 10a is relatively thin, the force applied per unit cross-sectional area of the first resin layer 10a tends to increase. When the force per unit cross-sectional area exceeds the breaking strength of the material constituting the first resin layer 10a, a breaking portion 19a is formed in the first resin layer 10a.
The reason why the fracture portion 19a is formed in the first resin layer 10a is considered to be as described above.

＜３．実施形態の作用効果＞
これに対し、図１及び図２に示された実施形態においては、以下のようにして、第１の樹脂層１０に破断部が形成されることを抑制している。
まず、図１及び図２に示された実施形態においては、第２の樹脂層２０が第１の樹脂層１０の上面１１及び側面１２を覆っている。これによれば、第１の樹脂層１０及び第２の樹脂層２０の線膨張係数が違っていても、第１の樹脂層１０の特定の箇所に応力が集中することを抑制できる。 <3. Effects of Embodiment>
On the other hand, in the embodiment shown in FIGS. 1 and 2, the formation of a fracture portion in the first resin layer 10 is suppressed as follows.
First, in the embodiment shown in FIGS. 1 and 2, the second resin layer 20 covers the upper surface 11 and the side surface 12 of the first resin layer 10. According to this, even if the linear expansion coefficients of the 1st resin layer 10 and the 2nd resin layer 20 differ, it can suppress that stress concentrates on the specific location of the 1st resin layer 10. FIG.

また、図１及び図２に示された実施形態においては、第２の樹脂層２０が、第１の樹脂層１０の上面１１の全体及び側面１２の全体を覆っている。従って、第１の樹脂層１０の特定の箇所に応力が集中することがさらに抑制される。   In the embodiment shown in FIGS. 1 and 2, the second resin layer 20 covers the entire upper surface 11 and the entire side surface 12 of the first resin layer 10. Therefore, the stress is further suppressed from concentrating on a specific portion of the first resin layer 10.

また、第１の樹脂層１０の下面１３は半導体基板４０の第１の面４１に密着しているので、第１の樹脂層１０は半導体基板４０に対して伸縮することが抑制されている。その一方、第１の樹脂層１０の側面１２より外側において、第２の樹脂層２０も半導体基板４０の第１の面４１に密着しているので、第２の樹脂層２０も半導体基板４０に対して伸縮することが抑制されている。従って、図１及び図２に示された実施形態によれば、第２の樹脂層２０によって第１の樹脂層１０に発生する応力そのものも低減できる。   Further, since the lower surface 13 of the first resin layer 10 is in close contact with the first surface 41 of the semiconductor substrate 40, the first resin layer 10 is suppressed from expanding and contracting with respect to the semiconductor substrate 40. On the other hand, since the second resin layer 20 is also in close contact with the first surface 41 of the semiconductor substrate 40 outside the side surface 12 of the first resin layer 10, the second resin layer 20 is also attached to the semiconductor substrate 40. On the other hand, expansion and contraction is suppressed. Therefore, according to the embodiment shown in FIGS. 1 and 2, the stress itself generated in the first resin layer 10 by the second resin layer 20 can also be reduced.

また、図１及び図２に示された実施形態においては、電極４２の上に、第１の樹脂層１０が第１の開口１５を有する場合に、第２の樹脂層２０が第１の開口１５の内側に第２の開口２５を有し、第２の樹脂層２０が第１の開口１５の内側において電極４２又は半導体基板４０に密着している。これにより、第１の樹脂層１０の第１の開口１５の周囲においても、応力が発生することが抑制される。そして、第２の開口２５の内側に電極４２の上面が露出するので、電極４２の上面から第２の樹脂層２０の上の位置まで、再配置配線５０を接続することができる。   In the embodiment shown in FIGS. 1 and 2, when the first resin layer 10 has the first opening 15 on the electrode 42, the second resin layer 20 has the first opening. 15 has a second opening 25, and the second resin layer 20 is in close contact with the electrode 42 or the semiconductor substrate 40 inside the first opening 15. As a result, the generation of stress is also suppressed around the first opening 15 of the first resin layer 10. Since the upper surface of the electrode 42 is exposed inside the second opening 25, the rearrangement wiring 50 can be connected from the upper surface of the electrode 42 to a position above the second resin layer 20.

なお、第３の樹脂層３０の材料としては、第２の樹脂層２０の材料とのミスマッチが小さいものを選ぶことが望ましい。ただし、第２の樹脂層２０に応力が発生したとしても、第２の樹脂層２０は第１の樹脂層１０よりも厚いので、第２の樹脂層２０の単位断面積当たりにかかる力はあまり大きくならない。このことから、第２の樹脂層２０に破断部が生じる可能性は、第１の樹脂層１０よりも低い。従って、第３の樹脂層３０は、材料選択の自由度が比較的高い。   As a material for the third resin layer 30, it is desirable to select a material having a small mismatch with the material for the second resin layer 20. However, even if stress is generated in the second resin layer 20, the second resin layer 20 is thicker than the first resin layer 10, so that the force applied per unit sectional area of the second resin layer 20 is not so much. Does not grow. From this, the possibility that the second resin layer 20 is broken is lower than that of the first resin layer 10. Therefore, the third resin layer 30 has a relatively high degree of freedom in material selection.

１、１ａ…半導体装置、１０、１０ａ…第１の樹脂層、１１、１１ａ…上面、１２、１２ａ…側面、１３、１３ａ…下面、１５、１５ａ…第１の開口、１９ａ…破断部、２０、２０ａ…第２の樹脂層、２５、２５ａ…第２の開口、２６ａ…開口、３０、３０ａ…第３の樹脂層、３６…第３の開口、４０、４０ａ…半導体基板、４１、４１ａ…第１の面、４２、４２ａ…電極、４３、４３ａ…反対側の面、５０、５０ａ…再配置配線、６０、６０ａ…ハンダボール。   DESCRIPTION OF SYMBOLS 1, 1a ... Semiconductor device 10, 10a ... 1st resin layer, 11, 11a ... Upper surface, 12, 12a ... Side surface, 13, 13a ... Lower surface, 15, 15a ... 1st opening, 19a ... Breaking part, 20 , 20a ... second resin layer, 25, 25a ... second opening, 26a ... opening, 30, 30a ... third resin layer, 36 ... third opening, 40, 40a ... semiconductor substrate, 41, 41a ... 1st surface, 42, 42a ... electrode, 43, 43a ... opposite surface, 50, 50a ... rearrangement wiring, 60, 60a ... solder ball.

Claims (6)

第１の面を有する半導体基板と、
前記第１の面に位置する少なくとも１つの能動素子と、
前記少なくとも１つの能動素子に電気的に接続され、前記第１の面に位置する少なくとも１つの電極と、
前記少なくとも１つの能動素子上に位置する第１の樹脂層と、
前記第１の樹脂層の上面及び前記第１の樹脂層の側面を覆い、前記第１の面に対する平面視における前記第１の樹脂層の外側の位置で前記第１の面に接している第２の樹脂層と、
を含み、
前記第１の樹脂層は、前記少なくとも１つの電極を囲う第１の開口を有し、
前記第２の樹脂層は、前記第１の開口の内側に位置する第２の開口を有し、前記第１の樹脂層の前記第１の開口側の側面及び前記少なくとも１つの電極の外縁を覆い、前記第１の開口の内側において前記半導体基板と密着している、半導体装置。 A semiconductor substrate having a first surface;
At least one active element located on the first surface;
At least one electrode electrically connected to the at least one active element and located on the first surface;
A first resin layer located on the at least one active element;
The first resin layer covers an upper surface of the first resin layer and a side surface of the first resin layer, and is in contact with the first surface at a position outside the first resin layer in a plan view with respect to the first surface . Two resin layers;
Only including,
The first resin layer has a first opening surrounding the at least one electrode;
The second resin layer has a second opening located inside the first opening, and has a side surface on the first opening side of the first resin layer and an outer edge of the at least one electrode. A semiconductor device which covers and is in close contact with the semiconductor substrate inside the first opening . 前記第２の樹脂層は、前記第１の樹脂層の上面全体及び前記第１の樹脂層の側面全体を覆っている、請求項１記載の半導体装置。 The second resin layer covers the entire side surface of the first entire top surface of the resin layer and the first resin layer, the semiconductor device according to claim 1, wherein. 前記第２の樹脂層は、前記第１の樹脂層よりも厚い、
請求項１又は２に記載の半導体装置。 The second resin layer is thicker than the first resin layer.
The semiconductor device according to claim 1 . 前記第２の樹脂層の線膨張係数は、前記第１の樹脂層の線膨張係数と異なる、
請求項１乃至請求項３のいずれか一項記載の半導体装置。 The linear expansion coefficient of the second resin layer is different from the linear expansion coefficient of the first resin layer.
The semiconductor device of any one of claims 1 to claim 3. 前記第２の樹脂層上と前記第２の開口内とにまたがって位置し、前記少なくとも１つの電極に電気的に接続された再配置配線をさらに含む、請求項１乃至請求項４のいずれか一項記載の半導体装置。 5. The semiconductor device according to claim 1, further comprising a rearrangement wiring that is located over the second resin layer and in the second opening and is electrically connected to the at least one electrode . The semiconductor device according to one item . 前記再配置配線上に位置する外部端子と、
前記再配置配線及び前記第２の樹脂層の一部を覆い、前記外部端子を囲むように位置し、前記第２の樹脂層の外縁の内側に位置する第３の樹脂層と、をさらに含み、
前記第３の樹脂層は、前記第２の樹脂層が露出するように形成された第３の開口を有する、請求項５記載の半導体装置。 An external terminal located on the relocation wiring;
A third resin layer that covers a part of the rearrangement wiring and the second resin layer, is positioned so as to surround the external terminal, and is located inside an outer edge of the second resin layer; ,
The semiconductor device according to claim 5, wherein the third resin layer has a third opening formed so that the second resin layer is exposed.
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