JP6089818B2 - Semiconductor device and manufacturing method thereof - Google Patents

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  • Electrodes Of Semiconductors (AREA)

Description

本発明は、装置のラッチアップ耐量を大きくしてＲＢＳＯＡを広くし、かつオン電圧を小さくすることができる半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device that can increase the RBSOA by increasing the latch-up tolerance of the device and reduce the on-voltage, and a method for manufacturing the same.

省エネの観点から、汎用インバータ・ＡＣサーボ等の分野で三相モータの可変速制御を行なうためのパワーモジュール等に実装される半導体装置としてＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ）が広く使用されている（例えば、特許文献１参照）。   From the viewpoint of energy saving, IGBTs (Insulated Gate Bipolar Transistors) are widely used as semiconductor devices mounted on power modules for variable speed control of three-phase motors in fields such as general-purpose inverters and AC servos. It is used (for example, refer to Patent Document 1).

特開２００２−０１６２５２号公報JP 2002-016252 A

ＩＧＢＴの主要特性であるスイッチング損失及び飽和電圧とＳＯＡ（Safe Operating Area：安全動作領域）とはトレードオフの関係にあるが、スイッチング損失及び飽和電圧が低く、ＳＯＡの広いＩＧＢＴが要求されている。   The switching loss and saturation voltage, which are the main characteristics of the IGBT, and the SOA (Safe Operating Area) are in a trade-off relationship, but the switching loss and the saturation voltage are low, and an IGBT with a wide SOA is required.

近年は、装置の小型化に伴う高電流密度（１２００Ｖクラスにおいて１５０Ａ／ｃｍ２以上）での使用や１５０℃以上での動作の保証も要求されており、従来よりも、ますますＳＯＡが広いＩＧＢＴが要求されている。ＳＯＡの一つであるＲＢＳＯＡ（Reverse Bias Safe Operating Area：逆バイアス安全動作領域）は、ＩＧＢＴがオン状態で流れている主電流をオフ状態へ移行したときに遮断できる能力の高さを示す。遮断できる主電流が大きい、即ちＲＢＳＯＡが広いことが望まれる。 In recent years, the use of high current density (150 A / cm 2 or more in the 1200 V class) and the guarantee of operation at 150 ° C. or more have been required with the miniaturization of devices, and IGBTs with a wider SOA than before have been required. Is required. RBSOA (Reverse Bias Safe Operating Area), which is one of the SOAs, indicates a high ability to cut off when the main current flowing in the on state of the IGBT shifts to the off state. It is desired that the main current that can be cut off is large, that is, RBSOA is wide.

ＩＧＢＴのターンオフ動作に際して主電流をオフ状態へ移行した時に電流が遮断できずに装置が破壊に至る要因として、寄生ｐｎｐトランジスタと寄生ｎｐｎで構成されるサイリスタがオンしてしまい、コレクタから流れる電流がゲート電圧とは無関係に流れ続け、ゲート電圧によってコレクタ電流が制御できなくなるラッチアップ現象がある。そして、装置が高温になると寄生ｎｐｎトランジスタのｐｎ接合部のビルトイン電圧が低下してしまうので、さらにラッチアップは発生しやすくなり、ＲＢＳＯＡは狭くなる。   A thyristor composed of a parasitic pnp transistor and a parasitic npn is turned on as a factor that causes the device to break down when the main current is shifted to the off state during the IGBT turn-off operation. There is a latch-up phenomenon that continues to flow regardless of the gate voltage and the collector current cannot be controlled by the gate voltage. When the temperature of the device becomes high, the built-in voltage at the pn junction of the parasitic npn transistor decreases, so that latch-up is more likely to occur and RBSOA becomes narrower.

本発明は、上述のような課題を解決するためになされたもので、その目的は装置のラッチアップ耐量を大きくしてＲＢＳＯＡを広くし、かつオン電圧を小さくすることができる半導体装置及びその製造方法を得るものである。   SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor device capable of increasing the latch-up withstand capability of the device, increasing RBSOA, and reducing the on-voltage, and its manufacture. Get the method.

本発明に係る半導体装置は、上面に凸部と凹部を有する半導体基板と、前記半導体基板の上面側に設けられたｐ型ベース層と、前記凸部において前記ｐ型ベース層上に設けられたｎ＋型エミッタ領域と、前記凹部の底面において前記ｐ型ベース層上に設けられたｐ＋型コンタクト領域と、前記ｎ＋型エミッタ領域及び前記ｐ型ベース層を貫通するゲートトレンチと、前記ｐ＋型コンタクト領域及び前記ｐ型ベース層を貫通するダミートレンチと、前記ゲートトレンチ内に絶縁膜を介して設けられたゲート電極と、前記ダミートレンチ内に絶縁膜を介して設けられたダミーゲート電極と、前記ｎ＋型エミッタ領域及び前記ｐ＋型コンタクト領域に接続されたエミッタ電極と、前記半導体基板の下面側に設けられたｐ型コレクタ層と、前記ｐ型コレクタ層に接続されたコレクタ電極とを備え、前記ゲートトレンチと前記ダミートレンチの深さ方向の長さは同じであり、前記ダミートレンチの下端部が前記ゲートトレンチの下端部より下にあることを特徴とする。

A semiconductor device according to the present invention is provided on a semiconductor substrate having a convex portion and a concave portion on an upper surface, a p-type base layer provided on the upper surface side of the semiconductor substrate, and on the p-type base layer in the convex portion. an n + -type emitter region; a p + -type contact region provided on the p-type base layer at the bottom of the recess ; a gate trench penetrating the n + -type emitter region and the p-type base layer; A dummy trench penetrating the + -type contact region and the p-type base layer, a gate electrode provided in the gate trench via an insulating film, and a dummy gate electrode provided in the dummy trench via an insulating film When, an emitter electrode connected to the n + -type emitter region and the p + -type contact region, and the p-type collector layer provided on the lower surface side of the semiconductor substrate, the p A collector electrode connected to a collector layer, the gate trench and the dummy trench have the same length in the depth direction, and the lower end of the dummy trench is below the lower end of the gate trench. Features.

本発明により、装置のラッチアップ耐量を大きくしてＲＢＳＯＡを広くし、かつオン電圧を小さくすることができる。   According to the present invention, it is possible to increase the latch-up tolerance of the device, to widen the RBSOA, and to reduce the on-voltage.

本発明の実施の形態１に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on Embodiment 1 of this invention. 比較例に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on a comparative example. 本発明の実施の形態２に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on Embodiment 2 of this invention.

本発明の実施の形態に係る半導体装置及びその製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。   A semiconductor device and a manufacturing method thereof according to an embodiment of the present invention will be described with reference to the drawings. The same or corresponding components are denoted by the same reference numerals, and repeated description may be omitted.

実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す断面図である。この半導体装置はｎチャネルＩＧＢＴである。半導体基板１は上面に凸部２と凹部３を有し、ここではｎ−型の単結晶シリコンからなる。ｐ型ベース層４がｎ−型の半導体基板１の上面側に設けられている。ｎ＋型エミッタ領域５が凸部２においてｐ型ベース層４上に設けられている。ｐ＋型コンタクト領域６が凹部３においてｐ型ベース層４上に設けられている。 Embodiment 1 FIG.
FIG. 1 is a cross-sectional view showing a semiconductor device according to the first embodiment of the present invention. This semiconductor device is an n-channel IGBT. The semiconductor substrate 1 has a convex portion 2 and a concave portion 3 on its upper surface, and here is made of n − type single crystal silicon. A p-type base layer 4 is provided on the upper surface side of the n − -type semiconductor substrate 1. An n + -type emitter region 5 is provided on the p-type base layer 4 in the convex portion 2. A p + type contact region 6 is provided on the p type base layer 4 in the recess 3.

ゲートトレンチ７がｎ＋型エミッタ領域５及びｐ型ベース層４を貫通する。ダミートレンチ８がｐ＋型コンタクト領域６及びｐ型ベース層４を貫通する。ゲート電極９がゲートトレンチ７内にゲート酸化膜１０を介して設けられている。ダミーゲート電極１１がダミートレンチ８内にゲート酸化膜１０を介して設けられている。ゲート電極９及びダミーゲート電極１１は何れもドープトポリシリコンからなる。 A gate trench 7 penetrates the n + -type emitter region 5 and the p-type base layer 4. A dummy trench 8 penetrates the p + -type contact region 6 and the p-type base layer 4. A gate electrode 9 is provided in the gate trench 7 via a gate oxide film 10. A dummy gate electrode 11 is provided in the dummy trench 8 via a gate oxide film 10. Both the gate electrode 9 and the dummy gate electrode 11 are made of doped polysilicon.

ゲート電極９及びダミーゲート電極１１上にそれぞれ層間絶縁膜１２，１３が設けられている。アルミニウム（Ａｌ）等の金属膜からなるエミッタ電極１４が、層間絶縁膜１２，１３を含む半導体基板１の上部を覆うように設けられ、ｎ＋型エミッタ領域５及びｐ＋型コンタクト領域６と電気的に接続されている。 Interlayer insulating films 12 and 13 are provided on the gate electrode 9 and the dummy gate electrode 11, respectively. An emitter electrode 14 made of a metal film such as aluminum (Al) is provided so as to cover the upper part of the semiconductor substrate 1 including the interlayer insulating films 12 and 13, and is electrically connected to the n + -type emitter region 5 and the p + -type contact region 6. Connected.

ｐ型コレクタ層１５が半導体基板１の下面側に設けられている。コレクタ電極１６がｐ型コレクタ層１５と電気的に接続されている。このコレクタ電極１６は、パワーモジュール等の組み立てにおいて金属電極（リード）にハンダで接合される場合には、例えばｐ型コレクタ層１５側からアルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）等の金属膜による積層構造からなる。ゲートトレンチ７とダミートレンチ８の深さ方向の長さは同じであり、ダミートレンチ８の下端部がゲートトレンチ７の下端部より下にある。   A p-type collector layer 15 is provided on the lower surface side of the semiconductor substrate 1. The collector electrode 16 is electrically connected to the p-type collector layer 15. When the collector electrode 16 is joined to a metal electrode (lead) by soldering in the assembly of a power module or the like, for example, from the p-type collector layer 15 side, aluminum (Al), titanium (Ti), nickel (Ni), It consists of a laminated structure of metal films such as gold (Au). The lengths of the gate trench 7 and the dummy trench 8 in the depth direction are the same, and the lower end portion of the dummy trench 8 is below the lower end portion of the gate trench 7.

ｐ＋型コンタクト領域６（凹部３）の上面とｎ＋型エミッタ領域５（凸部２）の上面の高さの差は０．３μｍ以上である。そして、ｐ＋型コンタクト領域６の拡散深さは０．３〜２μｍ、ｎ＋型エミッタ領域５の拡散深さは０．５μｍ以下である。従って、ｐ＋型コンタクト領域６とｐ型ベース層４の接合部が、ｎ＋型エミッタ領域５とｐ型ベース層４の接合部より０．１μｍ以上深いことになる。 The difference in height between the upper surface of the p + -type contact region 6 (concave portion 3) and the upper surface of the n + -type emitter region 5 (convex portion 2) is 0.3 μm or more. The p + -type contact region 6 has a diffusion depth of 0.3 to 2 μm, and the n + -type emitter region 5 has a diffusion depth of 0.5 μm or less. Accordingly, the junction between the p + -type contact region 6 and the p-type base layer 4 is 0.1 μm or more deeper than the junction between the n + -type emitter region 5 and the p-type base layer 4.

ｐ＋型コンタクト領域６及びｎ＋型エミッタ領域５は、それぞれ不純物の表面濃度が１．０Ｅ＋１９／ｃｍ３以上であり、エミッタ電極１４とオーミック接触を形成している。ただし、ｐ＋型コンタクト領域６の不純物濃度はｎ＋型エミッタ領域５より高い。ダミートレンチ８は複数並んで配置され、層間絶縁膜１３がダミートレンチ８間において半導体基板１とエミッタ電極１４を絶縁させる。ダミーゲート電極１１はセル部の終端でエミッタ電極１４に接続されている。 The p + -type contact region 6 and the n + -type emitter region 5 each have an impurity surface concentration of 1.0E + 19 / cm 3 or more, and form an ohmic contact with the emitter electrode 14. However, the impurity concentration of the p + type contact region 6 is higher than that of the n + type emitter region 5. A plurality of dummy trenches 8 are arranged side by side, and the interlayer insulating film 13 insulates the semiconductor substrate 1 and the emitter electrode 14 between the dummy trenches 8. The dummy gate electrode 11 is connected to the emitter electrode 14 at the end of the cell portion.

続いて、本実施の形態に係る半導体装置であるｎチャネルＩＧＢＴの製造方法を説明する。図２〜図７は本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。まず、写真製版技術及びイオン注入技術を用いて、図２に示すように、半導体基板１の上面側にｐ型ベース層４を選択的に形成する。次に、写真製版技術及びイオン注入技術を用いて、図３に示すように、ｐ型ベース層４上にｎ＋型エミッタ領域５を選択的に形成する。 Next, a method for manufacturing an n-channel IGBT that is a semiconductor device according to the present embodiment will be described. 2 to 7 are sectional views showing manufacturing steps of the semiconductor device according to the first embodiment of the present invention. First, as shown in FIG. 2, the p-type base layer 4 is selectively formed on the upper surface side of the semiconductor substrate 1 using a photoengraving technique and an ion implantation technique. Next, as shown in FIG. 3, an n + -type emitter region 5 is selectively formed on the p-type base layer 4 using photolithography and ion implantation techniques.

次に、図４に示すように、写真製版後にｎ＋型エミッタ領域５以外の領域において半導体基板１の上面をエッチングして凹部３を形成する。この際に同時に凸部２が形成されることとなる。次に、図５に示すように、写真製版技術及びイオン注入技術を用いて、凹部３においてｐ型ベース層４上にｐ＋型コンタクト領域６を形成する。 Next, as shown in FIG. 4, the recess 3 is formed by etching the upper surface of the semiconductor substrate 1 in a region other than the n + -type emitter region 5 after photoengraving. At this time, the convex portion 2 is formed at the same time. Next, as shown in FIG. 5, a p + -type contact region 6 is formed on the p-type base layer 4 in the recess 3 by using a photoengraving technique and an ion implantation technique.

次に、図６に示すように、写真製版後に半導体基板１をドライエッチングすることで、ｎ＋型エミッタ領域５及びｐ型ベース層４を貫通するゲートトレンチ７と、ｐ＋型コンタクト領域６及びｐ型ベース層４を貫通するダミートレンチ８とを同時に形成する。次に、ゲートトレンチ７及びダミートレンチ８の内部（内壁）に熱酸化等によりゲート酸化膜１０を形成し、これを介してドープドポリシリコンをＣＶＤ等で埋め込んで、それぞれゲート電極９及びダミーゲート電極１１を形成する。 Next, as shown in FIG. 6, the semiconductor substrate 1 is dry-etched after photoengraving, whereby the gate trench 7 penetrating the n + -type emitter region 5 and the p-type base layer 4, the p + -type contact region 6 and A dummy trench 8 penetrating the p-type base layer 4 is simultaneously formed. Next, a gate oxide film 10 is formed in the inside (inner wall) of the gate trench 7 and the dummy trench 8 by thermal oxidation or the like, and doped polysilicon is buried by CVD or the like through this to form the gate electrode 9 and the dummy gate, respectively. The electrode 11 is formed.

次に、図７に示すように、ゲート電極９及びダミーゲート電極１１上にそれぞれ層間絶縁膜１２，１３を形成する。これらは、半導体基板１の上面にＣＶＤ等によりＢＰＳＧ（Boron Phosphorus Silicon Glass)膜を層間絶縁膜として堆積し、写真製版後、このＢＰＳＧ膜をエッチングすることにより形成される。その後、ｎ＋型エミッタ領域５及びｐ＋型コンタクト領域６と電気的に接続されたエミッタ電極１４を形成する。これらは、層間絶縁膜１２，１３が形成された半導体基板１の上面にスパッタ等によりアルミニウム等の金属膜を堆積し、写真製版後、この金属膜をエッチングすることにより形成される。半導体基板１の下面側にｐ型コレクタ層１５を形成する。ｐ型コレクタ層１５に接続されたコレクタ電極１６を形成する。 Next, as shown in FIG. 7, interlayer insulating films 12 and 13 are formed on the gate electrode 9 and the dummy gate electrode 11, respectively. These are formed by depositing a BPSG (Boron Phosphorus Silicon Glass) film as an interlayer insulating film on the upper surface of the semiconductor substrate 1 by CVD or the like, and etching the BPSG film after photolithography. Thereafter, an emitter electrode 14 electrically connected to the n + -type emitter region 5 and the p + -type contact region 6 is formed. These are formed by depositing a metal film such as aluminum by sputtering or the like on the upper surface of the semiconductor substrate 1 on which the interlayer insulating films 12 and 13 are formed, and etching the metal film after photolithography. A p-type collector layer 15 is formed on the lower surface side of the semiconductor substrate 1. A collector electrode 16 connected to the p-type collector layer 15 is formed.

続いて、本実施の形態の動作及び効果を比較例と比較して説明する。図８は比較例に係る半導体装置を示す断面図である。この半導体装置は本実施の形態と同様にｎチャネルＩＧＢＴである。比較例の基板上面は凹凸が無く平坦である。矢印はホール電流の経路を表している。   Subsequently, the operation and effect of the present embodiment will be described in comparison with a comparative example. FIG. 8 is a cross-sectional view showing a semiconductor device according to a comparative example. This semiconductor device is an n-channel IGBT as in the present embodiment. The upper surface of the substrate of the comparative example is flat with no irregularities. The arrow represents the hall current path.

ＩＧＢＴのオン状態では、電子電流はｎ＋型エミッタ領域５からｐ型ベース層４のゲートトレンチ７側壁に形成されたチャネルを抜けて裏面に流れる。裏面からのホール電流は、ｎ＋型エミッタ領域５の直下のｐ型ベース層４を抜けてｐ＋型コンタクト領域６に流れる。 In the on state of the IGBT, the electron current flows from the n + type emitter region 5 through the channel formed on the side wall of the gate trench 7 of the p type base layer 4 to the back surface. The hole current from the back surface flows through the p-type base layer 4 immediately below the n + -type emitter region 5 and flows into the p + -type contact region 6.

半導体基板１のｎ−型（ドリフト）層、ｐ型ベース層４、及びｎ＋型エミッタ領域５は寄生ｎｐｎトランジスタを形成する。ｎ＋型エミッタ領域５直下のｐ型ベース層４に流れるホール電流による電圧降下がｎ＋型エミッタ領域５とｐ型ベース層４とのビルトイン電圧（約０．７Ｖ）を超えると、寄生ｎｐｎトランジスタがオンすることでラッチアップ動作する。ターンオフ時はＩＧＢＴのセル内部で過渡的な動作が起こることから、アンバランス動作が発生して一部のトランジスタに電流が集中する。この場合に比較例ではラッチアップ動作が発生して破壊に至りやすい。 The n − type (drift) layer, the p type base layer 4 and the n + type emitter region 5 of the semiconductor substrate 1 form a parasitic npn transistor. n + -type a voltage drop due to the hole current flowing through the p-type base layer 4 immediately under the emitter region 5 exceeds the built-in voltage (approximately 0.7 V) of the n + -type emitter region 5 and the p-type base layer 4, a parasitic npn transistor Latch-up operation is performed when is turned on. Since a transient operation occurs inside the IGBT cell during turn-off, an unbalance operation occurs and current is concentrated in some transistors. In this case, in the comparative example, a latch-up operation occurs and is easily destroyed.

そこで、本実施の形態では、凹部３にｐ＋型コンタクト領域６を設けてホール電流がｐ型ベース層４からｐ＋型コンタクト領域６まで抜ける経路を短くしている。これにより、ｐ型ベース層４での電圧降下を小さくできるため、素子のラッチアップ耐量を大きくしてＲＢＳＯＡを広くすることができる。この結果、アンバランス動作が発生して一部のセルに電流が集中してもラッチアップが発生しにくくなり、ＲＢＳＯＡを広くすることができる。 Therefore, in the present embodiment, the p + -type contact region 6 is provided in the recess 3 to shorten the path through which the hole current passes from the p-type base layer 4 to the p + -type contact region 6. Thereby, since the voltage drop in the p-type base layer 4 can be reduced, the latch-up tolerance of the element can be increased and the RBSOA can be widened. As a result, even if an unbalance operation occurs and current concentrates in some cells, latch-up is less likely to occur, and RBSOA can be widened.

また、ゲートトレンチ７とダミートレンチ８の深さ方向の長さは同じであり、同時に形成することができる。そして、凸部２にゲートトレンチ７が設けられ、凹部３にダミートレンチ８が設けられているため、ダミートレンチ８の下端部がゲートトレンチ７の下端部より下にある。これにより、基板下面側からのホールが上面側に抜けにくくなって基板内部のキャリアの蓄積効果が高まるため、オン電圧を小さくすることができる。   Further, the lengths of the gate trench 7 and the dummy trench 8 in the depth direction are the same and can be formed simultaneously. Since the convex portion 2 is provided with the gate trench 7 and the concave portion 3 is provided with the dummy trench 8, the lower end portion of the dummy trench 8 is below the lower end portion of the gate trench 7. This makes it difficult for holes from the lower surface side of the substrate to escape to the upper surface side, so that the effect of accumulating carriers inside the substrate is increased, and the on-voltage can be reduced.

また、本実施の形態では、ｐ＋型コンタクト領域６とｐ型ベース層４の接合部が、ｎ＋型エミッタ領域５とｐ型ベース層４の接合部より深い。これにより、ｎ＋型エミッタ領域５の直下のｐ型ベース層４の抵抗を低減して、ｐ型ベース層４での電圧降下を更に小さくできるため、更にラッチアップが発生しにくくなる。 In the present embodiment, the junction between the p + -type contact region 6 and the p-type base layer 4 is deeper than the junction between the n + -type emitter region 5 and the p-type base layer 4. As a result, the resistance of the p-type base layer 4 immediately below the n + -type emitter region 5 can be reduced, and the voltage drop in the p-type base layer 4 can be further reduced, so that latch-up is less likely to occur.

また、本実施の形態では、ｐ＋型コンタクト領域６の不純物濃度はｎ＋型エミッタ領域５より高い。従って、ｐ＋型コンタクト領域６とｎ＋型エミッタ領域５が重なる領域でｐ型領域になるため、ｎ＋型エミッタ領域５が縮小される。これにより、ｎ＋型エミッタ領域５の直下のｐ型ベース層４の抵抗を低減して、ｐ型ベース層４での電圧降下を更に小さくできるため、更にラッチアップが発生しにくくなる。 In the present embodiment, the impurity concentration of the p + type contact region 6 is higher than that of the n + type emitter region 5. Accordingly, since the p + -type contact region 6 and the n + -type emitter region 5 overlap with each other to become a p-type region, the n + -type emitter region 5 is reduced. As a result, the resistance of the p-type base layer 4 immediately below the n + -type emitter region 5 can be reduced, and the voltage drop in the p-type base layer 4 can be further reduced, so that latch-up is less likely to occur.

また、本実施の形態では、ダミートレンチ８間において半導体基板１の上面を層間絶縁膜１３で覆って、半導体基板１とエミッタ電極１４を層間絶縁膜１３で絶縁させる。これにより、基板下面側からのホールが上面側に抜けにくくなって基板内部のキャリアの蓄積効果が高まるため、オン電圧を小さくすることができる。   In the present embodiment, the upper surface of the semiconductor substrate 1 is covered with the interlayer insulating film 13 between the dummy trenches 8, and the semiconductor substrate 1 and the emitter electrode 14 are insulated with the interlayer insulating film 13. This makes it difficult for holes from the lower surface side of the substrate to escape to the upper surface side, so that the effect of accumulating carriers inside the substrate is increased, and the on-voltage can be reduced.

また、本実施の形態では、ダミーゲート電極１１をセル部の終端でエミッタ電極１４に接続させている。これにより、ダミーゲート電極１１の電位を安定させて、スイッチング時の発振等を抑えることができる。   In the present embodiment, the dummy gate electrode 11 is connected to the emitter electrode 14 at the end of the cell portion. As a result, the potential of the dummy gate electrode 11 can be stabilized, and oscillation during switching can be suppressed.

実施の形態２．
図９は、本発明の実施の形態２に係る半導体装置を示す断面図である。コレクタ電流が定格電流を超えて飽和電流付近の高電流が流れる時はＭＯＳ部の電子電流が支配的になるため、ｎ＋型エミッタ領域５にコレクタ電流の大部分が流れる。そこで、本実施の形態では、ｐ＋型コンタクト領域６とエミッタ電極１４との接合部をｎ＋型エミッタ領域５とエミッタ電極１４との接合部から分離する層間絶縁膜１７を設けている。これにより、ｐ＋型コンタクト領域６の電位が上昇するため、ラッチアップを防止できる。この結果、素子のラッチアップ耐量を大きくしてＲＢＳＯＡを広くすることができる。 Embodiment 2. FIG.
FIG. 9 is a sectional view showing a semiconductor device according to the second embodiment of the present invention. When the collector current exceeds the rated current and a high current in the vicinity of the saturation current flows, the electron current in the MOS portion becomes dominant, so that most of the collector current flows in the n + -type emitter region 5. Therefore, in the present embodiment, an interlayer insulating film 17 that separates the junction between the p + -type contact region 6 and the emitter electrode 14 from the junction between the n + -type emitter region 5 and the emitter electrode 14 is provided. As a result, the potential of the p + -type contact region 6 rises, so that latch-up can be prevented. As a result, the RBSOA can be widened by increasing the latch-up resistance of the element.

なお、半導体基板１は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された素子は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された素子を用いることで、この素子を組み込んだ半導体モジュールも小型化できる。また、素子の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、素子の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。   The semiconductor substrate 1 is not limited to being formed of silicon, but may be formed of a wide band gap semiconductor having a larger band gap than silicon. The wide band gap semiconductor is, for example, silicon carbide, a gallium nitride-based material, or diamond. An element formed of such a wide bandgap semiconductor can be miniaturized because it has high withstand voltage and allowable current density. By using this miniaturized element, a semiconductor module incorporating this element can also be miniaturized. Further, since the heat resistance of the element is high, the heat dissipating fins of the heat sink can be miniaturized and the water cooling part can be air cooled, so that the semiconductor module can be further miniaturized. Further, since the power loss of the element is low and the efficiency is high, the efficiency of the semiconductor module can be increased.

１ 半導体基板、２ 凸部、３ 凹部、４ ｐ型ベース層、５ ｎ＋型エミッタ領域、６ ｐ＋型コンタクト領域、７ ゲートトレンチ、８ ダミートレンチ、９ ゲート電極、１０ ゲート酸化膜（絶縁膜）、１３ 層間絶縁膜（第１の層間絶縁膜）、１４ エミッタ電極、１５ ｐ型コレクタ層、１６ コレクタ電極、１７ 層間絶縁膜（第２の層間絶縁膜） DESCRIPTION OF SYMBOLS 1 Semiconductor substrate, 2 Convex part, 3 Concave part, 4 p-type base layer, 5 n + type | mold emitter area | region, 6 p + type contact area | region, 7 Gate trench, 8 Dummy trench, 9 Gate electrode, 10 Gate oxide film (insulating film) ), 13 interlayer insulating film (first interlayer insulating film), 14 emitter electrode, 15 p-type collector layer, 16 collector electrode, 17 interlayer insulating film (second interlayer insulating film)

Claims (7)

上面に凸部と凹部を有する半導体基板と、
前記半導体基板の上面側に設けられたｐ型ベース層と、
前記凸部において前記ｐ型ベース層上に設けられたｎ＋型エミッタ領域と、
前記凹部の底面において前記ｐ型ベース層上に設けられたｐ＋型コンタクト領域と、
前記ｎ＋型エミッタ領域及び前記ｐ型ベース層を貫通するゲートトレンチと、
前記ｐ＋型コンタクト領域及び前記ｐ型ベース層を貫通するダミートレンチと、
前記ゲートトレンチ内に絶縁膜を介して設けられたゲート電極と、
前記ダミートレンチ内に絶縁膜を介して設けられたダミーゲート電極と、
前記ｎ＋型エミッタ領域及び前記ｐ＋型コンタクト領域に接続されたエミッタ電極と、
前記半導体基板の下面側に設けられたｐ型コレクタ層と、
前記ｐ型コレクタ層に接続されたコレクタ電極とを備え、
前記ゲートトレンチと前記ダミートレンチの深さ方向の長さは同じであり、前記ダミートレンチの下端部が前記ゲートトレンチの下端部より下にあることを特徴とする半導体装置。 A semiconductor substrate having a convex portion and a concave portion on the upper surface;
A p-type base layer provided on the upper surface side of the semiconductor substrate;
An n + -type emitter region provided on the p-type base layer in the convex portion;
A p + -type contact region provided on the p-type base layer at the bottom of the recess;
A gate trench penetrating the n + -type emitter region and the p-type base layer;
A dummy trench penetrating the p + type contact region and the p type base layer;
A gate electrode provided in the gate trench through an insulating film;
A dummy gate electrode provided via an insulating film in the dummy trench;
An emitter electrode connected to the n + -type emitter region and the p + -type contact region;
A p-type collector layer provided on the lower surface side of the semiconductor substrate;
A collector electrode connected to the p-type collector layer,
The length of the gate trench and the dummy trench in the depth direction is the same, and the lower end portion of the dummy trench is below the lower end portion of the gate trench. 前記ｐ＋型コンタクト領域と前記ｐ型ベース層の接合部が、前記ｎ＋型エミッタ領域と前記ｐ型ベース層の接合部より深いことを特徴とする請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, wherein a junction between the p + -type contact region and the p-type base layer is deeper than a junction between the n + -type emitter region and the p-type base layer. 前記ｐ＋型コンタクト領域の不純物濃度は前記ｎ＋型エミッタ領域より高いことを特徴とする請求項１又は２に記載の半導体装置。 The semiconductor device according to claim 1, wherein an impurity concentration of the p + type contact region is higher than that of the n + type emitter region. 複数並んで配置された前記ダミートレンチ間において前記半導体基板と前記エミッタ電極を絶縁させる第１の層間絶縁膜を更に備えることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。   4. The semiconductor device according to claim 1, further comprising a first interlayer insulating film that insulates the semiconductor substrate and the emitter electrode between the plurality of dummy trenches arranged side by side. 5. . 前記ダミーゲート電極は前記エミッタ電極に接続されていることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the dummy gate electrode is connected to the emitter electrode. 前記ｐ＋型コンタクト領域と前記エミッタ電極との接合部を前記ｎ＋型エミッタ領域と前記エミッタ電極との接合部から分離する第２の層間絶縁膜を更に備えることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。 2. The semiconductor device according to claim 1, further comprising a second interlayer insulating film that separates a junction between the p + -type contact region and the emitter electrode from a junction between the n + -type emitter region and the emitter electrode. 6. The semiconductor device according to any one of 5 above. 半導体基板の上面側にｐ型ベース層を形成する工程と、
前記ｐ型ベース層上にｎ＋型エミッタ領域を形成する工程と、
前記ｎ＋型エミッタ領域以外の領域において前記半導体基板の上面をエッチングして凹部を形成する工程と、
前記凹部の底面において前記ｐ型ベース層上にｐ＋型コンタクト領域を形成する工程と、
前記ｎ＋型エミッタ領域及び前記ｐ型ベース層を貫通するゲートトレンチと、前記ｐ＋型コンタクト領域及び前記ｐ型ベース層を貫通するダミートレンチとを同時に形成する工程と、
前記ゲートトレンチ内に絶縁膜を介してゲート電極を形成する工程と、
前記ダミートレンチ内に絶縁膜を介してダミーゲート電極を形成する工程と、
前記ｎ＋型エミッタ領域及び前記ｐ＋型コンタクト領域に接続されたエミッタ電極を形成する工程と、
前記半導体基板の下面側にｐ型コレクタ層を形成する工程と、
前記ｐ型コレクタ層に接続されたコレクタ電極を形成する工程とを備え、
前記ゲートトレンチと前記ダミートレンチの深さ方向の長さは同じであり、前記ダミートレンチの下端部が前記ゲートトレンチの下端部より下にあることを特徴とする半導体装置の製造方法。 Forming a p-type base layer on the upper surface side of the semiconductor substrate;
Forming an n + -type emitter region on the p-type base layer;
Etching the upper surface of the semiconductor substrate in a region other than the n + -type emitter region to form a recess;
Forming a p + -type contact region on the p-type base layer at the bottom of the recess;
Simultaneously forming a gate trench that penetrates the n + -type emitter region and the p-type base layer, and a dummy trench that penetrates the p + -type contact region and the p-type base layer;
Forming a gate electrode in the gate trench through an insulating film;
Forming a dummy gate electrode through an insulating film in the dummy trench;
Forming an emitter electrode connected to the n + -type emitter region and the p + -type contact region;
Forming a p-type collector layer on the lower surface side of the semiconductor substrate;
Forming a collector electrode connected to the p-type collector layer,
The length of the gate trench and the dummy trench in the depth direction is the same, and the lower end of the dummy trench is below the lower end of the gate trench.
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