JP6085879B2

JP6085879B2 - 光電変換装置の製造方法

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Publication number: JP6085879B2
Application number: JP2012274982A
Authority: JP
Inventors: 拓滋前川; 大西　大; 大大西; 雄至太田
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2012-12-17
Filing date: 2012-12-17
Publication date: 2017-03-01
Anticipated expiration: 2032-12-17
Also published as: JP2014120628A

Description

本発明は、カルコパイライト構造の化合物半導体層の接合構造を採用した光電変換装置の製造方法に関する。

カルコパイライト型半導体を用いた固体撮像素子が公知である。たとえば、特許文献１は、紫外光帯域から可視光帯域、さらには近赤外帯域までの光を感知する光電変換装置を開示している。

特開２０１１−１５１２７１号公報

特許文献１のようにカルコパイライト型化合物半導体を用いた構造については、当該カルコパイライトの粒径によって当該構造の特性が変化する。たとえば、特許文献１の光電変換装置を例に挙げれば、下部電極層上のカルコパイライト型化合物半導体層の粒径は、できる限り大きい方が好ましい。当該粒径が大きくなればなるほど、光電変換装置に発生する暗電流を低減できるためである。カルコパイライト型化合物半導体の粒径を変更するには、従来は当該化合物半導体の製膜条件を調節する必要があった。たとえば、基板の温度や、化合物半導体を構成する原子の組成比を変更する必要があった。

しかしながら、製膜条件を変更すると、基板上の全ての箇所において膜構造が変化する。そのため、基板上の特定の位置の粒径のみを選択的に変更することは困難である。

本発明の目的は、カルコパイライト型化合物半導体の製膜条件によらず、当該半導体の粒径を独立して制御することができる光電変換装置の製造方法を提供することである。
また、本発明の他の目的は、暗電流を低減することができる光電変換装置の製造方法を提供することである。

また、本発明の他の目的は、暗電流の低減と画素セル間の境界のばらつき低減を両立することができる光電変換装置の製造方法を提供することである。

上記の目的を達成するための光電変換装置は、基板と、前記基板の表面に配置された下部電極層と、前記下部電極層の表面を覆うように前記基板上に配置されたカルコパイライト構造の化合物半導体層と、前記化合物半導体層上に配置された透明電極層と、少なくとも前記下部電極層の前記表面に形成された微細な凹凸構造とを含む。

この構成によれば、微細な凹凸構造の形状（ピッチ、深さ等）に合わせてカルコパイライト構造の化合物半導体の粒径を変更することができる。そのため、微細な凹凸構造が形成された部分での粒径を、化合物半導体層の製膜条件から独立して制御することができる。この光電変換装置では、少なくとも下部電極層に微細な凹凸構造が形成されているので、粒径をできる限り大きく制御することによって、量子効率を向上できると共に、暗電流を低減することができる。

前記光電変換装置では、前記下部電極層が互いに間隔を空けて複数配列されており、前記微細な凹凸構造は、前記基板の前記表面における前記下部電極層の間の領域に選択的に形成されていてもよい。
この構成によれば、微細な凹凸構造が下部電極層の間の領域、つまり互いに隣り合う画素セルの間の領域に形成されているので、粒径をできる限り小さく制御することによって、画素セル間の境界のずれ量を小さくすることができる。よって、画素セル間の境界のばらつきを低減することができる。

前記光電変換装置では、前記微細な凹凸構造のピッチが１０００ｎｍ以下であることが好ましい。
具体的には、前記下部電極層がＷからなる場合、前記微細な凹凸構造のピッチが５００ｎｍ以上であることが好ましい。これにより、比較的大きな粒径のカルコパイライト型化合物半導体を、下部電極層上に形成することができる。また、前記基板の前記表面がＳｉＯ_２からなる場合、前記微細な凹凸構造のピッチが５００ｎｍ以下であることが好ましい。これにより、比較的小さな粒径のカルコパイライト型化合物半導体を、下部電極層の間の領域に形成することができる。

前記化合物半導体層は、Ｃｕ_ｙ（Ｉｎ_ｘＧａ_1−ｘ）Ｓｅ_２（０≦ｙ≦１、０≦ｘ≦１）で示されるＣＩＧＳ系半導体からなることが好ましい。
前記光電変換装置は、前記基板に設けられた回路部を含むことが好ましい。回路部と化合物半導体層とを積層配置することによって、基板上の領域のほとんどを光の検出面として有効利用することができる。そのため、検出面積を十分に確保可能な光電変換装置を設計することができるので、素子の感度を向上させることができる。

前記回路部は、ＣＭＯＳ電界効果トランジスタを含んでいてもよい。この場合、前記ＣＭＯＳ電界効果トランジスタは、前記基板に選択的に形成されたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間に配置されたゲート電極とを含んでいてもよい。
前記透明電極層は、ＺｎＯ、ＩＴＯからなっていてもよい。

前記光電変換装置は、前記化合物半導体層と前記透明電極層との間に配置されたバッファ層を含んでいてもよい。この場合、前記バッファ層は、ＣｄＳ、ＺｎＳ、ＺｎＯ、（Ｚｎ_ｚＭｇ_１−ｚ）Ｏ（０≦ｚ≦１）、ＺｎＳｅまたはＩｎ_２Ｓ_３からなっていてもよい。
また、上記の目的を達成するためカルコパイライト型化合物半導体の接合構造は、ベース層と、前記ベース層の表面に配置されたカルコパイライト構造の化合物半導体層と、前記ベース層の前記表面における前記化合物半導体層が配置された領域に形成された微細な凹凸構造とを含む。

この構成によれば、微細な凹凸構造の形状（ピッチ、深さ等）に合わせてカルコパイライト構造の化合物半導体の粒径を変更することができる。そのため、微細な凹凸構造が形成された部分での粒径を、化合物半導体層の製膜条件から独立して制御することができる。
前記カルコパイライト型化合物半導体の接合構造では、前記微細な凹凸構造のピッチが１０００ｎｍ以下であることが好ましい。

また、上記の目的を達成するための光電変換装置の製造方法は、基板の表面に下部電極層を形成する工程と、前記基板の前記表面側から所定の表面処理を施すことによって、少なくとも前記下部電極層の表面に微細な凹凸構造を形成する工程と、前記微細な凹凸構造の形成後、前記下部電極層の前記表面を覆うようにカルコパイライト構造の化合物半導体層を形成する工程と、前記化合物半導体層上に透明電極層を形成する工程とを含み、前記下部電極層を形成する工程は、複数の下部電極層を互いに間隔を空けて形成する工程を含み、前記微細な凹凸構造を形成する工程は、前記基板の前記表面における前記下部電極層の間の領域に、前記下部電極層の前記表面と同時に前記微細な凹凸を形成する工程を含む。

この方法によれば、微細な凹凸構造の形状（ピッチ、深さ等）に合わせてカルコパイライト構造の化合物半導体の粒径を変更することができる。そのため、微細な凹凸構造が形成された部分での粒径を、化合物半導体層の製膜条件から独立して制御することができる。この光電変換装置では、少なくとも下部電極層に微細な凹凸構造を形成するので、粒径をできる限り大きく制御することによって、量子効率を向上できると共に、暗電流を低減することができる。
また、この方法によれば、微細な凹凸構造が下部電極層の間の領域、つまり互いに隣り合う画素セルの間の領域に形成するので、粒径をできる限り小さく制御することによって、画素セル間の境界のずれ量を小さくすることができる。よって、画素セル間の境界のばらつきを低減することができる。

前記光電変換装置の製造方法では、前記所定の表面処理は、エッチングプロセスまたはリフトオフプロセスであることが好ましい。また、エッチングプロセスを採用する場合、フォトリソグラフィ、電子ビーム描画またはナノインプリントによってパターニングされたマスクを用いてエッチングを行うことが好ましい。これにより、微細な凹凸構造を簡単に形成することができる。

図１は、本発明の第１実施形態に係る光電変換装置の模式的な平面図である。図２は、図１の切断面II−IIでの断面図である。図３は、前記光電変換装置の要部を説明するための断面図である。図４は、微細な構造の形状の一例を説明するための図である。図５Ａは、第１実施形態の光電変換装置の製造工程の一部を示す図である。図５Ｂは、図５Ａの次の工程を示す図である。図５Ｃは、図５Ｂの次の工程を示す図である。図５Ｄは、図５Ｃの次の工程を示す図である。図５Ｅは、図５Ｄの次の工程を示す図である。図５Ｆは、図５Ｅの次の工程を示す図である。図６は、前記微細な凹凸構造によってＣＩＧＳ粒径を制御できることを証明するための図である。図７は、前記微細な凹凸構造によって画素セル間の境界のばらつき低減できることを説明するための図である。図８は、本発明の第２実施形態に係る光電変換装置の要部を説明するための断面図である。図９は、本発明の第３実施形態に係る光電変換装置の要部を説明するための断面図である。

以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る光電変換装置の模式的な平面図である。
光電変換装置１は、入射された光を検出し、光のエネルギを電気信号に変換するイメージセンサである。
光電変換装置１は、一次元に複数配列することによってラインイメージセンサとして使用してもよいし、二次元に複数配列することによってエリアイメージセンサとして使用してもよい。また、光電変換装置１は、セキュリティカメラ（昼間は可視光をセンシングし、夜間は近赤外光をセンシングするカメラ）、個人認証カメラ（外光の影響を受けない近赤外光で個人認証するためのカメラ）、あるいは車載カメラ（夜間の視覚補助や遠方の視野確保などのために車に搭載されるカメラ）用のイメージセンサ、さらに医療用の近赤外光検出用のイメージセンサ、および幅広い波長帯域における光検出装置（フォトディテクタ）、アバランシェフォトダイオード等に適用可能である。さらに、光電変換装置１は、太陽電池に適用してもよい。

光電変換装置１は、基板２と、複数の画素セル３と、透明電極層４と、金属電極層６と、複数のパッド７とを含む。
基板２は、たとえば、シリコン（Ｓｉ）からなる。基板２は、たとえば、５ｍｍ〜１０ｍｍ角のサイズを有している。基板２の中央部には受光領域８が形成され、受光領域８を取り囲むように周辺領域９が形成されている、基板２は、たとえば、４００μｍ〜１０００μｍの厚さを有している。また、光電変換装置１を太陽電池に適用する場合には、基板２は、青板ガラス（ＳＬＧ）からなっていてもよい。その場合、基板２は、５０ｃｍ×１００ｃｍ角、２ｍｍ厚のサイズを有していることが好ましい。

複数の画素セル３は、この実施形態では、受光領域８にマトリクス状（行列状）に配列されており、隣り合う画素セル３には境界３１が設定されている。各画素セル３には、下部電極層１０が１つずつ配置されている。そして、マトリクス状の画素セル３を一括して覆うように、透明電極層４が画素セル３上に配置されている。なお、下部電極層１０は、各画素セル３に複数個設けられていてもよい。

金属電極層６は、たとえば、アルミニウム（Ａｌ）からなる。金属電極層６は、周辺領域９において、透明電極層４を取り囲む環状に形成されており、透明電極層４の周縁部４１を覆っている。これにより、金属電極層６は、透明電極層４の周縁部４１に接続されている。
複数のパッド７は、金属電極層６に対して間隔を隔てた領域に互いに間隔をあけて配列されている。この実施形態では、複数のパッド７は、基板２の各辺に沿って直線状に配列されている。複数のパッド７のうちの幾つか（１つであっても、複数であってもよい）は、金属電極層６と一体的に形成されたパッド接続部１１を介して金属電極層６に接続されている。パッド接続部１１は、当該パッド７と金属電極層６との間に跨って形成されている。

次に、光電変換装置１の断面構造を説明する。図２は、図１の切断面II−IIでの断面図である。
光電変換装置１は、基板２上に順に積層された、下部電極層１０、化合物半導体層１３、バッファ層１４、透明電極層４、金属電極層６および表面保護膜１５を含む。
基板２は、回路部１２を有している。回路部１２は、たとえば、ＣＭＯＳ電界効果トランジスタを含む。図２において、回路部１２には、ＣＭＯＳ電界効果トランジスタの一部を構成する複数のｎチャネルＭＯＳトランジスタを示している。当該ｎチャネルＭＯＳトランジスタは、基板２の表面部に選択的に形成されたソース層１６およびドレイン層１７と、ソース層１６とドレイン層１７の間に配置されたゲート電極１８と、基板２上にゲート電極１８を覆うように形成された層間膜１９（たとえば、ＳｉＯ_２膜）と、層間膜１９を貫通するビア電極２０とを含む。ゲート電極１８と基板２との間には、ゲート絶縁膜２１が配置されている。

ビア電極２０のうちの幾つか（１つであっても、複数であってもよい）は、下部電極層１０とゲート電極１８とを接続している。ゲート電極１８に下部電極層１０（アノード）が接続されるので、化合物半導体層１３で検出された光情報（電気信号）は、当該ｎチャネルＭＯＳトランジスタによって増幅される。ビア電極２０の残り（１つであっても、複数であってもよい）は、パッド７とゲート電極１８とを接続している。これにより、金属電極層６は、周辺領域９において回路部１２に電気的に接続されている。なお、図２に示した回路部１２の構成は、一例に過ぎない。たとえば、回路部１２は、ガラス基板上の薄膜上に形成されたＣＭＯＳ構成の薄膜トランジスタであってもよい。

下部電極層１０は、層間膜１９上に、マトリクス状に複数配列されている。各下部電極層１０の厚さは、たとえば１０００Å程度である。また、下部電極層１０は、たとえば、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）またはタングステン（Ｗ）からなる。これらのうち、タングステン（Ｗ）が好ましい。タングステン（Ｗ）は他の材料に比べて反射率が高いので、化合物半導体層１３に入射した光だけでなく、下部電極層１０で反射した光も化合物半導体層１３で検出することができる。また、タングステン（Ｗ）は、ＬＳＩ製造技術を利用して簡単に加工することができるので、下部電極層１０のサイズをコントロールし易い。

化合物半導体層１３は、境界３１によって複数の画素セル３に区画されている。化合物半導体層１３は、０．１μｍ〜２μｍの厚さを有していることが好ましく、具体的には、１．２μｍ程度の厚さを有していることが好ましい。また、光電変換装置１を太陽電池に適用する場合には、化合物半導体層１３は、１．８μｍ程度の厚さを有していることが好ましい。

化合物半導体層１３は、カルコパイライト構造の化合物半導体からなる。カルコパイライト構造の化合物半導体は、黄銅鉱（chalcopyrite）と同じ結晶構造であり、たとえば、組成式I−III−VI_２、II−IV−V_２で示される。ただし、組成式中のローマ数字は、周期表の族番号を示している。たとえば、ローマ数字のIは、IB族元素であり、IIは、IIB族元素である。組成式中、IB族元素は、たとえば、Ｃｕ、Ａｇ等を含み、IIIB族元素は、たとえば、Ａｌ、Ｇａ、Ｉｎ等を含み、VIB族元素は、たとえば、Ｓ、Ｓｅ、Ｔｅ等を含む。また、IIB族元素は、たとえば、Ｚｎ、Ｃｄ等を含み、IVB族元素は、たとえば、Ｓｉ、Ｇｅ、Ｓｎ等を含み、VB族元素は、たとえば、Ｐ、Ａｓ、Ｓｂ等を含む。とりわけ、カルコパイライト構造の化合物半導体は、I−III−VI₂型カルコパイライト構造のものが好ましく、Ｃｕ_ｙ（Ｉｎ_ｘＧａ_1−ｘ）Ｓｅ_２（０≦ｙ≦１、０≦ｘ≦１）で示されるＣＩＧＳ系半導体のものがさらに好ましい。ＣＩＧＳ系半導体は、近紫外帯域（波長範囲：３００ｎｍ〜３８０ｎｍ程度）から可視光帯域（波長範囲：３８０ｎｍ〜７８０ｎｍ程度）を経て近赤外帯域（波長範囲：７８０ｎｍ〜１３００ｎｍ程度）までの光を良好に吸収することができる。

バッファ層１４は、化合物半導体層１３の上面のほぼ全域を覆うように形成されている。化合物半導体層１３は、その周縁部１３１がバッファ層１４で覆われず、バッファ層１４から基板２の表面に沿う横方向に引き出されている。この化合物半導体層１３の周縁部１３１（上面および側面）およびその周囲の層間膜１９の上面を覆うように絶縁膜２２が形成されている。バッファ層１４は、たとえば、１００Å〜１００００Åの厚さを有している。バッファ層１４は、ＣｄＳ、ＺｎＳ、ＺｎＯ、（Ｚｎ_ｚＭｇ_１−ｚ）Ｏ（０≦ｚ≦１）、ＺｎＳｅまたはＩｎ_２Ｓ_３からなることが好ましい。

透明電極層４は、バッファ層１４の上面の全域を覆うように形成されている。透明電極層４は、たとえば、１００Å〜１００００Åの厚さを有している。
透明電極層４は、たとえば、１００Å〜１００００Åの厚さを有している。
金属電極層６は、化合物半導体層１３、バッファ層１４および透明電極層４の積層構造に乗り上がって形成され、その頂部が透明電極層４の周縁部４１（上面および側面）を覆っている。なお、金属電極層６と、化合物半導体層１３およびバッファ層１４との間は、絶縁膜２２によって互いに絶縁されている。金属電極層６の下部は、層間膜１９上を基板２の表面に沿う横方向に配置され、パッド接続部１１を介してパッド７に接続されている。

表面保護膜１５は、たとえば、窒化シリコン（Ｓｉ_３Ｎ_４）等の絶縁材料からなる。表面保護膜１５は、金属電極層６、パッド接続部１１およびパッド７を覆うように形成されている。金属電極層６は、露出しないように表面保護膜１５で完全に覆われている。また、パッド７の一部は、表面保護膜１５に形成された開口から選択的に露出している。
次に、光電変換装置１のさらに要部を説明する。図３は、光電変換装置１の要部を説明するための断面図である。

この第１実施形態において、少なくとも下部電極層１０の表面１０１には、微細な凹凸構造５が形成されている。この実施形態では、微細な凹凸構造５は、基板２の主面に平行な露出面に選択的に形成されている。つまり、微細な凹凸構造５は、下部電極層１０の表面１０１と、下部電極層１０の端面１０２の間の境界３１に沿う領域における基板２の表面（具体的には、層間膜１９の表面１９１）とに選択的に形成されている。一方、基板２の主面に交差する面（たとえば、下部電極層１０の端面１０２）や、当該平行面であっても被覆された面（たとえば、下部電極層１０で覆われた層間膜１９の表面１９１）は、微細な凹凸構造５が形成されていない平滑面となっている。

微細な凹凸構造５は、たとえば、微細な凸部と凹部とが交互に配列されることによって形成されている。凸部と凹部の配列パターンは、たとえば、ストライプパターンであってもよいし、ドットパターンであってもよい。また、或る平面が露出面および被覆面を有しており、微細な凹凸構造５が当該露出面に選択的に形成されている場合、その微細な凹凸構造５は、凸部の頂部が当該被覆面と同一平面に位置するように形成されている。具体的には、図３に示すように、層間膜１９の表面１９１が、下部電極層１０の間に露出した露出面１９１（Ａ）と、下部電極層１０で覆われた被覆面１９１（Ｂ）とを有している場合、微細な凹凸構造５の凸部の頂部は、被覆面１９１（Ｂ）と同一平面に位置している。

また、微細な凹凸構造５の形状は、図４の左から順に示すように、たとえば、断面視が三角形状、台形状、四角形状、半楕円形状であってもよい。なお、図４で示した形状は、微細な凹凸構造５の形状の一例に過ぎず、たとえば、断面視が円形状等、他の形状であってもよい。
また、微細な凹凸構造５の「微細」とは、たとえば、その上に形成される層の表面状態に影響を与えない程度の細かさである。したがって、この実施形態では、微細な凹凸構造５が形成された下部電極層１０および層間膜１９上に積層された化合物半導体層１３の表面１３１は、微細な凹凸構造５の凹凸パターンを引き継がない平滑面となっている。

具体的には、微細な凹凸構造５のピッチＰ_１（凸部と凹部との段差ピッチ）は、１０００ｎｍ以下であることが好ましい。また、下部電極層１０がタングステンからなる場合、微細な凹凸構造５のピッチＰ_１は、５００ｎｍ〜１０００ｎｍであることが好ましい。これにより、比較的大きな粒径のカルコパイライト型化合物半導体を、下部電極層１０上に形成することができる。一方、基板２の表面が、この実施形態のようにＳｉＯ_２からなる場合、微細な凹凸構造５のピッチＰ_１は、５００ｎｍ以下（たとえば、１００ｎｍ〜５００ｎｍ）であることが好ましい。これにより、比較的小さな粒径のカルコパイライト型化合物半導体を、下部電極層１０の間の領域に形成することができる。したがって、下部電極層１０がタングステンからなり、基板２の表面がＳｉＯ_２からなる場合、ピッチＰ_１は、たとえば、３７５ｎｍ〜７５０ｎｍであることが好ましい。この範囲であれば、下部電極層１０上の粒径を大きく制御しつつ、層間膜１９上の粒径を小さく制御することができる。また、微細な凹凸構造５の深さＤ_１（凹部の深さ）は、たとえば、３０ｎｍ〜１２０ｎｍであることが好ましい。

透明電極層４は、バッファ層１４を介して化合物半導体層１３に電気的に接続されている。透明電極層４は、酸化亜鉛（ＺｎＯ）からなることが好ましく、たとえば、この実施形態では、化合物半導体層１３に近い側から順に、ノンドープのＺｎＯ膜（ｉ−ＺｎＯ膜４２）およびｎ型のＺｎＯ膜（ｎ−ＺｎＯ膜４３）が積層されたものである。たとえば、ｉ−ＺｎＯ膜４２は１５００Å程度の厚さであり、ｎ−ＺｎＯ膜４３は３０００Å程度の厚さであることが好ましい。なお、透明電極層４は、酸化インジウムスズ（ＩＴＯ）であってもよい。

図５Ａ〜図５Ｆは、第１実施形態の光電変換装置の製造工程の一部を工程順に示す図である。
光電変換装置１の製造工程では、まず、図５Ａに示すように、ＣＭＯＳ電界効果トランジスタが形成された基板２の層間膜１９を貫通するように、ゲート電極１８に達するビア電極２０が形成される。

次に、図５Ｂに示すように、たとえば、スパッタ法によって、タングステン（Ｗ）が層間膜１９上に堆積させられ、その後、当該タングステンをパターニング（エッチング）することによって、複数の下部電極層１０がマトリクス状に形成される。
次に、微細な凹凸構造５を付与する表面処理工程が、層間膜１９の表面１９１側から行われる。当該表面処理工程は、たとえば、エッチングプロセスまたはリフトオフプロセスで行うことができる。エッチングプロセスでは、たとえば、フォトリソグラフィ、電子ビーム描画またはナノインプリントによってパターニングされたマスクを用いてもよい。この表面処理によって、基板２の主面に平行な露出面である下部電極層１０の表面１０１および層間膜１９の露出面１９１（Ａ）に対して、微細な凹凸構造５が選択的に形成される。

次に、図５Ｃに示すように、たとえば、ＭＢＥ（Molecular Beam Epitaxy）法によって、複数の下部電極層１０を一括して覆う化合物半導体層１３が層間膜１９上に積層される。この際、化合物半導体層１３の表面１３１は、微細な凹凸構造５の凹凸パターンを引き継がず、平滑面として形成される。
次に、図５Ｄに示すように、たとえば、ＣＢＤ（Chemical Bath Deposition）法によって、バッファ層１４が化合物半導体層１３上に積層される。

次に、たとえば、スパッタ法によって、図５Ｅに示すようにｉ−ＺｎＯ膜４２がバッファ層１４上に積層され、図５Ｆに示すようにｎ−ＺｎＯ膜４３がｉ−ＺｎＯ膜４２上に積層される。これにより、透明電極層４が形成される。この後、金属電極層６および表面保護膜１５が形成されることによって、図１〜図３の光電変換装置１が得られる。
以上のように、この実施形態によれば、光電変換装置１の微細な凹凸構造５が形成された部分でのカルコパイライト構造の化合物半導体の粒径を、微細な凹凸構造５の形状（図４のピッチＰ_１、深さＤ_１等）に合わせて変更することができる。すなわち、微細な凹凸構造５が形成された部分での粒径を、化合物半導体層１３の製膜条件（この実施形態では、ＭＢＥ条件）から独立して制御することができる。このような効果は図６を参照して実証できる。

図６は、微細な凹凸構造５によってＣＩＧＳ粒径を制御できることを証明するための図である。この例では、まず、深さＤ_１＝６０ｎｍの断面視四角形状の微細な凹凸構造５を、ピッチＰ_１（段差ピッチ）＝０ｎｍ（つまり、微細な凹凸構造なし）、１０００ｎｍ、５００ｎｍ、２５０ｎｍおよび１００ｎｍと変えて、タングステン（Ｗ）およびＳｉＯ_２それぞれの上に形成したサンプルを作製した。次に、各サンプルの上にＣＩＧＳ系半導体を成長させ、その粒径を測定した。

図６から、タングステン上のＣＩＧＳ系半導体の粒径は、１０００ｎｍ〜５００ｎｍの範囲で段差ピッチが細かくなる（段差が多くなる）に伴い、微細な凹凸構造５がない場合（粒径＝約２００ｎｍ）よりも大きくなることがわかった。たとえば、最大で約３倍の６００ｎｍ程度まで大きく制御できることがわかった。一方、５００ｎｍ〜２５０ｎｍの範囲において微細な凹凸構造５がない場合よりも小さくなり、２５０ｎｍ以下では、微細な凹凸構造５がない場合よりも小さな粒径で横ばいであることもわかった。

ＳｉＯ_２上のＣＩＧＳ系半導体の粒径は、１０００ｎｍ未満で段差ピッチが細かくなる（段差が多くなる）に伴い、微細な凹凸構造５がない場合（粒径＝約８００ｎｍ）よりも小さくなることがわかった。たとえば、最小で約０．２５倍の２００ｎｍ程度まで小さく制御できることがわかった。一方、１０００ｎｍ以上では、微細な凹凸構造５がない場合よりも大きくなることがわかった。

この図６の結果から、この実施形態では、微細な凹凸構造５の段差ピッチを５００ｎｍ〜１０００ｎｍに設計することによって、下部電極層１０上のＣＩＧＳ系半導体の粒径をできる限り大きく制御できることがわかる。一方、微細な凹凸構造５の段差ピッチを１０００ｎｍ未満（より具体的には、１００ｎｍ〜５００ｎｍ）に設計することによって、層間膜１９の露出面１９１（Ａ）上のＣＩＧＳ系半導体の粒径をできる限り小さく制御できることがわかる。したがって、下部電極層１０上の粒径を大きく制御しつつ、層間膜１９上の粒径を小さく制御するには、たとえば、３７５ｎｍ〜７５０ｎｍであることが好ましい。

たとえば、微細な凹凸構造５がない（段差ピッチ＝０ｎｍ）場合と、段差ピッチが５００ｎｍの微細な凹凸構造５を形成した場合との比較をすると、図７のようになる。図７では、化合物半導体層１３中に仕切られた各四角形が大きいほど、その部分でのＣＩＧＳ系半導体の粒径が大きいことを表している。
つまり、図７（ｂ）の段差ピッチ５００ｎｍの例では、図７（ａ）の段差ピッチ０ｎｍの例に比べて、下部電極層１０上でのＣＩＧＳ系半導体の粒径が数倍になっている。これにより、図７（ａ）の場合に比べて、量子効率を向上できると共に、暗電流を低減することができる。

一方、層間膜１９の露出面１９１（Ａ）上のＣＩＧＳ系半導体の粒径は、図７（ａ）の段差ピッチ０ｎｍの例に比べて、数分の１になっている。これにより、図７（ｂ）に実線で示される本来の画素セル３の境界３１（部分）が、破線または一点鎖線で示されるように隣り合う画素セル３側にずれても、そのずれ量Ｇ_１を、図７（ａ）のずれ量Ｇ_２に比べて小さくすることができる。その結果、画素セル３間の境界３１のばらつきを低減することができる。

よって、微細な構造５の段差ピッチが５００ｎｍの場合には、暗電流の低減と画素セル３間の境界のばらつき低減を両立することができる
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の実施形態では、化合物半導体層１３は、複数の下部電極層１０を一括して覆うように形成されていたが、図８の光電変換装置８１のように、各下部電極層１０上に１つずつ複数配置されていてもよい。この場合、互いに隣り合う化合物半導体層１３の間には、絶縁材料からなる層間膜２３が形成されていてもよい。

また、前述の実施形態では、下部電極層１０が層間膜１９上に形成された構成を示したが、下部電極層１０は、層間膜１９に埋め込まれていてもよい。この場合、図９の光電変換装置９１のように、下部電極層１０は、その上面が層間膜１９の表面と同一平面となるように完全に埋め込まれていてもよいし、その一部が層間膜１９の表面よりも上方に突出していてもよい。

また、たとえば、基板２上には、ＣＭＯＳ電界効果トランジスタの他、キャパシタ、レジスタ等の各種回路素子が形成されていてもよい。また、これらの回路素子によって、ＳＳＩ（Small Scale Integration）、ＭＳＩ（Medium Scale Integration）、ＬＳＩ（Large Scale Integration）、ＶＬＳＩ（Very Large Scale Integration）、ＵＬＳＩ（Ultra-Very Large Scale Integration）等の集積回路を構成していてもよい。

本発明の微細な凹凸構造は、前述の実施形態に示した光電変換装置に限らず、ベースとなる基材上にカルコパイライト構造の化合物半導体層が積層された接合構造を含む各種アプリケーションに適用することができる。たとえば、電気伝導、熱伝導、表面積の制御が必要なアプリケーションに適用することができる。具体的には、カルコパイライト構造の化合物半導体層が使用された触媒においては、反応物との接触部分に適切な段差ピッチの微細な凹凸構造を形成することによって、できる限り小径なカルコパイライト構造の化合物半導体を成長させることができる。これにより、触媒の表面積を広くすることができ、反応効率を向上させることができる。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１光電変換装置
２基板
４透明電極層
５微細な凹凸構造
１０下部電極層
１２回路部
１３化合物半導体層
１４バッファ層
１６ソース層
１７ドレイン層
１８ゲート電極
２３溝
４２ｉ−ＺｎＯ膜
４３ｎ−ＺｎＯ膜
８１光電変換装置
９１光電変換装置
１０１（下部電極層の）表面
１９１（Ａ）（層間膜の）露出面

Claims

基板の表面に下部電極層を形成する工程と、
前記基板の前記表面側から所定の表面処理を施すことによって、少なくとも前記下部電極層の表面に微細な凹凸構造を形成する工程と、
前記微細な凹凸構造の形成後、前記下部電極層の前記表面を覆うようにカルコパイライト構造の化合物半導体層を形成する工程と、
前記化合物半導体層上に透明電極層を形成する工程とを含み、
前記下部電極層を形成する工程は、複数の下部電極層を互いに間隔を空けて形成する工程を含み、
前記微細な凹凸構造を形成する工程は、前記基板の前記表面における前記下部電極層の間の領域に、前記下部電極層の前記表面と同時に前記微細な凹凸を形成する工程を含む、光電変換装置の製造方法。
前記所定の表面処理は、エッチングプロセスまたはリフトオフプロセスである、請求項１に記載の光電変換装置の製造方法。
前記エッチングプロセスは、フォトリソグラフィ、電子ビーム描画またはナノインプリントによってパターニングされたマスクを用いて行われる、請求項２に記載の光電変換装置の製造方法。