JP6073829B2 - シード印刷及びめっきによるコンタクト金属及び相互接続金属の印刷 - Google Patents

シード印刷及びめっきによるコンタクト金属及び相互接続金属の印刷 Download PDF

Info

Publication number
JP6073829B2
JP6073829B2 JP2014079578A JP2014079578A JP6073829B2 JP 6073829 B2 JP6073829 B2 JP 6073829B2 JP 2014079578 A JP2014079578 A JP 2014079578A JP 2014079578 A JP2014079578 A JP 2014079578A JP 6073829 B2 JP6073829 B2 JP 6073829B2
Authority
JP
Japan
Prior art keywords
metal
silicide
silicon
forming
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014079578A
Other languages
English (en)
Other versions
JP2014150277A (ja
Inventor
アディティ チャンドラ，
アディティ チャンドラ，
アーヴィンド カマス，
アーヴィンド カマス，
ジェイムス， モンターグ クリーヴス，
ジェイムス， モンターグ クリーヴス，
ジョーグ ロッケンバーガー，
ジョーグ ロッケンバーガー，
真穂 高島
真穂 高島
Original Assignee
シン フィルム エレクトロニクス エーエスエー
シン フィルム エレクトロニクス エーエスエー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シン フィルム エレクトロニクス エーエスエー, シン フィルム エレクトロニクス エーエスエー filed Critical シン フィルム エレクトロニクス エーエスエー
Publication of JP2014150277A publication Critical patent/JP2014150277A/ja
Application granted granted Critical
Publication of JP6073829B2 publication Critical patent/JP6073829B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H01L21/32053—Deposition of metallic or metal-silicide layers of metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1285—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using control of the annealing or irradiation parameters, e.g. using different scanning direction or intensity for different transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1292—Multistep manufacturing methods using liquid deposition, e.g. printing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)

Description

関連出願
[0001]本願は、２００７年７月１７日出願の米国特許仮出願第６０／９５９，９７７号明細書（代理人登録番号ＩＤＲ１０５１）の利益を主張するものである。
[0002]本発明は、一般に、半導体デバイス、及びその製造方法の分野に関する。より具体的には、本発明の実施形態は、金属インクを用いて電気コンタクト（及び任意選択で、局所相互接続）を形成する方法、かかるコンタクト及び（任意選択による）局所相互接続を含むダイオード及び／又はトランジスタ等の電気デバイス、並びにかかるデバイスを形成する方法に関する。
[0003]本発明の態様は、金属インクを用いて、電子デバイス中にドープ又は非ドープシリコン層へのコンタクトを形成する方法、及び任意選択で、局所相互接続を形成する方法に関する。他の態様は、かかるコンタクト及び（任意選択による）局所相互接続を含む電気デバイス（例えば、ダイオード、トランジスタ等）、並びにかかるデバイスの作製方法に関する。概略的に述べると、シリサイド形成金属を含むインク（例えば、金属前駆体インク）を、（ドープ又は非ドープ）シリコン表面、又は（例えば、バイア又は縁部コンタクト開口中に露出した）基板上、並びに局所相互接続を形成することができる領域上に、印刷、被覆、又は選択的に堆積（ｄｅｐｏｓｉｔ：付着ともいう）させることができる。次いで、インクを乾燥させて、溶媒（複数可）及び／又は添加剤を除去し、それによってシリサイド形成金属前駆体を形成する。その後の還元雰囲気、又は不活性雰囲気（例えば、窒素若しくはＡｒ／Ｈ２混合物等のフォーミングガス）中でのアニールによってインクを硬化させ、金属前駆体とシリコンとを反応させてシリサイドを形成し、一方、（例えば、金属シリサイドコンタクト以外の）他の領域には金属を残して局所相互接続を形成する。かかる工程では、シリサイド化の間、（例えば、トランジスタチャネル内の）非シリサイド化シリコンを水素化できることが有利となり得る。
[0004]より具体的には、一態様では、露出したシリコン表面上に、シリサイドを形成する金属を含むインク（以下では、「金属前駆体インク」）を選択的に堆積させることによって、シリコンコンタクト及び／又は金属（又は金属シリサイド）相互接続を形成することができる。任意選択で、シリコン表面は、その上に自然酸化物を更に含んでもよい。他の任意選択では、金属前駆体インクを、露出したシリコン表面に隣接する誘電体（又は他の）層上にも選択的に堆積させて、金属相互接続を形成することができる。或いは、金属シリサイド相互接続を、パターン付きシリコン表面上に形成してもよい。その場合、パターン付きシリコン上に金属前駆体インクを堆積（及び、任意選択で、選択的に堆積）させ、アニールして、シリサイド相互接続を形成する。インクを堆積させてパターンを形成する場合、そのパターンは、様々なデバイスの所定の端子を互いに電気的に接続するように構成又は適合された局所又は金属相互接続層のパターンと一致し得る。誘電体層は、（ドープ）ガラス配合物を含むことができ、その中のドーパントには、Ｂ、Ｐ、Ａｓ、又は他のドーパントが含まれ得、これらのドーパントは、その下にあるシリコン中に拡散させるのに十分な濃度である。金属前駆体インクを乾燥させて、シリサイド形成金属前駆体を形成し、この金属前駆体及びシリコン表面を、シリコンコンタクト（例えば、金属シリサイド）を形成するのに十分な時間長さの間、所定の温度まで加熱する。任意選択で、金属前駆体の金属を誘電体領域上に残し、この金属前駆体の金属上に導電性金属を（例えば、めっきによって）選択的に堆積させることができる。一般に、金属前駆体からの金属の形成は、導電性金属を選択的に堆積させる前に行うが、シリサイド形成は、この工程のどの時点でも（すなわち、金属前駆体から金属を形成する前、金属形成後であるが導電性金属を選択的に堆積させる前、又は導電性金属を選択的に堆積させた後）行うことができる。
[0005]いくつかの実施形態では、シリサイド形成金属は、シリサイド形成金属の前駆体を溶媒中に含むインクを印刷することによって堆積させることができる。従来の処理工程では、スパッタ堆積又は電子ビーム蒸着によって金属を急峻な段差（ｓｈａｒｐ ｓｔｅｐ）を覆って堆積させることによって、金属に破断（ｂｒｅａｋ）又は不連続（ｄｉｓｃｏｎｔｉｎｕｉｔｙ）が生じることがある。しかし、印刷工程では、上に重なる層の破断又は不連続を防止するために適切な材料が存在するように、余分のインクを縁部又は隅部、或いは上に重なる層の薄化が考えられる他の位置に配置することができる。余分のインクは、インクジェット式印刷で、所望の位置（複数可）に、余分のインク滴、又はより多量のインク滴を配置することによって供給することができる。グラビア印刷では、余分のインクは、より大きいセル容量のドラムを用いて供給することができる。更に、潜在的なエレクトロマイグレーション不良を回避するために、高電流密度流向けのある機構（例えば、電力バス、ボンドパッド、クロック信号線等）用には追加のインクを印刷してもよい。
[0006]金属前駆体インクは、当技術分野で既知の様々な被覆方法又は印刷方法によって堆積させることができる。液体金属（前駆体）インクを印刷する技術が、米国特許第７，１５２，８０４号明細書、及び同第７，３１４，５１３号明細書に記載されている。様々な実施形態では、シリサイド形成金属インクを、インクジェット式印刷によって堆積させる。ある実施形態では、金属前駆体インクを選択的に堆積させることによって形成したパターンは、露出したシリコン表面を覆って、金属シリサイドと、非シリサイド化金属層とをその上に形成するのに十分な厚さを有し、この非シリサイド化金属層は、金属シリサイド上に残る。様々な実装形態では、金属前駆体インクの金属は、Ｐｄ、Ｐｔ、Ｎｉ、Ｃｒ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｔｉ、及びそれらの合金／混合物から成る群から選択される。好ましくは、この金属はＰｄである。
[0007]金属前駆体配合物の溶媒及び／又は他の添加剤を、乾燥ステップで除去して、シリサイド形成金属前駆体を形成する（添加剤によっては、かかる添加剤を実質的に完全に除去するのに十分な条件下で加熱又はアニールしないと完全には除去できないことがある）。次いで、金属前駆体及びシリコン表面を、不活性雰囲気中で加熱（例えば、硬化）して、金属シリサイドコンタクトを形成することができ、不活性雰囲気には還元ガスを更に含めてもよい。或いは、又は更に、インクを乾燥させ、シリサイド形成前駆体を加熱することによって、露出したシリコン表面に隣接する誘電体層上に相互接続及び／又は金属シード層を形成することができる。好ましい実施形態では、加熱ステップによって、シリコン表面上の金属前駆体の一部分（又は実質的に厚さ全体）と、金属前駆体と接触しているシリコン表面の下にあるシリコン層の少なくとも一部分とから、金属シリサイドを形成する。金属前駆体を加熱する温度範囲は、一般に約１００℃〜約１０００℃であり、かかる加熱は約１秒〜約２４時間の時間長さの間実施することができる。望むなら、金属シリサイドコンタクト及び金属相互接続の抵抗は、異なるガス雰囲気中でアニールする（例えば、フォーミングガス中でアニールするのではなく、Ｎ２、Ｏ２、Ｎ２Ｏ、ＮＯ、Ｏ３等を単独で、又はそれらを組み合わせた中でアニールする）ことによって容易に調整することができる。この場合、抵抗値は、ウェハ全体又は基板表面にわたって、全てのシリサイドコンタクトで概ね同じとなる。同様に、金属前駆体インクから形成された全ての金属相互接続の抵抗値もやはり、ウェハ全体又は基板表面にわたって概ね同じとなる。
[0008]任意選択で、印刷する金属の厚さを変えることによって、単一の基板上で、金属相互接続と、金属シリサイドコンタクトとで異なる抵抗率を実現することができる。例えば、より低い抵抗が求められる領域には、より厚い金属又はより多量の金属インク（例えば、ある領域における滴下数、滴下量、又はインク量の増大、及び／又は滴下間隔の低減によって実現される）を印刷することができる。この技術は、同じ処理ステップ（例えば、印刷）の間に、基板上に異なる厚さの材料を配置することができるという点で、従来の処理に優る顕著な利点を有する。任意選択で、（例えば、基板の表面エネルギーを局所的に変えるように適合された予備印刷ステップを使用して）印刷インクの接触角を局所的に変えることができ、したがって、同じ印刷ステップで、異なる高さ及び線幅の金属を得ることができる。
[0009]一変形形態では、コンタクトを設けたい領域上には、金属がシリコンの厚さ全体を消費（ｃｏｎｓｕｍｅ）してしまわないように、より少量の金属（又はより薄い金属）を印刷することができ、相互接続には、比較的低いシート抵抗を維持するように、より多量の金属（より厚い金属）を印刷することができる。更に、ソース、ドレイン、及び／又はゲートコンタクトの接触抵抗は、各領域に印刷する金属の厚さを制御することによって個別に制御することができる。所与のコンタクト領域について、シリコンと反応する間に金属前駆体が完全に消費されるようにシリサイド化アニールを実施する場合では、その接触抵抗は、主に、又は実質的に完全に金属シリサイドの厚さによって決まる。
[0010]好むなら、ゲートを覆って金属前駆体インクを印刷し、ソースコンタクト及びドレインコンタクトを形成するのと同時にシリサイドを形成することによって、ポリシリコンゲートのゲート抵抗を下げることができる。同様に、印刷する金属の厚さ及び／又はパターンを変えることによって、ウェハ全体にわたってゲート抵抗を変えることができる。任意選択で、シリサイド化反応の間、ポリシリコンを完全に消費するのに十分な程厚く金属前駆体を印刷することによって、ポリシリコンゲートを金属シリサイドに完全に変換することができる。このように、単一の印刷ステップで、１つの基板上で、複数のゲート仕事関数を実現することができる。
[0011]いくつかの実装形態では、シリサイド形成金属インクを選択的に堆積させる前に、任意選択で、シリコン層上に、１つ又は複数のバイアホールを中に有する誘電体層を形成することができる。好ましい実施形態では、誘電体層は、スピンオンドープガラス配合物を含むことができる。更に、スピンオンドープガラス配合物を形成（例えば、印刷）する直前、又は直後に金属前駆体インクを（例えば、印刷によって）堆積させる場合、ドーパント活性化工程と、金属シリサイド形成工程とを、単一のアニールステップに組み合わせることができる点で有利である。
[0012]他の実装形態では、ドープ誘電体インクパターンを基板上に印刷することができ、シリコンフィーチャ（例えば、シリコン島）をその上に印刷することができる。このシリコンフィーチャ上に金属前駆体インクを直接印刷し、次いで、上述のようにアニールして、金属シリサイドコンタクトを形成することができる。その後、別のアニールステップ、又は金属シリサイドを形成するアニールステップのいずれかで、ドーパントをドープ誘電体インクからシリコンフィーチャ内に、好ましくはその厚さ全体にわたって拡散させることによって、シリコンフィーチャをドープすることができる。いずれの場合でも、金属シリサイドは、シリコンフィーチャの厚さ全体を消費しないことが好ましい。
[0013]本発明の重要な一態様は、コンタクト及び局所相互接続を、単一の印刷ステップで両層ともに金属前駆体インクを用いて形成することに関する。この手法によって、処理ステップ数が減少し、また、どのようなエッチングステップも必要でなくなる。代替実施形態では、コンタクトと相互接続線とで異なる金属が求められる場合、印刷した金属パターン（例えばＰｄ）は、コンタクト領域中に金属シリサイド（例えばＰｄ２Ｓｉ）を形成するためのシード層として使用するだけでなく、他の金属（例えば、Ａｇ、Ｃｕ、Ｎｉ等）を無電解めっき、又は電気めっきするためのシード層としても使用することができる。金属の厚さ、及びシリサイドを形成するための硬化工程は、コンタクト領域の金属が全ては消費されずに、尚且つ良好なシリサイドコンタクトが形成されるように選択又は決定することができる。相互接続領域及び／又はコンタクト領域中の金属シード層及び／又は金属シリサイド上に、追加の金属をめっきしてもよい。（例えば、めっき後の）追加のアニールステップによって、シリサイドとめっき金属との電気接触を更に改善することができる。この工程では、（例えば、金属層及び金属シリサイド層を形成するための）印刷し硬化させた金属前駆体膜は、連続している必要はない。更に、金属前駆体インクを印刷する前に、誘電体層に洗浄及び／又は粗面化ステップを行うことによって、めっき金属の誘電体層への接着を改善することができる。
[0014]様々な実施形態では、金属前駆体インクを印刷し、乾燥させ、アニールした後に残るいずれの金属上にも、バルク導電性金属を選択的に堆積させることができる。バルク導電性金属は、残る（すなわち、インクから得られる）金属上にバルク導電性金属をめっきすることによって堆積させることができる。バルク導電性金属のめっきは、無電解めっき又は電気めっきを含むことができ、バルク導電性金属は、Ａｌ、Ａｇ、Ａｕ、Ｃｕ、Ｐｄ、Ｐｔ、Ｎｉ、Ｃｒ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、並びにそれらの合金及び／又は混合物から成る群から選択することができる。いくつかの実施形態では、バルク導電性金属は、シリサイドの形成前又は形成後にめっきすることができる。更に他の実施形態では、バルク導電性金属を（任意選択で、シリサイド形成と同じステップで）更にアニールして、バルク導電性金属の１つ又は複数の物理特性及び／又は電気特性を改善することができる。
[0015]更に他の実施形態では、シリサイド形成金属インクを堆積させる前に、露出したシリコン表面を改変する（例えば、洗浄する）ことができる。他の実施形態では、露出したシリコン表面（その上に自然酸化物が存在する場合にはその自然酸化物も含めて）と、誘電体層とは、金属前駆体インクを選択的に堆積させる前にエッチングすることができる。別の変形形態では、露出したシリコン表面及び／又は誘電体層の表面エネルギーは、前駆体インクを選択的に堆積させる前に改変することができる。当然ながら、本方法（複数可）は、基板上にシリコン層を形成し、それによって露出したシリコン表面を設けるステップを更に含むことができる。
[0016]本発明はまた、基板上に、ドーパントを含有するパターン付きドープ誘電体をまず形成することによって、トランジスタ等の電気デバイスを作製する方法に関する。パターン付きドープ誘電体の形成後、パターン付きドープ誘電体中の隣接する構造の少なくとも一部分上、及び隣接する構造間の間隙内に半導体層を形成する。次いで、半導体層上に、少なくともその間隙を覆ってゲート誘電体を形成し、パターン付きドープ誘電体の拡散距離の範囲内の半導体層領域中にドーパントを拡散させる。次いで、ゲート誘電体上にゲートを形成する。任意選択で、ゲート誘電体を形成する前に、ドーパントを半導体層中に拡散させてもよい。その後、金属シリサイドコンタクト（及び、任意選択で、金属相互接続）を形成する方法を実施して、電気デバイスを形成することができる。
[0017]本発明の更に他の態様は、他の電気デバイス（ダイオード等）、及びその作製方法に関する。一般的な一実施形態では、ダイオード（又はコンデンサ、抵抗器、若しくはトランジスタ等の他の電気デバイス）は、シリコン表面と、シリコン表面の少なくとも一部分として金属シリサイド層とを有する基板を備えることができる。基板上に、又はそこを覆って、金属シード層を、金属シリサイド層と連続して、あるパターン（例えば、相互接続層のパターン）として形成する。いくつかの実施形態では、基板上に、シリコン表面に隣接して（本明細書に記載のようにドープすることができる）誘電体層を設け、その上にシード層を形成してもよい。金属シリサイド層及び金属シード層上に、導電性金属をめっきして、バルク導電性金属層（例えば、相互接続）を形成することができる。相互接続によって、トランジスタのソース／ドレイン端子をトランジスタのゲートに接続する場合、その結果形成されるデバイスは、一般にダイオードとなる。相互接続によって、トランジスタの２つのソース／ドレイン端子を互いに接続する場合、その結果形成されるデバイスは、一般にコンデンサとなる。相互接続によって、トランジスタの一方のソース／ドレイン端子を入力信号に接続し、トランジスタの他方のソース／ドレイン端子を出力信号に接続し、トランジスタのゲートを電源又は定電圧／基準電圧に接続する場合、その結果形成されるデバイスは、一般に抵抗器となる。
[0018]第２の一般的な実施形態では、ダイオード（又は他のデバイス）は、基板のシリコン表面上のゲート誘電体上に（又はそこを覆って）ゲートを有する。ドーパントを含有したパターン付きドープ誘電体を、シリコン層、又はシリコン表面となるフィーチャを覆う領域に設けることができ、このパターン付きドープ誘電体は、シリコン表面が露出した領域には実質的に設けなくてよい。このデバイスはまた、ゲート上、及びシリコン表面中（又は上）のソース／ドレイン端子の少なくとも一部分上に、金属シリサイド層を有する。基板上に（又はそこを覆って）、金属相互接続又はシード層を、ゲート上の金属シリサイド層と、ソース／ドレイン端子の少なくとも一部分上の金属シリサイド層とのどちらとも連続して設け、それによって、金属相互接続状態を有するダイオードを形成する。（本明細書に記載のように）金属シード層上にバルク導電性層をめっきすることによってもやはり、ダイオードが形成される。他のデバイスを形成するための他の変形形態（例えば、上記段落で説明したようなもの、及び当業者の能力の範囲内のもの）もまた、企図される。
[0019]上記で説明したダイオード及び電気デバイス、並びにその変形形態もやはり、基板上の露出したシリコン表面上にゲート誘電体を形成し、次いでそのゲート誘電体上にゲートを形成することによって作製することができる。次に、シリコン表面の少なくとも一部分（露出させることができる、又はその上にゲート誘電体の露出部分を有する）上に、パターン付きドープ誘電体を形成することができ、そのパターン付きドープ誘電体の拡散距離の範囲内のシリコン領域中にドーパントを拡散させる。シリサイド形成金属を含むインクを、シリコン表面の少なくとも露出した（ドープ又は非ドープ）部分上に印刷する。次いで、金属前駆体インクを乾燥させて、シリサイド形成金属前駆体を形成する。金属前駆体から金属膜又は層を形成する前又は後に、金属前駆体、及びそこに接触しているシリコン表面を十分に加熱して、金属シリサイド層を形成する。実際には、局所相互接続を形成しない場合、金属前駆体から金属膜又は層を形成する必要はない。一変形形態では、パターン付きドープ誘電体は、ゲートをドープ又は非ドープシリコン領域に接続するための１つ又は複数の金属シリサイド含有ストラップ用の空間又は開口を中に有するスピンオンドープ誘電体を含む。更に、様々な実装形態は、基板上、又はそこを覆って金属シード層を形成するステップを更に含むことができ、この金属シード層は、金属シリサイド層と連続する。かかる実施形態では、金属シード層及び／又は金属前駆体インクは、好ましくはＰｄを含む。
[0020]本発明の別の態様では、電気デバイスが開示される。概略的に述べると、電気デバイスは、シリコン表面を上に有する基板と、基板上に、シリコン表面の一部分を露出させるバイアホールを中に有する誘電体材料と、シリコン表面の露出した部分上のバイアホール中の金属シリサイド層と、金属シリサイド層と連続し、相互接続のパターンとなっている、誘電体材料上の金属シード層とを備える。このデバイスは、金属シリサイド層及び金属シード層上にめっきされた導電性金属を更に有し、この導電性金属が相互接続を形成する。様々な実施形態では、金属シード層は、Ｐｄ、Ｐｔ、Ｎｉ、Ｃｒ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｔｉ、並びにそれらの合金及び混合物から成る群から選択され、この金属シード層は、誘電体材料上に印刷することができる。様々な実施形態では、導電性金属は、Ａｌ、Ａｇ、Ａｕ、Ｃｕ、Ｐｄ、Ｐｔ、Ｎｉ、Ｃｒ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、及びそれらの合金から成る群から選択される。
[0021]例示的な実施形態では、シリサイド形成金属を含むインクを、半導体層の露出した（ドープ又は非ドープ）部分上に印刷することができる。インクを乾燥させてシリサイド形成金属前駆体を形成した後、金属前駆体、及びその前駆体と接触しているシリコン表面を十分に加熱して、金属シリサイド層を形成することができる。いくつかの変形形態では、金属相互接続前駆体は、金属シリサイド層を形成する半導体層部分に隣接し、そこと連続する基板領域上のシリサイド形成金属インクから印刷することができ、又は代替形態では、金属相互接続は、金属シリサイド層、及び金属相互接続前駆体から形成された金属上にめっきしてもよい。
[0022]本発明は、金属前駆体インクからシリサイドを形成することによって、電子デバイス中のシリコン層へのコンタクト（及び、任意選択で、局所相互接続）を形成する方法を提供する。本発明はまた、かかるコンタクト及び／又は局所相互接続を含む、ダイオード及びトランジスタ等の電子デバイス、並びにかかるデバイスを形成する方法を提供する。シリサイド形成金属含有インクを印刷して、コンタクト及び局所相互接続を同時に形成することによって、処理ステップ数を減少させることができ、また、エッチングの必要を低減又はなくすことができる。本発明の上記及びその他の利点は、以下の好ましい実施形態の詳細な説明から容易に明らかとなろう。
本発明による金属シリサイドコンタクトの形成を示す断面図である。 本発明による金属シリサイドコンタクトの形成を示す断面図である。 本発明による金属シリサイドコンタクトの形成を示す断面図である。 印刷し、硬化させた金属前駆体膜が不連続である場合の、金属コンタクト及び／又は相互接続を形成する方法を示す上面図である。 印刷し、硬化させた金属前駆体膜が不連続である場合の、金属コンタクト及び／又は相互接続を形成する方法を示す上面図である。 印刷し、硬化させた金属前駆体膜が不連続である場合の、金属コンタクト及び／又は相互接続を形成する方法を示す上面図である。 印刷し、硬化させた金属前駆体膜が不連続である場合の、金属コンタクト及び／又は相互接続を形成する方法を示す上面図である。 印刷し、硬化させた金属前駆体膜が不連続である場合の、金属コンタクト及び／又は相互接続を形成する方法を示す上面図である。 金属シリサイドが（任意選択で）凝集してコンタクトを形成し、シリコンを下からドープする場合の、金属コンタクトを形成する方法を示す上面図である。 金属シリサイドが（任意選択で）凝集してコンタクトを形成し、シリコンを下からドープする場合の、金属コンタクトを形成する方法を示す上面図である。 金属シリサイドが（任意選択で）凝集してコンタクトを形成し、シリコンを下からドープする場合の、金属コンタクトを形成する方法を示す上面図である。 金属シリサイドが（任意選択で）凝集してコンタクトを形成し、シリコンを下からドープする場合の、金属コンタクトを形成する方法を示す上面図である。 シリコンを下からドープする場合の、図３Ａ〜３Ｄに従って作製したデバイスの断面図である。 本発明による金属シリサイド相互接続の形成を示す断面図である。 本発明による金属シリサイド相互接続の形成を示す断面図である。 本発明の方法に従って作製したトランジスタの断面図である。 本発明の方法に従って作製したトランジスタの断面図である。 本発明の方法に従って作製したトランジスタの断面図である。 本発明の方法に従って作製したトランジスタの断面図である。 本発明の方法に従って作製したトランジスタの断面図である。 本発明の方法に従って作製したトランジスタの断面図である。 本発明の方法に従って作製したトランジスタの断面図である。 本発明の方法に従って作製したトランジスタの断面図である。 本発明の方法に従って作製したダイオードを示す上面図である。 本発明の方法に従って作製したダイオードを示す上面図である。 本発明の方法に従って作製したダイオードを示す上面図である。 本発明による金属コンタクト及び／又は相互接続を用いて作製した電気デバイスの断面図である。 本発明による金属コンタクト及び／又は相互接続を用いて作製した電気デバイスの断面図である。
[0031]次に、本発明の好ましい実施形態を詳細に参照する。好ましい実施形態を参照しながら本発明を説明するが、これらの好ましい実施形態は、本発明をこれらの実施形態に限定するものではないことを理解されたい。そうではなく、本発明は、添付の特許請求の範囲によって規定される本発明の主旨及び範囲内に含まれ得る代替形態、改変形態、及び均等物を包含するものである。更に、以下の本発明の詳細な説明では、本発明の完全な理解が得られるように、多数の具体的な詳細を記載する。しかし、本発明は、こうした具体的な詳細がなくとも実施できることが、当業者には容易に明らかであろう。他の例では、本発明の態様が不必要に分かり難くならないように、周知の方法、手順、構成要素、及び回路については詳細には記載していない。更に、本明細書に記載の実施可能な置換え及び組合せは、本発明を限定するものではないことを理解されたい。具体的には、諸変形形態は、矛盾しない限り、必要に応じて組み合わせ、整合させることができる。
[0032]本発明では、用語「堆積させる（ｄｅｐｏｓｉｔ）」（及び、その文法的変化形）は、ブランケット堆積（例えば、ＣＶＤ及びＰＶＤ）、（スピン）コーティング、及び印刷を含めて、あらゆる形式の堆積を含むものである。金属含有インクを基板上に印刷する方法の様々な実施形態では、印刷には、金属配合物を基板上に、インクジェット式、グラビア印刷、オフセット印刷、フレキソ印刷、スプレーコーティング、スリットコーティング、押出しコーティング、メニスカスコーティング、マイクロスポッティング及び／又はペンコーティングすることが含まれ得る。また、便宜上分かり易くするために、用語「部分（ｐａｒｔ）」、「一部分（ｐｏｒｔｉｏｎ）」、及び「領域（ｒｅｇｉｏｎ）」は、互いに置換え可能に使用することができるが、これらの用語はまた、当技術分野で認識されている意味も一般に有する。また、用語「既知の（ｋｎｏｗｎ）」、「固定の（ｆｉｘｅｄ）」、「所与の（ｇｉｖｅｎ）」、「ある（ｃｅｒｔａｉｎ）」、及び「所定の（ｐｒｅｄｅｔｅｒｍｉｎｅｄ）」は、本細書においてその使用法について別段の指示がない限り、値、量、パラメータ、制約、条件、状態、工程、手順、方法、慣例、又はそれらの組合せを一般に指し、すなわち、理論的には可変であるが、典型的には事前に設定され使用時にはその後も変動しないものである。更に、用語「（ドープ）（ｄｏｐｅｄ）」は、ドープされた、又は非ドープの材料を指す。
[0033]便宜上分かり易くするために、用語「結合された（ｃｏｕｐｌｅｄ ｔｏ）」、「接続された（ｃｏｎｎｅｃｔｅｄ ｔｏ）」、及び「連通した（ｉｎ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｗｉｔｈ）」（及びそれらの変化形）は、文脈による別段の明白な指示がない限り、直接又は間接的な結合、接続、又は連通を意味する。これらの用語は、本明細書では概ね互いに置換え可能に使用され、こうした用語を１つでも使用する場合には、その用語は、文脈による別段の明白な指示がない限り、他の用語をも包含する。更に、ある材料に関して、語句「本質的に〜から成る（ｃｏｎｓｉｓｔｉｎｇ ｅｓｓｅｎｔｉａｌｌｙ ｏｆ）」は、意図的に添加したドーパントを排除するものではなく、こうしたドーパントは、ドーパントを添加する材料（又は、かかる材料から形成される構造若しくはフィーチャ）に、ある所望の（また、潜在的に全く異なる）物理特性及び／又は電気特性を与えることができる。
[0034]用語「（シクロ）シラン」とは、本質的に（１）シリコン及び／又はゲルマニウム、並びに（２）水素から成る化合物、又は化合物の混合物を指し、１つ又は複数のシクロ環を含有することができる。用語「ヘテロ（シクロ）シラン」は、本質的に（１）シリコン及び／又はゲルマニウム、（２）水素、並びに（３）従来の炭化水素、シラン、又はゲルマン置換基によって置換することができるＢ、Ｐ、Ａｓ又はＳｂ等のドーパント原子から成る化合物、又は化合物の混合物を指し、１つ又は複数のシクロ環を含むことができる。また、構造又はフィーチャの「主表面（ｍａｊｏｒ ｓｕｒｆａｃｅ）」とは、構造又はフィーチャの最大軸によって、少なくとも部分的に画定される表面である（例えば、構造が丸く、その厚さよりも大きい半径を有する場合、その半径方向の表面（複数可）が、その構造の主表面となる。しかし、構造が正方形、長方形、又は楕円形である場合には、その構造の主表面は、典型的には、２つの最大軸［一般には、長さ及び幅］によって画定される表面となる）。更に、用語「金属前駆体インク」、「前駆体インク」、「金属インク」、及び「インク」は、シリサイド形成金属インクを指すように、互いに置換え可能に使用することができる。用語「金属前駆体」及び／又は「前駆体」は、シリサイド形成金属前駆体を指すように、互いに置換え可能に使用することができる。本発明の様々な実施形態に従って作製できる電気デバイスの例には、それだけに限られるものではないが、トランジスタ、ダイオード、コンデンサ、インダクタ、及び抵抗器が含まれる。
[0035]本発明では、シリサイド形成金属としてパラジウムを使用することが、特に有利である。というのは、パラジウムシリサイドは、シリコン表面上に存在し得る自然酸化物又は化学酸化物の存在下でも形成することができるからである。これは、（ドープ又は非ドープ）シリコンと、相互接続金属との間のオームコンタクト等の構造を形成する際に重要であり、というのは、シリコン表面上に形成される自然酸化物又は化学酸化物が干渉し、コンタクトの不十分な導電率及び／又は性能の低減を招く恐れがあるからである。
[0036]本発明の実施形態は、コンタクト及び／又は局所相互接続用の金属インクを、単一の印刷ステップで堆積させる（例えば、印刷する）という利点をもたらす。こうした堆積数、及び他の処理ステップ数の減少は、典型的には、当技術分野で既知の方法によって求められている。更に、本発明の多くの実施形態は、エッチングを必要とせず、したがって、比較的高価な材料をエッチング除去する際に生じるかなりの量の廃棄物を減少させることができる。
[0037]本発明の様々な態様に関して、例示的な実施形態を参照しながら本発明を以下でより詳細に説明する。
シリコンコンタクト及び／又は相互接続を形成する例示的方法
[0038]本発明の第１の態様は、シリコンコンタクト及び／又は相互接続を形成する方法に関する。図１Ａ〜１Ｃは、シリコンコンタクトを形成する例示的な方法を示す。図１Ａは、一部分が（例えば、誘電体層２００中にバイア又はコンタクトホール３００を形成することによって）露出したシリコン表面１００を示す。露出したシリコン表面１００及び誘電体層２００上に、金属前駆体インク（例えば、シリサイド形成金属の前駆体を含む）を選択的に堆積させる。好ましい実施形態では、選択的堆積は、印刷（例えば、インクジェット式印刷）を含む。任意選択で、インクは、主に露出したシリコン表面１００上に印刷し、隣接する誘電体層２００には比較的小さい領域にしか重ねなくてもよい。
[0039]一般に、金属前駆体インク配合物は、本質的に、４、５、６、７、８、９、１０、１１、又は１２族の金属塩又は金属錯体と、配合物の被覆及び／又は印刷を促進するように適合された１つ又は複数の溶媒と、任意選択で、金属塩又は金属錯体を還元して元素金属又はその合金とする際に、気体又は揮発性の副生成物を生成する１つ又は複数の添加剤とから成ることができる。様々な実装形態では、シリサイド形成金属は、Ｐｄ、Ｐｔ、Ｎｉ、Ｃｒ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｔｉ、及びそれらの合金又は混合物から成る群から選択される。好ましい実施形態では、シリサイド形成金属は、Ｐｄを含むか、又は本質的にＰｄから成る。例えば、Ｐｄインクを、露出したシリコン表面上に、又はそこを覆って印刷し、次いで、アニールして、トランジスタコンタクトを形成することができる。任意選択で、還元した金属前駆体から得られる金属によって、バルク金属相互接続をめっきするための局所相互接続又はシード層を形成することができ、それによって、異なるデバイスの同じ端子間の電気接続の形成を、単一の印刷又はパターニングステップで容易にすることができる。かかる実施形態では、金属前駆体インクは、金属ナノ粒子（例えば、Ａｇ）及び／又は１つ若しくは複数の金属塩、金属酸化物及び／又は金属錯体等のバルク導体前駆体を更に含むことができる（例えば、米国特許第６，８７８，１８４号明細書、同第７，０８４，２７６号明細書、同第７，２５９，１００号明細書、同第７，２５９，１０１号明細書、及び同第７，２９４，４４９号明細書参照）。
[0040]次いで、金属前駆体インクを乾燥させて、配合物内に存在するいかなる溶媒（複数可）及び／又は添加剤も除去して、図１Ｂに示すように、金属前駆体パターン４００を形成する。例示的な実施形態では、乾燥工程は、被覆又は印刷した金属前駆体インクを、実質的に全ての溶媒（複数可）が除去されるのに十分な温度及び／又は時間長さの間加熱するステップを含む。他の実施形態では、乾燥ステップは、加熱しながら、又は加熱せずに、真空中で溶媒（複数可）を除去するステップを含む。かかる実施形態のいずれにおいても、温度は、３０℃〜３００℃、５０℃〜２００℃、又はその範囲内の任意の値若しくは値範囲でもよい。時間長さは、被覆又は印刷した金属前駆体インクから、実質的に全ての溶媒及び／又は実質的に全ての添加剤（複数可）を除去するのに十分な長さでよい（例えば、１秒〜４時間、１分〜１２０分、又はその範囲内の他の任意の値範囲）。真空は、１ミリトール〜３００トール、１００ミリトール〜１００トール、１〜２０トール、又はその範囲内の他の任意の値範囲でよく、真空ポンプ、アスピレータ、ベンチュリ管等によって実施することができる。
[0041]乾燥後、シリサイド形成金属前駆体を還元して、乾燥した金属前駆体から金属層を形成することができる（例えば、図１Ｃの層４１０）。例えば、金属含有前駆体膜を還元剤に露出させ、金属前駆体及び／又は基板に依存して、周囲温度から約１００〜４００℃の範囲の温度で加熱することができる。しかし、相互接続を形成しない場合は、金属前駆体を還元する必要はない。金属前駆体を還元しない場合、金属前駆体インク用の同一又は類似の溶媒によって、未反応の金属前駆体を金属シリサイドから選択的に除去することができる。
[0042]次いで、シリサイド形成金属前駆体（又は、金属前駆体をまず還元する場合は金属）と、シリコン表面とを、図１Ｃに示すように、シリコンコンタクト（例えば、金属シリサイド）５００を形成するのに十分な時間長さの間、第１の温度まで加熱する。いくつかの実施形態では、自然酸化物（図示せず）が、インクを選択的に堆積させる前の露出したシリコン表面上にあってもよい。様々な実施形態では、金属前駆体インクから得られる還元金属４１０上に、バルク導電性金属（図示せず）を電気めっき又は無電解めっきによって選択的に堆積させることができ、このバルク導電性金属が、バルク導電性金属から金属相互接続を形成するシード層となる。
[0043]例示的な実施形態では、シリサイド形成金属を堆積させるステップは、シリサイド形成金属の前駆体を溶媒中に含むインクを印刷するステップを含む。印刷には、金属配合物を基板上に、インクジェット式、グラビア、オフセット、スクリーン、又はフレキソ印刷、スプレーコーティング、スリットコーティング、押出しコーティング、メニスカスコーティング、マイクロスポッティング及び／又はペンコーティングすることが含まれ得る。しかし、インクジェット印刷が好ましい。
[0044]図１Ａは、誘電体層２００中のバイアホール又は開口３００を示し、ここではシリコン表面１００が露出しており、その中にインクを印刷することができる。いくつかの実施形態では、誘電体層２００上にも、相互接続のパターンに対応したパターンとしてインクを印刷する。一例では、相互接続は、局所相互接続であり、第１のデバイスの１つ又は複数の端子を、同じデバイス又は隣接するデバイスの１つ又は複数の端子に電気的に接続することができる。バイアホール又は開口は、約１ミクロン〜約１００ミクロンの幅を有することができ、又はその範囲内の任意の幅若しくは他の幅範囲でもよい。好ましい実施形態では、バイアホールの幅は、約２ミクロン〜約５０ミクロンの範囲である。
[0045]金属シリサイドコンタクトだけが求められるある実施形態では、金属前駆体インクは、露出したシリコンの、所定の領域だけに印刷する。露出したシリコン表面の（例えば、シリコンを囲む他の材料の表面（複数可）に対する）選択的ウェッティングは、周囲表面（複数可）の相対表面エネルギーを変える工程を用いて実施することができる。一例では、金属前駆体インクを選択的に堆積させる前に、露出したシリコン表面と、その上に自然酸化物がある場合にはその自然酸化物とを、水性ＨＦを含むエッチング溶液中でエッチングすることができる。好ましくは、エッチング溶液は、希釈水性ＨＦ、又は代替形態では、緩衝酸化物エッチング溶液（例えば水性ＨＦ／ＮＨ４Ｆ）を含む。基板表面を希釈、濃縮、及び／又は緩衝水性ＨＦ中でエッチングすることによって、露出したシリコンの表面エネルギーを変えることができ、金属前駆体インクによって、露出したシリコン領域（例えば、シリコン島及びゲート上）を優先的にウェッティングして、非改変領域（例えば、誘電体層及び任意のフィールド酸化物）は実質的に被覆せずに残すことができる。この優先ウェッティング方法によって、金属前駆体インク（例えばＰｄ含有インク）で露出したシリコン表面を被覆することが可能となり、その結果その金属がシリコン（例えば、ドープ源が、隣接するドーパント含有誘電体材料であるドープシリコン）と確実に接触することになる。
[0046]第２の例では、過フッ化炭化水素（例えば、ＣＦ４、Ｃ２Ｆ６等）ガスと、酸素（例えばＯ２、Ｏ３、ＮＯ２）ガスとの組合せを用いて、例えば、ある露出した表面の表面エネルギーを、別の表面に比べて（例えば、シリコンを酸化物（複数可）に比べて）選択的に変えるのに十分な時間長さの間、プラズマ処理することによって、基板表面を改変することができる。また、このプラズマ処理によって、露出したシリコン領域の優先ウェッティングが行われることになる。（例えば、優先ウェッティングによって）コンタクトを形成するこの方法は、その下にあるシリコンのドーピングレベルの影響を受けず、したがって、無電解めっきよりも有利となり得る。というのは、無電解めっきでは、その下にあるシリコンが非ドープであるか、又は比較的低いドーピングレベルを有する場合、コンタクト形成が困難となり得るからである。この優先ウェッティング法によって、印刷の位置合せ、及び重ね合せ（ｏｖｅｒｌａｙ）に関する制約が緩和されることにも留意されたい。この工程フローでは、相互接続用の金属インク（Ａｇ等）を、金属前駆体インクから得られる金属上に印刷し、シリサイド化及び金属インク硬化ステップを１つのアニールステップに組み合わせることができる。
[0047]代替実施形態ではまた、上記で一部論じたように、露出したシリコン表面及び／又は誘電体層の表面エネルギーを、金属前駆体インクを選択的に堆積させる前に改変することができる。かかる表面エネルギーの改変は、露出したシリコン表面及び／又は誘電体層を、表面エネルギー改変剤で処理するステップを含むことができる。基板改変のために使用する特定の薬剤及び／又は組成物は、改変させる表面に合わせて調製する（ｔａｉｌｏｒ）ことができる。例えば、ヘキサメチルジシラザン（ＨＭＤＳ）等のシラザン、及びトリメチルシリル塩化物等のシリルハロゲン化物は、Ｓｉ又はＳｉＯｘ表面と反応し、それらの表面を改変することができる。いくつかの変形形態では、誘電体層だけを表面エネルギー改変剤で処理し、一方、他の変形形態では、露出したシリコン表面及び誘電体層の両方を処理する。好ましい一実施形態では、誘電体の表面エネルギーを改変する（且つ、シリコン表面から自然酸化物を除去する）薬剤は、水性ＨＦを含む。別の好ましい実施形態では（先の段落参照）、ＣＦ４及びＯ２を用いたプラズマ処理によって、基板表面を改変（又は更に改変）する。
[0048]或いは、又は更に、シリサイド形成金属インクを堆積させる前に、露出したシリコン表面を洗浄することができる。かかる工程によって、シリコン表面上の金属前駆体インクの接触角を低く（例えば、０度まで低く）することができる。例示的な実施形態では、洗浄は、シリコン表面を酸（例えば、水性ＨＦ又はＨ２ＳＯ４）で処理するステップ、基板を水ですすぐステップ、及び／又は基板を乾燥させるステップによって実現される。洗浄、すすぎ、及び／又は乾燥ステップは、所定の温度で、所定の時間長さの間実施することができる。例えば、シリコン又はシリコン酸化物表面は、水性Ｈ２Ｏ２、又は濃縮水性Ｈ２ＳＯ４／Ｈ２Ｏ２溶液で約１０分間洗浄することができる。任意選択で、濃縮水性Ｈ２ＳＯ４／Ｈ２Ｏ２処理ステップの後に、水性Ｈ２Ｏ２洗浄工程を１０分間行ってもよい。
[0049]（例えば、洗浄したシリコン及び／又はシリコン酸化物表面上に、ＨＭＤＳコーティングを蒸着させることによって設けた）ＨＭＤＳコーティング表面をまず設け、次いで、ＵＶ／オゾン制御処理によって、所定の時間の間、所定のＵＶパワーでＨＭＤＳ被覆体を還元することによって、中位接触角（例えば、５〜３０度）を得ることができる。代替形態では、Ｏ２／プラズマ制御処理を、所定の時間の間、所定のＲＦパワーで使用してもよい。ＨＭＤＳを部分的に、又は完全に除去する別の方法は、ＨＭＤＳ被覆表面を、Ｈ２Ｏ２及びＨ２ＳＯ４の高温槽で所定の時間の間処理するステップを含む。これらの例は、限定的なものではなく、必要に応じて、表面エネルギー改変工程、及び表面処理ステップに適合させることができる。
[0050]様々な実施形態では、印刷し硬化させた金属前駆体膜（例えば、金属膜及び／又は金属シリサイド膜）を、高温アニールステップ（例えば、６５０℃を超える温度のフォーミングガス中で）の間に形成する場合、不連続になるか、又は凝集することがある。不連続シリサイドを用いて縁部コンタクトを形成する場合、そのシリサイドを覆って印刷する金属相互接続もやはり、スピンオンドーパント（ＳＯＤ）縁部に隣接して（又はそこと接触して）印刷しなければならない。これは、（ドープがＳＯＤから生じる場合）、ドープシリコン上の金属線を、シリサイドと確実に接触させるためである。
[0051]図２Ａ〜２Ｄは、金属シリサイド層が不連続である例示的な実施形態を示す。図２Ａでは、シリコン島１０００を基板上に印刷し、ゲート誘電体（図示せず）を、一般には熱酸化によってその上に形成するが、或いは、ゲート誘電体前駆体インクをその上に印刷することによって形成する。更に、当技術分野で既知のＣＶＤ法（例えば、ＰＥＣＶＤ、ＨＤＰＣＶＤ等）によってゲート誘電体を堆積させることができる。ゲート誘電体上に、又はそこを覆って、シリコンゲート１２００を印刷する。次いで、スピンオンドーパント１３００を、シリコン島１０００とシリコンゲート１２００とが交差するいかなる領域も含めてその上に印刷するが、シリコン島１０００及びシリコンゲート１２００の端部は被覆せずに残す。その後、スピンオンドーパント１３００を乾燥させ、硬化させる。次に、スピンオンドーパント１３００と接触し、その拡散距離内に含まれるシリコンゲート１２００及びシリコン島１０００を、スピンオンドーパント１３００をアニールすることによってドープする。結果として得られる露出したドープシリコン領域１４００（すなわち、スピンオンドーパント１３００の拡散距離内にある領域）を、図２Ｂに示す。
[0052]（例えば、シリサイド形成金属の前駆体を含有する）金属前駆体インクを、ドープシリコン領域１４００を含めて、シリコンゲート１２００及びシリコン島１０００の露出した端部上に、好ましくは、露出したシリコン表面及び／又は誘電体層１３００の表面エネルギー改変後に、（例えば、印刷によって）選択的に堆積させる。金属前駆体インクを乾燥させ、（必要であれば）還元して、シリコンゲート１２００及びシリコン島１０００の端部上にシリサイド形成金属を形成し、次いで、このシリサイド形成金属をアニールして、図２Ｃに示すように、金属シリサイド１５００を形成する。金属シリサイドコンタクト１５００を、ドープ誘電体層の縁部に形成する場合、それらのコンタクトは「縁部」コンタクトと呼ぶことができる。金属シリサイド１５００上に、導電性金属相互接続１６００を、図２Ｄに示すように、スピンオンドーパントの縁部に隣接して（又は接触して、若しくは僅かに重ね合わせて）形成する。こうすることによって、金属シリサイドコンタクト１５００と、金属コンタクトパッド（又は相互接続の端部）１６００との接触が確実に最大となる。金属シリサイドが不連続である、ある実施形態では、図２Ｄに示すように、相互接続をドープ誘電体縁部まで印刷する必要がある。或いは、金属パッド／相互接続１６００は、図２Ｅに示すように、スピンオンドーパント端部からずらして（ｏｆｆｓｅｔ）もよいが、シリサイド化したパターン付きシリコンフィーチャの周囲表面全てと実質的に接触させる。（図２Ｄ及び２Ｅに示す縁部コンタクトとは異なり）連続又は不連続シリサイドを、スピンオンドーパント、又は他の誘電体層中の開口内に形成する場合、金属パッド／相互接続は、単にコンタクト上に印刷するだけでよく、こうすることによって、バイアホールが確実に相互接続金属で完全に被覆されることになる。かかる実施形態、及びその変形形態について、例示的な電気デバイスを参照しながら、以下でより詳細に論じる（図７Ａ及び７Ｂも参照）。
[0053]図３Ａ〜３Ｄは、金属シリサイドが凝集し得る（又は不連続となる）例示的な代替実施形態を示す。しかし、凝集は必ずしも必要というわけではない。図３Ａでは、ドープ誘電体２０００を、ドープシリコンが求められる領域に印刷する。次いで、図３Ｂに示すように、ドープ誘電体２０００上に、一般にはシリコン前駆体インクを印刷し、インクを乾燥させ、シリコン前駆体を硬化させることによって、シリコン島２２００を形成する。次いで、高温アニールステップの間、ドーパントを、下にあるドープ誘電体２０００から、実質的にシリコン島２２００の厚さ全体に拡散させる。本明細書で説明したように、ゲート誘電体２６００（図３Ｅ参照）を、シリコン島２２００の少なくともチャネル領域上に、又はそこを覆って形成することができる。次いで、図３Ｂに示すように、高ドープシリコン又は金属ゲート２３００を、シリコン島２２００のチャネル領域上で交差させて形成する。ゲートの印刷後、図３Ｃに示すように、シリサイド形成金属前駆体インクを、ソース及びドレイン領域上に印刷し、次いで、乾燥させ、硬化させ、アニールして、金属シリサイド領域２４００を形成する。本方法では、島２２００を下からドープしたため、比較的広いドープシリコン領域が得られるので、シリコン島２２００のソース及びドレイン領域に沿ったどこにでも金属インクを印刷し、それを用いてシリサイドを形成することができる。次に、図３Ｄに示すように、金属シリサイド２４００上に、又はそこを覆って、金属相互接続２５００を印刷又は他の形で形成することができる。本方法では、図２Ｄに示すように、スピンオンドーパント又は層間誘電体の縁部まで金属相互接続を印刷する必要がないので、金属相互接続を印刷する際に自由度が更に得られることになる。本方式に従って製造したデバイスの断面図（原寸に比例して描かれてはいない）を図３Ｅに示す。
[0054]別の工程フローでは、金属シリサイドは、連続する。例えば、シリコン島又はゲートを印刷するステップの間、局所相互接続が求められる基板領域に、シリコンインクをやはり印刷することができる。シリコンインクを作製する適当な配合物及び方法は、１つ又は複数のシラン、ゲルマン、シラゲルマン、ポリシラン、ポリゲルマン、ポリシラゲルマン、及び／又はシリコン及び／又はゲルマニウムナノ粒子を含むことができる。シランインクを局所相互接続用に（シリコン島又はゲートのいずれかと同時に）印刷した後、その上にドープ誘電体を印刷又は他の形で形成し、次いで、金属前駆体インクを（例えば、スピンコーティング、スプレーコーティング、又は無電解めっきによって）露出したシリコン領域上に堆積させることができる。シリサイド化アニールの後、金属シリサイドが、コンタクト領域、並びに露出した局所相互接続領域に形成される。当然ながら、この「連続シリサイド」工程はまた、ドープ誘電体層がシリコン島の前に形成される場合にも作用する。
[0055]別の実施形態では、図４Ａに示すように、シリサイド形成金属インク３４００を選択的に堆積させる前に、シリコン層３３００を（例えば、誘電体層３２００、及び露出した基板３１００の一部分上に）形成して、露出したシリコン表面を設けることができる。かかる実施形態では、基板３１００は、当技術分野で既知の適当な任意の材料を含むことができる。例えば、基板は、それだけに限られるものではないが、ガラス（例えば、石英）シート若しくはスリップ、プラスチック及び／又は金属箔、シート、若しくはスラブ（例えば、アルミニウム又はステンレス鋼箔、ポリカーボネート、ポリエチレン、及びポリプロピレンエステル、ポリイミド等のプラスチックシート又は膜等）、シリコンウェハ等を含むことができ、これらは全て、その上に１つ又は複数のバッファ層（ポリイミド又はその他のポリマー、シリコン及び／又は酸化アルミニウム等）を更に含むことができる。シリコン層３３００は、シリコン含有インクを印刷し、次いでそのシリコン含有インクを乾燥させ、硬化させることによって形成することができる。かかる実施形態では、金属前駆体インクによって形成したパターンが相互接続パターンを含む場合、シリコン含有インクを、相互接続パターンを含む初期パターンとして印刷することができる。更に、この初期パターンは、１つ又は複数のシリコン島を更に含むことができる。シリコン層３３００を乾燥させた（且つ、任意選択で硬化させた）後、その上に金属前駆体インクを印刷し、乾燥させて、金属前駆体層３４００を形成することができる。任意選択で、シリサイド化の前に、金属前駆体層３４００を還元して、金属膜を形成してもよい。図４Ａの構造を、金属シリサイド相互接続（例えば、図４Ｂの構造３５００）を形成するのに十分な温度及び時間の間加熱（例えば、アニール）することができる。
[0056]好ましい実施形態では、金属前駆体インクを選択的に堆積させることによって、１ミクロン〜約２００ミクロン、又はその範囲内の任意の値範囲（例えば、２〜約１００ミクロン）の最小幅を有するパターンを形成する。様々な実施形態では、このパターンは、約２５ナノメートル〜約１０ミクロンの最大厚さ、又はその範囲内の任意の値範囲（例えば、２５ナノメートル〜約１ミクロン）を有する。好ましい実施形態では、このパターンは、露出したシリコン表面を覆って金属シリサイドを形成するのに十分な厚さを有し、且つ、露出したシリコン表面を覆うシリサイド形成金属の残りのインクを有する。
[0057]様々な実施形態では、シリコンコンタクトを形成するために、金属前駆体インク及びシリコン表面を、金属シリサイドを形成するのに十分な時間長さの間、第１の温度まで加熱する。その温度範囲は、１００℃〜約１０００℃（例えば、約２００℃〜約７００℃、又は２５０℃〜約４００℃等、その範囲内の任意の値範囲）でよい。コンタクト及び／又は相互接続を形成する加熱時間は、１分〜約２４時間（例えば、２分〜約２４０分、又は約１０〜約１２０分等、その範囲内の任意の値範囲）でよい。かかる条件によって、硬化ステップ（例えば、シリコンフィーチャの形成中に、シランポリマーを脱水素する）又は固相結晶化ステップ（例えば、５５０〜９００℃、一例として、約６００℃の温度で）の一部として、シリサイド化を生じることが可能となり得る。
[0058]一実施形態では、金属前駆体インクから得られた金属前駆体を加熱し、還元するステップによって、金属前駆体が露出したシリコン表面と接触していない領域にも金属を形成することができる。好ましくは、金属前駆体は不活性雰囲気中で加熱し、この雰囲気中には還元ガスを更に含めることができる。ある変形形態では、還元ガスは、水素（例えば、Ｈ２）を含むか、又は本質的に水素（例えば、Ｈ２）から成る。
[0059]いくつかの実施形態では、シリサイド形成金属前駆体インクを、任意選択で、露出したシリコン表面に隣接する誘電体層上に選択的に堆積させて、相互接続を形成することができる。好ましい一変形形態では、金属前駆体インクを選択的に堆積させる前に、誘電体層中にバイアホールを形成して、露出シリコン表面を露出させておいてもよい。他の変形形態では、誘電体層は、スピンオンドープガラス配合物を含み、この配合物を印刷して、誘電体層を形成することができる。ある実装形態では（例えば、相互接続が金属シリサイドを含む場合）、スピンオンドープガラス配合物を、相互接続パターン及びバイアホールの露出シリコン表面を露出させる誘電体パターンとして選択的に印刷する。
[0060]いくつかの変形形態では、露出したシリコンとは接触していない金属前駆体を還元して得られる金属によって、シード層を形成することができる。この金属シード層上に、バルク導電性金属を、例えばめっきによって選択的に堆積させることができる。めっきは、無電解めっきを含むことができ、又は代替形態では、導電性金属の電気めっきを含むことができる。一実施形態では、無電解めっきは、シリコンを有する基板、その表面上の金属シリサイド、及びそこに隣接し、シード層を上に有する誘電体材料を、周囲温度から８５℃の温度で、シード層上にバルク導電性金属を所定の厚さまでめっきするのに十分な時間長さの間、バルク導電性金属塩又は錯体溶液に浸漬させるステップを含む。金属を電気めっきによって堆積させる変形形態では、シード層を上に有する基板を、バルク導電性金属塩又は錯体溶液に浸漬させ、機能材料上にバルク導電性金属を所定の厚さまでめっきするのに十分な時間長さの間、この基板及び溶液に電位を印加する。Ｐｄがシード層に特に有用な金属である。というのは、他の任意の金属のほとんどを、その上にめっきすることができるからである。
[0061]様々な実施形態では、バルク導電性金属は、Ａｌ、Ａｇ、Ａｕ、Ｃｕ、Ｐｄ、Ｐｔ、Ｎｉ、Ｃｒ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、及びそれらの合金／混合物から成る群から選択される。好ましくは、バルク導電性金属は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、及び／又はＰｄである。いくつかの実装形態では、バルク導電性金属をアニールする。アニールは、シリコンコンタクト及び／又はバルク導電性金属の抵抗を調整することが可能なガス雰囲気中で実施することができる。例示的な実施形態では、ガス雰囲気は、フォーミングガス、Ｎ２、Ａｒ、及びそれらの混合物から成る群から選択される。様々な実施形態では、バルク導電性金属は、少なくとも３００℃の温度でアニールする。他の実施形態では、アニール温度は、９００℃以下である。バルク導電性金属は、約１秒〜約２４時間の時間長さ、又はその範囲内の任意の時間範囲（例えば、約２分〜約２４０分、１０分〜１２０分等）の間アニールすることができる。
[0062]いくつかの例示的な実装形態では、シリサイド形成金属インク部分は、様々な厚さを有することができる。例えば、インクの第１の部分は、第１の厚さを有することができ、インクの第２の部分は、第２の厚さを有することができ、第１の厚さと第２の厚さとは互いに異なる。より低い線抵抗又はシート抵抗が求められる場合には、より多量のインク（例えば、より厚いシリサイド形成金属）を堆積させることが好ましい。典型的には、コンタクトが求められる領域上には、より少量の金属前駆体インクを印刷し、一方、パターンの相互接続部分には、より多量の金属前駆体インクを印刷する。インクを選択的に堆積させる接触角は、パターン中で異なる金属高さ及び／又は線幅を設けるように、局所的に変えることができる。ある実施形態では、インクの厚さは、各領域（例えば、ソース、ドレイン、及び／又はゲートへのコンタクト）ごとに独立して制御する（ゲート上では比較的厚い金属シリサイド層を形成するが、ソース／ドレイン端子上ではより薄いコンタクト層を形成する、等）。
[0063]例示的な実施形態では、シリサイド形成金属前駆体インク配合物を、ソース及びドレインコンタクト領域、及びゲート全体上に選択的に堆積させ、ソース及びドレインコンタクトと同時に、ゲート上にシリサイドを形成する。かかる実施形態では、ゲートは、アモルファスシリコン及び／又はポリシリコンを含むことができ、加熱ステップの間に、シリコンを完全に消費する程十分な厚さの金属前駆体インクを印刷することによって、金属シリサイドに完全に変換することができる。或いは、（例えば、多結晶及び／又はアモルファスシリコンゲートが実質的に一定の厚さを有する場合）、ゲートは、異なるゲート上のシリサイド形成金属の厚さを変えることによって、基板（又はその領域若しくは一部分）にわたって変動する抵抗を有することができる。他の実施形態では、ゲートは、ゲート用のシリコン層の厚さを変え、次いで、異なるゲート上に、シリサイド形成金属を実質的に一定の厚さで堆積させることによって、基板（又はその領域若しくは一部分）にわたって変動する抵抗を有することができる。（例えば、金属前駆体層又は膜の厚さを変え、露出したシリコン表面を覆う金属前駆体の実質的に全てから金属シリサイドを形成することによって）ゲートの抵抗率が基板にわたって変動する場合、異なる仕事関数、したがって、異なる機能性を有する様々な異なるトランジスタを設けることができる。
[0064]一実施形態では、インク（又は、インクを乾燥させて得られる金属前駆体）の少なくとも一部分は、インク（又は金属前駆体）の少なくとも１つの他の部分よりも大きい厚さを有する。この実施形態では、厚さをこのように大きくすることによって、他の部分（複数可）に比べて線薄化及び／又は線破断を低減させるのに十分となる。
[0065]いくつかの実施形態では、工程フローは、層間誘電体として使用し得るドープ誘電体が、デバイスを覆って連続して存在することには依存しない。例えば、一変形形態では、ドーパント（例えば、ポリイミド等の高分子バインダ又はキャリア及び溶媒中の従来の液相ドーパント）を、露出したシリコン表面上にスクリーン印刷し、活性化ステップ（例えば、高温アニールステップ）の間、ドーパントをシリコン中に拡散させる。活性化ステップ温度は、７００〜１０００℃の範囲でよく、アニール環境（例えば雰囲気）は、Ｎ２、Ｏ２、フォーミングガス、又はそれらの組合せを、真空又は周囲圧力で含むことができる。この高温アニールの間、スクリーン印刷したドーパントは好都合なことにバーンオフ（ｂｕｒｎ ｏｆｆ）することができ、その後には、ドーパント原子又はドーパント（Ｐ、Ｂ、Ａｓ等）をその下にあるシリコン中に拡散させる他のドーパント源材料だけが残ることになる。任意選択で、活性化ステップ後に残るいかなる炭素及び／又は酸素残留物も、酸素プラズマを用いて（例えば、灰化によって）、又は従来のウェットエッチング（例えば、水性Ｈ２ＳＯ４／Ｈ２Ｏ２［ピラニア（Ｐｉｒａｎｈａ）］エッチング）を用いて洗浄することができる。この方式では、酸素プラズマ及びウェットエッチングのどちらも、トランジスタ製造工程に適合するものであり、どちらの工程も、ゲート酸化物、シリコンチャネル、又はゲートが、ポリシリコンを含むか、又は本質的にポリシリコンから成る場合、それらに悪影響を及ぼすことはない。この工程では、シリコンをドープするが、酸化物又は層間誘電体は残らない。スクリーン印刷又はスピンオンしたドーパントが、活性化後も定位置に留まる代替実施形態では、こうしたドーパントを、リソグラフィ、ウェット又はドライエッチング等の従来の工程によって除去して、バイア及び／又はコンタクト開口を形成することができる。この工程は、金属シリサイドコンタクトを形成するのに有効である。
[0066]しかし、基板表面上に酸化物がない場合、（ドープ、又は非ドープ）シリコン表面を、酸化物に対して選択的にウェッティングすることは可能でないことがある。したがって、金属前駆体インクを、その印刷表面上に付着させなければならない。このように、コンタクト及び相互接続（又は金属シード層）を、単一のステップで形成することができる。相互接続及び／又はシード層が求められる場合、当技術分野で既知の従来方法によってシリサイドを形成した後に、層間誘電体層を堆積させることができる。また、本明細書に記載の様式、及び／又は当技術分野で既知の様式で、層間誘電体中にコンタクトホールを形成し、コンタクトホール中、及び層間誘電体上に（例えば、相互接続用の）１つ又は複数のメタライゼーション層を形成することができる。
トランジスタを作製する例示的な方法
[0067]本発明の別の態様は、トランジスタを作製する方法に関し、そのステップを図５Ａ〜５Ｆに示す。一般に、基板４１００上に、半導体層（例えば、シリコン）４２００を形成する。その後、図５Ｂに示すように、半導体層上に、（例えば、ウェット若しくはドライ熱酸化、気相堆積法［例えば、ＣＶＤ、ＰＥＣＶＤ、ＨＤＰ−ＣＶＤ等］、又は液相堆積法によって形成した）ゲート誘電体４３００を形成し、その上にゲート４４００を形成する。次いで、ゲート誘電体層４３００の、ゲート４４００によって露出した部分を除去する。図５Ｃに示すように、半導体層４２００及びゲート４４００を含めて、この基板上に、ドープ誘電体層４５００をパターニング、又はブランケット堆積させる。その後、基板及びその上の構造を加熱して、半導体層４２００の領域中にドーパントを拡散させ、それによって、ソース及びドレイン端子４２１０及び４２２０を形成する。ここで、半導体層領域はドープされる（例えば、構造４２１０及び４２２０）が、半導体層中のチャネル領域部分４２３０は、ドープされずに残る。ゲート４４００がシリコンを含む場合、ドーパントが、ドープ誘電体４５００からゲート４４００中に拡散することになり、図５Ｃに示すように、ドープゲート構造４４１０を形成する。いくつかの実施形態では、図５Ｄに示すように、ドープ誘電体層４５００を構造上に残し、その中にバイアホール４３１０を形成する。或いは、バイアホールは、ドープ誘電体を、バイアホールを含むパターンとして印刷することによって形成してもよい。金属前駆体インクを、露出したシリコン表面上、及び隣接する誘電体層上に堆積させ、インクを乾燥させて、図５Ｅに示すように、シリサイド形成金属前駆体４３２０を形成する。次いで、シリサイド形成金属前駆体４３２０を硬化及び／又は還元して、金属相互接続４３５０を形成し、その後、露出したシリコン表面（例えば、ソース／ドレイン端子４２１０及び４２２０）と接触している（還元した）シリサイド形成金属前駆体を加熱して、図５Ｆに示すように、シリコンコンタクト４３４０を形成する。
[0068]代替実施形態では、ドープ誘電体層４５００は、金属前駆体インクを堆積させる前に除去してもよい。一変形形態では、ドープ誘電体層４５００は、ポリアミド、アクリル、又はポリ（エチレン酸化物）等、比較的可燃性の有機材料を含む。この場合、図５Ｃのドープ誘電体層４５００は、上記段落[0065]で説明したように、高温雰囲気中での加熱によって「バーンオフ」することができ、それによって図５Ｇに示す構造の前駆体を形成することができる。或いは、本明細書に記載の方法（ウェットエッチング等）を用いて、ドープ誘電体層４５００を除去してもよい。
[0069]図５Ｇを参照すると、代替実施形態では、シリサイド形成金属含有インクを、基板４１００の露出した部分、並びにドープしたソース及びドレイン端子４２１０及び４２２０上に印刷することができる。インクを乾燥させて、シリサイド形成金属前駆体（例えば、構造４６００及び４６１０）を形成する。金属前駆体、及び前駆体と接触しているシリコン表面（例えば、ソース及びドレイン端子４２１０及び４２２０部分）をアニールして、図５Ｈに示すように、金属シリサイド縁部コンタクト４７００及び金属相互接続４６２０を形成することができる。例示的な実施形態では、インクは、シリサイド形成金属前駆体及び溶媒を含む。好ましくは、シリサイド形成金属前駆体は、Ｐｄを含む。
[0070]任意選択で、層間誘電体を、ゲート及び半導体層上に堆積させることができる。次いで、シリサイド形成金属含有インクを、層間誘電体によって露出した、連続する半導体層の一部分及びゲート上に印刷する。更に、インクはまた、印刷前の層間誘電体の表面エネルギーの更なる改変の有無にかかわらず、層間誘電体の、半導体層露出領域に隣接する領域及びゲート上に印刷することができる。その後、インクを乾燥させて、シリサイド形成金属前駆体を形成することができ、次いで、この前駆体を十分に加熱して、（半導体層の露出領域及びゲート上に形成した金属シリサイドに加えて）層間誘電体上に金属シード層又は相互接続を形成することができる。
[0071]上述の実施形態では、ゲート誘電体は、熱酸化によって形成することができる。代替形態では、ゲート誘電体は、液相誘電体前駆体を印刷又は被覆することによって形成することができる。一変形形態では、シリコン及び／又はゲルマニウム前駆体を含有する液相インクを、基板上にパターンとして印刷することによって、連続する半導体層を形成することができる。かかる変形形態では、シリコン及び／又はゲルマニウム前駆体は、ヒドロシラン、ヒドロゲルマン、ヒドロシラゲルマン、（シクロ）シラン、（シクロ）ゲルマン、（シクロ）シラゲルマン、（ポリ）シラン、（ポリ）ゲルマン、及び／又は（ポリ）シラゲルマン、及び／又はシリコン及び／又はゲルマニウムナノ粒子を含有したインクを含む。
[0072]一実装形態では、ゲートを形成するステップは、相互接続パターンを形成するステップを更に含むことができる。いくつかの変形形態では、ゲート及び／又は相互接続パターンは、液相シリコン及び／又はゲルマニウム前駆体（例えば、（ポリ）シラン及び／又は（ポリ）ゲルマン含有インク）を、半導体層及びゲート誘電体を覆って印刷することによって形成することができる。先の実施形態及び変形形態に関して説明したように、金属相互接続前駆体を印刷する、又は金属相互接続を、印刷した相互接続パターン（印刷した金属シード層、金属シリサイド層、又はドープ半導体層を含み得る）上にめっきすることができる。好ましくは、金属相互接続は、金属シード層上に無電解めっきする。
ダイオードを作製する例示的方法
[0073]本発明の追加の態様は、上述のコンタクト及び／又は相互接続から形成されるダイオード及び他のデバイスに関する。印刷した金属インクは、結合コンタクトを形成するのに有用となり得、この場合、印刷したトランジスタのソースとゲート、又はドレインとゲートを電気的に接続して、ダイオードを形成することができる。或いは、上記で説明したように、ソースとドレインを電気的に接続して、コンデンサを形成することができる。抵抗器等の他のデバイスを、本明細書に記載のように形成することもできる。コイル又は蛇行パターンを、電気回路等の（半）導体フィーチャを覆う誘電体又は他の絶縁表面上に印刷し、本発明に従って金属シリサイドコンタクトを形成する（例えば、誘電体又は他の絶縁層下の回路内の）２つのシリコン表面部分を露出させることによって、インダクタを形成することができる。
[0074]この場合、金属を、コンタクト領域上、並びにフィールド酸化物及び／又は層間誘電体上に印刷又は選択的に堆積させて、適当な接続（複数可）を形成する。ポリシリコンゲートをダイオードワイヤ薄膜トランジスタに使用する場合、トランジスタが動作する周波数を増大させるために、その抵抗率を下げなければならない。この結果を得るために、図６Ａ〜６Ｃに従ってダイオードを形成することができる。図６Ａは、印刷したシリコン島５１００及びゲート５２００を示す。図６Ｂでは、ドープ誘電体層５３００をゲート及びソース／ドレイン領域を覆って所定のパターンとして印刷し、ゲートをソース／ドレイン端子に接続する金属シリサイドストラップ用の空間又は開口５４００を残すことができる。図６Ｃに示すように、次いで、誘電体層５３００の開口５４００中に金属層５５００を（例えば、印刷又はブランケット堆積によって）形成することができる。先に説明したように、表面エネルギーの改変を用いることによって、金属インクは、シリコン層５１００及び５２００の主に露出領域上に、又は露出領域上だけにウェッティング又は印刷されることになり、誘電体５３００は被覆されずに残る。シリサイド化ステップの完了後、次にゲートを複数箇所にある島の片側に接続すると、この薄膜トランジスタはダイオードとして動作する。複数のストラップを使用する利点は、ゲート抵抗率が低下し、それによってダイオードがより高い周波数で動作することが可能となる点である。ダイオードを形成する方法の諸ステップ、及びその例示的な変形形態について、以下でより詳細に論じる。
[0075]一般的な方法によれば、ゲート誘電体を基板上の露出したシリコン表面（例えば、図６Ａの５１００）上に形成する。次いで、ゲート誘電体上に、ゲート（例えば、図６Ａの５２００）を形成する。次に、ドーパントを含有したパターン付きドープ誘電体（例えば、図６Ｂの５３００）を、露出したシリコン表面の少なくとも一部分上に形成する。次いで、ドーパントをシリコン層５１００及び５２００の、パターン付きドープ誘電体５３００の拡散距離の範囲内の領域中に拡散させる。シリコン表面の少なくとも露出した部分上に、シリサイド形成金属を含むインクを印刷し、その後乾燥させて、シリサイド形成金属前駆体を形成する。金属前駆体、及び金属前駆体と接触しているシリコン表面を十分に加熱して、金属シリサイド層を形成する。露出したシリコンと接触している領域以外の領域では、シリサイド形成金属前駆体は、かかるデバイスの局所相互接続として機能する金属を形成する。
[0076]上述の一般的な方法に従って作製したダイオードのシリコン表面は、第１のシリコン島を備えることができる。いくつかの実施形態では、ゲートはポリシリコンを含み、金属前駆体及びシリコン表面を加熱するステップによって、金属前駆体及びゲートを更に十分に加熱して、ゲート上に（及び／又はゲートから）金属シリサイド層を形成する。好ましい実施形態では、パターン付きドープ誘電体は、スピンオンドープ誘電体配合物を含む。かかる実施形態では、スピンオンドープ誘電体を、ゲートをシリコンのドープ領域に接続する複数の金属シリサイドストラップ用の空間又は開口を中に有するパターンとして形成（又は印刷）する。例示的な実施形態では、シリサイド形成金属は、Ｐｄを含む。
例示的なダイオード
[0077]上述の方法に従って、様々なダイオードを形成することができる。一実施形態では、ダイオードは、シリコン表面を有する基板を備え、シリコン表面の少なくとも一部分上に金属シリサイド層を有する。このダイオードは、基板上、又はそこを覆う金属シード層を更に備え、この金属シード層は、金属シリサイド層と連続し、相互接続のパターンとなっている。金属シリサイド層及び金属シード層上に、バルク導電性金属をめっきして、相互接続を形成する。いくつかの実装形態では、金属シード層は、本明細書に記載のように印刷することができる。例示的な実施形態では、金属シード層は、Ｐｄ、Ｐｔ、Ｎｉ、Ｃｒ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｔｉ、並びにそれらの合金及び混合物から成る群から選択されたシード金属を含む。しかし、Ｐｄが好まれる。というのは、ほぼ全ての他の金属が、Ｐｄ上に選択的にめっきされることになるからである。有利には、金属シリサイドはパラジウムシリサイドを含み、及び／又はシード金属は本質的にＰｄ２Ｓｉから成る。バルク導電性金属は、Ａｌ、Ａｇ、Ａｕ、Ｃｕ、Ｐｄ、Ｐｔ、Ｎｉ、Ｃｒ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、及びそれらの合金から成る群から選択することができる。好ましい実施形態では、バルク導電性金属は、Ａｇ、Ａｕ、Ｃｕ、又はＰｄを含む。或いは、又は更に、バルク導電性金属は、本質的にＡｇ又はＣｕから成ることができる。
[0078]ダイオードに関する第２の実施形態では、基板のシリコン表面上のゲート誘電体上、又はそこを覆ってゲートを形成する。このダイオードは、ドーパントを含有したパターン付きドープ誘電体を更に含む。ドーパントは、パターン付きドープ誘電体下の基板領域中に存在し、パターン付きドープ誘電体によって露出した基板領域中には実質的に存在しない。このダイオードは、ゲート上、及びシリコン表面中又は上のソース／ドレイン端子の少なくとも一部分上に金属シリサイド層を有する。金属シード層を、基板上に、又はそこを覆って形成し、この金属シード層は、ゲート上の金属シリサイド層、及びソース／ドレイン端子の少なくとも一部分上の金属シリサイド層のどちらとも連続している。この一般的な実施形態には多くの変形形態がある。例えば、シリコン表面は第１のシリコンフィーチャを含むことができ、及び／又はゲートはポリシリコンを含むことができる。他の変形形態では、ドープ誘電体は、スピンオンドーパントを含み、ゲートをソース／ドレイン端子に接続する複数の金属シリサイドストラップ用の空間又は開口を中に有する。好ましい実施形態では、金属シリサイドは、Ｐｄシリサイドである。
例示的な電気デバイス
[0079]本発明の更なる態様は、本発明によるコンタクト及び／又は相互接続から作製した電気デバイスに関する。図７Ａに示すように、一般的な一実施形態では、電気デバイスは、シリコン表面６２００を上に有する基板６１００と、バイアホール６４００を有する誘電体材料６３００とを備え、このバイアホール６４００によってシリコン表面の一部分が露出している。図７Ｂに示すように、このデバイスは、露出したシリコン表面６２００上のバイアホール６４００中に金属シリサイド層６５００を有し、また、この電気デバイスは、誘電体材料上に金属シード層６６００を有し、この金属シード層は、金属シリサイド層と連続している。金属シード層は、相互接続のパターンになっている。このデバイスは、金属シリサイド層及び金属シード層上に相互接続を形成するようにめっきしたバルク導電性金属６７００を更に有する。シード金属は、Ｐｄ、Ｐｔ、Ｎｉ、Ｃｒ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、Ｔｉ、並びにそれらの合金及び混合物から成る群から選択することができる。好ましくは、シード金属は、Ｐｄを含む。好ましい実施形態では、金属シリサイドはパラジウムシリサイドであり、及び／又はシード金属は本質的にＰｄ２Ｓｉから成る。いくつかの変形形態では、金属シード層は、（例えば、誘電体層上に）印刷することによって形成することができる。例示的な実装形態では、バルク導電性金属は、Ａｌ、Ａｇ、Ａｕ、Ｃｕ、Ｐｄ、Ｐｔ、Ｎｉ、Ｃｒ、Ｍｏ、Ｗ、Ｒｕ、Ｒｈ、及びそれらの合金／混合物から成る群から選択される。好ましい実施形態では、バルク導電性金属は、Ａｇ、Ａｕ、Ｃｕ又はＰｄである。
コンタクト及び局所相互接続の形成
[0080]金属シリサイドの、コンタクト材料としての実現可能性を、蒸着Ｐｄを用いて実証した。パラジムシリサイド（Ｐｄ２Ｓｉ）の形成によって、シリコン上に表面酸化物が存在する問題を克服し、従来のスピンコートしたシリコン膜に低抵抗オームコンタクトを形成し、それによって、シリコン表面から汚染物質を洗浄するための特別な洗浄（例えば、スパッタリング工程）の必要をなくした。ＰｄとＳｉとの反応は、Ｘ線回折、断面ＳＥＭ、及び４点プローブ測定によって確認したところ、Ｎ２又はＡｒ／Ｈ２中で３００℃で生じた。Ｐｄ２Ｓｉ及びＡｌの相互接続を用いた機能性バイアチェーン（コンタクト）についても同様に実証した。この場合の接触抵抗は、約１０−６オームｃｍ２であった。
結論／要約
[0081]したがって、本発明は、金属シリサイドを選択的に堆積させ、その後形成するステップと、任意選択で、同じ選択的堆積工程を用いて、局所相互接続を形成するステップとによって、コンタクトを形成する方法を提供する。本発明はまた、かかる印刷したコンタクト及び／又は局所相互接続から作製されるダイオード及び／又はトランジスタ等の電気デバイス、並びにかかるデバイスを形成する方法に関する。コンタクト用、並びに局所相互接続用の金属インクを同時に印刷することによって、従来の工程の欠点が低減又は解消される。例えば、この手法では、印刷ステップ数が減少し、また、いかなるエッチングステップも不要となる点が有利である。本発明の変形形態によって、相互接続線に異なる金属が求められる状況でも融通性が得られる。かかる状況では、印刷した金属は、コンタクト領域中の金属シリサイド用のシードとして働くだけでなく、無電解めっき又は他の金属用のシードとしても働くことができる。
[0082]前述の本発明の特定の実施形態は、例示及び説明のために呈示してきたものである。それらの実施形態は、網羅的なものでも、本発明を上記開示の精密な形に限定するものでもなく、上記の教示に照らせば、多くの改変形態及び変形形態が可能であることは明らかである。上記の実施形態は、本発明の原理及びその実際的な応用を最も良く説明するために選択し、記載したものであり、上記実施形態によって、当業者は、本発明及び様々な実施形態を、特定の使用に適するように企図された様々な改変形態と共に、最も良く利用することが可能となるであろう。本発明の範囲は、本明細書に添付の特許請求の範囲、及びそれらの均等物によって規定されるものである。

Claims (10)

  1. 金属シリサイドコンタクトを形成する方法であって、
    ａ）基板上に複数のシリコンアイランドを形成するステップであって、前記基板は前記複数のシリコンアイランドのそれぞれと隣接する誘電体表面を有し、前記誘電体表面は前記複数のシリコンアイランドのそれぞれのシリコン表面を露出している、前記複数のシリコンアイランドを形成するステップと、
    ｂ）パターンを形成するために、前記複数のシリコンアイランドの前記露出したシリコン表面、及び、前記露出したシリコン表面に隣接する前記誘電体表面上に、還元雰囲気又は不活性雰囲気中でのアニールの際に元素金属を生成する４、５、６、７、８、９、１０、１１又は１２族のシリサイド形成金属塩又は金属錯体及び溶媒を含むインクを選択的に堆積させるステップと、
    ｃ）前記インクを乾燥させて、シリサイド形成金属前駆体を形成するステップと、
    ｄ）前記シリサイド形成金属前駆体及び前記シリコン表面を、前記金属シリサイドコンタクトを形成するのに十分な時間長さの間、前記還元雰囲気又は不活性雰囲気中で、第１の温度まで加熱するステップであって、前記シリサイド形成金属前駆体を加熱することにより、前記誘電体表面上の前記シリサイド形成金属前駆体から金属相互接続又は金属シード層を形成する、当該ステップと
    を含む方法。
  2. 前記誘電体表面は誘電体層上にあり、
    前記インクを選択的に堆積させるステップは、前記露出したシリコン表面に隣接する前記誘電体層中のバイアホール又は開口の中に前記インクを印刷し、
    前記インクを乾燥させるステップおよび前記シリサイド形成金属前駆体を加熱するステップは、前記誘電体層上に前記金属相互接続又は前記金属シード層を形成する、請求項１に記載の方法。
  3. 前記露出したシリコン表面上にドーパントをスクリーン印刷するステップと、バーンオフ工程を用いて前記ドーパントを前記シリコン中に拡散させるステップとを更に含む、請求項１に記載の方法。
  4. ａ）基板の少なくとも一部分上に半導体層を形成するステップであって、前記基板は前記半導体層に隣接する誘電体表面を有する、前記半導体層を形成するステップと、
    ｂ）前記半導体層上にゲート誘電体を形成するステップと、
    ｃ）前記ゲート誘電体上にゲートを形成するステップであって、前記ゲート及び前記半導体層の少なくとも一方が、シリコン元素を含むステップと、
    ｄ）前記半導体層中にドーパントを拡散させるステップと、
    ｅ）（ｉ）前記半導体層又は前記ゲートの露出したシリコン表面上、及び、（ｉｉ）前記誘電体表面上に、還元雰囲気又は不活性雰囲気中でのアニールの際に元素金属を生成する４、５、６、７、８、９、１０、１１又は１２族のシリサイド形成金属塩又は金属錯体及び溶媒を含むインクを堆積させるステップと、
    ｆ）前記溶媒を除去するために前記インクを乾燥させるステップと、
    ｇ）前記４、５、６、７、８、９、１０、１１又は１２族のシリサイド形成金属塩又は金属錯体及び前記シリコン表面を加熱して、金属シリサイドコンタクトを形成するステップと
    を含む、デバイス作製方法。
  5. 前記半導体層を形成するステップが、前記基板上に、シリコン及び／又はゲルマニウム前駆体含有インクをパターンとして印刷又は堆積するステップを含む、請求項４に記載の方法。
  6. 前記半導体層が、シリコンを含み、前記ゲートが、ポリシリコンを含み、前記４、５、６、７、８、９、１０、１１又は１２族のシリサイド形成金属塩又は金属錯体及び前記シリコン表面を加熱するステップは、前記半導体層上に前記金属シリサイドコンタクトを形成し、前記ゲート上に金属シリサイド層を形成する、請求項４に記載の方法。
  7. 前記４、５、６、７、８、９、１０、１１又は１２族のシリサイド形成金属塩又は金属錯体及び前記シリコン表面は、不活性又は還元雰囲気中で加熱され、前記インクは、（ｉ）前記４、５、６、７、８、９、１０、１１、又は１２族の金属塩又は金属錯体と、（ｉｉ）前記溶媒とから成る、請求項４に記載の方法。
  8. ａ）基板上に、パターン付きドープ誘電体を形成するステップであって、前記基板は誘電体表面およびドーパントを含有する前記パターン付きドープ誘電体を有する、前記パターン付きドープ誘電体を形成するステップと、
    ｂ）前記パターン付きドープ誘電体中の、隣接する構造の少なくとも一部分上と、前記隣接する構造間の間隙とに、連続する半導体層を形成するステップと、
    ｃ）前記連続する半導体層上に、少なくとも前記間隙を覆ってゲート誘電体を形成するステップと、
    ｄ）前記連続する半導体層の、前記パターン付きドープ誘電体の拡散距離の範囲内の領域に前記ドーパントを拡散させるステップと、
    ｅ）前記ゲート誘電体上にゲートを形成するステップと、
    ｆ）前記連続する半導体層の露出した部分上、及び、前記基板の前記誘電体表面上に、還元雰囲気又は不活性雰囲気中でのアニールの際に元素金属を生成する４、５、６、７、８、９、１０、１１又は１２族のシリサイド形成塩又は金属錯体及び溶媒を含むインクを印刷し、前記インクを乾燥して前記溶媒を除去し、前記４、５、６、７、８、９、１０、１１又は１２族のシリサイド形成金属塩又は金属錯体及び前記シリサイド形成金属塩又は金属錯体と接触しているシリコン表面を十分に加熱して、金属シリサイド層を形成するステップであって、前記連続する半導体層及び前記ゲートの少なくとも一方が、前記シリコン表面を含む、当該ステップと
    を含む、デバイス作製方法。
  9. 前記４、５、６、７、８、９、１０、１１又は１２族のシリサイド形成金属塩又は金属錯体及び前記シリサイド形成金属塩又は金属錯体と接触しているシリコン表面を加熱するステップは、還元雰囲気又は不活性雰囲気中で、前記４、５、６、７、８、９、１０、１１又は１２族のシリサイド形成金属塩又は金属錯体及び前記シリサイド形成金属塩又は金属錯体と接触している前記シリコン表面をアニールするステップを含む、請求項８に記載のデバイス作製方法。
  10. ａ）誘電体表面を有する基板と、
    ｂ）前記誘電体表面上の複数のシリコンアイランドであって、露出した表面を有する前記複数のシリコンアイランドと、
    ｃ）前記複数のシリコンアイランド上又は上方の誘電体材料と、
    ｄ）前記複数のシリコンアイランドの前記露出した表面上の金属シリサイド層であって、前記金属シリサイド層における前記金属は、４、５、６、７、８、９、１０、１１又は１２族の金属であり、その塩または錯体は還元雰囲気又は不活性雰囲気中でのアニールの際に元素金属を生成するような金属である、金属シリサイド層と、
    ｅ）前記誘電体表面上の、前記金属シリサイド層と連続し、前記金属シリサイド層と同一な金属を含む金属シード層パターンと、
    ｆ）前記金属シリサイド層及び前記金属シード層パターン上にめっきされ、相互接続を形成する、バルク導電性金属と
    を備える、電気デバイス。
JP2014079578A 2007-07-17 2014-04-08 シード印刷及びめっきによるコンタクト金属及び相互接続金属の印刷 Active JP6073829B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US95997707P 2007-07-17 2007-07-17
US60/959,977 2007-07-17

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2010517173A Division JP2010533983A (ja) 2007-07-17 2008-07-17 シード印刷及びめっきによるコンタクト金属及び相互接続金属の印刷

Publications (2)

Publication Number Publication Date
JP2014150277A JP2014150277A (ja) 2014-08-21
JP6073829B2 true JP6073829B2 (ja) 2017-02-01

Family

ID=40260086

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2010517173A Pending JP2010533983A (ja) 2007-07-17 2008-07-17 シード印刷及びめっきによるコンタクト金属及び相互接続金属の印刷
JP2014079578A Active JP6073829B2 (ja) 2007-07-17 2014-04-08 シード印刷及びめっきによるコンタクト金属及び相互接続金属の印刷

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2010517173A Pending JP2010533983A (ja) 2007-07-17 2008-07-17 シード印刷及びめっきによるコンタクト金属及び相互接続金属の印刷

Country Status (6)

Country Link
US (2) US8158518B2 (ja)
EP (1) EP2168165A4 (ja)
JP (2) JP2010533983A (ja)
KR (1) KR101578229B1 (ja)
CN (1) CN101755339A (ja)
WO (1) WO2009012423A1 (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2168165A4 (en) * 2007-07-17 2012-07-04 Kovio Inc PRINTING CONTACT METAL AND PRINTING AND METALLIZING BY GERMS OF INTERCONNECTION METAL HOLES
US8099707B1 (en) 2008-03-17 2012-01-17 Kovio, Inc. Field configured electronic circuits and methods of making the same
US7667304B2 (en) * 2008-04-28 2010-02-23 National Semiconductor Corporation Inkjet printed leadframes
US8053867B2 (en) 2008-08-20 2011-11-08 Honeywell International Inc. Phosphorous-comprising dopants and methods for forming phosphorous-doped regions in semiconductor substrates using phosphorous-comprising dopants
US7951696B2 (en) 2008-09-30 2011-05-31 Honeywell International Inc. Methods for simultaneously forming N-type and P-type doped regions using non-contact printing processes
WO2010068511A1 (en) * 2008-11-25 2010-06-17 Kovio, Inc. Tunable capacitors
US8518170B2 (en) 2008-12-29 2013-08-27 Honeywell International Inc. Boron-comprising inks for forming boron-doped regions in semiconductor substrates using non-contact printing processes and methods for fabricating such boron-comprising inks
US8324089B2 (en) 2009-07-23 2012-12-04 Honeywell International Inc. Compositions for forming doped regions in semiconductor substrates, methods for fabricating such compositions, and methods for forming doped regions using such compositions
US8669169B2 (en) 2010-09-01 2014-03-11 Piquant Research Llc Diffusion sources from liquid precursors
US8629294B2 (en) 2011-08-25 2014-01-14 Honeywell International Inc. Borate esters, boron-comprising dopants, and methods of fabricating boron-comprising dopants
US8975170B2 (en) 2011-10-24 2015-03-10 Honeywell International Inc. Dopant ink compositions for forming doped regions in semiconductor substrates, and methods for fabricating dopant ink compositions
JP5637204B2 (ja) * 2012-12-10 2014-12-10 トヨタ自動車株式会社 シリコンカーバイトウエハの検査方法及び検査装置
CN105874575B (zh) 2013-12-16 2019-04-16 国立大学法人北陆先端科学技术大学院大学 半导体器件及其制造方法以及脂肪族聚碳酸酯
JP6436531B2 (ja) * 2015-01-30 2018-12-12 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
WO2016205722A1 (en) * 2015-06-17 2016-12-22 Stc.Unm Metal matrix composites for contacts on solar cells
US12074228B2 (en) 2015-06-17 2024-08-27 Unm Rainforest Innovations Metal-carbon-nanotube metal matrix composites for metal contacts on photovoltaic cells
US9799617B1 (en) 2016-07-27 2017-10-24 Nxp Usa, Inc. Methods for repackaging copper wire-bonded microelectronic die
TWI681447B (zh) * 2017-09-26 2020-01-01 穩懋半導體股份有限公司 耐高溫之化合物半導體基板之背面金屬改良結構
RU2688861C1 (ru) * 2018-03-12 2019-05-22 Федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" (КБГУ) Способ изготовления полупроводникового прибора
US11259402B1 (en) 2020-09-08 2022-02-22 United States Of America As Represented By The Secretary Of The Air Force Fabrication of electrical and/or optical crossover signal lines through direct write deposition techniques
CN112201615B (zh) * 2020-09-09 2024-04-19 长江存储科技有限责任公司 半导体器件的焊盘制造方法及半导体器件制造方法
JP2024104919A (ja) * 2023-01-25 2024-08-06 タカノ株式会社 シリコン構造体の製造方法
CN116936475B (zh) * 2023-09-15 2023-12-22 粤芯半导体技术股份有限公司 半导体器件制备方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2552159B2 (ja) * 1987-02-02 1996-11-06 セイコーエプソン株式会社 半導体装置及びその製造方法
JPH01136373A (ja) * 1987-11-24 1989-05-29 Nippon Telegr & Teleph Corp <Ntt> 薄膜型半導体装置の製法
JPH02224340A (ja) * 1989-02-27 1990-09-06 Seiko Epson Corp 薄膜トランジスタの製造方法
JP3346284B2 (ja) * 1998-07-06 2002-11-18 松下電器産業株式会社 薄膜トランジスタ及びその製造方法
US6479837B1 (en) 1998-07-06 2002-11-12 Matsushita Electric Industrial Co., Ltd. Thin film transistor and liquid crystal display unit
KR100420030B1 (ko) 2001-04-23 2004-02-25 삼성에스디아이 주식회사 태양 전지의 제조 방법
US6524880B2 (en) 2001-04-23 2003-02-25 Samsung Sdi Co., Ltd. Solar cell and method for fabricating the same
KR20050032114A (ko) * 2002-08-06 2005-04-06 아베시아 리미티드 유기 전기 소자
US6911385B1 (en) * 2002-08-22 2005-06-28 Kovio, Inc. Interface layer for the fabrication of electronic devices
US7102155B2 (en) * 2003-09-04 2006-09-05 Hitachi, Ltd. Electrode substrate, thin film transistor, display device and their production
JP2005260040A (ja) 2004-02-12 2005-09-22 Sony Corp ドーピング方法、半導体装置の製造方法および電子応用装置の製造方法
US7785922B2 (en) * 2004-04-30 2010-08-31 Nanosys, Inc. Methods for oriented growth of nanowires on patterned substrates
WO2006076603A2 (en) * 2005-01-14 2006-07-20 Cabot Corporation Printable electrical conductors
US8334464B2 (en) * 2005-01-14 2012-12-18 Cabot Corporation Optimized multi-layer printing of electronics and displays
US8461628B2 (en) 2005-03-18 2013-06-11 Kovio, Inc. MOS transistor with laser-patterned metal gate, and method for making the same
JP4636921B2 (ja) * 2005-03-30 2011-02-23 セイコーエプソン株式会社 表示装置の製造方法、表示装置および電子機器
JP2007142022A (ja) * 2005-11-16 2007-06-07 Seiko Epson Corp 金属配線とその製造方法、薄膜トランジスタ、電気光学装置、及び電子機器
US20070107773A1 (en) 2005-11-17 2007-05-17 Palo Alto Research Center Incorporated Bifacial cell with extruded gridline metallization
US20070169806A1 (en) * 2006-01-20 2007-07-26 Palo Alto Research Center Incorporated Solar cell production using non-contact patterning and direct-write metallization
JP2007139995A (ja) * 2005-11-17 2007-06-07 Hitachi Displays Ltd 表示装置およびその製造方法
KR101163791B1 (ko) * 2006-05-16 2012-07-10 삼성전자주식회사 유기 전자소자의 전극형성 방법, 이에 의해 형성된 전극을포함하는 유기박막 트랜지스터 및 이를 포함하는 표시소자
US7691691B1 (en) * 2006-05-23 2010-04-06 Kovio, Inc. Semiconductor device and methods for making the same
US8796125B2 (en) * 2006-06-12 2014-08-05 Kovio, Inc. Printed, self-aligned, top gate thin film transistor
EP1890322A3 (en) * 2006-08-15 2012-02-15 Kovio, Inc. Printed dopant layers
US7709307B2 (en) * 2006-08-24 2010-05-04 Kovio, Inc. Printed non-volatile memory
EP2168165A4 (en) * 2007-07-17 2012-07-04 Kovio Inc PRINTING CONTACT METAL AND PRINTING AND METALLIZING BY GERMS OF INTERCONNECTION METAL HOLES
US7977240B1 (en) * 2008-02-13 2011-07-12 Kovio, Inc. Metal inks for improved contact resistance

Also Published As

Publication number Publication date
WO2009012423A1 (en) 2009-01-22
US8158518B2 (en) 2012-04-17
US20120181636A1 (en) 2012-07-19
KR20100045968A (ko) 2010-05-04
JP2010533983A (ja) 2010-10-28
US20090020829A1 (en) 2009-01-22
CN101755339A (zh) 2010-06-23
JP2014150277A (ja) 2014-08-21
US8617992B2 (en) 2013-12-31
KR101578229B1 (ko) 2015-12-16
EP2168165A1 (en) 2010-03-31
EP2168165A4 (en) 2012-07-04

Similar Documents

Publication Publication Date Title
JP6073829B2 (ja) シード印刷及びめっきによるコンタクト金属及び相互接続金属の印刷
CA2701412C (en) Profile engineered thin film devices and structures
US8461628B2 (en) MOS transistor with laser-patterned metal gate, and method for making the same
US8796125B2 (en) Printed, self-aligned, top gate thin film transistor
US9045653B2 (en) Print processing for patterned conductor, semiconductor and dielectric materials
US7619248B1 (en) MOS transistor with self-aligned source and drain, and method for making the same
US8304780B2 (en) Printed dopant layers
US10332686B2 (en) High precision capacitors
US7701011B2 (en) Printed dopant layers
US9196641B2 (en) Printed dopant layers
US11302576B2 (en) Method of making a semiconductor device including a graphene barrier layer between conductive layers
JP2007335870A (ja) 印刷式自己整合トップゲート型薄膜トランジスタ
KR20090107937A (ko) 도전막의 형성 방법

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20141111

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20141111

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20141209

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150115

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20150323

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20150323

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151006

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160105

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160607

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20160905

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161104

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161206

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170105

R150 Certificate of patent or registration of utility model

Ref document number: 6073829

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250