JP6070223B2

JP6070223B2 - 映像信号処理装置及び方法

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Publication number: JP6070223B2
Application number: JP2013016424A
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Inventors: 吉田　篤史; 篤史吉田; 英樹相羽
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Publication date: 2017-02-01
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Description

本発明は、メモリに記憶されている映像信号の読み出し方を工夫した映像信号処理装置及び方法に関する。

現在、テレビジョン信号として伝送される映像信号は、フルＨＤと称される水平方向１９２０画素、垂直方向１０８０画素の高精細なフォーマットが主流となっている。映像信号のさらなる高精細化のため、フルＨＤフォーマットに対して水平方向及び垂直方向それぞれ画素数を２倍にした４Ｋフォーマットと称される超高精細なフォーマットの研究が進められている。

特開２０００−３１２３１１号公報特開平１０−１６４５８４号公報

４Ｋフォーマットの映像信号はフルＨＤフォーマットの映像信号に対して４倍の画素数を有する。従って、フルＨＤフォーマットの映像信号と同じ周波数で映像信号を画素単位で順次処理するには、４倍の速度で処理を行わなければならない。映像信号処理装置が４倍の速度で処理を行うことは容易ではなく、実現できたとしても発熱等の問題を有する。

そこで、４Ｋフォーマットの映像信号を水平方向に４分割して、水平方向の画素数をフルＨＤフォーマットの１／２、垂直方向の画素数をフルＨＤフォーマットの２倍とした４つの領域それぞれの映像信号を並列的に処理することが考えられる。

ところで、映像信号処理装置の一例として、隣接する実フレーム間に１または複数の補間フレームを内挿してフレーム周波数を増大させるフレームレート変換装置がある。フレームレート変換装置では、映像信号における画像の動きベクトルを検出し、動きベクトルに基づいて補間フレームそれぞれの画素を構成する補間画素を生成する。補間画素を生成する際には、映像信号の複数ラインそれぞれの画素データをラインメモリに書き込んで保持しておき、動きベクトルに応じた位置の画素データを読み出すことが必要である。

上記のように４Ｋフォーマットの映像信号を水平方向に４つの領域に分割したそれぞれの映像信号をフレームレート変換装置によって処理する場合、それぞれの領域の端部では動きベクトルの大きさによっては補間画素を生成するために参照すべき実画素（参照画素）が隣接する領域に位置することがある。

実フレーム内の領域１と領域２とが隣接しているとし、生成しようとしている補間フレームにおける領域１内の補間画素を生成するための所定の参照画素が領域２に位置しているとする。このとき、所定の参照画素は、生成しようとしている補間フレームにおける領域２内の補間画素を生成するためにも用いられる場合がある。

ラインメモリに書き込まれたその所定の参照画素の画素データを、領域１内の補間画素を生成するために読み出そうとする要求と、領域２内の補間画素を生成するために読み出そうとする要求とが同時になされた場合には、同時に２つの要求に対応することはできない。そこで、ラインメモリに書き込まれた同じ画素データが複数の処理において同時に必要となって読み出しの要求を受けるという事態に対して何らかの対策を施す必要がある。

特許文献１に記載の映像信号処理装置においては、上記の対策の１つとして、隣接する領域の一部の画素データを重複して保持しておくことが記載されている。特許文献１に記載されている対策では画素データを重複して保持しなければならないためメモリのサイズが大きくなってしまうという問題点がある。動きベクトルを検出するための画素の探索範囲を広くするほどメモリのサイズが大きくなってしまう。

本発明は、映像信号を記憶するメモリのサイズが大きくなることなく、メモリに記憶されている同じデータを複数の処理によって同時に読み出そうとする不具合を回避することができる映像信号処理装置及び方法を提供することを目的とする。

本発明は、上述した従来の技術の課題を解決するため、映像信号における複数の領域それぞれに含まれる画素データを記憶する複数のメモリと、前記複数の領域それぞれにおける画像の動きベクトルを検出する動きベクトル検出部と、前記複数のメモリそれぞれに対応して設けられ、前記動きベクトル検出部によって検出された動きベクトルに基づいて、前記複数のメモリから画素データを読み出す際のアドレスを制御するアドレス制御信号を生成する複数のアドレス制御部と、前記複数のアドレス制御部のうちのいずれかのアドレス制御部が、対応するメモリ以外の他のメモリから画素データを読み出すためのアドレス制御信号を生成して前記他のメモリから所定のアドレスの画素データを読み出すタイミングと、前記他のメモリに対応する他のアドレス制御部が、前記他のメモリから画素データを読み出すためのアドレス制御信号を生成して前記他のメモリから前記所定のアドレスの画素データを読み出すタイミングとが重複しないように、前記複数のメモリからの画素データの読み出しタイミングを制御するタイミング制御部とを備えることを特徴とする映像信号処理装置を提供する。

本発明は、上述した従来の技術の課題を解決するため、映像信号における複数の領域それぞれに含まれる画素データを複数のメモリに記憶させ、動きベクトル検出部が、前記複数の領域それぞれにおける画像の動きベクトルを検出し、前記複数のメモリそれぞれに対応して設けられた複数のアドレス制御部が、前記動きベクトル検出部によって検出された動きベクトルに基づいて、前記複数のメモリから画素データを読み出す際のアドレスを制御するアドレス制御信号を生成し、前記複数のアドレス制御部のうちのいずれかのアドレス制御部が、対応するメモリ以外の他のメモリから画素データを読み出すためのアドレス制御信号を生成して前記他のメモリから所定のアドレスの画素データを読み出すタイミングと、前記他のメモリに対応する他のアドレス制御部が、前記他のメモリから画素データを読み出すためのアドレス制御信号を生成して前記他のメモリから前記所定のアドレスの画素データを読み出すタイミングとが重複しないように、前記複数のメモリからの画素データの読み出しタイミングを制御して、前記複数のメモリから画素データを読み出すことを特徴とする映像信号処理方法を提供する。

本発明の映像信号処理装置及び方法によれば、映像信号を記憶するメモリのサイズが大きくなることなく、メモリに記憶されている同じ画素データを複数の処理によって同時に読み出そうとする不具合を回避することができる。

第１実施形態の映像信号処理装置を示すブロック図である。映像信号の１画面を４つの領域に分割した状態を示す図である。第１実施形態の映像信号処理装置及び方法を説明するための図である。第２実施形態の映像信号処理装置を示すブロック図である。第２実施形態の映像信号処理装置において複数のラインメモリそれぞれが記憶する画素データの領域を示す図である。

以下、各実施形態の映像信号処理装置及び方法について、添付図面を参照して説明する。以下詳述する各実施形態の映像信号処理装置及び方法は、隣接する実フレーム間に内挿する１または複数の補間フレームを生成するために、メモリに記憶されている映像信号の画素データをメモリより読み出すメモリ読み出し制御装置及び方法を例として示す。

＜第１実施形態＞
図１において、第１実施形態の映像信号処理装置に入力される映像信号Sinは、一例として４Ｋフォーマットの映像信号である。４Ｋフォーマットの映像信号Sinは、図２に示すように、１画面（１フレーム）が水平方向に４分割されて、４つの領域の映像信号Sin1〜Sin4として、映像信号処理装置に並列的に入力される。

映像信号Sin1の領域を領域１、映像信号Sin2の領域を領域２、映像信号Sin3の領域を領域３、映像信号Sin4の領域を領域４とする。図２において、領域１〜４内の垂直方向の一点鎖線は、領域１〜４それぞれの水平方向の中央を示している。映像信号Sin1〜Sin4は、第１実施形態の映像信号処理装置によって後述のように並列的に処理される。

映像信号Sin1〜Sin4は、それぞれ、後述するタイミング制御部１０による書き込みタイミング制御に基づいて、ラインメモリ１１〜１４に入力されて記憶される。ラインメモリ１１〜１４は、それぞれ、映像信号Sin1〜Sin4の１または複数ラインを記憶するラインメモリである。

映像信号Sinの同期信号Ssyncは、タイミング制御部１０と、アドレス制御部３１〜３４に入力される。同期信号Ssyncは、水平同期信号及び垂直同期信号を含む。

映像信号Sin1〜Sin4はフレームメモリ２０に入力され、それぞれ１フレーム遅延されて出力される。

動きベクトル検出部２１には、映像信号Sin1と、フレームメモリ２０より出力された、映像信号Sin1を１フレーム遅延した映像信号とが入力される。動きベクトル検出部２２には、映像信号Sin2と、フレームメモリ２０より出力された、映像信号Sin2を１フレーム遅延した映像信号とが入力される。

動きベクトル検出部２３には、映像信号Sin3と、フレームメモリ２０より出力された、映像信号Sin3を１フレーム遅延した映像信号とが入力される。動きベクトル検出部２４には、映像信号Sin4とフレームメモリ２０より出力された、映像信号Sin4を１フレーム遅延した映像信号とが入力される。

動きベクトル検出部２１〜２４は、図２に示す４つの領域１〜４それぞれの画像の動きベクトルMV1〜MV4を検出する。ここでは、動きベクトル検出部２１〜２４は、領域１〜４それぞれの隣接する２フレームの映像信号に基づいて動きベクトルMV1〜MV4を検出している。

動きベクトルMV1〜MV4の検出精度を向上させるために、次のようにしてもよい。動きベクトル検出部２１は、映像信号Sin1，Sin2の隣接する２フレームの映像信号に基づいて動きベクトルMV1を検出してもよい。動きベクトル検出部２２は、映像信号Sin1〜Sin3の隣接する２フレームの映像信号に基づいて動きベクトルMV2を検出してもよい。

動きベクトル検出部２３は、映像信号Sin2〜Sin4の隣接する２フレームの映像信号に基づいて動きベクトルMV3を検出してもよい。動きベクトル検出部２４は、映像信号Sin3，Sin4の隣接する２フレームの映像信号に基づいて動きベクトルMV4を検出してもよい。

さらには、動きベクトル検出部２１〜２４は、３フレーム以上の映像信号に基づいて動きベクトルMV1〜MV4を検出してもよい。動きベクトル検出部２１〜２４における動きベクトルMV1〜MV4の検出方法は任意である。

動きベクトルMV1はアドレス制御部３１に入力され、動きベクトルMV2はアドレス制御部３２に入力される。動きベクトルMV3はアドレス制御部３３に入力され、動きベクトルMV4はアドレス制御部３4に入力される。動きベクトルMV1〜MV4は、タイミング制御部１０にも入力される。

アドレス制御部３１〜３４は、映像信号Sinにおける複数の領域それぞれに含まれる画素データを記憶する複数のメモリ（ラインメモリ１１〜１４）に対応して設けられている。

図２に示すように、生成しようとしている補間フレームにおける領域１内の補間画素Pxiを生成するための実画素である参照画素Pxaが領域２に位置しているとする。補間画素Pxiは領域１，２の境界に比較的近い位置の補間画素である。補間画素Pxiを生成するための動きベクトルMV1は領域１，２の境界を跨いでいる。このように、領域１内の補間画素を生成するための実画素が領域２に位置する場合がある。

同様に、領域２内の領域１，２の境界に比較的近い位置の補間画素を生成するための実画素は領域１に位置する場合があり、領域２内の領域２，３の境界に比較的近い位置の補間画素を生成するための実画素は領域３に位置する場合がある。領域３内の領域２，３の境界に比較的近い位置の補間画素を生成するための実画素は領域２に位置する場合があり、領域３内の領域３，４の境界に比較的近い位置の補間画素を生成するための実画素は領域４に位置する場合がある。

領域４内の領域３，４の境界に比較的近い位置の補間画素を生成するための実画素は領域３に位置する場合がある。

そこで、アドレス制御部３１は、同期信号Ssyncと動きベクトルMV1とに基づいて、補間画素を生成するのに必要な画素データをラインメモリ１１または１２から読み出すためのアドレス制御信号Sac1を生成して、セレクタ４１，４２に供給する。

アドレス制御部３２は、同期信号Ssyncと動きベクトルMV2とに基づいて、補間画素を生成するのに必要な画素データをラインメモリ１１，１２，１３のいずれかから読み出すためのアドレス制御信号Sac2を生成して、セレクタ４１，４２，４３に供給する。

アドレス制御部３３は、同期信号Ssyncと動きベクトルMV3とに基づいて、補間画素を生成するのに必要な画素データをラインメモリ１２，１３，１４のいずれかから読み出すためのアドレス制御信号Sac3を生成して、セレクタ４２，４３，４４に供給する。

アドレス制御部３４は、同期信号Ssyncと動きベクトルMV4とに基づいて、補間画素を生成するのに必要な画素データをラインメモリ１３または１４から読み出すためのアドレス制御信号Sac4を生成して、セレクタ４３，４４に供給する。

タイミング制御部１０は、同期信号Ssyncと動きベクトルMV1〜MV4とに基づいて、セレクタ４１〜４４それぞれがアドレス制御部３１〜３４より出力されたアドレス制御信号Sac1〜Sac4のうちどのアドレス制御信号を選択すべきかを制御する選択制御信号を生成する。

具体的には、タイミング制御部１０は、アドレス制御部３１，３２より出力されたアドレス制御信号Sac1，Sac2のうちいずれを選択すべきかを制御する選択制御信号を生成してセレクタ４１に供給する。タイミング制御部１０は、アドレス制御部３１〜３３より出力されたアドレス制御信号Sac1〜Sac3のうちいずれを選択すべきかを制御する選択制御信号を生成してセレクタ４２に供給する。

タイミング制御部１０は、アドレス制御部３２〜３４より出力されたアドレス制御信号Sac2〜Sac4のうちいずれを選択すべきかを制御する選択制御信号を生成してセレクタ４３に供給する。タイミング制御部１０は、アドレス制御部３３，３４より出力されたアドレス制御信号Sac3，Sac4のうちいずれを選択すべきかを制御する選択制御信号を生成してセレクタ４４に供給する。

セレクタ４１がアドレス制御信号Sac1を選択しているときには、ラインメモリ１１からはアドレス制御信号Sac1で指定されたアドレスの画素データが読み出される。セレクタ４１がアドレス制御信号Sac2を選択しているときには、ラインメモリ１１からはアドレス制御信号Sac2で指定されたアドレスの画素データが読み出される。

セレクタ４２がアドレス制御信号Sac1を選択しているときには、ラインメモリ１２からはアドレス制御信号Sac1で指定されたアドレスの画素データが読み出される。セレクタ４２がアドレス制御信号Sac2を選択しているときには、ラインメモリ１２からはアドレス制御信号Sac2で指定されたアドレスの画素データが読み出される。セレクタ４２がアドレス制御信号Sac3を選択しているときには、ラインメモリ１２からはアドレス制御信号Sac3で指定されたアドレスの画素データが読み出される。

セレクタ４３がアドレス制御信号Sac2を選択しているときには、ラインメモリ１３からはアドレス制御信号Sac2で指定されたアドレスの画素データが読み出される。セレクタ４３がアドレス制御信号Sac3を選択しているときには、ラインメモリ１３からはアドレス制御信号Sac3で指定されたアドレスの画素データが読み出される。セレクタ４３がアドレス制御信号Sac4を選択しているときには、ラインメモリ１３からはアドレス制御信号Sac4で指定されたアドレスの画素データが読み出される。

セレクタ４４がアドレス制御信号Sac3を選択しているときには、ラインメモリ１４からはアドレス制御信号Sac3で指定されたアドレスの画素データが読み出される。セレクタ４4がアドレス制御信号Sac4を選択しているときには、ラインメモリ１４からはアドレス制御信号Sac4で指定されたアドレスの画素データが読み出される。

ラインメモリ１１から読み出された画素データは、セレクタ５１，５２に供給される。ラインメモリ１２から読み出された画素データは、セレクタ５１〜５３に供給される。ラインメモリ１３から読み出された画素データは、セレクタ５２〜５４に供給される。ラインメモリ１４から読み出された画素データは、セレクタ５３，５４に供給される。

タイミング制御部１０は、同期信号Ssyncと動きベクトルMV1〜MV4とに基づいて、セレクタ５１〜５４それぞれがラインメモリ１１〜１４より出力された画素データのうちどの画素データを選択すべきかを制御する選択制御信号を生成する。

具体的には、タイミング制御部１０は、ラインメモリ１１，１２より読み出された画素データのうちいずれを選択すべきかを制御する選択制御信号を生成してセレクタ５１に供給する。タイミング制御部１０は、ラインメモリ１１〜１３より読み出された画素データのうちいずれを選択すべきかを制御する選択制御信号を生成してセレクタ５２に供給する。

タイミング制御部１０は、ラインメモリ１２〜１４より読み出された画素データのうちいずれを選択すべきかを制御する選択制御信号を生成してセレクタ５３に供給する。タイミング制御部１０は、ラインメモリ１３，１４より読み出された画素データのうちいずれを選択すべきかを制御する選択制御信号を生成してセレクタ５４に供給する。

セレクタ５１は、タイミング制御部１０からの選択制御信号に基づいて、ラインメモリ１１，１２より読み出された画素データを択一し、選択した画素データ列を映像信号Sout1として出力する。セレクタ５２は、タイミング制御部１０からの選択制御信号に基づいて、ラインメモリ１１，１２，１３より読み出された画素データを択一し、選択した画素データ列を映像信号Sout2として出力する。

セレクタ５３は、タイミング制御部１０からの選択制御信号に基づいて、ラインメモリ１２，１３，１４より読み出された画素データを択一し、選択した画素データ列を映像信号Sout3として出力する。セレクタ５４は、タイミング制御部１０からの選択制御信号に基づいて、ラインメモリ１３，１４より読み出された画素データを択一し、選択した画素データ列を映像信号Sout4として出力する。

図３を用いて、以上説明したラインメモリ１１〜１４からの画素データの読み出し、及び、セレクタ５１〜５４による画素データの選択に基づく、映像信号Sout1〜Sout4の例を説明する。

図３の（ａ）〜（ｄ）は、それぞれ、映像信号Sout1〜Sout4の画素データ列を示している。図３の（ａ）〜（ｄ）において、“Sin1”，“Sin2”，“Sin3”，“Sin4”と示している画素データは、映像信号Sin1，Sin2，Sin3，Sin4を構成するいずれかの画素データを示している。図３の（ａ），（ｄ）において、“−”と示している箇所は、画素データが読み出されなかったタイミングを示している。映像信号Sout1〜Sout4は、図２に示す領域１〜４それぞれの１ラインの期間に読み出される画素データ列を示している。

図３の（ａ）に示すように、領域１における左半分の画素データを読み出す期間ｔ１においては、映像信号Sin1のみの画素データが読み出される。領域１における右半分の画素データを読み出す期間ｔ２においては、補間画素の生成に領域２における左半分の画素データが使われることがあることから、映像信号Sin1の画素データと映像信号Sin2の画素データとが時分割で混在して読み出される。

図３の（ｂ）に示すように、領域２における左半分の画素データを読み出す期間ｔ１においては、補間画素の生成に領域１における右半分の画素データが使われることがあることから、映像信号Sin1の画素データと映像信号Sin2の画素データとが時分割で混在して読み出される。領域２における右半分の画素データを読み出す期間ｔ２においては、補間画素の生成に領域３における左半分の画素データが使われることがあることから、映像信号Sin2の画素データと映像信号Sin3の画素データとが時分割で混在して読み出される。

図３の（ｃ）に示すように、領域３における左半分の画素データを読み出す期間ｔ１においては、補間画素の生成に領域２における右半分の画素データが使われることがあることから、映像信号Sin2の画素データと映像信号Sin3の画素データとが時分割で混在して読み出される。領域３における右半分の画素データを読み出す期間ｔ２においては、補間画素の生成に領域４における左半分の画素データが使われることがあることから、映像信号Sin3の画素データと映像信号Sin4の画素データとが時分割で混在して読み出される。

図３の（ｄ）に示すように、領域４における左半分の画素データを読み出す期間ｔ１においては、補間画素の生成に領域３における右半分の画素データが使われることがあることから、映像信号Sin3の画素データと映像信号Sin4の画素データとが時分割で混在して読み出される。領域４における右半分の画素データを読み出す期間ｔ２においては、映像信号Sin4のみの画素データが読み出される。

図３の（ａ）〜（ｄ）においては、隣接する領域の画素データを時分割で混在して読み出す例を示しているが、実際にどの領域の画素データを読み出すかは、動きベクトルMV1〜MV4の大きさや方向に依存することになる。領域１〜４における補間画素の生成に領域１〜４それぞれの自己の領域の画素データのみが使われることもある。図３の（ａ）〜（ｄ）は図１に示す第１実施形態の映像信号処理装置の動作を概念的に説明する単なる例である。

図３より分かるように、タイミング制御部１０は、アドレス制御部３１〜３４のうちのいずれかのアドレス制御部が、対応するラインメモリ以外の他のラインメモリから画素データを読み出すためのアドレス制御信号を生成して他のラインメモリから所定のアドレスの画素データを読み出すタイミングと、他のラインメモリに対応する他のアドレス制御部が、他のメモリから画素データを読み出すためのアドレス制御信号を生成して他のラインメモリからその同じ所定のアドレスの画素データを読み出すタイミングとが重複しないように、ラインメモリ１１〜１４からの画素データの読み出しタイミングを制御している。

以上説明したように、第１実施形態の映像信号処理装置及び方法によれば、ラインメモリ１１〜１４に書き込まれた画素データの読み出しをタイミング制御部１０によって制御しているので、ラインメモリ１１〜１４が、アドレス制御部３１〜３４から同じアドレスの画素データを同時に読み出すという要求を受けることがない。

第１実施形態の映像信号処理装置及び方法によれば、タイミング制御部１０によって、画素データを読み出すタイミングが重複しないように画素データの読み出しタイミングを制御しているので、ラインメモリ１１〜１４に記憶されている同じ画素データを同時に読み出そうとする不具合を回避することができる。ラインメモリ１１〜１４は、４Ｋフォーマットの映像信号Sinの１または複数ラインを記憶するサイズであればよく、隣接する領域の一部の画素データを重複して保持しておく必要はないので、メモリのサイズが大きくなることはない。

＜第２実施形態＞
図４に示す第２実施形態の映像信号処理装置において、図１に示す第１実施形態の映像信号処理装置と同一部分には同一符号を付し、その説明を適宜省略する。

第２実施形態の映像信号処理装置においては図５を併せて参照すれば分かるように、図１におけるラインメモリ１１〜１４の代わりに、ラインメモリ１１ａ，１１ｂ，１２ａ，１２ｂ，１３ａ，１３ｂ，１４ａ，１４ｂを設けている。

ラインメモリ１１ａは、領域１における左半分の画素データを記憶する。ラインメモリ１１ｂは、領域１における右半分の画素データを記憶する。ラインメモリ１２ａは、領域２における左半分の画素データを記憶する。ラインメモリ１２ｂは、領域２における右半分の画素データを記憶する。

ラインメモリ１３ａは、領域３における左半分の画素データを記憶する。ラインメモリ１３ｂは、領域３における右半分の画素データを記憶する。ラインメモリ１４ａは、領域４における左半分の画素データを記憶する。ラインメモリ１４ｂは、領域４における右半分の画素データを記憶する。

図４において、アドレス制御部３１より出力されたアドレス制御信号Sac1は、ラインメモリ１１ａとセレクタ４１２とに供給される。アドレス制御部３２より出力されたアドレス制御信号Sac2は、セレクタ４１２，４２３に供給される。アドレス制御部３３より出力されたアドレス制御信号Sac3は、セレクタ４２３，４３４に供給される。アドレス制御部３４より出力されたアドレス制御信号Sac4は、ラインメモリ１４ｂとセレクタ４３４とに供給される。

タイミング制御部１０は、セレクタ４１２，４２３，４３４に選択制御信号を供給する。セレクタ４１２は、選択制御信号による制御に基づいて、アドレス制御信号Sac1とアドレス制御信号Sac2とを択一的にラインメモリ１１ｂ，１２ａに供給する。セレクタ４２３は、選択制御信号による制御に基づいて、アドレス制御信号Sac2とアドレス制御信号Sac3とを択一的にラインメモリ１３ａ，１３ｂに供給する。

セレクタ４３４は、選択制御信号による制御に基づいて、アドレス制御信号Sac3とアドレス制御信号Sac4とを択一的にラインメモリ１３ｂ，１４ａに供給する。

タイミング制御部１０は、セレクタ６１〜６４それぞれがラインメモリ１１ａ，１１ｂ，１２ａ，１２ｂ，１３ａ，１３ｂ，１４ａ，１４ｂより出力された画素データのうちどの画素データを選択すべきかを制御する選択制御信号を生成する。

具体的には、タイミング制御部１０は、ラインメモリ１１ａ，１１ｂ，１２ａより読み出された画素データのうちいずれを選択すべきかを制御する選択制御信号を生成してセレクタ６１に供給する。タイミング制御部１０は、ラインメモリ１１ｂ，１２ａ，１２ｂ，１３ａより読み出された画素データのうちいずれを選択すべきかを制御する選択制御信号を生成してセレクタ６２に供給する。

タイミング制御部１０は、ラインメモリ１２ｂ，１３ａ，１３ｂ，１４ａより読み出された画素データのうちいずれを選択すべきかを制御する選択制御信号を生成してセレクタ６３に供給する。タイミング制御部１０は、ラインメモリ１３ｂ，１４ａ，１４ｂより読み出された画素データのうちいずれを選択すべきかを制御する選択制御信号を生成してセレクタ６４に供給する。

セレクタ６１は、タイミング制御部１０からの選択制御信号に基づいて、ラインメモリ１１ａ，１１ｂ，１２ａより読み出された画素データを択一し、選択した画素データ列を映像信号Sout1として出力する。セレクタ６２は、タイミング制御部１０からの選択制御信号に基づいて、ラインメモリ１１ｂ，１２ａ，１２ｂ，１３ａより読み出された画素データを択一し、選択した画素データ列を映像信号Sout2として出力する。

セレクタ６３は、タイミング制御部１０からの選択制御信号に基づいて、ラインメモリ１２ｂ，１３ａ，１３ｂ，１４ａより読み出された画素データを択一し、選択した画素データ列を映像信号Sout3として出力する。セレクタ６４は、タイミング制御部１０からの選択制御信号に基づいて、ラインメモリ１３ｂ，１４ａ，１４ｂより読み出された画素データを択一し、選択した画素データ列を映像信号Sout4として出力する。

第２実施形態の映像信号処理装置及び方法によれば、ラインメモリ１１ａ，１１ｂ，１２ａ，１２ｂ，１３ａ，１３ｂ，１４ａ，１４ｂに書き込まれた画素データの読み出しをタイミング制御部１０によって制御しているので、ラインメモリ１１ａ，１１ｂ，１２ａ，１２ｂ，１３ａ，１３ｂ，１４ａ，１４ｂが、アドレス制御部３１〜３４から同じアドレス画素データを同時に読み出すという要求を受けることがない。

第２実施形態の映像信号処理装置及び方法によれば、タイミング制御部１０によって、画素データを読み出すタイミングが重複しないように画素データの読み出しタイミングを制御しているので、ラインメモリ１１ａ，１１ｂ，１２ａ，１２ｂ，１３ａ，１３ｂ，１４ａ，１４ｂに記憶されている同じ画素データを同時に読み出そうとする不具合を回避することができる。

ラインメモリ１１ａ，１１ｂ，１２ａ，１２ｂ，１３ａ，１３ｂ，１４ａ，１４ｂは、４Ｋフォーマットの映像信号Sinの１または複数ラインを記憶するサイズであればよく、隣接する領域の一部の画素データを重複して保持しておく必要はないので、メモリのサイズが大きくなることはない。

以上説明した第１，第２実施形態の映像信号処理装置及び方法においては、動きベクトルMV1〜MV4の最大値として、領域１〜４それぞれの水平幅の１／２の大きさまで対応可能である。動きベクトルMV1〜MV4の大きさが水平幅の１／２を超えた場合には、動きベクトルMV1〜MV4の大きさを水平幅の１／２またはそれ以下に制限してもよい。

本発明は以上説明した第１，第２実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々変更可能である。第１，第２実施形態においては、動きベクトルMV1〜MV4に基づいて、ラインメモリ１１〜１４（または１１ａ，１１ｂ，１２ａ，１２ｂ，１３ａ，１３ｂ，１４ａ，１４ｂ）のアドレスを選択して画素データを読み出す構成を示したが、本発明は、動きベクトル以外の任意の条件に基づいてメモリから画素データを読み出す構成であってもよい。

図１，図４に示す構成においては、メモリとしてラインメモリを用いているが、メモリはラインメモリに限定されない。

本発明は、映像信号のデータが複数の領域に存在しており、任意の処理を実行するための自己の領域のデータを読み出すのに加えて、他の領域のデータを読み出す必要がある全ての映像信号処理装置及び方法において利用することができる。

映像信号における複数の領域のデータは、上述した４Ｋフォーマットの映像信号Sinの１画面を４つの領域に分割した映像信号Sin1〜Sin4に限定されるものではない。

１０タイミング制御部
１１〜１４，１１ａ，１１ｂ，１２ａ，１２ｂ，１３ａ，１３ｂ，１４ａ，１４ｂラインメモリ
２１〜２４動きベクトル検出部
３１〜３４アドレス制御部
４１〜４４，５１〜５４，６１〜６４，４１２，４２３，４３４セレクタ

Claims

映像信号における複数の領域それぞれに含まれる画素データを記憶する複数のメモリと、
前記複数の領域それぞれにおける画像の動きベクトルを検出する動きベクトル検出部と、
前記複数のメモリそれぞれに対応して設けられ、前記動きベクトル検出部によって検出された動きベクトルに基づいて、前記複数のメモリから画素データを読み出す際のアドレスを制御するアドレス制御信号を生成する複数のアドレス制御部と、
前記複数のアドレス制御部のうちのいずれかのアドレス制御部が、対応するメモリ以外の他のメモリから画素データを読み出すためのアドレス制御信号を生成して前記他のメモリから所定のアドレスの画素データを読み出すタイミングと、前記他のメモリに対応する他のアドレス制御部が、前記他のメモリから画素データを読み出すためのアドレス制御信号を生成して前記他のメモリから前記所定のアドレスの画素データを読み出すタイミングとが重複しないように、前記複数のメモリからの画素データの読み出しタイミングを制御するタイミング制御部と、
を備えることを特徴とする映像信号処理装置。
前記複数のメモリ及び前記複数のアドレス制御部それぞれに対応して設けられた第１の複数のセレクタをさらに備え、
前記第１の複数のセレクタは、それぞれ、前記タイミング制御部による制御に基づいて、対応するアドレス制御部によって生成されたアドレス制御信号と、対応するアドレス制御部以外の他のアドレス制御部によって生成されたアドレス制御信号とを択一して、対応するメモリに供給する
ことを特徴とする請求項１に記載の映像信号処理装置。
前記複数のメモリそれぞれに対応して設けられた第２の複数のセレクタをさらに備え、
前記第２の複数のセレクタは、それぞれ、前記タイミング制御部による制御に基づいて、対応するメモリから読み出された画素データと、対応するメモリ以外の他のメモリから読み出された画素データとを択一する
ことを特徴とする請求項２に記載の映像信号処理装置。
映像信号における複数の領域それぞれに含まれる画素データを複数のメモリに記憶させ、
動きベクトル検出部が、前記複数の領域それぞれにおける画像の動きベクトルを検出し、
前記複数のメモリそれぞれに対応して設けられた複数のアドレス制御部が、前記動きベクトル検出部によって検出された動きベクトルに基づいて、前記複数のメモリから画素データを読み出す際のアドレスを制御するアドレス制御信号を生成し、
前記複数のアドレス制御部のうちのいずれかのアドレス制御部が、対応するメモリ以外の他のメモリから画素データを読み出すためのアドレス制御信号を生成して前記他のメモリから所定のアドレスの画素データを読み出すタイミングと、前記他のメモリに対応する他のアドレス制御部が、前記他のメモリから画素データを読み出すためのアドレス制御信号を生成して前記他のメモリから前記所定のアドレスの画素データを読み出すタイミングとが重複しないように、前記複数のメモリからの画素データの読み出しタイミングを制御して、前記複数のメモリから画素データを読み出す
ことを特徴とする映像信号処理方法。