JP6060788B2 - 調停回路、調停回路の制御方法、処理装置 - Google Patents

Description

調停回路、調停回路の制御方法、処理装置に関する。

デジタルスチルカメラ等の電子機器は、データを処理する複数の処理部を有している。また、電子機器は、データを格納するためのメモリを有している。各処理部は、メモリから必要なデータを読み出し、処理後のデータをメモリに書き込む。メモリに対するこれらのアクセスは、非同期に行われるため、メモリに対して各処理部からのアクセス要求が競合する場合がある。この競合を解決するため、電子機器は、複数の処理部とメモリとの間に、メモリに対するアクセスの要求を調停する調停装置を有している。（例えば、特許文献１〜３参照）。

特表２００２−５０８０９９号公報 特開２００５−２５０６５３号公報 特開２００２−３１２３０９号公報

ところで、電子機器は、例えば多機能化の目的により、処理部の数が増加する。このような電子機器が備える処理部の増加は、電子機器における消費電力の増加の要因となる。このため、電子機器における消費電力の低減が要求されている。

本発明の一観点によれば、複数のバスマスタの要求信号を調停して第１調停信号を出力する第１の調停部と、前記複数のバスマスタの要求信号と前記第１調停信号を調停して第２調停信号を少なくとも１つのバススレーブに対して出力する第２の調停部と、第１のクロック信号に基づいて前記第１の調停部との間でデータを転送し、第２のクロック信号に基づいて前記第２の調停部との間でデータを転送する転送用メモリと、前記第２の調停部と前記バススレーブとの間のデータ転送に基づいて、前記第１の調停部の転送量と前記第２の調停部の転送量をモニタするモニタ部と、前記転送量に応じた選択信号を生成する転送制御部と、前記選択信号に基づいて、前記第１のクロック信号の周波数を変更するクロック制御部とを含む。

本発明の一観点によれば、消費電力を低減することができる。

撮像装置の概略ブロック図である。 撮像装置の動作状態の説明図である。 処理装置の概略ブロック図である。 ＦＩＦＯメモリに関する処理装置の概略を示すブロック図である。 メモリ制御部の概略を示すブロック図である。 メモリ制御部の動作を示すフローチャートである。 ＦＩＦＯメモリの受信処理を示すフローチャートである。 ＦＩＦＯメモリの送信処理を示すフローチャートである。 クロック信号の切り替えを示すタイミング図である。 実施形態のデータ転送を示すタイミング図である。 比較例のデータ転送を示すタイミング図である。 調停部の動作を説明するための概略図である。 調停部の概略を示すブロック図である。 調停部の動作を示すフローチャートである。 調停部の動作を示すフローチャートである。 調停機能部のブロック回路図である。 レベル間調停部の動作説明図である。 チャネル確定部の動作説明図である。 レベル内調停部のブロック回路図である。 優先フラグ生成部のブロック回路図である。 レベル内調停部の動作を説明するためのフローチャートである。 優先フラグ生成部の動作を説明するためのフローチャートである。 別の調停部の動作を説明するための概略図である。 別の調停部の動作を説明するための概略図である。 別の調停部の概略を示すブロック図である。

以下、一実施形態を説明する。
図１に示すように、この撮像装置１０は例えばデジタルスチルカメラであり、撮像部１１、処理装置１２、操作部１３、メモリ１４、表示部１５を有する。

撮像部１１は撮像光学系と撮像素子（イメージ・センサ）を含む。撮像光学系は被写体からの光を集光するレンズ（フォーカスレンズなど），レンズを通過した光の量を調整する絞り，等を含む。撮像素子はＣＣＤやＣＭＯＳイメージセンサ等であり、入射する光を電気信号に変換して１フレーム分の画像データを生成する。撮像部１１は、撮像素子から出力されるアナログの画像データをデジタル化し、そのデジタル化した画像データを同期信号に基づいて出力する。同期信号は、１フレームの区切りを示す垂直同期信号と、１ラインの区切りを示す水平同期信号を含む。

処理装置１２は、複数の処理部を有する。各処理部は、設定された処理に応じて、メモリ１４をアクセスする。メモリ１４は例えばシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）である。処理装置１２は、メモリ１４に格納されたデータに基づく表示データを表示部１５に出力する。表示部１５は、例えば液晶表示装置（LCD:Liquid Crystal Display）である。処理装置１２は、撮像部１１から入力する画像データに基づく表示データを表示部１５に出力する。表示部１５は、表示データに基づく画像を表示する。これにより、表示部１５は、撮像部１１にて取り込む被写体の光像を確認する電子ビューファインダ（EVF:ElectronicView Finder ）として機能する。また、処理装置１２は、操作部１３に対する操作に基づいて、記録する画像データに応じた表示データを表示部１５に出力する。

操作部１３は、ユーザにより操作されるシャッターボタンやメニューボタン等を含み、例えば機械的なスイッチやタッチパネル等の電気的なスイッチである。処理装置１２は、操作部１３に対する操作に応じて、撮影モードや各処理において必要な情報等の設定値を記憶する。そして、処理装置１２は、撮像部１１から入力する画像データに対して設定値に応じた処理を行い、処理後の画像データ（処理中の画像データを含む）をメモリ１４に格納する。

記録部１６は例えば撮像装置に装着されるメモリカードである。処理装置１２は、メモリ１４に格納されたデータ（例えば圧縮された画像データ）を記録部１６に格納する。また、処理装置１２は、操作部１３に対する操作に従って、記録部１６に格納されたデータに基づく表示データを表示部１５に出力する。

次に、処理装置１２の概略を説明する。
図３に示すように、処理装置１２は、複数の処理部２１ａ〜２１ｆ，２２ａ，２２ｂ，２３ａ，２３ｂ，２４ａ〜２４ｃ，２５ａ〜２５ｃを有している。各処理部２１ａ〜２５ｃは、データを処理するものであり、各処理に応じて図１に示すメモリ１４をアクセスするための要求信号を含む各種信号を出力する。

各処理部２１ａ〜２５ｃに設定された処理の一例を説明する。
処理部２１ａはプリプロセス部（前処理部）であり、撮像部１１から出力される画像データに対しホワイトバランス等の前処理を行い、処理後のデータをメモリ１４に格納する。処理部２１ｂはカラー処理部であり、画像データに対して色空間変換処理を行う。処理部２１ｃは歪み補正部であり、画像データに対して、例えば撮像光学系に起因する画像の歪みを補正する処理を行う。処理部２１ｄは解像度変換部であり、画素データの間引き、データ補間などの処理を行う。処理部２１ｅは顔検出部であり、画像データの画像に含まれる顔の位置を検出する。処理部２１ｆは表示部であり、メモリ１４から読み出したデータを表示データに変換し、変換後のデータを図１に示す表示部１５に出力する。

処理部２２ａは動画コーデックであり、所定の方式（例えばＭＰＥＧ（Moving Picture Experts Group）方式）により圧縮データを生成する。また、処理部２２ａは圧縮データを伸長した画像データを生成する。処理部２２ｂはオーディオ処理部であり、所定の方式により音のデータを圧縮した圧縮データを生成する。また、処理部２２ｂは、圧縮データを伸長して音のデータを生成する。

処理部２３ａは静止画コーデックであり、所定の方式（例えばＪＰＥＧ（Joint Photographic Experts Group）方式）により圧縮データを生成する。また、処理部２３ａは、圧縮データを伸長した画像データを生成する。処理部２３ｂはＲＡＷコーデックであり、撮像部１１から出力される画像データを圧縮処理してＲＡＷデータを生成する。

処理部２４ａはカードインタフェース（Ｉ／Ｆ）であり、装着されたメモリカードをアクセスする。処理部２４ｂはカードインタフェース（Ｉ／Ｆ）であり、装着されたメモリカードをアクセスする。なお、処理部２４ａ，２４ｂは互いに異なる形式のメモリカードのインタフェースである。処理部２４ｃはＵＳＢ（Universal Serial Bus）インタフェースである。

処理部２５ａはノイズ除去部であり、メモリ１４から読み出したデータに対して所定の処理を行ってノイズを除去し、処理後のデータをメモリ１４に格納する。処理部２５ｂは高ＤＲ（Dynamic Range）処理部であり、輝度レンジを拡張した画像データを生成する。処理部２５ｃは画像表示効果処理部であり、画像データに対して輪郭強調等の処理を行う。

処理装置１２は、クロック制御部２６、調停回路２７、メモリコントローラ（ＭＣ）２８、中央処理装置（ＣＰＵ）２９を有している。
クロック制御部２６は、基準クロック信号ＣＬＫに基づいて、クロック信号ＣＫ１〜ＣＫ５を生成する。基準クロック信号ＣＬＫは、例えば処理装置１２のシステムクロック信号である。

クロック信号ＣＫ１は、処理部２１ａ〜２１ｆに供給される。クロック信号ＣＫ２は処理部２２ａ，２２ｂに供給される。クロック信号ＣＫ３は処理部２３ａ，２３ｂに供給される。クロック信号ＣＫ４は処理部２４ａ〜２４ｃに供給される。クロック信号ＣＫ５は、処理部２５ａ〜２５ｃに供給される。調停回路２７は、各クロック信号ＣＫ１〜ＣＫ５により動作する回路ブロックを含む。

クロック制御部２６は、例えば、基準クロック信号ＣＬＫの周波数と等しい周波数のクロック信号ＣＫ１を生成する。クロック制御部２６は、分周回路を有し、その分周回路の分周比に応じて基準クロック信号ＣＬＫを分周してクロック信号ＣＫ２〜ＣＫ５を生成する。そして、クロック制御部２６は、分周回路における分周比を調停回路２７から供給される選択情報に従って変更する。したがって、クロック信号ＣＫ２〜ＣＫ５の周波数がクロック信号ＣＫ１の周波数と等しい場合と比べ、処理装置１２の消費電力が少なくなる。

また、クロック制御部２６は、ＣＰＵ２９の設定に応じて、各クロック信号ＣＫ２〜ＣＫ５を出力または停止する。供給が停止されたクロック信号ＣＫ２〜ＣＫ５に対応する処理部及び調停回路のブロックは、動作を停止する。したがって、処理部及び調停回路のブロックの動作を停止させることで、処理装置１２の消費電力が、全ての回路が動作する場合と比べ少なくなる。

調停回路２７は、各処理部２１ａ〜２５ｃの要求信号を調停し、調停結果に応じて１つの処理部に対してアクセス許可を与える。そして、調停回路２７は、調停結果に応じた１つの要求信号をメモリコントローラ２８に出力する。メモリコントローラ２８は、アクセスが許可された処理部から出力される制御情報（各種コマンド、アドレス、データ、等）を図１に示すメモリ１４に出力する。これにより、各処理部２１ａ〜２５ｃは、バスＢＬとメモリコントローラ２８を介して図１に示すメモリ１４をアクセスする。

調停回路２７は、複数（図において５つ）の調停部３１〜３５、ＦＩＦＯ（First In First Out）方式のメモリ（「ＦＩＦＯ」と表記。以下、ＦＩＦＯメモリ）４１〜４８を有している。調停部３２〜３５は第１の調停部の一例であり、調停部３１は第２の調停部の一例である。ＦＩＦＯメモリ４１〜４８は転送用メモリの一例である。

処理部２２ａ，２２ｂは調停部３２に接続されている。調停部３２は、ＦＩＦＯメモリ４１，４２を介して調停部３１に接続されている。上記のクロック信号ＣＫ２は、処理部２２ａ，２２ｂと調停部３２に供給される。処理部２２ａ，２２ｂは、クロック信号ＣＫ２に同期して、要求信号を出力し、メモリ１４に対するアクセス、画像データに対する処理、等を行う。調停部３２は、クロック信号ＣＫ２に同期して、要求信号の調停、調停結果に応じて調停部３１に対する要求信号の出力、調停結果に応じたアクセス許可、等を行う。

処理部２３ａ，２３ｂは調停部３３に接続されている。調停部３３は、ＦＩＦＯメモリ４３，４４を介して調停部３１に接続されている。上記のクロック信号ＣＫ３は、処理部２３ａ，２３ｂと調停部３３に供給される。処理部２３ａ，２３ｂは、クロック信号ＣＫ３に同期して、要求信号を出力し、メモリ１４に対するアクセス、画像データに対する処理、等を行う。調停部３３は、クロック信号ＣＫ３に同期して、要求信号の調停、調停結果に応じて調停部３１に対する要求信号の出力、調停結果に応じたアクセス許可、等を行う。

処理部２４ａ〜２４ｃは調停部３４に接続されている。調停部３４は、ＦＩＦＯメモリ４５，４６を介して調停部３１に接続されている。上記のクロック信号ＣＫ４は、処理部２４ａ〜２４ｃと調停部３４に供給される。処理部２４ａ〜２４ｃは、クロック信号ＣＫ４に同期して、要求信号を出力し、メモリ１４に対するアクセス、画像データに対する処理、等を行う。調停部３４は、クロック信号ＣＫ４に同期して、要求信号の調停、調停結果に応じて調停部３１に対する要求信号の出力、調停結果に応じたアクセス許可、等を行う。

処理部２５ａ〜２５ｃは調停部３５に接続されている。調停部３５は、ＦＩＦＯメモリ４７，４８を介して調停部３１に接続されている。上記のクロック信号ＣＫ５は、処理部２５ａ〜２５ｃと調停部３５に供給される。処理部２５ａ〜２５ｃは、クロック信号ＣＫ５に同期して、要求信号を出力し、メモリ１４に対するアクセス、画像データに対する処理、等を行う。調停部３５は、クロック信号ＣＫ５に同期して、要求信号の調停、調停結果に応じて調停部３１に対する要求信号の出力、調停結果に応じたアクセス許可、等を行う。

処理部２１ａ〜２１ｆは調停部３１に接続されている。調停部３１はメモリコントローラ２８に接続されている。上記のクロック信号ＣＫ１は、調停部３１と処理部２１ａ〜２１ｆに供給される。各処理部２１ａ〜２１ｆは、クロック信号ＣＫ１に同期して、要求信号を出力し、メモリ１４に対するアクセス、画像データに対する処理を行う。調停部３１は、クロック信号ＣＫ１に同期して、処理部２１ａ〜２１ｆの要求信号と、調停部３２〜３５から出力される要求信号の調停、調停結果に応じてメモリコントローラ２８に対する要求信号の出力、調停結果に応じたアクセス許可、等を行う。

つまり、調停部３１は、調停部３２〜３５における調停にしたがって出力される要求信号と、調停部３１に直接的に接続された処理部２１ａ〜２１ｆの要求信号を受け付け、それらの要求信号を調停する。これにより、調停部３１に直接的に接続された処理部２１ａ〜２１ｆの要求は、低テイテンシでリアルタイム処理を行う処理部の要求であることから、調停部３２〜３５にそれぞれ直接的に接続された処理部２２ａ〜２５ｃの要求よりも高い優先度により処理される。調停部３２〜３５から出力される要求信号は第１調停信号の一例、調停部３１から出力される要求信号は第２調停信号の一例である。

上記したように、調停部３１は、クロック信号ＣＫ１に基づいて動作する。そして、調停部３２は、クロック信号ＣＫ２に基づいて動作する。
クロック信号ＣＫ１の周波数とクロック信号ＣＫ２の周波数が互いに異なる場合、調停部３１と調停部３２は直接的にデータ転送を行うことができない。ＦＩＦＯメモリ４１，４２は、所謂クロックの乗せ替えを行い、互いに異なる周波数のクロック信号にて動作する２つの調停部３１，３２間のデータ転送を可能とする。つまり、ＦＩＦＯメモリ４１，４１には、クロック信号ＣＫ１，ＣＫ２が供給される。調停部３２とＦＩＦＯメモリ４１は、クロック信号ＣＫ２に基づいて互いにデータ転送する。同様に、調停部３２とＦＩＦＯメモリ４２は、クロック信号ＣＫ２に基づいて互いにデータ転送する。また、調停部３１とＦＩＦＯメモリ４１は、クロック信号ＣＫ１に基づいて互いにデータ転送する。同様に、調停部３１とＦＩＦＯメモリ４２は、クロック信号ＣＫ１に基づいて互いにデータ転送する。

調停部３３〜３５と調停部３１の間のデータ転送も同様である。
つまり、調停部３３とＦＩＦＯメモリ４３，４４は、クロック信号ＣＫ３に基づいて互いにデータ転送する。調停部３４とＦＩＦＯメモリ４５，４６は、クロック信号ＣＫ４に基づいて互いにデータ転送する。調停部３５とＦＩＦＯメモリ４７，４８は、クロック信号ＣＫ５に基づいて互いにデータ転送する。そして、ＦＩＦＯメモリ４３〜４８と調停部３１は、クロック信号ＣＫ１に基づいて互いにデータ転送する。

調停回路２７に対して、要求信号を出力する処理部２１ａ〜２５ｃをバスマスタと呼び、調停回路２７が出力する要求信号を受け付けるメモリコントローラをバススレーブと呼ぶ。そして、各調停部３１〜３５において、バスマスタ側のインタフェース回路をスレーブインタフェース（スレーブＩ／Ｆ）、バススレーブ側のインタフェース回路をマスタインタフェース（マスタＩ／Ｆ）と呼ぶ。

次に、撮像装置１０におけるモードと、各モードにおける動作の概略を説明する。
ＣＰＵ２９は、図１に示す操作部１３に対する操作にしたがって、撮像装置の動作を設定する。そして、ＣＰＵ２９は、撮像装置の動作に応じて、各処理部２１ａ〜２５ｃ、調停回路２７、クロック制御部２６を制御する。なお、ＣＰＵ２９は、図１に示すメモリ１４をアクセスするための要求信号を調停部３１に出力する。つまり、ＣＰＵ２９は調停部３１にて要求を調停する処理部の一つである。

撮像装置の動作は、例えば、図２に示すように、ライブビュー、静止画撮影、動画撮影、高画質静止画撮影、静止画再生、動画再生、スライドショー再生を含む。各処理では、必要な処理部が異なる。各処理部は、撮像装置の動作に対する要否に応じて調停部３１〜３５に接続されている。なお、図２において、「調停部［２］」は、図３に示す調停部３２と、その調停部３２に接続された処理部２２ａ，２２ｂを示す。同様に、「調停部［３］」は、調停部３３と、その調停部３３に接続された処理部２３ａ，２３ｂを示し、「調停部［４］」は、調停部３４と、その調停部３４に接続された処理部２４ａ〜２４ｃを示す。そして、「調停部［５］」は、調停部３５と、その調停部３５に接続された処理部２５ａ〜２５ｃを示す。

例えば、各動作において動作頻度が他の処理部２２ａ〜２５ｃよりも動作頻度の高い処理部２１ａ〜２１ｆは、調停部３１に接続されている。同時に動作することが多い処理部２２ａ，２２ｂは、調停部３２に接続されている。同時に動作または何れか一つを動作させる処理部２３ａ，２３ｂは、調停部３３に接続されている。何れか一つを動作させる処理部２４ａ〜２４ｃは、調停部３４に接続されている。画像特性やユーザの指示により排他的または同時に動作する処理部２５ａ〜２５ｃは、調停部３５に接続されている。

調停部３２に接続された処理部２２ａは動画コーデックである。この処理部２２ａは、撮影動作において、画像データの入力と、処理後の符号データの出力とを同時に行うことがある。また、処理部２２ａは、再生動作において、符号データの入力と、処理後の画像データの出力とを同時に行うことがある。このため、処理部２２ａは、それぞれの動作（入力動作及び出力動作）に応じた要求信号を出力する。調停部３２は、上記の動作を同時に行うことが可能なように、それぞれの要求信号に応じて、２つの要求信号を調停部３１に出力する。

調停部３３に接続された処理部２３ａ，２３ｂは静止画のコーデックであり、処理部２２ａと同様に、処理前のデータの入力と処理後のデータの出力を同時に行うことがある。このため、処理部２３ａ、２３ｂは、それぞれの動作に応じた要求信号を出力し、調停部３３は、上記の動作を同時に行うことが可能なように、それぞれに要求信号に応じて、２つの要求信号を調停部３１に出力する。

調停部３４に接続された処理部２４ａ〜２４ｃは、同時にメモリ１４をアクセスすることがある。同様に、調停部３５に接続された処理部２５ａ〜２５ｃは、同時にメモリ１４をアクセスすることがある。このため、調停部３４と調停部３５は、同時のアクセスが可能なように、２つの要求信号を調停部３１に出力する。

そして、ＣＰＵ２９は、撮像装置の動作にしたがって、その時々の動作に必要な処理部以外の処理部に対するクロック信号の供給を停止するように各クロック制御部２６を制御する。例えば、ＣＰＵ２９は、撮像装置の動作に応じた設定値を各クロック制御部２６のレジスタに格納する。各クロック制御部２６は設定値に応じてクロック信号ＣＫ２〜ＣＫ５を出力または停止する。

クロック信号が停止された処理部は動作しない。各クロック制御部２６のクロック信号ＣＫ２〜ＣＫ５は、調停部３２〜３５に供給される。クロック信号が停止された調停部は動作しない。すなわち、ＣＰＵ２９は、その時々の動作に応じて、必要な処理部及び調停部に対してクロック信号を供給してそれらを動作させる。したがって、ＣＰＵ２９は、その時々の動作に不要な処理部及び調停部に対するクロック信号を停止し、処理装置１２の消費電力を低減する。

さらに、ＣＰＵ２９は、その時々における撮像装置の動作に応じた信号選択情報を調停部３１〜３５に設定する。各処理では、必要な処理部における優先度が異なる。したがって、ＣＰＵ２９は、その時々の動作に応じて、必要な処理部における優先度を設定する。調停回路２７の対応する調整部は、それぞれに設定された信号選択情報に応じた優先度により、処理部から出力される要求信号を調停する。

次に、各クロック信号ＣＫ２〜ＣＫ５の周波数の制御と、各クロック信号ＣＫ１〜ＣＫ５の周波数に応じた要求信号の出力タイミングの制御を説明する。
図３に示すように、モニタ部５１、転送制御部５２を有している。

モニタ部５１は、調停部３１とメモリコントローラ２８の間のデータ転送をモニタする。
調停部３１とメモリコントローラ２８の間の転送は、各調停部３１〜３５の調停結果に基づくデータ転送を含む。上記したように、調停部３１は、処理部２１ａ〜２１ｆの要求信号と、調停部３２〜３５の要求信号とを、優先順位に従って調停する。調停部３２は、処理部２２ａ，２２ｂの要求信号を、優先順位に従って調停する。同様に、調停部３３〜３５は、処理部２３ａ，２３ｂ，２４ａ〜２４ｃ，２５ａ〜２５ｃの要求信号を、優先順位に従って調停する。

従って、所定期間において、調停部３１とメモリコントローラ２８の間で、優先順位に応じたデータが転送される。そして、調停部３１とメモリコントローラ２８の間のデータ転送は、各調停部３２〜３５における調停結果に応じたデータ転送を含む。なお、所定期間は、同期信号に基づく期間であって、例えば垂直同期信号に基づく１つのフレームを転送する期間である。モニタ部５１は、各調停部３２〜３５による調停結果に基づいて、調停部３１とメモリコントローラ２８の間で転送されるデータ量をモニタする。

また、調停部３１とメモリコントローラ２８の間の転送は、メモリ１４に対するデータの書込のための転送（ライト転送）と、メモリ１４のデータを読み出す転送（リード転送）を含む。モニタ部５１は、ライト転送におけるデータ量と、リード転送におけるデータ量をモニタする。

転送制御部５２は、モニタ部５１のモニタ結果に基づいて、クロック制御部２６とＦＩＦＯメモリ４１〜４８を制御する。モニタ部５１におけるモニタ結果は、各調停部３１〜３５における調停結果、つまり、各調停部３１〜３５に設定される優先順位に応じて転送されるデータ量である。転送制御部５２は、各調停部３１〜３５の調停、つまり優先順位の比率に応じたデータ量に基づいて、各調停部３２〜３５に供給するクロック信号ＣＫ２〜ＣＫ５の周波数を制御する。

調停部３１とメモリコントローラ２８（メモリ１４）の間において転送されるデータの量は、調停部３１とメモリコントローラ２８（メモリ１４）の間のバスにおける帯域幅（情報転送能力）に対応する。これを全帯域幅とする。調停部３１とメモリコントローラ２８の間において転送されるデータの量は、調停部３１と各調停部３２〜３５の間において転送されるデータの量、つまり各調停部３２〜３５における帯域幅を含む。転送制御部５２は、全帯域幅と各調停部３２〜３５に対応する帯域幅の比に応じて、クロック信号ＣＫ１の周波数と各調停部３２〜３５に供給するクロック信号ＣＫ２〜ＣＫ５の周波数の比を制御する。

次に、調停回路２７の詳細を説明する。
なお、図３に示す調停部３２〜３５は、互いに同様に動作する。また、調停部３１における調停部３３〜３５に対する回路及び処理は、調停部３２に対する回路及び動作と同様である。このため、以下の説明において、調停部３３〜３５に対する回路及び処理の説明を省略する。また、調停部３１において、処理部２１ａ〜２１ｆのそれぞれに対する回路及び処理は同様である。また、調停部３２〜３４において処理部２２ａ〜２５ｃのそれぞれに対する回路及び処理は同様である。このため、以下の説明において、動作等の説明を必要としない場合に、単に「処理部」として説明する。また、調停部３１等に接続される処理部の数を簡略化（例えば「２」）として説明する。

図４に示すように、調停部３１は、リード調停部３１Ｒとライト調停部３１Ｗを有している。調停部３２は、リード調停部３２Ｒとライト調停部３２Ｗを有している。ＦＩＦＯメモリ４１は、リード用のＦＩＦＯメモリ（以下、リード用メモリ）４１Ｒと、ライト用のＦＩＦＯメモリ（以下ライト用メモリ）４１Ｗを有している。同様に、ＦＩＦＯメモリ４２は、リード用メモリ４２Ｒとライト用メモリ４２Ｗを有している。

リード調停部３２Ｒは、図３に示す処理部２２ａから要求信号Ｒｒ２０と読出情報Ｒｐ２０が供給され、処理部２２ａに対して読出データＲｄ２０を出力する。また、リード調停部３２Ｒは、図３に示す処理部２２ｂから要求信号Ｒｒ２１と読出情報Ｒｐ２１が供給され、処理部２２ａに対して読出データＲｄ２１を出力する。リード調停部３２Ｒは、リード用メモリ４１Ｒに対して要求信号Ｒｒ１２ｍと読出情報Ｒｐ１２ｍを出力し、リード用メモリ４１Ｒはリード調停部３２Ｒに対して読出データＲｄ１２ｍを出力する。同様に、リード調停部３２Ｒは、リード用メモリ４２Ｒに対して要求信号Ｒｒ１３ｍと読出情報Ｒｐ１３ｍを出力し、リード用メモリ４１Ｒはリード調停部３２Ｒに対して読出データＲｄ１３ｍを出力する。

リード用メモリ４１Ｒは、リード調停部３１Ｒに対して要求信号Ｒｒ１２ｓと読出情報Ｒｐ１２ｓを出力し、リード調停部３１Ｒはリード用メモリ４１Ｒに対して読出データＲｄ１２ｓを出力する。同様に、リード用メモリ４２Ｒは、リード調停部３１Ｒに対して要求信号Ｒｒ１３ｓと読出情報Ｒｐ１３ｓを出力し、リード調停部３１Ｒは、リード用メモリ４２Ｒに対して読出データＲｄ１３ｓを出力する。

リード調停部３１Ｒは、例えば図３に示す処理部２１ｂから要求信号Ｒｒ１０と読出情報Ｒｐ１０が供給され、処理部２１ｂに対して読出データＲｄ１０を出力する。また、リード調停部３１Ｒは、例えば図３に示す処理部２１ｃから要求信号Ｒｒ１１と読出情報Ｒｐ１１が供給され、処理部２１ｃに対して読出データＲｄ１１を出力する。リード調停部３１Ｒは、メモリコントローラ２８に対して要求信号Ｒｒｑと読出情報Ｒｐａを出力し、メモリコントローラ２８は、リード調停部３１Ｒに対して読出データＲｄｔを出力する。

ライト調停部３２Ｗは、図３に示す処理部２２ａから要求信号Ｗｒ２０、書込情報Ｗｐ２０、書込データＷｄ２０が供給される。また、ライト調停部３２Ｗは、図３に示す処理部２２ｂから要求信号Ｗｒ２１、書込情報Ｗｐ２１、書込データＷｄ２１が供給される。ライト調停部３２Ｗは、ライト用メモリ４１Ｗに対して要求信号Ｗｒ１２ｍ、書込情報Ｗｐ１２ｍ、書込データＷｄ１２ｍを出力する。同様に、ライト調停部３２Ｗは、ライト用メモリ４２Ｗに対して要求信号Ｗｒ１３ｍ、書込情報Ｗｐ１３ｍ、書込データＷｄ１３ｍを出力する。

ライト用メモリ４１Ｗは、ライト調停部３１Ｗに対して要求信号Ｗｒ１２ｓ、書込情報Ｗｐ１２ｓ、書込データＷｄ１２ｓを出力する。同様に、ライト用メモリ４２Ｗは、ライト調停部３１Ｗに対して要求信号Ｗｒ１３ｓ、書込情報Ｗｐ１３ｓ、書込データＷｄ１３ｓを出力する。ライト調停部３１Ｗは、例えば図３に示す処理部２１ｂから要求信号Ｗｒ１０、書込情報Ｗｐ１０、書込データＷｄ１０が供給される。また、ライト調停部３１Ｗは、例えば図３に示す処理部２１ｃから要求信号Ｗｒ１１、書込情報Ｗｐ１１、書込データＷｄ１１が供給される。ライト調停部３１Ｗは、メモリコントローラ２８に対して要求信号Ｗｒｑ、書込情報Ｗｐａ、書込データＷｄｔを出力する。

モニタ部５１は、カウンタ部６１Ｒ，６１Ｗ，６２Ｒ，６２Ｗを含む。
カウンタ部６１Ｒは、読出情報Ｒｐａに基づいて、リード調停部３１Ｒに対してメモリコントローラ２８から出力される読出データＲｄｔのデータ量に応じたカウント値を出力する。カウンタ部６２Ｒは、読出情報Ｒｐａに基づいて、リード調停部３２Ｒに対してメモリコントローラ２８から出力される読出データＲｄｔのデータ量に応じたカウント値を出力する。カウンタ部６１Ｗは、書込情報Ｗｐａに基づいて、ライト調停部３１Ｗからメモリコントローラ２８へ出力される書込データＷｄｔのデータ量に応じたカウント値を出力する。カウンタ部６２Ｗは、書込情報Ｗｐａに基づいて、ライト調停部３２Ｗからメモリコントローラ２８へ出力される書込データＷｄｔのデータ量に応じたカウント値を出力する。

詳述すると、リード調停部３１Ｒは、選択した要求信号と等しい要求信号Ｒｒｑと、選択した要求信号に対応する書込情報と等しい読出情報Ｒｐａを出力する。読出情報Ｒｐａは、識別番号（ＩＤ番号）とバーストサイズを含む。識別番号（ＩＤ番号）は、要求信号を出力した処理部のマスタ番号と、要求信号を調停したリード調停部３２Ｒのマスタ番号を含む。バーストサイズは、１回の転送処理において処理部がメモリ１４との間で行う転送のデータサイズを含む。

したがって、カウンタ部６１Ｒは、読出情報Ｒｐａに含まれるバーストサイズをカウントし、カウント値を出力する。つまり、カウンタ部６１Ｒは、全ての読出情報Ｒｐａに含まれるバーストサイズを順次取り込み、その取り込んだバーストサイズをカウント値に加算する。そして、カウンタ部６１Ｒは、カウント値Ｗｃａを出力する。カウンタ部６２Ｒは、読出情報Ｒｐａに基づいて、リード調停部３２Ｒに対応する読出情報、つまりリード調停部３２Ｒが出力した読出情報Ｒｐ１２ｍ，Ｒｐ１３ｍに含まれるバーストサイズをカウントし、カウント値Ｗｃ２を出力する。同様に、カウンタ部６１Ｗは、書込情報Ｗｐａに基づいて、ライト調停部３１Ｗからメモリコントローラ２８に対して出力される書込データＷｄｔのデータ量をカウントし、カウント値Ｗｃａを出力する。カウンタ部６２Ｗは、書込情報Ｗｐａに基づいて、ライト調停部３２Ｗからメモリコントローラ２８に対して出力される書込データＷｄｔ（Ｗｄ１２ｓ，Ｗｄ１３ｓ）のデータ量をカウントし、カウント値Ｗｃ２を出力する。

ライト調停部３１Ｗは、選択した要求信号と等しい要求信号Ｗｒｑと、選択した要求信号に対応する書込情報と等しい書込情報Ｗｐａを出力する。書込情報Ｗｐａは、識別番号（ＩＤ番号）とバーストサイズを含む。識別番号（ＩＤ番号）は、要求信号を出力した処理部のマスタ番号と、要求信号を調停したライト調停部３２Ｗのマスタ番号を含む。バーストサイズは、１回の転送処理において処理部がメモリ１４との間で行う転送のデータサイズを含む。

したがって、カウンタ部６１Ｗは、書込情報Ｗｐａに含まれるバーストサイズをカウントし、カウント値Ｗｃａを出力する。つまり、カウンタ部６１Ｗは、全ての書込情報Ｗｐａに含まれるバーストサイズを順次取り込み、その取り込んだバーストサイズをカウント値に加算する。そして、カウンタ部６１Ｗは、カウント値Ｗｃａを出力する。カウンタ部６２Ｗは、書込情報Ｗｐａに基づいて、ライト調停部３２Ｗに対応する書込情報、つまりライト調停部３２Ｗが出力した書込情報Ｗｐ１２ｍ，Ｗｐ１３ｍに含まれるバーストサイズをカウントし、カウント値Ｗｃ２を出力する。

転送制御部５２は、カウンタ制御部７１、制御信号生成部７２、メモリ制御部７３を有している。
カウンタ制御部７１は、同期信号ＳＹＮＣによってモニタ部５１に含まれるカウンタ部６１Ｒ〜６２Ｗのカウント動作を制御する。

同期信号ＳＹＮＣは、例えば垂直同期信号ＶＤである。垂直同期信号ＶＤは、図１に示す撮像部１１が出力する画像データのフレーム転送レート（例えば３０ｆｐｓ（frame per second））に応じた間隔で所定期間（例えば基準クロック信号ＣＬＫの１周期分）Ｌレベルとなるパルス信号である。カウンタ制御部７１は、例えばＬレベルの同期信号ＳＹＮＣに応答してイネーブル信号ＥＮとリセット信号ＲＳＴを出力する。イネーブル信号ＥＮは所定期間（例えば基準クロック信号ＣＬＫの１周期分）所定レベル（例えばＬレベル）であるパルス信号であり、その周期は同期信号ＳＹＮＣの周期と等しい。リセット信号ＲＳＴは、イネーブル信号ＥＮに続く所定期間（例えば基準クロック信号ＣＬＫの１周期分）所定レベル（例えばＬレベル）であるパルス信号であり、その周期は同期信号ＳＹＮＣの周期と等しい。

垂直同期信号ＶＤは、１フレームの区切りを示す。各カウンタ部６１Ｒ〜６２Ｗは、所定レベルのイネーブル信号ＥＮに応答してカウント値をラッチし、所定レベルのリセット信号ＲＳＴに応答してカウント値をリセットする。したがって、カウンタ部６１Ｒ〜６２Ｗは、イネーブル信号ＥＮに基づいて、フレーム毎のデータ転送量をカウントし、そのカウント値をラッチする。そして、カウンタ部６１Ｒ〜６２Ｗは、ラッチしたカウント値Ｒｃａ〜Ｗｃ２を出力する。

制御信号生成部７２は、カウンタ部６１Ｒ〜６２Ｗからそれぞれ出力されるカウント値Ｒｃａ〜Ｗｃ２に基づいて、クロック制御部２６とメモリ制御部７３に対する選択信号ＳＥＬを生成する。制御信号生成部７２は、カウンタ部６１Ｒのカウント値Ｗｃａと、カウンタ部６２Ｒのカウント値Ｗｃ２を互いに比較した比較結果と、カウンタ部６１Ｗのカウント値Ｗｃａと、カウンタ部６２Ｗのカウント値Ｗｃ２を互いに比較した比較結果とに基づいて、選択信号ＳＥＬを生成する。

メモリ制御部７３は、制御信号生成部７２からの選択信号ＳＥＬに基づいて、クロック制御部２６に対するトリガ信号ＴＲＧと、リード用メモリ４１Ｒ，４２Ｒとライト用メモリ４１Ｗ，４２Ｗに対する停止信号ＳＨＴとしきい値ｗｐｔｈを生成する。

クロック制御部２６は、選択信号ＳＥＬに応じた周波数のクロック信号ＣＫ２を生成する。メモリ制御部７３は、リード用メモリ４１Ｒ，４２Ｒとライト用メモリ４１Ｗ，４２Ｗの状態に応じて、トリガ信号ＴＲＧを生成する。クロック制御部２６は、トリガ信号ＴＲＧに応答して、クロック信号ＣＫ２の周波数を切り替える。

そして、メモリ制御部７３は、クロック信号ＣＫ２の周波数を変更する際に、リード用メモリ４１Ｒ，４２Ｒとライト用メモリ４１Ｗ，４２Ｗの動作を制御するための停止信号ＳＨＴを生成する。

また、メモリ制御部７３は、クロック信号ＣＫ１，ＣＫ２の周波数に基づいて、ライト用メモリ４１Ｗ，４２Ｗの転送要求の発行タイミングを制御する。メモリ制御部７３は、例えば、クロック信号ＣＫ１の周波数とクロック信号ＣＫ２の周波数の比に応じたしきい値ｗｐｔｈを設定し、このしきい値ｗｐｔｈをライト用メモリ４１Ｗ，４２Ｗに出力する。ライト用メモリ４１Ｗ，４２Ｗは、しきい値ｗｐｔｈとライトポインタＷＰを比較した結果に応じて転送要求を発行する。

次に、図５にしたがって、ライト用メモリ４１Ｗに係る回路の詳細を説明する。なお、ライト用メモリ４２Ｗに係る回路は、ライト用メモリ４１Ｗに係る回路と同様であるため、図面及び説明を省略する。

ライト用メモリ４１Ｗは、複数段（例えば６４段）のレジスタ９１、ライトポインタ制御部９２、リードポインタ制御部９３、要求発行制御部９４を含む。
各段のレジスタ９１は、それぞれバス幅に応じた複数バイト（例えば４バイト）のデータを記憶する。ライトポインタ制御部９２は、レジスタ９１に対する書き込みに応じて、書き込み位置を示すライトポインタＷＰを制御する。リードポインタ制御部９３は、レジスタ９１に対する読み出しに応じて、読み出し位置を示すリードポインタＲＰを制御する。

要求発行制御部９４は、要求発行制御とデータ同期化を行う。つまり、要求発行制御部９４は、ライトポインタＷＰとリードポインタＲＰに基づいてエンプティ信号ＳＥＰを出力する。また、要求発行制御部９４は、停止信号ＳＨＴに基づいて、レジスタ９１に対する書き込み、読み出しを制御する。また、要求発行制御部９４は、しきい値ｗｐｔｈとライトポインタＷＰを比較した結果に応じて要求発行を制御する。

ライト調停部３１Ｗは、メモリコントローラ２８から要求信号Ｗｒｑに対する応答信号（許可信号）ＡＣＫを受け取り、識別番号（ＩＤ番号）とバーストサイズＳＢＳをメモリコントローラ２８に出力する。

カウンタ部６１Ｗは、カウンタ６１ａとラッチ回路６１ｂを含む。カウンタ６１ａは、ライト調停部３１Ｗに対するメモリコントローラ２８（図４参照）の応答信号ＡＣＫに基づいて、ライト調停部３１Ｗから出力されるバーストサイズＳＢＳをカウントし、カウント値を出力する。そして、カウンタ６１ａは、リセット信号ＲＳＴによりカウント値をクリア（＝０）する。

ラッチ回路６１ｂは、カウンタ制御部７１から出力されるイネーブル信号ＥＮに応答して、カウンタ６１ａから出力されるカウント値を取り込み、これを保持する。ラッチ回路６１ｂに保持されるカウント値は、イネーブル信号のＥＮの１周期の間に、カウンタ６１ａが累積的にカウントしたバーストサイズＳＢＳである。そして、ラッチ回路６１ｂは、保持したカウント値Ｗｃａを出力する。

カウンタ部６２Ｗは、カウンタ６２ａとラッチ回路６２ｂを含む。カウンタ６２ａは、応答信号ＡＣＫに基づいて、ライト調停部３１Ｗから出力されるバーストサイズＳＢＳのうち、ライト調停部３２Ｗの識別情報（ＩＤ）ＳＩＤに応じて取り込んだバーストサイズＳＢＳをカウントし、カウント値を出力する。そして、カウンタ６２ａは、リセット信号ＲＳＴによりカウント値をクリア（＝０）する。ラッチ回路６２ｂは、カウンタ制御部７１から出力されるイネーブル信号ＥＮに応答して、カウンタ６２ａから出力されるカウント値を取り込み、これを保持する。そして、ラッチ回路６２ｂは、保持したカウント値Ｗｃ２を出力する。

なお、図５では省略したが、図４に示すカウンタ部６１Ｒ，６２Ｒは、上記のカウンタ部６１Ｗ，６２Ｗと同様に、カウンタとラッチ回路を含む。そして、カウンタ部６１Ｒは、カウント値Ｒｃａを出力する。同様に、カウンタ部６２Ｒは、カウント値Ｒｃ２を出力する。

制御信号生成部７２は、各カウンタ部６１Ｒ〜６２Ｗのカウント値Ｗｃａ，Ｗｃ２，Ｒｃａ，Ｒｃ２に基づいて、次に示す比較処理に従って選択信号ＳＥＬを生成する。
Ｗｃ２＊８＜Ｗｃａ（「＊」は乗算の演算子）の場合、ライト比ＷＲを［１１ｂ］（２進数）に設定。
Ｗｃ２＊４＜Ｗｃａの場合、ライト比ＷＲを［１０ｂ］に設定。
Ｗｃ２＊２＜Ｗｃａの場合、ライト比ＷＲを［０１ｂ］に設定。
上記以外の場合、ライト比ＷＲを［００ｂ］に設定。
Ｒｃ２＊８＜Ｒｃａの場合、リード比ＲＲを［１１ｂ］に設定。
Ｒｃ２＊４＜Ｒｃａの場合、リード比ＲＲを［１０ｂ］に設定。
Ｒｃ２＊２＜Ｒｃａの場合、リード比ＲＲを［０１ｂ］に設定。
上記以外の場合、リード比ＲＲを［００ｂ］に設定。
リード比ＲＲとライト比ＷＲのうちの小さい方の値を選択信号ＳＥＬとする。

クロック制御部２６は、複数（図５において３つ）の分周器８１〜８３、選択部８４、切替部８５を有している。クロック制御部２６において、基準クロック信号ＣＬＫと等しい周波数の信号をクロック信号ＣＫａとする。各分周器８１〜８３の分周比は、それぞれ「１／２」に設定されている。分周器８１は、クロック信号ＣＫａを分周したクロック信号ＣＫｂを出力する。分周器８２は、クロック信号ＣＫｂを分周したクロック信号ＣＫｃを出力する。分周器８３は、クロック信号ＣＫｃを分周したクロック信号ＣＫｃを出力する。したがって、クロック信号ＣＫａの周波数は基準クロック信号ＣＬＫの周波数と等しい。また、クロック信号ＣＫｂの周波数は基準クロック信号ＣＬＫの周波数の１／２である。また、クロック信号ＣＫｃの周波数は基準クロック信号ＣＬＫの周波数の１／４である。そして、クロック信号ＣＫｄの周波数は基準クロック信号ＣＬＫの周波数の１／８である。

選択部８４は、選択信号ＳＥＬに応じてクロック信号ＣＫａ〜ＣＫｄのうちの１つを選択する。切替部８５は、トリガ信号ＴＲＧに応答して、選択部８４により選択したクロック信号をクロック信号ＣＫ２として出力する。例えば、選択部８４は、２組のレジスタ及びスイッチ回路を含む。各組のレジスタは、選択信号の値を記憶し、スイッチ回路は、レジスタの設定値に従って各クロック信号ＣＫａ〜ＣＫｄのうちの１つを選択する。１組のレジスタ及びスイッチ回路は、切り替え前の設定値に応じたクロック信号を選択し、他の１組のレジスタ及びスイッチ回路は、切り替え後の設定値に応じたクロック信号を選択する。切替部８５は、トリガ信号ＴＲＧに応答してレジスタ及びスイッチ回路の組を切り替えることで、クロック信号ＣＫ２の周波数を変更する。なお、各組のレジスタの設定値は、ＣＰＵ２９により変更することも可能である。

メモリ制御部７３は、例えば選択信号ＳＥＬの値に応じた複数（例えば４つ）のレジスタを含む。各レジスタには、それぞれ選択信号ＳＥＬに応じたしきい値が設定されている。レジスタの数は、クロック信号ＣＫ２の周波数を切り替える段数に対応する。各レジスタに設定されるしきい値は、ライト用メモリ４１Ｗに含まれるレジスタ９１の段数に応じて設定されている。例えば、レジスタ９１の数を「６４」とすると、しきい値は、「１」、「３３」、「４９」，「５７」である。

メモリ制御部７３は、選択信号ＳＥＬに応じたレジスタの値を読み出し、その値と等しいしきい値ｗｐｔｈを出力する。例えば、メモリ制御部７３は、［００ｂ］（２進数）の選択信号ＳＥＬに応じて「１」のしきい値ｗｐｔｈを出力し、［０１ｂ］の選択信号ＳＥＬに応じて「３３」のしきい値ｗｐｔｈを出力する。また、メモリ制御部７３は、［１０ｂ］の選択信号ＳＥＬに応じて「４９」のしきい値ｗｐｔｈを出力し、［１１ｂ］の選択信号ＳＥＬに応じて「５７」のしきい値ｗｐｔｈを出力する。

次に、転送制御部５２におけるクロック信号の切替処理を説明する。
図６に示すように、ステップ１０１において、初期化処理を行う。この初期化処理において、クロック信号ＣＫ２の周波数ｆｃｋ２を、クロック信号ＣＫ１の周波数ｆｃｋ１と等しくする。

ステップ１０２において、同期信号ＳＹＮＣが発生（Ｌレベルの同期信号ＳＹＮＣ）したか否かを判定する。同期信号ＳＹＮＣが発生した場合（判定：ＹＥＳ）、次のステップ１０３へ移行する。一方、同期信号ＳＹＮＣが発生していない場合（判定：ＮＯ）、ステップ１０２へ移行する。つまり、このステップ１０２において、同期信号ＳＹＮＣの発生まで待機（ループ）する。

次に、ステップ１０３において、カウント値Ｗｃａ，Ｗｃ２，Ｒｃａ，Ｒｃ２の比較結果に基づいて選択信号ＳＥＬの値を設定する。
ステップ１０４において、選択信号ＳＥＬの値が変化したか否かを判定する。変化した場合（判定：ＹＥＳ）、次のステップ１０５へ移行する。一方、変化していない場合（判定：ＮＯ）、ステップ１０２へ移行する。

そして、ステップ１０５において、Ｈレベルの停止信号ＳＨＴを出力する。
次に、ステップ１０６において、エンプティ信号ＳＥＰがＬレベルか否かを判定する。Ｌレベルの場合（判定：ＹＥＳ）、次のステップ１０７へ移行する。一方、Ｌレベルではない、つまりＨレベルの場合（判定：ＮＯ）、ステップ１０６へ移行する。

なお、図４に示すように、ＦＩＦＯメモリ４１，４２（リード用メモリ４１Ｒ，４２Ｒ及びライト用メモリ４１Ｗ，４２Ｗ）において、調停部３２との間の通信に係る回路は、クロック信号ＣＫ２に基づいて動作する。各メモリ４１Ｒ〜４２Ｗのそれぞれは、ライトポインタＷＰとリードポインタＲＰによって記憶したデータを管理し、エンプティ信号を生成する。このため、このステップ１０６では、クロック信号ＣＫ２に係るメモリ４１Ｒ〜４２Ｗからそれぞれ出力されるエンプティ信号がＬレベルか否かを判定し、全てのエンプティ信号がＬレベルになるまで待機する。

そして、ステップ１０７において、トリガ信号ＴＲＧ発生させ、クロック信号ＣＫ２の周波数を切り替える。
次に、ステップ１０８において、Ｈレベルの停止信号ＳＨＴを出力する。

そして、ステップ１０９において、処理終了か否かを判定する。処理終了の場合（判定：ＹＥＳ）、この処理を終了する。一方、処理終了ではない場合（判定：ＮＯ）、ステップ１０２へ移行する。

次に、図５に示すライト用メモリ４１Ｗにおける受信処理、つまりライト調停部３２Ｗから送出されるデータをライト用メモリ４１Ｗが受け取るときの処理を説明する。
図７に示すように、ステップ１１１において、停止信号ＳＨＴがＨレベルか否かを判定する。Ｈレベルの場合（判定：ＹＥＳ）、次のステップ１１２へ移行する。一方、Ｌレベルの場合（判定：ＮＯ）、ステップ１１６へ移行する。

そして、ステップ１１２において、要求信号の受け付けを停止する。
次に、ステップ１１３において、全てのデータを送出したか否かを判定する。全でのデータを送出した場合（判定：ＹＥＳ）、次のステップ１１４へ移行する。一方。全てのデータを送出していない場合（判定：ＮＯ）、ステップ１１３へ移行する。つまり、全てのデータを送出するまで待機する。

そして、ステップ１１４において、Ｌレベルのエンプティ信号ＳＥＰを出力する。
次に、ステップ１１５において、停止信号ＳＨＴがＬレベルか否かを判定する。Ｌレベルの場合（判定：ＹＥＳ）、次のステップ１１６へ移行する。一方、Ｈレベルの場合（判定：ＮＯ）、ステップ１１５へ移行する。つまり、停止が解除されるまで待機する。

そして、ステップ１１６において、要求信号の受付を開始する。
次に、ステップ１１７において、要求信号Ｗｒ２１がライト調停部３２Ｗから出力されているか否かを判定する。要求信号Ｗｒ２１がある場合（判定：ＹＥＳ）、次のステップ１１８へ移行する。一方、要求信号Ｗｒ２１がない場合（判定：ＮＯ）、ステップ１１７へ移行する。つまり、ライト調停部３２Ｗから要求信号Ｗｒ２１が出力されるまで待機する。

そして、ステップ１１８において、データを受信する。
先ず、Ｈレベルの許可信号ｒｄｙｍを出力する。次に、図５に示すライト調停部３２Ｗから出力される書込データＷｄ２１を受信する。そして、書込データＷｄ２１をライトポインタＷＰが示すレジスタ９１に格納し、ライトポインタＷＰを更新し、Ｈレベルのエンプティ信号ＳＥＰを出力する。

次に、ステップ１１９において、受信完了したか否かを判定する。受信完了した場合（判定：ＹＥＳ）、次のステップ１２０へ移行する。一方、受信完了していない場合（判定：ＮＯ）、ステップ１１７へ移行する。

次いで、ステップ１２０において、処理終了か否かを判定する。処理終了の場合（判定：ＹＥＳ）、この処理を終了する。一方、処理終了ではない場合（判定：ＮＯ）、ステップ１１１へ移行する。

次に、図５に示すライト用メモリ４１Ｗにおける送信処理、つまりライト用メモリ４１Ｗからライト調停部３１Ｗへデータを送出するときの処理を説明する。
図８に示すように、ステップ１２１において、ライトポインタＷＰをしきい値ｗｐｔｈと比較し、ライトポインタＷＰがしきい値ｅｐｔｈ以上（ＷＰ≧ｗｐｔｈ）か否かを判定する。ライトポインタＷＰがしきい値ｗｐｔｈ以上の場合（判定；ＹＥＳ）、次のステップ１２２へ移行する。一方、ライトポインタＷＰがしきい値ｗｐｔｈ未満の場合（判定：ＮＯ）、ステップ１２１へ移行する。つまり、このステップ１２１において、ライトポインタＷＰがしきい値ｗｐｔｈ以上になるまで待機する。

そして、ステップ１２２において、クロック信号ＣＫ１に基づくタイミングで、要求信号Ｗｒ１２ｓを出力する。ライト用メモリ４１Ｗは、クロック信号ＣＫ１に基づくタイミングで書込データＷｄ１２ｓを送信する。このため、ライト用メモリ４１Ｗは、例えば、上記の判定においてライトポインタＷＰをしきい値ｗｐｔｈ以上と判定したとき、次のクロック信号ＣＫ１のタイミング（例えば立ち上がりエッジに応じたタイミング）で所定レベル（例えばＨレベル）の要求信号Ｗｒ１２ｓを出力する。

次に、ステップ１２３において、送信が許可されたか否かを判定する。例えば、図５に示すように、ライト調停部３１Ｗは、ライト用メモリ４１Ｗから出力される要求信号Ｗｒ１２ｓに基づいて、データの受信が可能なときに所定レベル（例えばＨレベル）の許可信号ｒｄｙｓを出力する。従って、この許可信号ｒｄｙｓのレベルに基づいて、送信の可否を判定する。送信が許可された場合（判定：ＹＥＳ）、次のステップ１２４へ移行する。一方、送信が許可されていない場合（判定：ＮＯ）、このステップ１２３を繰り返し実行する。

そして、ステップ１２４において、書込データＷｄ１２ｓを送信する。
次に、ステップ１２５において、送信完了したか否かを判定する。送信を完了した場合（判定：ＹＥＳ）、次のステップ１２６へ移行する。一方、送信が完了していない場合、（判定：ＮＯ）、ステップ１２３へ移行する。

そして、ステップ１２６において、処理が終了したか否かを判定する。処理が終了した場合（判定：ＹＥＳ）、この送信処理を終了する。一方、処理が終了していない場合（判定：ＮＯ）、ステップ１２１へ移行する。

次に、上記の処理装置１２の作用を説明する。
先ず、クロック信号ＣＫ２の周波数切り替えについて説明する。
図９に示すように、同期信号ＳＹＮＣに応じたモニタ期間毎に、カウンタ６１ａ，６２ａのカウント値が更新される。同期信号ＳＹＮＣに応じたタイミング（同期信号ＳＹＮＣに応じて生成されるイネーブル信号ＥＮ）に基づいて、カウンタ６１ａ，６２ａのカウント値が、ラッチ回路６１ｂ，６２ｂにラッチされる。

今、図９に示すモニタ期間ＴＭ１において、カウンタ６１ａ，６２ａのカウント値をそれぞれ「１２Ｍｂ」，「５Ｍｂ」（Ｍｂ:Mega byte）とする。このとき、ラッチ回路６１ｂ，６２ｂに保持されている値をそれぞれ「８Ｍｂ」，「５Ｍｂ」とする。モニタ期間ＴＭ１におけるカウンタ６１ａ，６２ａのカウント値は、次のモニタ期間ＴＭ２において、ラッチ回路６１ｂ，６２ｂに保持される。そして、ラッチ回路６１ｂ，６２ｂに保持されたカウント値に基づいて選択信号ＳＥＬが［０１ｂ］に設定される。そして、選択信号ＳＥＬが変化するため、Ｈレベルの停止信号ＳＨＴが出力される。このＨレベルの停止信号ＳＨＴにより、リード用メモリ４１Ｒ，４２Ｒとライト用メモリ４１Ｗ，４２Ｗにおける要求信号の出力が停止される。データ転送は継続されるため、データ転送にしたがって各メモリ４１Ｒ〜４２Ｗに保持されたデータの数が少なくなる。

図９において、信号ＳＥＰ４１Ｒは、図４に示すリード用メモリ４１Ｒのエンプティ信号、信号ＳＥＰ４２Ｒは、図４に示すリード用メモリ４２Ｒのエンプティ信号である。また、信号ＳＥＰ４１Ｗは、図４に示すライト用メモリ４１Ｗのエンプティ信号、信号ＳＥＰ４２Ｗは、図４に示すライト用メモリ４２Ｗのエンプティ信号である。これら全てのエンプティ信号ＳＥＰ４１Ｒ〜ＳＥＰ４２ＷがＨレベルになると、Ｈレベルのトリガ信号ＴＲＧが出力される。このＨレベルのトリガ信号ＴＲＧに基づいて、クロック信号ＣＫ２の周波数が切り替えられる。

同様に、モニタ期間ＴＭ３において、カウンタ６１ａ，６２ａのカウント値をそれぞれ「８Ｍｂ」，「５Ｍｂ」とする。このとき、ラッチ回路６１ｂ，６２ｂに保持されている値をそれぞれ「１０Ｍｂ」，「５Ｍｂ」とする。モニタ期間ＴＭ３におけるカウンタ６１ａ，６２ａのカウント値は、次のモニタ期間ＴＭ４において、ラッチ回路６１ｂ，６２ｂに保持される。そして、ラッチ回路６１ｂ，６２ｂに保持されたカウント値に基づいて選択信号ＳＥＬが［００ｂ］に設定される。そして、選択信号ＳＥＬが変化するため、Ｈレベルの停止信号ＳＨＴが出力される。このＨレベルの停止信号ＳＨＴにより、リード用メモリ４１Ｒ，４２Ｒとライト用メモリ４１Ｗ，４２Ｗにおける要求信号の出力が停止される。データ転送は継続されるため、データ転送にしたがって各メモリ４１Ｒ〜４２Ｗに保持されたデータの数が少なくなる。そして、各メモリ４１Ｒ，４２Ｒ，４１Ｗ，４２Ｗのエンプティ信号ＳＥＰ４１Ｒ，ＳＥＰ４２Ｒ，ＳＥＰ４１Ｗ，ＳＥＰ４２ＷがＨレベルになると、Ｈレベルのトリガ信号ＴＲＧが出力される。このＨレベルのトリガ信号ＴＲＧに基づいて、クロック信号ＣＫ２の周波数が切り替えられる。

次に、データ転送について説明する。
図１０の上段は、図５に示すライト調停部３２Ｗとライト用メモリ４１Ｗの間のデータ転送を示し、図１０の下段は図５に示すライト用メモリ４１Ｗとライト調停部３１Ｗの間のデータ転送を示す。

この例では、クロック信号ＣＫ２の周波数ｆｃｋ２を、クロック信号ＣＫ１の周波数ｆｃｋ１の２分の１（ｆｃｋ２＝ｆｃｋ１／２）とする。
先ず、ライト調停部３２Ｗは、Ｈレベルの要求信号Ｗｒ１２ｍを出力する。ライト用メモリ４１Ｗは、要求信号Ｗｒ１２ｍに対してＨレベルの許可信号ｒｄｙｍを出力する。ライト調停部３２Ｗは、Ｈレベルの許可信号ｒｄｙｍに基づいて、クロック信号ＣＫ２に同期して書込データＷｄ１２ｍを順次送信する。ライト調停部３２Ｗとライト用メモリ４１Ｗの間のバス幅は、例えば４バイトである。したがって、ライト調停部３１Ｗは、「０」番目から「３」番目までのデータ（［０−３］と表記）を表記する。なお、以下、の説明において、［０−３］データとする。そして、同様のデータについても同様に表記し、説明する。

ライト用メモリ４１ＷのライトポインタＷＰは、転送開始において、「０」番目のレジスタ９１を示す。そして、ライト用メモリ４１Ｗは、［０−３］データを受信し、これをライトポインタＷＰにて示す「０」番目のレジスタ９１に格納し、ライトポインタＷＰを「１」に更新する。

次に、ライト調停部３２Ｗは、クロック信号ＣＫ２に基づいて［４−７］データを送信する。ライト用メモリ４１Ｗは、［４−７］データを受信し、これをライトポインタＷＰ「１」のレジスタ９１に格納し、ライトポインタＷＰを「２」に更新する。

同様に、ライト調停部３２Ｗは、クロック信号ＣＫ２に基づいて［２５２−２５５］データを送信する。そして、ライト調停部３２Ｗは、全てのデータを送信したため、Ｌレベルの要求信号Ｗｒ１２ｍを出力する。

ライト用メモリ４１Ｗは、［２５２−２５５］データを受信し、これをライトポインタＷＰ「６３」のレジスタ９１に格納し、ライトポインタＷＰを「０」に更新する。そして、ライト用メモリ４１Ｗは、Ｌレベルの許可信号ｒｄｙｍを出力する。

ライト用メモリ４１Ｗには、クロック信号ＣＫ１，ＣＫ２の周波数ｆｃｋ１，ｆｃｋ２に基づいて、「３３」のしきい値ｗｐｔｈが設定されている。
ライト用メモリ４１Ｗは、ライトポインタＷＰをしきい値ｗｐｔｈと比較した結果に基づいて、Ｈレベルの要求信号Ｗｒ１２ｓを出力する。ライト調停部３１Ｗは、要求信号Ｗｒ１２ｓに対してＨレベルの許可信号ｒｄｙｓを出力する。ライト用メモリ４１Ｗは、Ｈレベルの許可信号ｒｄｙｓに基づいて、クロック信号ＣＫ１に同期して書込データＷｄ１２ｓを順次送信する。

先ず、ライト用メモリ４１Ｗは、クロック信号ＣＫ１に基づいて、［０−３］データ（図１０では「０」のみを表記。以下、ライト用メモリ４１Ｗから送信されるデータについて同様に表記する。）を送信する。次に、クロック信号ＣＫ１に基づいて、［４−７］データを送信する。そして、最後に、クロック信号ＣＫ１に基づいて、［２５２−２５５］データを送信する。

この最後のデータ（［２５２−２５５］データ）を送信するタイミングは、この最後のデータを受信してレジスタ９１に格納した直後であることが、転送効率において好適である。転送効率は、レイテンシＴＬ及び占有期間ＴＯに基づく。レイテンシＴＬは、ライト調停部３２Ｗが書込データＷｄ１２ｍの送信を開始してから、ライト調停部３１Ｗが書込データＷｄ１２ｓの受信を開始するまでに要する時間である。占有期間ＴＯは、ライト用メモリ４１Ｗが書込データＷｄ１２ｓを受信するために必要な時間（受信の開始から終了までの期間）である。レイテンシＴＬ及び占有期間ＴＯは、例えばクロック信号ＣＫ１のサイクル数により表される。占有期間ＴＯが短く、レイテンシＴＬと占有期間ＴＯの合計値が少ない方が、転送効率が良いといえる。図１０に示す転送の場合、レイテンシＴＬは６５サイクルであり、占有期間ＴＯは６４サイクルである。したがって、ライト調停部３２Ｗからライト調停部３１Ｗへの書込データの転送は、１２９サイクルで終了する。

次に、比較例のデータ転送について説明する。なお、便宜上、同様の部材については実施形態の部材と同じ符号を用いて説明する。
図１１の上段は、ライト調停部３２Ｗとライト用メモリ４１Ｗの間のデータ転送を示し、図１１の中段は第１の比較例におけるライト用メモリ４１Ｗとライト調停部３１Ｗの間のデータ転送を示す。そして、図１１の下段は第２の比較例におけるライト用メモリ４１Ｗとライト調停部３１Ｗの間のデータ転送を示す。

第１の比較例は、ライト用メモリ４１Ｗにデータが格納される毎に要求信号Ｗｒ１２ｓを出力するものである。この場合、クロック信号ＣＫ１の２周期毎に要求信号Ｗｒ１２ｓが出力される。ライト用メモリ４１Ｗとライト調停部３１Ｗの間の転送は、クロック信号ＣＫ１の１周期にて行われる。したがって、ライト調停部３１Ｗは、ライト用メモリ４１Ｗにデータが格納されるまでの間、待機状態となる。つまり、ライト調停部３１Ｗは、バス幅の書込データＷｄ１２ｓの受信と、待機状態とを交互に繰り返す。この場合、占有期間ＴＯは１２７サイクルとなる。なお、レイテンシＴＬは、クロック信号ＣＫ２により［０−３］データをレジスタ９１に格納する期間、つまり２サイクルとなる。従って、この第２の比較例では、書込データの転送期間は、１２９サイクルとなる。しかし、占有期間ＴＯが上記実施形態の約２倍となる。ライト調停部３１Ｗは、この占有期間ＴＯにおいて、図３に示す処理部２１ａ〜２１ｆや調停部３３〜３５の要求信号を受け付けることができない。したがって、第１の比較例の転送効率は、上記の実施形態と比べ良くないといえる。

第２の比較例は、ライト用メモリ４１Ｗに全ての書込データＷｄ１２ｍを格納した後に、ライト用メモリ４１Ｗから書込データＷｄ１２ｓを送信するものである。この場合、レイテンシＴＬは１２８サイクル、占有期間ＴＯは６４サイクルである。書込データＷｄ１２ｓの送信処理における効率は、上記した第１の比較例よりも良く、上記の実施形態と同じである。しかし、レイテンシＴＬが上記の実施形態の約２倍となる。このため、書込データの転送に、１９２サイクルを要する。したがって、第２の比較例の転送効率は、上記の実施形態と比べ良くないといえる。

このように、本実施形態の場合、クロック信号ＣＫ１の周波数ｆｃｋ１とクロック信号ＣＫ２の周波数ｆｃｋ２の比に応じてしきい値ｗｐｔｈを設定することで、レイテンシＴＬを最小限に抑え、効率の良いデータ転送を行うことができる。

ところで、図３に示す調停回路２７は、図１に示す撮像装置１０の動作状態（モード）に応じて、各処理部２１ａ〜２５ｃに対する優先度を調整する。
例えば、図２に示すように、静止画撮影の場合、調停部［３］と調停部［４］、つまり、図３に示す調停部３３，３４に対してクロック信号ＣＫ３，ＣＫ４を供給する。図１に示す撮像部１１にて取り込んだ画像データを表示部１５に表示する。また、画像データを調停部３３に接続された処理部２３ａ（静止画コーデック）にて符号化し、符号化後の画像データを調停部３４に接続された処理部２４ａ（カードインタフェース）を介して図１に示す記録部１６に記録する。

静止画撮影のモードにおいて、シャッターボタンを所定時間以上操作すると、操作している間又は所定枚数の静止画を連写する。この静止画を連写する場合、撮像部１１から画像データを取り込む処理と、表示部１５に画像を表示する処理が優先される。つまり、図３に示す調停部３１は、画像データを取り込む処理部２１ａ（プリプロセス部）と、画像データを表示する処理部２１ｆ（表示部）の要求信号を、調停部３３，３４の要求信号よりも優先する。

この動作モードにおいて、図１に示す処理装置１２は、撮像部１１により取り込んだ画像データを表示部１５に表示させる。そして、操作部１３に含まれるシャッターボタンを押し下げている間、図３に示す処理部２１ａ（プリプロセス部）によって画像データ（ベイヤデータ）をメモリ１４に格納する。シャッターボタンがリリースされると、メモリ１４に格納した画像データを処理部２３ａ（静止画コーデック）により符号化し、符号化後の画像データを処理部２４ａ（カードインタフェース）を介して図１に示す記録部１６（メモリカード）に記録する。

シャッターボタンを押し下げている間、画像データをメモリ１４へ取り込む処理と画像データを表示部１５に表示する処理の優先度が、符号化処理や記録部１６への記録の処理の優先度よりも高く設定される。このため、メモリコントローラ２８に対する転送データ量において、調停部３３，３４にかかる転送データ量の割合が少なくなる。したがって、図３に示す転送制御部５２は、調停部３３，３４に対して低い周波数（例えば、クロック信号ＣＫ１の周波数の１／４）のクロック信号ＣＫ３，ＣＫ４を供給するようにクロック制御部２６を制御する。これにより、処理部２３ａ，２４ａの処理速度（単位時間において処理するデータの量）を低くし、処理を継続しながらシャッターボタンの押し下げ中にメモリ１４に画像データを取り込む処理や画像の表示に対する影響を少なくすることができる。

シャッターボタンをリリースした後は、撮像部１１から画像データの取り込む処理や画像を表示部１５に表示する処理を優先する必要が無くなる。このため、メモリコントローラ２８に対する転送データ量において、調停部３３，３４にかかる転送データ量の割合が多くなる。したがって、図３に示す転送制御部５２は、調停部３３，３４に対して高い周波数（例えば、クロック信号ＣＫ１の周波数と等しい）のクロック信号ＣＫ３，ＣＫ４を供給するようにクロック制御部２６を制御する。これにより、処理部２３ａ，２４ａの処理速度（単位時間において処理するデータの量）を高くし、シャッターボタンの押し下げ中にメモリ１４に格納した複数フレームの画像データの処理を短時間で終了させることができる。このように、取り溜めた画像データを短時間で処理することで、次の撮影に備えることができる。

次に、クロック信号の供給について説明する。
図１２に示すように、クロック制御部２６は、クロック信号ＣＫ１を出力するクロック制御部２６ａ、クロック信号ＣＫ２を出力するクロック制御部２６ｂを含む。

クロック制御部２６ａから出力されるクロック信号ＣＫ１は、信号伝達部２０１ａを介して、調停回路２７の調停部３１と、処理部２１ａ，２１ｂに供給される。信号伝達部２０１ａは、少なくとも１つのクロックバッファ２０２ａと、クロック信号ＣＫ１を伝達する配線を含む。クロック制御部２６ａと調停部３１、処理部２１ａ，２１ｂの間のクロックバッファ２０２ａの数は、それらの間の伝送経路に応じて、調停部３１と処理部２１ａ，２１ｂにおけるクロック信号ＣＫ１の変化を同じタイミングとするように設定される。

処理部２１ａは、レジスタ２１１ａ，スイッチ２１２ａ，内部回路２１３ａを含む。レジスタ２１１ａにはＣＰＵ２９によって設定値が格納される。ＣＰＵ２９は、撮影装置の動作に応じた設定値をレジスタ２１１ａに格納する。スイッチ２１２ａは、レジスタ２１１ａに格納された設定値に応じてオンオフする。スイッチ２１２ａがオンすると、クロック信号ＣＫ１が内部回路２１３ａに供給され、スイッチ２１２ａがオフすると、クロック信号ＣＫ１は内部回路２１３ａに供給されない。したがって、処理部２１ａは、レジスタ２１１ａの設定値に応じて動作または停止する。

処理部２１ｂは、処理部２１ａと同様に、レジスタ２１１ｂ，スイッチ２１２ｂ，内部回路２１３ｂを含む。スイッチ２１２ｂは、レジスタ２１１ｂに格納された設定値に応じてオンオフし、オンしたスイッチ２１２ｂを介してクロック信号ＣＫ１が内部回路２１３ｂに供給される。したがって、処理部２１ｂは、レジスタ２１１ｂの設定値に応じて動作または停止する。

なお、図３に示す処理部２１ｃ〜２１ｆは、図１２に示す処理部２１ａ，２１ｂと同様であり、クロック信号ＣＫ１も同様に供給される。このため、図１２では、処理部２１ｃ〜２１ｆについて省略している。

クロック制御部２６ｂはレジスタ２３１，スイッチ２３２を含む。レジスタ２３１にはＣＰＵ２９によって撮影装置の動作に応じた設定値が格納される。スイッチ２３２は、レジスタ２３１の設定値に応じてオンオフする。スイッチ２３２がオンすると、クロック制御部２６ｂからクロック信号ＣＫ２が出力される。一方、スイッチ２３２がオフすると、クロック信号ＣＫ２の出力が停止される。

クロック制御部２６ｂから出力されるクロック信号ＣＫ２は、信号伝達部２０１ｂを介して、処理部２２ａ，２２ｂと調停部３２に供給される。信号伝達部２０１ｂは、少なくとも１つのクロックバッファ２０２ｂと、クロック信号ＣＫ２を伝達する配線を含む。クロック制御部２６ｂと調停部３２、処理部２２ａ，２２ｂの間のクロックバッファ２０２ｂの数は、それらの間の伝送経路に応じて、調停部３２と処理部２２ａ，２２ｂにおけるクロック信号ＣＫ２の変化を同じタイミングとするように設定される。

処理部２２ａは、処理部２１ａ、２１ｂと同様に、レジスタ２２１ａ，スイッチ２２２ａ，内部回路２２３ａを含む。スイッチ２２２ａは、レジスタ２２１ａに格納された設定値に応じてオンオフし、オンしたスイッチ２２２ａを介してクロック信号ＣＫ２が内部回路２２３ａに供給される。このように、処理部２２ａは、レジスタ２２１ａの設定値に応じて動作または停止する。

処理部２２ｂは、処理部２２ａと同様に、レジスタ２２１ｂ，スイッチ２２２ｂ，内部回路２２３ｂを含む。スイッチ２２２ｂは、レジスタ２２１ｂに格納された設定値に応じてオンオフし、オンしたスイッチ２２２ｂを介してクロック信号ＣＫ２が内部回路２２３ｂに供給される。このように、処理部２２ｂは、レジスタ２２１ｂの設定値に応じて動作または停止する。

なお、図３に示すクロック制御部２６により生成されたクロック信号ＣＫ３〜ＣＫ５は、図１２に示す信号伝達部２０１ａ，２０１ｂと同様の信号伝達部により各処理部２３ａ〜２５ｃと調停部３３〜３５に供給される。

クロック制御部２６ｂから出力されるクロック信号ＣＫ２を処理部２２ａ，２２ｂと調停部３２に供給する信号伝達部２０１ｂにおいて、クロック信号ＣＫ２が停止すると、信号伝達部２０１ｂに含まれるクロックバッファ２０２ｂは、静止状態となる。例えば、ＣＭＯＳ構造のクロックバッファ２０２ｂの場合、静止状態のクロックバッファ２０２ｂにおける消費電力はほぼゼロ「０」である。したがって、クロック信号ＣＫ２を停止することにより、信号伝達部２０１ｂにおける消費電力は、クロック信号ＣＫ２を供給する場合より少なくなる。

なお、クロック制御部２６は、クロック信号ＣＫ２に対応するクロック制御部２６ｂと同様に、各クロック信号ＣＫ３〜ＣＫ５（図３参照）に対応するクロック制御部を含む。そして、クロック制御部から出力されるクロック信号ＣＫ３〜ＣＫ５を処理部２３ａ〜２５ｃと調停部３３〜３５に供給する信号伝達部においても同様である。

また、図３に示す処理部２３ａ〜２５ｃは、図１２に示す処理部２２ａ，２２ｂと同様に、レジスタの設定値に応じてオンオフするスイッチを含み、オンしたスイッチを介してクロック信号ＣＫ３〜ＣＫ５が内部回路に供給される。このように、各処理部２３ａ〜２５ｃは、レジスタの設定値に応じて動作または停止する。つまり、ＣＰＵ２９は、設定値を各処理部２１ａ〜２５ｃに設定し、各処理部２１ａ〜２５ｃは、設定値に応じて動作または停止する。したがって、ＣＰＵ２９は、処理部２１ａ〜２５ｃそれぞれの動作を制御する。このように、ＣＰＵ２９は、撮影装置の動作に応じて必要な処理部を動作させ、動作に不要な処理部を停止させる。

調停部３２は、複数（図１２において２つ）のマスタインタフェース（「マスタＩ／Ｆ」と表記）２５０ａ，２５０ｂと、複数（図１２において３つ）のスレーブインタフェース（「スレーブＩ／Ｆ」と表記）２５１ａ〜２５１ｃを有している。マスタインタフェース２５０ａ，２５０ｂは調停部３１に接続される。スレーブインタフェース２５１ａ，２５１ｂは処理部２２ａに接続され、スレーブインタフェース２５１ｃは処理部２２ｂに接続されている。調停部３２は、クロック信号ＣＫ２に基づいて、処理部２２ａから出力される２つの要求信号と、処理部２２ｂから出力される１つの要求信号を受け、それらの要求信号を調停する。そして、調停部３２は、調停結果に応じた２つの要求信号を調停部３１に出力する。

調停部３１は、１つのマスタインタフェース２４０を有し、そのマスタインタフェース２４０はメモリコントローラ２８と接続されている。また、調停部３１は、複数（図１２において２つ）のスレーブインタフェース２４１ａ，２４１ｂを有している。スレーブインタフェース２４１ａ，２４１ｂは処理部２１ａ，２１ｂと接続されている。なお、図１２では省略したが、調停部３１は、図３に示す処理部２１ｃ〜２１ｆと接続されたスレーブインタフェースを有している。

また、調停部３１は複数（図１２において２つ）のスレーブインタフェース２４２ａ，２４２ｂを有している。スレーブインタフェース２４２ａ，２４２ｂは、調停部３２のマスタインタフェース２５０ａ，２５０ｂと接続されている。スレーブインタフェース２４２ａ，２４２ｂにはクロック信号ＣＫ２が供給される。スレーブインタフェース２４２ａ，２４２ｂは、クロック信号ＣＫ２に基づいて動作する。したがって、クロック信号ＣＫ２が供給されないとき、スレーブインタフェース２４２ａ，２４２ｂが停止するため、調停部３１における消費電力が少なくなる。

なお、図１２では省略したが、調停部３１は、図３に示す調停部３３〜３５のマスタインタフェースと接続されたスレーブインタフェースを有している。調停部３３と接続されるスレーブインタフェースにはクロック信号ＣＫ３が供給される。同様に、調停部３４に接続されるスレーブインタフェースにはクロック信号ＣＫ４が供給され、調停部３５に接続されるスレーブインタフェースにはクロック信号ＣＫ５が供給される。各調停部３３〜３５は、供給されるクロック信号ＣＫ３〜ＣＫ５に基づいて動作する。したがって、クロック信号ＣＫ３〜ＣＫ５の供給をそれぞれ停止することで、調停部３３〜３５に接続されたスレーブインタフェースの動作を停止させることが可能であり、スレーブインタフェースの停止に応じて調停部３１における消費電力が低下する。

次に、調停部３１，３２の一例を説明する。
図１３に示すように、調停部３２は、マスタインタフェース２５０ａ，２５０ｂ、スレーブインタフェース２５１ａ〜２５１ｃ、調停機能部２５２、インタフェース選択部２５３を有している。

スレーブインタフェース２５１ａ〜２５１ｃはそれぞれキュー（queue ）を有している。スレーブインタフェース２５１ａは、図１２に示す処理部２２ａから出力される要求信号をキューに格納し、格納した順序で出力する。同様に、スレーブインタフェース２５１ｂ，２５１ｃは、処理部２２ａ，２２ｂから出力される要求信号をキューに格納し、格納した順序で出力する。

調停機能部２５２には、複数（図本実施形態では３つ）の要求信号、即ち、スレーブインタフェース２５１ａ〜２５１ｃにて受け付けた要求信号が入力される。調停機能部２５２には複数の優先レベルが設定され、各優先レベルには少なくとも１つのチャネル番号が設定されている。チャネル番号は、調停機能部２５２に入力される要求信号に対して設定されている。例えば、調停機能部２５２には２つの優先レベルが設定され、各優先レベルには要求信号のうちの少なくとも１つに応じたチャネル番号が設定されている。信号選択情報は、このチャネル番号を含む。

調停機能部２５２は、各優先レベル内において、設定されたチャネル番号について競合する要求をラウンドロビン方式により調停する。更に、調停機能部２５２は、各設定レベルにおいて選択したチャネル番号について競合する要求を調停する。調停機能部２５２には、このレベル間調停において、各レベルにはそれぞれ選択回数が設定されている。各レベルの選択回数は、例えば各レベルの優先度に応じて、それぞれのレベルよりも優先度が高いレベルに設定された選択回数より少ない選択回数が設定されている。

調停機能部２５２は、上位レベル、即ち優先度の高いレベルに設定されたチャネル番号を順次選択する。そして、調停機能部２５２は、各レベルに設定された回数のチャネル番号を選択すると、そのレベルよりも下位、即ち低いレベルに設定されたチャネル番号を、そのレベルに設定された回数選択する。即ち、調停機能部２５２は、各優先レベルに設定された選択回数の比率に応じて、各優先レベルのチャネル番号即ち要求信号を選択し、選択した要求信号を出力する。従って、調停機能部２５２は、優先レベルの高い要求信号が多い場合であっても、所定の割合で優先レベルの低い要求信号を選択する。

そして、調停機能部２５２は、選択した要求信号と、その選択した要求信号を出力した処理部の番号（マスタ番号）を出力する。
インタフェース選択部２５３は、変換部２５４、切替部２５５、ＣＰＵインタフェース（「ＣＰＵ Ｉ／Ｆ」と表記）２５６を有している。ＣＰＵインタフェース２５６は、図３に示すＣＰＵ２９と接続されている。ＣＰＵ２９は、調停部３２に接続された処理部２２ａ，２２ｂ（図１２参照）のマスタインタフェースに対応するマスタ番号とそのマスタ番号に対して関連付けたマスタインタフェース２５０ａ，２５０ｂのインタフェース番号を変換部２５４に設定する。

図１２に示すように、スレーブインタフェース２５１ａとスレーブインタフェース２５１ｂは処理部２２ａのマスタインタフェースに接続され、スレーブインタフェース２５１ｃは処理部２２ｂのマスタインタフェースに接続されている。なお、図１２では、マスタインタフェースを省略している。

スレーブインタフェース２５１ａに接続された処理部２２ａのマスタインタフェースに対応するマスタ番号と、マスタインタフェース２５０ａのインタフェース番号が関連付けられて変換部２５４に設定されている。また、スレーブインタフェース２５１ｂに接続された処理部２２ａのマスタインタフェースに対応するマスタ番号と、マスタインタフェース２５０ｂのインタフェース番号が関連付けられて変換部２５４に設定されている。さらに、スレーブインタフェース２５１ｃに接続された処理部２２ｂのマスタインタフェースに対応するマスタ番号と、マスタインタフェース２５０ｂのインタフェース番号が関連付けられて変換部２５４に設定されている。

変換部２５４は、調停機能部２５２により選択された要求信号のマスタ番号を、設定にしたがってマスタインタフェース番号に変換する。
切替部２５５は、マスタインタフェース番号に応じたマスタインタフェースを変換部２５４に接続する。これにより、インタフェース選択部２５３は、調停機能部２５２により選択された要求信号を、その要求信号を出力する処理部に対して設定されたインタフェース番号のマスタインタフェースに出力する。また、インタフェース選択部２５３は、調停機能部２５２により選択された要求信号のマスタ番号と等しい識別番号（ＩＤ番号）をマスタインタフェースに出力する。

したがって、図１２に示す処理部２２ａから出力される２つの要求信号のうち、一方の要求信号はマスタインタフェース２５０ａから出力され、他方の要求信号はマスタインタフェース２５０ｂから出力される。そして、図１２に示す処理部２２ｂから出力される１つの要求信号はマスタインタフェース２５０ｂから出力される。

調停部３１は、スレーブインタフェース２４１ａ，２４１ｂ，２４２ａ，２４２ｂ、調停機能部２４６、ＣＰＵインタフェース（「ＣＰＵ Ｉ／Ｆ」と表記）２４７を有している。なお、図１３では、図３に示す処理部２１ｃ〜２１ｆ及び調停部３３〜３５に対応するスレーブインタフェース、及び図１２に示すマスタインタフェース２４０を省略している。

各スレーブインタフェース２４１ａ〜２４２ｂはそれぞれキュー（queue ）を有している。スレーブインタフェース２４１ａは、図１２に示す処理部２１ａから出力される要求信号をキューに格納し、格納した順序で出力する。同様に、スレーブインタフェース２４１ｂは、処理部２１ｂから出力される要求信号をキューに格納し、格納した順序で出力する。また、スレーブインタフェース２４２ａ，２４２ｂは、調停部３２から出力される要求信号をキューに格納し、格納した順序で出力する。

調停機能部２４６には、複数（図本実施形態では４つ）の要求信号、即ち、スレーブインタフェース２４１ａ〜２４２ｂから出力される要求信号が入力される。調停機能部２４６には複数の優先レベルが設定され、各優先レベルには少なくとも１つのチャネル番号が設定されている。チャネル番号は、調停機能部２４６に入力される要求信号に対して設定されている。例えば、調停機能部２４６には３つの優先レベルが設定され、各優先レベルには要求信号のうちの少なくとも１つに応じたチャネル番号が設定されている。このチャネル番号は信号選択情報はこのチャネル番号を含む。

調停機能部２４６は、各優先レベル内において、設定されたチャネル番号について競合する要求をラウンドロビン方式により調停する。更に、調停機能部２４６は、各設定レベルにおいて選択したチャネル番号について競合する要求を調停する。調停機能部２４６には、このレベル間調停において、各レベルにはそれぞれ選択回数が設定されている。各レベルの選択回数は、例えば各レベルの優先度に応じて、それぞれのレベルよりも優先度が高いレベルに設定された選択回数より少ない選択回数が設定されている。

調停機能部２４６は、上位レベル、即ち優先度の高いレベルに設定されたチャネル番号を順次選択する。そして、調停機能部２４６は、各レベルに設定された回数のチャネル番号を選択すると、そのレベルよりも下位、即ち低いレベルに設定されたチャネル番号を、そのレベルに設定された回数選択する。即ち、調停機能部２４６は、各優先レベルに設定された選択回数の比率に応じて、各優先レベルのチャネル番号即ち要求信号を選択する。従って、調停機能部２４６は、優先レベルの高い要求信号が多い場合であっても、所定の割合で優先レベルの低い要求信号を選択する。

これにより、低い優先レベルの要求信号を確実に選択してその要求信号を出力する処理部がメモリ１４をアクセスする権利、即ちメモリ１４が接続された共有バスの使用権を獲得することができる。

そして、調停機能部２４６は、選択した要求信号に対する受付信号を、その要求信号を受けたスレーブインタフェースを介して出力する。また、調停機能部２４６は、選択した要求信号をメモリコントローラ２８に出力する。例えば、スレーブインタフェース２４１ａによる受けた要求信号を選択した場合、その要求信号に対する受付信号は、スレーブインタフェース２４１ａから図３に示す処理部２１ａに対して出力される。処理部２１ａは、受付信号に基づいて、バスＢＬ及びメモリコントローラ２８を介してメモリ１４をアクセスする。

また、スレーブインタフェース２４２ａにより受けた要求信号を選択した場合、その要求信号に対する受付信号は、スレーブインタフェース２４２ａを介して調停部３２に対して出力される。調停部３２は、マスタインタフェース２５０ａにて受け取った受付信号に基づいて、そのマスタインタフェース２５０ａのインタフェース番号に対応するマスタ番号の処理部が接続されたスレーブインタフェースを介して図３に示す処理部２２ａに対して受付信号を出力する。処理部２２ａは、受付信号に基づいて、バスＢＬ及びメモリコントローラ２８を介してメモリ１４をアクセスする。

次に、クロック信号を停止するときの処理を説明する。
例えば、図３に示す処理部２２ａ，２２ｂ及び調停部３２に対するクロック信号ＣＫ２を停止するときの処理を説明する。

図１４に示すように、ステップ２６１において、ＣＰＵ２９は、処理部２２ａ，２２ｂ及び調停部３２が動作しないモード（非動作モード）に移行したか否かを判定する。例えば、図２において、動画撮影を行うモード（動画モード）から静止画撮影を行うモード（静止画モード）に変更する。この場合、「調停部［２］」、つまり図３に示す調停部３２に接続された処理部２２ａ，２２ｂが不要となる。非動作モードに移行したと判定した場合、ステップ２６２に移行する。

次に、ステップ２６２において、ＣＰＵ２９は、調停部３２に接続されたバスマスタの動作状態を確認する。すなわち、ＣＰＵ２９は、調停部３２に接続された処理部２２ａ，２２ｂの動作状態を確認する。処理部２２ａ，２２ｂの動作状態は、各処理部２２ａ，２２ｂの処理終了や転送終了に基づく割り込み信号、等によって判定される。そして、ステップ２６３において、ＣＰＵ２９は、全てのバスマスタ、つまり処理部２２ａ，２２ｂが処理を終了したか否かを判定する。処理部２２ａ，２２ｂの処理が終了していないと判定した場合、ステップ２６２に移行して処理部２２ａ，２２ｂの動作状態を確認する。処理部２２ａ，２２ｂの処理が終了した場合、次のステップ２６４に移行する。

ステップ２６４において、ＣＰＵ２９は、調停部３１に対して構成変更を指示する。つまり、ＣＰＵ２９は、図１３に示す調停機能部２４６に対して、優先順位等を含む構成情報を設定する。

次に、ステップ２６５において、調停部３１は、スレーブインタフェースに対して、マスク信号等により要求信号の受け付けを保留する。
そして、ステップ２６６において、調停部３１は、発行した要求信号に対するデータ転送が終了したか否かを判定する。データ転送が終了していない場合、データ転送が終了するまでステップ２６６における判定処理を実行する。データ転送が終了した場合、次のステップ２６７へ移行する。

調停部３１は、バススレーブであるメモリコントローラ２８に対して発行した要求信号に対する処理状態、つまりバスマスタとバススレーブの間の転送状態を確認する機能を有する。調停部３１は、転送状態を確認し、メモリコントローラ２８に対して発行した最後の要求信号に対するデータ転送が終了したと判定すると、ステップ２６７において、ＣＰＵ２９に対して例えば割り込み信号により構成変更可能である旨を通知する。ＣＰＵ２９に対する割り込み信号は、構成変更可能信号の一例である。

次に、ステップ２６８において、ＣＰＵ２９は、調停部３２と、調停部３２に接続された処理部２２ａ，２２ｂに対するクロック信号ＣＫ２を停止する。ＣＰＵ２９は、クロック信号ＣＫ２を出力するクロック制御部２６ｂのレジスタ２３１に所定の設定値を格納する。図１２に示すように、クロック制御部２６ｂのスイッチ２３２は、レジスタ２３１の設定値に応じてオフする。これにより、クロック信号ＣＫ２の出力が停止される。なお、ＣＰＵ２９は、各処理部２２ａ、２２ｂのレジスタ２２１ａ，２２１ｂに対して動作停止を示す設定値を格納し、スイッチ２２２ａ，２２２ｂはその設定値に応じてオフする。

そして、ステップ２６９において、調停部３１は、ＣＰＵ２９により設定された構成情報にしたがって構成を変更する。例えば、調停部３１は、調停部３２に接続されたバスマスタである処理部２２ａ，２２ｂの優先順位を割り当てから外し、動作を継続するバスマスタの優先順位を動作モードに応じた値に変更する。

次いで、ステップ２７０において、調停部３１は、例えば要求信号に対するマスクを解除し、スレーブインタフェースから入力する要求信号の受け付けを再開する。
次に、クロック信号を供給するときの処理を説明する。

なお、図３に示す処理部２２ａ，２２ｂ及び調停部３２に対してクロック信号ＣＫ２を供給するときの処理を説明する。
図１５に示すように、ステップ２７１において、ＣＰＵ２９は、処理部２２ａ，２２ｂ及び調停部３２が動作するモード（動作モード）に移行したか否かを判定する。例えば、図２において、静止画撮影を行うモード（静止画モード）から動画撮影を行うモード（動画モード）に変更する。この場合、「調停部［２］」、つまり図３に示す調停部３２に接続された処理部２２ａ，２２ｂが必要となる。動作モードに移行したと判定した場合、ステップ２７２に移行する。

ステップ２７２において、ＣＰＵ２９は、調停部３１に対して構成変更を指示する。つまり、ＣＰＵ２９は、図１３に示す調停機能部２４６に対して、優先順位等を含む構成情報を設定する。

次に、ステップ２７３において、調停部３１は、スレーブインタフェースに対して、マスク信号等により要求信号の受け付けを保留する。
そして、ステップ２７４において、調停部３１は、発行した要求信号に対するデータ転送が終了したか否かを判定する。データ転送が終了していない場合、データ転送が終了するまでステップ２７４における判定処理を実行する。データ転送が終了した場合、調停部３１は、次のステップ２７５において、ＣＰＵ２９に対して例えば割り込み信号により構成変更可能である旨を通知する。

次に、ステップ２７６において、ＣＰＵ２９は、調停部３２と調停部３２に接続された処理部２２ａ，２２ｂに対してクロック信号ＣＫ２を供給するように設定する。つまり、ＣＰＵ２９は、図１２に示すクロック制御部２６ｂのレジスタ２３１に設定値を格納する。クロック制御部２６ｂのスイッチ２３２はレジスタ２３１の設定値に従ってオンする。これにより、クロック信号ＣＫ２は調停部３２及び処理部２２ａ，２２ｂに供給される。

次いで、ステップ２７７において、調停部３１は、ＣＰＵ２９により設定された構成情報にしたがって構成を変更する。例えば、調停部３１は、構成情報にしたがって、調停部３２に接続されたバスマスタである処理部２２ａ，２２ｂに対して優先順位を割り当てる。そして、調停部３１は、ステップ２７８において、例えば要求信号に対するマスクを解除し、スレーブインタフェースから入力する要求信号の受け付けを再開する。

そして、ステップ２７９において、ＣＰＵ２９は、調停部３２に接続された処理部２２ａ，２２ｂを起動する。すなわち、ＣＰＵ２９は、図１２に示す処理部２２ａ，２２ｂのレジスタ２２１ａ，２２１ｂに対して動作許可を示す設定値を格納し、スイッチ２２２ａ，２２２ｂはその設定値に応じてオンする。これにより、内部回路２２３ａ，２２３ｂは、供給されるクロック信号ＣＫ２に基づいて動作する。

上記したように、図１４と図１５に示す処理は処理部２２ａ，２２ｂ及び調停部３２に対するものである。ＣＰＵ２９は、処理部２２ａ，２２ｂ及び調停部３２に対する処理と同様に、動作状態に応じて不要となる処理部及び調停部に対して処理を行う。

次に、各調停部３１〜３５における調停機能部の一例を説明する。
図１６は、調停部３１に含まれる調停機能部２４６（図１３参照）の一例を示すブロック図である。なお、以下の説明において、７つの要求信号Ｗ０〜Ｗ６に対する調停機能部を説明する。

図１６に示すように、調停機能部２４６は、設定されたレベルに対応する複数（図１６では３つ）のレベル内調停部２８１ａ〜２８１ｃを有する。例えば、レベル内調停部２８１ａは１番目の優先度、即ち最も高い優先度に設定され、レベル内調停部２８１ｂは２番目の優先度に設定され、レベル内調停部２８１ｃは３番目の優先度、即ち最も低い優先度に設定されている。

各レベル内調停部２８１ａ〜２８１ｃには、それぞれ要求信号Ｗ０〜Ｗ６が入力される。また、各レベル内調停部２８１ａ〜２８１ｃには、それぞれイネーブル信号ＥＮａ１〜ＥＮｃ１が入力される。イネーブル信号ＥＮａ１〜ＥＮｃ１は、それぞれのレベル内調停部２８１ａ〜２８１ｃが出力したチャネル番号に対してバス使用権が確定したか否かを示す。各レベル内調停部２８１ａ〜２８１ｃは、イネーブル信号ＥＮａ１〜ＥＮｃ１に基づいて、それぞれが出力したチャネル番号についてバス使用権が確定した場合に、所定の方式（本実施形態ではラウンドロビン方式）により優先度を変更する。

各レベル内調停部２８１ａ〜２８１ｃには、それぞれ信号選択情報が格納されている。信号選択情報は、少なくとも１つのチャネル番号を含む。また、信号選択情報は、それぞれのレベル内調停部２８１ａ〜２８１ｃにおいて、調停の優先度が設定されている。各レベル内調停部２８１ａ〜２８１ｃは、それぞれ設定されたチャネル番号に対応する要求信号の調停を行い、要求の有無を示す有効信号ＳＥ１〜ＳＥ３を生成する。そして、各レベル内調停部２８１ａ〜２８１ｃは、イネーブル信号（確定信号）に応答して調停結果に応じたチャネル番号を出力する。そして、各レベル内調停部２８１ａ〜２８１ｃは、上記のイネーブル信号ＥＮａ１〜ＥＮｃ１に基づいて、各信号選択情報の優先度を変更する。

調停機能部２４６は、設定されたレベルに対応する２つの優先フラグ生成部２８２ａ，２８２ｂを有している。各優先フラグ生成部２８２ａ，２８２ｂは、要求信号が競合する場合に、それぞれ対応するレベルの要求信号を優先するか、他のレベルの要求信号を優先するかを示す優先フラグを生成する。従って、最下位以外のレベルを優先しない場合、自動的に最下位のレベルの要求信号が選択されるため、最下位以外のレベルに対応して優先フラグ生成部が設けられている。

優先フラグ生成部２８２ａには、イネーブル信号ＥＮａ１及びイネーブル信号ＥＮａ２が入力される。イネーブル信号ＥＮａ１は、優先フラグ生成部２８２ａが対応するレベルの要求（信号、チャネル番号）についてバス使用権が確定したか否かを示す。イネーブル信号ＥＮａ２は、他のレベルの要求（信号、チャネル番号）についてバス使用権が確定したか否かを示す。即ち、優先フラグ生成部２８２ａは、イネーブル信号ＥＮａ１により当該優先レベルのチャネル番号について使用権が確定したことを確認し、イネーブル信号ＥＮａ２により他のレベルのチャネル番号について使用権が確定したことを確認する。優先フラグ生成部２８２ａは、最上位の優先レベルに対応する。従って、優先フラグ生成部２８２ａは、自身のレベルに対応するチャネル番号についてバス使用権が確定したか、自身より低いレベルのチャネル番号についてバス使用権が確定したかを判断する。優先フラグ生成部２８２ａは、カウント機能を有し、それぞれバス使用権が確定した回数をカウントする。そして、優先フラグ生成部２８２ａは、それぞれのカウント値に基づいて、優先フラグＳＰ１を生成する。

優先フラグＳＰ１は、例えば２値の信号であり、値（例えば「０」）の場合に、当該レベルのチャネル番号が優先であることを示し、値（例えば「１」）の場合に、他のレベルのチャネル番号が優先であることを示す。

優先フラグ生成部２８２ｂには、優先フラグ生成部２８２ａと同様に、イネーブル信号ＥＮｂ１及びイネーブル信号ＥＮｂ２が入力される。イネーブル信号ＥＮｂ１は、優先フラグ生成部２８２ｂが対応するレベルの要求（信号、チャネル番号）についてバス使用権が確定したか否かを示す。イネーブル信号ＥＮｂ２は、他のレベルの要求（信号、チャネル番号）についてバス使用権が確定したか否かを示す。優先フラグ生成部２８２ｂは、イネーブル信号ＥＮｂ１及びイネーブル信号ＥＮｂ２に基づいて、優先フラグＳＰ２を生成する。

上記したように、優先フラグ生成部２８２ａは、自身のレベル（最上位レベル）を優先するか、他のレベル即ち自身より下位のレベルを優先するかを示す優先フラグＳＰ１を生成する。同様に、優先フラグ生成部２８２ｂは、自身のレベルを優先するか他のレベルを優先するかを示す優先フラグＳＰ２を生成する。他のレベルについて、最上位のレベルについては、優先フラグ生成部２８２ａに入力されるイネーブル信号ＥＮａ１により示されている。従って、優先フラグ生成部２８２ｂは、自身のレベルを優先するか、自身より下位のレベルを優先するかを示す優先フラグＳＰ２を生成する。

調停機能部２４６は、設定されたレベルに対応する２つのレベル間調停部２８３ａ，２８３ｂを有している。
レベル間調停部２８３ａには、レベル内調停部２８１ａから出力される有効信号ＳＥ１と、優先フラグ生成部２８２ａから出力される優先フラグＳＰ１と、オア回路２８５の出力信号ＳＥ２１が入力される。オア回路２８５には、レベル内調停部２８１ｂから出力される有効信号ＳＥ２と、レベル内調停部２８１ｃから出力される有効信号ＳＥ３が入力される。オア回路２８５は、両有効信号ＳＥ２，ＳＥ３を論理和演算して合成信号ＳＥ２１を生成する。この合成信号ＳＥ２１は、レベル内調停部２８１ｂ及びレベル内調停部２８１ｃのうちの少なくとも一方について有効となる要求信号が入力されていることを示す。つまり、合成信号ＳＥ２１は、レベル間調停部２８３ａの設定レベルに対して、そのレベルよりも下位のレベルについて有効な要求信号があることを示す有効信号である。

レベル間調停部２８３ａは、両有効信号ＳＥ１，ＳＥ２のうちの何れか一方が有効な要求があることを示す場合、その有効な要求があることを示す有効信号と等しいレベル間調停信号ＳＡ１を出力する。また、レベル間調停部２８３ａは、両有効信号ＳＥ１，ＳＥ２がともに有効な要求であることを示す、つまり有効信号ＳＥ１，ＳＥ２が競合している場合に、優先フラグＳＰ１に従って何れか一方を選択し、その選択した有効信号と等しいレベル間調停信号ＳＡ１を出力する。つまり、レベル間調停部２８３ａは、優先フラグＳＰ１に従って、自己のレベルを優先する場合には有効信号ＳＥ１を選択し、自己のレベルを優先しない、即ち他のレベルを優先する場合には有効信号ＳＥ２を選択する。

図１７は、レベル間調停部２８３ａの動作説明図である。同図において、「優先フラグ」は優先フラグ生成部２８２ａから出力される優先フラグＳＰ１を示し、「有効信号１」はレベル内調停部２８１ａから出力される有効信号ＳＥ１を示し、「有効信号２」はレベル内調停部２８１ｂから出力される有効信号ＳＥ２を示す。「０」の「優先フラグ」は上位側レベルを優先することを示し、「１」の「優先フラグ」は下位側レベルを優先することを示す。「１」の「有効信号１」「有効信号２」は、設定されたＤＭＡチャネルからの要求があることを示し、「０」は要求がないことを示す。

従って、「有効信号１」「有効信号２」がともに「１」の場合は、レベル間において要求が競合していることを示す。この場合、レベル間調停部２８３ａは、選択結果に示すように、「０」の優先フラグに従って「有効信号１」を選択し、「１」の優先フラグに従って「有効信号２」を選択する。

同様に、レベル間調停部２８３ｂには、レベル内調停部２８１ｂから出力される有効信号ＳＥ２と、優先フラグ生成部２８２ｂから出力される優先フラグＳＰ２と、レベル内調停部２８１ｃから出力される有効信号ＳＥ３が入力される。レベル間調停部２８３ｂは、優先フラグＳＰ２に従って、両有効信号ＳＥ２，ＳＥ３のうちの何れか一方を選択し、選択した有効信号と等しいレベル間調停信号ＳＡ２を出力する。

各レベル間調停部２８３ａ，２８３ｂから出力されるレベル間調停信号ＳＡ１，ＳＡ２は、チャネル確定部２８４に入力される。このチャネル確定部２８４には、各レベル内調停部２８１ａ〜２８１ｃから出力されるチャネル番号ＳＮ１〜ＳＮ３が入力される。チャネル確定部２８４は、レベル間調停信号ＳＡ１，ＳＡ２に基づいて、各チャネル番号ＳＮ１〜ＳＮ３のうちの１つに対してバス使用権を確定し、確定したチャネル番号ＳＤを出力する。このチャネル番号ＳＤは、図３に示すメモリコントローラ２８に供給される。

図１８は、チャネル確定部２８４の動作説明図である。同図において、「レベル間調停信号１」はレベル間調停部２８３ａから出力される調停信号ＳＡ１を示し、「レベル間調停信号２」はレベル間調停部２８３ｂから出力される調停信号ＳＡ２を示し、「有効信号３」はレベル内調停部２８１ｃから出力される有効信号ＳＥ３を示す。「１」の「レベル間調停信号」は対応する優先レベルのチャネル番号が有効、即ち要求があることを示す。

従って、上位レベル側の「レベル間調停信号」が「１」の場合に、その上位側レベルのチャネル番号に対してバスの使用権を確定する。そして、各「レベル間調停信号」が「０」の場合に、下位側レベル、即ち最下位レベルのチャネル番号に対してバスの使用権を確定する。

更に、チャネル確定部２８４は、各チャネル番号ＳＮ１〜ＳＮ３に対してバス使用権を確定したか否かを示すイネーブル信号ＥＮａ１〜ＥＮｃ１を生成する。各イネーブル信号ＥＮａ１〜ＥＮｃ１は、それぞれ対応するレベルのレベル内調停部２８１ａ〜２８１ｃに出力される。

レベルに対応するイネーブル信号ＥＮｂ１とレベル（最下位レベル）に対応するイネーブル信号ＥＮｃ１は、オア回路２８６に入力される。オア回路２８６は、イネーブル信号ＥＮｂ１，ＥＮｃ１を論理和演算して生成した信号を出力する。この出力信号は、最上位レベルに対応するイネーブル信号ＥＮａ２である。また、レベルに対応するイネーブル信号ＥＮｃ１は、レベルについて、イネーブル信号ＥＮｂ１に対して他のレベルのチャネル番号を確定したことを示す。従って、チャネル確定部２８４から出力されるレベルに対応するイネーブル信号ＥＮｃ１は、レベルにおいて他のレベルのチャネル番号を確定したことを示すイネーブル信号ＥＮｂ２であり、優先フラグ生成部２８２ｂに入力される。

次に、レベル内調停部２８１ａの構成を説明する。
図１９に示すように、レベル内調停部２８１ａは、判定部２９１、選択部２９２、情報記憶部２９３、並び替え部２９４を有する。判定部２９１には所定数の要求信号（本実施形態では、すべての要求信号Ｗ０〜Ｗ６）が入力される。また、判定部２９１には、情報記憶部２９３に記憶された設定情報が入力される。

情報記憶部２９３は、複数（ｎ個）のレジスタ２９３1 〜２９３n を含み、各レジスタ２９３1 〜２９３n にはそれぞれ設定情報又は非設定情報が記憶される。設定情報は判定部２９１に入力される要求信号Ｗ０〜Ｗ６のうち、当該レベル内調停部２８１ａに割り当てられた要求信号を出力するＤＭＡチャネル（処理部）のチャネル番号であり、非設定情報はチャネル番号が設定されていないことを示す値である。情報記憶部２９３はレジスタ２９３1 〜２９３n により構成されているため、複数のレジスタに同一値のチャネル番号を設定可能である。この設定情報及び非設定情報は、図３に示すＣＰＵ２９により選択部２９２を介して書き込まれる。

ＣＰＵ２９は、電源投入時の初期化処理や、設定情報であるチャネル番号を設定チャネル値とする。各レジスタ２９３1 〜２９３n は、それぞれ記憶した情報（値）を出力する。

判定部２９１は、サービス間隔（バスの使用を許可する期間）毎に、各要求信号Ｗ０〜Ｗ６に基づいて、レベル内調停部２８１ａの優先レベルに設定されたＤＭＡチャネルによるバス使用権の要求があるか否かを判断する。そして、判定部２９１は、要求がある場合にはそのＤＭＡチャネルのチャネル番号ＳＮ１と、要求があることを示す（例えばＨレベル）有効信号ＳＥ１を出力する。一方、要求がない場合には、その旨を示す（例えばＬレベル）有効信号ＳＥ１を出力する。

詳述すると、判定部２９１は、各要求信号Ｗ０〜Ｗ６がバス使用権の要求を示す（例えばＨレベル）か否かを判断する。これは、要求信号Ｗ０〜Ｗ６の論理和演算結果により判断される。判定部２９１は、要求がある場合に、その要求を示す要求信号のチャネル番号と、各レジスタ２９３1 〜２９３n から出力される設定チャネル値とを順次比較し、最初に設定チャネル値と一致するチャネル番号を、このレベル内調停部２８１ａにおける調停結果、即ち選択したチャネル番号とする。判定部２９１は、設定したチャネル番号ＳＮ１を出力するとともに、出力するチャネル番号ＳＮ１が有効であることを示す有効信号ＳＥ１を出力する。また、判定部２９１は、決定したチャネル番号、即ち要求信号のチャネル番号と最初に一致した設定チャネル値が記憶されたレジスタを示すポインタ情報を並び替え部２９４に出力する。

並び替え部２９４には、情報記憶部２９３を構成するすべてのレジスタ２９３1 〜２９３n に記憶された情報が入力される。並び替え部２９４は、シフトレジスタであり、判定部２９１から入力されたポインタ情報が示すレジスタに記憶された情報が最終のレジスタに記憶されるように、情報の並び替えを行い、その結果を選択部２９２に出力する。例えば、判定部２９１において、２番目のレジスタ２９３2 に記憶された設定チャネル値と等しいチャネル番号のＤＭＡチャネルからの要求を選択した場合、判定部２９１は、その２番目のレジスタ２９３2 を示すポインタ情報を出力する。並び替え部２９４は、そのポインタ情報に従って、３〜ｎ番目のレジスタ２９３3 〜２９３n に記憶された情報を２〜（ｎ−１）番目のレジスタ２９３2 〜２９３n-1 のレジスタに記憶するとともに、２番目のレジスタ２９３2 に記憶された情報をｎ番目のレジスタ２９３n に記憶されるように、情報をシフトし、そのシフト結果を選択部２９２に出力する。尚、図ではレジスタ２９３3 を省略している。

選択部２９２には、イネーブル信号ＥＮａ１が入力される。選択部２９２は、図３に示すＣＰＵ２９から入力される情報（設定情報及び非設定情報）をレジスタ２９３1 〜２９３n に書き込む。また、選択部２９２は、イネーブル信号ＥＮａ１に基づいて、該イネーブル信号ＥＮａ１がこの優先レベルの要求が確定したことを示す場合に並び替え部２９４から入力される情報をレジスタ２９３1 〜２９３n に書き込む。この並び替え部２９４及び選択部２９２により、情報記憶部２９３に記憶したチャネル番号をラウンドロビン方式により並び替え、この優先レベル内の優先順序を変更する。

次に、優先フラグ生成部２８２ａの構成を説明する。
図２０に示すように、優先フラグ生成部２８２ａは、カウンタ制御部３０１、選択部３０２、カウンタ３０３、フラグ制御部３０４を有する。カウンタ３０３は、カウンタ３０３ａとカウンタ３０３ｂとを有する。両カウンタ３０３ａ，３０３ｂは例えばアップカウンタである。両カウンタ３０３ａ，３０３ｂには、それぞれカウントアップ値が図３に示すＣＰＵ２９から格納される。カウンタ３０３ａとカウンタ３０３ｂにそれぞれ格納されるカウントアップ値は、上位側レベル内調停部即ちレベル内調停部２８１ａと、下位側レベル内調停部即ちレベル内調停部２８１ｂの優先順位の比に応じた値である。それぞれのカウントアップ値は、例えば、「４」，「３」である。両カウンタ３０３ａ，３０３ｂは、カウンタ制御部３０１から出力されるカウントアップ信号に応答してカウントアップ（＋１）する。そして、各カウンタ３０３ａ，３０３ｂは、それぞれカウント値がカウントアップ値と一致すると一致信号をカウンタ制御部３０１に出力するとともに、カウント値をクリア（＝０）する。

カウンタ制御部３０１には、イネーブル信号ＥＮａ１とイネーブル信号ＥＮａ２が入力される。カウンタ制御部３０１は、イネーブル信号ＥＮａ１に応答してカウンタ３０３ａにカウントアップ信号を出力し、イネーブル信号ＥＮａ２に応答してカウンタ３０３ｂにカウントアップ信号を出力する。イネーブル信号ＥＮａ１は、レベル間で要求が競合した場合に上位側レベル、即ちレベル内調停部２８１ａの優先レベルのチャネル番号を確定したことを示し、イネーブル信号ＥＮａ２は、レベル間で要求が競合した場合に下位側レベル、即ちレベル内調停部２８１ａより下位の優先レベルのチャネル番号を確定したことを示す。従って、カウンタ３０３ａのカウント値は、調停によって上位側レベルの要求を確定した回数を示し、カウンタ３０３ｂのカウント値は調停によって下位側レベルの要求を確定した回数を示す。

カウンタ制御部３０１は、両カウンタ３０３ａ，３０３ｂから出力される一致信号に基づいてフラグ制御信号をフラグ制御部３０４に出力する。フラグ制御部３０４は、フラグ制御信号に応答して優先フラグＳＰ１を生成する。詳述すると、カウンタ制御部３０１は、イネーブル信号ＥＮａ１に応答してカウンタ３０３ａをカウントアップさせている間、フラグ制御信号によりフラグ制御部３０４から上位レベルを優先する優先フラグ（例えば値「０」、Ｌレベル）を出力させる。このとき、図１６に示すレベル間調停部２８３ａは、レベル内調停部２８１ａとレベル内調停部２８１ｂからそれぞれ要求があることを示す有効信号ＳＥ１，ＳＥ２が出力されると、「０」の優先フラグＳＰ１に応答して、上位側レベルの有効信号ＳＥ１を選択する。そして、レベル間調停部２８３ａは、選択した有効信号を出力する。この出力信号は、上位側レベルと下位側レベルとの間で要求信号を調停したことを示すレベル間調停信号ＳＡ１である。

そして、カウンタ制御部３０１は、カウンタ３０３ａが一致信号を出力すると、フラグ制御信号によりフラグ制御部３０４から下位レベルを優先する優先フラグ（例えば値「１」、Ｈレベル）を出力させる。すると、図１６に示すレベル間調停部２８３ａは、レベル内調停部２８１ａとレベル内調停部２８１ｂからそれぞれ要求があることを示す有効信号ＳＥ１，ＳＥ２が出力されると、「１」の優先フラグＳＰ１に応答して、下位側レベルの有効信号ＳＥ２を選択する。そして、レベル間調停部２８３ａは、選択した有効信号を出力する。この出力信号は、上位側レベルと下位側レベルとの間で要求信号を調停したことを示すレベル間調停信号ＳＡ１である。

従って、このレベル間調停部２８３ａは、優先フラグ生成部２８２ａのカウンタ３０３ａとカウンタ３０３ｂにそれぞれ設定したカウント値の回数だけ上位側レベルの要求と下位側レベルの要求をそれぞれ確定する。即ち、レベル間調停部２８３ａは、カウンタ３０３ａ，３０３ｂに設定したカウント値の比に応じて、上位側レベルの要求を優先するとともに、下位側レベルの要求を許容する。

レベル内調停部２８１ｂは、レベル内調停部２８１ａと同じ構成であるため、図面を省略する。
レベル内調停部２８１ｂの情報記憶部２９３には、少なくとも１つのチャネル番号が記憶される。従って、レベル内調停部２８１ｂにチャネル番号の設定を設定することにより、同チャネル番号のＤＭＡチャネルに対する優先レベルを容易に設定することができる。また、レベル内調停部２８１ａに設定したチャネル番号を削除し、同チャネル番号をレベル内調停部２８１ｂに設定することにより、同チャネル番号のＤＭＡチャネルに対する優先レベルを容易に変更することができる。

また、各レベル内調停部２８１ａ，２８１ｂの情報記憶部２９３は、それぞれ複数のレジスタから構成されている。従って、例えばレベル内調停部２８１ａにおいて同一値のチャネル番号を複数のレジスタに設定する。この場合、同一値のチャネル番号を設定したレジスタの数だけ、同チャネル番号のＤＭＡチャネルに対してバス使用権が与えられる。即ち、設定するレジスタの数に応じて、同一レベル内において優先度を上げることができる。

同一値のチャネル番号の設定は、異なる優先レベルについても行うことができる。即ち、レベル内調停部２８１ａとレベル内調停部２８１ｂに同じ値のチャネル番号を設定する。この場合、上記と同様に、設定したレジスタの数だけそのチャネル番号のＤＭＡチャネルにバス使用権が与えられる。

レベル内調停部２８１ｃは、レベル内調停部２８１ａと同じ構成であるため、図面を省略する。
このレベル内調停部２８１ｃについても、レベル内調停部２８１ｂと同様のことがいえる。即ち、各レベル内調停部２８１ａ〜２８１ｃに対してチャネル番号を設定することにより、優先レベルを容易に設定することができる。また、設定したチャネル番号を変更することにより、優先レベルを容易に変更することができる。更に、その時に動作しない処理部について、レベル内調停部２８１ａ〜２８１ｃの何れにもチャネル番号を設定しないことにより、同チャネル番号のＤＭＡチャネルに対してバス使用権を許容しない。即ち、必要としないＤＭＡチャネルに対してリソースであるバス使用権を設定しないため、必要とするＤＭＡチャネルに対してバス使用権を従来に比べて多く与えることができる。

そして、優先フラグ生成部２８２ｂは、優先フラグ生成部２８２ａと同じ構成であるため、図面を省略する。優先フラグ生成部２８２ｂのカウンタ３０３ａ，３０３ｂには、優先フラグ生成部２８２ａと同様に、上位側レベルの要求と下位側レベルの要求を確定する値が格納されている。従って、図１６に示すように、この優先フラグ生成部２８２ｂが生成する優先フラグＳＰ２を入力するレベル間調停部２８３ｂは、レベル間調停部２８３ａは、カウンタ３０３ａ，３０３ｂに設定したカウント値の比に応じて、上位側レベルの要求を優先するとともに、下位側レベルの要求を許容する。優先レベルが高く設定されたＤＭＡチャネルの処理部から連続的にバス使用権の要求がある場合でも、優先レベルが最も低く設定されたレベル内調停部２８１ｃに設定されたチャネル番号のＤＭＡチャネルについてもバス使用権を確定する。即ち、各レベル内調停部２８１ａ〜２８１ｃに設定されたチャネル番号のＤＭＡチャネルのすべてに対してバス使用権を確実に確定することができる。

上記のレベル内調停部の処理の流れを図２１に従って説明する。
先ず、各レベル内調停部に対してＤＭＡチャネルの割当て、即ちチャネル番号の設定が行われる（ステップ３１１）。次に、レベル間調停部は、転送中、即ちバスが使用中か否かを判断し（ステップ３１２）、転送中の場合には転送終了まで待つ。転送が終了すると、レベル間調停部は、割当てチャネルの要求があるか否かを判断し（ステップ３１３）、要求が無い場合にはステップ３１２に戻る。

チャネルの要求がある場合、チャネル内調停部は要求チャネルの検索を行い（ステップ３１４）、優先チャネルを決定する（ステップ３１５）。次に、レベル内調停部は、レベル内調停部に対して有効信号の出力がディセーブル（禁止）されているか否かを判断し（ステップ３１６）、ディセーブルされていない場合に有効信号及びチャネル番号を出力する（ステップ３１７）。次に、レベル内調停部は、当グループが選択されたか否か、即ち当該レベルのチャネル番号に対してバスの使用権が確定されたか否かを判断し（ステップ３１８）、選択された場合にチャネル番号の並び替えを行う（ステップ３１９）。そして、１回のサービスについての全ての処理が終了したか否かを判断し（ステップ３２０）、処理終了によりステップ３１２に戻って次の要求を待つ。

上記の優先フラグ生成部が実行する処理の流れを図２２に従って説明する。
先ず、優先フラグ生成部に対して優先フラグ初期値、優先比率（カウント値）が設定される（ステップ３２１）。次に、優先フラグ生成部は、優先フラグ側、即ちその時に優先しているレベル（上位側レベル又は下位側レベル）について要求受付があるか否かを判断し（ステップ３２２）、要求受付がある場合に要求が競合しているか否かを判断する（ステップ３２３）。次に、優先フラグ生成部は、競合している場合に、優先フラグ側のカウント値をダウンカウントする（ステップ３２４）。

次に、優先フラグ生成部は、カウント値がゼロ「０」か否か、即ち設定された数の要求を受け付けたか否かを判断し（ステップ３２５）、カウント値が「０」の場合に優先フラグ側の優先比率、即ちカウント値を再設定する（ステップ３２６）。次に、優先フラグ生成部は優先フラグを反転する、即ち優先するレベルを切り換えるように優先フラグを変更する（ステップ３２７）。そして、１回のサービスについての全ての処理が終了したか否かを判断し（ステップ３２８）、処理終了によりステップ３１２に戻って次の要求を待つ。

従って、図２１に示す処理を記述したプログラムを記憶し、そのプログラムを実行する処理部によりレベル内調停部を構成することもできる。同様に、図２２に示す処理を記述したプログラムを記憶し、そのプログラムを実行する処理部により優先フラグ生成部を生成することもできる。

次に、処理装置１２の作用を説明する。
例えば、図１２に示すように、処理部２１ａ，２１ｂは要求信号Ｒ１ａ，Ｒ１ｂを出力する。また、処理部２２ａは要求信号Ｒ２ａ０，Ｒ２ａ１を出力し、処理部２２ｂは要求信号Ｒ２ｂを出力する。

調停部３２は、スレーブインタフェース２５１ａ〜２５１ｃにより要求信号Ｒ２ａ０，Ｒ２ａ１，Ｒ２ｂを受け取る。調停部３２は、スレーブインタフェース２５１ｂにて受け取る要求信号Ｒ２ａ０に基づいて、マスタインタフェース２５０ａから要求信号ＲＡ０を出力する。そして、調停部３２は、スレーブインタフェース２５１ｂ，２５１ｃにて受け取る要求信号Ｒ２ａ１，Ｒ２ｂを設定に従って調停し、調停結果に基づいてマスタインタフェース２５０ｂから要求信号ＲＡ１を出力する。要求信号ＲＡ１は、要求信号Ｒ２ａ１と要求信号Ｒ２ｂのうちの何れかである。

調停部３１は、スレーブインタフェース２４１ａ，２４１ｂにより要求信号Ｒ１ａ，Ｒ１ｂを受け取り、スレーブインタフェース２４２ａ，２４２ｂにより調停部３２が出力する要求信号ＲＡ０，ＲＡ１を受け取る。調停部３１は、各要求信号Ｒ１ａ，Ｒ１ｂ，ＲＡ０，ＲＡ１を設定に従って調停し、調停結果に基づいてマスタインタフェース２４０から要求信号を出力する。

例えば、調停部３１における設定は、スレーブインタフェース２４１ａにて受け取る要求信号の優先度が最も高い。また、スレーブインタフェース２４２ａにて受け取る要求信号をスレーブインタフェース２４２ｂにて受け取る要求信号よりも優先する。そして、スレーブインタフェース２４１ｂにて受け取る要求信号を、スレーブインタフェース２４２ａ，２４２ｂにて受け取る要求信号よりも高い優先度とする。したがって、各要求信号Ｒ１ａ，Ｒ１ｂ，ＲＡ０，ＲＡ１における優先度は、
Ｒ１ａ＞Ｒ１ｂ＞ＲＡ０（Ｒ２ａ０）＞ＲＡ１（Ｒ２ａ１ ｏｒ Ｒ２ｂ）
となる。

そして、スレーブインタフェース２４１ｂにて受け取る要求信号の優先度の設定を変更することにより、各要求信号Ｒ１ａ，Ｒ１ｂ，ＲＡ０，ＲＡ１の優先度は、
Ｒ１ａ＞ＲＡ０（Ｒ２ａ０）＞Ｒ１ｂ＞ＲＡ１（Ｒ２ａ１ ｏｒ Ｒ２ｂ）
または、
Ｒ１ａ＞ＲＡ０（Ｒ２ａ０）＞ＲＡ１（Ｒ２ａ１ ｏｒ Ｒ２ｂ）＞Ｒ１ｂ
とすることが可能となる。

図３に示すように、調停回路２７は調停部３１〜３５を有している。処理装置１２の各処理部２１ａ〜２５ｃは、動作頻度に応じて調停部３１〜３５の何れかに接続されている。処理部２２ａ〜２５ｃと比べて動作頻度の高い処理部２１ａ〜２１ｆは調停部３１に直接的に接続されている。処理部２２ａ〜２５ｃは、同時動作又は排他的な動作に応じて、調停部３２〜３５に接続されている。そして、調停部３２〜３５は調停部３１に接続されている。

ＣＰＵ２９は、撮影装置の動作モードにしたがって、その時々の動作において不要な処理部に対するクロック信号を停止する。例えば、図１２に示すように、クロック制御部２６ｂから出力されるクロック信号ＣＫ２は、クロックバッファ２０２ｂを介して処理部２２ａ，２２ｂに供給される。さらに、クロック信号ＣＫ２は、クロックバッファ２０２ｂを介して調停部３２と、調停部３１のスレーブインタフェース２４２ａ，２４２ｂに供給される。ＣＰＵ２９は、クロック制御部２６ｂのレジスタ２３１に設定値を格納し、その設定値にしたがってオフするスイッチ２３２によりクロック信号ＣＫ２の出力が停止される。したがって、クロック信号ＣＫ２に基づいて動作する処理部２２ａ，２２ｂ、調停部３２、調停部３１のスレーブインタフェース２４２ａ，２４２ｂ、及びクロック信号ＣＫ２を供給する経路に配設されたクロックバッファ２０２ｂは動作を停止する。このことは、処理装置１２ひいては撮影装置における消費電力を少なくする。

また、図１２に示すように、処理部２１ａは、レジスタ２１１ａの設定値に応じてオンオフするスイッチ２１２ａを有している。同様に、処理部２１ｂは、レジスタ２１１ｂによりオンオフするスイッチ２１２ｂを有している。したがって、レジスタ２１１ａ，２１１ｂに対する設定値により、処理部２１ａ，２１ｂそれぞれを停止させることが可能となる。同様に、処理部２２ａは、レジスタ２２１ａの設定値に応じてオンオフするスイッチ２２２ａを有し、処理部２２ｂは、レジスタ２２１ｂによりオンオフするスイッチ２２２ｂを有している。したがって、レジスタ２２１ａ，２２１ｂに対する設定値により、処理部２２ａ，２２ｂそれぞれを停止させることが可能となる。なお、図３に示す処理部２１ｃ〜２１ｆ，２３ａ〜２５ｃについても同様である。このため、動作に対する要否に応じて各処理部２１ａ〜２５ｃを停止させることが可能となる。このことは、処理装置１２ひいては撮影装置における消費電力を少なくする。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）調停部３２〜３５は、処理部２２ａ〜２５ｃから出力される要求信号を調停し、調停結果に応じて調停部３１に対する要求信号の出力、調停結果に応じたアクセス許可、等を行う。調停部３１は、処理部２１ａ〜２１ｆの要求信号と、調停部３２〜３５から出力される要求信号の調停、調停結果に応じてメモリコントローラ２８に対する要求信号の出力、調停結果に応じたアクセス許可、等を行う。

ＦＩＦＯメモリ４１〜４８は、クロック信号ＣＫ２〜ＣＫ５に基づいて、調停部３２〜３５の間のデータ転送を行う。また、ＦＩＦＯメモリ４１〜４８は、クロック信号ＣＫ１に基づいて、調停部３１との間のデータ転送を行う。

モニタ部５１は、調停部３１とメモリコントローラ２８との間のデータ転送に基づいて、調停部３１の転送量と、各調停部３２〜３５の転送量をモニタする。転送制御部５２は、モニタ部５１のモニタ結果に基づいて、選択信号ＳＥＬを生成する。クロック制御部２６は、選択信号ＳＥＬに応じてクロック信号ＣＫ２の周波数を変更する。

したがって、各調停部３２〜３５の転送量に応じてクロック信号ＣＫ２〜ＣＫ５の周波数が調停される。このため、例えば転送量が少ない調停部に対応するクロック信号の周波数を低くすることで、処理装置１２ひいては撮影装置における消費電力を、全てのクロック信号を供給する場合と比べ低減することができる。

（２）転送制御部５２は、選択信号ＳＥＬに応じたしきい値ｗｐｔｈをＦＩＦＯメモリ４１のライト用メモリ４１Ｗに設定する。ライト用メモリ４１Ｗは、受信したデータを書き込むレジスタ９１を示すライトポインタＷＰをしきい値ｗｐｔｈと比較し、比較結果に応じて要求信号Ｗｒ１２ｓを出力する。しきい値ｗｐｔｈはクロック信号ＣＫ２の周波数ｆｃｋ２とクロック信号ＣＫ１の周波数ｆｃｋ１の比に応じた値である。したがって、ライト用メモリ４１Ｗにおいて、クロック信号ＣＫ２に基づいてライト調停部３２Ｗから受信したデータを、しきい値ｗｐｔｈに応じたタイミングでライト調停部３１Ｗに対して送信することで、動作遅延であるレイテンシＴＬと、送信の占有期間ＴＯを調整し、効率の良い転送を行うことができる。

（３）モニタ部５１は、調停部３１からメモリコントローラ２８への転送量をモニタするためのカウンタ部６１Ｗ，６２Ｗと、メモリコントローラ２８から調停部３１への転送量をモニタするためのカウンタ部６１Ｒ，６２Ｒを含む。カウンタ部６１Ｗ，６１Ｒは、調停部３１とメモリコントローラ２８の間の全ての転送にかかる転送量をカウントする。カウンタ部６２Ｗ，６２Ｒは、調停部３２に係る転送量をカウントする。転送制御部５２は、同期信号ＳＹＮＣに基づいてイネーブル信号ＥＮを生成する。カウンタ部６１Ｒ〜６２Ｗは、イネーブル信号ＥＮに基づいて、フレーム毎のデータ転送量をカウントし、そのカウント値をラッチする。そして、カウンタ部６１Ｒ〜６２Ｗは、ラッチしたカウント値Ｒｃａ〜Ｗｃ２を出力する。このように、同期信号ＳＹＮＣに応じた期間（画像データのフレーム）毎に転送量をモニタし、その転送量にしたがってクロック信号ＣＫ２の周波数を制御することができる。

（４）クロック制御部２６（２６ｂ）から出力されるクロック信号ＣＫ２は、処理部２２ａ，２２ｂに供給される。ＣＰＵ２９は、クロック制御部２６（２６ｂ）のレジスタ２３１に設定値を格納し、その設定値にしたがってオフするスイッチ２３２によりクロック信号ＣＫ２の出力が停止される。したがって、クロック信号ＣＫ２に基づいて動作する処理部２２ａ，２２ｂは動作を停止する。このように、撮影装置（処理装置１２）の動作状態に応じてクロック信号を停止することで、処理装置１２ひいては撮影装置における消費電力を、全てのクロック信号を供給する場合と比べ低減することができる。

（５）各処理部２１ａ，２１ｂ，２２ａ，２２ｂは、レジスタ２１１ａ，２１１ｂ，２２１ａ，２２１ｂの設定値に応じてオンオフするスイッチ２１２ａ，２１２ｂ，２２２ａ，２２２ｂを有している。したがって、各レジスタ２１１ａ〜２２１ｂに対して個々に設定値を設定することにより、各処理部２１ａ〜２２ｂを個々に停止させることができる。このため、複数の処理部２２ａ，２２ｂが接続された調停部３２を動作させるときでも、処理部２２ａ，２２ｂのそれぞれを処理に応じて停止させることで、処理装置１２における消費電力を低減することができる。

（６）調停部３２は、調停機能部２５２により調停した要求信号におけるマスタ番号を、マスタインタフェース２５０ａ，２５０ｂのインタフェース番号に変換する変換部２５４を有し、変換後のインタフェース番号のマスタインタフェースから要求信号が出力される。調停部３１は、調停部３２のマスタインタフェース２５０ａ，２５０ｂと接続されたスレーブインタフェース２４２ａ，２４２ｂから受け取る要求信号を、それぞれのスレーブインタフェース２４２ａ，２４２ｂに応じた優先度（優先順位レベル）に従って調停する。したがって、変換部２５４における変換のための情報を変更することで、要求信号を供給するスレーブインタフェース２４２ａ，２４２ｂを変更することができる。この結果、要求信号に対する優先順位を容易に変更することができる。これにより、停止した処理部２２ａ〜２５ｃ，調停部３２〜３５に応じて、そのときの処理に必要な処理部の優先度を変更することで、効率的な処理が可能となる。

尚、上記各実施形態は、以下の態様で実施してもよい。
・複数フレーム毎のモニタ結果に基づいてクロック信号ＣＫ２〜ＣＫ５の周波数を変更し、変更後のクロック信号ＣＫ２〜ＣＫ５の周波数に応じて、データ転送のタイミングを調整するようにしてもよい。また、モニタするフレームの数を変更するようにしてもよい。

・垂直同期信号ＶＤ以外の同期信号によりデータ転送をモニタするようにしてもよい。例えば、水平同期信号ＨＤを用いてもよい。また、基準クロック信号ＣＬＫ（またはクロック信号ＣＫ１）をカウントするカウンタを用いて同期信号ＳＹＮＣを生成するようにしてもよい。

・制御信号生成部７２において、リード比ＲＲとライト比ＷＲの論理積演算結果（ＲＲ ＡＮＤ ＷＲ）の値を選択信号ＳＥＬとしてもよい。また、ライト比ＷＲを選択信号ＳＥＬとしてもよい。また、リード比ＲＲを選択信号ＳＥＬとしてもよい。

・制御信号生成部７２において、カウント値Ｗｃａ，Ｗｃ２，Ｒｃａ，Ｒｃ２に基づいて演算により選択信号ＳＥＬの値を設定してもよい。
・転送制御部５２において、しきい値ｗｐｔｈを演算により求めてもよい。

例えば、ＦＩＦＯメモリ４１，４２に含まれるレジスタ９１の段数をＦｄ、クロック信号ＣＫ１の周波数をｆｃｋ１、クロック信号ＣＫ２の周波数をｆｃｋ２、係数をｋとする。係数ｋは１以上で、しきい値ｗｐｔｈがＦＩＦＯメモリに含まれるレジスタ９１の段数を超えない範囲の値である。しきい値ｗｐｔｈは、
ｗｐｔｈ＝Ｆ×（１−ｆｃｋ２／ｆｃｋ１）＋ｋ
（但し、小数点以下は切り上げ）により求められる。なお、上記の式において、（ｆｃｋ２／ｆｃｋ１）はクロック信号ＣＫ１の周波数ｆｃｋ１とクロック信号ＣＫ２の周波数ｆｃｋ２の比である。この比は、クロック制御部２６における分周比と等しい。従って、クロック制御部２６において分周比を設定するための選択信号ＳＥＬの値に基づいて、しきい値ｗｐｔｈを算出することができる。

・各調停部が有するマスタインタフェースの数を適宜変更してもよい。
例えば、図２３に示すように、調停回路３３０は複数（図２３において２つ）の調停部３３１，３３２を有している。調停部３３１は１つのマスタインタフェース３４１と複数（図２３において３つ）のスレーブインタフェース３４２ａ，３４２ｂ，３４３を有している。調停部３３２は１つのマスタインタフェース３５１と複数（図２３において３つ）のスレーブインタフェース３５２ａ〜３５２ｃを有している。

調停部３３１と処理部３６１ａ，３６１ｂは、クロック制御部２６ａから出力されるクロック信号ＣＫ１に基づいて動作する。調停部３３２と処理部３６２ａ〜３６２ｃ、及び調停部３３１のスレーブインタフェース３４３は、クロック制御部２６ｂから出力されるクロック信号ＣＫ２に基づいて動作する。

調停部３３２は、スレーブインタフェース３５２ａ〜３５２ｃにより処理部３６２ａ〜３６２ｃから出力される要求信号Ｗ１ａ〜Ｗ１ｃを受け取る。そして、調停部３３２は、それらの要求信号Ｗ１ａ〜Ｗ１ｃを設定に応じて調停し、調停結果に応じた要求信号ＷＡをマスタインタフェース３５１から出力する。要求信号ＷＡは、要求信号Ｗ１ａ〜Ｗ１ｃのうちの何れか１つの要求信号である。

調停部３３１は、スレーブインタフェース３４２ａ，３４２ｂにより処理部３６１ａ，３６１ｂから出力される要求信号Ｗ０ａ，Ｗ０ｂと、スレーブインタフェース３４３により調停部３３２から出力される要求信号ＷＡを受け取り、それらの要求信号Ｗ０ａ，Ｗ０ｂ，ＷＡを設定に応じて調停し、調停結果に応じた要求信号をマスタインタフェース３４１から出力する。

このように構成された調停回路３３０の調停部３３１において、設定に応じて各要求信号Ｗ０ａ，Ｗ０ｂ，ＷＡの優先度を、
Ｗ０ａ＞Ｗ０ｂ＞ＷＡ（Ｗ１ａ ｏｒ Ｗ１ｂ ｏｒ Ｗ１ｃ）
または、
Ｗ０ａ＞ＷＡ（Ｗ１ａ ｏｒ Ｗ１ｂ ｏｒ Ｗ１ｃ）＞Ｗ０ｂ
とすることができる。

また、図２４に示すように、調停回路３７０は複数（図２４において２つ）の調停部３７１，３７２を有している。調停部３７１は２つのマスタインタフェース３８１ａ，３８１ｂと複数（図２４において４つ）のスレーブインタフェース３８２ａ，３８２ｂ，３８３ａ，３８３ｂを有している。マスタインタフェース３８１ａはメモリコントローラ２８ａを介してメモリ１４ａに接続され、マスタインタフェース３８１ｂはメモリコントローラ２８ｂを介してメモリ１４ｂに接続されている。つまり、この調停部３７１は、２つのバススレーブに接続されている。調停部３７２は２つのマスタインタフェース３９１ａ，３９１ｂと複数（図２４において３つ）のスレーブインタフェース３９２ａ〜３９２ｃを有している。

調停部３７１と処理部３６１ａ，３６１ｂは、クロック制御部２６ａから出力されるクロック信号ＣＫ１に基づいて動作する。調停部３７２と処理部３６２ａ〜３６２ｃ、及び調停部３７１のスレーブインタフェース３８３ａ，３８３ｂは、クロック制御部２６ｂから出力されるクロック信号ＣＫ２に基づいて動作する。

調停部３７２は、スレーブインタフェース３９２ａ〜３９２ｃにより処理部３６２ａ〜３６２ｃから出力される要求信号Ｗ１ａ〜Ｗ１ｃを受け取る。そして、調停部３７２は、それらの要求信号Ｗ１ａ〜Ｗ１ｃを設定に応じて調停し、調停結果に応じた要求信号ＷＡ０，ＷＡ１をマスタインタフェース３９１ａ，３９１ｂから出力する。例えば、調停部３７２は、要求信号Ｗ１ａに基づいて要求信号ＷＡ０を出力し、要求信号Ｗ１ｂ，Ｗ１ｃを調停した結果に応じて要求信号ＷＡ１を出力する。

調停部３７１は、スレーブインタフェース３８２ａ，３８２ｂにより処理部３６１ａ，３６１ｂから出力される要求信号Ｗ０ａ，Ｗ０ｂと、スレーブインタフェース３８３ａ，３８３ｂにより調停部３７２から出力される要求信号ＷＡ０，ＷＡ１を受け取り、それらの要求信号Ｗ０ａ，Ｗ０ｂ，ＷＡ０，ＷＡ１を設定に応じて調停し、調停結果に応じた要求信号をマスタインタフェース３８１ａ，３８１ｂから出力する。例えば、調停部３７１は、要求信号Ｗ０ａと要求信号ＷＡ０を調停した結果に応じた要求信号をマスタインタフェース３８１ａから出力する。また、調停部３７１は、要求信号Ｗ０ｂと要求信号ＷＡ１を調停した結果に応じた要求信号をマスタインタフェース３８１ｂから出力する。

このような調停回路３７０により、処理部３６１ａと処理部３６２ａはメモリ１４ａをアクセスし、処理部３６１ｂと処理部３６２ｂ，３６２ｃはメモリ１４ｂをアクセスする。なお、処理部３６１ａと処理部３６２ａがメモリ１４ｂをアクセスし、処理部３６１ｂと処理部３６２ｂ，３６２ｃがメモリ１４ａをアクセスするように設定することもできる。このように、転送チャネルにおけるバスマスタとバススレーブを容易に設定することができる。

・調停部における処理を適宜変更してもよい。
例えば、図２５に示すように、調停部４０１はスレーブインタフェース２４１ａ，２４１ｂ，２４２ａ，２４２ｂ、調停機能部４１１、ＣＰＵインタフェース２４７を有している。スレーブインタフェース２４１ａ，２４１ｂは、例えば図１３に示す調停部３１と同様に、図３に示す処理部２１ａ，２１ｂに接続されている。スレーブインタフェース２４２ａ，２４２ｂは、調停部４０２のマスタインタフェース２５０ａ，２５０ｂに接続されている。なお、図２５において、調停部４０１におけるマスタインタフェースは省略されている。

調停部４０２は、マスタインタフェース２５０ａ，２５０ｂ、スレーブインタフェース２５１ａ〜２５１ｃ、調停機能部４２１、インタフェース選択部４２２を有している。インタフェース選択部４２２は、変換部４２３、切替部２５５、ＣＰＵインタフェース２５６を有している。ＣＰＵ２９は、調停部４０２における優先度（優先順位レベル）に対するしきい値を変換部４２３に設定する。

調停機能部４２１は、スレーブインタフェース２５１ａ〜２５１ｃにより受け付けた要求信号を、それぞれの要求信号を出力する処理部に対して設定された優先度（優先順位レベル）にしたがって調停し、調停結果に基づいて、要求信号と優先順位レベルを出力する。

変換部４２３は、設定されたしきい値と優先順位レベルを比較し、比較結果に応じてインタフェース番号を設定する。例えば、変換部４２３は、しきい値以上の優先順位レベルをマスタインタフェース２５０ａのインタフェース番号に変換し、しきい値より低い優先順位レベルをマスタインタフェース２５０ｂのインタフェース番号に変換する。切替部２５５は、インタフェース番号に応じて要求信号をマスタインタフェース２５０ａ，２５０ｂに供給する。

例えば、スレーブインタフェース２５１ａにより受け付ける要求信号Ｒ１ａの優先度を最上位（優先順位レベル＝０）とする。スレーブインタフェース２５１ｂにより受け付ける要求信号Ｒ１ｂの優先度を中位（優先順位レベル＝１）とする。スレーブインタフェース２５１ｃにより受け付ける要求信号Ｒ１ｃの優先度を最下位（優先順位レベル＝２）とする。そして、優先順位レベルのしきい値を「０」とする。この場合、変換部４２３は、「０」の優先順位レベルをマスタインタフェース２５０ａのインタフェース番号に変換し、「１」，「２」の優先順位レベルをマスタインタフェース２５０ｂのインタフェース番号に変換する。これにより、要求信号Ｒ１ａはマスタインタフェース２５０ａから出力され、要求信号Ｒ１ｂ，Ｒ１ｃはマスタインタフェース２５０ｂから出力される。

調停部４０１の調停機能部４１１は、スレーブインタフェース２４１ａ，２４１ｂにて受け付けた要求信号Ｒ０ａ，Ｒ０ｂと、スレーブインタフェース２４２ａ，２４２ｂにより受け付けた要求信号ＲＡ０，ＲＡ１を、設定に従って調停し、調停結果に応じた要求信号を出力する。なお、上記のようにしきい値（＝０）を設定した場合、要求信号ＲＡ０は要求信号Ｒ１ａであり、要求信号ＲＡ１は要求信号Ｒ１ｂと要求信号Ｒ１ｃの何れか１つの要求信号である。

調停機能部４１１における優先度を、
Ｒ０ａ＞Ｒ０ｂ＞ＲＡ０（Ｒ１ａ）＞ＲＡ１（Ｒ１ｂ ｏｒ Ｒ１ｃ）
とする。この優先度は、ＣＰＵ２９の設定により、
Ｒ０ａ＞ＲＡ０（Ｒ１ａ）＞Ｒ０ｂ＞ＲＡ１（Ｒ１ｂ ｏｒ Ｒ１ｃ）
Ｒ０ａ＞ＲＡ０（Ｒ１ａ）＞ＲＡ１（Ｒ１ｂ ｏｒ Ｒ１ｃ）＞Ｒ０ｂ
のように変更することができる。

また、調停機能部４１１は、スレーブインタフェース２４２ａ，２４２ｂのキューの状態を監視し、その監視結果に応じて変換部４２３における優先順位レベルのしきい値を変更する。上記したように、しきい値を「０」とした場合、要求信号Ｒ１ａ（要求信号ＲＡ０）がマスタインタフェース２５０ａから出力され、スレーブインタフェース２４２ａのキューに入力される。また、要求信号Ｒ１ｂと要求信号Ｒ１ｃ（要求信号ＲＡ１）がマスタインタフェース２５０ｂから出力され、スレーブインタフェース２４２ｂのキューに入力される。調停機能部４１１は、スレーブインタフェース２４２ａ，２４２ｂのキューに格納された要求信号を順次選択する。

例えば、所定の時間に互いに同数の要求信号Ｒ１ａ〜Ｒ１ｃがそれぞれの処理部から発行されると、スレーブインタフェース２４２ｂのキューに蓄えられた要求信号の数は、スレーブインタフェース２４２ａのキューに蓄えられた要求信号の数の２倍となる。このキューの状態に基づいて、調停機能部４１１は、変換部４２３のしきい値を例えば「１」に変更する。すると、変換部４２３は、「０」，「１」の優先順位レベルをマスタインタフェース２５０ａのインタフェース番号に変換し、「２」の優先順位レベルをマスタインタフェース２５０ｂのインタフェース番号に変換する。これにより、要求信号Ｒ１ａ．Ｒ１ｂはマスタインタフェース２５０ａから出力され、要求信号Ｒ１ｃはマスタインタフェース２５０ｂから出力される。

調停部４０２のマスタインタフェース２５０ａから出力される要求信号ＲＡ０（Ｒ１ａ ｏｒ Ｒ１ｂ）は、スレーブインタフェース２４２ａのキューに入力される。また、マスタインタフェース２５０ｂから出力される要求信号ＲＡ１（Ｒ１ｃ）は、スレーブインタフェース２４２ｂのキューに入力される。調停機能部４１１は、スレーブインタフェース２４２ａにより受け付けた要求信号ＲＡ０（Ｒ１ａ ｏｒ Ｒ１ｂ）を、スレーブインタフェース２４２ｂにより受け付けた要求信号ＲＡ１（Ｒ１ｃ）よりも優先する。したがって、各要求信号Ｒ１ａ〜Ｒ１ｃに対する優先比率は、変換部４２３のしきい値により変更される。このように、各要求信号Ｒ１ａ〜Ｒ１ｃにおける優先比率を容易に変更することができる。

また、各スレーブインタフェース２４２ａ，２４２ｂのキューに蓄えられる要求信号の数が、変換部４２３に設定するしきい値に応じて変化する。このため、調停部４０２に接続される処理部から出力される要求信号に対して受付信号を出力するまでに要する時間を短くすることができる。これにより、クロック信号の供給・停止を行う場合、要求信号の受け付けを保留してから、既に受け付けた要求信号に対する処理が終了するまでの時間が短くなる。このため、調停部４０２及び調停部３３２に接続された処理部に対するクロック信号ＣＫ２の供給・停止にかかる時間を短くすることができる。

・上記実施形態において、図３に示す処理部２１ａ〜２５ｃの数、各処理部２１ａ〜２５ｃにおける処理の内容、処理部２１ａ〜２５ｃと調停部３１〜３５の接続関係は一例であり、適宜変更してもよい。

・図３に示す処理部２１ａ〜２１ｆから出力される要求信号を調停する調停部を含み、調停部３１はその調停部から出力される要求信号と調停部３２〜３５から出力される要求信号を調停した結果に応じた要求信号を出力するようにしてもよい。

・ＣＰＵ２９は、クロック信号の供給を停止するクロック制御部のレジスタに対して設定値を格納したが、制御情報として制御信号を出力するようにしてもよい。この場合、制御信号は、例えばイネーブル信号のように出力・停止を示す信号と、制御するクロック信号を指定するための信号を含む。例えば、クロック制御部２６は、第１のレベル（例えばＨレベル）の制御信号に応答してクロック信号を出力し、第２のレベル（例えばＬレベル）の制御信号に応答してクロック信号の出力を停止する。クロック信号の出力・停止は、上記実施形態と同様に、制御信号に応答してオンオフするスイッチにより行うことができる。

なお、図１３に示す処理部２２ａ，２２ｂに対しても同様に、ＣＰＵ２９から処理部２２ａ，２２ｂのそれぞれに対して出力される制御信号により動作・停止するようにしてもよい。なお、ＣＰＵ２９から出力される制御情報に基づいて各処理部２２ａ，２２ｂに応じた制御信号を出力するデコーダ等の回路を用いてもよい。なお、処理部２２ａ，２２ｂについて説明したが、図３に示す処理部２３ａ〜２５ｃについても同様である。

・上記実施形態において、調停部３１からＣＰＵ２９に対する構成変更可能である旨の通知は、割り込み信号に限られず、ＣＰＵ２９が受け取る信号やコマンド、レジスタに格納した値、等により通知するようにしてもよい。

１２ 処理装置
２１ａ〜２５ｃ 処理部
２６ クロック制御部
２７ 調停回路
２８ メモリコントローラ
２９ 中央処理装置（ＣＰＵ）
３１〜３５ 調停部
４１〜４８ ＦＩＦＯメモリ
５１ モニタ部
５２ 転送制御部
ＣＫ１〜ＣＫ５ クロック信号
ＳＥＬ 選択信号

Claims (8)

1. 複数のバスマスタの要求信号を調停して第１調停信号を出力する第１の調停部と、
   前記複数のバスマスタの要求信号と前記第１調停信号を調停して第２調停信号を少なくとも１つのバススレーブに対して出力する第２の調停部と、
   第１のクロック信号に基づいて前記第１の調停部との間でデータを転送し、第２のクロック信号に基づいて前記第２の調停部との間でデータを転送する転送用メモリと、
   前記第２の調停部と前記バススレーブとの間のデータ転送に基づいて、前記第１の調停部の転送量と前記第２の調停部の転送量をモニタするモニタ部と、
   前記転送量に応じた選択信号を生成する転送制御部と、
   前記選択信号に基づいて、前記第１のクロック信号の周波数を変更するクロック制御部と、
   を含むことを特徴とする調停回路。
2. 前記転送制御部は、前記選択信号に応じたしきい値を前記転送用メモリに設定し、
   前記転送用メモリは、ＦＩＦＯ方式のメモリであり、第１の調停部から出力されるデータをライトポインタに応じたレジスタに記憶し、リードポインタに応じたレジスタに記憶されたデータを前記第２の調停部に対して出力し、前記ライトポインタを前記しきい値と比較した結果に応じて前記第２の調停部に対して要求信号を出力すること、
   を特徴とする請求項１に記載の調停回路。
3. 同期信号に基づいて制御信号を生成する制御信号生成部を含み、
   前記モニタ部は前記制御信号に基づいて、前記同期信号に応じた期間毎に前記転送量をモニタすること、
   を特徴とする請求項１または２に記載の調停回路。
4. 前記バスマスタは画像データを処理する処理部であり、
   前記同期信号は、前記画像データの１つのフレームの開始を示す垂直同期信号であること、
   を特徴とする請求項３に記載の調停回路。
5. 前記モニタ部は、前記第２の調停部と前記バススレーブとの間の転送に含まれる識別信号に基づいて前記第１の調停部の転送量をモニタすること、
   を特徴とする請求項１〜４の何れか一項に記載の調停回路。
6. 前記クロック制御部は、
   動作状態に応じて前記複数のバスマスタの動作の要否を判定する制御部の判定結果に応じた制御情報に応じて前記第１のクロック信号の供給または停止すること、
   を特徴とする請求項１〜５の何れか一項に記載の調停回路。
7. 複数のバスマスタの要求信号を調停して第１調停信号を第１の調停部により調停し、
   前記複数のバスマスタの要求信号と前記第１の調停部による調停結果に応じた第１調停信号を第２の調停部にて調停した結果に応じた第２調停信号を少なくとも１つのバススレーブに対して出力し、
   第１のクロック信号に基づいて前記第１の調停部と転送用メモリとの間でデータを転送し、第２のクロック信号に基づいて前記第２の調停部と前記転送用メモリとの間でデータを転送し、
   前記第２の調停部と前記バススレーブとの間のデータ転送に基づいて、前記第１の調停部の転送量と前記第２の調停部の転送量をモニタし、
   前記転送量に応じた選択信号を生成し、
   前記選択信号に基づいて、前記第１のクロック信号の周波数を変更すること、
   を特徴とする調停回路の制御方法。
8. 複数のバスマスタを含み、少なくとも１つのバススレーブをアクセスする処理装置であって、
   前記バスマスタと前記バススレーブとの間のデータ転送を調停する調停回路を有し、
   前記調停回路は、
   前記複数のバスマスタの要求信号を調停して第１調停信号を出力する第１の調停部と、
   前記複数のバスマスタの要求信号と前記第１調停信号を調停して第２調停信号を前記バススレーブに対して出力する第２の調停部と、
   第１のクロック信号に基づいて前記第１の調停部との間でデータを転送し、第２のクロック信号に基づいて前記第２の調停部との間でデータを転送する転送用メモリと、
   前記第２の調停部と前記バススレーブとの間のデータ転送に基づいて、前記第１の調停部の転送量と前記第２の調停部の転送量をモニタするモニタ部と、
   前記転送量に応じた選択信号を生成する転送制御部と、
   前記選択信号に基づいて、前記第１のクロック信号の周波数を変更するクロック制御部と、
   を含むことを特徴とする処理装置。