JP6058960B2 - Current mirror circuit - Google Patents
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Description
本発明は、一対のMOSトランジスタからなるカレントミラー回路に関する。特に、ミラー比精度の安定性に優れたカレントミラー回路に関する。 The present invention relates to a current mirror circuit composed of a pair of MOS transistors. In particular, the present invention relates to a current mirror circuit with excellent mirror ratio accuracy.
電子機器の高機能化に伴い、ボルテージレギュレーターやLi保護ICといったアナログICには出力電圧の高精度化が求められている。これらのICは、おもに基準電圧回路、コンパレーター、ブリーダー抵抗、カレントミラー回路といった要素から構成されており、これら一つひとつの要素を高精度化させていくことが、IC全体の高精度化に繋がる。 As electronic devices become more sophisticated, analog ICs such as voltage regulators and Li protection ICs are required to have higher output voltage accuracy. These ICs are mainly composed of elements such as a reference voltage circuit, a comparator, a bleeder resistor, and a current mirror circuit. Increasing the accuracy of each of these elements leads to higher accuracy of the entire IC.
要素回路の一つであるカレントミラー回路は、IC内部で一定電流を必要とする場合に用いられる回路である。例えば、定電流源としてコンパレーターの負荷段に用いられたり、コンデンサーと組み合わせて所定の時定数を決定し、遅延回路を構成したりするものである。 A current mirror circuit which is one of element circuits is a circuit used when a constant current is required inside an IC. For example, it is used in a load stage of a comparator as a constant current source, or a predetermined time constant is determined in combination with a capacitor to constitute a delay circuit.
このカレントミラー回路の最も簡単な構成としては、図8に示すように、2つのトランジスタA、Bの互いのゲートを結線させた回路である。この回路では、トランジスタAのソース側から入力電流I1が入力されると、トランジスタBのドレイン側から出力電流I2が、所定の電流比で増減され出力される。このとき、入力電流と出力電流の電流比であるI1/I2はミラー比と呼ばれ、カレントミラー回路の特性をあらわす一つの指標となる。 The simplest configuration of this current mirror circuit is a circuit in which the gates of two transistors A and B are connected as shown in FIG. In this circuit, when the input current I1 is input from the source side of the transistor A, the output current I2 is increased or decreased by a predetermined current ratio from the drain side of the transistor B and output. At this time, I1 / I2, which is the current ratio between the input current and the output current, is called a mirror ratio and is an index representing the characteristics of the current mirror circuit.
このミラー比は、例えばトランジスタA、Bの特性を完全に等しくした場合には1となる。また、チャネル長LをそれぞれL1、L2とし、それ以外のパラメータを等しくした場合には、ミラー比はL長比L1/L2で決まることとなる。 This mirror ratio becomes 1, for example, when the characteristics of the transistors A and B are completely equal. If the channel length L is L1 and L2, respectively, and other parameters are equal, the mirror ratio is determined by the L length ratio L1 / L2.
しかしながら、製造プロセス条件の変動によりLやWが狙い値からずれた場合には、ミラー比精度は低下してしまう。更に、短チャネル効果、逆短チャネル効果、狭チャネル効果という閾値電圧変化をもたらす特性変動が生じた場合にも、同様にミラー比精度は低下してしまう。 However, when L and W deviate from the target values due to fluctuations in manufacturing process conditions, the mirror ratio accuracy decreases. Furthermore, the mirror ratio accuracy similarly decreases when a characteristic variation that causes a threshold voltage change such as a short channel effect, an inverse short channel effect, or a narrow channel effect occurs.
そこで、これらの問題を解決する一つの方法として、同一サイズのトランジスタを並列に接続することで、素子分離酸化膜の端部の広がりによって生じる実効ゲート幅のズレを抑制し、設計値どおりのミラー比が得られるカレントミラー回路が提供されている(例えば特許文献1参照)。 Therefore, as one method for solving these problems, by connecting transistors of the same size in parallel, the deviation of the effective gate width caused by the spread of the edge of the element isolation oxide film is suppressed, and the mirror as designed. A current mirror circuit capable of obtaining a ratio is provided (see, for example, Patent Document 1).
その他の方法として、あらかじめサイズの異なるトランジスタを、ヒューズを介して並列に接続しておき、ヒューズトリミングによって理想のミラー比に合わせこむというカレントミラー回路が提供されている(例えば特許文献2参照)。 As another method, there is provided a current mirror circuit in which transistors of different sizes are connected in parallel through a fuse in advance and are adjusted to an ideal mirror ratio by fuse trimming (see, for example, Patent Document 2).
更に、ミラー比精度を低下させる原因の一つである逆短チャネル効果について、その発生メカニズムをシミュレーションで予測して、あらかじめ回路設計に反映させるという方法が開示されている(例えば特許文献3参照)。 Furthermore, a method of predicting the occurrence mechanism of the inverse short channel effect, which is one of the causes of lowering the mirror ratio accuracy, by simulation and reflecting it in the circuit design in advance is disclosed (for example, see Patent Document 3). .
確かに、特許文献1及び2による方法であれば、製造プロセス起因のバラつきを吸収して、高精度のカレントミラー回路を構成することができる。しかしながら、構成するトランジスタの個数が多くなったり、トリミングヒューズを別途設けたりして必要となる回路の占有面積が増大するため、チップサイズの縮小化が困難になるという弊害がある。
Certainly, according to the methods disclosed in
また、特許文献3による方法であれば、たとえ逆短チャネル効果が生じた場合でも、その閾値電圧変化をあらかじめ予測して回路設計に取り込んでおくことで、カレントミラー回路の精度を維持することができる。しかしながら、現状では、逆短チャネル効果はプロセス条件によって生じたり、生じなかったりしている。このような現状では、いずれのプロセス条件にも対応するように回路設計することは困難である。
Also, with the method according to
そこで、本発明においては、上述した問題を解決するために、互いにゲートが接続された第1及び第2のMOSトランジスタからなるカレントミラー回路において、第1のMOSトランジスタと第2のMOSトランジスタは同一のドレイン構造を備えるとともに、当該ドレイン構造は、高濃度拡散領域を囲むように低濃度拡散領域が形成されている二重拡散構造を備えているカレントミラー回路を提供する。 Therefore, in the present invention, in order to solve the above-described problem, in the current mirror circuit including the first and second MOS transistors whose gates are connected to each other, the first MOS transistor and the second MOS transistor are the same. This drain structure provides a current mirror circuit having a double diffusion structure in which a low concentration diffusion region is formed so as to surround a high concentration diffusion region.
すなわち、本発明は、二重拡散構造を採用することで、トランジスタの個数を増やして面積を増大させることなく、逆短チャネル効果の発生を抑制することができ、安定性に優れた高精度なカレントミラー回路を提供することができる。 That is, the present invention adopts a double diffusion structure, and can suppress the occurrence of the reverse short channel effect without increasing the number of transistors and increasing the area, and has high stability and high accuracy. A current mirror circuit can be provided.
また、本発明を実施するにあたり、ミラー比を、第1のMOSトランジスタのL長と、第2のMOSトランジスタのL長とを調整することにより決定するように構成することができる。このように構成することで、トランジスタの個数を増やすことなく、ミラー比を任意に選択することができ、所定電流値を出力する定電流源を簡易に形成することができる。 In implementing the present invention, the mirror ratio can be determined by adjusting the L length of the first MOS transistor and the L length of the second MOS transistor. With this configuration, the mirror ratio can be arbitrarily selected without increasing the number of transistors, and a constant current source that outputs a predetermined current value can be easily formed.
また、本発明を実施するにあたり、第1のMOSトランジスタのL長が、10〜30umの範囲内の値であるとともに、第2のMOSトランジスタのL長が、40〜300umの範囲内の値であり、かつ、ミラー比が0.1〜0.25の範囲内の値であることが好ましい。このような範囲内の値であれば、逆短チャネルが顕著に現れる短チャネル領域において、特に効果を発揮することができるためである。 In carrying out the present invention, the L length of the first MOS transistor is a value in the range of 10 to 30 μm, and the L length of the second MOS transistor is a value in the range of 40 to 300 μm. And the mirror ratio is preferably a value within the range of 0.1 to 0.25. This is because a value within such a range is particularly effective in a short channel region in which a reverse short channel appears remarkably.
以上のように、本発明では、カレントミラーを構成するペアトランジスタのドレイン構造を二重拡散構造にすることで、逆短チャネル効果の発生を効果的に抑制することができ、ミラー比精度の安定性に優れたカレントミラー回路を提供することができる。 As described above, in the present invention, the occurrence of the reverse short channel effect can be effectively suppressed by making the drain structure of the pair transistor constituting the current mirror a double diffusion structure, and the mirror ratio accuracy is stabilized. A current mirror circuit excellent in performance can be provided.
以下、本発明のカレントミラー回路に関する実施形態を、図1ないし7を参照して説明する。
1.回路の説明
図1は、本発明のカレントミラー回路を用いた遅延時間回路である。この回路は5個のトランジスタ(Tr1〜5)から構成されており、Tr1〜2でカレントミラー回路C1を構成し、Tr3〜5でカレントミラー回路C2を構成している。このとき、Tr1〜5の基本的なパラメータは以下のように設定されている。
Hereinafter, embodiments of the current mirror circuit of the present invention will be described with reference to FIGS.
1. Description of Circuit FIG. 1 is a delay time circuit using a current mirror circuit of the present invention. This circuit is composed of five transistors (Tr1 to Tr5). Tr1 and Tr2 constitute a current mirror circuit C1, and Tr3 to Tr5 constitute a current mirror circuit C2. At this time, the basic parameters of Tr1 to Tr5 are set as follows.
Tr1:PchTr Vth=−0.6V L=30um W=30um
Tr2:PchTr Vth=−0.6V L=120um W=30um
Tr3〜5:NchTr Vth=0.6V L=12um W=100um
ここで、PcnTrはPチャネル型のトランジスタ、NchTrはNチャネル型のトランジスタを示し、Vthはしきい値電圧、Lはチャネル長、Wはチャネル幅を表している。
Tr1: PchTr Vth = -0.6V L = 30um W = 30um
Tr2: PchTr Vth = −0.6V L = 120 um W = 30 um
Tr3-5: NchTr Vth = 0.6V L = 12um W = 100um
Here, PcnTr represents a P-channel transistor, NchTr represents an N-channel transistor, Vth represents a threshold voltage, L represents a channel length, and W represents a channel width.
まず入力電流I1がTr1のソース−ドレイン間に流れる。このI1はカレントミラー回路C1によってI2にミラーされる。このときのミラー比はTr1とTr2のL長比である0.25となる。 First, the input current I1 flows between the source and drain of Tr1. This I1 is mirrored to I2 by the current mirror circuit C1. The mirror ratio at this time is 0.25, which is the L length ratio of Tr1 and Tr2.
次いで、I2はTr3のソースに入る。このTr3はTr4、Tr5とともにカレントミラー回路C2を構成している。Tr3、4,5は同一構造で、かつ互いにゲートが結線されているため、I2はI3及びI4にミラーされ、I2=I3=I4となる。 I2 then enters the source of Tr3. This Tr3 constitutes a current mirror circuit C2 together with Tr4 and Tr5. Since Tr3, 4 and 5 have the same structure and their gates are connected to each other, I2 is mirrored to I3 and I4, and I2 = I3 = I4.
最後に、出力電流I6はI3+I4として得られ、コンデンサーをIout端子に接続することで、所定の時定数が決定され、遅延時間回路を構成することができる。 Finally, the output current I6 is obtained as I3 + I4. By connecting a capacitor to the Iout terminal, a predetermined time constant is determined, and a delay time circuit can be configured.
2.逆短チャネル効果
上述したような回路動作はあくまで理想的な状況であって、実際には、プロセス条件変動による特性変動が生じる。その一例として、チャネル長が短くなると閾値電圧が上昇する逆短チャネル効果と呼ばれるMOSトランジスタ特有の現象がある。
2. Inverse short channel effect The circuit operation as described above is an ideal situation, and actually, characteristic fluctuations occur due to process condition fluctuations. As an example, there is a phenomenon peculiar to a MOS transistor called reverse short channel effect in which the threshold voltage increases as the channel length becomes shorter.
一般的に、MOSトランジスタはチャネル長が短くなると閾値電圧は低下する(絶対値が小さくなる)、いわゆる短チャネル効果が生じる。その一方で、これとは逆に、チャネル長が短くなると逆に閾値電圧が上昇する(絶対値が大きくなる)逆短チャネル効果が生じる場合がある。
この逆短チャネル効果が生じる要因は幾つかあるが、主に以下の3つが考えられる。
In general, when the channel length of a MOS transistor is shortened, the threshold voltage decreases (the absolute value decreases), and a so-called short channel effect occurs. On the other hand, on the other hand, when the channel length is shortened, there is a case where the reverse short channel effect occurs in which the threshold voltage increases (absolute value increases).
There are several factors that cause this reverse short channel effect, but the following three are mainly considered.
まず、図2に示すようなゲート酸化膜厚が端部で厚くなる場合である。図2はP型MOSトランジスタ11の断面図である。このPMOSトランジスタ11は、Si基板1(N型基板)と、Nウェル2(Phos)と、ゲート酸化膜3(800Å)と、ポリシリコンゲート4(Phos)と、ソース・ドレイン領域5(Boron)と、チャネル領域6(Boron)と、から構成されている。このとき、ゲート酸化膜3は、理想的には均一の厚みで形成されるのであるが、プロセス条件によっては、チャネル端部で局所的に厚膜化した領域7が形成される場合がある。例えば、ポリシリコンゲートを熱酸化したときにゲート端部が過度に酸化して、内側に侵食したりする場合である(ゲートバーズビーク)。このような形状の場合は、L長が十分長いとき(B>>A)には、端部Aの影響はほとんどないが、L長が短いとき(B≒A)には、端部Aの影響が大きくなり、閾値電圧は上昇してしまう。すなわち、L長が短くなるにつれて閾値電圧が上昇する、いわゆる逆短チャネル効果が現れてしまう。
First, the gate oxide film thickness as shown in FIG. FIG. 2 is a cross-sectional view of the P-
次に、図3に示すように、チャネル端部が厚膜化していなくても、酸化膜を形成した後に窒化処理をしたような場合には、チャネル端部にSiN領域8が形成され、誘電率が大きくなるために実効的にゲート酸化膜が厚膜化したのと同様の効果がでてしまう場合がある。
Next, as shown in FIG. 3, even when the channel end portion is not thickened, when nitriding is performed after forming the oxide film, the
最後に、図4に示すように、ソース・ドレインとチャネル領域との境界近傍(図4中の領域9)に、局所的に不純物濃度が高い領域が形成されることがある。そのメカニズムは諸説あるが、ソース・ドレインのイオン注入時に発生する結晶欠陥により、チャネル端部近傍で不純物の再分布が生じる。その結果として、ちょうどゲート下あたりに高濃度領域9が形成されると考えられている。
Finally, as shown in FIG. 4, a region having a high impurity concentration may be formed in the vicinity of the boundary between the source / drain and the channel region (
図5は図4中のX−X断面での不純物濃度プロファイルを描いた図である。図5の中で、線Aはボロンの濃度プロファイル、線Bはリンの濃度プロファイルを示している。ここで、線Bは逆短チャネルが生じていないときの濃度プロファイルで、線B´は逆短チャネルが生じているときの濃度プロファイルを示している。この図から分かるように、逆短チャネルが生じているときの濃度プロファイルは、ゲート電極端の近傍で、ピークCを持っている。これは、上述した不純物再分布によって生じたものである。 FIG. 5 is a diagram depicting an impurity concentration profile at the XX section in FIG. In FIG. 5, a line A represents a boron concentration profile, and a line B represents a phosphorus concentration profile. Here, the line B shows the concentration profile when the reverse short channel is not generated, and the line B ′ shows the concentration profile when the reverse short channel is generated. As can be seen from this figure, the concentration profile when the reverse short channel occurs has a peak C in the vicinity of the end of the gate electrode. This is caused by the impurity redistribution described above.
3.本発明の構造
上述した逆短チャネル効果の中でも、特に問題なのは図4の場合である。その理由は、発生原因がソース・ドレインのイオン注入という必須工程に起因しているためである。それ以外の原因(図2及び図3)の場合は、その原因工程を別の処理方法に置き換えることができるが、ソース・ドレインをイオン注入以外の方法に置き換えることは、現状では困難である。
3. Structure of the Invention Of the above-described reverse short channel effect, the problem is particularly in the case of FIG. This is because the cause of the failure is due to an essential process of source / drain ion implantation. In the case of other causes (FIGS. 2 and 3), the cause process can be replaced with another processing method, but it is difficult at present to replace the source / drain with a method other than ion implantation.
そこで本発明では、図4における高濃度領域9、つまり図5におけるピークCが発生してしまう場合でも、逆短チャネル効果の影響を抑制するために、二重拡散構造を採用している。具体的には、図6に示すように、Si基板1と、Nウェル2と、ゲート酸化膜3と、ポリシリコンゲート4と、ソース・ドレイン領域5と、チャネル領域6と、から構成されているPMOSトランジスタ11において、ソース・ドレイン領域5を囲むように低濃度領域10を形成する。これにより、図6におけるピークCは、低濃度領域10の中に取り込まれることとなり、その影響を排除することができる。
Therefore, in the present invention, even when the
4.効果
上述した構造を採用した場合の、逆短チャネル効果の特性を図7に示す。図7は横軸にトランジスタのチャネル長を採り、縦軸にPMOSトランジスタの閾値電圧を採ったグラフである。このグラフから分かるように、本発明の構造を採用した場合には、L長に対する閾値電圧の変化量が緩和されていることが分かる。
4). Effect FIG. 7 shows the characteristics of the inverse short channel effect when the above-described structure is employed. FIG. 7 is a graph in which the horizontal axis represents the channel length of the transistor and the vertical axis represents the threshold voltage of the PMOS transistor. As can be seen from this graph, when the structure of the present invention is adopted, the change amount of the threshold voltage with respect to the L length is reduced.
ただ、この場合の問題として、二重拡散領域10を形成することにより、実効的にL長が短くなることが挙げられる。その結果、図7から読み取れるように、本発明の方が、より長いL長でパンチスルー現象が生じ始めている。
However, the problem in this case is that the L length is effectively shortened by forming the
その対策として、二重拡散領域10をドレイン側だけに設定することが考えられる。この場合、逆短チャネルの影響は半減させる程度にとどまるが、カレントミラー回路の要求精度がさほど高くない場合には、十分効果的である。
As a countermeasure, it is conceivable to set the
5.ミラー比の調整
上述した構造を備えたトランジスタを採用したカレントミラー回路において、そのミラー比は、図1における第1のMOSトランジスタのL長と、第2のMOSトランジスタのL長とを調整することにより決定されることが好ましい。
5. Adjustment of mirror ratio In the current mirror circuit employing the transistor having the above-described structure, the mirror ratio is to adjust the L length of the first MOS transistor and the L length of the second MOS transistor in FIG. Is preferably determined by:
逆短チャネルが生じている場合に、ミラー比をL長で調整することは難しいが、逆短チャネルが生じにくい本発明のカレントミラー回路であれば、そのミラー比をL長で調整するという簡易な方法が使える。精度という観点では、トランジスタの個数で調整するのがより好ましいが、占有面積の増大の影響を考慮すれば、L長で調整した方がより好ましい。 When the reverse short channel occurs, it is difficult to adjust the mirror ratio with the L length, but with the current mirror circuit of the present invention in which the reverse short channel does not easily occur, the mirror ratio can be adjusted with the L length. Can be used. From the viewpoint of accuracy, it is more preferable to adjust by the number of transistors, but it is more preferable to adjust by L length in consideration of the influence of the increase in occupied area.
6.適用範囲
また、第1のMOSトランジスタのL長が、10〜30umの範囲内の値であるとともに、第2のMOSトランジスタのL長が、40〜300umの範囲内の値であり、かつ、ミラー比が0.1〜0.25の範囲内の値であることが好ましい。
6). Applicable range Further, the L length of the first MOS transistor is a value in the range of 10 to 30 μm, the L length of the second MOS transistor is a value in the range of 40 to 300 μm, and the mirror The ratio is preferably a value within the range of 0.1 to 0.25.
本発明では、逆短チャネルの発生が抑制されているので、広い範囲のL長に対して適用することができるが、短チャネル効果は発生してしまうので、L長は10um以上とすることが好ましい。 In the present invention, since the occurrence of the reverse short channel is suppressed, the present invention can be applied to a wide range of L lengths. However, since the short channel effect occurs, the L length may be 10 μm or more. preferable.
1 Si基板
2 ウェル
3 ゲート酸化膜
4 ポリシリコンゲート
5 ソース・ドレイン
6 チャネル領域
7 ゲートバーズビーク領域
8 SiN領域
9 高濃度領域
10 二重拡散領域
11 MOSトランジスタ
Claims (3)
前記第1のMOSトランジスタと前記第2のMOSトランジスタは同一の、第1導電型の不純物を有するチャネル領域と、第2導電型の不純物を有するソース・ドレイン領域と、ゲート絶縁膜を備え、
前記ソース・ドレイン領域は、高濃度拡散領域および低濃度拡散領域を有し、前記第2導電型の不純物が再分布することで、前記ソース・ドレイン領域のそれぞれの近傍に形成される前記高濃度拡散領域を囲んでいる前記低濃度拡散領域が形成されている二重拡散構造を備え、
前記高濃度拡散領域は、前記チャネル領域との境界領域において逆短チャネル効果を誘起する構造を有しており、
前記低濃度拡散領域は、前記逆短チャネル効果を抑制するように、前記高濃度領域と前記チャネル領域との境界領域を平面的に覆うように設けられており、
ミラー比は、前記第1のMOSトランジスタのL長と、前記第2のMOSトランジスタのL長とを調整することにより決定され、
前記第1のMOSトランジスタのL長が、10〜30umの範囲内の値であるとともに、前記第2のMOSトランジスタのL長が、40〜300umの範囲内の値であり、かつ、前記ミラー比が0.1〜0.25の範囲内の値であることを特徴とするカレントミラー回路。 In a current mirror circuit composed of first and second MOS transistors whose gates are connected to each other,
Said first MOS transistor and said second MOS transistor is the same, the channel region having an impurity of the first conductivity type, and the source and drain regions having a second conductivity type impurity, e Bei gate insulating film,
It said drain region has a high concentration diffusion region and the low concentration diffusion region, by the second conductivity type impurities are redistributed, the high concentration is formed near each of the source and drain regions e Bei a double diffusion structure in which the low concentration diffusion region are Nde diffusion region enclosed is formed,
The high concentration diffusion region has a structure that induces a reverse short channel effect in a boundary region with the channel region,
The low-concentration diffusion region is provided so as to cover a boundary region between the high-concentration region and the channel region so as to suppress the reverse short channel effect,
The mirror ratio is determined by adjusting the L length of the first MOS transistor and the L length of the second MOS transistor,
The L length of the first MOS transistor is a value in the range of 10 to 30 μm, the L length of the second MOS transistor is a value in the range of 40 to 300 μm, and the mirror ratio is Is a value in the range of 0.1 to 0.25.
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