JP6056072B2 - Display device - Google Patents

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Description

本発明は、表示装置及に関し、特に、アクティブマトリクス型の表示装置に関する。   The present invention relates to a display device and, more particularly, to an active matrix display device.
液晶表示装置または有機EL(エレクトロルミネッセンス)表示装置などのアクティブマトリクス型の表示装置(表示パネル)は、複数の画素が行方向および列方向にマトリクス状に配置された表示領域を備えている。各画素は、薄膜トランジスタ(TFT:Thin Film Transistor)で構成されるスイッチング素子や駆動素子、および容量素子などで構成される駆動回路と、液晶素子や有機EL素子などの表示素子とを備える。   An active matrix display device (display panel) such as a liquid crystal display device or an organic EL (electroluminescence) display device has a display region in which a plurality of pixels are arranged in a matrix in the row direction and the column direction. Each pixel includes a driving circuit including a switching element, a driving element, and a capacitor element including a thin film transistor (TFT), and a display element such as a liquid crystal element and an organic EL element.
アクティブマトリクス型の有機EL表示装置では、一般的に、同一行の複数の画素で構成される画素行毎に、当該画素行に含まれる各画素に電源電圧を供給する電源配線が設けられている。電源配線は、例えば、電圧を供給する画素行と当該画素行に隣接する画素行との間に配置されている。   In an active matrix organic EL display device, in general, for each pixel row composed of a plurality of pixels in the same row, a power supply wiring for supplying a power supply voltage to each pixel included in the pixel row is provided. . The power supply wiring is disposed, for example, between a pixel row that supplies a voltage and a pixel row adjacent to the pixel row.
近年、表示パネルの大画面化に伴い、表示パネル面内の中央部分での電圧降下を防止するために、補助配線(補助電極)を設ける構成が知られている。補助配線は、例えば、画素行毎に設けられ、電圧を供給する画素行と当該画素行に隣接する画素行との間に、上述した電源配線と積層方向に重なるように配置されている。   2. Description of the Related Art In recent years, a configuration in which auxiliary wiring (auxiliary electrode) is provided in order to prevent a voltage drop at a central portion in a display panel surface is known as the display panel becomes larger. The auxiliary wiring is provided for each pixel row, for example, and is arranged so as to overlap the above-described power supply wiring in the stacking direction between a pixel row for supplying a voltage and a pixel row adjacent to the pixel row.
このように積層方向に2つの配線が配置された表示装置の場合、製造工程で導電性の異物が混入すると、異物によって2つの配線同士がショートする場合がある。そこで、従来、このような異物による配線間ショートを防止するための技術が提案されている(特許文献1参照)。   In the case of a display device in which two wirings are arranged in the stacking direction as described above, if a conductive foreign matter is mixed in the manufacturing process, the two wirings may be short-circuited by the foreign matter. Therefore, conventionally, a technique for preventing such a short circuit between wirings due to foreign substances has been proposed (see Patent Document 1).
図7は、特許文献1に記載された従来の表示装置の構成を示すレイアウト図である。   FIG. 7 is a layout diagram showing a configuration of a conventional display device described in Patent Document 1. In FIG.
図7に示すように、従来の表示装置1000では、電源配線1051と補助配線1054とが積層方向に重なり合う位置において、補助配線1054が、画素側に迂回するようにずらされている。   As shown in FIG. 7, in the conventional display device 1000, the auxiliary wiring 1054 is shifted so as to detour to the pixel side at a position where the power supply wiring 1051 and the auxiliary wiring 1054 overlap in the stacking direction.
特開2009−128374号公報JP 2009-128374 A
しかしながら、図7に示す従来の表示装置1000では、補助配線1054を水平方向にずらすため、補助配線1054の迂回部分の面積分、すなわち各画素の画素容量(画素を構成するコンデンサ1033の容量)が小さくなる。画素容量が小さくなると、ピーク輝度や面内輝度の均一性といった画素特性が低下するという問題がある。   However, in the conventional display device 1000 shown in FIG. 7, since the auxiliary wiring 1054 is shifted in the horizontal direction, the area of the detour portion of the auxiliary wiring 1054, that is, the pixel capacity of each pixel (capacitance of the capacitor 1033 constituting the pixel). Get smaller. When the pixel capacity is reduced, there is a problem that pixel characteristics such as peak luminance and uniformity of in-plane luminance are deteriorated.
特に、表示パネルを大画面化する場合には補助配線の幅を太くすることがあるが、この場合、補助配線を迂回させると画素容量の低下率が大きくなり、上記問題がより顕著になる。   In particular, when the display panel is enlarged, the width of the auxiliary wiring may be increased. In this case, if the auxiliary wiring is detoured, the reduction rate of the pixel capacity increases, and the above problem becomes more remarkable.
本発明は、上記問題を解決するためになされたものであり、画素容量を低下させることなく、配線間ショートによる歩留まりの低下を抑制できる表示装置を提供することを目的とする。   The present invention has been made to solve the above problem, and an object of the present invention is to provide a display device capable of suppressing a decrease in yield due to a short circuit between wirings without reducing a pixel capacity.
上記目的を達成するために、本発明に係る表示装置の一態様は、複数の画素がマトリクス状に配置された表示領域を有する表示装置であって、第一の配線及びおよび第二の配線を含む下部配線層と、前記下部配線層の上方に設けられた層間絶縁層(平坦化層)と、前記層間絶縁層の上方に設けられ、第三の配線及びおよび第四の配線を含む上部配線層と、を備え、前記第一の配線及びおよび前記第三の配線は、それぞれ、前記表示領域内において、同一行または同一列に配置された画素で構成される複数の画素ライン前記マトリクスを構成する行のうち、第一のグループに属する画素ライン行に沿って配置されると共に、前記層間絶縁層を介して積層方向に重なる位置に配置され、前記第二の配線及びおよび前記第四の配線は、それぞれ、前記表示領域内において、前記複数の画素ラインのうち、前記マトリクスを構成する行から前記第一のグループに属する画素ライン行を除いた第二のグループに属する画素ライン行に沿って配置されると共に、前記層間絶縁層を介して積層方向に重なる位置に配置され、前記第一の配線及びおよび前記第三の配線は、第一の電位に設定され、前記複数の画素に対し前記第一の電位を供給するように構成されると共に、前記第二の配線及びおよび前記第四の配線は、前記第一の電位とは異なる第二の電位に設定され、前記複数の画素に対し前記第二の電位を供給するように構成される。   In order to achieve the above object, one embodiment of a display device according to the present invention is a display device including a display region in which a plurality of pixels are arranged in a matrix, and includes a first wiring and a second wiring. Including a lower wiring layer, an interlayer insulating layer (planarization layer) provided above the lower wiring layer, and an upper wiring provided above the interlayer insulating layer and including a third wiring and a fourth wiring Each of the first wiring and the third wiring includes a plurality of pixel lines configured by pixels arranged in the same row or the same column in the display region. Are arranged along the pixel line rows belonging to the first group, and are arranged at positions overlapping in the stacking direction via the interlayer insulating layer, and the second wiring and the fourth wiring Respectively, before In the display area, among the plurality of pixel lines, arranged along the pixel line rows belonging to the second group excluding the pixel line rows belonging to the first group from the rows constituting the matrix, The first wiring and the third wiring are set at a first potential, and the first potential is applied to the plurality of pixels. And the second wiring and the fourth wiring are set to a second potential different from the first potential, and the second potential is applied to the plurality of pixels. Configured to supply.
本発明によれば、画素容量を低下させることなく、配線間ショートによる歩留まりの低下を抑制できる表示装置を得ることができる。   According to the present invention, it is possible to obtain a display device that can suppress a decrease in yield due to a short circuit between wirings without reducing a pixel capacitance.
図1は、本発明に係る表示装置を構成する表示パネルの一構成例を示す一部切り欠き斜視図である。FIG. 1 is a partially cutaway perspective view showing one configuration example of a display panel constituting a display device according to the present invention. 図2は、表示パネルの画素を構成するサブ画素の構成例を示す回路図である。FIG. 2 is a circuit diagram illustrating a configuration example of sub-pixels constituting the pixels of the display panel. 図3Aは、実施の形態1における表示装置の一構成例を示すレイアウト図である。FIG. 3A is a layout diagram illustrating a configuration example of the display device in the first embodiment. 図3Bは、図3AのAA’断面の構成を示す断面図である。FIG. 3B is a cross-sectional view showing the configuration of the AA ′ cross section of FIG. 3A. 図3Cは、図3AのBB’断面の構成を示す断面図である。FIG. 3C is a cross-sectional view showing the configuration of the BB ′ cross section of FIG. 3A. 図4Aは、実施の形態2における表示装置の一構成例を示すレイアウト図である。FIG. 4A is a layout diagram illustrating a configuration example of a display device in Embodiment 2. 図4Bは、図4AのAA’断面の構成を示す断面図である。FIG. 4B is a cross-sectional view showing the configuration of the AA ′ cross section of FIG. 4A. 図5Aは、実施の形態3における表示装置の一構成例を示すレイアウト図である。FIG. 5A is a layout diagram illustrating a configuration example of the display device in Embodiment 3. 図5Bは、図5AのAA’断面の構成を示す断面図である。FIG. 5B is a cross-sectional view showing the configuration of the AA ′ cross-section of FIG. 5A. 図6Aは、実施の形態4における表示装置の一構成例を示すレイアウト図である。FIG. 6A is a layout diagram illustrating a configuration example of a display device in Embodiment 4. 図6Bは、図6AのAA’断面の構成を示す断面図である。FIG. 6B is a cross-sectional view showing the configuration of the AA ′ cross section of FIG. 6A. 図7は、従来の表示パネルを構成するアクティブマトリクス基板の一構成例を示すレイアウト図である。FIG. 7 is a layout diagram showing one configuration example of an active matrix substrate constituting a conventional display panel. 図8Aは、従来の表示パネルの一構成例を示す断面図である。FIG. 8A is a cross-sectional view showing a configuration example of a conventional display panel. 図8Bは、従来の表示パネルの一構成例を示す断面図である。FIG. 8B is a cross-sectional view illustrating a configuration example of a conventional display panel. 図9は、従来の表示パネルを構成するアクティブマトリクス基板の一構成例を示すレイアウト図である。FIG. 9 is a layout diagram showing a configuration example of an active matrix substrate constituting a conventional display panel.
本発明の実施の形態の説明に先立ち、本発明が解決しようとする課題についてより具体的に説明する。   Prior to the description of the embodiments of the present invention, problems to be solved by the present invention will be described more specifically.
ここでは、図8Aおよび図8Bを用いて、異物60によるショートが発生する場合の具体的な例について説明する。図8Aおよび図8Bは、表示装置の一例である有機EL表示パネルの断面図である。   Here, a specific example in the case where a short due to the foreign matter 60 occurs will be described with reference to FIGS. 8A and 8B. 8A and 8B are cross-sectional views of an organic EL display panel which is an example of a display device.
図8Aおよび図8Bに示すように、有機EL表示パネルは、例えば、自発光型表示素子である有機EL素子と、薄膜トランジスタおよび各種配線等が形成されたアクティブマトリクス基板(表示装置用薄膜半導体アレイ装置)とを備える。   As shown in FIGS. 8A and 8B, the organic EL display panel includes, for example, an organic EL element that is a self-luminous display element, an active matrix substrate on which a thin film transistor and various wirings are formed (a thin film semiconductor array device for a display device). ).
アクティブマトリクス基板は、図8Aおよび図8Bに示すように、基板100上に、半導体層101、ゲート絶縁層102、GM層103(ゲート電極)、パッシベーション層104、SDメタル層105(ソース電極、ドレイン電極)および平坦化層106を積層して構成される。アクティブマトリクス基板は、複数の画素がマトリクス状(行列状)に配置された画素部と、行方向に延伸する複数のゲート配線と、列方向に延伸する複数のソース配線と、列方向に延伸する複数の電源配線とを備えている。   As shown in FIGS. 8A and 8B, the active matrix substrate includes a semiconductor layer 101, a gate insulating layer 102, a GM layer 103 (gate electrode), a passivation layer 104, an SD metal layer 105 (source electrode, drain) on the substrate 100. Electrode) and the planarizing layer 106 are laminated. The active matrix substrate includes a pixel portion in which a plurality of pixels are arranged in a matrix (matrix shape), a plurality of gate wirings extending in the row direction, a plurality of source wirings extending in the column direction, and a column direction. And a plurality of power supply wirings.
有機EL素子は、図8Aおよび図8Bに示すように、アクティブマトリクス基板上に、AM層111(アノード電極、補助電極)、発光層を含むEL層112(青色EL層112Bおよび赤色EL層112R)、透明電極層113(カソード電極)および封止材料層114を積層して構成される。なお、EL層112は、図示しないが、正孔輸送層、発光層、電子輸送層等を積層して構成され、バンク115により、後述するサブ画素毎に分離して形成されている。   As shown in FIGS. 8A and 8B, the organic EL element has an AM layer 111 (anode electrode, auxiliary electrode) and an EL layer 112 including a light emitting layer (blue EL layer 112B and red EL layer 112R) on an active matrix substrate. The transparent electrode layer 113 (cathode electrode) and the sealing material layer 114 are laminated. Although not shown, the EL layer 112 is formed by stacking a hole transport layer, a light emitting layer, an electron transport layer, and the like, and is formed separately for each sub-pixel described later by the bank 115.
また、有機EL素子上には、カラーフィルタ(不図示)が形成された対向ガラス基板50が貼り付けられている。   A counter glass substrate 50 on which a color filter (not shown) is formed is attached on the organic EL element.
各画素は、RGBの3原色の何れかに対応している。画素は、薄膜トランジスタなどからなる画素回路と、当該画素回路に対応する有機EL素子とを含んで構成されている。なお、図8Aおよび図8Bでは、青色表示画素PBと赤色表示画素PRの2つの画素を示している。青色表示画素PB、赤色表示画素PRおよび緑色表示画素(不図示)の3つの画素で、一画素を構成している。   Each pixel corresponds to one of the three primary colors RGB. The pixel includes a pixel circuit composed of a thin film transistor or the like and an organic EL element corresponding to the pixel circuit. 8A and 8B show two pixels, a blue display pixel PB and a red display pixel PR. The three pixels of the blue display pixel PB, the red display pixel PR, and the green display pixel (not shown) constitute one pixel.
このように構成された有機EL表示パネルでは、図8Aおよび図8Bに示すように、電源配線PLおよびソース配線SLがSDメタル層105に形成されており、補助配線ALがAM層111に形成されている。このため、電源配線PLと補助配線ALとが積層方向に重なるように配置されている。例えば、有機EL表示パネルを平面視した場合において、図9に示すようにして電源配線PLと補助配線ALとが重なるように配置されている。図9は、有機EL表示パネルの一例を示すレイアウト図である。   In the organic EL display panel configured as described above, as shown in FIGS. 8A and 8B, the power supply wiring PL and the source wiring SL are formed in the SD metal layer 105, and the auxiliary wiring AL is formed in the AM layer 111. ing. For this reason, the power supply wiring PL and the auxiliary wiring AL are arranged so as to overlap in the stacking direction. For example, when the organic EL display panel is viewed in plan, the power supply wiring PL and the auxiliary wiring AL are arranged so as to overlap as shown in FIG. FIG. 9 is a layout diagram illustrating an example of an organic EL display panel.
このように積層方向に2つの配線が配置された表示パネルでは、製造工程中に導電性の異物が混入すると、この異物によって2つの配線をショートさせてしまう場合がある。例えば、平坦化膜を形成する工程において、平坦化膜中に導電性の異物が混入すると、積層方向に重なるように配置された2つの配線をショートさせる場合がある。また、有機EL素子等を形成したアクティブマトリクス基板に対向ガラス基板を貼り合わせる工程において、アクティブマトリクス基板と対向ガラス基板との間に導電性の異物が混入すると、当該異物がアクティブマトリクス基板側に押し込まれ、積層方向に重なるように配置された2つの配線をショートさせる場合がある。   In such a display panel in which two wirings are arranged in the stacking direction, if conductive foreign matter is mixed during the manufacturing process, the two wires may be short-circuited by the foreign matter. For example, in the step of forming the planarization film, if conductive foreign matter enters the planarization film, two wirings arranged so as to overlap in the stacking direction may be short-circuited. In addition, in the process of attaching a counter glass substrate to an active matrix substrate on which an organic EL element or the like is formed, if conductive foreign matter enters between the active matrix substrate and the counter glass substrate, the foreign matter is pushed into the active matrix substrate side. In some cases, two wirings arranged so as to overlap in the stacking direction are short-circuited.
図8Aでは、平坦化層106の形成時に導電性の異物60が混入した場合を示している。また、図8Bでは、封止材料層114を形成した後に、封止材料層114と対向ガラス基板50との間に導電性の異物60が混入し、対向ガラス基板50を貼り付ける時に導電性の異物60がアクティブマトリクス基板に押し込まれた場合を示している。図8Aおよび図8Bに示されるように、いずれの場合にも、互いに電位の異なる補助配線ALと電源配線PLとがショートしている。   FIG. 8A shows a case where conductive foreign matter 60 is mixed during the formation of the planarizing layer 106. In FIG. 8B, after forming the sealing material layer 114, conductive foreign matter 60 is mixed between the sealing material layer 114 and the counter glass substrate 50, and the conductive glass 60 is bonded when the counter glass substrate 50 is attached. The case where the foreign material 60 is pushed into the active matrix substrate is shown. As shown in FIGS. 8A and 8B, in both cases, the auxiliary wiring AL and the power supply wiring PL having different potentials are short-circuited.
このように、AM層111に形成された配線と異なる電位の配線が、SDメタル層105に形成されていると、導電性の異物60の混入によりショートが発生する可能性がある。言い換えると、平坦化層106に隣接して形成される2つの層間で導電性の異物60によるショートが発生する可能性がある。つまり、図8Aおよび図8Bでは図示しないが、平坦化層106とGM層103との間にSDメタル層105が形成されない領域では、AM層111とGM層103との間で、導電性の異物60の混入によりショートが発生する可能性がある。導電性の異物60の混入によって配線間ショートが発生すると、有機EL素子が発光しないという不具合が生じる。   As described above, when a wiring having a different potential from the wiring formed in the AM layer 111 is formed in the SD metal layer 105, a short circuit may occur due to the mixing of the conductive foreign matter 60. In other words, there is a possibility that a short circuit occurs due to the conductive foreign material 60 between two layers formed adjacent to the planarization layer 106. That is, although not shown in FIGS. 8A and 8B, in the region where the SD metal layer 105 is not formed between the planarization layer 106 and the GM layer 103, there is a conductive foreign matter between the AM layer 111 and the GM layer 103. There is a possibility that a short circuit occurs due to mixing of 60. When a short circuit between the wirings occurs due to the mixing of the conductive foreign matter 60, there arises a problem that the organic EL element does not emit light.
本発明の一態様に係る表示装置は、複数の画素がマトリクス状に配置された表示領域を有する表示装置であって、第一の配線及びおよび第二の配線を含む下部配線層と、前記下部配線層の上方に設けられた層間絶縁層(平坦化層)と、前記層間絶縁層の上方に設けられ、第三の配線及びおよび第四の配線を含む上部配線層と、を備え、前記第一の配線及びおよび前記第三の配線は、それぞれ、前記表示領域内において、同一行または同一列に配置された画素で構成される複数の画素ライン前記マトリクスを構成する行のうち、第一のグループに属する画素ライン行に沿って配置されると共に、前記層間絶縁層を介して積層方向に重なる位置に配置され、前記第二の配線及びおよび前記第四の配線は、それぞれ、前記表示領域内において、前記複数の画素ラインのうち、前記マトリクスを構成する行から前記第一のグループに属する画素ライン行を除いた第二のグループに属する画素ライン行に沿って配置されると共に、前記層間絶縁層を介して積層方向に重なる位置に配置され、前記第一の配線及びおよび前記第三の配線は、第一の電位に設定され、前記複数の画素に対し前記第一の電位を供給するように構成されると共に、前記第二の配線及びおよび前記第四の配線は、前記第一の電位とは異なる第二の電位に設定され、前記複数の画素に対し前記第二の電位を供給するように構成される。   A display device according to one embodiment of the present invention is a display device having a display region in which a plurality of pixels are arranged in a matrix, a first wiring, a lower wiring layer including a second wiring, and the lower part An interlayer insulating layer (planarization layer) provided above the wiring layer; and an upper wiring layer provided above the interlayer insulating layer and including a third wiring and a fourth wiring; One wiring and the third wiring are respectively a plurality of pixel lines composed of pixels arranged in the same row or the same column in the display region. Arranged along the pixel line row belonging to the group, and arranged in a position overlapping in the stacking direction via the interlayer insulating layer, and the second wiring and the fourth wiring are respectively in the display region. In the above Among the plurality of pixel lines, the pixel lines are arranged along the pixel line rows belonging to the second group excluding the pixel line rows belonging to the first group from the rows constituting the matrix, and the interlayer insulating layer is interposed therebetween. And the first wiring and the third wiring are set to a first potential and configured to supply the first potential to the plurality of pixels. And the second wiring and the fourth wiring are set to a second potential different from the first potential, and the second potential is supplied to the plurality of pixels. Is done.
上記構成の表示装置によれば、電位が同じ第一の配線および第三の配線を積層方向に重なるように配置しているため、異物が混入して第一の配線と第三の配線がショートした場合でも、同じ電位の配線同士がショートすることになるため、不良とはならない。同様に、上記構成の表示装置によれば、電位が同じ第二の配線および第四の配線を積層方向に重なるように配置しているため、異物が混入して第二の配線と第四の配線がショートした場合でも、同じ電位の配線同士がショートすることになるため、不良とはならない。   According to the display device having the above configuration, the first wiring and the third wiring having the same potential are arranged so as to overlap each other in the stacking direction. Even in this case, the wirings having the same potential are short-circuited, so that it does not become defective. Similarly, according to the display device having the above configuration, since the second wiring and the fourth wiring having the same potential are arranged so as to overlap in the stacking direction, foreign matter is mixed and the second wiring and the fourth wiring are mixed. Even if the wiring is short-circuited, the wirings having the same potential are short-circuited, so that it does not become a defect.
言い換えると、補助配線同士が積層方向に重なるように、且つ、電源配線同士が積層方向に重なるように配置しているため、異物の混入によるショートが生じても、不良とはならず、歩留まりの低下を抑制できる。   In other words, because the auxiliary wirings are arranged so that they overlap each other in the stacking direction and the power supply wirings overlap each other in the stacking direction, even if a short circuit occurs due to the mixing of foreign matter, it does not become a defect and the yield Reduction can be suppressed.
また、例えば、前記第一のグループに属する画素ラインは、前記複数の画素ラインのうちの奇数ラインの画素ラインおよび偶数ラインの画素ラインのうちの一方であり、前記第二のグループに属する画素ラインは、前記奇数ラインの画素ラインおよび前記偶数ラインの画素ラインのうちの他方であるとしてもよい。   For example, the pixel line belonging to the first group is one of an odd-numbered pixel line and an even-numbered pixel line among the plurality of pixel lines, and the pixel line belonging to the second group May be the other of the pixel lines of the odd lines and the pixel lines of the even lines.
また、例えば、前記第一の配線と前記第三の配線とは、前記層間絶縁層に設けられたコンタクトホールを介して電気的に接続され、前記第二の配線と前記第四の配線とは、前記層間絶縁層に設けられたコンタクトホールを介して電気的に接続されているとしてもよい。   In addition, for example, the first wiring and the third wiring are electrically connected via a contact hole provided in the interlayer insulating layer, and the second wiring and the fourth wiring are These may be electrically connected through contact holes provided in the interlayer insulating layer.
また、例えば、前記複数の画素は、2つの電極で挟持された有機材料を有する有機発光層を含む有機発光素子と、前記有機発光素子を構成する層より基板側に位置する層に形成され、前記有機発光素子を電流駆動する駆動トランジスタが形成される駆動回路層とを有し、前記駆動トランジスタのソース/ドレイン電極が、前記第一の配線および前記第三の配線に接続され、前記有機発光素子の2つの電極のうちの一方が、前記第二の配線および前記第四の配線に接続されているとしてもよい。   Further, for example, the plurality of pixels are formed in an organic light emitting element including an organic light emitting layer having an organic material sandwiched between two electrodes, and a layer positioned on the substrate side from a layer constituting the organic light emitting element, A driving circuit layer in which a driving transistor for current driving the organic light emitting element is formed, and a source / drain electrode of the driving transistor is connected to the first wiring and the third wiring, and the organic light emitting One of the two electrodes of the element may be connected to the second wiring and the fourth wiring.
また、例えば、前記第一の配線および前記第三の配線は、前記第一のグループに属する画素ラインを構成する画素に対し前記第一の電位の電源を供給する電源配線であり、前記第二の配線および前記第四の配線は、前記第二のグループに属する画素ラインを構成する画素に対し前記第二の電位の電源を供給する電源配線であるとしてもよい。   In addition, for example, the first wiring and the third wiring are power supply wirings that supply power of the first potential to the pixels constituting the pixel lines belonging to the first group, and the second wiring The fourth wiring and the fourth wiring may be power wirings that supply power of the second potential to the pixels constituting the pixel lines belonging to the second group.
上記構成の表示装置によれば、電源配線同士の異物によるショートを低減できる。なお、通常の配線同士のショートであれば、不具合の生じた箇所に関連する画素のみが発光しない不具合となる可能性が高く、ショートの発生箇所を特定することができる場合があり、この場合には、ショートに対する対応を行うことができる。しかし、電源配線同士の異物によるショートの場合は、表示パネルを構成する全ての画素が発光しないため、ショートの発生箇所を特定することができず、ショートに対する対応を行うことができない。従って、上記構成の表示装置は、電源配線同士の異物によるショートを低減できるので、より効果的に、歩留まりの低下を抑制できる。   According to the display device having the above-described configuration, it is possible to reduce a short circuit caused by foreign matter between the power supply wires. In addition, if the short circuit between the normal wirings, there is a high possibility that only the pixel related to the location where the failure occurred does not emit light, and the location where the short occurs may be identified. Can handle shorts. However, in the case of a short circuit due to foreign matter between the power supply wirings, since all the pixels constituting the display panel do not emit light, the location where the short circuit occurs cannot be specified, and the short circuit cannot be dealt with. Therefore, the display device having the above configuration can reduce short-circuit due to foreign matter between the power supply wirings, and thus can more effectively suppress a decrease in yield.
また、例えば、前記下部配線層は、前記駆動トランジスタのゲート電極が形成されるゲート電極層、または、前記駆動トランジスタのソース/ドレイン電極が形成されるソース/ドレイン層と同一の層に形成され、前記上部配線層は、基板側に位置する前記有機発光素子の電極が形成される層と同一の層に形成されているとしてもよい。   Further, for example, the lower wiring layer is formed in the same layer as a gate electrode layer where a gate electrode of the driving transistor is formed or a source / drain layer where a source / drain electrode of the driving transistor is formed, The upper wiring layer may be formed in the same layer as the layer on which the electrode of the organic light emitting element located on the substrate side is formed.
また、例えば、前記第一の電位は、画素毎に形成された前記駆動回路を含んで構成される画素回路に印加される高電位側の電位であり、前記第二の電位は、前記画素回路に印加される低電位側の電位であるとしてもよい。   Further, for example, the first potential is a high potential side potential applied to a pixel circuit configured to include the driving circuit formed for each pixel, and the second potential is the pixel circuit. It may be a potential on the low potential side applied to.
以下、本発明に係る表示装置の実施の形態について、図面を参照しながら説明する。なお、各図は、説明のための模式図であり、膜厚および各部の大きさの比などは、必ずしも厳密に表したものではない。また、各図において、実質的に同一の構成部材については同一の符号を付す。   Hereinafter, embodiments of a display device according to the present invention will be described with reference to the drawings. Each figure is a schematic diagram for explanation, and the film thickness, the ratio of the sizes of the respective parts, and the like are not necessarily expressed strictly. Moreover, in each figure, the same code | symbol is attached | subjected about the substantially same component.
さらに、以下の実施の形態および各図において、行方向および列方向とは、説明のために設定した方向であり、異なる2つの方向に任意に設定可能である。行方向および列方向は、以下では、直交する場合を例に説明するが、必ずしも直交している必要はない。   Furthermore, in the following embodiments and drawings, the row direction and the column direction are directions set for explanation, and can be arbitrarily set in two different directions. In the following description, the row direction and the column direction are described as an example where they are orthogonal to each other, but they are not necessarily orthogonal.
また、以下で説明する実施の形態は、いずれも本発明の望ましい一具体例を示すものである。以下の実施の形態で示される構成要素、構成要素の配置位置および接続形態、処理、処理の順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より望ましい形態を構成する任意の構成要素として説明される。   Each of the embodiments described below shows a desirable specific example of the present invention. Constituent elements, arrangement positions and connection forms of constituent elements, processing, processing order, and the like shown in the following embodiments are merely examples, and are not intended to limit the present invention. In addition, among the constituent elements in the following embodiments, constituent elements that are not described in the independent claims showing the highest concept of the present invention are described as optional constituent elements that constitute a more desirable form.
(実施の形態1)
まず、本発明の実施の形態1に係る表示装置について、図1〜図3Cを基に説明する。なお、本実施の形態に係る表示装置(表示パネル)は、アクティブマトリクス型の有機EL表示装置(有機EL表示パネル)であり、複数の画素が行方向および列方向にマトリクス状に配置された画素部(表示領域)を備えている。
(Embodiment 1)
First, the display device according to Embodiment 1 of the present invention will be described with reference to FIGS. Note that the display device (display panel) according to this embodiment is an active matrix organic EL display device (organic EL display panel), and includes a plurality of pixels arranged in a matrix in the row direction and the column direction. Part (display area).
[1.表示パネルの構成]
本実施の形態における表示パネル1の構成について、図1を基に説明する。図1は、本実施の形態に係る表示パネル1の構成例を示す一部切り欠き斜視図である。
[1. Display panel configuration]
The structure of the display panel 1 in this Embodiment is demonstrated based on FIG. FIG. 1 is a partially cutaway perspective view showing a configuration example of a display panel 1 according to the present embodiment.
図1に示すように、表示パネル1は、自発光型表示素子である有機EL素子10と、薄膜トランジスタおよび各種配線等を含む画素回路30が形成されたアクティブマトリクス基板(表示装置用薄膜半導体アレイ装置)20とを備える。   As shown in FIG. 1, a display panel 1 includes an active matrix substrate (a thin film semiconductor array device for a display device) on which an organic EL element 10 which is a self-luminous display element and a pixel circuit 30 including a thin film transistor and various wirings are formed. ) 20.
有機EL素子10は、下部電極層12(アノード)、有機発光層13(EL層)および上部電極層14(カソード)を備えて構成され、アクティブマトリクス基板20上にこの順に積層して形成されている。下部電極層12および有機発光層13は、図示しないが、正孔輸送層、発光層、電子輸送層等を積層して構成され、バンク115(不図示)により、後述するサブ画素毎に分離して形成されている。   The organic EL element 10 includes a lower electrode layer 12 (anode), an organic light emitting layer 13 (EL layer), and an upper electrode layer 14 (cathode), and is formed on the active matrix substrate 20 in this order. Yes. Although not shown, the lower electrode layer 12 and the organic light emitting layer 13 are configured by stacking a hole transport layer, a light emitting layer, an electron transport layer, and the like, and are separated for each sub-pixel described later by a bank 115 (not shown). Is formed.
アクティブマトリクス基板20は、複数の画素Pがマトリクス状(行列状)に配置された画素部と、画素行方向に延伸する複数のゲート配線GLと、画素列方向に延伸する複数のソース配線SLとを備えている。複数のソース配線SLと複数のゲート配線GLとは直交するように構成されている。   The active matrix substrate 20 includes a pixel portion in which a plurality of pixels P are arranged in a matrix (matrix shape), a plurality of gate lines GL extending in the pixel row direction, and a plurality of source lines SL extending in the pixel column direction. It has. The plurality of source lines SL and the plurality of gate lines GL are configured to be orthogonal to each other.
各画素Pは、薄膜トランジスタなどからなる画素回路30と、当該画素回路30に対応する有機EL素子10とを含んで構成されている。本実施の形態において、各画素Pは、RGBの3原色に対応する。また、本実施の形態では、RGBの3つの画素Pによって一画素PGが構成されている。なお、同じ色の画素Pは、行方向に隣接して配置される。   Each pixel P includes a pixel circuit 30 made of a thin film transistor and the like, and an organic EL element 10 corresponding to the pixel circuit 30. In the present embodiment, each pixel P corresponds to the three primary colors RGB. In the present embodiment, one pixel PG is constituted by three pixels P of RGB. The pixels P of the same color are arranged adjacent to each other in the row direction.
複数のゲート配線GLの各々は、同一行の複数の画素Pで構成される画素行毎に設けられている。各ゲート配線GLに対応する画素行に属する全ての画素Pは、当該ゲート配線GLによって制御回路(走査線駆動回路)に接続される。   Each of the plurality of gate lines GL is provided for each pixel row composed of a plurality of pixels P in the same row. All the pixels P belonging to the pixel row corresponding to each gate line GL are connected to the control circuit (scanning line driving circuit) by the gate line GL.
複数のソース配線SLの各々は、同一列の複数の画素Pで構成される画素列毎に設けられている。各ソース配線SLに対応する画素列に属する全ての画素Pは、当該ソース配線SLによって制御回路(データ線駆動回路)に接続される。   Each of the plurality of source lines SL is provided for each pixel column composed of a plurality of pixels P in the same column. All the pixels P belonging to the pixel column corresponding to each source line SL are connected to the control circuit (data line driving circuit) by the source line SL.
このように、本実施の形態に係る表示パネル1は、ゲート配線GLとソース配線SLとで区画された画素P毎に表示制御を行うアクティブマトリクス方式が採用されている。   Thus, the display panel 1 according to the present embodiment employs an active matrix system that performs display control for each pixel P partitioned by the gate line GL and the source line SL.
なお、図1では図示しないが、本実施の形態に係る表示パネル1は、画素行方向に延伸する複数の電源配線PLと、画素行方向に延伸する補助配線ALとを備える。   Although not shown in FIG. 1, the display panel 1 according to the present embodiment includes a plurality of power supply lines PL extending in the pixel row direction and auxiliary lines AL extending in the pixel row direction.
[2.サブ画素の回路構成]
次に、各画素Pの回路構成について、図2を基に説明する。図2は、本実施の形態に係る表示装置における画素Pの回路構成例を示す回路図である。
[2. Sub-pixel circuit configuration]
Next, the circuit configuration of each pixel P will be described with reference to FIG. FIG. 2 is a circuit diagram illustrating a circuit configuration example of the pixel P in the display device according to the present embodiment.
図2に示すように、画素Pは、pチャネル型のTFTである第一薄膜トランジスタ31、pチャネル型のTFTである第二薄膜トランジスタ32、および、コンデンサ33を含む画素回路30と、有機EL素子10とを備える。   As shown in FIG. 2, the pixel P includes a pixel circuit 30 including a first thin film transistor 31 that is a p-channel TFT, a second thin film transistor 32 that is a p-channel TFT, and a capacitor 33, and the organic EL element 10. With.
第一薄膜トランジスタ31は、駆動させる(映像信号電圧を書き込む)有機EL素子10を選択的に切り替えるスイッチングトランジスタであり、複数の画素Pの中から発光させる(映像信号電圧を書き込む)画素Pを選択する。第一薄膜トランジスタ31は、ドレイン電極がコンデンサ33の一端および第二薄膜トランジスタのゲート電極に、ソース電極がソース配線SLに、ゲート電極がゲート配線GLに、それぞれ接続されている。   The first thin film transistor 31 is a switching transistor that selectively switches the organic EL element 10 to be driven (writes a video signal voltage), and selects a pixel P that emits light (writes a video signal voltage) from a plurality of pixels P. . The first thin film transistor 31 has a drain electrode connected to one end of the capacitor 33 and the gate electrode of the second thin film transistor, a source electrode connected to the source line SL, and a gate electrode connected to the gate line GL.
第二薄膜トランジスタ32は、有機EL素子10を駆動するための駆動トランジスタである。第二薄膜トランジスタ32は、ドレイン電極が有機EL素子10の陽極(アノード)に、ソース電極がコンデンサ33の他端および電源配線PLに、ゲート電極が第一薄膜トランジスタ31のドレイン電極およびコンデンサ33の一端に、それぞれ接続されている。   The second thin film transistor 32 is a drive transistor for driving the organic EL element 10. The second thin film transistor 32 has a drain electrode on the anode (anode) of the organic EL element 10, a source electrode on the other end of the capacitor 33 and the power supply line PL, and a gate electrode on the drain electrode of the first thin film transistor 31 and one end of the capacitor 33. , Each connected.
コンデンサ33は、一端が第一薄膜トランジスタ31のドレイン電極および第二薄膜トランジスタ32のゲート電極に、他端が第二薄膜トランジスタ32のソース電極および電源配線PLに、それぞれ接続されている。   The capacitor 33 has one end connected to the drain electrode of the first thin film transistor 31 and the gate electrode of the second thin film transistor 32, and the other end connected to the source electrode of the second thin film transistor 32 and the power supply line PL.
有機EL素子10は、アノードが第二薄膜トランジスタ32のドレイン電極に、カソードが透明電極を介して補助配線ALに、それぞれ接続されている。   The organic EL element 10 has an anode connected to the drain electrode of the second thin film transistor 32 and a cathode connected to the auxiliary wiring AL via a transparent electrode.
このように構成される画素Pにおいて、ゲート配線GLにゲート信号が入力され、第一薄膜トランジスタ31をオン状態にすると、ソース配線SLを介して供給された映像信号電圧がコンデンサ33に書き込まれる。そして、コンデンサ33に書き込まれた映像信号電圧は、1フレーム期間を通じて保持される。この保持された映像信号電圧により、第二薄膜トランジスタ32のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、有機EL素子10のアノードからカソードへと流れて有機EL素子10が発光する。これにより、所定の画像を表示することができる。   In the pixel P configured as described above, when a gate signal is input to the gate line GL and the first thin film transistor 31 is turned on, the video signal voltage supplied via the source line SL is written into the capacitor 33. The video signal voltage written in the capacitor 33 is held throughout one frame period. Due to the held video signal voltage, the conductance of the second thin film transistor 32 changes in an analog manner, and a drive current corresponding to the light emission gradation flows from the anode to the cathode of the organic EL element 10 so that the organic EL element 10 emits light. To do. Thereby, a predetermined image can be displayed.
[3.電源配線および補助配線の構成]
次に、本実施の形態に係る表示装置のレイアウト構成について、図3Aおよび図3Bを用いて説明する。
[3. Configuration of power supply wiring and auxiliary wiring]
Next, the layout configuration of the display device according to this embodiment will be described with reference to FIGS. 3A and 3B.
図3Aは、本実施の形態における表示装置のレイアウト構成を示す図であり、対向ガラス基板50を貼り付ける側からみたときの構成を示している。また、図3Bは、図3AのAA’線に対応する表示装置の断面を示す断面図であり、図3Cは、図3AのBB’線に対応する表示装置の断面を示す断面図である。なお、図3Aでは、説明のため、6つの画素Pij〜画素P(i+1)(j+1)について例示している。 FIG. 3A is a diagram showing a layout configuration of the display device in the present embodiment, and shows a configuration when viewed from the side to which the counter glass substrate 50 is attached. 3B is a cross-sectional view showing a cross section of the display device corresponding to the line AA ′ in FIG. 3A, and FIG. 3C is a cross-sectional view showing a cross section of the display device corresponding to the line BB ′ in FIG. 3A. In FIG. 3A, for the sake of explanation, six pixels P ij to pixels P (i + 1) (j + 1) are illustrated.
図3Bおよび図3Cに示すように、本実施の形態における表示装置は、基板100と、基板100側から順に積層された、半導体層101(図3Bおよび図3Cでは不図示)、ゲート絶縁層102、GM層103(ゲート電極、ゲート配線)、パッシベーション層104、SDメタル層105(ソース電極、ドレイン電極、ソース配線、電源配線)、平坦化層106、AM層111A、111P(アノード、補助配線)、EL層112(図3Bおよび図3Cでは不図示)、透明電極層113(カソード)および封止材料層114からなる積層構造と、この積層構造に貼り合わされた対向ガラス基板50とを備える。また、本実施の形態において、表示装置は、トップエミッション型である場合を例に説明するが、ボトムエミッション型であってもよい。   As shown in FIGS. 3B and 3C, the display device in this embodiment includes a substrate 100, a semiconductor layer 101 (not shown in FIGS. 3B and 3C), and a gate insulating layer 102, which are sequentially stacked from the substrate 100 side. , GM layer 103 (gate electrode, gate wiring), passivation layer 104, SD metal layer 105 (source electrode, drain electrode, source wiring, power supply wiring), planarization layer 106, AM layers 111A, 111P (anode, auxiliary wiring) And a laminated structure composed of an EL layer 112 (not shown in FIGS. 3B and 3C), a transparent electrode layer 113 (cathode) and a sealing material layer 114, and a counter glass substrate 50 bonded to the laminated structure. In this embodiment, the display device is described as an example of a top emission type, but may be a bottom emission type.
また、発光部であるEL層112(不図示)は、バンク115によって囲繞されている。バンク115は、EL層112を画素Pごとに分離して区画するための開口部を有する。バンク115は、互いに隣接する画素Pの間をソース配線SLと平行な方向に延びる凸部からなる。言い換えれば、図1に示される各画素Pの下部電極層12(アノード)および有機発光層13は、互いに隣接する凸部の間(すなわち、バンク115の開口部)に形成されている。   An EL layer 112 (not shown) that is a light emitting unit is surrounded by a bank 115. The bank 115 has an opening for separating and partitioning the EL layer 112 for each pixel P. The bank 115 includes a convex portion extending between adjacent pixels P in a direction parallel to the source line SL. In other words, the lower electrode layer 12 (anode) and the organic light emitting layer 13 of each pixel P shown in FIG. 1 are formed between the adjacent protrusions (that is, the opening of the bank 115).
図3A〜図3Cでは、表示装置の構成要素として、6つの画素Pij〜画素P(i+1)(j+1)と、ソース配線SL、SL(j+1)と、電源配線PL〜PL(i+3)と、補助配線AL、AL(i+1)とが例示されている。 In FIG. 3A to FIG. 3C, six pixels P ij to pixels P (i + 1) (j + 1) , source lines SL j and SL (j + 1) , and power supply lines PL i to PL (i + 3) are shown as components of the display device. Auxiliary wirings AL i and AL (i + 1) are illustrated.
6つの画素Pij〜画素P(i+1)(j+1)は、アクティブマトリクス基板と平行な面において、マトリクス状に(行列状に)配置され、半導体層101〜SDメタル層105等に形成されている。 The six pixels P ij to P (i + 1) (j + 1) are arranged in a matrix (in a matrix) on a plane parallel to the active matrix substrate, and are formed in the semiconductor layer 101 to the SD metal layer 105 and the like. .
図3Aでは、画素Pij〜画素P(i+1)(j+1)は、それぞれ、長方形状の破線示す部分に配置されており、図面左上側に第一薄膜トランジスタ31が、図面右上側に第二薄膜トランジスタ32が、第二薄膜トランジスタ32と一部が積層方向に重なるようにコンデンサ33が配置されている。また、画素Pijおよび画素P(i+1)jの第二薄膜トランジスタ32のドレイン端子が、電源配線に接続された接続用配線40に接続されている。 In FIG. 3A, the pixels P ij to P (i + 1) (j + 1) are respectively arranged in a portion indicated by a rectangular broken line, the first thin film transistor 31 on the upper left side of the drawing, and the second thin film transistor 32 on the upper right side of the drawing. However, the capacitor 33 is disposed so as to partially overlap the second thin film transistor 32 in the stacking direction. Further, the drain terminals of the second thin film transistors 32 of the pixel P ij and the pixel P (i + 1) j are connected to the connection wiring 40 connected to the power supply wiring.
ソース配線SL、SL(j+1)は、アクティブマトリクス基板と平行な面において、列方向に延伸するように、SDメタル層105に形成されている。ソース配線SLは、画素Pij、P(i+1)j、P(i+2)jの図面左側に、第一薄膜トランジスタ31と接続されるように(積層方向で重なるように)、画素Pij、P(i+1)j、P(i+2)jの形成領域を通って形成されている。 The source lines SL j and SL (j + 1) are formed in the SD metal layer 105 so as to extend in the column direction on a plane parallel to the active matrix substrate. The source line SL j is connected to the first thin film transistor 31 on the left side of the pixels P ij , P (i + 1) j , P (i + 2) j in the drawing (so as to overlap in the stacking direction), and the pixels P ij , P It is formed through the formation region of (i + 1) j , P (i + 2) j .
電源配線PL、PL(i+1)は、図3A〜図3Cに示すように、本実施の形態では、画素Pijを含む画素行と画素P(i+1)jを含む画素行とに沿って配置されている。電源配線PLは、GM層103P(GM層103)に形成され、電源配線PL(i+1)は、AM層111P(AM層111)に形成されており、積層方向に重なるように配置されている。なお、電源配線PLおよび電源配線PL(i+1)は、図3Aに示すように、電源供給対象の画素行と重なるように配置されていてもよいし、画素行間に配置されていてもよい。 As shown in FIGS. 3A to 3C, the power supply lines PL i and PL (i + 1) are arranged along the pixel row including the pixel P ij and the pixel row including the pixel P (i + 1) j in the present embodiment. Has been. The power supply wiring PL i is formed in the GM layer 103P (GM layer 103), and the power supply wiring PL (i + 1) is formed in the AM layer 111P (AM layer 111) and is arranged so as to overlap in the stacking direction. . Note that the power supply wiring PL i and the power supply wiring PL (i + 1) may be arranged so as to overlap the pixel rows to be supplied with power as shown in FIG. 3A, or may be arranged between the pixel rows.
同様に、電源配線PL(i+2)、PL(i+3)は、図3A〜図3Cに示すように、本実施の形態では、画素P(i+2)jを含む画素行に沿って配置されている。電源配線PL(i+2)は、GM層103P(GM層103)に、電源配線PL(i+3)は、AM層111P(AM層111)に形成されており、積層方向に重なるように配置されている。なお、電源配線PL(i+2)および電源配線PL(i+3)は、図3Aに示すように、電源供給対象の画素行と重なるように配置されていてもよいし、画素行間に配置されていてもよい。 Similarly, as shown in FIGS. 3A to 3C, the power supply wirings PL (i + 2) and PL (i + 3) are arranged along the pixel row including the pixel P (i + 2) j in the present embodiment. The power supply wiring PL (i + 2) is formed in the GM layer 103P (GM layer 103), and the power supply wiring PL (i + 3) is formed in the AM layer 111P (AM layer 111), and is arranged so as to overlap in the stacking direction. . Note that the power supply wiring PL (i + 2) and the power supply wiring PL (i + 3) may be arranged so as to overlap the pixel rows to be supplied with power as shown in FIG. 3A, or may be arranged between the pixel rows. Good.
補助配線AL、AL(i+1)は、図3A〜図3Cに示すように、本実施の形態では、画素P(i+1)jを含む画素行と画素P(i+2)jを含む画素行とに沿って配置されている。補助配線AL(i+1)は、GM層103A(GM層103)に、補助配線ALは、AM層111A(AM層111)に形成されており、積層方向に重なるように配置されている。なお、補助配線AL(i+1)および補助配線ALは、図3Aに示すように、電源供給対象の画素行と重なるように配置されていてもよいし、画素行間に配置されていてもよい。 As shown in FIGS. 3A to 3C, the auxiliary wirings AL i and AL (i + 1) are arranged in a pixel row including the pixel P (i + 1) j and a pixel row including the pixel P (i + 2) j in the present embodiment. Are arranged along. The auxiliary wiring AL (i + 1) is formed in the GM layer 103A (GM layer 103), and the auxiliary wiring AL i is formed in the AM layer 111A (AM layer 111), and is arranged so as to overlap in the stacking direction. As shown in FIG. 3A, the auxiliary wiring AL (i + 1) and the auxiliary wiring AL i may be arranged so as to overlap with the pixel row to be supplied with power, or may be arranged between the pixel rows.
[4.比較など]
ここで、図8Aおよび図8Bに示す従来の比較例における表示装置では、画素Pijと画素P(i+1)jとの間において、電源配線PLがGM層103に形成されており、補助配線ALがAM層111に形成されている。このため、電源配線PLと補助配線ALとが積層方向に重なるように配置されている。このように積層方向に2つの配線が配置された表示パネルでは、製造工程中における導電性の異物60の混入により、配線間ショートを発生させる場合がある。
[4. Comparison etc.]
Here, in the display device in the conventional comparative example shown in FIGS. 8A and 8B, the power supply wiring PL i is formed in the GM layer 103 between the pixel P ij and the pixel P (i + 1) j , and the auxiliary wiring AL i is formed on the AM layer 111. Therefore, the power supply wiring PL i and the auxiliary wiring AL i are arranged so as to overlap in the stacking direction. In such a display panel in which two wirings are arranged in the stacking direction, a short circuit between wirings may occur due to the mixing of the conductive foreign matter 60 during the manufacturing process.
一方、本実施の形態では、図3Bおよび図3Cに示すように、AA’線における断面では、GM層103に電源配線PLが、AM層111Pに電源配線PL(i+1)がそれぞれ配置されている。BB’線における断面では、GM層103に補助配線AL(i+1)が、AM層111Aに補助配線ALがそれぞれ配置されている。このため、電源配線PL(i+1)と電源配線PLとが積層方向に配置され、補助配線AL(i+1)と補助配線ALとが積層方向に配置されている。つまり、GM層103Pに形成された配線とAM層111Pに形成された配線とが同じ電位に、GM層103Aに形成された配線とAM層111Aに形成された配線とが同じ電位になるため、異物60によるショートが発生しても、電位が同じであるため、不具合とはならない。 On the other hand, in the present embodiment, as shown in FIGS. 3B and 3C, in the cross section along the line AA ′, the power supply line PL i is arranged in the GM layer 103 and the power supply line PL (i + 1) is arranged in the AM layer 111P. Yes. In the cross section taken along line BB ′, the auxiliary wiring AL (i + 1) is arranged in the GM layer 103 and the auxiliary wiring AL i is arranged in the AM layer 111A. Therefore, the power supply wiring PL (i + 1) and the power supply wiring PL i are arranged in the stacking direction, and the auxiliary wiring AL (i + 1) and the auxiliary wiring AL i are arranged in the stacking direction. That is, the wiring formed in the GM layer 103P and the wiring formed in the AM layer 111P have the same potential, and the wiring formed in the GM layer 103A and the wiring formed in the AM layer 111A have the same potential. Even if a short circuit occurs due to the foreign matter 60, the potential is the same, so there is no problem.
従って、本実施の形態の表示装置では、異物60によるショートによる歩留まりの低下を抑制できる。また、補助配線を迂回させないため、画素容量が低下することがない。   Therefore, in the display device of the present embodiment, it is possible to suppress a decrease in yield due to a short due to the foreign matter 60. Further, since the auxiliary wiring is not detoured, the pixel capacity does not decrease.
なお、本実施の形態においては、同じ電位の2つの配線を積層方向に重なるように形成している。従って、同じ電位の配線を2つの層に形成せずに、電源配線PLをGM層103PまたはAM層111Pのみに形成する、あるいは、補助配線ALをGM層103AまたはAM層111Aのみに形成してもよいとも考えられる。しかし、この場合には、配線の本数が半分になることから、配線抵抗が大きくなる。従って、本実施の形態のように、AM層111PおよびGM層103Pの両方に同じ電位の電源配線PLを、AM層111AおよびGM層103Aの両方に同じ電位の補助配線ALを形成すれば、配線抵抗の増大を抑制できる。なお、AM層111Pに形成される電源配線PLおよびAM層111Aに形成される補助配線ALは、GM層103Pに形成される電源配線GLおよびGM層103Aに形成される補助配線ALに比べて、配線幅が狭い。このため、従来と比較すると、電源配線PLのトータルでの配線幅は少なくなるが、この減少幅は非常に小さいため、回路動作に影響を与える程ではない。また、従来と比較すると、補助配線ALのトータルでの配線幅は大きくなるが、配線幅が大きくなることでは、不具合は生じない。   Note that in this embodiment mode, two wirings having the same potential are formed so as to overlap in the stacking direction. Therefore, the power supply wiring PL is formed only in the GM layer 103P or the AM layer 111P without forming the same potential wiring in the two layers, or the auxiliary wiring AL is formed only in the GM layer 103A or the AM layer 111A. It is also considered good. However, in this case, since the number of wirings is halved, the wiring resistance increases. Therefore, if the power supply wiring PL having the same potential is formed in both the AM layer 111P and the GM layer 103P and the auxiliary wiring AL having the same potential is formed in both the AM layer 111A and the GM layer 103A as in the present embodiment, the wiring Increase in resistance can be suppressed. The power supply wiring PL formed in the AM layer 111P and the auxiliary wiring AL formed in the AM layer 111A are compared with the power supply wiring GL formed in the GM layer 103P and the auxiliary wiring AL formed in the GM layer 103A. The wiring width is narrow. For this reason, although the total wiring width of the power supply wiring PL is reduced as compared with the conventional case, this reduction width is very small and does not affect the circuit operation. In addition, the total wiring width of the auxiliary wiring AL is increased as compared with the conventional case, but there is no problem when the wiring width is increased.
(実施の形態2)
本発明の実施の形態2に係る表示装置について、図4Aおよび図4Bを基に説明する。なお、本実施の形態に係る表示装置(表示パネル)は、実施の形態1と同様に、アクティブマトリクス型の有機EL表示装置(有機EL表示パネル)であり、複数の画素Pが行方向および列方向にマトリクス状に配置された画素部(表示領域)を備えている。
(Embodiment 2)
A display device according to Embodiment 2 of the present invention will be described with reference to FIGS. 4A and 4B. Note that the display device (display panel) according to the present embodiment is an active matrix organic EL display device (organic EL display panel) as in the first embodiment, and a plurality of pixels P are arranged in the row direction and the column. Pixel portions (display regions) arranged in a matrix in the direction are provided.
なお、本実施の形態の表示装置が、実施の形態1の表示装置と異なる点は、行方向だけでなく、列方向にも電源配線PLおよび補助配線ALが配置されている点である。   Note that the display device of this embodiment is different from the display device of Embodiment 1 in that the power supply wiring PL and the auxiliary wiring AL are arranged not only in the row direction but also in the column direction.
本実施形態における表示パネル1は、実施の形態1と同様に、自発光型表示素子である有機EL素子10と、薄膜トランジスタおよび各種配線等を含む画素回路30が形成されたアクティブマトリクス基板20とを備える。なお、有機EL素子10の構成は、図1と同じである。また、アクティブマトリクス基板20の構成は、電源配線PLおよび補助配線ALの配置構成を除き、同じである。   As in the first embodiment, the display panel 1 in the present embodiment includes an organic EL element 10 that is a self-luminous display element, and an active matrix substrate 20 on which a pixel circuit 30 including a thin film transistor and various wirings is formed. Prepare. The configuration of the organic EL element 10 is the same as that in FIG. The configuration of the active matrix substrate 20 is the same except for the arrangement configuration of the power supply wiring PL and the auxiliary wiring AL.
図4Aは、本実施の形態における表示装置のレイアウト構成を示す図であり、図4Bは、図4AのAA’線に対応する断面図である。なお、図4Aでは、説明のため、9つの画素Pij〜画素P(i+2)(j+2)について例示している。 4A is a diagram showing a layout configuration of the display device in the present embodiment, and FIG. 4B is a cross-sectional view corresponding to the line AA ′ in FIG. 4A. 4A illustrates nine pixels P ij to P (i + 2) (j + 2) for the sake of explanation.
図4Bに示すように、表示装置は、本実施の形態における表示装置は、基板100と、基板100側から順に積層された、半導体層101(図4Bでは不図示)、ゲート絶縁層102、GM層103A(ゲート電極、ゲート配線)、パッシベーション層104、SDメタル層105(ソース電極、ドレイン電極、ソース配線、電源配線)、平坦化層106、AM層111A(アノード、補助配線)、EL層112(図4Bでは不図示)、透明電極層113(カソード)および封止材料層114からなる積層構造と、この積層構造に貼り合わされた対向ガラス基板50とを備える。また、本実施の形態において、表示装置は、トップエミッション型である場合を例に説明するが、ボトムエミッション型であってもよい。   As shown in FIG. 4B, the display device is the same as the display device in this embodiment, in which a semiconductor layer 101 (not shown in FIG. 4B), a gate insulating layer 102, and a GM are stacked in this order from the substrate 100 side. Layer 103A (gate electrode, gate wiring), passivation layer 104, SD metal layer 105 (source electrode, drain electrode, source wiring, power supply wiring), planarization layer 106, AM layer 111A (anode, auxiliary wiring), EL layer 112 (Not shown in FIG. 4B), a laminated structure including a transparent electrode layer 113 (cathode) and a sealing material layer 114, and a counter glass substrate 50 bonded to the laminated structure. In this embodiment, the display device is described as an example of a top emission type, but may be a bottom emission type.
また、発光部であるEL層112(不図示)は、バンク115によって囲繞されている。バンク115は、EL層112を画素Pごとに分離して区画するための開口部を有する。バンク115は、互いに隣接する画素Pの間をソース配線SLと平行な方向に延びる凸部からなる。言い換えれば、図1に示される各画素Pの下部電極層12(アノード)および有機発光層13は、互いに隣接する凸部の間(すなわち、バンク115の開口部)に形成されている。   An EL layer 112 (not shown) that is a light emitting unit is surrounded by a bank 115. The bank 115 has an opening for separating and partitioning the EL layer 112 for each pixel P. The bank 115 includes a convex portion extending between adjacent pixels P in a direction parallel to the source line SL. In other words, the lower electrode layer 12 (anode) and the organic light emitting layer 13 of each pixel P shown in FIG. 1 are formed between the adjacent protrusions (that is, the opening of the bank 115).
図4Aおよび図4Bでは、表示装置の構成要素として、9つの画素Pij〜画素P(i+2)(j+2)と、ソース配線SL〜SL(j+2)と、行方向に延伸する電源配線PL〜PL(i+3)と、列方向に延伸する電源配線PLと、行方向に延伸する補助配線AL、AL(i+1)と、列方向に延伸する補助配線ALとが例示されている。 4A and 4B, as components of the display device, nine pixels P ij to pixels P (i + 2) (j + 2) , source lines SL j to SL (j + 2), and power supply lines PL i extending in the row direction are used. ˜PL (i + 3) , power supply wiring PL j extending in the column direction, auxiliary wirings AL i and AL (i + 1) extending in the row direction, and auxiliary wiring AL j extending in the column direction are illustrated.
9つの画素Pij〜画素P(i+2)(j+2)は、アクティブマトリクス基板と平行な面において、マトリクス状に(行列状に)配置され、半導体層101〜SDメタル層105等に形成されている。 The nine pixels P ij to P (i + 2) (j + 2) are arranged in a matrix (in a matrix) on a plane parallel to the active matrix substrate, and are formed in the semiconductor layer 101 to the SD metal layer 105 and the like. .
図4Aでは、画素Pij〜画素P(i+2)(j+2)は、それぞれ、長方形状の破線示す部分に配置されている。 In FIG. 4A, the pixel P ij to the pixel P (i + 2) (j + 2) are each arranged in a portion indicated by a rectangular broken line.
画素Pij〜画素P(i+2)jは、実施の形態1と同様に、図面左上側に第一薄膜トランジスタ31が、図面右上側に第二薄膜トランジスタ32が、第二薄膜トランジスタ32と一部が積層方向に重なるようにコンデンサ33が配置されている。また、画素Pij〜画素P(i+2)jの第二薄膜トランジスタ32のドレイン端子が、列方向に延伸する電源配線PLに接続され、第一薄膜トランジスタ31のソース端子が、ソース配線SLに接続されている。 Similarly to the first embodiment, the pixel P ij to the pixel P (i + 2) j are a first thin film transistor 31 on the upper left side of the drawing, a second thin film transistor 32 on the upper right side of the drawing, and a part of the second thin film transistor 32 in the stacking direction. A capacitor 33 is arranged so as to overlap with the capacitor. Further, the drain terminals of the second thin film transistors 32 of the pixels P ij to P (i + 2) j are connected to the power supply wiring PL j extending in the column direction, and the source terminals of the first thin film transistors 31 are connected to the source wiring SL j . Has been.
画素Pi(j+1)〜画素P(i+2)(j+1)は、上述した画素Pij〜画素P(i+2)jとは、第一薄膜トランジスタ31、第二薄膜トランジスタ32およびコンデンサ33等の構成要素が、左右対称に形成されている。また、画素Pi(j+1)〜画素P(i+2)(j+1)の第二薄膜トランジスタ32のドレイン端子が、列方向に延伸する電源配線PLに接続され、第一薄膜トランジスタ31のソース端子が、ソース配線SL(j+1)に接続されている。 The pixel P i (j + 1) to the pixel P (i + 2) (j + 1) are different from the above-described pixel P ij to the pixel P (i + 2) j in that components such as the first thin film transistor 31, the second thin film transistor 32, and the capacitor 33 are It is formed symmetrically. Further, the drain terminals of the second thin film transistors 32 of the pixels P i (j + 1) to P (i + 2) (j + 1) are connected to the power supply wiring PL j extending in the column direction, and the source terminals of the first thin film transistors 31 are the source It is connected to the wiring SL (j + 1) .
画素Pi(j+2)〜画素P(i+2)(j+2)は、実施の形態1と同様に、図面左上側に第一薄膜トランジスタ31が、図面右上側に第二薄膜トランジスタ32が、第二薄膜トランジスタ32と一部が積層方向に重なるようにコンデンサ33が配置されている。また、画素Pi(j+2)〜画素P(i+2)(j+2)の第一薄膜トランジスタ31のソース端子が、ソース配線SL(j+2)に接続されている。 Similarly to the first embodiment, the pixel P i (j + 2) to the pixel P (i + 2) (j + 2) have the first thin film transistor 31 on the upper left side of the drawing, the second thin film transistor 32 on the upper right side of the drawing, and the second thin film transistor 32. Capacitor 33 is arranged so that a part thereof overlaps in the stacking direction. The source terminals of the first thin film transistors 31 of the pixels P i (j + 2) to P (i + 2) (j + 2) are connected to the source line SL (j + 2) .
ソース配線SL〜SL(j+2)は、アクティブマトリクス基板と平行な面において、列方向に延伸するように、SDメタル層105に形成されている。ソース配線SLは、画素Pij〜P(i+2)jの図面左側に、第一薄膜トランジスタ31と接続されるように(積層方向で重なるように)、画素Pij〜P(i+2)jの形成領域を通って形成されている。同様に、ソース配線SL(j+1)は、画素Pi(j+1)〜P(i+2)(j+1)の図面右側に、第一薄膜トランジスタ31と接続されるように(積層方向で重なるように)、画素Pi(j+1)〜P(i+2)(j+1)の形成領域を通って形成されている。ソース配線SL(j+2)は、画素Pi(j+2)〜P(i+2)(j+2)の図面左側に、第一薄膜トランジスタ31と接続されるように(積層方向で重なるように)、画素Pi(j+2)〜P(i+2)(j+2)の形成領域を通って形成されている。 Source wirings SL j to SL (j + 2) are formed in SD metal layer 105 so as to extend in the column direction on a plane parallel to the active matrix substrate. Source lines SL j is the left side of the drawing of the pixel P ij ~P (i + 2) j, ( so as to overlap in the stacking direction) so as to be connected to the first TFT 31, the formation of the pixel P ij ~P (i + 2) j Formed through the area. Similarly, the source wiring SL (j + 1) is connected to the first thin film transistor 31 on the right side of the pixel P i (j + 1) to P (i + 2) (j + 1) in the drawing (so as to overlap in the stacking direction). P i (j + 1) to P (i + 2) (j + 1) are formed through the formation region. Source lines SL (j + 2) is the left side of the drawing of the pixel P i (j + 2) ~P (i + 2) (j + 2), ( so as to overlap in the stacking direction) so as to be connected to the first TFT 31, the pixel P i ( j + 2) to P (i + 2) (j + 2) .
電源配線PL、PL(i+1)は、図4Aおよび図4Bに示すように、本実施の形態では、画素Pijを含む画素行と画素P(i+1)jを含む画素行とに沿って配置されている。電源配線PLは、GM層(図3BのGM層103Pと同じ階層)に形成され、電源配線PL(i+1)は、AM層(図3BのAM層111Pと同じ階層)に形成されており、積層方向に重なるように配置されている。なお、電源配線PLおよび電源配線PL(i+1)は、図4Aに示すように、電源供給対象の画素行と重なるように配置されていてもよいし、画素行間に配置されていてもよい。 As shown in FIGS. 4A and 4B, power supply lines PL i and PL (i + 1) are arranged along a pixel row including pixel P ij and a pixel row including pixel P (i + 1) j in the present embodiment. Has been. The power supply wiring PL i is formed in the GM layer (same hierarchy as the GM layer 103P in FIG. 3B), and the power supply wiring PL (i + 1) is formed in the AM layer (same hierarchy as the AM layer 111P in FIG. 3B). It arrange | positions so that it may overlap with the lamination direction. Note that the power supply wiring PL i and the power supply wiring PL (i + 1) may be arranged so as to overlap with the pixel rows to be supplied with power as shown in FIG. 4A, or may be arranged between the pixel rows.
同様に、電源配線PL(i+2)、PL(i+3)は、図4Aおよび図4Bに示すように、本実施の形態では、画素P(i+2)jを含む画素行に沿って配置されている。電源配線PL(i+2)は、GM層(図3BのGM層103Pと同じ階層)に形成され、電源配線PL(i+3)は、AM層(図3BのAM層111Pと同じ階層)に形成されており、積層方向に重なるように配置されている。なお、電源配線PL(i+2)および電源配線PL(i+3)は、図4Aに示すように、電源供給対象の画素行と重なるように配置されていてもよいし、画素行間に配置されていてもよい。 Similarly, the power supply wirings PL (i + 2) and PL (i + 3) are arranged along the pixel row including the pixel P (i + 2) j in the present embodiment, as shown in FIGS. 4A and 4B. The power supply wiring PL (i + 2) is formed in the GM layer (same hierarchy as the GM layer 103P in FIG. 3B), and the power supply wiring PL (i + 3) is formed in the AM layer (same hierarchy as the AM layer 111P in FIG. 3B). And are arranged so as to overlap in the stacking direction. Note that the power supply wiring PL (i + 2) and the power supply wiring PL (i + 3) may be arranged so as to overlap the pixel rows to be supplied with power as shown in FIG. 4A, or may be arranged between the pixel rows. Good.
補助配線AL、AL(i+1)は、図4Aおよび図4Bに示すように、本実施の形態では、画素P(i+1)jを含む画素行と画素P(i+2)jを含む画素行とに沿って配置されている。補助配線AL(i+1)は、GM層103Aに、補助配線ALは、AM層111Aに形成されており、積層方向に重なるように配置されている。なお、補助配線AL(i+1)および補助配線ALは、図4Aに示すように、電源供給対象の画素行と重なるように配置されていてもよいし、画素行間に配置されていてもよい。 As shown in FIGS. 4A and 4B, the auxiliary wirings AL i and AL (i + 1) are arranged in a pixel row including the pixel P (i + 1) j and a pixel row including the pixel P (i + 2) j in the present embodiment. Are arranged along. The auxiliary wiring AL (i + 1) is formed in the GM layer 103A, and the auxiliary wiring AL i is formed in the AM layer 111A, and is arranged so as to overlap in the stacking direction. As shown in FIG. 4A, the auxiliary wiring AL (i + 1) and the auxiliary wiring AL i may be arranged so as to overlap with the pixel row to be supplied with power, or may be arranged between the pixel rows.
なお、本実施の形態では、一点鎖線で囲んだ補助配線ALjと電源配線PLと電源配線PL(i+1)とが重なる部分、一点鎖線で囲んだ補助配線ALjと電源配線PL(i+2)と電源配線PL(i+3)とが重なる部分、および、二点鎖線で囲んだ電源配線PLjと補助配線ALと補助配線AL(i+1)とが重なる部分については、電位の異なる配線が、上部配線層、下部配線層およびSDメタル層105で積層方向に重なることになるが、当該部分の面積は、従来と比較して非常に限られるため、異物60によるショートによる歩留まりの低下を、効果的に抑制できる。また、補助配線ALを迂回させないため、画素容量が低下することがない。 In the present embodiment, the auxiliary wiring ALj surrounded by the alternate long and short dash line overlaps with the power supply wiring PL i and the power supply wiring PL (i + 1) , the auxiliary wiring ALj enclosed with the alternate long and short dash line, the power supply wiring PL (i + 2), and the power supply. For a portion where the wiring PL (i + 3) overlaps, and a portion where the power supply wiring PLj surrounded by a two-dot chain line, the auxiliary wiring AL i, and the auxiliary wiring AL (i + 1) overlap, wirings having different potentials are connected to the upper wiring layer, Although the lower wiring layer and the SD metal layer 105 overlap in the stacking direction, the area of the portion is very limited as compared with the conventional case, so that a decrease in yield due to a short due to the foreign matter 60 can be effectively suppressed. . Further, since the auxiliary wiring AL is not detoured, the pixel capacity does not decrease.
(実施の形態3)
本発明の実施の形態3に係る表示装置について、図5Aおよび図5Bを基に説明する。なお、本実施の形態に係る表示装置(表示パネル)は、実施の形態1と同様に、アクティブマトリクス型の有機EL表示装置(有機EL表示パネル)であり、複数の画素が行方向および列方向にマトリクス状に配置された画素部(表示領域)を備えている。
(Embodiment 3)
A display device according to Embodiment 3 of the present invention will be described with reference to FIGS. 5A and 5B. Note that the display device (display panel) according to the present embodiment is an active matrix organic EL display device (organic EL display panel) as in the first embodiment, and a plurality of pixels are arranged in the row direction and the column direction. Are provided with pixel portions (display areas) arranged in a matrix.
なお、本実施の形態の表示装置が、実施の形態2の表示装置と異なる点は、電源配線PLおよび補助配線ALの交差部において、配線の繋ぎ替えを行っている点である。   Note that the display device of this embodiment is different from the display device of Embodiment 2 in that the wiring is switched at the intersection of the power supply wiring PL and the auxiliary wiring AL.
本実施形態における表示パネル1は、実施の形態1と同様に、自発光型表示素子である有機EL素子10と、薄膜トランジスタおよび各種配線等を含む画素回路30が形成されたアクティブマトリクス基板20とを備える。なお、有機EL素子10の構成は、図1と同じである。また、アクティブマトリクス基板20の構成は、電源配線PLおよび補助配線ALの配置構成を除き、同じである。   As in the first embodiment, the display panel 1 in the present embodiment includes an organic EL element 10 that is a self-luminous display element, and an active matrix substrate 20 on which a pixel circuit 30 including a thin film transistor and various wirings is formed. Prepare. The configuration of the organic EL element 10 is the same as that in FIG. The configuration of the active matrix substrate 20 is the same except for the arrangement configuration of the power supply wiring PL and the auxiliary wiring AL.
図5Aは、本実施の形態における表示装置のレイアウト構成を示す図であり、図5Bは、図5AのAA’線に対応する断面図である。なお、図5Aでは、説明のため、9つの画素Pij〜画素P(i+2)(j+2)について例示している。 FIG. 5A is a diagram showing a layout configuration of the display device in this embodiment, and FIG. 5B is a cross-sectional view corresponding to the line AA ′ in FIG. 5A. In FIG. 5A, nine pixels P ij to P (i + 2) (j + 2) are illustrated for explanation.
図5Bに示すように、表示装置は、本実施の形態における表示装置は、基板100と、基板100側から順に積層された、半導体層101(図5Bでは不図示)、ゲート絶縁層102、GM層103A(ゲート電極、ゲート配線)、パッシベーション層104、SDメタル層105(ソース電極、ドレイン電極、ソース配線、電源配線)、平坦化層106、AM層111A(アノード、補助配線)、EL層112(図5Bでは不図示)、透明電極層113(カソード)および封止材料層114からなる積層構造と、この積層構造に貼り合わされた対向ガラス基板50とを備える。また、本実施の形態において、表示装置は、トップエミッション型である場合を例に説明するが、ボトムエミッション型であってもよい。   As shown in FIG. 5B, the display device is the same as the display device in this embodiment, in which a semiconductor layer 101 (not shown in FIG. 5B), a gate insulating layer 102, and a GM are stacked in this order from the substrate 100 side. Layer 103A (gate electrode, gate wiring), passivation layer 104, SD metal layer 105 (source electrode, drain electrode, source wiring, power supply wiring), planarization layer 106, AM layer 111A (anode, auxiliary wiring), EL layer 112 (Not shown in FIG. 5B), a laminated structure including a transparent electrode layer 113 (cathode) and a sealing material layer 114, and a counter glass substrate 50 bonded to the laminated structure. In this embodiment, the display device is described as an example of a top emission type, but may be a bottom emission type.
また、発光部であるEL層112(不図示)は、バンク115によって囲繞されている。バンク115は、EL層112を画素Pごとに分離して区画するための開口部を有する。バンク115は、互いに隣接する画素Pの間をソース配線SLと平行な方向に延びる凸部からなる。言い換えれば、図1に示される各画素Pの下部電極層12(アノード)および有機発光層13は、互いに隣接する凸部の間(すなわち、バンク115の開口部)に形成されている。   An EL layer 112 (not shown) that is a light emitting unit is surrounded by a bank 115. The bank 115 has an opening for separating and partitioning the EL layer 112 for each pixel P. The bank 115 includes a convex portion extending between adjacent pixels P in a direction parallel to the source line SL. In other words, the lower electrode layer 12 (anode) and the organic light emitting layer 13 of each pixel P shown in FIG. 1 are formed between the adjacent protrusions (that is, the opening of the bank 115).
図5Aおよび図5Bでは、表示装置の構成要素として、実施の形態2と同様に、9つの画素Pij〜画素P(i+2)(j+2)と、ソース配線SL〜SL(j+2)と、行方向に延伸する電源配線PL〜PL(i+3)と、列方向に延伸する電源配線PLと、行方向に延伸する補助配線AL、AL(i+1)と、列方向に延伸する補助配線ALとが例示されている。 In FIG. 5A and FIG. 5B, as the constituent elements of the display device, nine pixels P ij to pixels P (i + 2) (j + 2) , source wirings SL j to SL (j + 2) , and rows, as in the second embodiment. Power supply lines PL i to PL (i + 3) extending in the direction, power supply lines PL j extending in the column direction, auxiliary lines AL i and AL (i + 1) extending in the row direction, and auxiliary lines AL extending in the column direction j .
なお、9つの画素Pij〜画素P(i+2)(j+2)、および、ソース配線SL〜SL(j+2)の構成は、実施の形態2と同じである。 Note that the configurations of the nine pixels P ij to pixels P (i + 2) (j + 2) and the source lines SL j to SL (j + 2) are the same as those in the second embodiment.
電源配線PL、PL(i+1)は、図5Aおよび図5Bに示すように、本実施の形態では、画素Pijと画素P(i+1)jとに沿って配置されている。 As shown in FIGS. 5A and 5B, the power supply lines PL i and PL (i + 1) are arranged along the pixel P ij and the pixel P (i + 1) j in the present embodiment.
電源配線PL(i+1)は、実施の形態2と同様に、AM層に形成されている。電源配線PLは、本実施の形態では、一点鎖線で囲んだ部分(以下、第一の交差部と称する)を除き、GM層に形成され、第一の交差部では、AM層に形成されている。より具体的には、電源配線PLは、第一の交差部の図面左右両側において、コンタクトで電源配線PL(i+1)と接続し、第一の交差部では、AM層に形成された電源配線PL(i+1)と統合されている。なお、列方向に形成された補助配線ALと行方向に形成された電源配線PLとが重なる他の第一の交差部についても、同じ構成となっている。また、電源配線PLおよび電源配線PL(i+1)は、図5Aに示すように、電源供給対象の画素行と重なるように配置されていてもよいし、画素行間に配置されていてもよい。 The power supply line PL (i + 1) is formed in the AM layer as in the second embodiment. In the present embodiment, power supply line PL i is formed in the GM layer except for a portion surrounded by a one-dot chain line (hereinafter referred to as a first intersection), and is formed in the AM layer at the first intersection. ing. More specifically, the power supply wiring PL i is connected to the power supply wiring PL (i + 1) through contacts on the left and right sides of the first intersection, and the power supply wiring formed in the AM layer at the first intersection. Integrated with PL (i + 1) . The first crossing portion where the auxiliary wiring AL formed in the column direction and the power supply wiring PL formed in the row direction overlap has the same configuration. Further, as shown in FIG. 5A, the power supply wiring PL i and the power supply wiring PL (i + 1) may be arranged so as to overlap with the pixel rows to be supplied with power, or may be arranged between the pixel rows.
また、列方向に延伸する補助配線ALは、第一の交差部を除く部分では、SDメタル層105に形成され、第一の交差部では、GM層103Aに形成されており、第一の交差部の図面上下両側において、コンタクトにより、SDメタル層105から、GM層103Aに繋ぎ替えられている。 The auxiliary wiring AL j extending in the column direction is formed in the SD metal layer 105 in a portion excluding the first intersection, and is formed in the GM layer 103A in the first intersection. The SD metal layer 105 is connected to the GM layer 103A by contacts on both the upper and lower sides of the crossing portion in the drawing.
補助配線AL、AL(i+1)は、図5Aおよび図5Bに示すように、本実施の形態では、画素P(i+1)jと画素P(i+2)jとに沿って配置されている。 As shown in FIGS. 5A and 5B, the auxiliary wirings AL i and AL (i + 1) are arranged along the pixel P (i + 1) j and the pixel P (i + 2) j in this embodiment.
補助配線ALは、実施の形態2と同様に、AM層111Aに形成されている。補助配線AL(i+1)は、本実施の形態では、二点鎖線で囲んだ部分(以下、第二の交差部と称する)を除き、GM層103A形成され、第二の交差部では、AM層111Aに形成されている。より具体的には、補助配線AL(i+1)は、第二の交差部の図面左右両側において、コンタクトで補助配線ALと接続し、第二の交差部では、AM層111Aに形成された補助配線ALと統合されている。なお、列方向に形成された電源配線PLと行方向に形成された補助配線ALとが重なる他の第二の交差部についても、同じ構成となっている。また、補助配線AL(i+1)および補助配線ALは、図5Aに示すように、電源供給対象の画素行と重なるように配置されていてもよいし、画素行間に配置されていてもよい。 The auxiliary wiring AL i is formed in the AM layer 111A as in the second embodiment. In the present embodiment, the auxiliary wiring AL (i + 1) is formed with a GM layer 103A except for a portion surrounded by a two-dot chain line (hereinafter referred to as a second intersecting portion), and at the second intersecting portion, an AM layer is formed. 111A. More specifically, the auxiliary wiring AL (i + 1) is connected to the auxiliary wiring AL i by a contact on both the left and right sides of the second intersection, and the auxiliary wiring AL (i + 1) is formed in the AM layer 111A at the second intersection. Integrated with wiring AL i . Note that the second crossing portion where the power supply wiring PL formed in the column direction and the auxiliary wiring AL formed in the row direction overlap has the same configuration. Further, as shown in FIG. 5A, the auxiliary wiring AL (i + 1) and the auxiliary wiring AL i may be arranged so as to overlap with the pixel row to be supplied with power, or may be arranged between the pixel rows.
また、列方向に延伸する電源配線PLは、第二の交差部を除く部分では、SDメタル層105に形成され、第二の交差部では、GM層に形成され、第二の交差部の図面上下両側において、コンタクトにより、SDメタル層105から、GM層に繋ぎ替えられている。 Further, the power supply wiring PL j extending in the column direction is formed in the SD metal layer 105 in a portion excluding the second intersecting portion, and is formed in the GM layer in the second intersecting portion. The SD metal layer 105 is connected to the GM layer by contacts on both upper and lower sides of the drawing.
本実施の形態では、第一の交差部および第二の交差部において、電源配線PLおよび補助配線ALの一方をGM層に、他方をAM層に配置するように構成したので、電源配線PLおよび補助配線ALの一方を他方で挟む構成の場合に比べ、異物61および異物62によるショートの可能性を低減することが可能になる。また、補助配線を迂回させないため、画素容量が低下することがない。   In the present embodiment, at the first intersection and the second intersection, one of the power supply wiring PL and the auxiliary wiring AL is arranged in the GM layer, and the other is arranged in the AM layer. Compared to the configuration in which one of the auxiliary wirings AL is sandwiched between the other, the possibility of short-circuiting by the foreign matter 61 and the foreign matter 62 can be reduced. Further, since the auxiliary wiring is not detoured, the pixel capacity does not decrease.
(実施の形態4)
本発明の実施の形態4に係る表示装置について、図6Aおよび図6Bを基に説明する。なお、本実施の形態に係る表示装置(表示パネル)は、実施の形態1と同様に、アクティブマトリクス型の有機EL表示装置(有機EL表示パネル)であり、複数の画素Pが行方向および列方向にマトリクス状に配置された画素部(表示領域)を備えている。
(Embodiment 4)
A display device according to Embodiment 4 of the present invention will be described with reference to FIGS. 6A and 6B. Note that the display device (display panel) according to the present embodiment is an active matrix organic EL display device (organic EL display panel) as in the first embodiment, and a plurality of pixels P are arranged in the row direction and the column. Pixel portions (display regions) arranged in a matrix in the direction are provided.
なお、本実施の形態の表示装置が、実施の形態3の表示装置と異なる点は、電源配線PLおよび補助配線ALの交差部において、配線の繋ぎ替えの方法が異なる点である。   Note that the display device of this embodiment is different from the display device of Embodiment 3 in that the method of changing the wiring is different at the intersection of the power supply wiring PL and the auxiliary wiring AL.
本実施形態における表示パネル1は、実施の形態1と同様に、自発光型表示素子である有機EL素子10と、薄膜トランジスタおよび各種配線等を含む画素回路30が形成されたアクティブマトリクス基板20とを備える。なお、有機EL素子10の構成は、図1と同じである。また、アクティブマトリクス基板20の構成は、電源配線PLおよび補助配線ALの配置構成を除き、同じである。   As in the first embodiment, the display panel 1 in the present embodiment includes an organic EL element 10 that is a self-luminous display element, and an active matrix substrate 20 on which a pixel circuit 30 including a thin film transistor and various wirings is formed. Prepare. The configuration of the organic EL element 10 is the same as that in FIG. The configuration of the active matrix substrate 20 is the same except for the arrangement configuration of the power supply wiring PL and the auxiliary wiring AL.
図6Aは、本実施の形態における表示装置のレイアウト構成を示す図であり、図6Bは、図6AのAA’線に対応する断面図である。なお、図6Aでは、説明のため、9つの画素Pij〜画素P(i+2)(j+2)について例示している。 6A is a diagram showing a layout configuration of the display device in the present embodiment, and FIG. 6B is a cross-sectional view corresponding to the line AA ′ in FIG. 6A. In FIG. 6A, nine pixels P ij to P (i + 2) (j + 2) are illustrated for explanation.
図6Bに示すように、表示装置は、本実施の形態における表示装置は、基板100と、基板100側から順に積層された、半導体層101(図6Bでは不図示)、ゲート絶縁層102、GM層103A(ゲート電極、ゲート配線)、パッシベーション層104、SDメタル層105(ソース電極、ドレイン電極、ソース配線、電源配線)、平坦化層106、AM層111A(アノード、補助配線)、EL層112(図6Bでは不図示)、透明電極層113(カソード)および封止材料層114からなる積層構造と、この積層構造に貼り合わされた対向ガラス基板50とを備える。また、本実施の形態において、表示装置は、トップエミッション型である場合を例に説明するが、ボトムエミッション型であってもよい。   As shown in FIG. 6B, the display device is the same as the display device in this embodiment, in which a semiconductor layer 101 (not shown in FIG. 6B), a gate insulating layer 102, and a GM are stacked in this order from the substrate 100 side. Layer 103A (gate electrode, gate wiring), passivation layer 104, SD metal layer 105 (source electrode, drain electrode, source wiring, power supply wiring), planarization layer 106, AM layer 111A (anode, auxiliary wiring), EL layer 112 (Not shown in FIG. 6B), a laminated structure including a transparent electrode layer 113 (cathode) and a sealing material layer 114, and a counter glass substrate 50 bonded to the laminated structure. In this embodiment, the display device is described as an example of a top emission type, but may be a bottom emission type.
また、発光部であるEL層112(不図示)は、バンク115によって囲繞されている。バンク115は、EL層112を画素Pごとに分離して区画するための開口部を有する。バンク115は、互いに隣接する画素Pの間をソース配線SLと平行な方向に延びる凸部からなる。言い換えれば、図1に示される各画素Pの下部電極層12(アノード)および有機発光層13は、互いに隣接する凸部の間(すなわち、バンク115の開口部)に形成されている。   An EL layer 112 (not shown) that is a light emitting unit is surrounded by a bank 115. The bank 115 has an opening for separating and partitioning the EL layer 112 for each pixel P. The bank 115 includes a convex portion extending between adjacent pixels P in a direction parallel to the source line SL. In other words, the lower electrode layer 12 (anode) and the organic light emitting layer 13 of each pixel P shown in FIG. 1 are formed between the adjacent protrusions (that is, the opening of the bank 115).
図6Aおよび図6Bでは、表示装置の構成要素として、実施の形態2と同様に、9つの画素Pij〜画素P(i+2)(j+2)と、ソース配線SL〜SL(j+2)と、行方向に延伸する電源配線PL〜PL(i+3)と、列方向に延伸する電源配線PLと、行方向に延伸する補助配線AL、AL(i+1)と、列方向に延伸する補助配線ALとが例示されている。 6A and 6B, as in the second embodiment, as the constituent elements of the display device, nine pixels P ij to pixel P (i + 2) (j + 2) , source wirings SL j to SL (j + 2) , rows Power supply lines PL i to PL (i + 3) extending in the direction, power supply lines PL j extending in the column direction, auxiliary lines AL i and AL (i + 1) extending in the row direction, and auxiliary lines AL extending in the column direction j .
なお、9つの画素Pij〜画素P(i+2)(j+2)、ソース配線SL〜SL(j+2)、列方向に延伸する電源配線PL、および、列方向に延伸する補助配線ALの構成は、実施の形態2と同じである。 The configuration of nine pixels P ij to pixels P (i + 2) (j + 2) , source lines SL j to SL (j + 2), power supply lines PL j extending in the column direction, and auxiliary lines AL j extending in the column direction Is the same as in the second embodiment.
電源配線PL、PL(i+1)は、図6Aおよび図6Bに示すように、本実施の形態では、画素Pijと画素P(i+1)jとに沿って配置されている。 As shown in FIGS. 6A and 6B, the power supply lines PL i and PL (i + 1) are arranged along the pixel P ij and the pixel P (i + 1) j in the present embodiment.
電源配線PLは、実施の形態2と同様に、GM層(図3BのGM層103Pと同じ階層)に形成されている。電源配線PL(i+1)は、本実施の形態では、第一の交差部を除き、AM層(図3BのAM層111Pと同じ階層)に形成され、第一の交差部では、GM層に形成されている。より具体的には、電源配線PL(i+1)は、本実施の形態では、第一の交差部の図面左右両側において、コンタクトで電源配線PLと接続し、第一の交差部では、GM層に形成された電源配線PLと統合されている。なお、列方向に形成された補助配線ALと行方向に形成された電源配線PLとが重なる他の第一の交差部についても、同じ構成となっている。また、電源配線PLおよび電源配線PL(i+1)は、図6Aに示すように、電源供給対象の画素行と重なるように配置されていてもよいし、画素行間に配置されていてもよい。 The power supply wiring PL i is formed in the GM layer (same hierarchy as the GM layer 103P in FIG. 3B), as in the second embodiment. In the present embodiment, power supply wiring PL (i + 1) is formed in the AM layer (the same layer as AM layer 111P in FIG. 3B) except for the first intersection, and is formed in the GM layer at the first intersection. Has been. More specifically, in the present embodiment, the power supply wiring PL (i + 1) is connected to the power supply wiring PL i through a contact on both the left and right sides of the first intersection in the drawing, and the GM layer at the first intersection. Are integrated with the power supply wiring PL i formed in the above. The first crossing portion where the auxiliary wiring AL formed in the column direction and the power supply wiring PL formed in the row direction overlap has the same configuration. Further, as shown in FIG. 6A, the power supply wiring PL i and the power supply wiring PL (i + 1) may be arranged so as to overlap with the pixel rows to be supplied with power, or may be arranged between the pixel rows.
補助配線AL、AL(i+1)は、図6Aおよび図6Bに示すように、本実施の形態では、画素P(i+1)jと画素P(i+2)jとに沿って配置されている。 As shown in FIGS. 6A and 6B, the auxiliary wirings AL i and AL (i + 1) are arranged along the pixel P (i + 1) j and the pixel P (i + 2) j in this embodiment.
補助配線AL(i+1)は、実施の形態2と同様に、GM層103Aに形成されている。補助配線ALは、本実施の形態では、第二の交差部を除き、AM層111Aに形成され、第二の交差部では、GM層103Aに形成されている。より具体的には、補助配線ALは、本実施の形態では、第二の交差部の図面左右両側において、コンタクトで補助配線AL(i+1)と接続し、第二の交差部では、GM層103Aに形成された補助配線AL(i+1)と統合されている。なお、列方向に形成された電源配線PLと行方向に形成された補助配線ALとが重なる他の第二の交差部についても、同じ構成となっている。また、補助配線AL(i+1)および補助配線ALは、図6Aに示すように、電源供給対象の画素行と重なるように配置されていてもよいし、画素行間に配置されていてもよい。 The auxiliary wiring AL (i + 1) is formed in the GM layer 103A as in the second embodiment. In the present embodiment, the auxiliary wiring AL i is formed in the AM layer 111A except for the second intersection, and is formed in the GM layer 103A at the second intersection. More specifically, in the present embodiment, the auxiliary wiring AL i is connected to the auxiliary wiring AL (i + 1) by a contact on both the left and right sides of the second intersection in the drawing, and at the second intersection, the GM layer It is integrated with the auxiliary wiring AL (i + 1) formed in 103A. Note that the second crossing portion where the power supply wiring PL formed in the column direction and the auxiliary wiring AL formed in the row direction overlap has the same configuration. Further, as shown in FIG. 6A, the auxiliary wiring AL (i + 1) and the auxiliary wiring AL i may be arranged so as to overlap with the pixel row to be supplied with power, or may be arranged between the pixel rows.
さらに、本実施の形態では、第二の交差部上に、バンク115が形成されている。   Furthermore, in this embodiment, a bank 115 is formed on the second intersection.
本実施の形態では、第一の交差部および第二の交差部において、電位の異なる電源配線PLと補助配線ALを、SDメタル層105とGM層103Aとに形成したので、平坦化層106に異物60が混入した場合でも、ショートの可能性を低減できる。平坦化層106の形成時において混入した異物60は、図8Aおよび図8Bで説明したように、典型的には、AM層111AとSDメタル層105との間、または、AM層111AとGM層103との間でショートを発生させるからである。また、第二の交差部上にはバンク115が形成されているため、対向ガラス基板50の貼り付け時における異物60の押し込みを防止できる。   In the present embodiment, since the power supply wiring PL and the auxiliary wiring AL having different potentials are formed in the SD metal layer 105 and the GM layer 103A at the first intersection and the second intersection, Even when the foreign matter 60 is mixed, the possibility of a short circuit can be reduced. As described with reference to FIGS. 8A and 8B, the foreign matter 60 mixed during the formation of the planarizing layer 106 is typically between the AM layer 111A and the SD metal layer 105, or between the AM layer 111A and the GM layer. This is because a short circuit is generated with 103. Moreover, since the bank 115 is formed on the second intersection, it is possible to prevent the foreign matter 60 from being pushed in when the counter glass substrate 50 is attached.
従って、異物60の混入経路がある程度推定できる場合には、本実施の形態のつなぎ替えは有用である。   Therefore, when the contamination path of the foreign matter 60 can be estimated to some extent, the reconnection of the present embodiment is useful.
また、実施の形態1〜実施の形態3と同様に、補助配線を迂回させないため、画素容量が低下することがない。   Further, as in the first to third embodiments, the auxiliary wiring is not detoured, so that the pixel capacitance is not reduced.
(別実施の形態)
(1)上記実施の形態1〜実施の形態4では、一画素PGは、RGBの3原色の画素Pである場合を例に説明したが、これに限るものではない。例えば、RGBWやRGBYといった4原色、さらに原色を追加しそれぞれに対応して構成されてもよい。また、例えば、RGとBGとを組み合わせて1単位胞としてマトリクス配置されたペンタイル配置の画素から構成されてもよい。
(Another embodiment)
(1) In the first to fourth embodiments, the case where the one pixel PG is the pixel P of the three primary colors of RGB has been described as an example. However, the present invention is not limited to this. For example, four primary colors such as RGBW and RGBY, and further primary colors may be added and configured corresponding to each. Further, for example, it may be configured by pixels of a pen tile arrangement in which RG and BG are combined and arranged in a matrix as one unit cell.
(2)上記実施の形態1〜実施の形態4では、第一薄膜トランジスタ31および第二薄膜トランジスタ32をpチャネル型のTFTであるとして説明したが、nチャネル型のTFTであってもよい。   (2) In the first to fourth embodiments, the first thin film transistor 31 and the second thin film transistor 32 are described as p-channel TFTs, but they may be n-channel TFTs.
(3)上記実施の形態1〜実施の形態4において、表示装置は、例えば、テレビジョンセットや携帯電話機、パーソナルコンピュータ、あるいは他の機器のフラットパネルディスプレイ等として利用することができる。   (3) In the first to fourth embodiments, the display device can be used as, for example, a television set, a mobile phone, a personal computer, or a flat panel display of another device.
以上、本発明に係る表示装置について、実施形態および実施例に基づいて説明したが、本発明はこれらの実施形態および実施例に限定されるものではない。   While the display device according to the present invention has been described based on the embodiments and examples, the present invention is not limited to these embodiments and examples.
また、本実施形態において、本発明に係る表示装置は、有機EL表示装置に適用する例を示したが、他のアクティブマトリクス型の表示装置に適用することもできる。   In this embodiment, the display device according to the present invention is applied to an organic EL display device. However, the display device can be applied to other active matrix display devices.
その他、各実施形態および実施例に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施形態および実施例における構成要素および機能を任意に組み合わせることで実現される形態も本発明に含まれる。   In addition, the form obtained by making various modifications conceived by those skilled in the art with respect to each embodiment and example, and arbitrarily combining the components and functions in each embodiment and example without departing from the spirit of the present invention The embodiment realized by the above is also included in the present invention.
本発明に係る表示装置は、テレビジョンセット、パーソナルコンピュータ、携帯電話などの表示装置等において広く利用することができる。   The display device according to the present invention can be widely used in display devices such as television sets, personal computers, and mobile phones.
1 表示パネル
10 有機EL素子
12 下部電極層
13 有機発光層
14 上部電極層
20 アクティブマトリクス基板
30 画素回路
31 第一薄膜トランジスタ
32 第二薄膜トランジスタ
33 コンデンサ
40 接続用配線
50 対向ガラス基板
60、61、62 異物
100 基板
101 半導体層
102 ゲート絶縁層
103、103A、103P GM層
104 パッシベーション層
105 SDメタル層
106 平坦化層
111、111A、111P AM層
112 EL層
112B EL層
112R EL層
113 透明電極層
114 封止材料層
115 バンク
1000 アクティブマトリクス型表示装置
1010 有機EL素子
1031 第一薄膜トランジスタ
1032 第二薄膜トランジスタ
1033 コンデンサ
1051 電源配線
1052 走査線
1053 電源線
1054 補助配線
PG 画素
P サブ画素
GL ゲート配線
SL ソース配線
PL 電源配線
AL 補助配線
PB 青色表示画素
PR 赤色表示画素
DESCRIPTION OF SYMBOLS 1 Display panel 10 Organic EL element 12 Lower electrode layer 13 Organic light emitting layer 14 Upper electrode layer 20 Active matrix substrate 30 Pixel circuit 31 First thin film transistor 32 Second thin film transistor 33 Capacitor 40 Connection wiring 50 Opposite glass substrates 60, 61, 62 100 Substrate 101 Semiconductor layer 102 Gate insulating layer 103, 103A, 103P GM layer 104 Passivation layer 105 SD metal layer 106 Planarization layer 111, 111A, 111P AM layer 112 EL layer 112B EL layer 112R EL layer 113 Transparent electrode layer 114 Sealing Material layer 115 Bank 1000 Active matrix display device 1010 Organic EL element 1031 First thin film transistor 1032 Second thin film transistor 1033 Capacitor 1051 Power supply wiring 1052 Scan line 1053 Electricity Line 1054 auxiliary wiring PG pixel P subpixels GL gate line SL source lines PL power wiring AL auxiliary lines PB blue display pixel PR red display pixel

Claims (8)

  1. 複数の画素がマトリクス状に配置された表示領域を有する表示装置であって、
    前記表示領域内において、同一列に配置された複数の画素に沿って延伸されたソース配線と、
    第一の配線および第二の配線を含む下部配線層と、
    前記下部配線層の上方に設けられた層間絶縁層と、
    前記層間絶縁層の上方に設けられ、第三の配線および第四の配線を含む上部配線層と、を備え、
    前記第一の配線および前記第三の配線は、それぞれ、前記表示領域内において、同一行に配置された画素で構成される複数の画素ラインのうち、第一のグループに属する画素ラインに沿って前記複数の画素にわたって延伸されると共に、前記層間絶縁層を介して積層方向に重なる位置に配置され、
    前記第二の配線および前記第四の配線は、それぞれ、前記表示領域内において、前記同一行に配置された画素で構成される前記複数の画素ラインのうち、前記第一のグループに属する画素ラインを除いた第二のグループに属する画素ラインに沿って前記複数の画素にわたって延伸されると共に、前記層間絶縁層を介して積層方向に重なる位置に配置され、
    前記第一の配線および前記第三の配線は、第一の電位に設定され、前記複数の画素に対し前記第一の電位を供給するように構成されると共に、前記第二の配線および前記第四の配線は、前記第一の電位とは異なる第二の電位に設定され、前記複数の画素に対し前記第二の電位を供給するように構成される
    表示装置。
    A display device having a display area in which a plurality of pixels are arranged in a matrix,
    In the display region, source wiring extended along a plurality of pixels arranged in the same column,
    A lower wiring layer including a first wiring and a second wiring;
    An interlayer insulating layer provided above the lower wiring layer;
    An upper wiring layer provided above the interlayer insulating layer and including a third wiring and a fourth wiring; and
    The first wiring and the third wiring, respectively, in the display region, among the plurality of pixel lines formed by pixels arranged in the same row along the pixel lines belonging to the first group It extends over the plurality of pixels and is disposed at a position overlapping in the stacking direction via the interlayer insulating layer,
    Each of the second wiring and the fourth wiring is a pixel line belonging to the first group among the plurality of pixel lines composed of pixels arranged in the same row in the display area. Extending across the plurality of pixels along the pixel line belonging to the second group excluding, and disposed in a position overlapping in the stacking direction via the interlayer insulating layer,
    The first wiring and the third wiring are set to a first potential and configured to supply the first potential to the plurality of pixels, and the second wiring and the second wiring The four wirings are set to a second potential different from the first potential, and are configured to supply the second potential to the plurality of pixels.
  2. 前記第一のグループに属する画素ラインは、前記複数の画素ラインのうちの奇数ラインの画素ラインおよび偶数ラインの画素ラインのうちの一方であり、前記第二のグループに属する画素ラインは、前記奇数ラインの画素ラインおよび前記偶数ラインの画素ラインのうちの他方である
    請求項1に記載の表示装置。
    The pixel line belonging to the first group is one of an odd-numbered pixel line and an even-numbered pixel line among the plurality of pixel lines, and the pixel line belonging to the second group is the odd-numbered pixel line. The display device according to claim 1, wherein the display device is the other of a pixel line of a line and a pixel line of the even line.
  3. 前記第一の配線と前記第三の配線とは、前記層間絶縁層に設けられたコンタクトホールを介して電気的に接続され、
    前記第二の配線と前記第四の配線とは、前記層間絶縁層に設けられたコンタクトホールを介して電気的に接続されている
    請求項1または2に記載の表示装置。
    The first wiring and the third wiring are electrically connected through a contact hole provided in the interlayer insulating layer,
    The display device according to claim 1, wherein the second wiring and the fourth wiring are electrically connected via a contact hole provided in the interlayer insulating layer.
  4. 前記複数の画素は、
    2つの電極で挟持された有機材料を有する有機発光層を含む有機発光素子と、
    前記有機発光素子を構成する層より基板側に位置する層に形成され、前記有機発光素子を電流駆動する駆動トランジスタが形成される駆動回路層とを有し、
    前記駆動トランジスタのソース/ドレイン電極が、前記第一の配線および前記第三の配線に接続され、
    前記有機発光素子の2つの電極のうちの一方が、前記第二の配線および前記第四の配線に接続されている
    請求項1〜3の何れか1項に記載の表示装置。
    The plurality of pixels are:
    An organic light emitting device including an organic light emitting layer having an organic material sandwiched between two electrodes;
    A driving circuit layer on which a driving transistor for current driving the organic light emitting element is formed in a layer located on a substrate side from a layer constituting the organic light emitting element;
    A source / drain electrode of the driving transistor is connected to the first wiring and the third wiring;
    The display device according to claim 1, wherein one of the two electrodes of the organic light emitting element is connected to the second wiring and the fourth wiring.
  5. 前記第一の配線および前記第三の配線は、前記第一のグループに属する画素ラインを構成する画素に対し前記第一の電位の電源を供給する電源配線であり、
    前記第二の配線および前記第四の配線は、前記第二のグループに属する画素ラインを構成する画素に対し前記第二の電位の電源を供給する電源配線である
    請求項4に記載の表示装置。
    The first wiring and the third wiring are power supply wirings that supply power of the first potential to the pixels constituting the pixel lines belonging to the first group,
    5. The display device according to claim 4, wherein the second wiring and the fourth wiring are power supply wirings that supply power of the second potential to pixels that form pixel lines belonging to the second group. .
  6. 前記下部配線層は、前記駆動トランジスタのゲート電極が形成されるゲート電極層、ま
    たは、前記駆動トランジスタのソース/ドレイン電極が形成されるソース/ドレイン層と同一の層に形成され、
    前記上部配線層は、基板側に位置する前記有機発光素子の電極が形成される層と同一の層に形成されている
    請求項4または5に記載の表示装置。
    The lower wiring layer is formed in the same layer as a gate electrode layer where a gate electrode of the driving transistor is formed or a source / drain layer where a source / drain electrode of the driving transistor is formed,
    The display device according to claim 4, wherein the upper wiring layer is formed in the same layer as a layer on which an electrode of the organic light emitting element located on the substrate side is formed.
  7. さらに、前記複数の画素を画素毎に区画するバンクを備え、  And a bank for partitioning the plurality of pixels for each pixel,
    前記第三の配線及び前記第四の配線は、一方が前記バンクによって覆われることにより前記有機発光素子の電極と接続されず、他方が前記バンクから露出することにより前記有機発光素子の電極と接続される  One of the third wiring and the fourth wiring is not connected to the electrode of the organic light emitting element by being covered by the bank, and the other is connected to the electrode of the organic light emitting element by being exposed from the bank. Be done
    請求項6に記載の表示装置。  The display device according to claim 6.
  8. 前記第一の電位は、画素毎に形成された前記駆動回路を含んで構成される画素回路に印加される高電位側の電位であり、
    前記第二の電位は、前記画素回路に印加される低電位側の電位である
    請求項4〜の何れか1項に記載の表示装置。
    The first potential is a high potential side potential applied to a pixel circuit configured to include the driving circuit formed for each pixel,
    It said second potential is a display device according to any one of claims 4-7 which is the potential on the low potential side is applied to the pixel circuit.
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