JP6042117B2

JP6042117B2 - Constant voltage power supply

Info

Publication number: JP6042117B2
Application number: JP2012145925A
Authority: JP
Inventors: 裕介松尾
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2012-06-28
Filing date: 2012-06-28
Publication date: 2016-12-14
Anticipated expiration: 2032-06-28
Also published as: JP2014010563A

Description

本発明は、定電圧電源装置に係り、特に、出力電圧の安定性の向上等を図ったものに関する。 The present invention relates to a constant voltage power supply device, and more particularly to a device that improves the stability of an output voltage.

出力電圧と基準電圧との差を誤差増幅器により検出し、出力電圧が所望の電圧となるようにパワートランジスタをリニア制御し、所望の定電圧を出力可能に構成された定電圧電源装置は、負荷が要求する電源電圧を安定的に供給するために種々の電子機器等に使用されるものであることは良く知られている通りである。
ところが、かかる定電圧電源装置と言えども、負荷までの配線が比較的長くなると、配線が有する抵抗成分により電圧が低下してしまい所望の電圧を得られなくなる場合がある。 A constant voltage power supply device configured to detect a difference between an output voltage and a reference voltage by an error amplifier, linearly control a power transistor so that the output voltage becomes a desired voltage, and output a desired constant voltage. As is well known, it is used in various electronic devices and the like in order to stably supply the power supply voltage required by the above.
However, even with such a constant voltage power supply device, if the wiring to the load is relatively long, the voltage may drop due to the resistance component of the wiring and a desired voltage may not be obtained.

特に、負荷電流が大きくなった場合には、負荷端における電圧降下が大となり、場合によっては負荷が動作しないこともあり得る。例えば、定電圧電源装置の出力電圧を５Ｖ、配線の抵抗を５００ｍΩ、負荷電流を最大１０００ｍＡと仮定すると、負荷端の電圧は最大０．５Ｖ（１０％）も低下することになる。
このような問題に対する方策としては、例えば、電圧センシング用の配線を２本追加し、負荷端でフィードバック制御をかける構成とすることが考えられる。
しかし、この場合、負荷端までの配線が、本来の電源供給用と併せて４本となるため、コストや配置スペースの制約等から現実的ではない。 In particular, when the load current increases, the voltage drop at the load end becomes large, and the load may not operate in some cases. For example, assuming that the output voltage of the constant voltage power supply device is 5 V, the resistance of the wiring is 500 mΩ, and the load current is 1000 mA at maximum, the voltage at the load end is reduced by 0.5 V (10%) at maximum.
As a measure against such a problem, for example, it is conceivable to add two wirings for voltage sensing and apply feedback control at the load end.
However, in this case, since there are four wires to the load end together with the original power supply, it is not realistic because of restrictions on cost and arrangement space.

また、他の方策としては、定電圧電源装置の出力電圧を予め高い電圧に設定し、配線抵抗による電圧降下分を補償し、負荷端で所望の電圧となるような構成とすることが考えられるが、負荷電流が少ない場合には、負荷端の電圧が高くなりすぎ、最悪時には負荷に損傷を与えることもあり得る。
このような問題を解決する回路として、例えば、特許文献１等により提案された回路がある。
この特許文献１に開示された回路は、負荷電流が増加すると出力電圧が高くなるよう構成された昇圧回路を設けた定電圧電源装置である。 As another measure, it is conceivable that the output voltage of the constant voltage power supply device is set to a high voltage in advance, the voltage drop due to the wiring resistance is compensated, and a desired voltage is obtained at the load end. However, when the load current is small, the voltage at the load end becomes too high, and in the worst case, the load may be damaged.
As a circuit for solving such a problem, for example, there is a circuit proposed by Patent Document 1 or the like.
The circuit disclosed in Patent Document 1 is a constant voltage power supply device provided with a booster circuit configured to increase an output voltage when a load current increases.

特開２０００−７５９４１号公報（第３−５頁、図１−図１０）JP 2000-75941 A (page 3-5, FIGS. 1 to 10)

上述の従来回路は、負荷電流が増加したときに出力電圧を上昇させ、半導体内の微細なメタル配線による電圧降下を補償し、ＤＲＡＭセンスアンプの動作速度の低下を抑制する目的で構成されたものである。すなわち、速度低下の緩和が主目的であり、高精度の電圧補償を考慮したものではない。
すなわち、特許文献１の図１に示された回路構成においてＭＯＳトランジスタのβや差動対のテール電流値が変動すると、補償量が変わってしまう欠点がある。通常、電流出力の精度が高く、温度特性がフラットな電流源を半導体上で構成することは難しく、また、ＭＯＳトランジスタのβもウェハの製造工程で大きく変動するため、高い補償精度を実現するのは現実的には極めて困難なことである。 The conventional circuit described above is configured for the purpose of increasing the output voltage when the load current increases, compensating for the voltage drop due to fine metal wiring in the semiconductor, and suppressing the decrease in the operating speed of the DRAM sense amplifier. It is. That is, the main purpose is to mitigate speed reduction, and it does not consider high-precision voltage compensation.
That is, in the circuit configuration shown in FIG. 1 of Patent Document 1, there is a drawback that the compensation amount changes when the β of the MOS transistor or the tail current value of the differential pair varies. Normally, it is difficult to configure a current source with high current output accuracy and flat temperature characteristics on a semiconductor, and the β of the MOS transistor also varies greatly during the wafer manufacturing process, thus realizing high compensation accuracy. Is extremely difficult in practice.

一方、近年、高精度の電圧補償が必要となるアプリケーションが増加している。
例えば、カーナビゲーションとスマートフォンを連携させるアプリケーションにおいては、両機器間で情報通信を行うだけでなく、カーナビゲーションからスマートフォンへ動作電力の供給をも行う構成となっている。
一般的に、スマートフォンの消費電流は１Ａ〜２Ａと大きく、許容電圧は５Ｖ±５％と厳しいため、１〜５ｍにも及ぶ車内ハーネスを介して電源供給を行うと、スマートフォン端では電源電圧が大きく低下してしまう。さらに、配線材や接点の抵抗値は製造公差があり、また、導体となる金属は、周囲温度により抵抗値が変化するため、それらの変化がある場合であっても、電圧変動をスマートフォンの許容電圧に収めるためには、定電圧電源装置において極めて精度の高い電圧補償が要求される。
しかしながら、これらの要求に対して、上述の従来回路では十分な精度の電源電圧の供給が補償できず、スマートフォンの動作を確実とすることができないという問題がある。 On the other hand, in recent years, applications that require highly accurate voltage compensation are increasing.
For example, in an application for linking a car navigation and a smartphone, not only information communication is performed between both devices, but also operation power is supplied from the car navigation to the smartphone.
In general, the current consumption of smartphones is as large as 1A to 2A, and the allowable voltage is as severe as 5V ± 5%. Therefore, when power is supplied via an in-vehicle harness that extends to 1-5m, the power supply voltage is large at the smartphone end. It will decline. In addition, the resistance values of wiring materials and contacts have manufacturing tolerances, and the resistance value of the metal used as a conductor changes depending on the ambient temperature. In order to keep the voltage, a highly accurate voltage compensation is required in the constant voltage power supply device.
However, with respect to these requirements, there is a problem in that the above-described conventional circuit cannot compensate for the supply of the power supply voltage with sufficient accuracy and cannot ensure the operation of the smartphone.

本発明は、上記実状に鑑みてなされたもので、長い配線を介した負荷への電力供給を行う場合にあっても高精度の電圧補償を可能として、安定した出力電圧を供給することのできる定電圧電源装置を提供するものである。 The present invention has been made in view of the above-described circumstances, and enables high-precision voltage compensation and stable output voltage even when power is supplied to a load via a long wiring. A constant voltage power supply device is provided.

上記本発明の目的を達成するため、本発明に係る定電圧電源回路は、
基準電圧と、出力電圧に対応した帰還電圧との差を出力するよう構成されてなる第１の増幅器と、
前記第１の増幅器の出力電圧を増幅、出力する第１のドライバー段と、
当該第１のドライバー段により駆動されるパワートランジスタ及び当該パワートランジスタに直列接続された分圧抵抗器を有してなる出力段と、を具備し、
前記分圧抵抗器により分圧された出力電圧が前記帰還電圧として前記第１の増幅器へ帰還されて、出力電圧の定電圧化が可能に構成されてなる定電圧電源回路において、
前記パワートランジスタの出力電流を検出する電流検出回路と、
前記電流検出回路により検出された電流に応じて、前記基準電圧を可変可能に構成されてなる可変基準電圧回路とを具備し、
前記可変基準電圧回路は、
固定基準電圧源と、第１及び第２の電圧シフタ回路と、第１及び第２のカレントミラーと、第２の増幅器とを具備してなり、
前記第１の電圧シフタ回路は、第１の電圧シフタ用抵抗器と第１の電圧シフタ用トランジスタが直列接続されて構成され、前記第１の電圧シフタ用抵抗器の一端が前記第１の増幅器の非反転入力端子に接続される一方、前記第１の電圧シフタ用トランジスタの一端がグランドに接続されてなり、
前記第２の電圧シフタ回路は、第２の電圧シフタ用抵抗器と第２の電圧シフタ用トランジスタが直列接続されて構成され、前記第２の電圧シフタ用抵抗器の一端が前記第１の増幅器の反転入力端子に接続される一方、前記第２の電圧シフタ用トランジスタの一端がグランドに接続されてなり、
前記第１の電圧シフタの入力段には前記固定基準電圧源の出力電圧が印加される一方、
前記第２の電圧シフタの入力段には前記帰還電圧が印加され、
前記第２の増幅器は、前記電流検出回路から出力された検出電流に応じた電圧を電流変換し、前記パワートランジスタの出力電流に応じた電流である対応出力電流を生成すると共に、前記対応出力電流と前記第２の増幅器の出力段のバイアス電流との和である第１のシフタ供給電流を外部へ供給可能とする第１のシフタ供給電流端子と、前記第２の増幅器の出力段のバイアス電流である第２のシフタ供給電流を外部へ供給可能とする第２のシフタ供給電流端子とを具備してなり、
前記第１のシフタ供給電流端子は、前記第１のカレントミラーの入力端子に接続される一方、前記第１のカレントミラーの２つの出力端子は、その一方が前記第１の電圧シフタと前記第１の増幅器との相互の接続点に、他方が前記第２の電圧シフタ用抵抗器と前記第２の電圧シフタ用トランジスタの相互の接続点に、それぞれ接続され、
前記第２のシフタ供給電流端子は、前記第２のカレントミラーの入力端子に接続される一方、前記第２のカレントミラーの２つの出力端子は、その一方が前記第２の電圧シフタと前記第１の増幅器との相互の接続点に、他方が前記第１の電圧シフタ用抵抗器と前記第１の電圧シフタ用トランジスタの相互の接続点に、それぞれ接続され、前記第２の増幅器のバイアス電流の影響を受けることなく前記第１及び第２の電圧シフタのそれぞれの電圧シフト量を制御可能に構成されてなるものである。 In order to achieve the above object of the present invention, a constant voltage power supply circuit according to the present invention comprises:
A first amplifier configured to output a difference between a reference voltage and a feedback voltage corresponding to the output voltage;
A first driver stage for amplifying and outputting the output voltage of the first amplifier;
A power transistor driven by the first driver stage, and an output stage having a voltage dividing resistor connected in series to the power transistor,
In the constant voltage power supply circuit configured so that the output voltage divided by the voltage dividing resistor is fed back to the first amplifier as the feedback voltage and the output voltage can be made constant.
A current detection circuit for detecting an output current of the power transistor;
A variable reference voltage circuit configured to be able to vary the reference voltage according to the current detected by the current detection circuit ,
The variable reference voltage circuit includes:
A fixed reference voltage source; first and second voltage shifter circuits; first and second current mirrors; and a second amplifier.
The first voltage shifter circuit includes a first voltage shifter resistor and a first voltage shifter transistor connected in series, and one end of the first voltage shifter resistor is connected to the first amplifier. Is connected to the non-inverting input terminal of the first voltage shifter transistor, and one end of the first voltage shifter transistor is connected to the ground.
The second voltage shifter circuit includes a second voltage shifter resistor and a second voltage shifter transistor connected in series, and one end of the second voltage shifter resistor is connected to the first amplifier. And one end of the second voltage shifter transistor is connected to the ground,
While the output voltage of the fixed reference voltage source is applied to the input stage of the first voltage shifter,
The feedback voltage is applied to the input stage of the second voltage shifter;
The second amplifier current-converts a voltage corresponding to the detection current output from the current detection circuit, generates a corresponding output current that is a current corresponding to the output current of the power transistor, and the corresponding output current And a first shifter supply current terminal that can supply to the outside a first shifter supply current that is the sum of the bias current of the output stage of the second amplifier and a bias current of the output stage of the second amplifier And a second shifter supply current terminal that can supply the second shifter supply current to the outside.
The first shifter supply current terminal is connected to the input terminal of the first current mirror, while the two output terminals of the first current mirror have one of the first voltage shifter and the first current mirror. And the other is connected to the mutual connection point of the second voltage shifter resistor and the second voltage shifter transistor, respectively.
The second shifter supply current terminal is connected to the input terminal of the second current mirror, while the two output terminals of the second current mirror have one of the second voltage shifter and the second current mirror. The other amplifier is connected to the mutual connection point of the first amplifier and the other is connected to the mutual connection point of the first voltage shifter resistor and the first voltage shifter transistor. The voltage shift amount of each of the first and second voltage shifters can be controlled without being affected by the above .

本発明によれば、検出された出力電流に応じて基準電圧を可変可能としたので、半導体内の電流源のばらつきなどに影響されることなく出力電流に応じて出力電圧が可変でき、負荷との間の配線抵抗等の影響を受けることなく安定した出力電圧の供給が可能となるという効果を奏するものである。 According to the present invention, since the reference voltage can be varied according to the detected output current, the output voltage can be varied according to the output current without being affected by variations in the current source in the semiconductor, and the load and The output voltage can be stably supplied without being affected by the wiring resistance between the two.

本発明の実施の形態における定電圧電源装置の基本回路構成例を示す構成図である。It is a block diagram which shows the example of a basic circuit structure of the constant voltage power supply device in embodiment of this invention. 本発明の実施の形態における定電圧電源装置の第１の具体回路構成例を示す回路図である。It is a circuit diagram which shows the 1st specific circuit structural example of the constant voltage power supply device in embodiment of this invention. 図２に示された回路図における第２の増幅器の具体回路構成例を示す回路図である。FIG. 3 is a circuit diagram showing a specific circuit configuration example of a second amplifier in the circuit diagram shown in FIG. 2. 本発明の実施の形態における定電圧電源装置の第２の具体回路構成例を示す回路図である。It is a circuit diagram which shows the 2nd specific circuit structural example of the constant voltage power supply device in embodiment of this invention.

以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における定電圧電源装置の基本回路構成例について、図１を参照しつつ説明する。
本発明の実施の形態における定電圧電源装置は、第１の増幅器（図１においては「ＡＭＰ１」と表記）１と、ドライバ段１０１と、パワートランジスタ（図１においては「Ｑ１」と表記）１１と、第１及び第２の帰還抵抗器（図１においては、「Ｒ１」、「Ｒ２」と表記）２１，２２と、電流検出回路（図１においては「Ｉ−ＤＥＴ」と表記）１０２と、可変基準電圧回路１０３とを具備してなるものである。 Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 to 4.
The members and arrangements described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention.
First, an example of a basic circuit configuration of a constant voltage power supply device according to an embodiment of the present invention will be described with reference to FIG.
The constant voltage power supply apparatus according to the embodiment of the present invention includes a first amplifier (indicated as “AMP1” in FIG. 1) 1, a driver stage 101, and a power transistor (indicated as “Q1” in FIG. 1) 11. And first and second feedback resistors (represented as “R1” and “R2” in FIG. 1) 21 and 22, a current detection circuit (represented as “I-DET” in FIG. 1) 102, And a variable reference voltage circuit 103.

第１の増幅器１の非反転入力端子には、可変基準電圧回路１０３の出力電圧が基準電圧Ｖrefとして印加されるようになっている一方、反転入力端子には、フィードバック電圧（帰還電圧）が後述するようにして印加されるようになっている。
第１の増幅器１の出力端子はドライバ段１０１を構成するＮＰＮ型の第５のトランジスタ（図１においては「Ｑ５」と表記）１５のベースに接続されている。
第５のトランジスタ１５は、そのエミッタがグランドに接続される一方、コレクタは、パワートランジスタ１１のベースに接続されており、第１の増幅器１の出力を増幅してパワートランジスタ１１へ入力するようになっている。 The output voltage of the variable reference voltage circuit 103 is applied to the non-inverting input terminal of the first amplifier 1 as the reference voltage Vref, while a feedback voltage (feedback voltage) is applied to the inverting input terminal. In this way, it is applied.
The output terminal of the first amplifier 1 is connected to the base of an NPN-type fifth transistor (denoted as “Q5” in FIG. 1) 15 constituting the driver stage 101.
The fifth transistor 15 has an emitter connected to the ground, and a collector connected to the base of the power transistor 11 so that the output of the first amplifier 1 is amplified and input to the power transistor 11. It has become.

本発明の実施の形態において、パワートランジスタ１１は、ＰＮＰ型トランジスタが用いられており、エミッタには図示されない電源回路からの電源電圧ＶINが電源入力端子４１を介して印加されるようになっている。
一方、パワートランジスタ１１のコレクタとグランドとの間には、分圧抵抗器として機能する第１及び第２の帰還抵抗器２１，２２が直列接続されると共に、コレクタには、出力端子４２が出力されて、外部へ出力電圧ＶOUTが出力可能となっている。
第１及び第２の帰還抵抗器２１，２２の相互の接続点は、第１の増幅器１の非反転入力端子に接続されており、出力電圧ＶOUTに対応したフィードバック電圧が印加されて、フィードバック制御がなされるようになっている。 In the embodiment of the present invention, the power transistor 11 is a PNP type transistor, and the power supply voltage VIN from a power supply circuit (not shown) is applied to the emitter via the power supply input terminal 41. .
On the other hand, first and second feedback resistors 21 and 22 functioning as voltage dividing resistors are connected in series between the collector of the power transistor 11 and the ground, and an output terminal 42 is output to the collector. Thus, the output voltage VOUT can be output to the outside.
The connection point between the first and second feedback resistors 21 and 22 is connected to the non-inverting input terminal of the first amplifier 1, and a feedback voltage corresponding to the output voltage VOUT is applied to perform feedback control. Has been made.

また、電流検出回路１０２は、パワートランジスタ１１の出力電流、すなわち、コレクタ電流を検出し、その検出電流を可変基準電圧回路１０３へ入力するよう構成されたものとなっている。
そして、可変基準電圧回路１０３は、電流検出回路１０２の出力電流の大きさに応じて、第１の増幅器１へ印加する基準電圧Ｖrefを可変可能に構成されたものとなっている。 The current detection circuit 102 is configured to detect the output current of the power transistor 11, that is, the collector current, and to input the detected current to the variable reference voltage circuit 103.
The variable reference voltage circuit 103 is configured so that the reference voltage Vref applied to the first amplifier 1 can be varied according to the magnitude of the output current of the current detection circuit 102.

図２には、図１に示された基本回路について、第１の具体回路構成例が示されており、以下、同図を参照しつつ、この具体回路構成例について説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この具体回路構成例においては、電流検出回路１０２、可変基準電圧回路１０３のより具体的な回路構成例が示されており、他の回路構成は、図１に示されたものと基本的に同一となっている。 FIG. 2 shows a first specific circuit configuration example of the basic circuit shown in FIG. 1, and this specific circuit configuration example will be described below with reference to FIG.
The same components as those shown in FIG. 1 are denoted by the same reference numerals, detailed description thereof is omitted, and different points will be mainly described below.
In this specific circuit configuration example, more specific circuit configuration examples of the current detection circuit 102 and the variable reference voltage circuit 103 are shown, and the other circuit configurations are basically the same as those shown in FIG. It has become.

まず、電流検出回路１０２は、電流検出用トランジスタ（図２においては「Ｑ２」と表記）１２と可変抵抗器（図２においては「Ｒ５」と表記）２５とを有して構成されたものとなっている。
ＰＮＰ型の電流検出用トランジスタ１２は、ベースがパワートランジスタ１１のベース及び第５のトランジスタ１５のコレクタと相互に接続される一方、エミッタが電源入力端子４１に接続されたものとなっている。 First, the current detection circuit 102 includes a current detection transistor (denoted as “Q2” in FIG. 2) 12 and a variable resistor (denoted as “R5” in FIG. 2) 25. It has become.
The PNP-type current detection transistor 12 has a base connected to the base of the power transistor 11 and the collector of the fifth transistor 15, and an emitter connected to the power input terminal 41.

また、電流検出用トランジスタ１２のコレクタとグランドとの間には、可変抵抗器２５が直列接続されて設けられている。
そして、電流検出用トランジスタ１２のコレクタと可変抵抗器２５の相互の接続点は、後述する可変基準電圧回路１０３を構成する第２の増幅器（図２においては「ＡＭＰ２」と表記）２の非反転入力端子に接続されて、電流検出回路１０２により検出されたパワートランジスタ１の出力電流に対応する検出電流が入力されるようになっている。 A variable resistor 25 is connected in series between the collector of the current detection transistor 12 and the ground.
A connection point between the collector of the current detection transistor 12 and the variable resistor 25 is a non-inversion of a second amplifier (indicated as “AMP2” in FIG. 2) 2 constituting a variable reference voltage circuit 103 described later. A detection current corresponding to the output current of the power transistor 1 detected by the current detection circuit 102 is connected to the input terminal.

可変基準電圧回路１０３は、第１及び第２の電圧シフタ１０４Ａ，１０４Ｂと、第２の増幅器２と、第１及び第２のカレントミラー（図２においては、それぞれ「ＣＵＲ−１」、「ＣＵＲ−２」と表記）１０５Ａ，１０５Ｂと、固定基準電圧源３１とを有して構成されたものとなっている。
第１の電圧シフタ１０４Ａは、ＰＮＰ型の第３のトランジスタ（図２においては「Ｑ３」と表記）１３と第３の抵抗器（図２においては「Ｒ３」と表記）２３とを有して構成されたものとなっており、第１の増幅器１の非反転入力端子へ印加する基準電圧をシフト可能に構成されたものとなっている（詳細は後述）。 The variable reference voltage circuit 103 includes first and second voltage shifters 104A and 104B, a second amplifier 2, and first and second current mirrors (in FIG. 2, "CUR-1" and "CUR", respectively). 2 ”and 105A and 105B, and a fixed reference voltage source 31.
The first voltage shifter 104A includes a PNP-type third transistor (denoted as “Q3” in FIG. 2) 13 and a third resistor (denoted as “R3” in FIG. 2) 23. The reference voltage applied to the non-inverting input terminal of the first amplifier 1 can be shifted (details will be described later).

まず、第３のトランジスタ（第１の電圧シフタ用トランジスタ）１３のベースは、固定基準電圧源３１の正極端子に接続され、この固定基準電圧源３１の負極側は、第３のトランジスタ１３のコレクタと共にグランドに接続されたものとなっている。
一方、第３のトランジスタ１３のエミッタは、第３の抵抗器（第１の電圧シフタ用抵抗器）２３を介して第１のカレントミラー１０５Ａの第１出力端子ｏｕｔ１に接続されると共に、第１の増幅器１の非反転入力端子に接続されている。
また、第３のトランジスタ１３のエミッタと第３の抵抗器２３の相互の接続点は、第２のカレントミラー１０５Ｂの第１出力端子ｏｕｔ１に接続されたものとなっている。 First, the base of the third transistor (first voltage shifter transistor) 13 is connected to the positive terminal of the fixed reference voltage source 31, and the negative side of the fixed reference voltage source 31 is the collector of the third transistor 13. And connected to the ground.
On the other hand, the emitter of the third transistor 13 is connected to the first output terminal out1 of the first current mirror 105A via the third resistor (first voltage shifter resistor) 23, and the first transistor The amplifier 1 is connected to the non-inverting input terminal.
The connection point between the emitter of the third transistor 13 and the third resistor 23 is connected to the first output terminal out1 of the second current mirror 105B.

第１及び第２のカレントミラー１０５Ａ，１０５Ｂは、公知・周知の構成を有してなるもので、双方共に基本的に同一の構成を有してなるものである。
第１及び第２のカレントミラー１０５Ａ，１０５Ｂは、いずれも第１の入力端子Ｉｎ１を有する一方、第１及び第２の出力端子ｏｕｔ１，ｏｕｔ２を、それぞれ有しており、第１の入力端子Ｉｎ１に流れる電流に対応して、予め設定された出力電流比に応じた電流が第１及び第２の出力端子ｏｕｔ１，ｏｕｔ２に流れるよう構成されたものとなっている。 The first and second current mirrors 105A and 105B have a known and well-known configuration, and both have basically the same configuration.
Each of the first and second current mirrors 105A and 105B has a first input terminal In1, while having first and second output terminals out1 and out2, respectively, and the first input terminal In1. In response to the current flowing through the first and second output terminals out1 and out2, a current corresponding to a preset output current ratio flows.

一方、第２の電圧シフタ１０４Ｂは、ＰＮＰ型の第４のトランジスタ（図２においては「Ｑ４」と表記）１４と第４の抵抗器（図２においては「Ｒ４」と表記）２４とを有して構成されたものとなっており、第１の増幅器１の反転入力端子への印加電圧をシフト可能に構成されたものとなっている（詳細は後述）。
具体的な構成としては、まず、第４のトランジスタ（第２の電圧シフタ用トランジスタ）１４のベースは、第１及び第２の帰還抵抗器２１，２２の相互の接続点に接続されたものとなっている。 On the other hand, the second voltage shifter 104B includes a PNP-type fourth transistor (indicated as “Q4” in FIG. 2) 14 and a fourth resistor (indicated as “R4” in FIG. 2) 24. Thus, the voltage applied to the inverting input terminal of the first amplifier 1 can be shifted (details will be described later).
Specifically, first, the base of the fourth transistor (second voltage shifter transistor) 14 is connected to the connection point between the first and second feedback resistors 21 and 22. It has become.

また、第４のトランジスタ１４のコレクタはグランドに接続される一方、エミッタは、第４の抵抗器（第２の電圧シフタ用抵抗器）２４を介して第１の増幅器１の反転入力端子に接続されると共に、第２のカレントミラー１０５Ｂの第２出力端子ｏｕｔ２に接続されたものとなっている。
一方、第４のトランジスタ１４のエミッタと第４の抵抗器２４の相互の接続点は、第１のカレントミラー１０５Ａの第２の出力端子ｏｕｔ２に接続されている。 The collector of the fourth transistor 14 is connected to the ground, and the emitter is connected to the inverting input terminal of the first amplifier 1 via the fourth resistor (second voltage shifter resistor) 24. In addition, the second current mirror 105B is connected to the second output terminal out2.
On the other hand, the connection point between the emitter of the fourth transistor 14 and the fourth resistor 24 is connected to the second output terminal out2 of the first current mirror 105A.

次に、第２の増幅器２は、その反転入力端子と出力端子とが相互に接続されてボルテージフォロアとして機能するように構成されており、出力端子とグランドとの間には、第６の抵抗器（図２においては「Ｒ６」と表記）２６が直列接続されて設けられている。
この第２の増幅器２は、第１及び第２のサブ出力端子ｏｕｔＡ，ｏｕｔＢを有しており、第１のサブ出力端子ｏｕｔＡ（第１のシフタ供給電流端子）は、第１のカレントミラー１０５Ａの第１の入力端子Ｉｎ１に、第２のサブ出力端子ｏｕｔＢ（第２のシフタ供給電流端子）は、第２のカレントミラー１０５Ｂの第１の入力端子Ｉｎ１に、それぞれ接続されたものとなっている。
第２の増幅器２は、その出力段を構成するトランジスタ（図示せず）が、いわゆるオープンコレクタの状態に設けられており、そのコレクタが第１及び第２のサブ出力端子ｏｕｔＡ，ｏｕｔＢに接続されたものとなっている（詳細は後述）。 Next, the second amplifier 2 is configured such that its inverting input terminal and output terminal are connected to each other and function as a voltage follower, and a sixth resistor is interposed between the output terminal and ground. A container (denoted as “R6” in FIG. 2) 26 is connected in series.
The second amplifier 2 has first and second sub output terminals outA and outB, and the first sub output terminal outA (first shifter supply current terminal) is connected to the first current mirror 10. The 5 A first input terminal In1 and the second sub-output terminal outB (second shifter supply current terminal) are connected to the first input terminal In1 of the second current mirror 10 5 B, respectively. It has become a thing.
In the second amplifier 2, a transistor (not shown) constituting the output stage is provided in a so-called open collector state, and the collector is connected to the first and second sub output terminals outA and outB. (Details will be described later).

図３には、かかる第２の増幅器２の具体回路構成例が示されており、以下、同図を参照しつつ、その構成について説明する。
この回路構成例において、第２の増幅器２は、ＮＰＮ型の第６乃至第１０のトランジスタ（図３においては、それぞれ「Ｑ６」、「Ｑ７」、「Ｑ８」、「Ｑ９」、「Ｑ１０」と表記）１６〜２０と、電流源３２と、駆動段３３とを主たる構成要素として構成されたものとなっている。
すなわち、まず、第６のトランジスタ１６と第９のトランジスタ１９により第１のＳＥＰＰ増幅段が構成される一方、第７及び第１０のトランジスタ１７，２０により第２のＳＥＰＰ増幅段が構成され、第１のＳＥＰＰ増幅段が最終出力段となるように縦属接続された構成となっている。 FIG. 3 shows a specific circuit configuration example of the second amplifier 2, and the configuration will be described below with reference to FIG.
In this circuit configuration example, the second amplifier 2 includes NPN-type sixth to tenth transistors (in FIG. 3, “Q6”, “Q7”, “Q8”, “Q9”, “Q10”, respectively). (Notation) 16-20, the current source 32, and the drive stage 33 are comprised as a main component.
That is, first, the sixth transistor 16 and the ninth transistor 19 constitute a first SEPP amplification stage, while the seventh and tenth transistors 17 and 20 constitute a second SEPP amplification stage. One SEPP amplification stage is cascade-connected so as to be the final output stage.

第６のトランジスタ１６のコレクタと第９のトランジスタ１９のエミッタは相互に接続されて第２の増幅器２の出力端子ＯＵＴとされている。
また、第６のトランジスタ１６のエミッタはグランドに接続される一方、第９のトランジスタ１９のコレクタは、オープンコレクタの状態とされて第１のサブ出力端子ｏｕｔＡとなっている。 The collector of the sixth transistor 16 and the emitter of the ninth transistor 19 are connected to each other to serve as the output terminal OUT of the second amplifier 2.
The emitter of the sixth transistor 16 is connected to the ground, while the collector of the ninth transistor 19 is in an open collector state and serves as the first sub output terminal outA.

第７のトランジスタ１７のコレクタと第１０のトランジスタ２０のエミッタは相互に接続されたものとなっている。
また、第７のトランジスタ１７のエミッタはグランドに接続される一方、第１０のトランジスタ２０のコレクタは、オープンコレクタの状態とされて第２のサブ出力端子ｏｕｔＢとなっている。 The collector of the seventh transistor 17 and the emitter of the tenth transistor 20 are connected to each other.
The emitter of the seventh transistor 17 is connected to the ground, while the collector of the tenth transistor 20 is in an open collector state and serves as the second sub output terminal outB.

そして、第９及び第１０のトランジスタ１９，２０のベースは相互に接続されると共に、駆動段３３の出力段に接続されて、第９及び第１０のトランジスタ１９，２０は、駆動段３３により駆動されるようになっている。
一方、第６及び第７のトランジスタ１６，１７のベースは相互に接続されると共に、第８のトランジスタ１８のベースに接続されている。
第８のトランジスタ１８は、ベースとコレクタが相互に接続されてダイオード接続状態とされており、コレクタは定電流源３２に接続される一方、エミッタはグランドに接続されたものとなっている。 The bases of the ninth and tenth transistors 19 and 20 are connected to each other and connected to the output stage of the drive stage 33, and the ninth and tenth transistors 19 and 20 are driven by the drive stage 33. It has come to be.
On the other hand, the bases of the sixth and seventh transistors 16 and 17 are connected to each other and to the base of the eighth transistor 18.
The eighth transistor 18 has a base and a collector connected to each other in a diode connection state. The collector is connected to the constant current source 32 and the emitter is connected to the ground.

かかる構成においては、第１のサブ出力端子ｏｕｔＡには、パワートランジスタ１の出力電流に比例した電流と、第２の増幅器２の出力段のバイアス電流、すなわち、ＩC(Q6)との和の電流が流れることとなる。
一方、第２のサブ出力端子ｏｕｔＢには、第２の増幅器２の出力段のバイアス電流、すなわち、ＩC(Q6)に対応する電流が流れることとなる。 In this configuration, the first sub output terminal outA has a current proportional to the output current of the power transistor 1 and the bias current of the output stage of the second amplifier 2, that is, the sum of I C (Q6). Will flow.
On the other hand, a bias current of the output stage of the second amplifier 2, that is, a current corresponding to I C (Q6) flows through the second sub output terminal outB.

換言すれば、第６の抵抗器２６に流れる電流ＩR6が、第２の増幅器２の第１及び第２のサブ出力端子ｏｕｔＡ，ｏｕｔＢを介して第１及び第２の電圧シフタ１０４Ａ，１０４Ｂに流し込まれ、出力電流に比例した電圧シフトを可能としている。
上述のような構成において、第１及び第２の電圧シフタ１０４Ａ，１０４Ｂは、第２の増幅器２の出力段におけるバイアス電流であるＩC(Q6)の影響を排除するようにシフト量が制御され、特に、本発明の実施の形態においては、素子の相対精度を用いて電圧シフトが行われるよう構成されているため、高精度に出力電圧が補償されるようになっている。 In other words, the current IR6 flowing through the sixth resistor 26 flows into the first and second voltage shifters 104A and 104B via the first and second sub output terminals outA and outB of the second amplifier 2. Thus, a voltage shift proportional to the output current is possible.
In the configuration as described above, the shift amounts of the first and second voltage shifters 104A and 104B are controlled so as to eliminate the influence of IC (Q6) which is a bias current in the output stage of the second amplifier 2. In particular, in the embodiment of the present invention, since the voltage shift is performed using the relative accuracy of the elements, the output voltage is compensated with high accuracy.

以下、具体的な回路動作について説明する。
まず、この定電圧電源装置の出力電流が増加すると、電検出用トランジスタ１２のコレクタ電流ＩC(Q2)もリニアに増加する。このコレクタ電流ＩC(Q2)は、可変抵抗器２５により電圧変換されて、ボルテージフォロア接続された第２の増幅器２でインピーダンス変換されて、第６の抵抗器２６において、再び電流に変換される。この第６の抵抗器２６に流れる電流は、パワートランジスタ１１の出力電流に対応した電流（対応出力電流）である。
かかるインピーダンス変換を行うのは、可変抵抗器２５を外付け素子とし、ユーザーが電圧補償の大きさを任意に調節できるようにするためである。 Hereinafter, a specific circuit operation will be described.
First, when the output current of the constant voltage power supply device increases, the collector current IC (Q2) of the electric detection transistor 12 also increases linearly. The collector current IC (Q2) is converted into a voltage by the variable resistor 25, converted in impedance by the second amplifier 2 connected in voltage follower, and converted into a current again in the sixth resistor 26. The current flowing through the sixth resistor 26 is a current corresponding to the output current of the power transistor 11 (corresponding output current).
This impedance conversion is performed so that the variable resistor 25 is an external element and the user can arbitrarily adjust the magnitude of voltage compensation.

図２に示された回路構成において、第１の増幅器１の非反転入力端子の電圧Ｖ_＋(AMP1)は、下記する式１により表すことができる。 In the circuit configuration shown in FIG. 2, the voltage V ₊ (AMP1) at the non-inverting input terminal of the first amplifier 1 can be expressed by Equation 1 below.

Ｖ_＋(AMP1)＝Ｖref＋ｄＶ(R3)＋ＶBE(Q3)・・・式１ V ₊ (AMP1) = Vref + dV (R3) + VBE (Q3) ... Equation 1

ここで、Ｖrefは固定基準電圧源３１の出力電圧、ｄＶ(R3)は第３の抵抗器２３における電圧降下、ＶBE(Q3)は第３のトランジスタ１３のベース・エミッタ間電圧である。
そして、ｄＶ(R3)は、下記する式２により、ＶBE(Q3)は、下記する式３により、それぞれ表される。 Here, Vref is an output voltage of the fixed reference voltage source 31, dV (R3) is a voltage drop in the third resistor 23, and VBE (Q3) is a base-emitter voltage of the third transistor 13.
DV (R3) is expressed by the following formula 2, and VBE (Q3) is expressed by the following formula 3.

ｄＶ(R3)＝ＩoutA×Ｒ３＝（ＩR6＋ＩC(Q6)）×Ｒ３・・・式２ dV (R3) = IoutA × R3 = (IR6 + IC (Q6)) × R3 Equation 2

ＶBE(Q3)＝ＶＴ×ln｛（ＩoutA＋ＩoutB）／ＩS(Q3)｝＝ＶＴ×ln｛（ＩR6＋ＩC(Q6)＋ＩC(Q10)）／ＩS(Q3)｝・・・式３ VBE (Q3) = VT * ln {(IoutA + IoutB) / IS (Q3)} = VT * ln {(IR6 + IC (Q6) + IC (Q10)) / IS (Q3)} Equation 3

ここで、ＩoutAは第３の抵抗器２３に流れる電流、ＩR6は第６の抵抗器２６に流れる電流、ＩC(Q6)は第６のトランジスタ１６のコレクタ電流、ＩC(Q10)は第１０のトランジスタ２０のコレクタ電流、Ｒ３は第３の抵抗器２３の抵抗値である。
また、ＶＴは熱電圧、ＩoutBは第４の抵抗器２４を流れる電流、ＩS(Q3)は第３のトランジスタ１３の逆方向飽和電流である。
なお、第１のカレントミラー１０５Ａ及び第２のカレントミラー１０５Ｂの各々の入力端子Ｉｎ１、第１の出力端子ｏｕｔ１、第２の出力端子ｏｕｔ２に流れる電流を、便宜的に、それぞれＩ(Ｉｎ１)、Ｉ(ｏｕｔ１)、Ｉ(ｏｕｔ２)とすると、いずれのカレントミラー１０５Ａ，１０５Ｂにおいても、Ｉ(Ｉｎ１)：Ｉ(ｏｕｔ１)：Ｉ(ｏｕｔ２)＝１：１：１と設定されているものとする。 Here, IoutA is the current flowing through the third resistor 23, IR6 is the current flowing through the sixth resistor 26, IC (Q6) is the collector current of the sixth transistor 16, and IC (Q10) is the tenth transistor. The collector current of 20 and R3 is the resistance value of the third resistor 23.
Further, VT is a thermal voltage, IoutB is a current flowing through the fourth resistor 24, and IS (Q3) is a reverse saturation current of the third transistor 13.
For convenience, the currents flowing in the input terminal In1, the first output terminal out1, and the second output terminal out2 of each of the first current mirror 105A and the second current mirror 105B are respectively expressed as I (In1), Assuming I (out1) and I (out2), it is assumed that I (In1): I (out1): I (out2) = 1: 1: 1 is set in any of the current mirrors 105A and 105B. .

これら式２、式３を先の式１に代入すると、下記する式４を得ることができる。 By substituting these formulas 2 and 3 into the previous formula 1, the following formula 4 can be obtained.

Ｖ_＋(AMP1)＝Ｖref＋（ＩR6＋ＩC(Q6)）×Ｒ３＋ＶＴ×ln｛（ＩR6＋ＩC(Q6)＋ＩC(Q10)）／ＩS(Q4)｝・・・式４ V ₊ (AMP1) = Vref + (IR6 + IC (Q6)) * R3 + VT * ln {(IR6 + IC (Q6) + IC (Q10)) / IS (Q4)} Expression 4

ここで、ＩS(Q4)は、第４のトランジスタ１４の逆方向飽和電流である。
一方、第１の増幅器１の反転入力端子における電圧Ｖ₋(AMP1)は、下記する式５により表すことができる。 Here, IS (Q4) is the reverse saturation current of the fourth transistor 14.
On the other hand, the voltage V ₋ (AMP1) at the inverting input terminal of the first amplifier 1 can be expressed by Equation 5 below.

Ｖ₋(AMP1)＝ＦＢ＋ｄＶ(R4)＋ＶBE(Q4)・・・式５ _{V - (AMP1) = FB +} dV (R4) + VBE (Q4) ··· formula 5

ここで、ＦＢはフィードバック電圧で、具体的には第４のトランジスタ１４のベース電圧ＶB(Q4)である。また、ｄＶ(R4)は第４の抵抗器２４の電圧降下、ＶBE(Q4)は第４のトランジスタ１４のベース・エミッタ間電圧である。
そして、ｄＶ(R4)は下記する式６により表される。 Here, FB is a feedback voltage, specifically, a base voltage VB (Q4) of the fourth transistor 14. DV (R4) is a voltage drop of the fourth resistor 24, and VBE (Q4) is a base-emitter voltage of the fourth transistor 14.
DV (R4) is expressed by the following formula 6.

ｄＶ(R4)＝ＩoutB×Ｒ４＝ＩC(Q10)）×Ｒ４・・・式６ dV (R4) = IoutB × R4 = IC (Q10)) × R4 Equation 6

ここで、Ｒ４は第４の抵抗器２４の抵抗値とする。
また、ＶBE(Q4)は下記する式７により表される。 Here, R 4 is the resistance value of the fourth resistor 24.
VBE (Q4) is expressed by the following equation 7.

ＶBE(Q4)＝ＶＴ×ln｛（ＩoutA＋ＩoutB）／ＩS(Q4)｝＝ＶＴ×ln｛（ＩR6＋ＩC(Q6)＋ＩC(Q10)）／ＩS(Q4)｝・・・式７ VBE (Q4) = VT * ln {(IoutA + IoutB) / IS (Q4)} = VT * ln {(IR6 + IC (Q6) + IC (Q10)) / IS (Q4)}

これらの式を先の式５に代入すると下記する式８を得る。 Substituting these equations into the previous equation 5 yields the following equation 8.

Ｖ₋(AMP1)＝ＦＢ＋ＩC(Q10)）×Ｒ４＋ＶＴ×ln｛（ＩR6＋ＩC(Q6)＋ＩC(Q10)）／ＩS(Q3)｝・・・式８ _{V - (AMP1) = FB +} IC (Q10)) × R4 + VT × ln {(IR6 + IC (Q6) + IC (Q10)) / IS (Q3)} ··· Equation 8

ここで、第１の増幅器１の非反転入力端子と反転入力端子は、いわゆるバーチャルショートのため、Ｖ_＋(AMP1)＝Ｖ₋(AMP1)の関係にある。
かかる関係式に、先の式４及び式８を代入してまとめると下記する式９となる。 Here, the non-inverting input terminal and the inverting input terminal of the first amplifier 1, for so-called virtual _{short, V + (AMP1) = V} - a relationship of (AMP1).
Substituting the previous equations 4 and 8 into such a relational expression, the following equation 9 is obtained.

ＦＢ＝Ｖref＋（ＩR6＋ＩC(Q6)）×Ｒ３−ＩC(Q10)×Ｒ４＋ＶＴ×ln｛（ＩR6＋ＩC(Q6)＋ＩC(Q10)）／ＩS(Q4)｝−ＶＴ×ln｛（ＩR6＋ＩC(Q6)＋ＩC(Q10)）／ＩS(Q3)｝・・・式９ FB = Vref + (IR6 + IC (Q6)) * R3-IC (Q10) * R4 + VT * ln {(IR6 + IC (Q6) + IC (Q10)) / IS (Q4)}-VT * ln {(IR6 + IC (Q6) + IC (Q10) )) / IS (Q3)} Equation 9

ここで、第１０のトランジスタ２０のコレクタ電流ＩC(Q10)は、このトランジスタのｈＦＥが十分高ければ、第７のトランジスタ１７のコレクタ電流ＩC(Q7)と同等である。
また、第９のトランジスタ１９のベースと第１０のトランジスタ２０のベースは、共通のノード、すなわち、駆動段３３の出力段に接続されているため、ＶCE(Q6)≒ＶCE(Q7)であり、トランジスタのアーリー電圧の影響はほとんど無く、ＩC(Q7)とＩC(Q6)は同等である。 Here, the collector current IC (Q10) of the tenth transistor 20 is equivalent to the collector current IC (Q7) of the seventh transistor 17 if the hFE of this transistor is sufficiently high.
Further, since the base of the ninth transistor 19 and the base of the tenth transistor 20 are connected to a common node, that is, the output stage of the drive stage 33, VCE (Q6) ≈VCE (Q7), There is almost no influence of the early voltage of the transistor, and IC (Q7) and IC (Q6) are equivalent.

そして、第４のトランジスタ１４及び第３のトランジスタ１３と同形状のＰＮＰ型トランジスタを用い、飽和電流ＩSを同等にし、さらに、第３及び第４の抵抗器２３，２４を同種、同抵抗で構成すると、下記する式１０の如くとなる。 Then, a PNP transistor having the same shape as the fourth transistor 14 and the third transistor 13 is used, the saturation current Is is made equal, and the third and fourth resistors 23 and 24 are made of the same type and the same resistance. Then, the following Expression 10 is obtained.

ＦＢ＝Ｖref＋（ＩR6＋ＩC(Q6)）×Ｒ３−ＩC(Q6)×Ｒ３＋ＶＴ×ln｛（ＩR6＋ＩC(Q6)＋ＩC(Q10)）／ＩS(PNP)｝−ＶＴ×ln｛（ＩR6＋ＩC(Q6)＋ＩC(Q10)）／ＩS(PNP)｝＝Ｖref＋（ＩR6×Ｒ３）・・・式１０ FB = Vref + (IR6 + IC (Q6)) * R3-IC (Q6) * R3 + VT * ln {(IR6 + IC (Q6) + IC (Q10)) / IS (PNP)}-VT * ln {(IR6 + IC (Q6) + IC (Q10) )) / IS (PNP)} = Vref + (IR6 × R3) Equation 10

なお、ＩS(PNP)は、第４のトランジスタ１４及び第３のトランジスタ１３に同形状のＰＮＰ型トランジスタの飽和電流である。
したがって、出力電圧ＶOUTは、下記する式１１により表される。 Note that IS (PNP) is a saturation current of a PNP transistor having the same shape as the fourth transistor 14 and the third transistor 13.
Therefore, the output voltage VOUT is expressed by the following equation 11.

ＶOUT＝ＦＢ×（Ｒ１＋Ｒ２）／Ｒ２＝｛Ｖref＋（ＩR6×Ｒ３）｝×｛Ｒ２／（Ｒ１＋Ｒ２）｝＝［Ｖref＋｛ＩC(Q1)×ｎ×（Ｒ３／Ｒ６）×Ｒ５｝］×｛（Ｒ１＋Ｒ２）／Ｒ２｝・・・式１１ VOUT = FB × (R1 + R2) / R2 = {Vref + (IR6 × R3)} × {R2 / (R1 + R2)} = [Vref + {IC (Q1) × n × (R3 / R6) × R5}] × {(R1 + R2 ) / R2} Formula 11

ここで、ｎは、第１及び第２のカレントミラー１０５Ａ，１０５Ｂの入力電流に対する出力電流の比である。
このように、第３の抵抗器２３と第４の抵抗器２４、及び、第３の抵抗器２３と第６の抵抗器２６、並びに、第３のトランジスタ１３と第４のトランジスタ１４の、それぞれの相対精度が高ければ、パワートランジスタ１１の電流ＩC(Q1)に比例してリニアに出力電圧ＶOUTが上昇せしめられるため、負荷までの配線抵抗による電圧降下が高精度に補償されるものとなっている。このため、本発明は、特に、素子の相対精度を高め易い半導体に適用するのが好適である。 Here, n is the ratio of the output current to the input current of the first and second current mirrors 10 5 A and 10 5 B.
Thus, the third resistor 23 and the fourth resistor 24, the third resistor 23 and the sixth resistor 26, and the third transistor 13 and the fourth transistor 14, respectively. If the relative accuracy of is high, the output voltage VOUT is increased linearly in proportion to the current IC (Q1) of the power transistor 11, so that the voltage drop due to the wiring resistance to the load is compensated with high accuracy. Yes. For this reason, the present invention is particularly preferably applied to a semiconductor that can easily increase the relative accuracy of elements.

次に、第２の具体回路構成例について、図４を参照しつつ説明する。
なお、図２及び図３に示された第１の具体回路構成例における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の具体回路構成例は、雰囲気温度の変化に応じて負荷までの配線抵抗による電圧降下の補償の強さを可変可能としたものである。
すなわち、第２の具体回路構成例においては、先の図２に示された具体回路構成例を基本とし、さらに、温度検出回路（図４においては「Ｔ−ＤＥＴ」と表記）１０６と乗算器１０７が設けられた構成となっている。 Next, a second specific circuit configuration example will be described with reference to FIG.
The same components as those in the first specific circuit configuration example shown in FIGS. 2 and 3 are denoted by the same reference numerals, detailed description thereof is omitted, and different points are described below. The explanation will be centered.
In the second specific circuit configuration example, the strength of compensation for the voltage drop due to the wiring resistance to the load can be changed according to the change in the ambient temperature.
That is, the second specific circuit configuration example is based on the specific circuit configuration example shown in FIG. 2, and further includes a temperature detection circuit (indicated as “T-DET” in FIG. 4) 106 and a multiplier. 107 is provided.

温度検出回路１０６は雰囲気温度を検出し、検出された温度に応じた所定の信号を出力するよう構成されてなるものである。
乗算器１０７は、温度検出回路１０６の出力信号と、第５の抵抗器２５からの電圧信号とが入力され、２つの信号の乗算結果に対応する電圧信号を、第２の増幅器２の非反転入力端子へ印加するよう設けられたものとなっている。
かかる構成により、負荷までの金属配線の抵抗値の温度変化をも補償することができ、幅広い温度範囲において配線抵抗による電圧降下が補償され、負荷端の電圧がより精度良く一定とされることとなる。 The temperature detection circuit 106 is configured to detect the ambient temperature and output a predetermined signal corresponding to the detected temperature.
The multiplier 107 receives the output signal of the temperature detection circuit 106 and the voltage signal from the fifth resistor 25, and converts the voltage signal corresponding to the multiplication result of the two signals into the non-inverted state of the second amplifier 2. It is provided to be applied to the input terminal.
With this configuration, it is possible to compensate for the temperature change of the resistance value of the metal wiring up to the load, compensate for the voltage drop due to the wiring resistance in a wide temperature range, and make the voltage at the load end more constant. Become.

なお、本発明の実施の形態においては、バイポーラトランジスタを用いて回路構成したが、その一部、又は、全てをＭＯＳトランジスタに代えて構成しても良いことは勿論である。 In the embodiment of the present invention, the circuit configuration is made using the bipolar transistor, but it is needless to say that a part or all of the circuit may be replaced with the MOS transistor.

負荷との接続における電圧降下の高精度な補償が所望される定電圧電源装置に適用できる It can be applied to a constant voltage power supply device in which high-precision compensation of a voltage drop in connection with a load is desired.

１０１…ドライバ段
１０２…電流検出回路
１０３…可変基準電圧回路
１０４Ａ…第１の電圧シフタ
１０４Ｂ…第２の電圧シフタ
１０５Ａ…第１のカレントミラー
１０５Ｂ…第２のカレントミラー
１０６…温度検出回路
１０７…乗算器 DESCRIPTION OF SYMBOLS 101 ... Driver stage 102 ... Current detection circuit 103 ... Variable reference voltage circuit 104A ... 1st voltage shifter 104B ... 2nd voltage shifter 105A ... 1st current mirror 105B ... 2nd current mirror 106 ... Temperature detection circuit 107 ... Multiplier

Claims

A first amplifier configured to output a difference between a reference voltage and a feedback voltage corresponding to the output voltage;
A first driver stage for amplifying and outputting the output voltage of the first amplifier;
A power transistor driven by the first driver stage, and an output stage having a voltage dividing resistor connected in series to the power transistor,
In the constant voltage power supply circuit configured so that the output voltage divided by the voltage dividing resistor is fed back to the first amplifier as the feedback voltage and the output voltage can be made constant.
A current detection circuit for detecting an output current of the power transistor;
A variable reference voltage circuit configured to be able to vary the reference voltage according to the current detected by the current detection circuit,
The variable reference voltage circuit includes:
A fixed reference voltage source; first and second voltage shifter circuits; first and second current mirrors; and a second amplifier.
The first voltage shifter circuit includes a first voltage shifter resistor and a first voltage shifter transistor connected in series, and one end of the first voltage shifter resistor is connected to the first amplifier. Is connected to the non-inverting input terminal of the first voltage shifter transistor, and one end of the first voltage shifter transistor is connected to the ground.
The second voltage shifter circuit includes a second voltage shifter resistor and a second voltage shifter transistor connected in series, and one end of the second voltage shifter resistor is connected to the first amplifier. And one end of the second voltage shifter transistor is connected to the ground,
While the output voltage of the fixed reference voltage source is applied to the input stage of the first voltage shifter,
The feedback voltage is applied to the input stage of the second voltage shifter;
The second amplifier current-converts a voltage corresponding to the detection current output from the current detection circuit, generates a corresponding output current that is a current corresponding to the output current of the power transistor, and the corresponding output current And a first shifter supply current terminal that can supply to the outside a first shifter supply current that is the sum of the bias current of the output stage of the second amplifier and a bias current of the output stage of the second amplifier And a second shifter supply current terminal that can supply the second shifter supply current to the outside.
The first shifter supply current terminal is connected to the input terminal of the first current mirror, while the two output terminals of the first current mirror have one of the first voltage shifter and the first current mirror. And the other is connected to the mutual connection point of the second voltage shifter resistor and the second voltage shifter transistor, respectively.
The second shifter supply current terminal is connected to the input terminal of the second current mirror, while the two output terminals of the second current mirror have one of the second voltage shifter and the second current mirror. The other amplifier is connected to the mutual connection point of the first amplifier and the other is connected to the mutual connection point of the first voltage shifter resistor and the first voltage shifter transistor. A constant voltage power supply circuit configured to be capable of controlling the respective voltage shift amounts of the first and second voltage shifters without being affected by the above.

It has a temperature detection circuit and a multiplier,
The output of the temperature detection circuit is applied to the first input terminal of the multiplier, while the feedback voltage is applied to the second input terminal of the multiplier, and the output of the multiplier is sent to the second amplifier. 2. The constant voltage power supply circuit according to claim 1 , wherein the constant voltage power supply circuit is configured to be input.

3. The constant voltage power supply circuit according to claim 1 , wherein a MOS transistor is used in place of a part or all of the bipolar transistor.